CN102238814A - 多层基板 - Google Patents

多层基板 Download PDF

Info

Publication number
CN102238814A
CN102238814A CN2011101134029A CN201110113402A CN102238814A CN 102238814 A CN102238814 A CN 102238814A CN 2011101134029 A CN2011101134029 A CN 2011101134029A CN 201110113402 A CN201110113402 A CN 201110113402A CN 102238814 A CN102238814 A CN 102238814A
Authority
CN
China
Prior art keywords
connector
layer
film
pattern
base plate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2011101134029A
Other languages
English (en)
Inventor
多田和夫
矢崎芳太郎
增田元太郎
田中康浩
宫川荣二郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Publication of CN102238814A publication Critical patent/CN102238814A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/182Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/186Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4611Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4632Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating thermoplastic or uncured resin sheets comprising printed circuits without added adhesive materials between the sheets
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/06Thermal details
    • H05K2201/066Heatsink mounted on the surface of the PCB
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09827Tapered, e.g. tapered hole, via or groove
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4053Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
    • H05K3/4061Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in inorganic insulating substrates

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

多层基板包括热塑树脂膜层(10)、层叠在热塑树脂膜层上的图案层(20、30),以及导线图案(211b、311b、114、115)。热塑树脂膜层由彼此层叠的多个热塑树脂膜(110、120、130)制成,并且具有两个粘着层(12、13)以及定位于这两个粘着层之间的中间层(11)。每个粘着层具有在厚度方向上穿过粘着层的层间连接器(12b、13b)。导线图案在与层间连接器相对的位置处定位于图案层和中间层中的至少一个上。

Description

多层基板
技术领域
本发明涉及多层基板。
背景技术
JP-A-2006-203114描述了一种通过热压层叠元件而产生的多层基板。层叠元件通过交替地层叠图案层和热塑树脂膜层而构成。图案层由具有导线图案的树脂膜制成。热塑树脂膜层由通过加热而软化的热塑树脂膜制成。
例如,多层基板具有第一图案层、层叠在第一图案层上的热塑树脂膜层以及层叠在热塑树脂膜层上的第二图案层。第一图案层由热固性树脂膜制成,并且热固性树脂膜的下表面具有导线图案。第二图案层具有树脂膜,并且树脂膜的上表面具有导线图案。图案层和热塑树脂膜层的每个具有由导电材料制成的层间连接器。层间连接器通过在通孔中填充导电膏,并且硬化填充的膏来产生。
例如,在层叠具有层间连接器的多个热塑树脂膜来构成热塑树脂膜层之后,通过在热塑树脂膜层上层叠图案层来产生多层基板。
然而,膜之间的层间连接器的可靠性在此情况下可能会很低。
如果热塑树脂膜层层叠在图案层的不具有导线图案的表面上,热塑树脂膜的层间连接器在没有导线图案之下直接连接至图案层的层间连接器。
如果在执行加热并加压处理时没有将充分的压缩力施加至热塑树脂膜层的层间连接器,那么层间连接的可靠性将在热塑树脂膜层中下降。
发明内容
鉴于前述和其他问题,本发明的目标是提供一种多层基板。
根据本发明的一个示例,多层基板包括热塑树脂膜层、图案层和导线图案。热塑树脂膜层具有彼此层叠的多个热塑树脂膜。热塑树脂膜在加热至具有预定温度时软化。图案层层叠在热塑树脂膜层上,并且具有低流动性树脂膜。低流动性树脂膜的流动性在预定温度下低于热塑树脂膜的流动性。导线图案具有预定厚度。热塑树脂膜层具有两个粘着膜以及位于这两个粘着膜之间的中间层。中间层具有在厚度方向上穿过中间层的第一层间连接器。粘着膜的每个具有在厚度方向上穿过粘着膜的第二层间连接器。第二层间连接器电连接至第一层间连接器。导线图案定位于图案层和热塑树脂膜层的中间层之间,并且在厚度方向上与第二层间连接器相对。
因此,在这种多层基板中,层间连接的可靠性能提高。
附图说明
本发明的上述以及其他目标、特点和优点将从以下参照附图的详细描述中变得更加明显,图中:
图1是示出根据第一实施例的多层基板的示意性横截图;
图2A-2C是示出形成多层基板的热塑树脂膜层的每层膜的工序的视图;
图3A-3G是示出形成多层基板的第一图案层的每层膜的工序的视图;
图4A-4C是示出形成多层基板的第二图案层的每层膜的工序的视图;
图5是示出生产多层基板的工序的视图;
图6是示出根据第二实施例的多层基板的示意性横截图;
图7A-7C是示出形成第二实施例的多层基板的热塑树脂薄膜层的每层膜的工序的视图;
图8是示出生产第二实施例的多层基板的工序的视图;
图9是示出根据第三实施例的多层基板的示意性横截图;
图10A-10C是示出形成第三实施例的多层基板的热塑树脂膜层的每层膜的工序的视图;
图11是示出生产第三实施例的多层基板的工序的视图;
图12是示出根据第四实施例的多层基板的示意性横截图;
图13A-13C是示出形成第四实施例的多层基板的热塑树脂膜层的每层膜的工序的视图;
图14是示出生产第四实施例的多层基板的工序的视图;并且
图15A是示出根据第五实施例的多层基板的热塑树脂膜层的中间层的示意性横截图,并且图15B是示出第五实施例的多层基板的第一图案层的示意性横截图。
具体实施方式
(第一实施例)
第一实施例将参照图1-5进行描述。
如图1所示,多层基板1包括电子部件2,比如例如由半导体制成的芯片。多层基板1通过热压多个树脂膜产生。
多层基板1主要由热塑树脂膜层10、第一图案层20、第二图案层30和散热片3构成。
热塑树脂膜层10由彼此层叠的多个热塑树脂膜制成,作为绝缘基础材料。热塑树脂膜层10在本实施例中包括例如三层热塑树脂膜。
具体地,热塑树脂膜层10包括第一粘着层12、第二粘着层13以及定位于粘着层12、13之间的中间层11。粘着层12由图2A的粘着膜120制成,并且粘着层13由图2C的粘着膜130制成。中间层11由图2B的层间膜110制成。
中间层11是容纳电子部件2的层。中间层11具有由导电材料制成的第一连接器11a。连接器11a在厚度方向上穿透中间层11。
粘着层12、13具有由导电材料制成的部件连接器12a、13a。连接器12a、13a在厚度方向上穿透层12、13,并且电连接至布置于中间层11中的电子部件2。第一粘着层12的连接器12a电连接至部件2的电极端子(未示出)。
粘着层12、13具有由导电材料制成的第二连接器12b、13b。连接器12b、13b在厚度方向上穿透层12、13,并且电连接至中间层11的第一连接器11a。
例如,第一粘着层12定位于图1的上侧上,并且第二粘着层13定位于图1的下侧上。
第一图案层20定位于图1中的热塑树脂膜层10的上侧上,并且具有彼此交替地层叠的图案膜21和粘着膜22。如图3A所示,图案膜21的下表面具有由铜箔制成的导线图案211。第一图案层20例如通过交替地层叠四层图案膜21和三层粘着膜22来构成。膜21、22的数量可根据用途适当地改变。
如图1所示,第一图案层20的膜21、22具有由导电材料制成的第三连接器21a、22a。连接器21a、22a在厚度方向上穿透膜21、22,并且将导线图案211彼此电连接。
而且,如图3A、3C、3E和3G所示,第一图案层20的膜21的与热塑树脂膜层10相对的下表面具有导线图案211。
第二图案层30定位于图1的热塑树脂膜层10的下侧上,并且具有彼此交替地层叠的图案膜31和粘着膜32。如图4A和4C所示,图案膜31的上表面具有由铜箔制成的导线图案311。第二图案层30例如通过交替地层叠两层图案膜31和一层粘着膜32来构成。膜31、32的数量可根据用途适当地改变。
如图1所示,第二图案层30的膜31、32具有由导电材料制成的第四连接器31a、32a。连接器31a、32a在厚度方向上穿透膜31、32,并且将导线图案311彼此电连接。
而且,如图4A和4C所示,第二图案层30的膜31的与热塑树脂膜层10相对的上表面具有导线图案311。
在热从相当于加热元件的电子部件2发出时,散热片3相当于热发出部分以便将热辐射到外面。散热片3定位于第一图案层20的与热塑树脂膜层10相反的表面上。
多层基板1的生产工序将在下面进行描述。生产工序包括准备图2B的层间膜110的工序,其对应于热塑树脂膜层10的中间层11。
厚度与电子部件2的厚度大致相等的热塑树脂膜准备为绝缘基础材料。热塑树脂膜通过以预定的温度加热来软化,并且热塑树脂膜的流动性在热压时相对较低。
部件容纳孔111例如通过激光束加工或压力加工形成于热塑树脂膜中。孔111的尺寸等同于电子部件2的尺寸。电子部件2以电子部件2的电极端子定位于上侧上的方式容纳于容纳孔111中。
而且,通孔112例如通过激光束加工限定于热塑树脂膜中。通孔112穿过厚度方向。导电膏113例如使用丝网印刷机填充于通孔112中。因而,产生层间膜110。
膏113例如由包含锡和银的金属颗粒和用于调节粘度的溶剂制成。金属颗粒在加压和加热工序中烧结为相当于第一层间连接器11a的导电材料,并且溶剂挥发。
通孔112具有渐细的锥形形状。可选地,通孔112可具有例如圆柱形形状。
形成图2A的粘着膜120的工序在下面解释。
热塑树脂膜准备为绝缘基础材料。热塑树脂膜通过以预定的温度进行加热来软化,并且热塑树脂膜的流动性在热压时相对较高。例如,热塑树脂膜由聚醚醚酮树脂和聚醚酰亚胺树脂制成。穿过厚度方向的通孔121、123通过激光束加工限定于热塑树脂膜中。
导电膏122、124例如使用丝网印刷机分别填充于通孔121、123中。因而,产生粘着膜120。膏122、124可由与层间膜110的膏113相同的材料制成。
当粘着膜120层叠在层间膜110上时,通孔121的位置在厚度方向上与电子部件2的电极端子的位置重叠,并且通孔123的位置在厚度方向上与通孔112的位置重叠。
通孔121的直径设置为小于通孔123的直径,因为电子部件2的电极端子的间距近来制成为更小。
如图2A和2C所示,粘着膜120的厚度设置为小于粘着膜130的厚度。因此,具有更小直径的通孔121能准确地由膏122填充。
形成图2C的粘着膜130的工序在下面解释。
热塑树脂膜准备为绝缘基础材料。用于粘着膜130的膜的厚度大于用于粘着膜120的膜的厚度,同时粘着膜130由与粘着膜120相同的材料制成。
穿过厚度方向的通孔131、133通过激光束加工形成于热塑树脂膜中。导电膏132、134例如使用丝网印刷机分别填充于通孔131、133中。因而,能产生粘着膜130。
当粘着膜130层叠在层间膜110上时,通孔131的位置在厚度方向上与电子部件2的电极端子的位置重叠,并且通孔133的位置在厚度方向上与通孔112的位置重叠。膏132、134可由与层间膜110的膏113相同的材料制成。
形成图3A、3C、3E的图案膜21的工序在下面解释。
绝缘基础材料的膜21由低流动性树脂膜制成。图案膜21的流动性在加压和加热工序中低于膜120、130、110的流动性。低流动性树脂膜例如由热固性树脂制成。可选地,低流动性树脂膜例如由熔点高于膜110、120、130的树脂制成。可选地,低流动性树脂膜由与膜110、120、130相比具有更多无机填充物的热塑树脂制成。在本实施例中,低流动性树脂膜例如由具有热固性性质的聚酰亚胺树脂制成。
铜箔层叠在树脂膜的下表面上,并且预定的导线图案211通过蚀刻铜箔形成。而且,通孔212使用激光束加工形成,并且导电膏213例如使用丝网印刷机填充于通孔212中。因而,能产生图案膜21。
形成图3B、3D和3F的粘着膜22的工序在下面解释。
绝缘基础材料的膜22是热塑树脂膜,类似于粘着膜120、130。穿过厚度方向的通孔221通过激光束加工形成于热塑树脂膜中。导电膏222例如使用丝网印刷机填充于通孔221中。因而,能产生粘着膜22。
下面解释形成图4A和4C的图案膜31的工序。
绝缘基础材料的膜31是树脂膜,类似于膜21。铜箔层叠在树脂膜的上表面上,并且预定的导线图案311通过蚀刻铜箔形成。通孔312通过激光束加工形成于图4A的膜31中,并且导电膏313例如使用丝网印刷机填充于通孔312中。因而,能产生图案膜31。
下面解释形成图4B的粘着膜32的工序。
绝缘基础材料的膜32是树脂膜,类似于膜22。通孔321通过激光束加工形成于树脂膜中,并且导电膏322例如使用丝网印刷机填充于通孔321中。因而,能产生粘着膜32。
膜110、120、130、21、22、31和32能在层叠工序中层叠为图5的层叠元件。
此时,在第一图案层20中定位于最下位置处的膜21的导电分布图211a、211b分别与膜120的膏122、124相接触。而且,在第二图案层30中定位于最高位置处的膜31的导线图案311a、311b分别与膜130的膏132、134相接触。
图5的层叠元件布置于压力机(未示出)中。压力机以预定的压力、温度和时间加热并且加压层叠元件。这个加热和加压工序例如以3-5MPa(优选地大约4MPa)的压力、320℃的温度以及3小时的时间执行。
散热片3如图5所示在加热和加压工序完成之后安装至第一图案层20的上表面。因而,能产生图1的多层基板1。
在加热和加压工序中,第一图案层20的图案膜21由粘着膜22彼此结合,并且第二图案层30的图案膜31由粘着膜32彼此结合。类似地,在第一图案层20中定位于最下位置处的图案膜21与中间层110的上表面由粘着膜120彼此结合。在第二图案层30中定位于最高位置处的图案膜31与层间膜110的下表面由粘着膜130彼此结合。
而且,第一图案层20的膏213、222烧结,以形成第三连接器21a、22a。第二图案层30的膏313、322烧结,以形成第四连接器31a、32a。
膜110、120、130的膏113、122、124、132、134烧结,以形成连接器11a、12a、12b、13a、13b。
而且,在加热和加压工序中,包含于膜120、130中的树脂变得可流动。因此,可流动树脂填充入限定于电子部件2和容纳孔111之间的腔,以使得电子部件2被密封。腔由电子部件2和容纳孔111之间的公差产生。
根据本实施例,与连接器12b相对的导线图案211b形成于图案膜21的表面上,并且与连接器13b相对的导线图案311b形成于图案膜31的表面上。
因此,在加热和加压工序中,粘着膜120、130的膏124、134由导线图案211b、311b的厚度压缩。也就是,施加至第二连接器12b、13b的压缩力在加热和加压工序中增大。
因而,能防止在第二连接器12b、13b中产生空隙(洞),以使得热塑树脂膜层10中的层间连接的可靠性能提高。
(第二实施例)
将参照图6-8描述第二实施例。
在连接器11a、12b、13b由膏113、124、134构造的情况下,当粘着层12的厚度小于粘着层13的厚度时,与连接器12b相比,连接器13b中的层间连接的可靠性降低。
通常,如果具有通孔的层的厚度与通孔的直径的比值具有在预定范围内的值,膏适当地填充于通孔中。通孔的直径形成为在层的厚度变大时也变大。因此,填充于通孔中的膏的量在层的厚度变大时也变大。
包含于膏中的溶剂在金属颗粒烧结时挥发。因此,空隙容易在具有较多膏的层间连接器中产生,以使得与具有较少膏的层间连接器相比,具有较多膏的层间连接器中的层间连接的可靠性降低。
因此,在加热和加压工序中,要求施加至连接器13b的压缩力大于施加至连接器12b的压缩力。
而且,尤其在类似于第一实施中间层11例构造为容纳电子部件2时,与薄层12的连接器12b相比,厚层13的连接器13b中的层间连接的可靠性降低。
如第一实施例中描述的,粘着层12、13的树脂在加热和加压工序中流入层间膜110的容纳孔111与电子部件2之间的间隙,以使得部件2密封于热塑树脂膜层10内部。
此时,粘着层12、13的厚度变小,因为树脂流入中间层11和部件2之间的间隙。而且,第二层间连接器12b、13b可具有突出形状,以使得在热塑树脂膜层10中能得到层间连接器的更好的可靠性。
然而,与薄层12相比,流入中间层11和电子部件2之间的间隙的树脂量的比例在厚层13中较小。因此,即使树脂流入中间层11和电子部件2之间的间隙,粘着层13的厚度较少受到影响。
因此,当电子部件2布置于中间层11中时,厚层13的连接器13b比薄层12的连接器12b更容易具有空隙,因此连接器13b的可靠性会降低。
根据本实施例,如图6所示,导线图案114布置于中间层11与厚层13的第二连接器13b相对的表面上。
图7B的与热塑树脂膜层10的中间层11相应的层间膜110的生产工序将在下面描述。热塑树脂膜准备为绝缘基础材料。电子部件2容纳于容纳孔111中,并且膏113填充于通孔112中。
而且,铜箔层叠在基膜的下表面上,并且对铜箔执行蚀刻。因而,导线图案114限定于与连接器13b相对的位置处,以使得能产生膜110。基膜具有与电子部件2大致相等的预定厚度。导线图案114相当于通孔112的基部。
膜110、120、130、21、22、31和32在层叠工序中层叠为图8的层叠元件。
此时,定位于中间层11中的下侧上的导线图案114与粘着层13的膏134相接触。图8的层叠元件布置于压力机(未示出)中,并且执行加热和加压工序。
根据本实施例,导线图案114添加至第一实施例的多层基板。与连接器13b相对的导线图案114形成于层间膜110的表面上。
因此,在加热和加压工序中,与第一实施例相比,粘着膜130的膏134由导线图案114的厚度充分地压缩,也就是,施加至层间连接器13b的压缩力在加热并且加压工序中增大。
而且,通孔112的膏113也由导线图案114压缩。
从而,施加至厚层13的连接器13b的压缩力能增大。而且,施加至中间层11的连接器11a的压缩力能增大,因为导线图案114限定于中间层11上。
因而,能防止在连接器13b、11a中产生空隙,以使得热塑树脂膜层10中的层间连接的可靠性能提升。
(第三实施例)
第三实施例将参照图9-11描述。
如图9所示,导线图案114布置于中间层11的与粘着层13的连接器13b相对的表面上,并且导线图案115布置于中间层11的与粘着层12的第二连接器12b相对的表面上。
图10B的与热塑树脂膜层10的中间层11相应的层间膜110的生产工序将在下面进行描述。热塑树脂膜准备为绝缘基础材料。电子部件2容纳于容纳孔111中,并且膏113填充于通孔112中。
而且,铜箔层叠在中间层110的上表面和下表面的每个上,并且对铜箔执行蚀刻。因而,导线图案114限定于与连接器13b相对的位置处,并且导线图案115限定于与连接器12b相对的位置处。导线图案114相应于通孔112的基部,并且导线图案115相应于通孔112的盖部分。
膜110、120、130、21、22、31和32在层叠工序中层叠为图11的层叠元件。
此时,在中间层11中定位于下侧上的导线图案114与粘着层13的膏134相接触。而且,在中间层11中定位于上侧上的导线图案114与粘着层12的膏124相接触。图11的层叠元件布置于压力机(未示出)中,并执行加热和加压工序。
根据本实施例,导线图案115添加至第二实施例的多层基板。与连接器12b相对的导线图案115形成于中间层110的表面上。
因此,在加热和加压工序中,与第二实施例相比,膜120的膏124由导线图案115的厚度充分地压缩。也就是,施加至层间连接器12b的压缩力在加热和加压工序中增大。
因而,能防止在连接器12b、13b、11a中产生空隙,因此热塑树脂膜层10中的层间连接的可靠性能提高。
(第四实施例)
第四实施例将参照图12-14描述。
如图12所述,连接器12a将电子部件2的电极端子连接至导线图案211a,并且由固定至电子部件2的电极端子的接线柱凸起2a构成。限定于第一图案层20的最下表面上的导线图案211a相当于垫以接收接线柱凸起2a。凸起2a穿透膏122。
而且,与第二粘着层13相对的导线图案114的厚度大于与第一粘着层12相对的导线图案115的厚度。
图13B的与热塑树脂膜层10的中间层11相应的层间膜110的生产工序将在下面描述。热塑树脂膜准备为绝缘基础材料。在接线柱凸起2a固定在电子部件2的电极端子的上表面之后,电子部件2容纳于容纳孔111中。接线柱凸起2a例如由金(Au)丝制成。
通孔112例如通过激光束加工限定于基膜中。通孔112穿过厚度方向。导电膏113例如使用丝网印刷机填充于通孔112中。
而且,铜箔层叠在基膜的上表面上,并且铜箔层叠在基膜的下表面上。结合至下表面的铜箔的厚度大于结合至上表面的铜箔的厚度。对铜箔执行蚀刻,以使得导线图案114限定于与连接器13b相对的位置处,并且导线图案115限定于与连接器12b相对的位置处。
膜110、120、130、21、22、31和32在层叠工序中层叠为图14的层叠元件。
此时,接线柱凸起2a穿过粘着层12。凸起2a的边缘连接至定位于第一图案层20的最下部上的导线图案211a。
而且,在中间层11中定位于下侧上的导线图案114与粘着层13的膏134相接触。在中间层11中定位于上侧上的导线图案115与粘着层12的膏124相接触。
图14的层叠元件布置于压力机(未示出)中,并且执行加热和加压工序。
根据本实施例,与第三实施例相比,导线图案114的厚度形成为大于导线图案115的厚度。
在此情况下,流入限定于导线图案114和电子部件2之间的间隙的树脂的量增大。
因此,施加至层间连接器13b、11a的压缩力在加热和加压工序中增大。
因而,能防止在连接器12b、13b、11a中产生空隙,因此热塑树脂膜层10中的层间连接的可靠性能提高。
而且,连接器12a由接线柱凸起2a构造。
因此,与其中连接器12a由导电膏构成的第一至第三实施例相比,不需要减小第一粘着层12的厚度。
因而,连接器12a的连接可靠性能维持较高,并且施加至电子部件2的压缩力能在加热和加压工序中降低。
(第五实施例)
在第五实施例中,膜定位于两个导线图案之间,并且改变膜的弹性系数和厚度以提高层间连接的可靠性。
如图15A所示,中间层11构造为容纳电子部件2,并且导线图案114、115分别布置于中间层11的两侧上,类似于第三实施例。
中间层11在第五实施例中由三个膜110a、110b、110c制成,而中间层11在第三实施例中由单个膜110制成。
具体地,内膜110a放入外膜110b、110c之间。
每个膜110a、110b、110c具有对应于通孔112的穿透孔。例如,每个穿透孔具有锥形形状。
内膜110a在加热和加压温度下的弹性系数小于外膜110b、110c的弹性系数。例如,内膜110a在320℃下的弹性系数E`大于1.0E+05Pa,并且小于1.0E+09Pa(1.0E+05Pa<E`<1.0E+09Pa)。外膜110b、110c在320℃下的弹性系数E`大于1.0E+09Pa(E`>1.0E+09Pa)。
内膜110a具有20-500μm的厚度。外膜110b、110c具有12.5-50μm的厚度。
内膜110a可由热塑树脂膜制成,并且外膜110b、110c可由热固性树脂膜制成。
如图15B所示,第一图案层20通过交替地层叠图案膜21和粘着膜22来构成,并且图案膜21的上表面具有导线图案211,类似于第一至第四实施例。
膜22在加热和加压温度下的弹性系数小于膜21的弹性系数。例如,粘着膜22在320℃下的弹性系数E`大于1.0E+05Pa,并且小于1.0E+08Pa(1.0E+05Pa<E`<1.0E+08Pa)。图案膜21在320℃下的弹性系数E`大于1.0E+09Pa(E`>1.0E+09Pa)。
粘着膜22具有20-300μm的厚度。图案膜21具有12.5-50μm的厚度。
粘着膜22可由热塑树脂膜制成,并且图案膜21可由热固树脂膜制成。
由于内膜110a的弹性系数小于外膜110b、110c的弹性系数,如图15A中的双虚线所示,膏113在加热和加压工序中由内膜110a向内加压。
由此,膏113被朝着导线图案114、115加压。因此,膏113高度可靠地连接至导线图案114、115,即使在金属颗粒烧结时膏113有收缩。
由于粘着膜22的弹性系数小于图案膜21的弹性系数,如图15B中双虚线所示,膏222在加热和加压工序中由粘着膜22向内加压。
从而,膏222被朝着导线图案221加压。因此,膏213、222高度可靠地连接至导线图案211,即使在金属颗粒烧结时膏213、222有收缩。
换言之,在第一和第二膜定位于两个导线图案之间时,第一膜的弹性系数形成为小于第二膜的弹性系数。通孔中的膏由第一膜朝着导线图案加压。因此,膏能高度可靠地连接至导线图案,即使在金属颗粒烧结时膏有收缩。因此,层间连接的可靠性能提高。
如果三个膜定位于两个导线图案之间,如图15A所示,内膜110a的弹性系数可形成为小于外膜110b、110c的弹性系数。
而且,如果膜设置为具有上述预定厚度,膏能被有效地加压。因此,层间连接的可靠性能进一步提高。
对于第二图案层30而言层间连接的可靠性也能提高,同时图15B示出第一图案层20的示例。
(其它实施例)
导线图案不限于形成于图案层20、30上。导线图案可在与第二层间连接器12b、13b相对的位置处形成于图案层20、30的表面和中间层11的表面中的至少一个上。
导线图案211、311可形成于图案膜21、31的两侧上。
导线图案可由除了铜箔以外的导电金属制成。
中间层11不限于容纳电子部件2。中间层11可容纳其他部件。
散热片3可从多层基板1除去。
这些变化和变型理解为在本发明如所附权利要求限定的范围内。

Claims (17)

1.一种多层基板,其包括:
具有多个彼此层叠的热塑树脂膜(110、120、130)的热塑树脂膜层(10),热塑树脂膜在预定温度下软化;
层叠在热塑树脂膜层(10)上的图案层(20、30),图案层具有低流动性树脂膜(21、31),低流动性树脂膜的流动性在该预定温度下低于热塑树脂膜的流动性;以及
具有预定厚度的第一导线图案(211b、311b、114、115),其中
热塑树脂膜层(10)具有第一粘着层(12)、第二粘着层(13)以及位于第一和第二粘着层之间的中间层(11),
中间层(11)具有在厚度方向上穿过中间层的第一层间连接器(11a),
粘着层(12、13)的每个具有在厚度方向上穿过粘着层的第二层间连接器(12b、13b),第二层间连接器(12b、13b)电连接至第一层间连接器(11a),并且
第一导线图案(211b、311b、114、115)在与第二层间连接器(12b、13b)相对的位置处定位于图案层(20、30)的表面和中间层(11)的表面中的至少一个上。
2.根据权利要求1的多层基板,其中
第一层间连接器(11a)和第二层间连接器(12b、13b)中的每个由导电材料制成,导电材料通过在通孔(112、123、133)中填充导电膏(113、124、134)来限定,导电膏包含彼此烧结的金属颗粒,
第一粘着层(13)具有的厚度大于第二粘着层(12)的厚度,并且
第一导线图案(114)定位于中间层(11)上,并且与第一粘着层(13)的第二层间连接器(13b)相对。
3.根据权利要求2的多层基板,还包括:
定位于图案层(30)上的第二导线图案(311b),其中第二导线图案(311b)与第一粘着层(13)的第二层间连接器(13b)相对。
4.根据权利要求2或3的多层基板,还包括:
定位于中间层(11)上的第三导线图案(115),其中第三导线图案(115)与第二粘着层(12)的第二层间连接器(12b)相对。
5.根据权利要求1的多层基板,还包括:
定位于中间层(11)中的电子部件(2),其中
第二粘着层(12)具有电连接至电子部件(2)的电极端子的电极连接器(12a)。
6.根据权利要求1的多层基板,还包括:
定位于中间层(11)中的电子部件(2),其中
第一层间连接器(11a)和第二层间连接器(12b、13b)中的每个由导电材料制成,导电材料通过在通孔(112、123、133)中填充导电膏(113、124、134)来限定,导电膏包含彼此烧结的金属颗粒,
第一粘着层(13)具有的厚度大于第二粘着层(12)的厚度,
第二粘着层(12)具有电连接至电子部件(2)的电极端子的电极连接器(12a),并且
第一导线图案(114)定位于中间层(11)上,并且与第一粘着层(13)的第二层间连接器(13b)相对。
7.根据权利要求6的多层基板,还包括:
定位于图案层(30)上的第二导线图案(311b),其中第二导线图案(311b)与第一粘着层(13)的第二层间连接器(13b)相对。
8.根据权利要求6或7的多层基板,还包括:
定位于中间层(11)上的第三导线图案(115),其中第三导线图案(115)与第二粘着层(12)的第二层间连接器(12b)相对。
9.根据权利要求8的多层基板,其中
第一导线图案(114)具有的厚度大于第三导线图案(115)的厚度。
10.根据权利要求5的多层基板,其中
图案层(20)具有与电极连接器(12a)相对的垫(211a),
垫(211a)电连接至电极连接器(12a),
电极连接器(12a)连接至电子部件(2)的电极端子,并且
电极连接器(12a)由接线柱凸起(2a)制成。
11.根据权利要求1的多层基板,其中
低流动性树脂膜由热固性树脂膜制成。
12.根据权利要求1的多层基板,还包括:
定位于中间层(11)中的电子部件(2),其中
中间层(11)具有与第一粘着层(13)的第二层间连接(13b)相对的导线图案(114)以及与第二粘着层(12)的第二层间连接器(12b)相对的导线图案(115),
第一层间连接器(11a)由导电材料制成,导电材料通过在通孔(112)中填充导电膏(113)来限定,导电膏包含彼此烧结的金属颗粒,
中间层(11)具有彼此交替地层叠的内膜(110a)和两个外膜(110b、110c),并且
内膜(110a)在加热和加压温度下的弹性系数小于外膜(110b、110c)的弹性系数。
13.根据权利要求12的多层基板,其中
内膜(110a)在320℃下的弹性系数大于1.0E+05Pa,并且小于1.0E+09Pa,并且
外膜(110b、110c)在320℃下的弹性系数大于1.0E+09Pa。
14.根据权利要求12或13的多层基板,其中
内膜(110a)具有20-500μm的厚度,并且
外膜(110b、110c)具有12.5-50μm的厚度。
15.根据权利要求1的多层基板,其中
图案层(20)具有多个图案膜(21)和定位于图案膜之间的粘着膜(22),图案膜的表面具有由铜箔制成的另一个导线图案(211),
图案膜由低流动性树脂膜制成,
图案膜和粘着膜中的每个具有将导线图案(211)彼此电连接的第三层间连接(21a、22a),第三层间连接器在厚度方向上穿过膜,
第三层间连接器由导电材料制成,导电材料通过在通孔(212、221)中填充导电膏(213、222)来限定,导电膏包含彼此烧结的金属颗粒,并且
粘着膜(22)在加热和加压温度下具有的弹性系数小于图案膜(21)的弹性系数。
16.根据权利要求15的多层基板,其中
粘着膜(22)在320℃下的弹性系数大于1.0E+05Pa,并且小于1.0E+08Pa,并且
图案膜(21)在320℃下的弹性系数大于1.0E+09Pa。
17.根据权利要求15或16的多层基板,其中
粘着膜(22)具有20-300μm的厚度,并且
图案膜(21)具有12.5-50μm的厚度。
CN2011101134029A 2010-04-28 2011-04-27 多层基板 Pending CN102238814A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP103516/2010 2010-04-28
JP2010103516 2010-04-28
JP177169/2010 2010-08-06
JP2010177169A JP2011249745A (ja) 2010-04-28 2010-08-06 多層基板

Publications (1)

Publication Number Publication Date
CN102238814A true CN102238814A (zh) 2011-11-09

Family

ID=44857375

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2011101134029A Pending CN102238814A (zh) 2010-04-28 2011-04-27 多层基板

Country Status (4)

Country Link
US (1) US20110266033A1 (zh)
JP (1) JP2011249745A (zh)
CN (1) CN102238814A (zh)
DE (1) DE102011007842A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111463192A (zh) * 2013-08-01 2020-07-28 日月光半导体制造股份有限公司 半导体封装件

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5533914B2 (ja) 2011-08-31 2014-06-25 株式会社デンソー 多層基板
JP2013123031A (ja) 2011-11-07 2013-06-20 Denso Corp 導電性材料および半導体装置
EP2999319B1 (en) * 2013-05-14 2020-07-08 Meiko Electronics Co., Ltd. Method for manufacturing a component-embedded substrate, and a component-embedded substrate
JP5874697B2 (ja) * 2013-08-28 2016-03-02 株式会社デンソー 多層プリント基板およびその製造方法
US10424530B1 (en) * 2018-06-21 2019-09-24 Intel Corporation Electrical interconnections with improved compliance due to stress relaxation and method of making
US10892213B2 (en) * 2018-12-28 2021-01-12 Advanced Semiconductor Engineering, Inc. Wiring structure and method for manufacturing the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101107891A (zh) * 2005-01-24 2008-01-16 三菱树脂株式会社 多层印刷配线基板
CN101198210A (zh) * 2006-12-06 2008-06-11 株式会社电装 多层基板及其制造方法
WO2009057654A1 (ja) * 2007-11-01 2009-05-07 Dai Nippon Printing Co., Ltd. 部品内蔵配線板、部品内蔵配線板の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997019579A1 (fr) * 1995-11-17 1997-05-29 Kabushiki Kaisha Toshiba Tableau de connexion multicouches, materiau prefabrique pour ce tableau, procede de fabrication de ce dernier groupement de composants electroniques et procede de formation de connexions verticales conductrices
US6680441B2 (en) * 2001-06-13 2004-01-20 Denso Corporation Printed wiring board with embedded electric device and method for manufacturing printed wiring board with embedded electric device
JP2003197822A (ja) * 2001-12-25 2003-07-11 Sony Corp 配線基板、多層配線基板およびそれらの製造方法
JP3902752B2 (ja) * 2002-10-01 2007-04-11 日本メクトロン株式会社 多層回路基板
TWI335347B (en) * 2003-05-27 2011-01-01 Ajinomoto Kk Resin composition for interlayer insulation of multilayer printed wiring board, adhesive film and prepreg
JP2005072187A (ja) * 2003-08-22 2005-03-17 Denso Corp 多層回路基板およびその製造方法
TWI336608B (en) * 2006-01-31 2011-01-21 Sony Corp Printed circuit board assembly and method of manufacturing the same
JP4697037B2 (ja) * 2006-05-09 2011-06-08 株式会社デンソー 部品内蔵基板及びその配線不良検査方法
JP2009146940A (ja) * 2007-12-11 2009-07-02 Fujikura Ltd 積層配線基板及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101107891A (zh) * 2005-01-24 2008-01-16 三菱树脂株式会社 多层印刷配线基板
CN101198210A (zh) * 2006-12-06 2008-06-11 株式会社电装 多层基板及其制造方法
WO2009057654A1 (ja) * 2007-11-01 2009-05-07 Dai Nippon Printing Co., Ltd. 部品内蔵配線板、部品内蔵配線板の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111463192A (zh) * 2013-08-01 2020-07-28 日月光半导体制造股份有限公司 半导体封装件

Also Published As

Publication number Publication date
JP2011249745A (ja) 2011-12-08
DE102011007842A1 (de) 2012-01-12
US20110266033A1 (en) 2011-11-03

Similar Documents

Publication Publication Date Title
CN102238814A (zh) 多层基板
CN1812088B (zh) 多层构造半导体微型组件及制造方法
JP5042049B2 (ja) コンデンサ、配線基板
US20190164892A1 (en) Module and method for producing a plurality of modules
JP2012079994A (ja) 部品内蔵プリント配線板およびその製造方法
CN100558222C (zh) 多层布线板及其制造方法
WO2017038399A1 (ja) 多層基板およびその製造方法
US9326378B2 (en) Thin-film wiring substrate and substrate for probe card
JP2008160042A (ja) 多層基板
JPWO2018034162A1 (ja) 多層基板およびその製造方法
JP2015015339A (ja) 多層配線基板の製造方法およびこの方法により製造される多層配線基板を備えるプローブカード並びに多層配線基板
JP2013207172A (ja) モジュールおよびその製造方法
JP5749235B2 (ja) 回路部品内蔵基板の製造方法
KR101805074B1 (ko) 세라믹 다층회로 기판의 제조방법
JP3945316B2 (ja) 多層配線基板及びその製造方法
JP6497486B2 (ja) 多層基板およびその製造方法
JP6268776B2 (ja) 多層基板の製造方法
JP6070290B2 (ja) 樹脂多層部品およびその製造方法
JP4622449B2 (ja) 電子部品内蔵基板及びその製造方法
JP5585035B2 (ja) 回路基板の製造方法
WO2010095210A1 (ja) 部品内蔵モジュールの製造方法
JP3923224B2 (ja) 多層プリント配線板及びその製造方法
CN101370361B (zh) 埋有电子器件的印刷线路板的制造方法
JP2005005684A (ja) 多層基板及びその製造方法
JP2009158641A (ja) 部品内蔵モジュールの製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20111109