CN102124559A - 用于金属互连的共形粘附促进衬垫 - Google Patents

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Abstract

介电层(10)图案化有至少一个线槽和/或至少一个通路腔(15)。金属氮化物衬垫(20)形成在图案化介电层(10)的表面上。金属衬垫(30)形成在金属氮化物衬垫(20)的表面上。共形氮化铜层(40)通过原子层沉积(ALD)或化学气相沉积(CVD)直接形成在金属衬垫(30)上。Cu籽晶层(50)直接形成在共形铜氮化物层(40)上。至少一个线槽和/或至少一个通路腔(15)被电镀材料(60)填满。共形氮化铜层(40)与Cu籽晶层(50)之间的直接接触提供增强的粘附强度。共形氮化铜层(40)可被退火以将暴露的外部转变成邻接的Cu层,该Cu层可被用以减小Cu籽晶层(50)的厚度。

Description

用于金属互连的共形粘附促进衬垫
技术领域
本发明涉及一种半导体结构,更具体地,涉及一种包括金属共形粘附促进衬垫的后段(back-end-of-line,BEOL)金属互连结构及其制造方法。
背景技术
金属衬垫被用于后段(back-end-of-line,BEOL)金属互连结构中以在金属填充结构与包埋该金属填充结构的介电层之间提供粘附强度。金属衬垫和金属填充结构共同构成载流结构,该载流结构例如可以是金属线、金属通路及其他们的一体形成的组合体。为了载流结构的可靠操作,金属衬垫与金属填充结构之间的高粘附强度是必要的。金属衬垫与金属填充结构之间的高粘附强度预防电迁移并提供BEOL金属互连结构的机械稳定性。
在大多数情况下,需要退火以增加直接形成在金属衬垫上的金属填充结构的材料的晶粒尺寸。当粘附强度不够大时,在载流结构进行退火期间空洞(void)可以形成在金属衬垫与金属填充结构之间的界面处。这样的空洞增加了载流结构的电阻,使电学性能退化。
此外,沿着金属衬垫与金属填充结构之间的边界的表面扩散通常是决定载流结构的总体电迁移性能的主要因素。因此,金属衬垫与金属填充结构之间的粘附强度对于决定载流结构的电迁移阻抗是关键的。通过提供随着载流结构的使用(即,从其中通过电流)并随着电迁移的进行而增长的初始空洞,金属衬垫与金属填充结构之间的界面处的任何空洞会加剧电迁移性能的劣化。
参考图1,现有技术的金属互连结构包括图案化的介电层110、金属氮化物衬垫120、金属衬垫130、Cu籽晶层150以及电镀Cu结构160。图案化的介电层110包括线槽和位于线槽下面的通路腔。金属氮化物衬垫120、金属衬垫130、Cu籽晶层150以及电镀Cu结构160填充线槽和通路腔以形成现有技术的载流结构(120、130、150、160),其为一体形成的线和通路结构。
金属氮化物衬垫120通常通过物理气相沉积(PVD)形成。由于PVD是方向性沉积技术,其中沉积的材料从溅射靶移动到其上发生沉积的衬底,金属氮化物衬垫120的台阶覆盖率总是小于1.0,即,相比于平坦表面,结构的侧壁上会沉积更少的材料。因此,相比于通路孔的侧壁,线槽的底表面上会沉积更多的材料。一种增加侧壁覆盖率的方式是沉积和方向性溅射蚀刻的组合。在此情况下,通过方向性溅射蚀刻,沉积在凹陷的底表面上的金属材料可以从底表面被重新溅射掉并被重新沉积到围绕该凹陷的底表面的侧壁上。此外,相比于通路腔的下部分,通路腔的侧壁的上部分上会沉积更多的材料。尽管已知化学气相沉积(CVD)和原子层沉积(ALD)方法可相对于PVD提供提高的台阶覆盖率,但是在这些膜中常常发现杂质,杂质将会使作为粘附层以及扩散阻挡层的膜的质量退化。
金属衬垫130也通常通过PVD形成。由于以上讨论的沉积工艺的方向属性,金属衬垫130是非共形的。相比于通路腔的下部分,在通路腔的上部分中更多的材料累积在通路腔的顶部产生突出物,该突出物阻碍通路腔底部的材料沉积。由于材料将密封顶部,这样的突出物使后续以导电材料填充通路腔变得困难,这妨碍了通路内侧的进一步沉积。此外,金属氮化物衬垫120和金属衬垫130具有比电镀的Cu结构160更高的电阻率。因此,金属氮化物衬垫120的厚度以及金属衬垫130的厚度需要被保持得尽可能小。具体地,前段(front-end-of-line,FEOL)中的半导体器件的缩小需要金属互连结构相应地缩小。
金属氮化物衬垫120和金属衬垫130的厚度的缩小可能产生可靠性问题。具体地,当金属氮化物衬垫120和金属衬垫130的平面厚度约为10nm或更小时,侧壁上的覆盖率不会是均匀的或连续的。因此,薄金属衬垫区域133可以形成,特别是在通路腔的侧壁的底部,在通路腔的侧壁的底部金属衬垫130的厚度比邻近区域更薄。在一些情况下,薄金属衬垫区域133中可能缺少金属衬垫130的材料。
由于Cu籽晶层150通过PVD直接沉积在金属衬垫130上,薄金属衬垫区域133在Cu籽晶层150与金属衬垫130之间提供较小的粘附。这是因为在薄金属衬垫区域133内,没有金属衬垫130或者通过金属衬垫130的薄的部分,Cu往往具有对金属氮化物衬垫120的弱粘附。通路腔和线槽被电镀的Cu结构160填充以形成现有技术的载流结构(120、130、150、160)。
参考图2,由于Cu籽晶层150对金属衬垫130的较薄部分以及对金属氮化物衬垫120的弱粘附,图1的薄金属衬垫区域133易于形成空腔137。在一种情况下,在电镀了电镀的Cu结构160之后通常进行的为了增加电镀的Cu材料的晶粒尺寸的退火期间,可能形成空腔137。薄金属衬垫区域133中Cu籽晶层150与金属衬垫之间的弱粘附促进了Cu材料的移动,这导致空腔的形成。
即使在退火期间避免空腔的形成,通过使电流从其穿过来使用现有技术的载流结构(120、130、150、160)也可通过Cu材料的电迁移导致空腔137的形成。Cu材料的较弱粘附,薄金属衬垫区域133易受电迁移和空洞137的形成的影响。
鉴于上述问题,需要提供一种在金属填充结构与图案化的介电层之间提供足够的粘附强度而不需要增加厚度的金属互连结构。
具体地,需要一种包括金属衬垫结构的金属互连结构,该金属衬垫结构在金属衬垫结构的整个表面上提供足够的粘附强度而不产生弱粘附强度区域。
发明内容
本发明提供一种包括金属共形粘附促进衬垫的后段金属互连结构及其制造方法,该金属共形粘附促进衬垫共形地覆盖下面的金属衬垫以在下面的金属衬垫的整个表面上提供足够高和均匀的粘附强度。
在本发明中,介电层图案化有至少一个线槽和/或至少一个通路腔。金属氮化物衬垫形成在图案化介电层的表面上。金属衬垫形成在金属氮化物衬垫的表面上。共形(conformal)氮化铜层通过原子层沉积(ALD)或化学气相沉积(CVD)直接形成在金属衬垫上。由于用以形成共形氮化铜层的工艺属性,共形氮化铜层是共形的。Cu籽晶层直接形成在共形氮化铜层上。至少一个线槽和/或至少一个通路腔被电镀材料填充。共形氮化铜层与Cu籽晶层之间的直接接触提供增强的粘附强度。共形氮化铜层可以被退火以将暴露的外部转变成邻接的Cu层,该Cu层可被用以减小Cu籽晶层的厚度。
根据本发明的一方面,提供一种半导体结构的形成方法,该方法包括:
在衬底上形成图案化介电层;
在图案化介电层的图案化表面上直接形成金属氮化物衬垫;
在金属氮化物衬垫上直接形成包括元素金属(elemental metal)或金属间合金(intermetallic alloy)的金属衬垫;以及
通过化学气相沉积(CVD)或原子层沉积(ALD)在金属衬垫上直接形成包括氮化铜的共形粘附促进衬垫。
在一个实施例中,该方法还包括在共形粘附促进衬垫上直接形成Cu籽晶层。
在另一实施例中,该方法还包括在Cu籽晶层上直接电镀Cu材料。
在又一实施例中,该方法还包括平坦化电镀Cu材料,其中金属氮化物衬垫的表面、金属衬垫的表面、共形粘附促进衬垫的表面以及电镀Cu材料的表面基本上是水平且共平面的。
在又另一实施例中,氮化铜具有CuxN的组成,其中x为约1至约5。
在又另一实施例中,该方法还包括在约150℃至约400℃的提高的温度对共形粘附促进衬垫进行退火,其中共形粘附促进衬垫的暴露的外部被转变为共形富Cu导电层。
在另外的实施例中,该方法还包括对电镀Cu材料和Cu籽晶层进行退火,其中电镀Cu材料和Cu籽晶层在结构上融合以形成一体构造的导电Cu结构,该一体构造的导电Cu结构在其体积中没有界面。
在又另一实施例中,该方法还包括对电镀Cu材料、Cu籽晶层以及共形富Cu导电层进行退火,其中电镀Cu材料、Cu籽晶层以及共形富Cu导电层在结构上融合以形成一体构造的导电Cu结构,该一体构造的导电Cu结构在其体积中没有界面。
根据本发明的另一方面,提供一种金属互连结构,其包括:
位于衬底上并且包括线槽和通路腔中的至少之一的图案化介电层;
邻接图案化介电层的图案化表面的金属氮化物衬垫;
包含元素金属或金属间合金并且邻接金属氮化物衬垫的金属衬垫;以及
包含氮化铜并且邻接金属衬垫的共形粘附促进衬垫。
在一个实施例中,金属互连结构还包括邻接共形粘附促进衬垫的Cu籽晶层。
在另一实施例中,金属互连结构还包括电镀导电结构,其中金属氮化物衬垫、金属衬垫、共形粘附促进衬垫、Cu籽晶层以及电镀导电结构完全填充线槽或通路腔。
在又另一实施例中,电镀导电结构由Cu和杂质构成,其中杂质可以包括O、N、C、Cl以及S,且其中杂质的总浓度是约1ppm至约200pm。
在又另一实施例中,金属互连结构还包括邻接于共形粘附促进衬垫上的共形富Cu导电层。
在又另一实施例中,金属互连结构还包括:
邻接共形富Cu导电层的Cu籽晶层;以及
电镀导电结构,其中金属氮化物衬垫、金属衬垫、共形粘附促进衬垫、共形富Cu导电层、Cu籽晶层以及电镀导电结构完全填充线槽或通路腔。
在另外的实施例中,金属互连结构还包括一体构造的导电Cu结构,该一体构造的导电Cu结构在其整个体积中没有界面且邻接所述共形粘附促进衬垫。
附图说明
图1是形成埋入图案化介电层中的载流结构之后的示范性现有技术的金属互连结构的垂直截面图。
图2是示范性现有技术的在退火或使用后的金属互连结构(其中形成空腔137)的垂直截面图。
图3是在形成共形粘附促进衬垫40之后的第一示范性金属互连结构的垂直截面图。
图4是在形成Cu籽晶导电层50以及电镀Cu结构60之后的第一示范性金属互连结构的垂直截面图。
图5是通过对Cu籽晶层50以及电镀Cu结构60进行退火而形成导电Cu结构80之后的第一示范性金属互连结构的垂直截面图。
图6是在将共形粘附促进衬垫40的暴露部分转变成共形Cu层45的退火之后的第二示范性金属互连结构的垂直截面图。
图7是形成Cu籽晶层50和电镀Cu结构60之后的第二示范性金属互连结构的垂直截面图。
图8是通过对共形Cu层45、Cu籽晶层50以及电镀Cu结构60进行退火而形成导电Cu结构80之后的第二示范性金属互连结构的垂直截面图。
具体实施方式
如上所述,本发明涉及包括金属共形粘附促进衬垫的后段(BEOL)金属互连结构及其制造方法,这些在此通过附图描述。如这里采用的,当介绍本发明的元件或其优选实施例时,表述“一(a)”、“一(an)”、“该”和“所述”旨在表示一个或多个元件。在所有的图中,相同的参考标号或字母被用以表示相似或等同的元件。为了简洁,省略了已知功能和构造的详细描述且不会模糊本发明的主题。附图不必是按比例绘制。
参考图3,根据本发明的第一实施例的第一示范性金属互连结构包括图案化介电层10和直接形成在图案化介电层10的顶表面和侧壁表面上的导电金属衬垫叠层。导电金属衬垫叠层从下至上包括金属氮化物衬垫20、金属衬垫30、以及共形粘附促进衬垫40。
图案化介电层10具有至少一个空腔15的图案,该空腔15可以是至少一个线槽、至少一个通路腔或它们的组合,在该组合中至少一个通路腔在至少一个线槽下面。为描述本发明,采用作为包括通路腔和上面的线槽的双金属镶嵌空腔的至少一个通路腔15。本发明可被用于其他的一般金属互连结构,包括含有至少一个通路腔但不含有线槽的图案化介电层、含有至少一个线槽但不含有通路腔的图案化介电层以及含有多个通路腔和多个线空腔的图案化介电层。这样的变型在此可被清楚地预期。
双金属镶嵌空腔可通过采用本领域已知的双金属镶嵌整体方案的两个光刻步骤以及两个蚀刻步骤的组形成。取决于双金属镶嵌整体方案的细节,通路腔可以在线空腔形成之前形成,或者以相反的顺序形成。如上所述,本发明与单金属镶嵌整体方案兼容且与双金属镶嵌整体方案兼容。任何形成图案化介电层10中的空腔的金属互连结构可被用以实施本发明。
图案化介电层10包括通常用于BEOL互连结构的介电材料。可被用于图案化介电层10的介电材料包括但不限于硅酸盐玻璃、有机硅酸盐玻璃(OSG)材料、通过化学气相沉积形成的SiCOH基低k材料、旋涂玻璃(SOG)或诸如SiLKTM的旋涂低k介电材料等。硅酸盐玻璃包括未掺杂的硅酸盐玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、氟硅酸盐玻璃(FSG)、硼磷硅酸盐玻璃(BPSG)等。介电材料可以是具有小于3.0的介电常数的低介电常数(低k)材料。介电材料可以是无孔的或多孔的。
图案化介电层10的介电材料可通过等离子体增强化学气相沉积、高密度等离子体化学气相沉积、热化学气相沉积、旋涂和固化等形成。图案化介电层10的厚度可以从约100nm至约2000nm,且典型地为从约200nm至约1000nm,尽管这里也可以考虑更小或更大的厚度。
图案化介电层10可形成在衬底(未示出)上。可被用以形成图案化介电层10的典型的衬底是包括至少一个半导体器件的半导体衬底,该半导体器件例如为场效应晶体管、双极型晶体管、结二极管、电容器、电阻器、电感器等。在此情况下,第一示范性金属互连结构被结合到一个更大的金属互连结构(未示出)中,该更大的金属互连结构包括多级金属布线结构并且提供半导体衬底上的半导体器件之间以及半导体器件与诸如C4垫或引线接合垫的接合结构之间的电布线。
金属氮化物衬垫20直接形成在图案化介电层10的图案化表面上。图案化表面包括通路腔的底表面、通路腔的侧壁表面、线槽的底表面、线槽的侧壁表面。金属氮化物衬垫20包括导电金属氮化物(即,元素金属的导电氮化物)、至少两种元素金属的金属间合金、或至少一种元素金属与至少一种诸如半导体元素的非金属元素的合金。典型地,金属氮化物衬垫20由导电金属氮化物构成。例如,金属氮化物衬垫20可包括TaN、TiN、WN、TaSiN、TiSiN以及WSiN。金属氮化物衬垫20可以是化学计量的(stoichiometric)或非化学计量的。在金属氮化物衬垫20是非化学计量的情况下,只要金属氮化物衬垫20是导电的,金属氮化物衬垫20可以是富氮或缺氮的。
典型地,金属氮化物衬垫20通过物理气相沉积(PVD)来沉积,物理气相沉积为在真空下进行的溅射工艺。金属粒子在真空工艺室中在氮气气氛下从溅射靶脱离,并且被沉积到放置在真空工艺室中的图案化介电层10的表面上。PVD工艺是方向性的。因此,相比于垂直表面上,在非凹陷的或突起的水平表面上沉积更多的材料。而且,相比于垂直表面的底部,在垂直表面的顶部上沉积更多的材料。因此,金属氮化物衬垫20的厚度根据测量位置而变化。包括金属氮化物衬垫20中的变化,金属氮化物衬垫20的厚度可是约2nm至约20nm,尽管这里也可考虑更小或更大的厚度。在一些实施例中,金属氮化物衬垫20可以通过化学气相沉积(CVD)或原子层沉积(ALD)形成。
金属氮化物衬垫20具有直接在图案化介电层10上提供具有足够的粘附强度的导电表面的功能。此外,金属氮化物衬垫用作扩散阻挡以使得诸如可移动原子的杂质材料不扩散穿过金属氮化物衬垫20。由于图案化介电层10的整个暴露表面需要被金属氮化物衬垫20覆盖,且PVD工艺本质上是统计的(statistical),金属氮化物衬垫20的厚度朝着可用厚度范围的低端例如朝着2.0nm的减小趋向于导致图案化介电层20的不充分覆盖,从而使粘附性能以及作为扩散阻挡层的效力退化。
金属衬垫30直接形成在金属氮化物衬垫20的表面上。金属衬垫30形成在整个金属氮化物衬垫20之上。金属衬垫30用作在金属氮化物衬垫20与元素金属之间提供足够的粘附强度的中间层,该元素金属典型地被用以填充至少一个空腔15并为电流提供基本电流传导路径。典型地,用以填充至少一个空腔的元素金属是Cu。金属衬垫30包括元素金属、至少两种元素金属的金属间合金。典型地,金属衬垫30由元素金属、至少两种元素金属的金属间合金构成。对金属氮化物衬垫20和元素Cu都提供高粘附强度的材料包括Ta、Ru、Ti、Co、W、Fe、Ni、Ir、Rh、Re、Pt等,以及它们的金属间合金。
金属衬垫30可以通过物理气相沉积(PVD)或化学气相沉积(CVD)来沉积。包括金属衬垫30中的变化,金属衬垫30的厚度可以从约2nm至约10nm,尽管这里也可考虑更小或更大的厚度。
由于金属衬垫30的厚度随着金属互连结构的缩小而减小,膜可变得不均匀或不连续。这导致形成薄金属衬垫区域33,薄金属衬垫区域33为包含孔或厚度小于周围区域的部分的金属衬垫30的区域。薄金属衬垫区域33典型地发生在工艺中具有低台阶覆盖率的位置,诸如位于至少一个空腔15的底部的通路腔的侧壁的较低部分。在薄金属衬垫区域33中,金属衬垫30可能是非连续的从而使得金属氮化物衬垫20被暴露。
共形粘附促进衬垫40直接形成在金属衬垫30上。共形粘附促进衬垫40通过原子层沉积(ALD)或化学气相沉积(CVD)形成,这形成具有大于90%的台阶覆盖率的共形膜,甚至对于高纵横比的几何形状,即具有大数字(例如,大于3.0)的空腔深度与空腔宽度之间的比率的几何形状。共形粘附促进衬垫40增强了金属氮化物衬垫20与将被后续沉积的导电材料(Cu籽晶层)之间的粘附。共形粘附促进衬垫40的厚度可以为约0.5nm至约20nm。在一种情况下,共形粘附促进衬垫40的厚度可以为约0.5nm至约5.0nm。
例如,共形粘附促进衬垫40包括氮化铜。在优选实施例中,共形粘附促进衬垫40主要由氮化铜构成。在金属氮化物衬垫20的任何表面被暴露于薄金属衬垫区域33内的金属衬垫30的孔中的情况下,共形粘附促进衬垫40的氮化铜直接接触金属氮化物衬垫20和将被后续沉积的Cu籽晶层,氮化铜材料中的氮原子引发对也包含氮的金属氮化物衬垫20的材料的高粘附强度。氮化铜中的铜原子引发对将被后续沉积的Cu籽晶层的高的粘附强度。此外,由于共形粘附促进衬垫40是共形的,金属衬垫30中的所有孔都被共形粘附促进衬垫40的材料填充。
对于包含金属衬垫30的相对于周围区域的较薄部分的薄金属衬垫区域33的其他部分,粘附促进衬垫40的共形覆盖加强了由金属衬垫30提供的对将被后续沉积的材料的粘附强度。
典型地,由于金属氮化物衬垫中存在的氮原子趋向于减小粘附强度,金属氮化物衬垫与诸如Cu籽晶层的元素金属之间的粘附强度小于金属衬垫与元素金属之间的粘附强度。由于此原因,Cu籽晶层与金属氮化物衬垫30之间的直接接触是不期望的也是要避免的。然而,本发明中采用的氮化铜材料对Cu籽晶层提供良好的粘附强度,这是由于氮化铜材料包含Cu。此外,氮化铜材料中存在的氮原子提供对也包含氮原子的金属氮化物衬垫的良好的粘附。鉴于此,氮化铜通过与诸如Cu籽晶层的Cu材料直接接触提供高的粘附强度,从而在金属氮化物材料之中提供了例外。沉积的共形属性(即,ALD工艺和CVD工艺的固有高共形性)使暴露表面的完全覆盖得以实现,从而薄金属衬垫区域33中的金属衬垫30的任何孔或薄部分被共形粘附促进衬垫40覆盖。金属氮化物衬垫20、金属衬垫30以及共形粘附促进衬垫40共同构成导电金属衬垫叠层(20、30、40)。
在通过原子层沉积(ALD)形成共形粘附促进衬垫40的情况下,一系列的交替暴露到(exposure to)铜脒化物(copper amidinate)和氨气被采用。铜脒化物的化学式在本领域是已知的。ALD工艺典型地在约150℃至约300℃的温度下进行。在暴露到铜脒化物的每个循环期间,铜脒化物的分压(partial pressure)为约1mTorr至约1Torr,尽管这里也可考虑更小或更大的分压。暴露到铜脒化物的持续时间为每暴露循环约0.1秒至约300秒,且典型地为每暴露循环从约1秒至约30秒。在暴露到氨气的每个暴露循环期间,氨气的分压为约10mTorr至约10Torr。暴露到氨气的持续时间为每暴露循环约0.1秒至约300秒,且典型地为每暴露循环约1秒至约30秒。典型地,在每次暴露到铜脒化物与后续的或前面的暴露到氨气之间,用于ALD工艺的工艺室被抽到基准压强(base pressure)。可选地,在每次暴露到铜脒化物与后续的或前面的暴露到氨气之间,可用惰性气体清洗工艺室。一组暴露到铜脒化物和暴露到氨气形成氮化铜的一个原子层。
在通过化学气相沉积(CVD)形成共形粘附促进衬垫40的情况下,铜脒化物和氨气同时流入工艺室。CVD工艺典型地在约150℃至约350℃的温度下进行。在CVD工艺期间,铜脒化物的分压为约1mTorr至约10Torr,尽管这里也可考虑更小或更大的分压。氨气的分压在相同的数量级。CVD工艺中氮化铜的生长速率可以是0.02nm/分钟至约10nm/分钟,尽管这里可以考虑更小或更大的沉积速率。
氮化铜的组成可根据采用的工艺条件而变化。氮化铜的电阻率也随氮化铜的组成(即铜对氮的原子比)而变化。通常,氮化铜的化学组成由CuxN给出,其中x为约1至约5。在一个实施例中,氮化铜基本是化学计量的,x的值基本等于3.0。Cu3N是Cu和N的化学计量的化合物。然而,如上所示,氮化铜的氮含量与电阻率可通过调整ALD工艺或CVD工艺期间的诸如沉积温度的工艺条件而变化。沉积温度越高,氮化铜膜中的铜含量越高。
参考图4,Cu籽晶层50和电镀导电结构60形成在至少一个空腔15中。应该注意,为了清楚起见,在共形粘附促进衬垫40的最上表面之上的电镀导电结构60、Cu籽晶层50、共形富Cu导电层45、共形粘附促进衬垫40、金属衬垫30以及金属氮化物衬垫20的部分没有显示在图7中。
Cu籽晶层50直接沉积在共形粘附促进衬垫40的表面上,共形粘附促进衬垫40可包括如上所述的氮化铜。Cu籽晶层50包括Cu,且优选由Cu构成。典型地,通过PVD形成的Cu籽晶层50相对于其他类型的Cu籽晶层50提供更好的性能。如上所述,PVD工艺的使用引起膜的厚度变化。因此,Cu籽晶层50在整个膜上具有厚度变化。为了在具有低的台阶覆盖率的位置(例如,通路腔的侧壁的底部)提供足够的籽晶材料,具有超过用于晶种的最小量的Cu材料的厚度的Cu籽晶材料部分形成在水平表面的非凹陷或突起部分。包含Cu籽晶层50中的厚度变化,Cu籽晶层50的厚度典型地为约10nm至约60nm,尽管这里可以考虑更小或更大的厚度。
金属被直接电镀在Cu籽晶层50上以完全填充至少一个空腔15,从而形成电镀导电结构60。在至少一个空腔内的通路腔和线槽均被电镀材料填充。优选地,电镀金属包括Cu。电镀Cu的方法在本领域是已知的。在电镀材料包含Cu的情况下,根据已知的电镀方法电镀的材料也包括被引入电镀Cu材料中的杂质原子。
参考图5,在电镀导电结构60包含电镀Cu的情况下,第一示范性金属互连结构可在高于100℃的提高的温度且典型地在从约150℃至约400℃的提高的温度进行退火以促进Cu籽晶层50和电镀导电结构60中的晶粒生长。退火之后,电镀导电结构60和Cu籽晶层50在结构上融合以形成邻接共形粘附促进衬垫40的一体构造的导电Cu结构80。典型地,由于电镀导电结构60与Cu籽晶层50的融合,一体构造的导电Cu结构80在其整个体积内没有界面。粘附促进衬垫40与导电Cu结构80之间的界面可以是渐变的(gradual)。共形粘附促进衬垫40可以部分地分解为富铜的氮化铜,富铜的氮化铜对结构80形成良好的粘附。
位于图案化介电层10的最上表面之上的电镀材料、Cu籽晶层50、共形粘附促进衬垫40、金属衬垫30以及金属氮化物衬垫20的部分通过平坦化被移除。平坦化可以例如通过化学机械平坦化(CMP)实现。图案化介电层10的最上部分可包括介电硬掩模层(未个别地示出),介电硬掩模层可被用作CMP工艺的停止层。在平坦化结束时,电镀材料的保留部分构成电镀导电结构60。在优选实施例中,电镀导电结构60包括电镀Cu材料,电镀Cu材料包括如上所述的杂质。
金属氮化物衬垫20、金属衬垫30、共形粘附促进衬垫40、Cu籽晶层50以及电镀导电结构60完全填充至少一个空腔15(见图3),至少一个空腔15可以是通路腔上面的线槽。
参考图6,第二示范性金属互连结构衍生于根据本发明的第一实施例的图3的第一示范性金属互连结构。在第二实施例中,共形粘附促进衬垫40包括氮化铜,并优选由氮化铜构成。在形成图3的第一示范性金属互连结构之后,图6的第二示范性金属互连结构通过在约150℃至约400℃的提高的温度对共形粘附促进衬垫40进行退火而衍生出来。共形粘附促进衬垫40的暴露的外部被转变成共形富Cu导电层45。在一个实施例中,共形富Cu导电层45包括基本没有氮原子的元素Cu层,且主要由Cu构成。在另一实施例中,共形富Cu导电层包括具有CuNδ组成的富Cu氮化铜层,其中δ可以是约0.001至约0.3,且典型地为约0.001至约0.1,且更典型地为约0.001至约0.02。共形富Cu导电层45与共形粘附促进衬垫40之间的界面可以是渐变的从而氮浓度跨过界面逐渐变化。典型地包括约5-10%的氢气以及约90-95%的氮气的合成气体可被用作退火期间的环境气体,退火将共形粘附促进衬垫40的外部转变成共形富Cu导电层45。
由于氮化铜材料化学转变为元素Cu是以相同的速率进行的化学反应而与纵横比无关,所以共形富Cu导电层45是共形的。退火之前,共形粘附促进衬垫40的厚度为约0.5nm至约20nm。在第二实施例中,退火之前的共形粘附促进衬垫40的厚度优选为2nm至约20nm以使得部分的共形粘附促进衬垫40转变成共形富Cu导电层45。共形富Cu导电层45的厚度可以为约0.5nm至约20nm,尽管这里也可以考虑更小或更大的厚度。退火之后,共形粘附促进衬垫40的厚度可以是约0.5nm至约19.5nm,尽管这里也可考虑更小或更大的厚度。共形粘附促进衬垫40的保留部分与共形富Cu导电层45之间的粘附强度是高的,这是因为这两层包括相同的元素(即,Cu)且源自退火之前的最初的共形粘附促进衬垫40。
参考图7,Cu籽晶层50和电镀导电结构60形成在至少一个空腔15中。应该注意,为了清楚起见,在共形富Cu导电层45的最上表面之上的电镀导电结构60、Cu籽晶层50、共形富Cu导电层45、共形粘附促进衬垫40、金属衬垫30以及金属氮化物衬垫20的部分没有显示在图7中。
Cu籽晶层50直接沉积在共形富Cu导电层45的表面上。因为Cu籽晶层50和共形富Cu导电层45包含Cu,Cu籽晶层50与共形富Cu导电层45之间的粘附强度是高的。Cu籽晶层50可通过与第一实施例相同的方法例如通过PVD形成。如果采用PVD,Cu籽晶层50具有膜的厚度变化。由于共形富Cu导电层45提供额外的Cu材料,Cu籽晶层50的厚度可以小于第一实施例中的Cu籽晶层50的厚度,且可以为约5nm至约60nm,尽管这里也可以考虑更小或更大的厚度。根据本发明,Cu籽晶层50可需要较少的材料,这是因为下面的层提供通路孔的侧壁的共形覆盖。因此,包含Cu籽晶层50的导电材料的轮廓在通路孔的上部产生较宽的开口从而避免后续的铜电镀工艺期间的夹断(pinch-off)。
金属被直接电镀到Cu籽晶层50上以完全填充如第一实施例的至少一个空腔(见图6)。至少一个空腔中的通路腔和线槽被电镀材料完全填充。优选地,电镀材料包括Cu。
参考图8,在电镀导电结构60包括电镀Cu的情况下,第二示范性金属互连结构可以在100℃以上的提高的温度且典型地在约150℃至约400℃的提高的温度退火以促进共形富Cu导电层、Cu籽晶层50以及电镀导电结构60中的晶粒生长。在退火之后,电镀导电结构60、Cu籽晶层50以及共形富Cu导电层45的共形元素Cu层部分在结构上融合以形成邻接共形粘附促进衬垫40的一体构造的导电Cu结构80。在整个共形富Cu导电层45被转变成共形元素Cu层的情况下,整个共形富Cu导电层45被并入导电Cu结构80。典型地,由于电镀导电结构60、Cu籽晶层50以及共形富Cu导电层45的融合,一体构造的导电Cu结构80在其整个体积中没有界面。导电Cu结构80典型地由Cu和杂质构成。杂质包括O、N、C、Cl以及S,其中杂质的总浓度为约1ppm至约200ppm。
位于图案化介电层10的最上表面之上的电镀材料、Cu籽晶层50、共形富Cu导电层45、共形粘附促进衬垫40、金属衬垫30以及金属氮化物衬垫20的部分通过平坦化被移除。平坦化可以例如通过化学机械平坦化(CMP)实现。图案化介电层10的最上部分可包括介电硬掩模层(未个别地示出),其可被用作CMP工艺的停止层。在平坦化结束时,电镀材料的保留部分构成电镀导电结构60。在优选实施例中,电镀导电结构60包括电镀Cu材料,电镀Cu材料包括如上所述的杂质。
金属氮化物衬垫20、金属衬垫30、共形粘附促进衬垫40、共形富Cu导电层45、Cu籽晶层50以及电镀导电结构60完全填充至少一个空腔15(见图6),至少一个空腔15可以是通路腔上面的线槽。金属氮化物衬垫20的表面、金属衬垫30的表面、共形粘附促进衬垫40的表面、共形富Cu导电层45的表面、Cu籽晶层50的表面以及电镀导电结构60的表面在第一示范性金属互连结构的顶部彼此之间上是基本水平和共平面的。此外,电镀导电结构60的顶表面与图案化介电层10的最上表面基本上是共平面的。
尽管本发明根据具体实施例被详细描述,但是鉴于以上描述,显然各种变型、修改以及变化对本领域技术人员是明显的。因此,本发明旨在包括落入本发明和下面的权利要求的范围和精神内的所有的这些变型、修改以及变化。

Claims (25)

1.一种半导体结构的形成方法,包括:
在衬底上形成图案化介电层(10);
在所述图案化介电层(10)的图案化表面上直接形成金属氮化物衬垫(20);
在所述金属氮化物衬垫(20)上直接形成包括元素金属或金属间合金的金属衬垫(30);以及
通过化学气相沉积(CVD)或原子层沉积(ALD)在所述金属衬垫(30)上直接形成包括氮化铜的共形粘附促进衬垫(40)。
2.根据权利要求1的方法,还包括在所述共形粘附促进衬垫(40)上直接形成Cu籽晶层(50)。
3.根据权利要求2的方法,还包括在所述Cu籽晶层(50)上直接电镀Cu材料(60)。
4.根据权利要求3的方法,其中所述图案化介电层(10)包括线槽和通路腔(15)中的至少之一。
5.根据权利要求4的方法,其中所述线槽或所述通路腔(15)通过所述Cu材料(60)的所述电镀被完全填充。
6.根据权利要求3的方法,还包括平坦化所述电镀Cu材料(60),其中所述金属氮化物衬垫(20)的表面、所述金属衬垫(30)的表面、所述共形粘附促进衬垫(40)的表面以及所述电镀Cu材料(60)的表面基本上是水平且共平面的。
7.根据权利要求6的方法,还包括对所述电镀Cu材料(60)和所述Cu籽晶层(50)进行退火,其中所述电镀Cu材料(60)和所述Cu籽晶层(50)在结构上融合以形成一体构造的导电Cu结构(80),该一体构造的导电Cu结构(80)在其整个体积中没有界面。
8.根据权利要求1的方法,其中所述共形粘附促进衬垫(40)通过一系列交替暴露到铜脒化物和氨气的原子层沉积(ALD)形成。
9.根据权利要求8的方法,其中所述ALD在约150℃至约300℃的温度进行,且其中在暴露到铜脒化物的每个循环期间,铜脒化物的分压为约1mTorr至约1Torr。
10.根据权利要求1的方法,其中所述共形粘附促进衬垫(40)通过采用铜脒化物和氨气同时流动的化学气相沉积(CVD)形成。
11.根据权利要求10的方法,其中所述CVD在约150℃至约350℃的温度进行,且其中在所述CVD期间,铜脒化物的分压为约1mTorr至约100Torr。
12.根据权利要求1的方法,其中所述氮化铜具有CuxN的组成,其中x为约1至约5。
13.根据权利要求1的方法,还包括在约150℃至约400℃的提高的温度对所述共形粘附促进衬垫(40)进行退火,其中所述共形粘附促进衬垫(40)的暴露的外部被转变为包含铜和氮的共形富Cu导电层(45)。
14.根据权利要求13的方法,还包括:
通过物理气相沉积(PVD)在所述共形富Cu导电层(45)上直接形成Cu籽晶层(50);以及
在所述Cu籽晶层(50)上直接电镀Cu材料(60)。
15.根据权利要求14的方法,还包括:对所述电镀Cu材料(60)、所述Cu籽晶层(50)以及所述共形富Cu导电层(45)进行退火,其中所述共形富Cu导电层(45)包括共形元素Cu层,且其中所述电镀Cu材料(60)、所述Cu籽晶层(50)以及所述共形元素Cu层在结构上融合以形成一体构造的导电Cu结构(80),该一体构造的导电Cu结构(80)在其整个体积中没有界面。
16.一种金属互连结构,包括:
位于衬底上并且包括线槽和通路腔(15)中的至少之一的图案化介电层(10);
邻接所述图案化介电层(10)的图案化表面的金属氮化物衬垫(20);
包含元素金属或金属间合金并且邻接所述金属氮化物衬垫(20)的金属衬垫(30);以及
包含氮化铜并且邻接所述金属衬垫(30)的共形粘附促进衬垫(40)。
17.根据权利要求16的金属互连结构,还包括邻接所述共形粘附促进衬垫(40)的Cu籽晶层(50)。
18.根据权利要求17的金属互连结构,还包括电镀导电结构(60),其中所述金属氮化物衬垫(20)、所述金属衬垫(30)、所述共形粘附促进衬垫(40)、所述Cu籽晶层(50)以及所述电镀导电结构(60)完全填充所述线槽或所述通路腔(15)。
19.根据权利要求18的金属互连结构,其中所述金属氮化物衬垫(20)的表面、所述金属衬垫(30)的表面、所述共形粘附促进衬垫(40)的表面以及所述电镀导电结构(60)的表面基本上是水平且共平面的。
20.根据权利要求18的金属互连结构,其中所述电镀导电结构(60)由Cu和杂质构成,其中所述杂质包括O、N、C、Cl和S,且其中杂质的总浓度为约1ppm至约200ppm。
21.根据权利要求16的金属互连结构,其中所述氮化铜具有CuxN的组成,其中x为约1至约5。
22.根据权利要求16的金属互连结构,其中所述共形粘附促进衬垫(40)具有约0.5nm至约20nm的厚度。
23.根据权利要求16的金属互连结构,还包括邻接所述共形粘附促进衬垫(40)的共形富Cu导电层(45)。
24.根据权利要求24的金属互连结构,还包括:
邻接所述共形富Cu导电层(45)的Cu籽晶层(50);以及
电镀导电结构(60),其中所述金属氮化物衬垫(20)、所述金属衬垫(30)、所述共形粘附促进衬垫(40)、所述共形富Cu导电层(45)、所述Cu籽晶层(50)以及所述电镀导电结构(60)完全填充所述线槽或所述通路腔。
25.根据权利要求16的金属互连结构,还包括在其整个体积中没有界面且邻接所述共形粘附促进衬垫(40)的一体构造的导电Cu结构(80)。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103255368A (zh) * 2013-05-10 2013-08-21 杭州电子科技大学 一种改变Cu3N薄膜择优取向的方法
CN104934409A (zh) * 2014-03-21 2015-09-23 台湾积体电路制造股份有限公司 后道工序互连层上的通孔预填充
CN106159086A (zh) * 2015-05-15 2016-11-23 台湾积体电路制造股份有限公司 Rram器件
CN109390276A (zh) * 2013-06-27 2019-02-26 台湾积体电路制造股份有限公司 互连结构及其形成方法
TWI773839B (zh) * 2017-10-14 2022-08-11 美商應用材料股份有限公司 用於beol 互連的ald 銅與高溫pvd 銅沉積的集成

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010010753A1 (ja) * 2008-07-22 2010-01-28 国立大学法人東北大学 配線基板及びその製造方法
US8048761B2 (en) * 2009-02-17 2011-11-01 Globalfoundries Singapore Pte. Ltd. Fabricating method for crack stop structure enhancement of integrated circuit seal ring
CN102082119B (zh) * 2010-11-16 2013-04-10 复旦大学 一种选择性淀积钨接触孔或通孔的方法
WO2012121677A1 (en) * 2011-03-09 2012-09-13 Nanyang Technological University Method for depositing gradient films on a substrate surface by atomic layer deposition
TWI502716B (zh) * 2011-05-12 2015-10-01 United Microelectronics Corp 一種製作矽貫通電極的方法
US8481425B2 (en) * 2011-05-16 2013-07-09 United Microelectronics Corp. Method for fabricating through-silicon via structure
US9177826B2 (en) * 2012-02-02 2015-11-03 Globalfoundries Inc. Methods of forming metal nitride materials
US8859419B2 (en) 2013-02-01 2014-10-14 Globalfoundries Inc. Methods of forming copper-based nitride liner/passivation layers for conductive copper structures and the resulting device
US8753975B1 (en) 2013-02-01 2014-06-17 Globalfoundries Inc. Methods of forming conductive copper-based structures using a copper-based nitride seed layer without a barrier layer and the resulting device
US9553059B2 (en) * 2013-12-20 2017-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Backside redistribution layer (RDL) structure
US10079174B2 (en) 2014-04-30 2018-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Composite contact plug structure and method of making same
US9379057B2 (en) * 2014-09-02 2016-06-28 International Business Machines Corporation Method and structure to reduce the electric field in semiconductor wiring interconnects
US9583386B2 (en) * 2014-10-25 2017-02-28 Lam Research Corporation Interlevel conductor pre-fill utilizing selective barrier deposition
TWI700799B (zh) * 2016-10-04 2020-08-01 聯華電子股份有限公司 導電結構、包含導電結構之佈局結構以及導電結構之製作方法
US11004794B2 (en) 2018-06-27 2021-05-11 Taiwan Semiconductor Manufacturing Co., Ltd. Partial barrier free vias for cobalt-based interconnects and methods of fabrication thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070096321A1 (en) * 1999-10-15 2007-05-03 Ivo Raaijmakers Conformal lining layers for damascene metallization
US20070194287A1 (en) * 2006-02-22 2007-08-23 Dominguez Juane E Using unstable nitrides to form semiconductor structures

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2606548B2 (ja) * 1993-04-27 1997-05-07 日本電気株式会社 Cu配線およびその形成方法
JPH06318592A (ja) * 1993-05-10 1994-11-15 Kawasaki Steel Corp 半導体集積回路のCu配線構造体の製造方法
JPH0888224A (ja) * 1994-09-16 1996-04-02 Toshiba Corp 半導体装置およびその製造方法
US6037248A (en) 1997-06-13 2000-03-14 Micron Technology, Inc. Method of fabricating integrated circuit wiring with low RC time delay
KR100385042B1 (ko) * 1998-12-03 2003-06-18 인터내셔널 비지네스 머신즈 코포레이션 내 일렉트로 마이그레이션의 구조물을 도핑으로 형성하는 방법
US6171949B1 (en) 1999-06-09 2001-01-09 Advanced Micro Devices, Inc. Low energy passivation of conductive material in damascene process for semiconductors
JP4554011B2 (ja) 1999-08-10 2010-09-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
JP3518470B2 (ja) * 2000-03-01 2004-04-12 日本電気株式会社 半導体装置の製造方法
US6365927B1 (en) 2000-04-03 2002-04-02 Symetrix Corporation Ferroelectric integrated circuit having hydrogen barrier layer
CN100334709C (zh) * 2000-11-02 2007-08-29 富士通株式会社 半导体器件及其制造方法
JP4535629B2 (ja) 2001-02-21 2010-09-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6566242B1 (en) * 2001-03-23 2003-05-20 International Business Machines Corporation Dual damascene copper interconnect to a damascene tungsten wiring level
US6900119B2 (en) 2001-06-28 2005-05-31 Micron Technology, Inc. Agglomeration control using early transition metal alloys
US6645853B1 (en) * 2001-12-05 2003-11-11 Advanced Micro Devices, Inc. Interconnects with improved barrier layer adhesion
US7067424B2 (en) * 2001-12-19 2006-06-27 Koninklijke Philips Electronics N.V. Method of manufacturing an electronic device
US6518184B1 (en) 2002-01-18 2003-02-11 Intel Corporation Enhancement of an interconnect
US7109070B2 (en) 2002-08-07 2006-09-19 Schot Glas Production of a composite material having a biodegradable plastic substrate and at least one coating
KR20150067397A (ko) * 2002-11-15 2015-06-17 프레지던트 앤드 펠로우즈 오브 하바드 칼리지 금속 아미디네이트를 이용한 원자층 증착법
JP2004281481A (ja) * 2003-03-13 2004-10-07 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
JP4173393B2 (ja) * 2003-03-24 2008-10-29 株式会社ルネサステクノロジ 半導体装置の製造方法
TW200501289A (en) 2003-04-09 2005-01-01 Kulicke & Soffa Investments Interconnect apparatus and methods
US7094705B2 (en) 2004-01-20 2006-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-step plasma treatment method to improve CU interconnect electrical performance
JP4551206B2 (ja) * 2004-12-15 2010-09-22 インターナショナル・ビジネス・マシーンズ・コーポレーション 集積回路チップ上の電気めっき相互接続構造
US7105445B2 (en) 2005-01-14 2006-09-12 International Business Machines Corporation Interconnect structures with encasing cap and methods of making thereof
TWI354350B (en) 2005-05-25 2011-12-11 Au Optronics Corp Copper gate electrode and fabricating method there
JP2007051124A (ja) * 2005-07-22 2007-03-01 Ube Ind Ltd 新規な銅錯体及び当該銅錯体を用いた銅含有薄膜の製造方法
US7405153B2 (en) * 2006-01-17 2008-07-29 International Business Machines Corporation Method for direct electroplating of copper onto a non-copper plateable layer
WO2007142700A1 (en) 2006-06-02 2007-12-13 Advanced Technology Materials, Inc. Copper (i) amidinates and guanidinates for forming copper thin films
JP5214125B2 (ja) * 2006-09-11 2013-06-19 三星ディスプレイ株式會社 配線構造と配線形成方法及び薄膜トランジスタ基板とその製造方法
JP4783261B2 (ja) 2006-10-30 2011-09-28 株式会社東芝 半導体装置の製造方法
EP2857549A3 (en) * 2007-04-09 2015-07-15 President and Fellows of Harvard College Chemical vapour deposition of thin films using metal amidinate precursors

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070096321A1 (en) * 1999-10-15 2007-05-03 Ivo Raaijmakers Conformal lining layers for damascene metallization
US20070194287A1 (en) * 2006-02-22 2007-08-23 Dominguez Juane E Using unstable nitrides to form semiconductor structures

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103255368A (zh) * 2013-05-10 2013-08-21 杭州电子科技大学 一种改变Cu3N薄膜择优取向的方法
CN103255368B (zh) * 2013-05-10 2015-01-07 杭州电子科技大学 一种改变Cu3N薄膜择优取向的方法
CN109390276A (zh) * 2013-06-27 2019-02-26 台湾积体电路制造股份有限公司 互连结构及其形成方法
CN104934409A (zh) * 2014-03-21 2015-09-23 台湾积体电路制造股份有限公司 后道工序互连层上的通孔预填充
CN104934409B (zh) * 2014-03-21 2018-03-23 台湾积体电路制造股份有限公司 后道工序互连层上的通孔预填充
CN106159086A (zh) * 2015-05-15 2016-11-23 台湾积体电路制造股份有限公司 Rram器件
CN106159086B (zh) * 2015-05-15 2019-12-13 台湾积体电路制造股份有限公司 Rram器件
TWI773839B (zh) * 2017-10-14 2022-08-11 美商應用材料股份有限公司 用於beol 互連的ald 銅與高溫pvd 銅沉積的集成

Also Published As

Publication number Publication date
JP2014140078A (ja) 2014-07-31
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