CN100334709C - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件，其中包括：在半导体基片(1)上形成的绝缘膜(14)；在该绝缘膜(14)中形成的沟槽(14b)和通孔(14a)；在至少一个沟槽(14b)和通孔(14a)中形成并且由导电材料所制成以防止铜扩散的第一底层(16)；在第一底层(16)上的至少沟槽(14b)和通孔(14a)之一中形成并且由铜或铜合金所制成的主导电层(19)；以及通过CVD方法在主导电层(19)和第一底层(16)之间形成并且形成在第一底层(16)上的第二底层(17)，其具有在第二底层(17)和主导电层(19)之间的界面上固溶在主导电层中的金属元素。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，特别涉及一种具有包含铜层的多层结构的半导体器件及其制造方法。
背景技术
随着半导体集成电路(LSI)的制作技术的发展，分立半导体器件越来越小型化。并且，提高密度、增加层数和减小LSI中的布线的层面厚度的发展被加速，从而作用到布线上的应力和在布线中流过的电流密度分别被稳定地增加。因此，如果高密度电流被施加到布线上，则容易出现称为电迁移(EM)的布线断开现象。这被认为是由于高密度电子流的碰撞而导致金属原子被移动/扩散，造成电迁移的驱动力。由于电迁移所造成的退化现象随着器件的小型化而变得更加显著，必须开发出可以提供具有更高密度的电流的更高可靠性的布线材料和布线结构。
在半导体器件中，铜布线被用作为不容易出现电迁移的布线，而不使用铝布线。
作为形成铜布线的方法，具有把铜埋在形成于层间绝缘膜中的沟槽内的步骤的镶嵌方法被投入实际使用。并且，用于在沟槽下形成通孔以同时形成通孔和布线的双层嵌镶方法是已知的。主流方法是在这种沟槽和通孔中埋入铜之前，通过溅射方法形成阻挡层和铜种子层作为铜的底层。阻挡层被用于防止铜的扩散，并且作为一部分布线或插塞。并且，铜种子层被形成以促进铜膜的生长。
同时，在生产0.1微米规格的器件中，考虑在该布线下方形成的通孔的直径被减小到大约0.15微米，并且假设纵横比大于5。
在精细通孔和布线由铜所形成的情况中，如果尝试通过溅射方法在通孔和沟槽形成阻挡层和铜种子层，则导致如下问题。
首先，通过溅射方法不能够获得良好的覆盖率。因此，如果种子层被形成精细通孔中，例如具有比通孔的侧壁所需的厚度厚得多的膜厚的阻挡层必须形成在围绕该通孔的绝缘膜上。结果，如果通过双重镶嵌形成该布线，则在沟槽的截面区域中的阻挡层的比率变大。由于被用作为阻挡层的材料通常具有高电阻，因此如果在该布线中的阻挡层的比率增加，则整个布线的电阻增加，从而使用具有低电阻的铜布线的优点消失。并且，如果形成在通孔底部的阻挡层变厚，则在该通孔中的接触电阻增加。
第二，溅射方法在覆盖率上具有局限性。因此，产生凸起，使得铜种子层被形成为轻微地堵塞该精细通孔的开口，在通孔的侧壁上造成覆盖不足，并且产生铜种子层的累积。因此，难以通过后期的电镀良好地把铜埋在通孔中。
相应地，为了响应将来的进一步小型化，必须通过具有良好覆盖率的CVD方法形成薄阻挡层和铜种子层。
但是，如果通过采用四(二乙基氨基)钛(Ti{N(C2H5)}4：TDEAT)用CVD方法形成由氮化钛(TiN)所制成的阻挡层，则难以把电阻率减小到小于500μΩ·cm。
并且，如果阻挡层仅仅由TDEAT所形成，则通孔的覆盖率良好，但是形成包含看杂质的多孔阻挡层。相反，如果在形成这种阻挡层中添加少量的NH3，则薄膜质量提高，并且可以形成包含少量碳杂质的低电阻薄膜。但是不能够获得良好的覆盖率。
在现有的条件中，在通孔底部可以获得的在覆盖率大于35％的条件下形成的阻挡层的薄膜电阻大约为500μΩ·cm。为了充分地减小通孔链(via chain)或整个布线的电阻，需要具有大于50％的底部覆盖率以及小于300μΩ·cm的阻挡膜。
并且，如果通过当前的CVD技术形成TiN阻挡层和铜种子层，则这些层面之间的粘合性不足。因此，这些层面不能够承受在形成多层布线结构中所施加的热应力，或者通过对不必要的铜种子层和阻挡层等等进行化学机械抛光(CMP)所施加的机械应力，因此铜种子层容易从阻挡层上剥离。结果，不能够投入实际使用。
发明内容
本发明的一个目的是提供一种半导体器件，其中包含一个布线，其包含阻挡层的布线电阻或接触电阻小于现有技术中的电阻，并且具有该阻挡层和铜层或者含铜的材料层，它们都具有良好的相互附着性，以及半导体器件的制造方法。
上述目的可以通过提供一种半导体器件而实现，该半导体器件包括在半导体基片上形成的绝缘膜；在该绝缘膜中形成的沟槽和通孔；在至少一个沟槽和通孔中形成并且由导电材料所制成以防止铜扩散的第一底层；在第一底层上的至少沟槽和通孔之一中形成并且由铜或铜合金所制成的主导电层；以及通过CVD方法在主导电层和第一底层之间形成并且形成在第一底层上的第二底层，其具有在第二底层和主导电层之间的界面上固溶在主导电层中的金属元素。
并且，本发明的上述目的还可以通过提供一种半导体器件制造方法而实现，其中包括如下步骤：在半导体基片上形成绝缘膜；在绝缘膜中形成沟槽和通孔；通过CVD方法在该沟槽或通孔中以及绝缘膜上形成第一底层，其由导电材料所制成以防止铜的扩散；通过CVD方法在第一底层上形成第二底层，其具有固溶在铜层中的金属元素；在第二底层上形成主导电层，其由铜或铜合金所制成；以及从绝缘膜的上表面上除去第一底层、第二底层以及主导电层，以把其保留在沟槽和通孔中。
根据本发明，在此提供这样一种结构，使得第一底层(阻挡层)由例如氮化钛、氮化钽或氮化钨或者包含这些成份作为主要成分等等的铜扩散防止材料所制成，第二底层具有一种金属，当这种金属与铜形成合金时，其电阻率比铜的电阻率高0至5％，并且通过CVD方法来形成，以及由铜或含铜作为主要成分的材料所制成的上部层面顺序地形成于在半导体基片上的绝缘膜中形成的沟槽或通孔中。
由此，与直接在第一底层上形成上部层面的情况相比，第一和第二底层的总电阻率可以被降低。另外，在第一底层和铜层之间的粘合性比现有技术增强。结果，可以通过第一底层和上部层面在绝缘膜中构造不被剥离并且具有低电阻的良好布线或通孔。
在这种情况中，铜层表示由铜和铜合金之一所制成的层面。并且，第二底层由锆、镉、锌或银或者它们的合金，或者包含锆和氮的材料所制成。包含锆和氮的材料是包含氮化锆的材料。
附图说明
图1(a)为示出根据本发明第一实施例的半导体器件的截面视图；
图1(b)为示出根据本发明第一实施例的半导体器件的铜布线的结构的示意图；
图2为用于形成根据本发明第一实施例的半导体器件的底层和铜种子层的CVD装置的结构。
图3(a)为示出形成图1中所示的布线的底层状态的截面视图；
图3(b)为示出铜种子层形成在该底层上的状态的截面视图；
图3(c)为示出铜层形成在该铜种子层上的状态的截面视图；
图4为示出构成形成在根据第一实施例的该半导体器件中的含铜布线的底层的ZrN膜的厚度与底层的电阻率之间的关系的示意图；以及
图5(a)为示出形成具有现有技术中的结构的布线的底层的状态的截面视图；
图5(b)为示出铜种子层形成在具有现有技术的结构的布线的底层上的状态的截面视图；
图5(c)为示出铜层形成在于具有现有技术中的结构的布线的底层上形成的铜种子层的状态的截面视图；
图6(a)，(b)为示出形成根据本发明第二实施例的半导体器件的布线和通孔的步骤的截面视图(#1)；
图7(a)，(b)为示出形成根据本发明第二实施例的半导体器件的布线和通孔的步骤的截面视图(#2)；
图8(a)，(b)为示出形成根据本发明第二实施例的半导体器件的布线和通孔的步骤的截面视图(#3)；
图9(a)，(b)，(c)为示出根据现有技术中形成构成该通孔的底层的方法中的差别而导致底层形状的不同的截面视图；
图10为示出在构成根据本发明的半导体器件的通孔中的底层的形状的截面视图；
图11为示出由于把不同金属添加到用作为根据本发明的半导体器件中的布线或插塞的铜层中而导致该铜层的电阻增加的示意图。
具体实施方式
下面参照附图说明本发明的实施例。
(第一实施例)
图1(a)为示出本发明第一实施例的半导体器件的截面示图。
在图1(a)中，一个元件隔离绝缘层2形成在p型硅(半导体)基片1上，以包围活性元件区。MOS晶体管3形成在该活性元件区。MOS晶体管3包含隔着栅绝缘膜3a形成在硅基片1上的栅极3b，以及在栅极3b的两侧上形成于半导体基片1中并且具有LDD结构的第一和第二n型杂质扩散层3c或3d。
在这种情况中，在图1中，标号3e表示在栅极3b的侧表面上形成的绝缘侧壁。
覆盖MOS晶体管3并且由SiO2所制成的第一层间绝缘膜形成在硅基片1上。接触孔4a形成在第一n型杂质扩散层3c上的第一层间绝缘膜4中。具有由氮化钛层和钨层所构成的双层结构的接触插塞5形成在接触孔4a中。
由SiO2所制成的第二层间绝缘膜6形成在第一层间绝缘膜4中。通过光刻方法在第二层间绝缘膜6中形成通过接触插塞5上方的沟槽8。沟槽8具有宽度为150至300nm深度为500nm的布线形状。
由氮化钛所制成的第一底层9和由氮化锆(ZrN)所制成的第二底层10顺序地形成在内部外围表面和沟槽8的底表面上。第一底层9作为阻挡层，以防止下文所述的铜的扩散。
通过CVD方法，在50至100Pa的薄膜形成压力和350至450℃的生长温度下采用四(二乙基氨基)钛(IV)(Ti{N(C2H5)}4：TDEAT)生长氮化钛，使其具有10nm或更小的厚度。
并且，也可以通过CVD方法，在50至100Pa的薄膜形成压力和350至450℃的生长温度下采用四(二乙基氨基)锆(IV)(Zr{N(C2H5)}4：TDEAZ)生长氮化锆，使其具有5nm或更小的厚度。在第二底层10中，锆的原子数比率超过30原子％。
构成第一底层9的氮化钛被形成为微晶态或无定型态。并且，构成第二底层10的氮化锆(ZrN)具有10nm或更小的平均颗粒直径，并且被形成为微晶态或无定型态。
在这种情况中，在一些情况下，碳被包含在构成第一底层9的氮化钛层中。并且，在一些情况下，碳被包含在构成第二底层10的氮化锆层中。
例如50nm厚的铜种子层11形成在第二底层10上。然后，铜层12形成在铜种子层11上，以具有可以完全埋住沟槽8的厚度。通过CVD方法例如采用三甲基乙烯甲硅烷六氟乙酰丙酮化铜I(trimethylvinylsilyl-hexafluoroacetylacetonate copper)(Cu(hfac)tmvs)、三甲基乙烯硅烷(tmvs)、以及六氟乙酰丙酮二水合物(Hhfac 2H2O)作为来源气体，在0.1至0.5kPa的气压以及150至250℃的薄膜形成温度下形成铜种子层11。
并且，通过电镀方法形成铜层12。在这种情况中，有时铜层12由含铜作为主要成份的铜合金所制成。
形成在该沟槽8中的铜层12、铜种子层11以及第一和第二底层9、10被用作为布线13，并且第一和第二底层9、10构成布线的下层。并且，铜种子层11和铜层12构成布线13的主导电层。在这种情况中，分别通过CVD方法除去铜层12、铜种子层11和形成在第二层间绝缘膜6的上表面上的第一和第二底层9、10。
同时，为了不使第一底层9暴露在空气中，最好在同样的位置执行第二底层10的生长和第一底层9的生长，直到至少第二底层10的生长完成时为止。
例如，如图2中所示，采用具有两个CVD腔31、32连接到气压被降低的传输腔30的结构的设备。然后，硅基片1被通过负载锁定腔33和传输腔30传送到第一CVD腔31，然后在第一CVD腔31中，在沟槽8中以及在第二层间绝缘膜6上形成第一和第二底层9、10。然后，硅基片1被从第一CVD腔31通过传输腔30传送到第二CVD腔32，然后在第二CVD腔32中生长铜种子层11。接着，通过传输腔30和负载锁定腔33，把硅基片1取出到外部，由机械手35执行半导体基片(晶片)1的传送。
在传送腔30中的气压被降低，但是该气压高于第一和第二CVD腔31、32中的气压。因此，如果在第一CVD腔31中生长第一和第二底层9、10，则可以防止这些底层9、10之间的杂质渗透，因此可以防止第一和第二底层之间的粘合性减小，并且可以防止整个底层的电阻增加。
为了防止铜的扩散，这种布线13被氮化硅膜7所覆盖，然后氮化硅膜7被第三层间绝缘膜14所覆盖。
通过CVD方法使用硅烷(SiH4)和一氧化氮(N2O)在300至450℃的薄膜形成温度下形成第三层间绝缘膜14。如图1(b)所示，通过加热以形成第三层间绝缘膜14或加热以形成铜种子层11，把包含铜锆合金的中间层10a形成在构成第二底层10的铜层12和氮化锆层之间。由于锆对铜的溶解度为0.02％，因此中间层10a的电阻率基本上与铜相等，并且中间层10a非常薄。
同时，为了检验上述部件13的特性，形成图3(a)至图3(c)中所示的各种样本，然后执行实验。这些样本是图3(a)中所示的样本，其中分别利用CVD方法，由氮化钛所制成并且具有10nm的膜厚的第一底层9以及由氮化锆所制成并且具有2.5至10.0nm的膜厚的第二底层10顺序地形成在SiO2膜15上，通过电镀方法，图3(b)中所示的其中铜种子层11具有50nm的厚度的样本生长在第二底层10上，并且图3(c)中所示的具有大约500nm的厚度的铜膜12的样本生长在铜种子层11上。在这种情况中，第二底层10可以被形成为一个岛状。
当通过在2.5至10.0nm的范围内改变第二底层10的膜厚并且把图3(a)中所示的第一底层9的膜厚保持在10nm测量整个底层的电阻，得到图4中所示的结果。
根据图4，应当知道，由于图3(a)至图3(c)中的第二底层10的膜厚，整个底层的电阻率被减小为小于250μΩ·cm。由于底层9、10作为布线13，因此它们的电阻率必须被减小为小于200μΩ·cm。因此，如果作为第一底层9的氮化钛膜被设置为10nm，则作为第二底层10的氮化锆膜必须被设置为5nm或更小。也就是说，最好氮化锆膜的膜厚应当被设置为小于氮化钛膜的膜厚的50％。
在这种情况中，构成第一底层9的氮化钛的电阻率为500至600μΩ·cm，并且构成第二底层10的氮化锆的电阻率为13.6μΩ·cm。因此，在理论上，整个底层的电阻率随着第二底层10的膜厚减小而增加。但是根据由本申请的发明人所做的实验，如图4中所示，整个底层的电阻率随着第二底层10的膜厚减小而减小。
并且，在图3(b)中，当通过把第二底层10的膜厚设置为5nm测量铜种子层11和第一和第二底层9、10的整个电阻率时，得到2.3μΩ·cm。
另外，在图3(c)中，当检测铜膜12和铜种子层11相对于第一和第二底层9、10的粘合状态时，发现这些层面之间的粘合力较强。换句话说，由ZrN所制成的第二底层10作为粘合层以提高由TiN所制成的第一底层9和覆盖铜层11、12之间的粘合性。
在这种情况中，该测试表明层面之间的粘合性的优劣取决于当把贴在铜膜上的胶带强制剥离时，包含铜种子层的铜膜是否从底层上剥离。当铜膜不从底层上剥离时判断该粘合性良好，而当铜膜从底层上剥离时判断该粘合性较差。
为了把本实施例中的布线与现有技术的布线相比较，图5(a)至5(c)中所示的样本被形成为具有常规结构的铜布线。图5(a)示出由氮化钛所制成并且具有15nm的膜厚的底层(阻挡层)101形成在SiO2膜100上的样本，图5(b)示出50nm厚的铜种子层102形成在底层101上的样本，以及图5(c)示出大约500nm厚的铜层103形成在铜种子层102上的样本。
在图5(a)中的底层101的电阻率为大约600μΩ·cm，并且为具有本实施例中的图3(a)中所示的结构的底层9、10的电阻率的2.5倍或更多。
并且，当测量铜种子层102和底层101的整体电阻率时，得到2.8μΩ·cm。另外，在图5(c)中，当检测铜层103和铜种子层102相对于底层101的粘合状态时，发现这些层面之间的粘合力较弱。结果，发现铜种子层102和氮化钛底层101之间的界面处于电阻率增加并且层面之间的粘合性降低的状态。
(第二实施例)
图6至图8为示出形成本发明第二实施例的多层铜布线结构的步骤的截面视图。在这种情况中，在图6至图8中，与图1(a)所示相同的标号表示相同的元件。
首先，如图1中所示，形成在硅基片1上的MOS晶体管3被第一和第二层间绝缘膜4、6所覆盖，然后第一布线13形成在第二层间绝缘膜6上，然后氮化硅膜7和第三层间绝缘膜14形成在第一布线13上。
在这种状态中，如图6(a)中所示，通过光刻方法把通孔14a形成在与第一布线13相重叠的第三层间绝缘膜14和氮化硅膜7的区域中。然后，采用光刻方法把通过通孔14a上方的沟槽14b形成在第三层间绝缘膜14的上部中。通孔14a被形成为具有到达第一布线13的深度。通过控制第三层间绝缘膜14的蚀刻条件，沟槽14b被形成为比通孔14a更浅。并且，可以在通孔14a之前形成沟槽14b。
然后，硅基片1被置于CVD设备的腔体内。然后，如图6(b)中所示，由TiN或TiN组合物所制成的第一底层16形成在通孔14a和沟槽14b的各个内部外围表面和底表面上以及在第三层间绝缘膜14的上表面上，以具有5至10nm的厚度。通过CVD方法使用TDEAT在与第一实施例相同的情况下生长TiN或TiN组合物。在这种情况中，通过PVD方法或CVD方法把氮化钽(TaN)层、氮化钨(WN)层形成为第一底层16。
然后，如图7(a)中所示，由ZrN或ZrN组合物所制成的第二底层17被形成在相同的CVD腔中，以具有1至5nm的厚度。通过CVD方法使用TDEAZ在与第一实施例相同的情况下生长ZrN或ZrN组合物。在此时，少量NH3以及材料气体可以被提供到生长环境中(腔体内)。在这种情况中，例如气体流率、气压、温度等等这样的生长条件被控制为使得在第二底层17中的Zr的原子数比率超过30原子％。并且，构成第二底层17的ZrN具有10nm或更小的平均颗粒直径，并且第二底层17被形成为微晶态或无定型态。
然后，如图7(b)中所示，通过CVD方法采用包含Cu(hfac)tmvs的材料气体，在与第一实施例相同的条件下，把30至100nm厚的铜种子层18形成在第二底层17上。
然后，如图8(a)中所示，通过电镀把第二铜层19形成在铜种子层18上，以良好地埋住通孔14a和第二沟槽14b。
然后，如图8(b)中所示，形成在第三层间绝缘膜14的上表面上的第二铜层19、铜种子层18以及第一和第二底层16、17被通过CMP方法而除去。结果，被遗留在通孔14a中的第二铜层19、铜种子层18以及第一和第二底层16、17被用作为导电通孔20，并且被遗留在第二沟槽14b中的第二铜层19、铜种子层18以及第一和第二底层16、17被用作为第二布线21。在这种情况中，第一和第二底层16、17作为通孔20和布线21的底层。并且，铜种子层18和第二铜层19作为通孔20和布线21的主导电层。
然后，氮化硅膜、层间绝缘膜等等(未示出)被形成在第二布线21上。通过施加在用CVD方法形成这种绝缘膜时的生长温度，把锆和铜的合金形成在第二底层和铜层19之间。
(第三实施例)
如第二实施例中所示，当形成在层间绝缘膜14中的通孔14a的直径和深度分别被设置为0.15至0.25微米以及0.8至1.2微米，并且其纵横比被设置大约为5，下面将比较在本实施例和现有技术之间在通孔14a中的底层的覆盖率。
首先，如图9(a)中所示，通过溅射方法在通孔14a及其外围生长TiN层110作为底层。在此时，确认这种TiN层110在通孔14a的上部凸起，而在通孔14a的下侧壁14c处的覆盖率为10％或更少，这是不良的。该覆盖率的百分比是形成在通孔40a的内部外围表面上的膜厚与通孔14a的直径的比率。
并且，如图9(b)中所示，通过CVD方法仅仅采用TDEAT，在通孔14a中及其外围生长TiN层111作为底层。在此时，该TiN层111不在通孔14a的上部凸起，而在通孔14a的下侧壁14c的覆盖率大约为50％或更小。但是TiN层111的电阻率变为高达500μΩ·cm或更多。
另外，通过CVD方法采用添加有NH3作为来源气体的TDEAT，在通孔14a中及其外围生长TiN层112作为底层。在此时，电阻率被减小到大约200μΩ·cm。但是，如图9(c)中所示，在通孔14a侧壁上的覆盖率变差，因此没有显现出通过采用CVD方法所获得的优点。这是因为TDEAT和NH3在进入通孔14a的底部之前相互发生反应。
相反，根据本实施例，通过采用TDEAT的CVD方法在通孔14a及其外围中生长TiN层(第一底层16)，然后通过采用TDEAZ的CVD方法生长ZrN层(第二底层17)。在此时，如图10中所示，该TiN层不在通孔14a的上部凸起，并且在通孔14a的下侧壁的覆盖率大约为50％。另外，整个底层16、17的电阻率被减小为200μΩ·cm，因此通孔20与第一布线13之间的接触电阻被减小。
(其它实施例)
在上述实施例中，氮化锆层形成在通孔和沟槽中，作为形成第一底层上的第二底层，作为防止铜扩散的阻挡层。但是可以由其它材料所形成。
最好，第二底层的材料应当具有三种特性，使得该材料与铜一起适当地熔化，该薄膜电阻相对较低，并且可以通过CVD方法生长这种材料。
首先，如果第二底层的构成材料对于铜具有适当的溶解度，则可以提高底层和铜层之间的粘合性。第二，如果薄膜电阻较低，则可以抑制布线电阻和接触电阻的增加，因此可以实际使用通过形成铜的布线电阻或插塞接触电阻所获得的优点。第三，如果这种材料可以通过CVD方法来生长，则可以提高在通孔中的覆盖率。
作为满足上述三种特性的金属材料，除了锆之外还有镉(Cd)、锌(Zn)或者银(Ag)。这些材料的物理特性值在表1中给出。
[表1]每种材料的电阻率和对铜的溶解度
    元素   原子量   电阻率(μΩ·cm) 对铜的溶解度(wt％)
    ZrCdZnAg   91.224112.41165.390107.868   40.006.835.921.59 0.024.040.0＞50.0
在表1中，Zn和Ag对于铜具有相对较大的溶解度。但是，如果当这些材料中的任何一种材料被用作为底层时，该材料与铜形成合金，这种材料不会大大地增加铜层的电阻。因此，这种材料可以被用作为第二底层。
铜层的电阻率与当Zn，Zr，Cd，Ag，Si，Co或Fe被作为添加剂添加到形成在底层上的铜层中的添加剂浓度之间的关系如图11中所示。根据图11，由于Si，Co或Fe添加到铜层中导致铜层的电阻增加，这种添加是不可取的。相反，即使Zn，Zr，Cd或Ag被添加到铜层中，铜层的阻值具有小的改变。如果以10wt％的比例把Ag添加到铜层中，该铜层的电阻率大约为2.20μΩ·cm，而如果以10wt％的比例把Zn添加到铜层中，则该铜层的电阻率大约为2.10μΩ·cm。并且，如果以作为溶解度的4wt％的比例把Cd添加到铜层中，该铜层的电阻率大约为1.98μΩ·cm。另外，如果以作为溶解度的0.02wt％的比例把Zr添加到铜层中，该铜层的电阻率几乎不改变大约为1.69μΩ·cm。
结果，最好构成第二底层的金属相对于铜的固溶范围应当为0.01至10.0wt％。
构成第二底层的Zn、Cd或Ag可以通过采用表2中所示的原料通过CVD方法来形成。在这种情况中，被淀积为第二底层的金属与表2中的几到几十wt％的比例的材料一同可以通过采用氨气(NH3)或联氨(N2H4)而氮化。
[表2]每种金属的CVD膜形成材料
    被淀积的金属           CVD材料
Cd   Cd(CH3)2CdCl2CdBr2     二甲基镉氯化镉溴化镉
    ZnAg   Zn(CH3)2Zn(C2H5)2AgCl     二甲基锌二乙基锌氯化银
并且，在上述实施例中，当通过CVD方法把ZrN形成为第二底层时，采用TDEAZ。在这种情况中，氯化锆(ZrCl4)可以被用于取代TDEAZ。如果采用ZrCl4，则与采用TDEAZ的情况相比，可以减少例如碳、氢等等这样的杂质量。并且，如果通过采用ZrCl4形成ZrN层，则以几或几十wt％的比例把氨或联氨添加到ZrCl4中。在这种情况中，如果Zr层被形成为第二底层，则氨或联氨不被用作为添加剂气体。
但是，通过使用ZrCl4所形成的第二底层的电阻比由TDEAZ材料所获得的第二底层的电阻增加。并且，如果通过使用有机材料来生长用于防止铜扩散的第一底层，则从防止采用相同的CVD腔而导致碳的混合的观点来看，这不是优选的。
并且，在上述每个实施例中，包含例如氟、硼或磷这样的杂质的SiO2层可以被用作为构成层间绝缘膜的材料。
如上文所述，根据本发明，由例如氮化钛、氮化钽或氮化物或者包含它们作为主要成份的材料等等这样的铜防扩散导电材料所制成的第一底层；形成在第一底层上并且由包含锆、镉、锌或银或者锆、镉、锌或银的合金、或者锆和氮所制成的第二底层；以及形成在第二底层上并且由铜或铜合金所制成的主导电层被埋在绝缘膜中作为布线或插塞(通孔)。因此，第一和第二底层的电阻率比布线或插塞仅仅由第一底层所构成的情况降低。另外，这些底层和铜层或者铜合金层之间的粘合性可以比现有技术的情况增加。因此，可以通过底层和铜层或者底层和铜合金层构成良好的布线或通孔。

Claims (16)

1.一种半导体器件，包括：
在半导体基片上形成的绝缘膜；
在该绝缘膜中形成的沟槽和通孔；
在沟槽和通孔的至少一个中形成并且由导电材料所制成以防止铜扩散的第一底层；
在第一底层上的沟槽和通孔的至少之一中形成并且由铜或铜合金所制成的主导电层；以及
在主导电层和第一底层之间形成并且通过CVD方法形成在第一底层上的第二底层，其具有在第二底层和主导电层之间的界面上固溶在主导电层中的金属元素，
其中第二底层由氮化锆制成。
2.根据权利要求1所述的半导体器件，其中第二底层相对于由铜所制成的主导电层的固溶性在0.01至10.0wt％的范围内。
3.根据权利要求1所述的半导体器件，其中氮化锆形成为微晶状或无定形状。
4.根据权利要求1所述的半导体器件，其中氮化锆的平均颗粒直径为10nm或更少。
5.根据权利要求1所述的半导体器件，其中氮化锆包括原子数比率超过30原子％的锆。
6.根据权利要求1所述的半导体器件，其中第二底层具有5nm或更少的厚度。
7.根据权利要求1所述的半导体器件，其中第二底层具有小于第一底层的一半的膜厚。
8.根据权利要求1所述的半导体器件，其中第一底层由氮化钛、氮化钽和氮化钨中的任何一个所制成。
9.根据权利要求1所述的半导体器件，其中第一底层具有10nm或更少的厚度。
10.一种半导体器件制造方法，包括如下步骤：
在半导体基片上形成绝缘膜；
在绝缘膜中形成沟槽和通孔；
通过CVD方法在该沟槽或通孔中以及绝缘膜上形成第一底层，其由导电材料所制成以防止铜的扩散；
通过CVD方法在第一底层上形成第二底层，其具有固溶在铜层中的金属元素；
在第二底层上形成主导电层，其由铜或铜合金所制成；以及
从绝缘膜的上表面上除去第一底层、第二底层以及主导电层，以把其保留在沟槽和通孔中，
其中第二底层由氮化锆制成。
11.根据权利要求10所述的半导体器件制造方法，其中第二底层通过使用四(二乙基氨基)锆而生长。
12.根据权利要求10所述的半导体器件制造方法，其中第二底层通过使用氯化锆和氮化合物气体而生长。
13.根据权利要求10所述的半导体器件制造方法，其中第二底层具有5nm或更少的厚度。
14.根据权利要求10所述的半导体器件制造方法，其中第一底层由氮化钛、氮化钽和氮化钨中的任何一个所制成。
15.根据权利要求10所述的半导体器件制造方法，其中第一底层被形成为具有10nm或更少的厚度。
16.根据权利要求10所述的半导体器件制造方法，其中通过在第二底层的表面上形成铜种子层然后通过电镀方法在该铜种子层上形成铜或者包含铜作为主要成分的材料的步骤而形成主导电层。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006249580A (ja) * 2005-02-10 2006-09-21 Tokyo Electron Ltd 薄膜の積層構造、その形成方法、成膜装置及び記憶媒体
US20080070017A1 (en) * 2005-02-10 2008-03-20 Naoki Yoshii Layered Thin Film Structure, Layered Thin Film Forming Method, Film Forming System and Storage Medium
JP4589787B2 (ja) * 2005-04-04 2010-12-01 パナソニック株式会社 半導体装置
JPWO2007094044A1 (ja) * 2006-02-14 2009-07-02 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法、及び半導体製造装置
US7750852B2 (en) * 2007-04-13 2010-07-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8105937B2 (en) * 2008-08-13 2012-01-31 International Business Machines Corporation Conformal adhesion promoter liner for metal interconnects

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4910169A (en) * 1986-09-17 1990-03-20 Fujitsu Limited Method of producing semiconductor device
JPH05102152A (ja) * 1991-10-11 1993-04-23 Sony Corp 半導体装置
JPH09330647A (ja) * 1996-06-07 1997-12-22 Canon Inc 電子放出素子、該電子放出素子を用いた電子源、該電子源を用いた画像形成装置及び該電子放出素子の製造方法
JP2000082741A (ja) * 1998-08-11 2000-03-21 Internatl Business Mach Corp <Ibm> フッ素含有誘電体を集積するための方法および材料
US6130161A (en) * 1997-05-30 2000-10-10 International Business Machines Corporation Method of forming copper interconnections with enhanced electromigration resistance and reduced defect sensitivity

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5288563A (en) 1991-02-18 1994-02-22 Japan Storage Battery Co., Ltd. Hydrogen ion concentration sensor and lead-acid battery having the sensor
US5856236A (en) * 1996-06-14 1999-01-05 Micron Technology, Inc. Method of depositing a smooth conformal aluminum film on a refractory metal nitride layer
KR100226764B1 (ko) * 1996-08-21 1999-10-15 김영환 화학기상증착 장치를 이용한 박막 형성방법
US6069068A (en) 1997-05-30 2000-05-30 International Business Machines Corporation Sub-quarter-micron copper interconnections with improved electromigration resistance and reduced defect sensitivity
US6022808A (en) * 1998-03-16 2000-02-08 Advanced Micro Devices, Inc. Copper interconnect methodology for enhanced electromigration resistance
US6461675B2 (en) * 1998-07-10 2002-10-08 Cvc Products, Inc. Method for forming a copper film on a substrate
JP4187850B2 (ja) 1998-12-18 2008-11-26 株式会社エンプラス 電気部品用ソケット
JP2000183003A (ja) 1998-10-07 2000-06-30 Toshiba Corp 銅系金属用研磨組成物および半導体装置の製造方法
JP2001015517A (ja) * 1999-07-02 2001-01-19 Ebara Corp 半導体装置及びその製造方法
KR100361207B1 (ko) * 1999-12-29 2002-11-18 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
JP4733804B2 (ja) * 2000-02-18 2011-07-27 富士通セミコンダクター株式会社 配線の形成方法
JP4005295B2 (ja) * 2000-03-31 2007-11-07 富士通株式会社 半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4910169A (en) * 1986-09-17 1990-03-20 Fujitsu Limited Method of producing semiconductor device
JPH05102152A (ja) * 1991-10-11 1993-04-23 Sony Corp 半導体装置
JPH09330647A (ja) * 1996-06-07 1997-12-22 Canon Inc 電子放出素子、該電子放出素子を用いた電子源、該電子源を用いた画像形成装置及び該電子放出素子の製造方法
US6130161A (en) * 1997-05-30 2000-10-10 International Business Machines Corporation Method of forming copper interconnections with enhanced electromigration resistance and reduced defect sensitivity
JP2000082741A (ja) * 1998-08-11 2000-03-21 Internatl Business Mach Corp <Ibm> フッ素含有誘電体を集積するための方法および材料

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