KR100769634B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR100769634B1
KR100769634B1 KR1020037005134A KR20037005134A KR100769634B1 KR 100769634 B1 KR100769634 B1 KR 100769634B1 KR 1020037005134 A KR1020037005134 A KR 1020037005134A KR 20037005134 A KR20037005134 A KR 20037005134A KR 100769634 B1 KR100769634 B1 KR 100769634B1
Authority
KR
South Korea
Prior art keywords
layer
copper
base layer
wiring
insulating film
Prior art date
Application number
KR1020037005134A
Other languages
English (en)
Other versions
KR20030060908A (ko
Inventor
사카이히사야
시미즈노리요시
오츠카노부유키
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Publication of KR20030060908A publication Critical patent/KR20030060908A/ko
Application granted granted Critical
Publication of KR100769634B1 publication Critical patent/KR100769634B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76858—After-treatment introducing at least one additional element into the layer by diffusing alloying elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76867—Barrier, adhesion or liner layers characterized by methods of formation other than PVD, CVD or deposition from a liquids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 장치는 반도체 기판(1)의 위쪽에 형성된 절연막(14)과, 절연막(14)에 형성된 배선용 홈(14b)과 홀(14a)과, 배선용 홈(14b)과 홀(14a) 중의 적어도 한쪽 중에 형성되고, 또한, 구리의 확산을 방지하는 도전재로 이루어진 제 1 하지층 (16)과, 배선용 홈(14b)과 홀(14a) 중의 적어도 한쪽 중에서 제 1 하지층(16) 위에 형성되어 구리 또는 구리 합금으로 이루어진 주도전층(19)과, 주도전층(19)과 상기 제 1 하지층(19) 사이에 형성되고, 또한, 주도전층(19)과의 계면에서 주도전층(19)에 고용되는 금속 원소를 갖고, 또한, CVD법에 의해 제 1 하지층(16) 위에 형성되는 제 2 하지층(17)을 포함한다.
하지층, 배선용 홈, 주도전층

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이며, 더욱 상세하게는 구리층을 포함하는 다층 구조의 배선을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 집적회로(LSI)의 가공 기술 진보에 따라 각각의 반도체 소자는 점점 미세화되고 있다. 또한, LSI 내의 배선도 고밀도화, 다층화, 박층화가 진행되어, 배선에 인가되는 응력이나 배선에 흐르는 전류의 밀도는 각각 증가 일로에 있다. 따라서, 고밀도의 전류를 배선에 흐르게 함으로써, 예를 들어, 일렉트로마이그레이션(EM)이라고 불리는 배선의 파단(破斷) 현상이 발생하기 쉬워진다. 일렉트로마이그레이션의 구동력은, 고밀도 전자류의 충돌에 의해 금속 원자가 이동 및 확산됨으로써 생긴다고 생각할 수 있다. 소자의 미세화에 따라, 일렉트로마이그레이션에 의한 열화(劣化) 현상은 점점 심각해지기 때문에, 보다 고밀도의 전류를 흐르게 할 수 있는 신뢰성이 높은 배선 재료 및 배선 구조의 개발이 필요하게 되었다.
반도체 장치에 있어서, 알루미늄 배선보다도 일렉트로마이그레이션이 발생하기 어려운 배선으로서 구리 배선이 사용되었다.
구리 배선을 형성하는 방법으로서, 층간절연막에 형성된 배선 홈 속에 구리를 매립하는 공정을 갖는 다마신법이 실용화되어 있다. 또한, 배선 홈의 아래에 비어 홀을 형성하여 비어와 배선을 동시에 형성하는 듀얼 다마신법도 알려져 있다. 그러한 배선 홈이나 비어 홀 내에 구리를 매립하기 전에, 구리의 하지층으로서 배리어층과 구리 시드층을 스퍼터링법에 의해 형성하는 것이 주류를 이루고 있다. 그 배리어층은 구리의 확산을 방지하기 위해 이용되어 배선 또는 플러그의 일부로 된다. 또한, 구리 시드층은 구리막의 성장을 촉진하기 위해 형성된다.
한편, 0.1 ㎛ 룰(rule)의 디바이스 세대에서는, 배선 아래에 형성되는 비어의 직경이 0.15 ㎛ 정도까지 축소된다고 생각할 수 있고, 애스펙트(aspect)비도 5를 초과할 것으로 예상된다.
미세한 비어와 배선을 구리로 구성할 경우에, 비어 홀 배선 홈 속에 배리어층과 구리 시드층을 스퍼터링에 의해 형성하고자 하면 다음과 같은 문제가 발생한다.
첫째로, 스퍼터링법에서는 양호한 커버리지를 얻을 수 없기 때문에, 예를 들어, 미세한 비어 홀 내에 배리어층을 형성하고자 하면, 비어 홀 주변의 절연막 위에서는 비어 홀의 측벽에서 요구되는 막 두께보다도 상당히 두꺼운 배리어층을 형성할 필요가 있다. 따라서, 듀얼 다마신법에 의해 배선을 형성할 경우에는 배선 홈의 단면적에서의 배리어층 비율이 높아진다. 일반적으로, 배리어층에 사용되는 재료는 고(高)저항이기 때문에, 배선에 점유하는 배리어층의 비율이 커지면 배선 전체의 저항이 높아져, 저(低)저항의 구리 배선을 사용하는 장점이 없어지게 된다. 또한, 비어 홀 내에서도 비어 홀의 바닥에 형성되는 배리어층이 두꺼워지면, 콘택트 저항이 커진다.
둘째로, 스퍼터링법에서는 커버리지에 한계가 있기 때문에, 미세 비어 홀의 입구에서 구리 시드층이 폐색 기미로 형성되는 오버행(overhang)이나, 비어 홀 측벽에서의 커버리지 부족이나, 구리 시드층의 응집이 일어나고, 그 후의 전해 도금에 의해 구리를 비어 홀 내에 완전히 매립하는 것이 곤란해진다.
따라서, 금후의 미세화에 대응하기 위해서는, 얇은 배리어층과 구리 시드층을 커버리지가 양호한 CVD법에 의해 형성하는 것이 필요하게 된다.
그러나, 테트라키스디에틸아미노티타늄(Ti{N(C2H5)}4: TDEAT)을 사용하는 CVD법에 의해 질화티타늄(TiN)의 배리어층을 형성할 경우에는, 500 μΩ·㎝ 이하로 저항을 낮게 하는 것이 어렵다.
또한, TDEAT만을 사용하여 배리어층을 형성하면, 비어 홀에서의 커버리지는 양호하나, 탄소 불순물을 함유한 다공질 배리어층이 형성된다. 한편, 그러한 배리어층을 형성할 때에 NH3을 미량 첨가하면, 막질(膜質)이 향상되어 탄소 불순물이 적은 저저항막을 형성할 수 있으나, 양호한 커버리지를 얻을 수 없다.
현상(現狀)에서는 비어 보텀(bottom)에서 35 % 이상의 커버리지가 얻어지는 조건에서의 배리어층의 막 저항은 500 μΩ·㎝ 정도이다. 비어 체인(chain)이나 배선 전체에서의 저항을 충분히 낮추기 위해서는, 보텀 커버리지 50 % 이상에서 300 μΩ·㎝ 이하인 배리어막이 필요하다.
또한, 현상의 CVD 기술에서 TiN 배리어층과 구리 시드층을 형성하면 이들 층의 밀착성이 불충분하기 때문에, 이들 층은 다층 배선 구조를 형성할 때의 열 스트레스, 또는 불필요한 구리 시드층 및 배리어층 등을 화학 기계 연마(CMP)할 때의 기계적 스트레스에 견딜 수 없어 구리 시드층이 배리어층으로부터 박리되기 쉬워지기 때문에, 실용화되어 있지 않다.
본 발명의 목적은 배리어층을 포함시킨 배선 저항 또는 콘택트 저항이 종래보다도 낮고, 상호 밀착성이 양호한 배리어층과 구리 또는 구리 함유 재료층을 갖는 배선을 포함하는 반도체 장치 및 그 제조 방법을 제공함에 있다.
상기한 과제는 반도체 기판의 위쪽에 형성된 절연막과, 상기 절연막에 형성된 배선용 홈과 홀과, 상기 배선용 홈과 상기 홀 중의 적어도 한쪽 중에 형성되고, 또한 구리의 확산을 방지하는 도전재로 이루어진 제 1 하지층과, 상기 배선용 홈과 상기 홀 중의 적어도 한쪽 중에서 상기 제 1 하지층 위에 형성되어 구리 또는 구리 합금으로 이루어진 주(主)도전층과, 상기 주도전층과 상기 제 1 하지층 사이에 형성되고, 또한 상기 주도전층과의 계면에서 상기 주도전층에 고용(固溶)되는 금속 원소를 갖고, 또한 CVD법에 의해 상기 제 1 하지층 위에 형성되는 제 2 하지층을 갖는 것을 특징으로 하는 반도체 장치에 의해 해결된다.
또한, 상기한 과제는 반도체 기판의 위쪽에 절연막을 형성하는 공정과, 상기 절연막 내에 배선용 홈 또는 홀을 형성하는 공정과, 상기 배선용 홈 또는 상기 홀 내와 상기 절연막 위에 구리의 확산을 방지하는 도전재로 이루어진 제 1 하지층을 CVD법에 의해 형성하는 공정과, 구리층에 대하여 고용되는 금속 원소를 갖는 제 2 하지층을 CVD법에 의해 상기 제 1 하지층 위에 형성하는 공정과, 구리 또는 구리를 주성분으로 하는 주도전층을 상기 제 2 하지층 위에 형성하는 공정과, 상기 제 1 및 제 2 하지층과 상기 주도전층을 상기 절연막 위로부터 제거하는 동시에 상기 배선용 홈 또는 상기 홀 중에 남기는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법에 의해 해결된다.
본 발명에 의하면, 반도체 기판 위쪽의 절연막에 형성된 배선용 홈 또는 홀 중에 질화티타늄, 질화탄탈륨 또는 질화텅스텐 또는 이들을 주성분으로 하는 재료 등과 같은 구리 확산 방지 재료로 이루어진 제 1 하지층(배리어층)과, 구리와의 합금의 비저항이 구리의 비저항보다도 0∼5 % 높은 금속을 갖고, 또한 CVD법에 의해 형성되는 제 2 하지층과, 구리 또는 구리 주성분 재료로 이루어진 상부층을 차례로 형성한 구조를 갖고 있다.
이것에 의하면, 제 1 및 제 2 하지층의 총(總)비저항은 제 1 하지층 위에 바로 상부층을 형성한 경우에 비하여 낮아지며, 제 1 하지층과 구리층의 밀착성도 종래보다 강고해진다. 따라서, 하지층과 상부층에 의해 막이 박리되지 않고, 저항이 낮은 양호한 배선이나 비어가 절연막 내에서 구성된다.
또한, 구리층은 구리 또는 구리 합금 중의 어느 하나로 이루어진 층을 의미한다. 또한, 제 2 하지층은 지르코늄, 카드뮴, 아연, 은, 또는 그들 중 어느 하나의 합금, 또는 지르코늄 및 질소를 함유하는 재료로 구성된다. 지르코늄 및 질소를 함유하는 재료는 질화 지르코늄을 포함하는 개념이다.
도 1의 (a)는 본 발명의 제 1 실시예에 따른 반도체 장치를 나타내는 단면도, 도 1의 (b)는 본 발명의 제 1 실시예에 따른 반도체 장치의 구리 배선의 구조를 나타내는 도면.
도 2는 본 발명의 제 1 실시예에 따른 반도체 장치의 하지층과 구리 시드층을 형성하기 위해 이용되는 CVD 장치의 배치도.
도 3의 (a)는 도 1에 나타낸 배선의 하지층을 형성한 상태를 나타내는 단면도, 도 3의 (b)는 그 하지층 위에 구리 시드층을 형성한 상태를 나타내는 단면도, 도 3의 (c)는 그 구리 시드층 위에 구리층을 형성한 상태를 나타내는 단면도.
도 4는 제 1 실시예에 따른 반도체 장치에 형성된 구리 함유 배선의 하지층을 구성하는 ZrN의 막 두께와 하지층 비저항의 관계를 나타내는 도면.
도 5의 (a)는 종래 구조의 배선의 하지층을 형성한 상태를 나타내는 단면도, 도 5의 (b)는 종래 구조의 배선의 하지층 위에 구리 시드층을 형성한 상태를 나타내는 단면도, 도 5의 (c)는 종래 구조의 배선의 하지층 위의 구리 시드층 위에 구리층을 형성한 상태를 나타내는 단면도.
도 6의 (a) 및 (b)는 본 발명의 제 2 실시예에 따른 반도체 장치의 배선 및 비어의 형성 공정을 나타내는 제 1 단면도.
도 7의 (a) 및 (b)는 본 발명의 제 2 실시예에 따른 반도체 장치의 배선 및 비어의 형성 공정을 나타내는 제 2 단면도.
도 8의 (a) 및 (b)는 본 발명의 제 2 실시예에 따른 반도체 장치의 배선 및 비어의 형성 공정을 나타내는 제 3 단면도.
도 9의 (a) 및 (b)는 종래의 비어를 구성하는 하지층의 형성 방법 차이에 의한 하지층 형상의 차이를 나타내는 단면도.
도 10은 본 발명의 반도체 장치를 구성하는 비어 홀 내의 하지층 형상을 나타내는 단면도.
도 11은 본 발명의 반도체 장치의 배선 또는 플러그에 이용되는 구리층으로의 이종(異種) 금속 첨가에 의한 구리층의 저항 증가를 나타내는 도면.
이하, 본 발명의 실시예를 도면에 의거하여 설명한다.
(제 1 실시예)
도 1의 (a)는 본 발명의 제 1 실시예를 나타내는 반도체 장치의 단면도이다.
도 1의 (a)에 있어서, p형의 실리콘(반도체) 기판(1) 위에는 능동 소자 영역을 둘러싸는 소자 분리 절연층(2)이 형성되어 있다. 그 능동 소자 영역에는 MOS 트랜지스터(3)가 형성되어 있다. MOS 트랜지스터(3)는 실리콘 기판(1) 위에 게이트 절연막(3a)을 통하여 형성된 게이트 전극(3b)과, 게이트 전극(3b) 양측의 반도체 기판(1) 내에 형성된 LDD 구조의 제 1 및 제 2 n형 불순물 확산층(3c, 3d)으로 구성되어 있다.
또한, 도 1에서 부호 3e는 게이트 전극(3b)의 측면에 형성된 절연성 측벽을 나타내고 있다.
실리콘 기판(1) 위에는 MOS 트랜지스터(3)를 덮는 SiO2으로 이루어진 제 1 층간절연막(4)이 형성되어 있다. 제 1 층간절연막(4) 중의 제 1 n형 불순물 확산층(3c) 위에는 콘택트 홀(4a)이 형성되고, 그 중에는 질화티타늄층과 텅스텐층으로 이루어진 2층 구조의 콘택트 플러그(5)가 형성되어 있다.
제 1 층간절연막(4) 위에는 SiO2으로 이루어진 제 2 층간절연막(6)이 형성되고, 제 2 층간절연막(6) 내에는 포토리소그래피법에 의해 콘택트 플러그(5) 위를 지나가는 배선 홈(8)이 형성되어 있다. 배선 홈(8)은, 예를 들어, 폭 150∼300 ㎚, 깊이 500 ㎚의 배선 형상을 갖고 있다.
배선 홈(8)의 내주면 및 저면(底面)에는 질화티타늄(TiN)으로 이루어진 제 1 하지층(9)과, 질화 지르코늄(ZrN)으로 이루어진 제 2 하지층(10)이 차례로 형성되어 있다. 제 1 하지층(9)은 후술하는 구리의 확산을 방지하는 배리어층으로서 기능한다.
질화티타늄은 성막 압력 50∼100㎩, 성장 온도 350∼450 ℃의 조건에서 테트라키스디에틸아미노티타늄(Ti{N(C2H5)}4: tetrakis(diethylamino)titanium(Ⅳ) (TDEAT))을 이용하여 CVD법에 의해 10 ㎚ 이하의 두께로 성장되고 있다.
또한, 질화 지르코늄은 성막 압력 50∼100㎩, 성장 온도 350∼450 ℃의 조건에서 테트라키스(디에틸아미노)지르코늄(Zr{N(C2H5)2}4 : tetrakis(diethylamino)zirconium(Ⅳ)(TDEAZ)을 이용하여 CVD법에 의해 5 ㎚ 이하의 두께로 성장된다. 제 2 하지층(10)에서의 지르코늄의 원자수 비율은 30 atoms% 이상이다.
제 1 하지층(9)을 구성하는 질화티타늄은 미(微)결정 형상 또는 비정질 형상으로 되어 있으며, 또한 제 2 하지층(10)을 구성하는 질화 지르코늄(ZrN)은 10 ㎚ 이하의 평균 입경을 갖고 있어 미결정 형상 또는 비정질 형상으로 되어 있다.
또한, 제 1 하지층(9)을 구성하는 질화티타늄층에는 탄소가 함유되어 있는 경우도 있고, 또한 제 2 하지층(10)을 구성하는 질화 지르코늄층에도 탄소가 함유되어 있는 경우도 있다.
제 2 하지층(10) 위에는 구리 시드층(11)이, 예를 들어, 50 ㎚의 두께로 형성되고, 구리 시드층(11) 위에는 배선 홈(8)을 완전히 매립하는 두께의 구리층(12)이 더 형성되어 있다. 구리 시드층(11)은 0.1∼0.5 ㎪, 성막 온도 150∼250 ℃의 조건에서, 예를 들어, 트리메틸비닐실릴헥사플루오로아세틸아세토네이트구리Ⅰ (Cu(hfac)tmvs)과 트리메틸비닐실란(tmvs)과 헥사플루오로아세틸아세톤2수화물 (Hhfac·2H2O)을 소스 가스로서 사용하는 CVD법에 의해 형성되고, 또한 구리층(12)은 도금법에 의해 형성된다. 또한, 구리층(12)은 구리를 주성분으로 하는 구리 합금으로 이루어진 경우도 있다.
그러한 배선 홈(8) 내의 구리층(12), 구리 시드층(11), 제 1 및 제 2 하지층(9, 10)은 배선(13)으로서 사용되고, 제 1 및 제 2 하지층(9, 10)은 배선의 하부층으로 된다. 또한, 시드층(11)과 구리층(12)은 배선(13)의 주도전층으로 된다. 또한, 제 2 층간절연막(6)의 상면에 형성된 구리층(12), 구리 시드층(11), 제 1 및 제 2 하지층(9, 10)은 각각 CMP법에 의해 제거되어 있다.
그런데, 제 1 하지층(9)을 대기에 노출시키지 않도록 하기 위해, 적어도 제 2 하지층(10)의 성장 종료까지는 제 2 하지층(10)의 성장과 제 1 하지층(9)의 성장을 동일한 장소에서 행하는 것이 바람직하다.
예를 들면, 도 2에 나타낸 바와 같이, 감압(減壓)되는 트랜스퍼 체임버(30)에 2개의 CVD 체임버(31, 32)가 접속되어 있는 구조의 장치를 사용한다. 그리고, 실리콘 기판(1)을 로드 로크 체임버(33) 및 트랜스퍼 체임버(30)를 통과시켜 제 1 CVD 체임버(31) 내로 옮기고, 제 1 CVD 체임버(31) 내에서 제 1 및 제 2 하지층(9, 10)을 배선 홈(8) 내와 제 2 층간절연막(6) 위에 형성한 후에, 실리콘 기판(1)을 트랜스퍼 체임버(30)를 경유하여 제 1 CVD 체임버(31)로부터 제 2 CVD 체임버(32)로 옮기고, 제 2 CVD 체임버(32) 내에서 구리 시드층(11)을 성장시키며, 그 후에, 트랜스퍼 체임버(30) 및 로드 로크 체임버(33)를 통과시켜 실리콘 기판(1)을 외부로 꺼낸다. 반도체 기판(웨이퍼)(1)의 반송은 로봇 암(35)에 의해 실행된다.
트랜스퍼 체임버(30)는 감압되어 있으나, 제 1 및 제 2 CVD 체임버(31, 32) 내의 압력보다 높기 때문에, 제 1 CVD 체임버(31) 내에서 제 1 및 제 2 하지층(9, 10)을 성장시키면 그들 층(9, 10) 사이에 불순물이 들어가는 것이 방지되어, 제 1 및 제 2 하지층(9, 10)끼리의 밀착성 저하가 방지되고, 하지층 전체의 고저항화도 방지된다.
그러한 배선(13)은 구리의 확산을 방지하기 위해 질화실리콘막(7)에 의해 덮이고, 다시 질화실리콘막(7)은 제 3 층간절연막(14)에 의해 덮여 있다.
제 3 층간절연막(14)은 성막 온도 300∼450 ℃의 성장 온도에서, 모노실란(SiH4)과 일산화질소(N2O)를 이용하여 CVD법에 의해 형성된다. 이 제 3 층간절연막(14)을 형성할 때의 가열, 또는 구리 시드층(11)을 형성할 때의 가열에 의해, 도 1의 (b)에 나타낸 바와 같이, 구리층(12)과 제 2 하지층(10)을 구성하는 질화 지르코늄층 사이에 구리지르코늄 합금을 함유하는 중간층(10a)이 형성된다. 구리에 대한 지르코늄의 고용도(固溶度)는 0.02 %이므로, 중간층(10a)의 비저항은 실질적으로 구리와 동일하고, 중간층(10a)은 매우 얇다.
그런데, 상기한 배선(13)의 특징을 조사하기 위해 도 3의 (a)∼(c)에 나타낸 바와 같은 다양한 샘플을 형성하여 실험을 행하였다. 그들 샘플은 도 3의 (a)에 나타낸 바와 같이 SiO2막(15) 위에 막 두께 10 ㎚의 질화티타늄으로 이루어진 제 1 하지층(9)과 막 두께 2.5∼10.0 ㎚의 질화 지르코늄으로 이루어진 제 2 하지층(10)을 각각 CVD법에 의해 차례로 성장시킨 것과, 도 3의 (b)에 나타낸 바와 같이 제 2 하지층(10) 위에 막 두께 50 ㎚의 구리 시드층(11)을 성장시킨 것과, 도 3의 (c)에 나타낸 바와 같이 구리 시드층(11) 위에 전해 도금법에 의해 구리막(12)을 약 500 ㎚의 두께로 성장시킨 것이다. 또한, 제 2 하지층(10)은 섬 형상으로 형성될 수도 있다.
도 3의 (a)에 나타낸 제 1 하지층(9)의 막 두께를 10 ㎚로 일정하게 하고, 제 2 하지층(10)의 막 두께를 2.5∼10.0 ㎚의 범위에서 바꾸어 하지층 전체의 저항을 측정한 결과, 도 4에 나타낸 바와 같은 결과가 얻어졌다.
도 4에 의하면, 도 3의 (a)∼(c) 중의 제 2 하지층(10)의 막 두께를 얇게 함에 따라 하지층 전체의 비저항이 250 μΩ·㎝보다도 낮아지게 됨을 알 수 있다. 하지층(9, 10)도 배선(13)으로서 기능하기 때문에, 그 비저항 값을 200 μΩ·㎝보다도 작게 할 필요가 있다. 이 때문에, 제 1 하지층(9)인 질화티타늄막을 10 ㎚로 할 경우에는, 제 2 하지층(10)인 질화 지르코늄막을 5 ㎚ 이하로 할 필요가 있다. 즉, 질화 지르코늄막의 막 두께는 질화티타늄막의 막 두께의 50 % 이하로 하는 것이 바람직하다.
또한, 제 1 하지층(9)을 구성하는 질화티타늄의 비저항은 500∼600 μΩ·㎝이고, 제 2 하지층(10)을 구성하는 질화 지르코늄의 비저항이 13.6 μΩ·㎝이기 때문에, 제 2 하지층(10)의 막 두께를 얇게 할수록 하지층 전체의 비저항은 논리적으로는 높아진다. 그러나, 본원 발명자의 실험에 의하면 도 4에 나타낸 바와 같이 제 2 하지층(10)의 막 두께를 얇게 할수록 하지층 전체의 비저항이 낮아졌다.
또한, 도 3의 (b)에 있어서 제 2 하지층(10)의 막 두께를 5 ㎚로 하여 구리 시드층(11)과 제 1 및 제 2 하지층(9, 10) 전체의 비저항을 측정한 결과, 2.3 μΩ·㎝였다.
또한, 도 3의 (c)에 있어서 제 1 및 제 2 하지층(9, 10)에 대한 구리막(12) 및 구리 시드층(11)의 밀착 상태를 조사한 결과, 그들의 층간 밀착력은 강함을 알 수 있었다. 즉, ZrN으로 이루어진 제 2 하지층(10)은 TiN으로 이루어진 제 1 하지층(9)과 그 위의 구리층(11, 12)의 밀착성을 향상시키기 위한 밀착층으로서 기능하고 있다.
또한, 층간 밀착의 양부(良否) 테스트는 구리막 위에 붙인 점착(粘着) 테이프를 강제적으로 박리했을 때에, 구리 시드층을 포함하는 구리막이 하지층으로부터 박리되는지의 여부에 따라 판단했다. 그러한 구리막이 하지층으로부터 박리되지 않을 경우에는 밀착성이 양호하고, 박리될 경우에는 밀착성이 나빠지게 된다.
본 실시예의 배선과 종래의 배선을 비교하기 위해, 종래 구조의 구리 배선으로서 도 5의 (a)∼(c)에 나타낸 샘플을 형성했다. 도 5의 (a)는 SiO2막(100) 위에 막 두께 15 ㎚의 질화티타늄의 하지층(배리어층)(101)을 형성한 샘플이고, 도 5의 (b)는 그 하지층(101) 위에 막 두께 50 ㎚의 구리 시드층(102)을 형성한 샘플이며, 도 5의 (c)는 구리 시드층(102) 위에 구리층(103)을 약 500 ㎚의 두께로 형성한 샘플이다.
도 5의 (a)에서의 하지층(101)의 비저항은 약 600 μΩ·㎝이고, 도 3의 (a)의 본 실시예의 구조의 시드층(9, 10)의 비저항에 비하여 2.5배 이상으로 되어 있다.
또한, 도 5의 (b)에 나타낸 구리 시드층(102)과 하지층(101)의 전체 비저항을 측정한 결과, 본 실시예보다도 큰 2.8 μΩ·㎝였다. 또한, 도 5의 (c)에 있어서 하지층(101)에 대한 구리층(103) 및 구리 시드층(102)의 밀착 상태를 조사한 결과, 그들의 층간 밀착력은 약함을 알 수 있었다. 따라서, 구리 시드막(102)과 질화티타늄 하지층(101)의 계면은 비저항을 높이고, 또한 층간의 밀착성을 저하시키는 것과 같은 상태로 되어 있음을 알 수 있었다.
(제 2 실시예)
도 6 내지 도 8은 본 발명의 제 2 실시예를 나타내는 다층 구리 배선 구조의 형성 공정을 나타내는 단면도이다. 또한, 도 6 내지 도 8에서 도 1의 (a)에 나타낸 것과 동일한 부호는 동일한 요소를 나타내고 있다.
우선, 도 1에 나타낸 바와 같이, 실리콘 기판(1)에 형성한 MOS 트랜지스터(3)를 제 1 및 제 2 층간절연막(4, 6)으로 덮은 후에, 제 2 층간절연막(6) 내에 제 1 배선(13)을 형성하고, 제 1 배선(13) 위에 질화실리콘막(7)과 제 3 층간절연막(14)을 더 형성한다.
그러한 상태에서, 도 6의 (a)에 나타낸 바와 같이, 제 2 층간절연막(14) 및 질화실리콘막(7) 중의 제 1 배선(13)에 중첩되는 부분에 비어 홀(14a)을 포토리소그래피법에 의해 형성한다. 이어서, 제 2 층간절연막(14)의 상부에 비어 홀(14a) 위를 지나가는 배선 홈(14b)을 포토리소그래피법에 의해 형성한다. 비어 홀(14a)은 제 1 배선(13)에 이르는 깊이로 형성된다. 배선 홈(14b)은 제 2 층간절연막(14)의 에칭 조건을 조정함으로써 비어 홀(14a)보다도 얕게 형성한다. 또한, 배선 홈(14b)은 비어 홀(14a)보다도 앞서 형성될 수도 있다.
다음으로, 실리콘 기판(1)을 CVD 장치의 체임버 내에 넣고, 도 6의 (b)에 나타낸 바와 같이, 비어 홀(14a)과 배선 홈(14b)의 각각의 내주면과 저면, 및 제 2 층간절연막(14)의 상면에 TiN 또는 TiN 화합물로 이루어진 제 1 하지층(16)을 5∼10 ㎚의 두께로 형성한다. TiN 또는 TiN 화합물은 제 1 실시예와 동일한 조건으로 TDEAT를 이용하여 CVD법에 의해 성장된다. 또한, 제 1 하지층(16)으로서 질화탄탈륨(TaN)층 및 질화텅스텐(WN)층을 PVD법 또는 CVD법에 의해 형성할 수도 있다.
이어서, 동일한 CVD 체임버 내에서, 도 7의 (a)에 나타낸 바와 같이, ZrN 또는 ZrN 화합물로 이루어진 제 2 하지층(17)을 1∼5 ㎚의 두께로 형성한다. ZrN 또는 ZrN 화합물은, 제 1 실시예와 동일한 조건을 이용하여, TDEAZ를 이용하여 CVD법에 의해 성장된다. 이 때, 미량(微量)의 NH3을 원료 가스와 함께 성장 분위기(체임버) 내에 흐르게 할 수도 있다. 또한, 제 2 하지층(17) 중의 Zr의 원자수 비율이 30 atoms% 이상으로 되도록 가스 유량 등, 압력, 온도의 성장 조건을 조정한다. 또한, 제 2 하지층(17)을 구성하는 ZrN은 평균 입경 10 ㎚ 이하이며 제 2 하지층(17)은 미결정 형상 또는 비정질 형상으로 되어 있다.
또한, 도 7의 (b)에 나타낸 바와 같이 제 2 하지층(17) 위에, 예를 들어 제 1 실시예와 동일한 조건으로 Cu(hfac)TMVS를 함유하는 원료 가스를 사용하는 CVD법에 의해 막 두께 30∼100 ㎚의 구리 시드층(18)을 형성한다.
다음으로, 도 8의 (a)에 나타낸 바와 같이, 구리 시드층(18) 위에 제 2 구리층(19)을 전해 도금법에 의해 형성하여 비어 홀(14a)과 제 2 배선 홈(14b)에 완전히 매립한다.
이 후에, 도 8의 (b)에 나타낸 바와 같이, 제 2 층간절연막(14)의 상면에 형성된 제 2 구리층(19), 구리 시드층(18), 제 1 및 제 2 하지층(16, 17)을 CMP법에 의해 제거한다. 이것에 의해, 비어 홀(14a) 내에 남은 제 2 구리층(19), 구리 시드층(18), 제 1 및 제 2 하지층(16, 17)을 도전성 비어(20)로서 사용하고, 또한 제 2 배선 홈(14b) 내에 남은 제 2 구리층(19), 구리 시드층(18), 제 1 및 제 2 하지층(16, 17)을 제 2 배선(21)으로서 사용한다. 또한, 제 1 및 제 2 하지층(16, 17)은 비어(20) 및 배선(21)의 하부층으로 된다. 또한, 구리 시드층(18)과 제 2 구리층(19)은 비어(20) 및 배선(21)의 주도전층으로 된다.
이 후에, 제 2 배선(21) 위에 질화실리콘막(도시 생략) 및 층간절연막(도시 생략) 등을 형성한다. 그러한 절연막을 CVD법에 의해 형성할 경우의 성장 온도에 따라 제 2 하지층과 구리층(19) 사이에 지르코늄과 구리의 합금이 형성된다.
(제 3 실시예)
제 2 실시예에서 나타낸 바와 같이, 층간절연막(14)에 형성되는 비어 홀(14a)의 직경을 0.15∼0.25 ㎛, 깊이 0.8∼1.2 ㎛로 하여, 그 애스펙트비를 약 5로 한 경우에, 비어 홀(14a) 내에서의 하지층의 커버리지에 대해서 본 실시예와 종래 기술을 비교하면 다음과 같다.
우선, 도 9의 (a)에 나타낸 바와 같이, 비어 홀(14a) 내와 그 주변에 하지층으로서 스퍼터링법에 의해 TiN층(110)을 성장시킨 결과, 비어 홀(14a)의 상부에서 TiN층(110)이 오버행(overhang)하는 한편, 비어 홀(14a)의 하부 측벽(14c)에서의 커버리지는 10 % 이하로 좋지 않음이 확인되었다. 이 커버리지의 비율은 비어 홀(14a)의 직경에 대한 비어 홀(14a) 내주면에 형성된 막의 두께이다.
또한, 도 9의 (b)에 나타낸 바와 같이, TDEAT만을 사용한 CVD법에 의해 TiN층(111)을 하지층으로서 비어 홀(14a) 내와 그 주변에 성장시킨 결과, 비어 홀(14a)의 상부에서 TiN층(111)이 오버행되지 않으며, 비어 홀(14a)의 하부 측벽(14c)에서의 커버리지는 약 50 % 이하로 되었다. 그러나, 그 TiN층(111)의 비저항은 500 μΩ·㎝ 이상으로 높아졌다.
또한, TDEAT에 NH3을 첨가하여 소스 가스로서 사용한 CVD법에 의해 TiN층(112)을 하지층으로서 비어 홀(14a) 내와 그 주변에 성장시킨 결과, 그 비저항을 200 μΩ·㎝ 정도까지 저하시킬 수 있었다. 그러나, 도 9의 (c)에 나타낸 바와 같이, 비어 홀(14a)의 측벽에서의 커버리지가 악화되어, CVD법을 이용하는 장점이 없어지게 된다. 이것은 TDEAT와 NH3이 비어 홀(14a) 내의 바닥에 들어가기 전에 반응하게 되기 때문이라고 생각할 수 있다.
이것에 대하여, 본 실시예에 의거하여 비어 홀(14a) 내와 그 주변에 TDEAT를 사용한 CVD법에 의해 TiN층(제 1 하지층(16))을 성장시키고, 이어서, TDEAZ를 사용한 CVD법에 의해 ZrN층(제 2 하지층(17))을 성장시켜 2층 구조의 하지층(16, 17)을 형성한 결과, 도 10에 나타낸 바와 같이, 비어 홀(14a)의 상부에서 TiN층이 오버행하지 않고, 비어 홀(14a)의 하부 측벽에서의 커버리지는 약 50 %로 되며, 하지층(16, 17) 전체의 저항비는 200 μΩ·㎝로 저감되어, 이것에 의해 비어(20)와 제 1 배선(13)의 콘택트 저항이 저감된다.
(기타 실시예)
상기한 실시예에서는, 비어 홀이나 배선용 홈 속에 구리 확산 방지를 위한 배리어층으로 되는 제 1 하지층 위에 형성되는 제 2 하지층을 질화 지르코늄층으로 구성했으나, 그 이외의 재료로 구성할 수도 있다.
제 2 하지층의 재료는 구리와 적절히 고용되는 것, 막 저항이 비교적 낮은 것, CVD법에 의해 성장이 가능한 것의 3가지 성질을 갖는 것이 바람직하다.
첫째로, 제 2 하지층의 구성 재료가 구리와 적절히 고용됨으로써 하지층과 구리층의 밀착성이 향상되는 것이다. 둘째로, 막 저항이 낮음으로써, 배선 저항 또는 콘택트 저항의 상승을 억제하여 배선 저항 또는 플러그 콘택트 저항을 구리로 형성하는 장점을 살릴 수 있는 것이다. 셋째로, CVD법에 의해 형성할 수 있음으로써, 비어 홀 내의 커버리지를 양호하게 할 수 있는 것이다.
이들 3가지 조건을 충족시키는 금속 재료로서, 지르코늄 이외에, 카드뮴(Cd), 아연(Zn) 또는 은(Ag)을 들 수 있다. 이들 재료의 물성 값을 표 1에 나타낸다.
각 재료의 저항값 및 Cu에 대한 고용 한도
원소 원자량 비저항( μΩ·㎝) Cu에 대한 고용 한도(wt. %)
Zr 91.224 40.00 0.02
Cd 112.411 6.83 4.0
Zn 65.390 5.92 40.0
Ag 107.868 1.59 ＞50.0
표 1에서 Zn 및 Ag은 Cu에 대한 고용 한도가 비교적 크다. 그러나, 그 재료 중 어느 하나를 하지층으로서 사용한 경우의 저항이 Cu와 합금을 형성한 경우에도, 구리층의 저항을 대폭으로 증가시키지는 않기 때문에, 제 2 하지층으로서 채용할 수 있다.
하지층 위에 형성되는 구리층에 첨가물로서 Zn, Zr, Cd, Ag, Si, Co 또는 Fe을 첨가한 경우의 구리층의 비저항과 첨가물 농도의 관계를 나타내면, 도 11과 같다. 도 11에 있어서, Si, Co 또는 Fe의 구리층에 대한 첨가는 구리층의 저항을 상승시키는 원인으로 되므로, 바람직하지 않다. 이것에 대하여, Zn, Zr, Cd 또는 Ag을 구리층에 첨가시켜도 구리층의 저항값은 거의 변하지 않고, 구리층에 Ag을 10wt. %로 첨가하여도 구리층의 비저항은 약 2.20 μΩ·㎝, Zn을 10wt. %로 첨가하여도 구리층의 비저항은 약 2.10 μΩ·㎝이다. 또한, Cd을 구리층에 고용 한도 4wt. %로 넣어도 구리층의 저항은 1.98 μΩ·㎝이다. 또한, Zr을 구리층에 고용 한도 0.02wt. %로 넣어도 구리층의 저항은 약 1.69 μΩ·㎝로 거의 변화가 없다.
따라서, 제 2 하지층을 구성하는 금속은 구리에 대하여 0.01∼10.0wt. %의 범위로 고용시키는 것이 바람직하다.
제 2 하지층을 구성하는 Zn, Cd 또는 Ag은 표 2에 나타낸 바와 같은 소스를 사용하여 CVD법에 의한 성막이 가능하다. 이 경우, 표 2에 나타낸 원료와 함께, 수 내지 수십wt. %의 암모늄(NH3) 또는 히드라진(Hydrazine:N2H4)을 사용함으로써, 제 2 하지층으로서 석출(析出)되는 금속을 질화시킬 수도 있다.
석출 금속 CVD 원료
Cd Cd(CH3)2 Dimethylcadmium (디메틸카드뮴)
CdCl2 Cadmium(Ⅱ)chloride (염화카드뮴)
CdBr2 Cadmium bromide (취화카드뮴)
Zn Zn(CH3)2 Dimethylzinc (디메틸아연)
Zn(C2H5)2 Diethylzinc (디에틸아연)
Ag AgCl Silver chloride (염화은)
또한, 제 2 하지층으로서 ZrN을 CVD법에 의해 형성할 경우에, 상기한 실시예에서는 TDEAZ를 사용했다. 그러나, TDEAZ 대신에 염화지르코늄(ZrCl4)을 사용할 수도 있다. ZrCl4을 사용할 경우에는, TDEAZ를 사용하는 경우에 비하여 탄소 및 수소 등의 불순물 양을 저감시킬 수 있다. 또한, ZrCl4을 사용하여 ZrN층을 형성할 경우에는, 수 내지 수십wt. %의 암모늄 또는 히드라진을 ZrCl4을 첨가한다. 다만, 제 2 하지층으로서 Zr층을 형성할 경우에는, 암모늄 또는 히드라진을 첨가 가스로서 사용하지 않는다.
그러나, ZrCl4을 사용하여 형성되는 제 2 하지층은, TDEAZ 원료로부터 얻은 제 2 하지층에 비하여 저항이 높아진다. 또한, 구리 확산 방지에 이용되는 제 1 하지층을 유기 원료를 사용하여 성장시킬 경우에는, 탄소 등의 혼입을 방지하는 관점에서 동일한 CVD 체임버를 이용하는 것은 바람직하지 않다.
또한, 상기한 각 실시예에서, 층간절연막을 구성하는 재료로서 불소, 붕소, 인과 같은 불순물을 함유하는 SiO2층을 사용할 수도 있다.
상술한 바와 같이 본 발명에 의하면, 질화티타늄, 질화탄탈륨 또는 질화텅스텐 또는 이들을 주성분으로 하는 재료 등과 같은 구리 확산 방지 도전재로 이루어진 제 1 하지층과, 제 1 하지층 위에 형성되고, 또한, 지르코늄, 카드뮴, 아연, 또는 은, 또는 지르코늄, 카드뮴, 아연, 또는 은의 합금, 또는 지르코늄 및 질소를 함유하는 재료로 구성되는 제 2 하지층과, 제 2 하지층 위에 형성된 구리 또는 구리 합금으로 이루어진 주도전층을 배선 또는 플러그(비어)로서 절연막 내에 매립하도록 했기 때문에, 제 1 및 제 2 하지층의 비저항은 제 1 하지층만으로 배선 또는 플러그의 하부층을 구성한 경우에 비하여 낮아지며, 이들 하지층과 구리층 또는 구리 합금층의 밀착성도 종래보다 높아져, 하지층과 구리층, 또는 하지층과 구리 합금층에 의해 양호한 배선이나 비어를 구성할 수 있다.

Claims (19)

  1. 반도체 기판의 위쪽에 형성된 절연막과,
    상기 절연막에 형성된 배선용 홈과 홀과,
    상기 배선용 홈과 상기 홀 중의 적어도 한쪽 중에 형성되고, 또한 구리의 확산을 방지하는 도전재로 이루어진 제 1 하지층과,
    상기 배선용 홈과 상기 홀 중의 적어도 한쪽 중에서 상기 제 1 하지층 위에 형성되어 구리 또는 구리 합금으로 이루어진 주(主)도전층과,
    상기 주도전층과 상기 제 1 하지층 사이에 형성되고, 또한 상기 주도전층과의 계면에서 상기 주도전층에 고용(固溶)되는 금속 원소를 갖고, 또한 CVD법에 의해 상기 제 1 하지층 위에 형성되는 제 2 하지층을 가지며,
    상기 제 2 하지층은 상기 구리 또는 구리 합금으로 이루어진 상기 주도전층에 대하여 0.01 ∼10.0 wt%의 범위 내에서 고용되어 있고, 5 ㎚ 이하의 두께를 갖는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 2 하지층은 지르코늄, 카드뮴, 아연, 또는 은을 함유하는 재료, 또는 지르코늄, 카드뮴, 아연, 또는 은의 합금을 함유하는 재료, 또는 지르코늄 및 질소를 함유하는 재료로 구성되는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 지르코늄 및 질소를 함유하는 재료는 비정질 또는 평균 입경이 10 nm 이하인 미(微)결정 형상의 질화 지르코늄인 것을 특징으로 하는 반도체 장치.
  5. 삭제
  6. 제 4 항에 있어서,
    상기 지르코늄 및 질소를 함유하는 재료는 원자수 비율로 30 % 이상의 지르코늄을 갖는 것을 특징으로 하는 반도체 장치.
  7. 삭제
  8. 제 1 항 또는 제 3 항에 있어서,
    상기 제 2 하지층은 상기 제 1 하지층의 반 이하의 막 두께를 갖는 것을 특징으로 하는 반도체 장치.
  9. 제 1 항 또는 제 3 항에 있어서,
    상기 제 1 하지층은 질화티타늄, 질화탄탈륨, 질화텅스텐 중 어느 하나로 구성되는 것을 특징으로 하는 반도체 장치.
  10. 제 1 항 또는 제 3 항에 있어서,
    상기 제 1 하지층은 10 ㎚ 이하의 두께를 갖는 것을 특징으로 하는 반도체 장치.
  11. 반도체 기판의 위쪽에 절연막을 형성하는 공정과,
    상기 절연막 내에 배선용 홈 또는 홀을 형성하는 공정과,
    상기 배선용 홈 또는 상기 홀 내와 상기 절연막 위에 구리의 확산을 방지하는 도전재로 이루어진 제 1 하지층을 CVD법에 의해 형성하는 공정과,
    구리층에 대하여 고용되는 금속 원소를 갖는 두께 5 ㎚ 이하의 제 2 하지층을 CVD법에 의해 상기 제 1 하지층 위에 형성하는 공정과,
    구리 또는 구리 합금으로 이루어진 주도전층을 상기 제 2 하지층 위에 형성하는 공정과,
    상기 제 1 및 제 2 하지층과 상기 주도전층을 상기 절연막 위로부터 제거하는 동시에 상기 배선용 홈 또는 상기 홀 중에 남기는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 제 11 항에 있어서,
    상기 주도전층은 상기 제 2 하지층의 표면에 구리 시드층을 형성하고, 상기 구리 시드층 위에 구리를 주성분으로 하는 재료 또는 구리를 도금법에 의해 형성하는 공정에 의해 형성시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 삭제
KR1020037005134A 2000-11-02 2001-11-01 반도체 장치 및 그 제조 방법 KR100769634B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2000-00335690 2000-11-02
JP2000335690 2000-11-02
PCT/JP2001/009588 WO2002037558A1 (en) 2000-11-02 2001-11-01 Semiconductor device and its manufacturing method

Publications (2)

Publication Number Publication Date
KR20030060908A KR20030060908A (ko) 2003-07-16
KR100769634B1 true KR100769634B1 (ko) 2007-10-23

Family

ID=18811388

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020037005134A KR100769634B1 (ko) 2000-11-02 2001-11-01 반도체 장치 및 그 제조 방법

Country Status (7)

Country Link
US (1) US6900542B2 (ko)
EP (1) EP1331664A4 (ko)
JP (1) JPWO2002037558A1 (ko)
KR (1) KR100769634B1 (ko)
CN (1) CN100334709C (ko)
TW (1) TW544789B (ko)
WO (1) WO2002037558A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006249580A (ja) * 2005-02-10 2006-09-21 Tokyo Electron Ltd 薄膜の積層構造、その形成方法、成膜装置及び記憶媒体
US20080070017A1 (en) * 2005-02-10 2008-03-20 Naoki Yoshii Layered Thin Film Structure, Layered Thin Film Forming Method, Film Forming System and Storage Medium
JP4589787B2 (ja) * 2005-04-04 2010-12-01 パナソニック株式会社 半導体装置
JPWO2007094044A1 (ja) * 2006-02-14 2009-07-02 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法、及び半導体製造装置
US7750852B2 (en) * 2007-04-13 2010-07-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8105937B2 (en) * 2008-08-13 2012-01-31 International Business Machines Corporation Conformal adhesion promoter liner for metal interconnects

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5856236A (en) * 1996-06-14 1999-01-05 Micron Technology, Inc. Method of depositing a smooth conformal aluminum film on a refractory metal nitride layer
JP2000082741A (ja) * 1998-08-11 2000-03-21 Internatl Business Mach Corp <Ibm> フッ素含有誘電体を集積するための方法および材料

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0261846B1 (en) * 1986-09-17 1992-12-02 Fujitsu Limited Method of forming a metallization film containing copper on the surface of a semiconductor device
US5288563A (en) * 1991-02-18 1994-02-22 Japan Storage Battery Co., Ltd. Hydrogen ion concentration sensor and lead-acid battery having the sensor
JPH05102152A (ja) * 1991-10-11 1993-04-23 Sony Corp 半導体装置
JPH09330647A (ja) * 1996-06-07 1997-12-22 Canon Inc 電子放出素子、該電子放出素子を用いた電子源、該電子源を用いた画像形成装置及び該電子放出素子の製造方法
KR100226764B1 (ko) * 1996-08-21 1999-10-15 김영환 화학기상증착 장치를 이용한 박막 형성방법
US6130161A (en) * 1997-05-30 2000-10-10 International Business Machines Corporation Method of forming copper interconnections with enhanced electromigration resistance and reduced defect sensitivity
US6069068A (en) * 1997-05-30 2000-05-30 International Business Machines Corporation Sub-quarter-micron copper interconnections with improved electromigration resistance and reduced defect sensitivity
US6022808A (en) 1998-03-16 2000-02-08 Advanced Micro Devices, Inc. Copper interconnect methodology for enhanced electromigration resistance
US6461675B2 (en) 1998-07-10 2002-10-08 Cvc Products, Inc. Method for forming a copper film on a substrate
JP4248649B2 (ja) 1998-12-18 2009-04-02 株式会社エンプラス 電気部品用ソケット
JP2000183003A (ja) 1998-10-07 2000-06-30 Toshiba Corp 銅系金属用研磨組成物および半導体装置の製造方法
JP2001015517A (ja) * 1999-07-02 2001-01-19 Ebara Corp 半導体装置及びその製造方法
KR100361207B1 (ko) * 1999-12-29 2002-11-18 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
JP4733804B2 (ja) * 2000-02-18 2011-07-27 富士通セミコンダクター株式会社 配線の形成方法
JP4005295B2 (ja) * 2000-03-31 2007-11-07 富士通株式会社 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5856236A (en) * 1996-06-14 1999-01-05 Micron Technology, Inc. Method of depositing a smooth conformal aluminum film on a refractory metal nitride layer
JP2000082741A (ja) * 1998-08-11 2000-03-21 Internatl Business Mach Corp <Ibm> フッ素含有誘電体を集積するための方法および材料

Also Published As

Publication number Publication date
EP1331664A4 (en) 2008-10-08
EP1331664A1 (en) 2003-07-30
WO2002037558A1 (en) 2002-05-10
TW544789B (en) 2003-08-01
US20040000716A1 (en) 2004-01-01
US6900542B2 (en) 2005-05-31
CN1633708A (zh) 2005-06-29
KR20030060908A (ko) 2003-07-16
JPWO2002037558A1 (ja) 2004-03-11
CN100334709C (zh) 2007-08-29

Similar Documents

Publication Publication Date Title
US7417321B2 (en) Via structure and process for forming the same
US7498254B2 (en) Plating seed layer including an oxygen/nitrogen transition region for barrier enhancement
US9559058B2 (en) Semiconductor device and method for manufacturing the same
US20080128907A1 (en) Semiconductor structure with liner
US20020024142A1 (en) Semiconductor device and manufacturing method of the same
US7902061B2 (en) Interconnect structures with encasing cap and methods of making thereof
US9704740B2 (en) Semiconductor device having insulating layers containing oxygen and a barrier layer containing manganese
US7879720B2 (en) Methods of forming electrical interconnects using electroless plating techniques that inhibit void formation
US6998342B2 (en) Electronic device manufacturing method
CN102498560A (zh) 用于窄互连开口的导电结构
US20110024908A1 (en) Low resistance high reliability contact via and metal line structure for semiconductor device
US8102051B2 (en) Semiconductor device having an electrode and method for manufacturing the same
US10541199B2 (en) BEOL integration with advanced interconnects
US20040238963A1 (en) Semiconductor device having structure for connecting interconnect lines
US6569756B1 (en) Method for manufacturing a semiconductor device
US8338951B2 (en) Metal line of semiconductor device having a diffusion barrier with an amorphous TaBN layer and method for forming the same
KR100769634B1 (ko) 반도체 장치 및 그 제조 방법
US8008774B2 (en) Multi-layer metal wiring of semiconductor device preventing mutual metal diffusion between metal wirings and method for forming the same
US8623758B1 (en) Subtractive metal multi-layer barrier layer for interconnect structure
US20140217591A1 (en) Multi-layer barrier layer for interconnect structure
US20090001579A1 (en) Multi-layered metal line having an improved diffusion barrier of a semiconductor device and method for forming the same
US20080160762A1 (en) Method for the protection of metal layers against external contamination
JP2012039019A (ja) 半導体装置およびその製造方法
KR100935193B1 (ko) 반도체 소자의 금속배선 및 그의 형성방법
KR101029105B1 (ko) 반도체 소자의 금속배선 및 그 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20120924

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130924

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20141001

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150918

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160921

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee