JPWO2007094044A1 - 半導体装置の製造方法、及び半導体製造装置 - Google Patents

半導体装置の製造方法、及び半導体製造装置 Download PDF

Info

Publication number
JPWO2007094044A1
JPWO2007094044A1 JP2008500361A JP2008500361A JPWO2007094044A1 JP WO2007094044 A1 JPWO2007094044 A1 JP WO2007094044A1 JP 2008500361 A JP2008500361 A JP 2008500361A JP 2008500361 A JP2008500361 A JP 2008500361A JP WO2007094044 A1 JPWO2007094044 A1 JP WO2007094044A1
Authority
JP
Japan
Prior art keywords
cap layer
nitrogen
gas
manufacturing
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008500361A
Other languages
English (en)
Inventor
嘉幸 中尾
嘉幸 中尾
清水　紀嘉
紀嘉 清水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Publication of JPWO2007094044A1 publication Critical patent/JPWO2007094044A1/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C23C16/505—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using radio frequency discharges
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Mechanical Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)
  • Chemical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】バリア性の高いキャップ層を備えた半導体装置の製造方法、及びバリア性の高いキャップ層を形成することができる半導体製造装置を提供すること。【解決手段】シリコン基板１の上方に第３の層間絶縁膜１０を形成する工程と、第３の層間絶縁膜１０に第１の配線溝１０ａ又は第１ホールを形成する工程と、第１の配線溝１０ａ又は第１ホールに銅を埋め込んで第１銅配線１２ａを形成する工程と、第３の層間絶縁膜１０と第１銅配線１２ａの上に、キャップ層１３として窒化ジルコニウム膜を形成する工程と、窒素含有雰囲気中においてキャップ層１３をアニールする工程とを有することを特徴とする半導体装置の製造方法による。【選択図】図２

Description

本発明は、半導体装置の製造方法、及び半導体製造装置に関する。
半導体装置の高集積化とチップサイズの縮小化に伴い、配線の微細化及び多層配線化が加速的に進められている。こうした多層配線構造を有するロジックデバイスでは、配線抵抗を低減するために、低抵抗金属である銅を材料として配線を形成することが実用化されている。
銅膜はアルミニウム膜に比べてパターニングするのが非常に困難であるため、銅膜のパターニングにより銅配線を形成するは極めて難しい。そこで、通常は、絶縁膜のホールや溝に銅膜を埋め込んで銅配線を形成するダマシン法を採用することになる。
上下の銅配線は銅プラグによって互いに接続されるが、下層の銅配線の表面がプロセス中に汚染、腐食、或いは酸化されると、銅プラグと銅配線との間に接続不良が発生する恐れがある。そのため、銅配線を備えた半導体装置を作製する場合には、銅配線を保護するためのキャップ層が必要となる。
キャップ層の中でも、窒化ジルコニウム(ZrN)膜は、絶縁膜の上で絶縁性を呈し、且つ銅配線の上で導電性を呈するという特異な性質を有するので、キャップ層にホールを形成しなくても、キャップ層を介して上下の銅配線同士が電気的に接続されるという利点が得られる。
このように窒化ジルコニウム膜をキャップ層として形成する点については特許文献１に開示されている。
一方、特許文献２によれば、従来法で形成された窒化ジルコニウム膜が窒素リッチであることが問題とされ、窒化ジルコニウム膜の成膜ガスにアンモニア(NH3)を添加することで膜中の窒素が低減するとされている。
キャップ層として形成される窒化ジルコニウム膜は、銅配線の保護という役割の他に、配線中の銅が周囲の絶縁膜に拡散するのを防止し、隣接する銅配線同士が電気的にショートしてしまうのを防ぐバリア層としての役割も担う。更に、層間絶縁膜や銅膜等の他の膜を形成するときと同様に、窒化ジルコニウム膜を形成するときもパーティクルの発生をなるべく抑え、パーティクルによるデバイス不良を低減し、歩留まりを向上させる必要がある。
特開２００３−１７４９６号公報 特開２００２−１４６５３５号公報
本発明の目的は、バリア性の高いキャップ層を備えた半導体装置の製造方法、及びバリア性の高いキャップ層を形成することができる半導体製造装置を提供することにある。
本発明の一観点によれば、半導体基板の上方に第１絶縁膜を形成する工程と、前記第１絶縁膜に第１溝又は第１ホールを形成する工程と、前記第１溝又は前記第１ホールに銅を埋め込んで第１銅配線を形成する工程と、前記第１絶縁膜と前記第１銅配線の上に、キャップ層として窒化ジルコニウム膜を形成する工程と、窒素含有雰囲気中において前記キャップ層をアニールする工程とを有す半導体装置の製造方法が提供される。
本発明によれば、窒素含有雰囲気中においてキャップ層をアニールするので、キャップ層を構成する窒化ジルコニウム膜中の窒素濃度が高められ、銅に対するキャップ層のバリア性が高められる。
また、キャップ層を形成する工程において、窒化ジルコニウムの原料ガスとしてTDEAZ(Zr[N(C2H5)2]4)ガスを用い、且つ、その原料ガスにアンモニアガスを添加せずに、CVD(Chemical Vapor Deposition)法によりキャップ層を形成するのが好ましい。
このようにアンモニアガスを使用しないことで、キャップ層の形成時に発生するパーティクル数を低減でき、パーティクルに伴うデバイス不良を防止することが可能となる。
更に、アンモニアを使用しないで形成された窒化ジルコニウム膜は、膜質が疎になるため、窒素含有雰囲気中におけるアニール工程において膜中に窒素が容易に入り込むようになり、窒素濃度が高く銅バリア性に優れたキャップ層を得ることが可能となる。
また、キャップ層を形成する工程、及び該キャップ層をアニールする工程を、同じチャンバ内で行うことが好ましい。
同じチャンバ内でこれらの工程を行うことで、アニール前にキャップ層が酸素含有雰囲気に曝されないので、キャップ層に酸素が取り込まれ難くなり、酸素濃度が低く下地の第１銅配線を酸化させ難いキャップ層を形成することが可能となる。
また、本発明の別の観点によれば、チャンバと、前記チャンバ内に設けられ、半導体基板が載置される基板載置台と、前記基板載置台に設けられたヒータと、前記チャンバ内において前記基板載置台の上方に設けられ、内部が空洞であると共に、該空洞に連通するガス分散孔が形成されたシャワーヘッドと、前記シャワーヘッドの内部の空洞にマイクロ波を供給するマグネトロンと、前記シャワーヘッドの内部の空洞に連通する窒素ガス用配管及び窒化ジルコニウム原料ガス用配管と、前記窒素ガス用配管に設けられた窒素ガス流量調節部と、前記窒化ジルコニウム原料ガス用配管に設けられた原料ガス流量調節部と、前記マグネトロン、前記窒素ガス流量調節部、及び前記原料ガス流量調節部を制御する制御部とを有し、前記制御部が、前記チャンバ内において窒化ジルコニウム膜を形成するときに、前記原料ガス流量調節部を制御してジルコニウム原料ガスを前記シャワーヘッドに導入すると共に、前記チャンバ内において窒素アニールを行うときに、前記窒素ガス流量調節部を制御して窒素ガスを前記シャワーヘッドに導入し、且つ前記マグネトロンを制御して前記シャワーヘッドの前記空洞にマイクロ波を導入する半導体製造装置が提供される。
本発明によれば、一つのチャンバ内において、窒化ジルコニウム膜の成膜と、窒素含有雰囲気中での窒化ジルコニウム膜に対するアニールとを連続的に行うことができる。よって、酸素含有雰囲気に窒化ジルコニウム膜が曝される前にアニールを行うことが可能となるので、酸素濃度が低く銅配線等を酸化させ難い窒化ジルコニウム膜が得られると共に、窒素含有雰囲気におけるアニールによってその窒化ジルコニウム膜の窒素濃度を高め、銅に対するバリア性を向上させることができる。
図１（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その１）である。 図２（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その２）である。 図３（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その３）である。 図４は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図（その４）である。 図５は、窒化ジルコニウム膜の成膜ガスに添加するアンモニアガスの流量とパーティクルとの関係を示すグラフである。 図６（ａ）、（ｂ）は、本発明の第１実施形態における窒素アニールのメカニズムを模式的に示す拡大断面図である。 図７は、本発明の第１実施形態により得られる利点を調査してまとめた図である。 図８は、本発明の第１実施形態と比較例のそれぞれのキャップ層への銅の拡散をXPS(X-ray Photoelectron Spectroscopy)法により調査して得られた図である。 図９は、本発明の第２実施形態で使用される半導体製造装置の上面図である。 図１０は、本発明の第２実施形態で使用される半導体製造装置が備える窒素アニールチャンバの構成図である。 図１１は、本発明の第３実施形態で使用される半導体製造装置が備える処理チャンバの構成図である。
以下に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
（１）第１実施形態
図１〜図３は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図である。
まず、図１（ａ）に示す断面構造について説明する。
ｐ型のシリコン（半導体）基板１の上には、能動素子領域を囲む素子分離絶縁層２が形成されている。その能動素子領域にはＭＯＳトランジスタ３が形成されている。ＭＯＳトランジスタ３は、シリコン基板１上にゲート絶縁膜３ａを介して形成されたゲート電極３ｂと、ゲート電極３ｂの両側のシリコン基板１内に形成されたLDD(Lightly Doped Drain)構造の第１、第２のｎ型不純物拡散層３ｃ、３ｄを有している。また、ゲート電極３ｂの側面には絶縁性サイドウォール３ｅが形成されている。
シリコン基板１上には、ＭＯＳトランジスタ３を覆う酸化シリコン（SiO2）よりなる第１の層間絶縁膜４が形成されている。第１の層間絶縁膜４のうち、第１のｎ型不純物拡散層３ｃと第２のｎ型不純物拡散層３ｄの上にはそれぞれ第１のコンタクトホール４ａと第２のコンタクトホール４ｂが形成されている。
第１及び第２のコンタクトホール４ａ、４ｂ内には、それぞれ第１の導電性プラグ５ａと第２の導電性プラグ５ｂが埋め込まれている。第１及び第２の導電性プラグ５ａ，５ｂは、それぞれ窒化チタン膜とタングステン膜の二層構造を有している。
第１の層間絶縁膜４の上には、第２の導電性プラグ５ｂに接続されるアルミニウムよりなる一層目配線７が形成されている。また、第１の層間絶縁膜４と一層目配線７の上には、酸化シリコン、ＢＰＳＧ、ＰＳＧ等のいずれかからなる第２の層間絶縁膜８が形成されている。第２の層間絶縁膜８のうち第１の導電性プラグ５ａの上には、コンタクトホール８ａが形成され、その中には窒化チタン膜とタングステン膜の二層構造を有する第３の導電性プラグ９が埋め込まれている。
第２の層間絶縁膜８と第３の導電性プラグ９は、膜厚３５０nmの酸化シリコンよりなる第３の層間絶縁膜１０に覆われている。そして、第３の層間絶縁膜１０には第１の配線溝１０ａと第２の配線溝１０ｂが形成されている。
第１の配線溝１０ａは、その一部が第３の導電性プラグ９に重なる形状を有している。第１の配線溝１０ａの中にはタンタル、窒化タンタル、窒化チタンなどのバリアメタル層１１ａと銅層１１ｂからなる多層構造を有する第１の銅配線１２ａが形成されている。また、第２の配線溝１０ｂ内には、第１の銅配線１２ａと同じ層構造を有する第２の銅配線１２ｂが形成されている。
次に、図１（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、不図示のCVDチャンバ内にシリコン基板１を入れ、基板温度を約３００℃に安定させる。そして、常温で液体であるテトラキスジエチルアミノジルコニウム(Zr[N(C2H5)2]4:TDEAZ)を気化器において１１０℃〜１４０℃の温度で気化し、気化したTDEAZをキャリアガスと共にチャンバに供給する。そのキャリアガスとして、本実施形態では流量が２００〜５００sccm、より好ましくは３００sccmの窒素ガスを採用する。また、気化したTDEAZの供給量は特に限定されないが、本実施形態では０．０１〜０．１g／min、より好ましくは０．０５g／minの供給量とする。
そして、圧力を約４Paに安定させた後、この状態を約１分間維持することにより、図１（ｂ）に示すように、第１、第２の銅配線１２ａ、１２ｂと第３の層間絶縁膜１０のそれぞれの上に窒化ジルコニウムよりなるキャップ層１３がCVD法により約１０nmの厚さに形成される。
このようにして形成されたZrNキャップ層１３は、第１、第２配線１２ａ、１２ｂに接する領域では比抵抗値が約１００μΩ・cm以下の導電層１３ａとなり、酸化シリコンよりなる第３の層間絶縁膜１０に接する領域では比抵抗値が略無限大の絶縁層１３ｂとなる。
ここで、ZrNキャップ層１３の厚さを２０nmよりも厚くすると、導電層１３ａの抵抗が高くなり、その上に後で形成される銅配線とのコンタクト抵抗が大きくなりすぎる。従って、ZrNキャップ層１３は２０nm以下の厚さに形成するのが好ましい。
更に、このZrNキャップ層１３を形成するときの基板温度が低すぎると成膜レートがかなり落ちるため、２００℃以上の基板温度でZrNキャップ層１３を形成するのが好ましい。
また、その基板温度が高すぎると、既に形成されている銅配線１２ａ、１２ｂ等が熱により劣化するので、４００℃以下の基板温度でZrNキャップ層１３を形成するのが好ましい。
更に、ZrNキャップ層１３の成膜圧力が高すぎると、成膜雰囲気において窒化ジルコニウムの生成反応が促進され、窒化ジルコニウム塊よりなるパーティクルが発生する恐れがある。そのため、ZrNキャップ層１３の成膜圧力は、２〜５０Pa程度の低圧力とするのが好ましい。
次に、図４に示す断面構造を得るまでの工程について説明する。
まず、上記のチャンバからシリコン基板１を取り出さずに、チャンバ内の残留ガスを排気する。このとき、シリコン基板１は約４００℃程度に加熱された状態となっている。
次いで、図２（ａ）に示すように、基板がこの温度に加熱されている状態でチャンバ内に窒素を導入することにより、ZrNキャップ層１３をアニールする。これにより、ZrNキャップ層１３の膜中に窒素が取り込まれ、ZrNキャップ層１３の窒素濃度が高められる。そのアニールの際、窒素雰囲気の圧力は１kPa〜１MPa、例えば１００kPaとされる。なお、大気圧よりも高い圧力でこの窒素アニールを行う場合は、加圧チャンバに基板１を移し変えてアニールを行えばよい。
また、この窒素アニールにおいて、基板温度が低すぎると、窒素とZrNキャップ層１３との反応性が低くなり、ZrNキャップ層１３に窒素が取り込まれ難くなる。そのため、窒素アニールの基板温度は２００℃以上とするのが好ましい。
そして、その基板温度が４００℃を超えると、銅配線１２ａ、１２ｂ等が熱により劣化する恐れがある。よって、４００℃以下の基板温度でZrNキャップ層１３に対して窒素アニールを行うのが好ましい。
次に、図２（ｂ）に示すように、膜厚３００nmの酸化シリコンよりなる第４の層間絶縁膜１４と膜厚５０nmのシリコン窒化膜１５と膜厚３５０nmの酸化シリコンよりなる第５の層間絶縁膜１６をＣＶＤ法によりZrNキャップ層１３の上に順に形成する。なお、シリコン窒化膜１５の代わりに膜厚２０nm以下の窒化ジルコニウム膜を使用してもよい。
続いて、図３（ａ）に示すように、第５の層間絶縁膜１６をパターニングすることにより、第１銅配線１２ａに一部が重なる第３配線溝１６ａを形成し、同時に第２銅配線１２ｂに一部が重なる第４の配線溝１６ｂを形成する。また、第４の層間絶縁膜１４をパターニングすることにより、第３配線溝１６ａと第１銅配線１２ａが重なる部分に第１のビアホール１４ａを形成し、同時に第４配線溝１６ｂと第２銅配線１２ｂが重なる部分に第２のビアホール１４ｂを形成する。
第１及び第２のビアホール１４ａ、１４ｂの形成と第３及び第４の配線溝１６ａ、１６ｂの形成の順序はどちらが先であってもよく、第３及び第４の配線溝１６ａ、１６ｂを形成する際にシリコン窒化膜１５はエッチングストップ層として機能する。また、第１及び第２のビアホール１４ａ、１４ｂを形成する場合にはZrNキャップ層１３はエッチングストップ層として機能する。
それらのビアホール１４ａ、１４ｂは、それぞれ一層目の銅配線１２ａ、１２ｂ上に形成され、ZrNキャップ層１３の導電層１３ａ（図１（ｂ）参照）を露出させる。
次に、図３（ｂ）に示すように、第１及び第２のビアホール１４ａ、１４ｂと第３及び第４の配線溝１６ａ，１６ｂのそれぞれの内周面及び底面、および第５の層間絶縁膜１６の上面の上にバリアメタル層１７を５〜１０nmの厚さに形成する。バリアメタル層１７は、スパッタ法により形成され、例えばタンタル(Ta)、窒化タンタル(TaN)若しくはこれらの積層膜のいずれか、又は窒化チタン(TiN)から構成される。
さらに、バリアメタル層１７の上に銅シード層１８をスパッタ法により３０〜１００nmの厚さに形成する。
次に、電解メッキ法により銅層１９を銅シード層１８上に形成し、これにより第３及び第４の配線溝１６ａ、１６ｂと第１及び第２のビアホール１４ａ，１４ｂを完全に埋め込む。ここで、銅シード層１８は銅層１９の一部となる。
この後に、図４に示すように、第５の層間絶縁膜１６の上面に形成された銅層１９、バリアメタル層１７をCMP(Chemical Mechanical Polishing)法により除去する。これにより第１及び第２のビアホール１４ａ、１４ｂのそれぞれの中に残った銅層１９、銅シード層１８、バリアメタル層１７を第１及び第２のビア２０ａ、２０ｂとして使用し、また、第３及び第４の配線溝１６ａ、１６ｂのそれぞれの中に残った銅層１９、バリアメタル層１７を第３及び第４の銅配線２１ａ、２１ｂとして使用する。
第３の銅配線２１ａは、第１のビア２０ａとZrNキャップ層１３を介して第１の銅配線１２ａに電気的に接続される。また、第４の銅配線２１ｂは、第２のビア２０ｂとZrNキャップ層１３を介して第２の銅配線１２ｂに電気的に接続される。
更に、第３及び第４の銅配線２１ａ、２１ｂと第５の層間絶縁膜１６の上に上記したZrNキャップ層１３と同じ材料からなる膜厚２０nm以下の二層目のキャップ層（不図示）を形成した後に、上記した工程に従って層間絶縁膜、銅配線及びビアの形成を繰り返すことにより、第２の層間絶縁膜８の上には多層構造の銅配線が形成されることになる。
ところで、第１及び第２のビアホール２０ａ、２０ｂは、ZrNキャップ層１３の低抵抗層１３ａ（図１（ｂ）参照）を介して第１及び第２の銅配線１２ａ、１２ｂにそれぞれ電気的に接続される。この場合、第１のZrNキャップ層１３は、酸化シリコンよりなる第２の層間絶縁膜１０上では高抵抗層１３ｂとなるので、第３の銅配線２１ａと第４の銅配線２１ｂが第１のZrNキャップ層１３を介して短絡することはない。しかも窒化ジルコニウムは化学的に安定であって銅に比べて酸化され難いので、ビアホールや配線溝を通して露出することによって酸化したり腐食したりするおそれはなく、銅配線や銅ビアの酸化や腐食を防止する導電性／絶縁性の保護膜となる。
上記した本実施形態によれば、図１（ｂ）の工程において、窒化ジルコニウムよりなるキャップ層１３を形成するとき、その成膜ガスとしてTDEAZとキャリアガス（窒素）のみを使用し、特許文献２のようにアンモニアガスを使用していない。
本願発明者は、特許文献２のように、窒化ジルコニウム膜の成膜ガスにアンモニアを添加することでどのような不都合が発生するのかを調査した。その結果を図５に示す。
この調査では、直径が８インチのシリコンウエハの上に窒化ジルコニウム膜を直接形成した後、窒化ジルコニウム膜上に付着した大きさが０．１５μm以上のパーティクルの数が調査された。
図５に示されるように、成膜ガスに添加されるアンモニアの流量が５sccm以下であればパーティクルは発生しない。しかし、アンモニアの流量を５sccmよりも多くすると、パーティクルの数は急激に増大することが分かる。これは、TDEAZとアンモニアとの反応性が極めて高いため、アンモニアの流量が大きいと気相中で窒化ジルコニウムの塊が形成され、その塊がパーティクルになるためと考えられる。
この点に鑑み、本実施形態ではZrNキャップ層１３の形成時にアンモニアを使用していないので、パーティクルによるデバイス不良を防ぐことができる。但し、図５に示されるように、アンモニアの流量が５sccm以下であればパーティクルが発生しないので、この流量以下のアンモニアをZrNキャップ層１３の成膜ガスに添加しても構わない。なお、本実施形態では、既述のようにTDEAZのキャリアガスである窒素の流量を２００〜５００sccmとするので、流量が５sccm以下であるアンモニアは、キャリアガスの１／４０以下の流量となる。
ところで、上記のように成膜ガスにアンモニアガスを添加しなかったり、或いはその添加量を低下させたりすると、ZrNキャップ層１３中の窒素濃度が低減し、ZrNキャップ層１３の耐酸化性や銅バリア性が低下する恐れがある。
そこで、本実施形態では、図２（ａ）に示したように、窒素雰囲気中においてZrNキャップ層１３に対してアニールを施し、ZrNキャップ層１３における窒素の不足を補うようにした。
図６（ａ）、（ｂ）は、この窒素アニールのメカニズムを模式的に示す拡大断面図であり、図６（ａ）はアニール前、図６（ｂ）はアニール中のZrNキャップ層１３の拡大断面図である。
図６（ａ）に示されるように、アニール前のZrNキャップ層１３は、窒素の供給源となるアンモニアガスを用いずに形成したため、膜中において窒素(N)が欠乏し、疎な膜質となっている。
一方、アニールの中では、図６（ｂ）に示されるように、疎なZrNキャップ層１３の膜中に窒素が容易に拡散し、窒素濃度の高い緻密な窒化ジルコニウムよりなるキャップ層１３が得られる。
このように、成膜ガスにアンモニアガスを添加しなかったり、或いはその添加量を低下させたりしてZrNキャップ層１３を形成することで、ZrNキャップ層１３の形成時にパーティクルが発生するのを抑止しながら、窒素雰囲気でのアニールによってZrNキャップ層１３に窒素を容易に拡散させることが可能となる。
図７は、本実施形態により得られる利点を調査してまとめた図である。
図７におけるサンプルのうち、本実施形態Ａ、Ｂは、ZrNキャップ層１３の成膜ガスにアンモニアを添加せず、且つ、ZrNキャップ層１３の成膜後に窒素含有雰囲気中でアニールを行ったサンプルを示す。なお、本実施形態Ａでは、パーティクル数をカウントするために、８インチのシリコンウエハの上にZrNキャップ層１３を直接形成した。一方、本実施形態Bでは、銅の拡散を見るために、銅膜の上にZrNキャップ層１３を形成した。
同図に示されるように、本実施形態Aではパーティクルの数が０個となっている。
一方、ZrNキャップ層１３の成膜ガスにアンモニアを添加し、且つ窒素含有雰囲気中でアニールを行わなかった比較例Bでは、２０５７個ものパーティクルが発生した。
更に、アンモニアを使用しない比較例Aではパーティクルが発生していないことから、パーティクルの発生要因がアンモニアであることも改めて裏付けられた。
図８は、図７における本実施形態B、比較例C、Dのサンプルを用い、ZrNキャップ層１３への銅の拡散をXPS(X-ray Photoelectron Spectroscopy)法により調査して得られた図である。
なお、この調査では、成膜直後（本実施形態Bでは窒素アニール後）におけるZrNキャップ層１３の組成の他に、銅の拡散を加速するために真空中でアニールした後のZrNキャップ層１３の組成も調査された。その真空アニールは、基板温度４５０℃で３０分間行われた。
成膜直後の本実施形態Bでは膜中の窒素濃度が４０％以上もあるのに対し、窒素アニールを行わなかった比較例Cでは窒素濃度が１０％にも満たない。これにより、窒素アニールによってZrNキャップ層１３の窒素濃度が高められることが確かめられた。
また、成膜直後の本実施形態Bでは酸素濃度が約１０％と低濃度であるのに対し、成膜直後の比較例Cでは酸素が４０％以上もあり耐酸化性が低いことが分かる。これは、比較例Cではアンモニアを使用しないでZrNキャップ層１３を形成したため、ZrNキャップ層１３の膜質が疎になり、膜中に酸素が容易に侵入してジルコニウムが酸化したためであると考えられる。一方、本実施形態Bで酸素濃度が低いのは、窒素アニールで窒素濃度が高められたことによりZrNキャップ層１３の耐酸化性が向上し、ZrNキャップ層１３に酸素が取り込まれ難くなったためであると考えられる。
更に、真空アニール後の比較例Cでは９０％以上の大量の銅が拡散しているのに対し、真空アニール後の本実施形態Bでは、成膜直後の場合と組成比が殆ど同じで、銅が拡散していない。これにより、窒素雰囲気中でのアニールによって窒素濃度が高められたZrNキャップ層１３の銅に対するバリア性が非常に良好であることが確認された。
このように、本実施形態で形成されたZrNキャップ層１３は、それを成膜する時のパーティクル数が極めて少ないと共に、窒素濃度が４０％以上の緻密な膜となる。これにより、絶縁層１３ｂの絶縁耐圧が高く、信頼性が非常に高い銅配線を得ることが可能となる。更に、ZrNキャップ層１３の酸素濃度が低いので、キャップ層１３中の酸素に起因して下地の銅配線１２ａ、１２ｂが酸化する恐れが無く、酸化によって銅配線１２ａ、１２ｂが高抵抗となるのを防ぐことができる。
（２）第２実施形態
第１実施形態では、CVDチャンバを用いて図１（ｂ）のZrNキャップ層１３を形成した後、そのCVDチャンバを引き続いて用い、図２（ａ）の窒素アニールを行った。
これに対し、本実施形態では、窒素イオンと窒素ラジカルの混合雰囲気中においてその窒素アニールを行う。
図９は、本実施形態で使用される半導体製造装置１００の上面図である。
その半導体製造装置１００は、複数枚のシリコン基板１を待機させるロードロックチャンバ１０１、窒化ジルコニウム膜を成膜するためのCVDチャンバ１０２、及び窒素アニールチャンバ１０３を有する。
これらのチャンバ１０１〜１０３は、内部が窒素雰囲気となっているトランスファチャンバ１０４の周囲に配されており、各チャンバ１０１〜１０３へのシリコン基板１の受け渡しはロボット１０５によって行われる。
また、各チャンバ１０１〜１０３とトランスファチャンバ１０４との間にはスリットバルブ１０６〜１０８が設けられる。スリットバルブ１０６〜１０８は、ロボット１０５によるシリコン基板１の受け渡し時に開き、チャンバ１０２、１０３で処理を行う際には閉じてこれらのチャンバ内が密閉状態となる。
図１０は、窒素アニールチャンバ１０３の構成図である。
図１０に示されるように、このチャンバ１０３は、窒素を導入するガス導入口２０３を上部に有し、下部に窒素を排気する排気口２０４を有する。その排気口２０４は、不図示の排気ポンプに接続されており、その排気ポンプによってチャンバ１０３内が所定の圧力に減圧される。
また、チャンバ１０３の底面には、ヒータ２０６を内蔵した基板載置台２０５が設けられており、基板載置台２０５上のシリコン基板１はヒータ２０６によって所定の温度にまで加熱される。
更に、チャンバ１０３の上部側面には、マイクロ波を発生させるためのマグネトロン２０４が接続される。なお、マイクロ波の周波数は特に限定されないが、２GHz〜５GHz、好ましくは２．５GHzのマイクロ波がマグネトロン２０４において生成される。
そして、チャンバ１０３の途中の高さには、複数の孔２０５ａを備えた金属よりなるシールド板２０５が配される。そのシールド板２０５は、接地電位となっているチャンバ１０３に電気的に接続されている。また、チャンバ１０３は、そのシールド板２０５により、プラズマ発生室１０３ａと窒化処理室１０３ｂとに区画される。
このようにしてなるチャンバ１０３では、ガス導入口２０３から導入された窒素が、プラズマ発生室１０３ａ内においてマイクロ波によってプラズマ化される。プラズマ発生室１０３ａ内のプラズマ成分は、シールド板２０５の作用によって窒化処理室１０３ｂには侵入しないので、シリコン基板１はプラズマ雰囲気から隔離された状態となる。
一方、プラズマ発生室１０３ａ内で発生した窒素ラジカルと窒素イオンは、シールド板２０５を通り抜けて窒化処理室１０３ｂに至り、シリコン基板１上に到達する。
このように、このチャンバ１０３では、窒素ラジカルと窒素イオンのみが選択的にシリコン基板１側に導かれ、これらの窒素ラジカルと窒素イオンによってシリコン基板１上のZrNキャップ層１３に対して窒素アニールが行われる。
次に、このような半導体製造装置を用いた半導体製造装置を用いた半導体装置の製造方法について説明する。
まず、第１実施形態で説明した図１（ａ）の断面構造を得た後、図９のCVDチャンバ１０２内においてZrNキャップ層１３（図１（ｂ）参照）を形成する。
次いで、CVDチャンバ１０２からシリコン基板１を取り出し、トランスファチャンバ１０４を経由して窒素アニールチャンバ１０３にシリコン基板１を移す。
このとき、トランスファチャンバ１０４は、窒素雰囲気となっており、酸素を含んでいいない。よって、シリコン基板１は、酸素含有雰囲気に曝されることなく、CVDチャンバ１０２から窒素アニールチャンバ１０３に移されることになる。
続いて、この窒素アニールチャンバ１０３において図２（ａ）の窒素アニール工程を行う。
その窒素アニールの条件は特に限定されないが、本実施形態では窒素ガス流量５００sccm、圧力７００Pa、マイクロ波の周波数２．５GHz、マイクロ波のパワー７００W、基板温度１００℃〜４００℃、例えば２００℃の条件で窒素アニールを行う。
本実施形態では、キャップ層１３と反応性のよい窒素ラジカルや窒素イオンで窒素アニールを行うので、基板温度の下限を第１実施形態よりも低い１００℃としても、キャップ層１３中に十分な量の窒素を拡散させることができる。
この後は、第１実施形態で説明した図２（ｂ）〜図４の工程を行うことで、本実施形態に係る半導体装置の基本構造を完成させる。
以上説明した本実施形態では、窒素ラジカルと窒素イオンとを含む雰囲気にZrNキャップ層１３を曝して窒化する。これによれば、第１実施形態と同様に、ZrNキャップ層１３内に窒素が拡散し、窒素濃度が高く銅バリア性に富んだZrNキャップ層１３を得ることができる。
しかも、図９を参照して説明したように、CVDチャンバ１０２でZrNキャップ層１３を形成した後、窒素雰囲気となっているトランスファチャンバ１０４を経由して窒素アニールチャンバ１０３にシリコン基板１を移すので、酸素含有雰囲気にZrNキャップ層１３が曝されない。これにより、ZrNキャップ層１３を形成してから窒素アニールを行う前にZrNキャップ層１３に酸素が取り込まれるのを防止でき、ZrNキャップ層１３における酸素含有量が上昇するのを抑えることができる。その結果、ZrNキャップ層１３の下の銅配線１２ａ、１２ｂ（図１（ｂ）参照）が酸化するのが防止され、低抵抗で信頼性の高い銅配線１２ａ、１２ｂを得ることが可能となる。
（３）第３実施形態
第２実施形態では、ZrNキャップ層１３の成膜と、窒素ラジカルや窒素イオンを用いた窒素アニールとを別々のチャンバ１０２、１０３（図９参照）で行った。
これに対し、本実施形態では、これらを同一のチャンバで行う。
図１１は、本実施形態で使用される半導体製造装置が備える処理チャンバ３０１の構成図である。
その処理チャンバ３０１の底面には、ヒータ３０６を内蔵した基板載置台３０５が設けられると共に、チャンバ３０１内のガスを排気する排気口３０９が設けられる。基板載置台３０５上のシリコン基板１はヒータ３０６によって所定の温度にまで加熱される。また、排気口３０９は不図示の排気ポンプに接続されており、その排気ポンプによってチャンバ３０１内が所定の圧力に減圧される。
そして、基板載置台３０５に対向するようにして、マイクロ波に対するシールド板を兼ねたシャワーヘッド３０５が処理チャンバ３０１の上部に設けられる。そのシャワーヘッド３０５は、金属で構成され、接地電位に維持されている。更に、シャワーヘッド３０５の内部は空洞３０５ｂとなっており、窒素ガス用配管３０７と窒化ジルコニウム原料ガス用配管３０８とがその空洞３０５ｂに連通して設けられる。
なお、各配管３０７、３０８には、それぞれ窒素ガス用マスフローコントローラ（窒素ガス流量調節部）３１１、原料ガス用マスフローコントローラ（原料ガス流量調節部）３１２が設けられ、各配管３０７、３０８内のガス流量がこれらのマスフローコントローラ３１１、３１２によって調節される。なお、各マスフローコントローラ３１１、３１２は、ガス流量を調節するだけでなく、ガスの流れを遮断する機能も有する。
また、シャワーヘッド３０５の内部の空洞３０５ｂには、マグネトロン３０４からマイクロ波が供給される。
そのマグネトロン３０４とマスフローコントローラ３１１、３１２は、制御部３１５から出力される制御信号S1〜S3によって制御される。処理チャンバ３０１で行われる以下の処理は、その制御部３１５の制御下で行われる。
次に、このチャンバ３０１を用いた半導体装置の製造方法について説明する。
まず、第１実施形態で説明した図１（ａ）の断面構造を得た後、図１１のチャンバ３０１内にシリコン基板１を入れる。
次いで、気化器において１１０℃〜１４０℃の温度で気化されたTDEAZをキャリアガスと共に原料ガス用配管３０８からシャワーヘッド３０５に導入する。なお、キャリアガスは、流量が２００〜５００sccm、より好ましくは３００sccmの窒素ガスである。また、気化したTDEAZの供給量は、例えば０．０１〜０．１g／min、より好ましくは０．０５g／minである。
このようにして供給されたTDEAZとキャリアガスは、シャワーヘッド３０５に設けられた複数のガス分散孔３０５ａによってシリコン基板１の表面に均一に分散される。
そして、チャンバ３０１内の圧力を約４Paに安定させ、この状態を約１分間維持することにより、窒化ジルコニウムよりなるキャップ層１３（図１（ｂ）参照）が約１０nmの厚さに形成されることになる。なお、ZrNキャップ層１３を形成しているときは、マグネトロン３０４の電源はオフにしておき、窒素用配管３０７からの窒素の供給も行わない。
次いで、原料ガス用配管３０８からのガスの供給を停止し、排気口３０９からチャンバ３０１内の残留ガスを十分に排気する。
その後、窒素ガス用配管３０７から窒素を約５００sccmの流量でチャンバ３０１内に供給する。これと共に、マグネトロン３０４の電源をオンにし、パワーが７００Wで周波数が２GHz〜５GHz、好ましくは２．５GHzのマイクロ波をシャワーヘッド３０５の空洞３０５ｂに供給する。
これにより、シャワーヘッド３０５の空洞３０５ｂに窒素プラズマが発生するが、シャワーヘッド３０５は接地電位となっているため、プラズマ成分は孔３０５ａを通り抜けることができず、窒素ラジカルと窒素イオンのみが基板１まで導かれることになる。
そして、基板温度を２００℃、圧力を７００Paとする条件により、ZrNキャップ層１３に対する窒素アニール工程（図２（ａ）参照）を行い、ZrNキャップ層１３を窒化する。なお、この窒素アニール工程における基板温度は特に限定されず、第２実施形態と同様に１００℃〜４００℃の基板温度を採用してよい。
この後は、第１実施形態で説明した図２（ｂ）〜図４の工程を行うことで、本実施形態に係る半導体装置の基本構造を完成させる。
以上説明した本実施形態によれば、第２実施形態と同様に、窒素ラジカルと窒素イオンとを含む雰囲気においてZrNキャップ層１３に対するアニールを行う。そのため、第１実施形態と同様に、窒素濃度が高く銅バリア性に富んだZrNキャップ層１３を得ることができる。
更に、本実施形態では、図１１を参照して説明したように、ZrNキャップ層１３の成膜と窒素アニールとを同一のチャンバ３０１で行うので、ZrNキャップ層１３が酸素含有雰囲気に曝されるのを防止しながら、ZrNキャップ層１３に対して窒素アニールを行うことができる。そのため、窒素アニール前にZrNキャップ層１３に酸素が取り込まれるのを防ぐことができ、ZrNキャップ層１３における酸素濃度を低減することができる。これにより、ZrNキャップ層１３に含まれる酸素によって銅配線１２ａ、１２ｂが酸化されるのを防止でき、銅配線１２ａ、１２ｂが酸化して高抵抗になるのを抑制することができる。

Claims (15)

  1. 半導体基板の上方に第１絶縁膜を形成する工程と、
    前記第１絶縁膜に第１溝又は第１ホールを形成する工程と、
    前記第１溝又は前記第１ホールに銅を埋め込んで第１銅配線を形成する工程と、
    前記第１絶縁膜と前記第１銅配線の上に、キャップ層として窒化ジルコニウム膜を形成する工程と、
    窒素含有雰囲気中において前記キャップ層をアニールする工程と、
    を有することを特徴とする半導体装置の製造方法。
  2. 前記キャップ層を形成する工程において、窒化ジルコニウムの原料ガスとしてTDEAZ(Zr[N(C2H5)2]4)ガスを用い、且つ、前記原料ガスにアンモニアガスを添加せずに、CVD法により前記キャップ層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記キャップ層を形成する工程において、TDEAZ(Zr[N(C2H5)2]4)ガス、キャリアガス、及び該キャリアガスの１／４０以下の流量のアンモニアガスとの混合ガスを用いるCVD法により前記キャップ層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記キャリアガスとして窒素を使用することを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記キャップ層を形成する工程において、２０nm以下の厚さに前記キャップ層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 前記キャップ層をアニールする工程は、２００℃以上４００℃以下の基板温度で行われることを特徴とする請求項１に記載の半導体装置の製造方法。
  7. 前記キャップ層をアニールする工程は、１kPa以上１MPa以下の圧力で行われることを特徴とする請求項１に記載の半導体装置の製造方法。
  8. 前記キャップ層をアニールする工程は、窒素ラジカル又は窒素イオンを含む雰囲気に前記キャップ層を曝すことにより行われることを特徴とする請求項１に記載の半導体装置の製造方法。
  9. 前記キャップ層をアニールする工程は、１００℃以上４００℃以下の基板温度で行われることを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記キャップ層を形成する工程、及び該キャップ層をアニールする工程を、同じチャンバ内で行うことを特徴とする請求項１に記載の半導体装置の製造方法。
  11. 前記キャップ層を形成する工程の後、酸素含有雰囲気に該キャップ層を曝さずに、前記キャップ層をアニールする工程を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
  12. 前記キャップ層の上に第２絶縁膜を形成する工程と、
    前記第２絶縁膜のうち前記第１銅配線の上方に第２溝又は第２ホールを形成する工程と、
    前記第２溝又は前記第２ホールに銅を埋め込むことにより、前記キャップ層を介して前記第１銅配線と電気的に接続される第２銅配線を形成する工程とを有することを特徴とする請求項１に記載の半導体装置の製造方法。
  13. チャンバと、
    前記チャンバ内に設けられ、半導体基板が載置される基板載置台と、
    前記基板載置台に設けられたヒータと、
    前記チャンバ内において前記基板載置台の上方に設けられ、内部が空洞であると共に、該空洞に連通するガス分散孔が形成されたシャワーヘッドと、
    前記シャワーヘッドの内部の空洞にマイクロ波を供給するマグネトロンと、
    前記シャワーヘッドの内部の空洞に連通する窒素ガス用配管及び窒化ジルコニウム原料ガス用配管と、
    前記窒素ガス用配管に設けられた窒素ガス流量調節部と、
    前記窒化ジルコニウム原料ガス用配管に設けられた原料ガス流量調節部と、
    前記マグネトロン、前記窒素ガス流量調節部、及び前記原料ガス流量調節部を制御する制御部とを有し、
    前記制御部が、前記チャンバ内において窒化ジルコニウム膜を形成するときに、前記原料ガス流量調節部を制御してジルコニウム原料ガスを前記シャワーヘッドに導入すると共に、
    前記チャンバ内において窒素アニールを行うときに、前記窒素ガス流量調節部を制御して窒素ガスを前記シャワーヘッドに導入し、且つ前記マグネトロンを制御して前記シャワーヘッドの前記空洞にマイクロ波を導入することを特徴とする半導体製造装置。
  14. 前記シャワーヘッドが接地電位にされたことを特徴とする請求項１３に記載の半導体製造装置。
  15. 前記ジルコニウム原料ガス用配管から前記チャンバにTDEAZ(Zr[N(C2H5)2]4)ガスが供給されることを特徴とする請求項１３に記載の半導体製造装置。
JP2008500361A 2006-02-14 2006-02-14 半導体装置の製造方法、及び半導体製造装置 Pending JPWO2007094044A1 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2006/302524 WO2007094044A1 (ja) 2006-02-14 2006-02-14 半導体装置の製造方法、及び半導体製造装置

Publications (1)

Publication Number Publication Date
JPWO2007094044A1 true JPWO2007094044A1 (ja) 2009-07-02

Family

ID=38371240

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008500361A Pending JPWO2007094044A1 (ja) 2006-02-14 2006-02-14 半導体装置の製造方法、及び半導体製造装置

Country Status (2)

Country Link
JP (1) JPWO2007094044A1 (ja)
WO (1) WO2007094044A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011059035A1 (ja) * 2009-11-12 2011-05-19 株式会社 アルバック 半導体装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100226764B1 (ko) * 1996-08-21 1999-10-15 김영환 화학기상증착 장치를 이용한 박막 형성방법
KR19980032971A (ko) * 1996-10-31 1998-07-25 윌리엄비.켐플러 낮은 결함밀도의 등각 Ｔｉ－Ｓｉ－Ｎ 및 Ｔｉ－Ｂ－Ｎ 기초장벽막 제조방법
JP2000294632A (ja) * 1999-04-05 2000-10-20 Sony Corp 半導体装置及びその製造方法
EP1331664A4 (en) * 2000-11-02 2008-10-08 Fujitsu Ltd SEMICONDUCTOR COMPONENT AND METHOD FOR THE PRODUCTION THEREOF
JP3944838B2 (ja) * 2002-05-08 2007-07-18 富士通株式会社 半導体装置及びその製造方法
JP4115849B2 (ja) * 2003-01-28 2008-07-09 東京エレクトロン株式会社 Ｗ系膜の成膜方法およびｗ系膜

Also Published As

Publication number Publication date
WO2007094044A1 (ja) 2007-08-23

Similar Documents

Publication Publication Date Title
JP3456391B2 (ja) 半導体装置の製造方法
JP5550566B2 (ja) 半導体デバイスのＣｕメタライゼーションへ選択的低温Ｒｕ堆積を統合する方法
JP5057355B2 (ja) 集積回路内での金属層の選択的形成
JP5674669B2 (ja) ルテニウム金属キャップ層を形成する方法
TW577126B (en) Semiconductor device with copper wirings
JP2003017496A (ja) 半導体装置及びその製造方法
KR20070108918A (ko) 원자층 증착을 위한 표면의 플라즈마 전처리
JP2011513983A (ja) 滑らかで凝集しないＣｕシード層を用いた気泡の存在しない凹部のＣｕ充填体
US8551879B2 (en) Semiconductor device and method for manufacturing semiconductor device
KR20030073614A (ko) 듀얼 다마신 구조를 가지는 반도체 소자의 금속 배선 형성방법
KR20020074668A (ko) 반도체 소자의 금속 배선 형성 방법
US7259092B2 (en) Semiconductor device and method for fabricating the same
JP5217272B2 (ja) 配線の形成方法及び半導体装置の製造方法
US20080179645A1 (en) Semiconductor device and method of producing the same
JP2004356610A (ja) 低い抵抗を有する半導体装置およびその製造方法
JPWO2007094044A1 (ja) 半導体装置の製造方法、及び半導体製造装置
JP2008205177A (ja) 半導体装置及びその製造方法
JP2008205298A (ja) 半導体装置及びその製造方法
KR101757037B1 (ko) 구리 배선을 가진 기판을 구비하는 반도체 장치의 제조 방법
KR100316061B1 (ko) 다층배선을가지는반도체장치의형성방법
JP2017123388A (ja) 半導体装置及びその製造方法
JP3639142B2 (ja) 半導体装置の製造方法
JP2007250624A (ja) 半導体装置の製造方法
JP4273268B2 (ja) 半導体装置およびその製造方法
KR20030045470A (ko) 반도체 소자의 캐패시터 및 그의 제조 방법

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110809

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111011

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120313