KR20050029487A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 장벽 금속층을 형성한 후, 장벽 금속층을 형성하기 위하여 가열된 반도체 기판의 온도를 낮춘 다음 금속 배선을 형성하기 위한 금속 물질을 증착함으로써, 장벽 금속층과 금속 물질의 접착(Adhesion) 특성 및 EM(Electro migration) 특성을 향상시키고 금속 물질 증착 시 보이드가 발생되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 장벽 금속층과 금속 배선간의 접착(Adhesion) 특성을 향상시키고 금속 물질의 응집(Agglomeration) 발생을 억제하여 보이드 발생없이 금속 배선을 형성할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 금속 배선은 층간 절연막에 듀얼 다마신 공정으로 트렌치와 콘택홀(또는 비아홀)로 이루어진 듀얼 다마신 패턴을 형성한 후, 듀얼 다마신 패턴을 금속 물질로 매립하는 방식으로 형성된다. 이때, 금속 배선과 층간 절연막의 사이에는 금속 배선의 금속 성분이 층간 절연막으로 확산되는 것을 방지하기 위하여 장벽 금속층이 형성된다.
금속 배선의 물질에 따라 층간 절연막으로 확산 되는 정도가 달라지는데, Al의 경우에는 절연막으로 사용되는 SiO2로의 확산이 전혀 발생되지 않는 것으로 알려져 있다. 따라서, Al 금속 배선의 경우에는 장벽 금속층을 매우 얇게 형성할 수 있기 때문에, 장벽 금속층이 전기적 특성에 큰 영향을 주지 않는다.
이에 반하여, Cu는 절연막으로 사용되는 SiO2로 쉽게 확산되며, 절연막을 통과해 소자(Device)로 확산된 구리는 Si 내에 딥 레벨(Deep level)로 존재하게 된다. 즉, Cu는 Si 내에서 딥 레벨 도판트(Deep level dopant)로 작용하여 Si의 금지대(Fobidden band) 내에 여러 개의 억셉터(Acceptor)와 도너(Donor) 레벨을 형성시킨다. 이들 딥 레벨은 제네레이션-리컴비네이션(Generation-Recombination)의 소오스로 작용하여 누설 전류를 유발시키고, 심한 경우 소자의 불량이 발생된다.
따라서, 구리와 같이 확산이 쉽게 발생되는 금속 물질로 금속 배선을 형성하려면, 이종 금속과 접촉하는 하부는 물론이고, 측벽의 절연물질에 대한 장벽 금속이 필요하다.
구리를 이용한 금속 배선 공정은 전기적인 특성에 의하여 소자의 집적도가 높아짐에 따라 반드시 필요한 공정이다. 이때, 집적도가 높아져 트렌치나 콘택홀의 종횡비가 높아짐에 따라, 장벽 금속층의 증착 특성이 열악해져 스텝 커버리지(Step coverage) 특성이 저하되는 문제점이 발생된다.
현재, HCM TaNx, SIP TaNx 등과 개량된 PVD(Advanced PVD) 방식을 적용하여 90nm 공정까지는 장벽 금속층을 형성하는데 별 무리가 없을 것으로 판단하고 있다. 하지만, 향후 90nm 이하의 공정에서는 패턴 사이즈의 감소와 더불어, 저유전 절연물질들의 내부에 포함되어 있는 미세한 기공(Pore)들에 의해, PVD 방식의 장벽 금속층을 적용하는 것이 더 이상 불가능하게 될 것이다.
이를 극복할 수 있는 유일한 방법이 ALD(atomic Layer Deposition) 방식을 적용하여 장벽 금속층을 형성하는 것이다. ALD 방식은 CVD 방식에 비하여 낮은 온도에서 진행되지만, 대략 200℃ 이상에서 공정이 진행된다. 따라서, ALD 방식으로 장벽 금속층을 형성한 후 연속 공정으로 장벽 금속층 상에 금속 배선을 형성하면, 금속의 응집(Agglomeration) 현상이 발생되는 것을 피할 수 없게 된다. 이로 인하여, 트렌치나 비아홀과 같은 듀얼 다마신 패턴을 금속 물질로 매립하는 과정에서 보이드가 발생될 수 있다. 또한, 수많은 열공정에서 보이드가 생성될 수 있어, EM(Electro Migration) 특성이 열화되는 문제점이 발생될 수 있다.
이에 대하여, 본 발명이 제시하는 반도체 소자의 제조 방법은 장벽 금속층을 형성한 후, 장벽 금속층을 형성하기 위하여 가열된 반도체 기판의 온도를 낮춘 다음 금속 배선을 형성하기 위한 금속 물질을 증착함으로써, 장벽 금속층과 금속 물질의 접착(Adhesion) 특성 및 EM(Electro migration) 특성을 향상시키고 금속 물질 증착 시 보이드가 발생되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 층간 절연막이 형성되고, 층간 절연막에는 듀얼 다마신 패턴이 형성되는 단계와, 반도체 기판의 전체 상부에 장벽 금속층을 형성하는 단계와, 반도체 기판을 냉각시키는 단계, 및 듀얼 다마신 패턴에 금속 배선을 형성하는 단계를 포함한다.
상기에서, 장벽 금속층은 단원자 증착법으로 형성되는 것이 바람직하며, Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN 또는 WC 등으로 형성될 수 있다.
한편, 반도체 기판의 냉각 온도를 0℃ 내지 -70℃로 설정하는 것이 바람직하며, 냉각 모듈이나, 저온에서의 증착이 가능한 금속 증착 장비에서 냉각시킬 수 있다.
반도체 기판을 냉각 모듈에서 냉각시키는 경우, PVD 스퍼터 모듈을 사용하여 장벽 금속층 상에 또 다른 장벽 금속층을 추가로 형성할 수도 있다. 이때, 또 다른 장벽 금속층은 장벽 금속층과 동일한 물질로 형성하거나, 금속 배선의 물질과 증착 특성이 우수한 물질로 형성하는 것이 바람직하다.
금속 증착 장비가 구리 증착 장비일 수 있다.
상부 금속 배선을 형성하는 단계는, 반도체 기판 상에 금속 시드층을 형성하는 단계와, 무전해 도금 방식, 전해 도금 방식, PVD 방식 또는 CVD 방식으로 금속 물질을 증착하는 단계, 및 층간 절연막 상부의 금속 물질 및 금속 시드층을 제거하는 단계를 포함한다. 이때, 금속 시드층 또는 상부 금속 배선은 구리로 형성하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(101)이 제공된다. 예를 들면, 반도체 기판(101)에는 트랜지스터나 메모리 셀(도시되지 않음)이 형성될 수 있다. 이어서, 반도체 기판(101) 상에 하부 층간 절연막(102)을 형성한 후, 듀얼 다마신 공정으로 하부 층간 절연막(102)에 콘택홀(도시되지 않음)과 트렌치(102a)로 이루어진 듀얼 다마신 패턴을 형성하고, 듀얼 다마신 패턴을 전도성 물질로 매립하여 하부 금속 배선(103)을 형성한다. 이때, 하부 금속 배선(103)은 구리로 형성될 수 있다. 한편, 하부 금속 배선(103)의 금속 성분이 하부 층간 절연막(102)으로 확산되는 것을 방지하기 위하여 하부 금속 배선(103)과 하부 층간 절연막(102)에 장벽 금속층(도시되지 않음)을 형성할 수도 있다.
이어서, 전체 상부에 절연 장벽층(Dielectric barrier layer; 104)과 상부 층간 절연막(105)을 형성한다. 이후, 듀얼 다마신 공정으로 상부 층간 절연막(105)에 콘택홀이나 트렌치와 같은 다마신 패턴(106)을 형성한다. 다마신 패턴(106)을 통해 하부 금속 배선(103)의 일부 영역이 노출된다.
도 1b를 참조하면, 다마신 패턴(106)을 포함한 전체 상부에 장벽 금속층(Barrier metal layer; 107)을 형성한다. 이때, 폭이 좁아 종횡비(Aspect ratio)가 높은 다마신 패턴(106)의 상부 모서리에서 제1 장벽 금속층(107)의 스텝 커버리지 특성을 향상시키기 위하여, 단원자 증착법(Atomic Layer Deposition; ALD)법으로 장벽 금속층(107)을 형성하는 것이 바람직하다.
단원자 증착법으로 제1 장벽 금속층(107)을 형성하는 공정 단계는 소오스 전구체를 증착 챔버 내부로 공급하여 반도체 기판(101) 상에 소오스를 흡착시키는 제1 단계, 반도체 기판(101)으로 흡착되지 않은 소오스 가스와 기타 불순물을 제거하여 챔버 내부를 정화하기 위한 제2 단계, 반응 가스를 증착 챔버 내부로 공급하여 반도체 기판(101) 상에 흡착된 소오스와의 반응을 통해 단원자층으로 이루어진 제1 천이 금속층을 형성하는 제3 단계(C), 및 소오스와 반응하지 않은 반응 가스와 반응 부산물을 제거하여 챔버 내부를 정화하기 위한 제4 단계(D)를 포함하며, 제 1 내지 제 4 단계가 1 싸이클(Cycle)로 이루어진다. 이러한 1 싸이클을 반복 실시하여 목표 두께의 제1 천이 금속층(107)을 형성한다. 이때, 반복 실시 횟수는 1 싸이클을 통해 증착되는 제1 천이 금속층의 두께와 목표 두께의 관계에 따라 설정되며, 제1 장벽 금속층(107)이 5Å 내지 100Å의 두께로 형성되도록 반복 실시 횟수를 조절하는 것이 바람직하다. 한편, 소오스가 포함된 전구체, 반응 가스, 및 정화 가스는 각각 서로 다른 공급 라인을 통해 증착 챔버로 공급되는 것이 바람직하다.
상기의 방법을 통해, Ta, TaN, TaC, WN, TiN, TiNSi, TiW, WBN 또는 WC로 제1 장벽 금속층(107)을 형성할 수 있다.
도 1c를 참조하면, 제1 장벽 금속층(107)은 약 200℃ 이상의 고온에서 형성되기 때문에, 후속 공정에서 증착될 금속 물질의 응집 현상을 억제하기 위하여, 제1 장벽 금속층(107)을 형성하는 과정에서 가열된 반도체 기판(101)을 냉각시킨다. 이때, 냉각 온도를 적어도 상온보다 낮게 설정하며, 후속 공정에서 금속 배선을 형성하기 위한 증착 공정의 온도까지 반도체 기판(101)을 냉각시키는 것이 바람직하다. 예를 들면, 후속 공정에서 구리 시드층을 형성할 경우, 반도체 기판(101)의 냉각 온도를 0℃ 내지 -70℃로 설정을 형성할 수 있다.
한편, 반도체 기판(101)을 냉각시키는 방법으로, 제1 장벽 금속층(107)을 형성한 후 반도체 기판(101)을 냉각 모듈(Cool module)에 장착하여 일정 시간동안 반도체 기판(101)을 냉각시키는 방법과, 반도체 기판(101)을 저온에서의 증착이 가능한 금속 증착 장비에 장착한 후 금속을 증착하기 전에 일정 시간동안 반도체 기판(101)의 온도를 낮추기 위한 냉각 시간을 갖는 방법이 있다.
냉각 모듈에서 반도체 기판(101)을 냉각시키는 경우에는, 냉각 시간을 10초 내지 300초로 설정할 수 있다. 또한, 냉각 모듈에서 반도체 기판(101)을 냉각시키는 경우에는, PVD 스퍼터 모듈(PVD sputter module)을 사용하여 PVD 방식으로 제1 장벽 금속층(107) 상에 제2 장벽 금속층(108)을 추가로 형성할 수도 있다. 이때 형성되는 제2 장벽 금속층(108)은 제1 장벽 금속층(107)과 동일한 물질로 형성하거나, 후속 공정에서 증착될 금속 물질과의 증착 특성이 우수한 물질로 형성하는 것이 바람직하며, 10Å 내지 300Å의 두께로 형성할 수 있다.
반도체 기판(101)을 금속 증착 장비에 냉각시키는 경우에는, 저온에서의 증착이 가능한 금속 증착 장비에서 금속을 증착하기 전에 일정 시간 동안 반도체 기판(101)을 냉각시키며, 10초 내지 300초로 동안 금속 증착 공정 온도까지 반도체 기판(101)을 냉각시키는 것이 바람직하다. 예를 들면, 구리 증착 장비가 저온에서 증착이 가능하며 증착 온도는 0℃ 내지 -70℃이므로, 구리 증착 장비에서는 반도체 기판(101)을 0℃ 내지 -70℃도 까지 냉각시킬 수 있다.
한편, 이 경우에는, 제2 장벽 금속층을 형성하지 않는다.
도 1d를 참조하면, 다마신 패턴(106)을 포함한 반도체 기판(101) 상에 금속 시드층(109)을 형성한다. 금속 시드층(109)은 구리를 사용하여 형성하는 것이 바람직하다. 이때, 금속 시드층(109)은 0℃ 내지 -70℃의 온도에서 50Å 내지 2000Å의 두께로 형성될 수 있다. 한편, 금속 시드층(109)은 다마신 패턴(106)의 측벽 및 내부에만 형성될 수 있으며, 전체 상부에 형성될 수도 있다.
도 1e를 참조하면, 다마신 패턴(106)을 금속 물질로 매립하여 상부 금속 배선(110)을 형성한다. 상부 금속 배선(110)은 금속 시드층(109)을 이용하여 무전해 도금 방식, 전해 도금 방식, PVD 방식 또는 CVD 방식으로 금속 물질을 증착한 후, 상부 층간 절연막(105) 상에 증착된 금속 물질과 금속 시드층을 제거하는 방식으로 형성할 수 있다. 상부 층간 절연막(105) 상의 금속 물질과 금속 시드층은 화학적 기계적 연마 공정으로 제거할 수 있다.
상술한 바와 같이, 본 발명은 장벽 금속층을 형성한 후, 장벽 금속층을 형성하기 위하여 가열된 반도체 기판의 온도를 낮춘 다음 금속 배선을 형성하기 위한 금속 물질을 증착함으로써, 장벽 금속층과 금속 물질의 접착(Adhesion) 특성 및 EM(Electro migration) 특성을 향상시키고 금속 물질 증착 시 보이드가 발생되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 하부 층간 절연막
102a ; 트렌치 103 : 하부 금속 배선
104 : 절연 장벽층 105 : 상부 층간 절연막
106 : 다마신 패턴 107 : 제1 장벽 금속층
108 : 제2 장벽 금속층 109 : 금속 시드층
110 : 상부 금속 배선

Claims (10)

  1. 반도체 기판 상에 층간 절연막이 형성되고, 상기 층간 절연막에는 듀얼 다마신 패턴이 형성되는 단계;
    상기 반도체 기판의 전체 상부에 장벽 금속층을 형성하는 단계;
    상기 반도체 기판을 냉각시키는 단계; 및
    상기 듀얼 다마신 패턴에 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 장벽 금속층은 단원자 증착법으로 형성되는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 장벽 금속층은 Ta, TaN, TaC, WN, TiN, TiW, TiSiN, WBN 또는 WC 등으로 형성되는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 반도체 기판의 냉각 온도가 0℃ 내지 -70℃인 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 반도체 기판이 냉각 모듈이나, 저온에서의 증착이 가능한 금속 증착 장비에서 냉각되는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 반도체 기판을 상기 냉각 모듈에서 냉각시키는 경우, PVD 스퍼터 모듈을 사용하여 상기 장벽 금속층 상에 또 다른 장벽 금속층을 추가로 형성하는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 또 다른 장벽 금속층이 상기 장벽 금속층과 동일한 물질로 형성되거나, 상기 금속 배선의 물질과 증착 특성이 우수한 물질로 형성되는 반도체 소자의 제조 방법.
  8. 제 5 항에 있어서,
    상기 금속 증착 장비가 구리 증착 장비인 반도체 소자의 제조 방법.
  9. 제 1 항에 있어서, 상기 상부 금속 배선을 형성하는 단계는,
    상기 반도체 기판 상에 금속 시드층을 형성하는 단계;
    무전해 도금 방식, 전해 도금 방식, PVD 방식 또는 CVD 방식으로 금속 물질을 증착하는 단계;
    상기 층간 절연막 상부의 상기 금속 물질 및 상기 금속 시드층을 제거하는 단계를 포함하는 반도체 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 금속 시드층 또는 상기 상부 금속 배선은 구리로 형성하는 반도체 소자의 제조 방법.
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