CN102074571B - 半导体器件及半导体器件的制造方法 - Google Patents

半导体器件及半导体器件的制造方法 Download PDF

Info

Publication number
CN102074571B
CN102074571B CN201010552511.6A CN201010552511A CN102074571B CN 102074571 B CN102074571 B CN 102074571B CN 201010552511 A CN201010552511 A CN 201010552511A CN 102074571 B CN102074571 B CN 102074571B
Authority
CN
China
Prior art keywords
distribution
coupled
electrode
semiconductor device
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201010552511.6A
Other languages
English (en)
Other versions
CN102074571A (zh
Inventor
冈本直哉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN102074571A publication Critical patent/CN102074571A/zh
Application granted granted Critical
Publication of CN102074571B publication Critical patent/CN102074571B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/452—Ohmic electrodes on AIII-BV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED

Abstract

一种半导体器件及其制造方法，该半导体器件包括：复合半导体层，设置在衬底上方；多个源电极和多个漏电极，设置在所述复合半导体层上方；多个第一通路，每个所述第一通路被配置为穿通所述复合半导体层并耦合至所述多个源电极中相应的一个源电极；多个第二通路，每个所述第二通路被配置为穿通所述复合半导体层并耦合至所述多个漏电极中相应的一个漏电极；共源配线，被配置为耦合至所述多个第一通路并埋置在所述衬底中；以及共漏配线，被配置为耦合至所述多个第二通路并埋置在所述衬底中。本发明能够简化半导体器件的制造工艺、降低成本及改善半导体器件的电气特性。

Description

半导体器件及半导体器件的制造方法
相关申请的交叉引用
本申请基于在2009年11月17日递交的在先日本专利申请第2009-261830号并要求享有其优先权，通过参考将其全部内容合并于本申请中。
技术领域
本发明所讨论的实施例涉及一种半导体器件及半导体器件的制造方法。
背景技术
GaN为一种氮化物半导体，具有使得蓝光得以发出的带隙。例如，可通过使用InN或AlN形成GaN的混合晶体来控制GaN的带隙。因此，GaN用作用于发光的半导体器件，例如蓝光发光二极管或激光二极管。
由于GaN的介电强度高于Si或GaAs的介电强度，从而也期望可用GaN作为高压半导体器件(例如高电子迁移率晶体管(HEMT))。
因此，有必要提出一种具有良好电气特性的半导体器件及以简便工艺来制造所述半导体器件的方法。
发明内容
为克服现有技术的缺陷，根据实施例的一个方案，提供一种半导体器件，包括：复合半导体层，设置在衬底上方；多个源电极和多个漏电极，设置在所述复合半导体层上方；多个第一通路(via)，每个所述第一通路被配置为穿通所述复合半导体层并耦合至所述多个源电极中相应的一个源电极；多个第二通路，每个所述第二通路被配置为穿通所述复合半导体层并耦合至所述多个漏电极中相应的一个漏电极；共源配线，被配置为耦合至所述多个第一通路并埋置在所述衬底中；以及共漏配线，被配置为耦合至所述多个第二通路并埋置在所述衬底中。
根据实施例的另一方案，提供一种半导体器件的制造方法，包括以下步骤：在衬底上方形成复合半导体层；在所述复合半导体层上方形成多个源电极和多个漏电极；在所述衬底中形成多个贯穿孔和一配线沟槽，所述多个贯穿孔被配置为穿通所述复合半导体层，所述配线沟槽被配置为耦合至所述多个贯穿孔；以及通过用金属埋置所述多个贯穿孔和所述配线沟槽，形成多个第一通路、一共源配线、多个第二通路以及一共漏配线，所述多个第一通路的每一个被配置为耦合至所述多个源电极中相应的一个源电极，所述共源配线被配置为耦合至所述多个第一通路，所述多个第二通路的每一个被配置为耦合至所述多个漏电极中相应的一个漏电极，所述共漏配线被配置为耦合至所述多个第二通路。
本发明能够简化半导体器件的制造工艺、降低成本及改善半导体器件的电气特性。
通过具体在权利要求中指出的元件及组合，将实现并获得本发明的目的和优点。
应当理解，如所宣称的那样，对本发明以上的一般描述及以下的详细描述均为示例性与说明性的，不应作为对本发明的限制。
附图说明
图1是示出根据第一实施例的半导体器件的实例的平面图；
图2A和图2B是示出根据第一实施例的半导体器件的实例的剖视图；
图3AA到图3AZ、以及图3BA到图3BK是示出根据第一实施例的半导体器件制造方法的实例的工艺剖视图；
图4是示出根据第一实施例的半导体器件的平面图，该半导体器件是在分割工艺之后获得的；
图5A和图5B是示出根据第一实施例的分割工艺的实例的剖视图；
图6是示出根据第一实施例的半导体器件的安装实例的剖视图；
图7是示出根据第一实施例的半导体器件的另一安装实例的剖视图；
图8A到图8E是示出根据第二实施例的半导体器件制造方法的实例的工艺剖视图；
图9A到图9F是示出根据第三实施例的半导体器件制造方法的实例的工艺剖视图；
图10A到图10C是示出根据第四实施例的半导体器件制造方法的实例的工艺剖视图；
图11是示出根据第四实施例的半导体器件的安装实例的剖视图；
图12A和图12B示出根据第五实施例的半导体器件的实例；以及
图13AA到图13AZ、以及图13BA到图13BL是示出根据第五实施例的半导体器件制造方法的实例的工艺剖视图。
具体实施方式
参见附图，在下文中详细描述本发明的实施例。
参见图1、图2A和图2B、图3AA到图3AZ、图3BA到图3BK、图4、图5A和图5B、图6以及图7，在下文中描述本发明的第一实施例。
图1、图2A和图2B示出根据第一实施例的半导体器件的实例。图1是半导体器件的平面图。图2A示出沿图1的点划线A-A′的剖面(在下文中称为截面A-A′)；图2B示出沿图1的点划线B-B′的剖面(在下文中称为截面B-B′)。图1中的虚线表示当从半导体器件上方往下看时可能看不到的区域。图2A中的虚线表示在截面A-A′中可能未出现的部分。图2B中的虚线表示在截面B-B′中可能未出现的部分。
在第一实施例中，如图2A和图2B所示，例如，在厚度约为150μm的半绝缘SiC衬底1上方依次形成缓冲层2、无掺杂GaN层3、以及掺杂有Si的n型AlGaN层4，从而缓冲层2具有约1μm的厚度，无掺杂GaN层3具有约0.5μm的厚度，n型AlGaN层4具有约25nm的厚度。
无掺杂GaN层3和n型AlGaN层4包括不活动区(inactive region)5和6，用于使二维电子气体(2DEG)不活动。在第一实施例中，将缓冲层2、无掺杂GaN层3、以及n型AlGaN层4称为复合半导体层。
在n型AlGaN层4上形成源电极7、漏电极9、共栅配线(common gatewiring line)10以及蚀刻停止层12、13。
例如，在n型AlGaN层4上方形成SiN层作为钝化膜14。
源电极7和蚀刻停止层12通过籽晶金属层15电耦合至源极配线16。漏电极9和蚀刻停止层13通过籽晶金属层15电耦合至漏极配线17。
根据第一实施例的半导体器件包括多组上述元件。如图1所示，源极配线16和漏极配线17交替布置在复合半导体层上方。覆盖有钝化膜14的多个栅电极8的每个栅电极设置在每根源极配线16和每根漏极配线17之间，并耦合至覆盖有钝化膜14的共栅配线10。共栅配线10耦合至由钝化膜14暴露的栅极端子11。
在半绝缘SiC衬底1的背面中，共源配线18形成为被籽晶金属层19埋置，并且共漏配线20形成为被籽晶金属层21埋置。共源配线18通过通路22电耦合至源电极7。共漏配线20通过通路23电耦合至漏电极9。通路22形成为被埋置在穿通籽晶金属层19、缓冲层2、无掺杂GaN层3和n型AlGaN层4的通孔(via hole)中。通路23形成为被埋置在穿通籽晶金属层21、缓冲层2、无掺杂GaN层3和n型AlGaN层4的通孔中。
由于上述配置，将流经源极配线16的总电流施加至共源配线18，并将流经漏极配线17的总电流施加至共漏配线20。为了降低共源配线18和共漏配线20的电阻，优选共源配线18的横截面面积大于源极配线16的横截面面积，共漏配线20的横截面面积大于漏极配线17的横截面面积。
在第一实施例中，在半绝缘SiC衬底1的背面中形成共源配线18和共漏配线20，从而共源配线18和共漏配线20被埋置在半绝缘SiC衬底1中。此配置能防止当源极配线16和漏极配线17的横截面面积增加时损害半导体器件的平坦性。当能保持半导体器件的平坦性时，能够降低或防止制造工艺或测试工艺等中处置半导体器件时产生裂缝的可能性。结果是，能提高产量。
参见图3AA到图3AZ、以及图3BA到图3BK，在下文中描述根据第一实施例的半导体器件的制造方法的实例。
基于图2A中的截面A-A′来示出图3AA到图3AZ、以及图3BA到图3BK。由于在图3AA到图3AZ、以及图3BA到图3BK中并未示出诸如栅电极8、漏电极9、栅极端子11、蚀刻停止层13以及漏极配线17等元件的位置，在截面A-A′上可不示出这些元件。
例如，制备厚度约350μm的半绝缘SiC衬底1作为图3AA所示的衬底。
如图3AB所示，例如，在半绝缘SiC衬底1上形成无掺杂GaN层作为缓冲层2，使得缓冲层2具有约1μm的厚度。在此步骤之后，例如，在缓冲层2上形成无掺杂GaN层3作为沟道层而使得无掺杂GaN层3具有约0.5μm的厚度，并且在无掺杂GaN层3上形成n型AlGaN层4作为阻挡层而使得n型AlGaN层4具有约25nm的厚度。例如，可通过金属有机物气相外延法(MOVPE)形成缓冲层2、无掺杂GaN层3以及n型AlGaN层4。
在此步骤之后，如图3AC所示，在n型AlGaN层4上形成抗蚀剂掩模24，并使用抗蚀剂掩模24执行离子注入以形成不活动区5和6，用于使在无掺杂GaN层3和n型AlGaN层4的界面上存在的2DEG不活动。例如，B或Ar等可用于离子注入。在形成不活动区5和6之后，去除抗蚀剂掩模24。
在此步骤之后，如图3AD所示，在n型AlGaN层4上并在与源电极7和漏电极9相应的位置处形成包括开口25的抗蚀剂掩模26。所述开口25设置在与源电极7相应的位置处。
在此步骤之后，如图3AE和图3AF所示，例如，通过应用沉积和举离(lift-off)技术施加Ti和Al，在抗蚀剂掩模26上并在开口25的底面上形成沉积膜27，从而沉积膜27的Ti层具有约30nm的厚度并且沉积膜27的Al层具有约300nm的厚度。当去除抗蚀剂掩模26后，保留形成在开口25的底面上的沉积膜27，作为源电极7或漏电极9。源电极7和漏电极9具有配线图案。例如，源电极7和漏电极9的每一个的宽度约为30μm。
在此步骤之后，例如在600℃温度的氮气气氛中执行加热处理，从而可建立源电极7和漏电极9的欧姆接触。
在此步骤之后，如图3AG所示，在n型AlGaN层4上并在与栅电极8、共栅配线10、栅极端子11、以及蚀刻停止层12和13相应的位置处形成包括开口29和30的抗蚀剂掩模28。开口29设置在与蚀刻停止层12相应的位置处。开口30设置在与共栅配线10相应的位置处。
在此步骤之后，如图3AH和图3AI所示，例如，通过应用沉积和举离技术施加Ni和Au，在抗蚀剂掩模28上并在开口29、30的底面上形成沉积膜31，从而沉积膜31的Ni层具有约100nm的厚度并且沉积膜31的Au层具有约400nm的厚度。当去除抗蚀剂掩模28后，保留形成在开口29、30的底面上的沉积膜31，作为栅电极8、共栅配线10、栅极端子11以及蚀刻停止层12和13。例如，蚀刻停止层12和13的每一个的直径约为30μm。
在此步骤之后，如图3AJ所示，例如通过等离子体化学气相沉积(CVD)，在n型AlGaN层4上形成SiN层作为钝化膜14，从而钝化膜14具有约500nm的厚度并覆盖源电极7、栅电极8、漏电极9、共栅配线10以及栅极端子11。
在此步骤之后，如图3AK所示，在钝化膜14上和与源电极7、漏电极9、蚀刻停止层12和13相应的位置处形成包括开口33和34的抗蚀剂掩模32。开口33设置在与源电极7的暴露区域相应的位置处。开口34设置在与蚀刻停止层12的暴露区域相应的位置处。
在此步骤之后，如图3AL所示，通过使用抗蚀剂掩模32进行干蚀刻，去除通过开口33和34暴露的部分钝化膜14，从而暴露源电极7、漏电极9、以及蚀刻停止层12和13。例如，SF6和CHF3的混合气体可用于干蚀刻。
在此步骤之后，如图3AM所示，去除抗蚀剂掩模32。
在此步骤之后，如图3AN所示，例如，通过由溅射施加Ti、Pt以及Au，在保留的钝化膜14上并在源电极7、漏电极9、蚀刻停止层12和13和电极焊盘的暴露表面上形成籽晶金属层35，从而籽晶金属层35的Ti层具有约10nm的厚度、籽晶金属层35的Pt层具有约50nm的厚度并且籽晶金属层35的Au层具有约200nm的厚度。
在此步骤之后，如图3AO所示，在籽晶金属层35上并在与源极配线16和漏极配线17相应的区域中形成包括开口37的抗蚀剂掩模36。开口37设置在与源极配线16相应的位置处。
在此步骤之后，如图3AP所示，例如，通过电镀形成Au膜38，从而Au膜38具有约6μm的厚度。
在此步骤之后，如图3AQ所示，当去除抗蚀剂掩模36之后，保留形成在开口37的底面上的Au膜38，作为源极配线16或漏极配线17。
在此步骤之后，如图3AR所示，例如，通过离子研磨去除暴露的部分籽晶金属层35。
如上所述，可制造包括源极配线16和漏极配线17的半绝缘SiC衬底1。
例如，如图3AS所示，随后将半绝缘SiC衬底1附贴至具有粘合剂39的支撑衬底40，使得其上形成有复合半导体层的表面面对支撑衬底40。例如，支撑衬底40可为蓝宝石衬底。由于半导体器件在制成后会从支撑衬底40分离，从而优选将热塑性粘合剂用作粘合剂39。热塑性粘合剂的实例包括聚酰胺树脂、聚酯树脂、聚烯烃树脂以及聚氨酯树脂。
在此步骤之后，如图3AT所示，将半绝缘SiC衬底1的背面(即与其上形成有复合半导体层的表面相对的表面)抛光以使其变薄。例如，可通过采用适于抛光晶片背面的研磨机并转动在研磨机中设置的磨石来执行抛光。例如，半绝缘SiC衬底1变薄之后的厚度约为150μm。
在此步骤之后，如图3AU所示，例如，通过由溅射施加Ti和Cu，在半绝缘SiC衬底1的背面上形成籽晶金属层41，从而籽晶金属层41的Ti层具有20nm的厚度并且籽晶金属层41的Cu层具有300nm的厚度。在此步骤之后，如图3AV所示，形成抗蚀剂掩模42，从而覆盖与通路22和23相应的区域。
在此步骤之后，如图3AW所示，例如，通过电镀在籽晶金属层41上形成Ni层43，从而Ni层43具有约2μm的厚度。当去除抗蚀剂掩模42后，如图3AX所示形成开口44和45。
在此步骤之后，例如，当通过离子研磨去除由开口44和45暴露的部分籽晶金属层41后，如图3AY所示，形成用于形成通孔47和48的金属掩模46。
在此步骤之后，例如，如图3AZ所示，通过使用SF6和O2的混合气体进行干蚀刻，用金属掩模46形成通孔47和48，从而通孔47和48的每一个从半绝缘SiC衬底1的背面向下的深度约为110μm。例如，通孔47和48的每一个的直径约为20μm。
在此步骤之后，如图3BA所示，例如使用硫磺酸(sulfuric acid)和双氧水溶液的混合物来去除金属掩模46。
在此步骤之后，如图3BB所示，例如，通过由溅射施加Ti和Cu，在半绝缘SiC衬底1的背面上和在通孔47和48的内壁上形成籽晶金属层49，从而籽晶金属层49的Ti层具有约20nm的厚度并且籽晶金属层49的Cu层具有约300nm的厚度。
在此步骤之后，如图3BC所示，形成抗蚀剂掩模50，从而覆盖与共源配线18和共漏配线20相应的区域。
在此步骤之后，如图3BD所示，例如，通过电镀在籽晶金属层49上形成Ni层51，从而Ni层51具有约2μm的厚度。在此步骤之后，如图3BE所示，去除抗蚀剂掩模50。
在此步骤之后，例如通过使用过硫酸铵溶液进行湿蚀刻，去除籽晶金属层49的Cu层。由于用于湿蚀刻的化学溶液能够容易地在通孔42的内壁渗透(permeate)，从而湿蚀刻能够比离子研磨更有效地去除通孔42的内壁上的Cu层。
在此步骤之后，例如，通过使用SF6气体进行干蚀刻，去除籽晶金属层49的Ti层。当去除Ti层之后，如图3BF所示，形成用于形成共源配线18和共漏配线20的金属掩模52。使用SF6气体的干蚀刻能够选择性地去除Ti层并抑制对Ni层的蚀刻。
在此步骤之后，如图3BG所示，金属掩模52用于通过使用SF6和O2的混合气体进行干蚀刻来形成沟槽53和54。例如，沟槽53和54的每一个的宽度约为100μm，并且沟槽53和54的每一个的长度约为5.2mm。例如，沟槽53和54的每一个从半绝缘SiC衬底1的背面向下的深度约为100μm。
当形成沟槽53和54之后，蚀刻已经预先形成的通孔47和48的底面。结果是，通孔47变为通孔55并且蚀刻停止层13用作通孔55的底面，并且通孔48变为通孔56并且蚀刻停止层12用作通孔56的底面。当半绝缘SiC衬底1的厚度约为150μm时，对于形成沟槽53和54之后获得的通孔55和通孔56而言，通孔55的从沟槽53底面向下的深度和通孔56的从沟槽54底面向下的深度这两者均约为51μm至3μm。
在此步骤之后，如图3BH所示，例如，通过由溅射施加Ti和Cu，在金属掩模52上、沟槽53和54的内壁上、以及通孔55和56的内壁上形成籽晶金属层57，从而籽晶金属层57的Ti层具有约50nm的厚度并且籽晶金属层57的Cu层具有约1μm的厚度。
在此步骤之后，如图3BI所示，例如，通过电镀在籽晶金属层57上形成Cu层58。
在此步骤之后，如图3BJ所示，例如通过化学机械抛光(CMP)来抛光＝其上形成有Cu层50的半绝缘SiC衬底1的表面，从而可暴露半绝缘SiC衬底1。CMP的结果是，共漏配线20形成为被埋置在沟槽53中，并且共源配线18形成为被埋置在沟槽54中。
在此步骤之后，加热支撑衬底40，并将复合半导体层从支撑衬底40分离。当使用有机溶剂等去除留在复合半导体层上的粘合剂39后，可获得图3BK所示的半导体器件。
在下文中描述通过在半绝缘SiC衬底1上执行分割工艺来获得分离半导体器件的方法。
图4是示出根据第一实施例的在分割工艺之后获得的半导体器件的平面图。图5A和图5B的每一幅图均示出半导体器件沿图4中的点划线C-C′的剖面，用于解释分离工艺。
如图5A所示，例如，使用宽度约为150μm的切割刀(dicing blade)63来执行所谓的半切割(half-cut dicing)，从而切割刀63切到共源配线18。
在此步骤之后，如图5B所示，例如，使用宽度约50μm的切割刀64，在半绝缘SiC衬底1未设置共源配线18或籽晶金属层19的部分上执行所谓的全切割(full-cut dicing)。全切割使得半导体器件被完全分离。
当执行上述两步分离之后，可分别选择半绝缘SiC衬底1的分离条件和包含铜的共源配线18或共漏配线20的分离条件。结果是，可抑制在分离之后暴露的共源配线18或共漏配线20中毛刺(burr)的产生，并且可降低阻碍(clog)切割刀的频率。
参见图4，从平面视图来看，在半导体器件的四边中由箭头X指示的一边执行上述分离。当在执行分离的位置处不存在包含Cu的配线层时，优选通过一次性全切割来执行分割以提高制造效率。根据被分离的对象，可通过合并两次分离的工艺来进行分割。
从而，可制成根据第一实施例的复合半导体器件。
参见图6和图7，在下文中描述根据第一实施例的半导体器件的安装实例。
图6是示出根据第一实施例的半导体器件的安装实例的剖视图。
如图6所示，在陶瓷衬底60上方安装半导体器件。半导体器件的共源配线18和共漏配线20通过导电粘合剂61电耦合至陶瓷衬底60上的配线62。导电粘合剂61的材料的实例包括焊料以及其中散布Ag粒子的树脂。
在半导体器件和陶瓷衬底60之间的缝隙中填充底层填料(underfill)树脂59。陶瓷衬底60优选由散热足够好的材料制造，以传输由半导体器件所产生的热。例如，AlN可用作此材料。
在第一实施例中，在半绝缘SiC衬底1的背面中设置的沟槽53和54中埋置共源配线18和共漏配线20。因此，不仅可从共源配线18和共漏配线20散发由半导体器件所产生的热，还可从半绝缘SiC衬底1散发由半导体器件所产生的热。
图7是示出根据第一实施例的半导体器件的另一安装实例的剖视图。
如图7所示，在陶瓷衬底60上安装半导体器件。半导体器件的共源配线18和共漏配线20直接接合到陶瓷衬底60上的配线62。
例如，可通过室温接合法获得上述的直接接合。在室温接合法中，例如通过CMP来抛光和平坦化半导体器件的背面和陶瓷衬底60的上表面(该上表面面对半导体器件的背面)。
在此步骤之后，通过在真空中去除半导体器件的背面以及陶瓷衬底60的上表面上存在的杂质，来形成所谓的干净表面。例如，执行氩离子照射等以形成干净表面。
在此步骤之后，在真空中或在惰性气体气氛中，通过施加压力，使得设置在半导体器件的背面中的共源配线18和共漏配线20与设置在陶瓷衬底60的上表面上的配线62彼此相对并接触。由于此接触，共源配线18和配线62、以及共漏配线20和配线62可分别得以固相接合并彼此电耦合。
因此，半导体器件能够安装在陶瓷衬底60上。
在半绝缘SiC衬底1的背面中设置的沟槽53和54中埋置共源配线18和共漏配线20。在图6和图7所示的安装实例中，由于不仅可从共源配线18和共漏配线20散发半导体器件所产生的热，还可从半绝缘SiC衬底1散发半导体器件所产生的热，从而可获得良好的散热性能。
参见图8A到图8E，在下文中描述本发明的第二实施例。
在第二实施例中，例如，制备厚度约为350μm的GaN衬底71作为衬底。
如图8A所示，例如，当在GaN衬底71的背面上形成包括开口89和90的金属掩模88之前，执行第一实施例的如图1、图2A、图2B和图3AA到图3AW所示的工艺。例如，用于金属掩模88的Ni层87的厚度约为5μm。在第二实施例中，从缓冲层72到n型AlGaN层74的层被称作复合半导体层。
在此步骤之后，如图8B所示，例如通过使用如Cl2气体进行干蚀刻，用金属掩模88形成通孔91和92，从而通孔91和92的每一个从GaN衬底71的背面向下的深度约为60μm。例如，通孔91和92的每一个的直径约为20μm。
在此步骤之后，如图8C所示，第一实施例的图3BA到图3BF所示的工艺用于执行从去除金属掩模88到形成共漏配线102和共源配线100的工艺。例如，可通过施加Ti和Cu而形成用于金属掩模95的籽晶金属层93，从而籽晶金属层93的Ti层具有约20nm的厚度，籽晶金属层93的Cu层具有约300nm的厚度。例如，Ni层94的厚度约为5μm。
在此步骤之后，如图8D所示，例如，通过使用Cl2气体进行干蚀刻，用金属掩模95形成沟槽96和97。沟槽96和97的每一个从GaN衬底71的背面向下的深度约为100μm。
当形成沟槽96和97之后，蚀刻已经预先形成的通孔91和92的底面。通孔92变为通孔99，并且蚀刻停止层80用作通孔99的底面。通孔91变为通孔98，并且蚀刻停止层79用作通孔98的底面。
当半绝缘SiC衬底1的厚度约为150μm时，对于在形成沟槽96和97之后获得的通孔98和通孔99而言，通孔98的从沟槽96的底面向下的深度和通孔99的从沟槽97的底面向下的深度这两者均约为51μm至53μm。
在此步骤之后，如图8E所示，第一实施例的图3BH到图3BK、图4、图5A以及图5B所示的工艺用于执行从在金属掩模95上、在沟槽96和97的内壁上以及在通孔98和99的内壁上形成籽晶金属层(未示出)到分割半导体器件的工艺。
因此，可制成根据第二实施例的半导体器件。
根据第二实施例，由于用包含GaN的材料制造衬底和复合半导体层这两者，从而衬底的蚀刻速度和复合半导体层的蚀刻速度之间的差异可小于将SiC用作衬底材料的情况。因此，当干蚀刻衬底和复合半导体层时，可以很容易地控制蚀刻，并且可提高在形成沟槽和通孔时获得的产量。
GaN相对Cu的活性(reactivity)远小于GaN相对Si的活性。因此，当GaN用作衬底时，Cu配线可阻止因GaN和Cu的相互扩散所导致的腐蚀。因此可提高包含Cu的共源配线和共漏配线的可靠性。
在第二实施例中，用GaN作为衬底的材料。然而，即使用AlN作为衬底的材料，在衬底的蚀刻速度和复合半导体层的蚀刻速度之间的差异仍会较小，并且能很容易地控制干蚀刻。由于可抑制因AlN和Cu的相互扩散所导致的Cu配线的腐蚀，因此可提高包含Cu的共源配线和共漏配线的可靠性。
此外，在第二实施例中，例如，埋置有共源配线100和共漏配线102的半导体器件的表面可覆盖有诸如AlN或SiC等绝缘膜。
参见图9A到图9F，在下文中描述本实施方式的第三实施例。
在第三实施例中，例如，制备厚度约为350μm的Si衬底111作为衬底。
如图9A所示，例如，当在Si衬底111的背面上形成包括开口129和130的金属掩模128之前，执行第一实施例的图1、图2A、图2B、以及图3AA到图3AW所示的工艺。在第三实施例中，从缓冲层112到n型AlGaN层114的层被称作复合半导体层。
由于Si和GaN的晶格常数之间的差异较大，从而当将Si用作衬底材料时期望形成尽可能厚的缓冲层112。在第三实施例中，缓冲层112的厚度约为3μm，并且复合半导体层的厚度约为4.5μm。例如，用于金属掩模128的Ni层127的厚度约为1μm。
在此步骤之后，如图9B所示，例如，通过波希工艺(Bosch process)而用金属掩模128形成通孔131和132，在该波希工艺中交替执行使用SF6气体的蚀刻与使用C4F8气体的侧壁保护。
由于波希工艺使得能够执行蚀刻而并未改变通孔的直径，从而可根据需要蚀刻Si衬底111。例如，由此形成的通孔131和132的每一个从Si衬底111的背面向下的深度约为65μm，并且通孔131和132的每一个的直径约为20μm。
在此步骤之后，如图9C所示，第一实施例的图3BA到图3BF中示出的工艺用于执行从移除金属掩模128到形成用于形成共漏配线146和共源配线144的金属掩模135的工艺。例如，可通过施加Ti和Cu来形成用于金属掩模135的籽晶金属层133，从而籽晶金属层133的Ti层具有20nm的厚度并且籽晶金属层133的Cu层具有300nm的厚度。例如，Ni层134的厚度约为1.5μm。
在此步骤之后，如图9D所示，例如使用金属掩模135通过上述波希工艺来形成沟槽136和137。沟槽136和137的每一个从Si衬底111的背面向下的深度约为95μm。
当形成沟槽136和137之后，蚀刻预先形成的通孔131和132，从而通孔131和132的底面到达缓冲层112的上表面。结果是，通孔131变为通孔138，通孔132变为通孔139。
当Si衬底111的厚度约为150μm时，对于在形成沟槽136和137之后所获得的通孔138和通孔139而言，通孔138的从沟槽136的底面向下的深度和通孔139的从沟槽137的底面向下的深度这两者均约为55μm。
在此步骤之后，如图9E所示，例如使用Cl2气体来干蚀刻通过通孔138和139暴露的复合半导体层。干蚀刻的结果是，通孔138变为通孔142并且蚀刻停止层119用作通孔142的底面，以及通孔139变为通孔143并且蚀刻停止层120用作通孔143的底面。
由于上述干蚀刻，沟槽136和137也分别被蚀刻而变为沟槽140和141。沟槽140和141的每一个从Si衬底111的背面向下的深度约为100μm。
在此步骤之后，如图9F所示，第一实施例的图3BH到图3BK、图4、图5A以及图5B所示的工艺用于执行从在金属掩模135上、在沟槽140和141的内壁上以及在通孔142和143的内壁上形成籽晶金属层(未示出)到平坦化半导体器件的工艺。
因此，可制成根据第三实施例的半导体器件。
根据第三实施例，通过使用比SiC衬底、GaN衬底或AlN衬底等更为廉价的Si衬底，可降低制造成本。当需要时，可在Si衬底上形成扩散阻挡层(如多晶SiC层或SiN层)。
参见图10A到图10C以及图11，在下文中描述第四实施例。
在第四实施例中，例如，制备厚度约350μm的半绝缘SiC衬底151作为衬底。
如图10A所示，例如，在暴露半绝缘SiC衬底151的背面、籽晶金属层167和169、共源配线166以及共漏配线168之前，执行第一实施例的图3AA到图3AZ、以及图3BA到图3BJ所示的工艺。
在此步骤之后，如图10B所示，例如，在暴露的表面上形成AlN层作为具有高导热率的绝缘膜170，从而AlN层具有约1μm的厚度。例如，可通过溅射形成AlN层。可由AlSiC或SiC等代替AlN来制造绝缘膜170。例如，SiC具有高于AlSiC或AlN的导热率，从而具有良好的散热性。
在此步骤之后，如图10C所示，第一实施例的图3BK、图4、图5A以及图5B所示的工艺用于执行从半导体器件从支撑衬底165分离、去除留在分离的半导体器件上的粘合剂到分割半导体器件的工艺。
因此，可制成根据第四实施例的半导体器件。
在第四实施例中，共源配线166和共漏配线168覆盖有绝缘膜170。本配置可防止共源配线和共漏配线的表面被氧化，还防止这种氧化导致配线腐蚀或导电特性的恶化。
由于共源配线166和共漏配线168不是通过粘合剂层164而是通过绝缘膜170与外部绝缘的，从而可提高粘合剂层164和支撑衬底165的材料选择的灵活性并可降低成本。
图11是示出根据第四实施例的半导体器件的安装实例的剖视图。
如图11所示，使用位于绝缘膜170和散热板172之间的粘合剂171在散热板172上方安装半导体器件。可使用在器件形成表面上或半导体器件的一侧形成的电极焊盘(未示出)，将半导体器件电耦合至外部。例如，散热板172由陶瓷材料(如Al2O3或AlN)或金属材料(如Cu或Al)制成。
参见图12A、图12B、图13AA到图13AZ以及图13BA到图13BL，在下文中描述第五实施例。
图12A和图12B示出根据第五实施例的半导体器件的实例。图12A是示出半导体器件的平面图。图12B示出沿图12A的点划线D-D′的剖面(在下文中称为截面D-D′)。图12A中的虚线表示当从半导体器件上方往下看时可能看不到的区域。图12B中的虚线表示在截面D-D′中可能未出现的部分。
在第五实施例中，如图12B所示，例如在厚度约为150μm的半绝缘SiC衬底181上方形成缓冲层182、无掺杂GaN层183、以及n型AlGaN层184。例如，尽管在第五实施例中用半绝缘SiC衬底181作为衬底，但是也可改为使用如GaN衬底或AlN衬底等。无掺杂GaN层183以及n型AlGaN层184包括用于使2DEG不活动的不活动区185和186。在第五实施例中，将缓冲层182、无掺杂GaN层183、以及n型AlGaN层184称为复合半导体层。
在n型AlGaN层184上方形成源电极187、栅电极188、漏电极(未示出)、共栅配线189、栅极端子190、源极端子191以及漏极端子192。
例如，在n型AlGaN层184上方形成SiN层作为钝化膜193。栅电极188和共栅配线189覆盖有钝化膜193。
源电极187通过籽晶金属层194电耦合至源极配线195。漏电极(未示出)通过籽晶金属层(未示出)电耦合至漏极配线196。根据第五实施例的半导体器件包括多组上述元件。
在半绝缘SiC衬底181的背面中，共源配线197形成为被籽晶金属层198埋置，并且共漏配线199形成为被籽晶金属层200埋置。
共源配线197通过通路201和202电耦合至源极配线195和源电极187。共漏配线199通过通路203和204电耦合至漏极配线196和漏电极(未示出)。
通路201耦合至共源配线197并形成在设置于半绝缘SiC衬底181中的通孔中，从而通过籽晶金属层198埋置通路201。在通路201上方并在穿通复合半导体层和钝化膜193的通孔中形成通路202，从而通过籽晶金属层205埋置通路202。
通路203耦合至共漏配线199并形成在设置于半绝缘SiC衬底181中的通孔中，从而通过籽晶金属层200埋置通路203。在通路203上方并在穿通复合半导体层和钝化膜193的通孔中形成通路204，从而通过籽晶金属层206埋置通路204。
共源配线197通过通路207和208耦合至源极端子191。通路207耦合至共源配线197并形成在设置于半绝缘SiC衬底181中的通孔中，从而通过籽晶金属层198埋置通路207。在通路207上方并在穿通复合半导体层和钝化膜193的通孔中形成通路208，从而通过籽晶金属层209埋置通路208。
共漏配线199通过通路210和211耦合至漏极端子192。通路210耦合至共源配线199并形成在设置于半绝缘SiC衬底181中的通孔中，从而通过籽晶金属层200埋置通路210。在通路210上方并在穿通复合半导体层和钝化膜193的通孔中形成通路211，从而通过籽晶金属层212埋置通路210。
当提供耦合至共源配线197的通路207和208、以及耦合至共漏配线199的通路210和211时，共源配线197和共漏配线199的电信号可输出到其上形成有复合半导体层的表面。此配置使得电信号能够例如使用电线很容易地输出到外部。
参见图13AA到图13AZ、图13BA到图13BL，在下文中描述根据第五实施例的半导体器件的制造方法。
基于图12B中的截面D-D′，示出图13AA到图13AZ、图13BA到图13BL。由于包括栅电极190、漏极配线196、漏电极以及电极焊盘的元件的位置，在图13AA到图13AZ、以及图13BA到图13BL中可不示出在截面D-D′上没有出现的元件。
在第五实施例中，制备厚度约为350μm的半绝缘SiC衬底181作为衬底。
如图13AA所示，例如，当在半绝缘SiC衬底181上方形成复合半导体层和源电极187之前，执行第一实施例的如图3AA到图3AF所示的工艺。
在此步骤之后，如图13AB所示，在n型AlGaN层184上并在与栅电极188、共栅配线189、栅极端子190相应的位置处形成包括开口214的抗蚀剂掩模213。开口214设置在与共栅配线189相应的位置处。
在此步骤之后，如图13AC和图13AD所示，例如，通过应用沉积和举离技术施加Ni和Au，在抗蚀剂掩模213的上表面上并在开口214的底面上形成沉积膜215，从而沉积膜215的Ni层具有约100nm的厚度并且沉积膜215的Au层具有约400nm的厚度。当去除抗蚀剂掩模213后，保留形成在开口214的底面上的沉积膜215作为栅电极188、共栅配线189和栅极端子190。
在此步骤之后，如图13AE所示，例如，通过等离子体CVD在n型AlGaN层184上形成SiN层作为钝化膜193，从而SiN层具有约500nm的厚度并覆盖源电极187、栅电极188、共栅配线189、栅极端子190以及漏电极(未示出)。
在此步骤之后，如图13AF所示，在与源电极187、通路202、204、208和210和漏电极相应的区域中形成包括开口217到221的抗蚀剂掩模216。开口217设置在与通路210相应的位置处。开口218设置在与通路204相应的位置处。开口219设置在与源电极187相应的位置处。开口220设置在与通路202相应的位置处。开口221设置在与通路208相应的位置处。
在此步骤之后，如图13AG所示，通过使用抗蚀剂掩模216进行干蚀刻，去除通过开口217到221暴露的钝化膜193，从而暴露n型AlGaN层184、源电极187以及漏电极。
在此步骤之后，如图13AH所示，通过干蚀刻选择性地去除复合半导体层，以形成通孔222到225。半绝缘SiC衬底181用作通孔222到225的底面。例如，Cl2气体可用于干蚀刻。
在此步骤之后，如图13AI所示，去除抗蚀剂掩模216。
在此步骤之后，如图13AJ所示，例如，通过由溅射施加Ti与Cu，在钝化膜193、源电极187以及漏电极的暴露表面上、以及通孔222到225的内壁上形成籽晶金属层226，从而籽晶金属层226的Ti层具有约50nm的厚度并且籽晶金属层226的Cu层具有约1μm的厚度。
在此步骤之后，如图13AK所示，在籽晶金属层226上形成包括开口的抗蚀剂掩模227，所述开口位于与通孔222到225相应的区域中。
在此步骤之后，如图13AL所示，例如，通过电镀在籽晶金属层226上形成Ni层228，从而Ni层228具有约2μm的厚度。
在此步骤之后，如图13AM所示，去除抗蚀剂掩模227。在此步骤之后，如图13AN所示，例如，通过离子研磨去除暴露的籽晶金属层226。从而，形成通路202、204、208和211。
在此步骤之后，如图13AO所示，例如，通过由溅射施加Ti、Pt以及Au，在钝化膜193、源电极187、通路202、204、208和211以及漏电极的暴露表面上形成籽晶金属层229，从而籽晶金属层229的Ti层具有约10nm的厚度、籽晶金属层229的Pt层具有约50nm的厚度并且籽晶金属层229的Au层具有约200nm的厚度。
在此步骤之后，如图13AP所示，在籽晶金属层229上形成包括开口的抗蚀剂掩模230，所述开口位于与源极配线195、漏极配线196以及通路202、204、208和211相应的区域中。
在此步骤之后，如图13AQ所示，例如，通过电镀形成Au膜231，从而Au膜231具有约6μm的厚度。
在此步骤之后，如图13AR所示，当去除抗蚀剂掩模230之后，在抗蚀剂掩模230的开口的底面上形成的Au膜231变为源极配线195、漏极配线196、源极端子191以及漏极端子192。
在此步骤之后，如图13AS所示，例如，通过离子研磨去除暴露的籽晶金属层229。
从而，可制造包括源极配线195和漏极配线196的半绝缘SiC衬底181。
在此步骤之后，如图13AT所示，例如使用粘合剂232将半绝缘SiC衬底181附贴至支撑衬底233，使得其上形成有复合半导体层的表面面对支撑衬底233。例如，可用蓝宝石衬底作为支撑衬底233。由于半导体器件在制成后从支撑衬底233分离，粘合剂232优选为热塑性粘合剂。
在此步骤之后，如图13AU所示，例如将半绝缘SiC衬底181的背面(即与其上形成有复合半导体层的表面相对的表面)抛光以使其变薄。例如，半绝缘SiC衬底181变薄之后的厚度约为150μm。
在此步骤之后，如图13AV所示，例如，通过由溅射施加Ti和Cu，在半绝缘SiC衬底181的背面上形成籽晶金属层234，从而籽晶金属层234的Ti层具有约20nm的厚度并且籽晶金属层234的Cu层具有约300nm的厚度。在此步骤之后，如图13AW所示，形成抗蚀剂掩模235以覆盖与通路201、203、207和210相应的区域。
如图13AX所示，例如，通过电镀在籽晶金属层234上形成Ni层236，从而Ni层236具有约2μm的厚度。在此步骤之后，当去除抗蚀剂掩模235后，如图13AY所示形成开口237到240。
在此步骤之后，例如，当通过离子研磨去除由开口237到240暴露的部分籽晶金属层234后，如图13AZ所示形成用于形成通孔的金属掩模241。
在此步骤之后，例如，如图13BA所示，金属掩模241用于通过使用SF6和O2的混合气体进行干蚀刻来形成沟槽242和243以及通孔244和245。例如，沟槽242和243的每一个的开口尺寸约为100μm×100μm。例如，通孔244和245的每一个的直径约为20μm。例如，沟槽242和243的每一个从半绝缘SiC衬底181的背面向下的深度约为70μm。例如，通孔244和245的每一个从半绝缘SiC衬底181的背面向下的深度约为60μm。
在此步骤之后，如图13BB所示，例如，使用硫磺酸和双氧水溶液的混合物去除金属掩模241。
在此步骤之后，如图13BC所示，例如，通过由溅射施加Ti和Cu，在半绝缘SiC衬底181的背面上、在沟槽242和243的内壁上以及在通孔244和245的内壁上形成籽晶金属层246，从而籽晶金属层246的Ti层具有约20nm的厚度并且籽晶金属层246的Cu层具有约300nm的厚度。
在此步骤之后，如图13BD所示，形成抗蚀剂掩模247，以覆盖与共漏配线197和共源配线199相应的区域。
在此步骤之后，如图13BE所示，例如，通过电镀在籽晶金属层246上形成Ni层248，从而Ni层248具有约2μm的厚度。在此步骤之后，如图13BF所示，去除抗蚀剂掩模247。
在此步骤之后，例如通过使用过硫酸铵溶液进行湿蚀刻，去除籽晶金属层246的Cu层。由于用于湿蚀刻的溶液能够很容易地渗透至沟槽242和243以及通孔244和245的内壁中，从而湿蚀刻能够比离子研磨更有效地去除在沟槽242和243以及通孔244和245的内壁上形成的Cu层。
在此步骤之后，例如，通过使用SF6气体进行干蚀刻，去除籽晶金属层246的Ti层。当去除Ti层之后，形成用于形成共漏配线197和共源配线199的金属掩模257。使用SF6气体的干蚀刻能够选择性地去除Ti层并抑制对Ni层的蚀刻。
在此步骤之后，如图13BH所示，通过使用SF6和O2的混合气体进行干蚀刻，用金属掩模257形成沟槽249和250。沟槽249和250的每一个从半绝缘SiC衬底181的背面向下的深度约为100μm。
当形成沟槽242和243之后，蚀刻已经预先形成的沟槽242和243和通孔244和245的底面。结果是，沟槽242变为通孔251并且通路211用作通孔251的底面，以及沟槽243变为通孔252并且通路208用作通孔252的底面。通孔244变为通孔253并且通路204用作通孔253的底面，并且通孔245变为通孔254并且通路202用作通孔254的底面。
在此步骤之后，如图13BI所示，例如，通过由溅射施加Ti和Cu，在金属掩模257上、沟槽249和250的内壁上、以及通孔251到254的内壁上形成籽晶金属层255，从而籽晶金属层255的Ti层具有约50nm的厚度并且籽晶金属层255的Cu层具有约1μm的厚度。
在此步骤之后，如图13BJ所示，例如通过电镀在籽晶金属层255上形成Cu层256。
在此步骤之后，如图13BK所示，例如通过CMP抛光其上形成有Cu层256的半绝缘SiC衬底181的表面，从而暴露半绝缘SiC衬底181。抛光的结果是，在半绝缘SiC衬底181中形成被埋置在沟槽249中的共漏配线199和被埋置在沟槽250中的共源配线197。
在此步骤之后，加热支撑衬底233，并将复合半导体层从支撑衬底233分离。在此步骤之后，当使用有机溶剂等去除留在复合半导体层上的支撑衬底233后，可获得如图13BL所示的半导体器件。
尽管本发明的实施例用如“第一”、“第二”或“第三”等进行编号，但是这些序号并不表示实施例的优先级。对本领域普通技术人员而言，多种其它变化和修改是显而易见的。
本文记载的所有实例和条件性语言旨在用作教导性目的，以帮助读者理解本发明和发明人对现有技术改进提出的概念，应将本文记载的所有实例和条件性语言解读为不是对这些具体记载的实例和条件的限制，说明书中这些实例的构成也不涉及对本发明的优点和不足的示出。尽管已经详细描述了本发明的实施例，但应理解的是，可对其进行各种改变、替代和改进，而不偏离本发明的精神和范围。
此外，术语“或”旨在表示包容性的“或”而不是排它性的“或”。即，除非另有申明或者从上下文明显看出来，否则术语“X采用A或B”旨在表示任意正常的包容性组合。即，下面的任意实例都满足用语“X采用A或B”：X采用A；X采用B；或X采用A和B在这两者。此外，本发明及所附权利要求中所使用的冠词“一(a或an)”应当被一般性地解读为表示“一个或多个”，除非另有申明或者从上下文明显看出其是指单数形式。

Claims (20)

1.一种半导体器件，包括：
复合半导体层，被设置在衬底上方；
多个源电极和多个漏电极，被设置在所述复合半导体层上方；
多个源极配线，设置在所述多个源电极上方，每个所述源极配线被耦接至对应的所述多个源电极之一；
多个漏极配线，设置在所述多个漏电极上方，每个所述漏极配线被耦接至对应的所述多个漏电极之一；以及所述源极配线和漏极配线交替布置在所述复合半导体层上方；
多个栅极配线，设置在所述复合半导体层上方，每个所述栅极配线被设置在每个所述源极配线之间，且每个所述栅极配线被耦接至共栅配线；
多个第一通路，每个所述第一通路被配置为穿通所述复合半导体层并被耦合至所述多个源电极中相应的一个源电极；
多个第二通路，每个所述第二通路被配置为穿通所述复合半导体层并被耦合至所述多个漏电极中相应的一个漏电极；
共源配线，被配置为被耦合至所述多个第一通路并被埋置在所述衬底中；以及
共漏配线，被配置为被耦合至所述多个第二通路并被埋置在所述衬底中，其中
所述共源配线和所述共漏配线被形成在所述衬底的背面中。
2.根据权利要求1所述的半导体器件，其中
所述衬底包含SiC、GaN、AlN以及Si之一。
3.根据权利要求1所述的半导体器件，其中
所述复合半导体层包括氮化物半导体。
4.根据权利要求1所述的半导体器件，其中
所述复合半导体层包括缓冲层、沟道层和电子供给层。
5.根据权利要求1所述的半导体器件，其中
所述源电极和所述漏电极的每一个为包含Ti和Al的多层膜。
6.根据权利要求1所述的半导体器件，其中
所述共源配线和所述共漏配线的每一根包含Cu。
7.根据权利要求1所述的半导体器件，还包括：
第三通路，被配置为穿通所述复合半导体层并被耦合至所述共源配线和所述共漏配线至少之一；以及
引出电极，被设置在所述复合半导体层上方并被配置为被耦合至所述第三通路。
8.根据权利要求7所述的半导体器件，其中：
所述第三通路包括：
停止层，被配置为穿通所述复合半导体层并被耦合至所述引出电极；以及
第四通路，被配置为被耦合至所述停止层、穿通所述衬底并被耦合至所述共源配线和所述共漏配线至少之一。
9.根据权利要求1所述的半导体器件，其中：
所述衬底包括第一配线沟槽和与该第一配线沟槽隔开设置的第二配线沟槽，其中
所述共源配线被埋置在所述第一配线沟槽中，以及
所述共漏配线被埋置在所述第二配线沟槽中。
10.根据权利要求1所述的半导体器件，其中：
所述源电极被耦合至设置在所述源电极上方的源极配线，
所述源极配线被耦合至所述第一通路，
所述漏电极被耦合至设置在所述漏电极上方的漏极配线，以及
所述漏极配线被耦合至所述第二通路。
11.根据权利要求1所述的半导体器件，还包括：
散热板，被配置为面对所述共源配线和所述共漏配线。
12.根据权利要求11所述的半导体器件，其中
所述散热板包含AlN。
13.根据权利要求1所述的半导体器件，还包括：
绝缘膜，被配置为覆盖所述衬底、所述共源配线和所述共漏配线。
14.根据权利要求13所述的半导体器件，其中
所述绝缘膜包含AlN、AlSiC和SiC之一。
15.一种半导体器件的制造方法，包括以下步骤：
在衬底上方形成复合半导体层；
在所述复合半导体层上方形成多个源电极和多个漏电极；
在所述复合半导体层上方形成多个栅电极和一共栅配线，所述共栅配线被耦接至所述多个栅电极；
在所述复合半导体层上方形成多个源极配线和多个漏极配线，每个所述源极配线被耦接至对应的所述多个源电极之一，而每个所述漏极配线被耦接至对应的所述多个漏电极之一；以及所述源极配线和漏极配线交替布置在所述复合半导体层上方；
在所述衬底背面中形成多个第一通孔和多个第二通孔；
通过蚀刻所述第一通孔和第二通孔，形成多个第一贯穿通孔和多个第二贯穿通孔；
在所述衬底背面中形成多个第一沟槽和多个第二沟槽；
所述第一沟槽被配置为被耦合至所述多个第一贯穿通孔，而所述第二沟槽被配置为被耦合至所述多个第二贯穿通孔；以及
通过用金属埋置所述多个第一贯穿通孔和所述多个第二贯穿通孔、所述述多个第一沟槽和所述多个第二沟槽，形成多个第一通路、一共源配线、多个第二通路以及一共漏配线，所述多个第一通路的每一个被配置为被耦合至所述多个源电极中相应的一个源电极，所述共源配线被配置为被耦合至所述多个第一通路，所述多个第二通路的每一个被配置为被耦合至所述多个漏电极中相应的一个漏电极，所述共漏配线被配置为被耦合至所述多个第二通路。
16.一种半导体器件的制造方法，包括以下步骤：
在衬底上方形成复合半导体层；
在所述复合半导体层上方形成多个源电极和多个漏电极；
在所述复合半导体层上方形成引出电极，并形成多个停止层，其中所述多个停止层被配置为穿通所述复合半导体层并被耦合至所述多个源电极、所述多个漏电极和所述引出电极；
在所述衬底中形成贯穿孔和配线沟槽，所述贯穿孔被配置为伸到所述停止层，所述配线沟槽被配置为被耦合至所述贯穿孔；以及
通过用金属埋置所述贯穿孔和所述配线沟槽，形成多个第一通路、一共源配线、多个第二通路、一共漏配线以及一第三通路，所述多个第一通路的每一个被配置为被耦合至所述多个源电极中相应的一个源电极，所述共源配线被配置为被耦合至所述多个第一通路，所述多个第二通路的每一个被配置为被耦合至所述多个漏电极中相应的一个漏电极，所述共漏配线被配置为被耦合至所述多个第二通路，所述第三通路被配置为被耦合至所述引出电极以及所述共源配线和所述共漏配线至少之一，其中
所述共源配线和所述共漏配线被形成在所述衬底的背面中。
17.根据权利要求16所述的半导体器件的制造方法，其中：
所述停止层包含Ni。
18.根据权利要求15所述的半导体器件的制造方法，其中：
所述配线沟槽包括第一配线沟槽和与该第一配线沟槽隔开设置的第二配线沟槽，以及
所述共漏配线的形成步骤包括：
通过用金属埋置所述第一配线沟槽，形成所述共源配线；以及
用金属埋置所述第二配线沟槽。
19.根据权利要求15所述的半导体器件的制造方法，其中：
所述金属包含Cu。
20.根据权利要求15所述的半导体器件的制造方法，其中：
所述配线沟槽的形成步骤包括：
在所述衬底中形成多个凹陷；以及
在包括所述凹陷的区域中形成所述配线沟槽，并在与所述多个凹陷的每一个相应的位置处形成贯穿孔。
CN201010552511.6A 2009-11-17 2010-11-17 半导体器件及半导体器件的制造方法 Expired - Fee Related CN102074571B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009261830A JP5604855B2 (ja) 2009-11-17 2009-11-17 半導体装置及びその製造方法
JP2009-261830 2009-11-17

Publications (2)

Publication Number Publication Date
CN102074571A CN102074571A (zh) 2011-05-25
CN102074571B true CN102074571B (zh) 2014-06-04

Family

ID=44010659

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201010552511.6A Expired - Fee Related CN102074571B (zh) 2009-11-17 2010-11-17 半导体器件及半导体器件的制造方法

Country Status (3)

Country Link
US (1) US8487375B2 (zh)
JP (1) JP5604855B2 (zh)
CN (1) CN102074571B (zh)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101155279B1 (ko) * 2009-09-01 2012-06-18 에스케이하이닉스 주식회사 반도체 메모리 소자
JP5888027B2 (ja) * 2012-03-14 2016-03-16 富士通株式会社 半導体装置の製造方法
JP6054620B2 (ja) * 2012-03-29 2016-12-27 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
US9136341B2 (en) 2012-04-18 2015-09-15 Rf Micro Devices, Inc. High voltage field effect transistor finger terminations
JP5970736B2 (ja) * 2012-04-27 2016-08-17 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
JP6003213B2 (ja) * 2012-05-17 2016-10-05 住友電気工業株式会社 半導体装置の製造方法
US9124221B2 (en) 2012-07-16 2015-09-01 Rf Micro Devices, Inc. Wide bandwidth radio frequency amplier having dual gate transistors
US9142620B2 (en) 2012-08-24 2015-09-22 Rf Micro Devices, Inc. Power device packaging having backmetals couple the plurality of bond pads to the die backside
US9917080B2 (en) 2012-08-24 2018-03-13 Qorvo US. Inc. Semiconductor device with electrical overstress (EOS) protection
US9202874B2 (en) 2012-08-24 2015-12-01 Rf Micro Devices, Inc. Gallium nitride (GaN) device with leakage current-based over-voltage protection
US9147632B2 (en) * 2012-08-24 2015-09-29 Rf Micro Devices, Inc. Semiconductor device having improved heat dissipation
US8988097B2 (en) 2012-08-24 2015-03-24 Rf Micro Devices, Inc. Method for on-wafer high voltage testing of semiconductor devices
US9070761B2 (en) 2012-08-27 2015-06-30 Rf Micro Devices, Inc. Field effect transistor (FET) having fingers with rippled edges
WO2014035794A1 (en) 2012-08-27 2014-03-06 Rf Micro Devices, Inc Lateral semiconductor device with vertical breakdown region
GB201217712D0 (en) * 2012-10-03 2012-11-14 Spts Technologies Ltd methods of plasma etching
US9325281B2 (en) 2012-10-30 2016-04-26 Rf Micro Devices, Inc. Power amplifier controller
CN103633046B (zh) * 2013-12-13 2017-03-15 苏州能讯高能半导体有限公司 半导体器件及其制造方法
JP6251071B2 (ja) 2014-02-05 2017-12-20 ルネサスエレクトロニクス株式会社 半導体装置
CN106170866A (zh) 2014-04-25 2016-11-30 美国休斯研究所 具有基材转移的iii‑v族材料结构上的fet晶体管
JP6174253B2 (ja) * 2014-05-26 2017-08-02 シャープ株式会社 窒化物系化合物半導体
US9455327B2 (en) 2014-06-06 2016-09-27 Qorvo Us, Inc. Schottky gated transistor with interfacial layer
WO2016031334A1 (ja) * 2014-08-27 2016-03-03 シャープ株式会社 窒化物半導体および窒化物半導体の製造方法
US9536803B2 (en) 2014-09-05 2017-01-03 Qorvo Us, Inc. Integrated power module with improved isolation and thermal conductivity
US10062684B2 (en) 2015-02-04 2018-08-28 Qorvo Us, Inc. Transition frequency multiplier semiconductor device
US10615158B2 (en) 2015-02-04 2020-04-07 Qorvo Us, Inc. Transition frequency multiplier semiconductor device
US10529802B2 (en) * 2017-09-14 2020-01-07 Gan Systems Inc. Scalable circuit-under-pad device topologies for lateral GaN power transistors
US10396766B2 (en) * 2017-12-26 2019-08-27 Texas Instruments Incorporated Parasitic capacitance cancellation using dummy transistors
DE112018007009T5 (de) * 2018-02-01 2020-11-05 Mitsubishi Electric Corporation Halbleitervorrichtung und Herstellungsverfahren für diese
US10707322B2 (en) * 2018-10-22 2020-07-07 Vanguard International Semiconductor Corporation Semiconductor devices and methods for fabricating the same
JP7215800B2 (ja) * 2019-02-19 2023-01-31 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法および半導体装置
TWI717745B (zh) * 2019-05-28 2021-02-01 大陸商聚力成半導體(重慶)有限公司 半導體裝置
US11411099B2 (en) * 2019-05-28 2022-08-09 Glc Semiconductor Group (Cq) Co., Ltd. Semiconductor device
US11152325B2 (en) * 2019-08-22 2021-10-19 Cree, Inc. Contact and die attach metallization for silicon carbide based devices and related methods of sputtering eutectic alloys
CN113690236B (zh) * 2021-06-30 2023-06-09 华灿光电（浙江）有限公司 高电子迁移率晶体管芯片及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1624901A (zh) * 2003-12-05 2005-06-08 海力士半导体有限公司 制造nand快闪器件的方法
US7012337B2 (en) * 2002-08-01 2006-03-14 Matsushita Electric Industrial Co., Ltd. Semiconductor device including a photosensitive resin covering at least a portion of a substrate having a via hole
CN101335247A (zh) * 2007-06-29 2008-12-31 富士通株式会社 半导体器件及其制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3035965B2 (ja) * 1990-03-28 2000-04-24 日本電気株式会社 半導体装置
JPH0595049A (ja) * 1991-10-01 1993-04-16 Oki Electric Ind Co Ltd 半導体装置及びその実装方法
US5514605A (en) * 1994-08-24 1996-05-07 Nec Corporation Fabrication process for compound semiconductor device
JPH1187504A (ja) * 1997-09-12 1999-03-30 Toshiba Corp 半導体装置の製造方法及び配線の形成方法
US6787462B2 (en) * 2001-03-28 2004-09-07 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device having buried metal wiring
JP4041660B2 (ja) * 2001-05-31 2008-01-30 ユーディナデバイス株式会社 半導体装置及びその製造方法
KR100623247B1 (ko) * 2003-12-22 2006-09-18 삼성에스디아이 주식회사 평판표시장치 및 그의 제조방법
TW200642268A (en) * 2005-04-28 2006-12-01 Sanyo Electric Co Compound semiconductor switching circuit device
WO2007105281A1 (ja) * 2006-03-10 2007-09-20 Fujitsu Limited 化合物半導体装置の製造方法及びエッチング液
JP4945216B2 (ja) * 2006-10-30 2012-06-06 株式会社東芝 高周波用半導体装置
JP2008263146A (ja) * 2007-04-13 2008-10-30 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US8003525B2 (en) * 2007-06-29 2011-08-23 Fujitsu Limited Semiconductor device and method of manufacturing the same
JP5106041B2 (ja) * 2007-10-26 2012-12-26 株式会社東芝 半導体装置
JP5401788B2 (ja) 2007-12-28 2014-01-29 富士通株式会社 窒化物半導体装置及びその製造方法
JP5386829B2 (ja) * 2008-01-30 2014-01-15 富士通株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7012337B2 (en) * 2002-08-01 2006-03-14 Matsushita Electric Industrial Co., Ltd. Semiconductor device including a photosensitive resin covering at least a portion of a substrate having a via hole
CN1624901A (zh) * 2003-12-05 2005-06-08 海力士半导体有限公司 制造nand快闪器件的方法
CN101335247A (zh) * 2007-06-29 2008-12-31 富士通株式会社 半导体器件及其制造方法

Also Published As

Publication number Publication date
JP5604855B2 (ja) 2014-10-15
CN102074571A (zh) 2011-05-25
JP2011108813A (ja) 2011-06-02
US20110115025A1 (en) 2011-05-19
US8487375B2 (en) 2013-07-16

Similar Documents

Publication Publication Date Title
CN102074571B (zh) 半导体器件及半导体器件的制造方法
US10230007B2 (en) Semiconductor element, method for manufacturing same, semiconductor substrate, and crystal laminate structure
CN109804456B (zh) 集成有工程化衬底的电子功率器件
US8916909B2 (en) Semiconductor device and method for fabricating a semiconductor device
CN102751192B (zh) 形成半导体器件和形成半导体晶体管的方法及半导体器件
EP2259346A2 (en) Light-emitting element and a production method therefor
US11164743B2 (en) Systems and method for integrated devices on an engineered substrate
CN104867898B (zh) 具有镀覆的引线框架的半导体器件及其制造方法
JP7118069B2 (ja) 縦型パワーデバイスのための方法およびシステム
TWI803485B (zh) 用於垂直氮化鎵蕭特基二極體的方法
CN104488086A (zh) 含有焊料的半导体器件、安装的含有焊料的半导体器件、含有焊料的半导体器件的制造方法和安装方法
KR101856687B1 (ko) 고전자이동도 트랜지스터 및 그의 제조방법
KR102059981B1 (ko) 반도체 디바이스와 그 제조 방법
US20120223367A1 (en) Method For Fabricating Semiconductor Wafers For The Integration of Silicon Components With Hemts, And Appropriate Semiconductor Layer Arrangement
CN104051518A (zh) 形成hemt半导体装置及其结构的方法
US8025783B2 (en) Method for producing a composite material, associated composite material and associated semiconductor circuit arrangements
US20170179222A1 (en) Semiconductor device
EP4084043A1 (en) Semiconductor element, method for manufacturing semiconductor element, semiconductor device, and method for manufacturing semiconductor device
CN103078026A (zh) 半导体发光元件及其制造方法
WO2021149189A1 (ja) 半導体装置の製造方法
CN105742337A (zh) 包括隔离结构的半导体器件以及制造半导体器件的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20140604

Termination date: 20201117