JP6003213B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造方法に関し、例えば、基板に貫通孔を形成する工程を含む半導体装置の製造方法に関する。

ＦＥＴ（Field Effect Transistor）におけるソースインダクタンス低減および放熱性向上のため、基板に貫通孔を形成し、背面から貫通孔を介しソース電極に電気的に接続する方法が知られている。例えば特許文献１には、基板をエッチングする際のマスクとしてニッケル膜を用いることが記載されている。

特開平２−１５２２３０号公報

ソース電極下の基板に貫通孔を形成すると、基板のエッチングによりソース電極の一部がエッチングされてしまう。そこで、ソース電極とは別に金属層を設け、金属層を貫通孔を形成する際のストッパとして用いることが考えられる。しかしながら、ソース電極とストッパである金属層とを形成するため、製造工数が増大する。

本発明は、上記課題に鑑みなされたものであり、製造工数を削減することを目的とする。

本発明は、基板の上面に形成された半導体層上に、ソース電極およびドレイン電極を形成する工程と、前記半導体層の上面にニッケルを含む単一の第１金属層を形成する工程と、前記ソース電極および前記ドレイン電極に挟まれる位置に前記第１金属層からなるゲート電極のパターンと、前記ゲート電極のパターンとは離間した位置に前記第１金属層からなる受けパターンと、を同時に形成する工程と、前記受けパターンをエッチングストッパとして、前記基板の下面から前記受けパターンに向かって前記基板および前記半導体層を貫通する貫通孔を形成するエッチング工程と、を含むことを特徴とする半導体装置の製造方法である。本発明によれば、製造工数を削減することができる。

本発明は、基板の上面に形成された半導体層上に、ソース電極及びドレイン電極を形成する工程と、前記半導体層上に前記ソース電極および前記ドレイン電極に挟まれる位置にゲート電極の開口を備え、前記ゲート電極のパターンとは離間した位置に受けパターンの開口を備えた開口部を有する樹脂層からなるマスクを形成する工程と、前記マスクの上面および前記開口部内の半導体層の上面にニッケルを含む単一の第１金属層を形成する工程と、前記マスクを除去することで、前記ソース電極および前記ドレイン電極に挟まれる位置に前記第１金属層からなるゲート電極のパターンと、前記ゲート電極のパターンとは離間した位置に前記第１金属層からなる前記受けパターンと、を同時に形成する工程と、前記受けパターンをエッチングストッパとして、前記基板の下面から受けパターンに向かって前記基板および前記半導体層を貫通する貫通孔を形成するエッチング工程と、を含むことを特徴とする半導体装置の製造方法である。本発明によれば、製造工数を削減することができる。

上記構成において、前記マスクを形成する工程の前に、前記半導体層上に、前記ソース電極および前記ドレイン電極の間の領域に開口部を有する絶縁膜を形成する工程を更に含み、前記マスクの前記開口部は、前記絶縁膜の開口部の幅よりも広く、且つ前記マスクの開口部の内側に前記絶縁膜の開口部を含んでなる構成とすることができる。

上記構成において、前記第１金属層からなる前記受けパターンは、前記ソース電極と電気的に接続されてなり、前記貫通孔の内部に第２金属層を形成する工程を更に含む構成とすることができる。

上記構成において、前記貫通孔は、塩素ガス、塩化ホウ素ガス、あるいは塩化ケイ素ガスの何れかを用いドライエッチングにより形成される構成とすることができる。

上記構成において、前記第１金属層上に第３金属層を形成する工程を更に含み、前記第１金属層からなる前記ゲート電極のパターンと前記第１金属層からなる前記受けパターンとを同時に形成する工程は、前記第１金属層および前記第３金属層からなる前記ゲート電極のパターンと前記第１金属層および前記第３金属層からなる前記受けパターンとを同時に形成する工程を含む構成とすることができる。

上記構成において、前記ソース電極は、前記受けパターンの両側に前記受けパターンと離間して形成され、前記ソース電極上と前記受けパターン上と前記離間した領域の上に連続して第４金属層を形成する工程を含む構成とすることができる。

本発明によれば、製造工数を削減することができる。

図１（ａ）から図１（ｅ）は、実施例１に係る半導体装置の製造方法を示す断面図（その１）である。 図２（ａ）から図２（ｅ）は、実施例１に係る半導体装置の製造方法を示す断面図（その２）である。 図３（ａ）から図３（ｃ）は、実施例１に係る半導体装置の製造方法を示す断面図（その３）である。 図４（ａ）および図４（ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図（その４）である。 図５（ａ）および図５（ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図（その５）である。 図６（ａ）および図６（ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図（その６）である。 図７は、半導体装置のフィンガを示す平面図である。 図８（ａ）から図８（ｃ）は、実施例１の変形例１を示す平面図である。 図９（ａ）および図９（ｂ）は、実施例１の変形例２を示す断面図である。

以下、図面を参照し、本発明の実施例について説明する。

図１（ａ）から図６（ｂ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図１（ａ）に示すように、基板１０の上面に半導体層１２が形成されている。基板１０は、例えばＳｉＣ（炭化シリコン）基板である。その他に、サファイア基板またはＧａＮ（窒化ガリウム）基板を用いることもできる。半導体層１２は、例えば窒化物半導体層であり、基板１０側からＡｌＮバッファ層、ＧａＮ電子走行層、ＡｌＧａＮ電子供給層およびＧａＮキャップ層が形成されている。半導体層１２は、例えばＭＯＣＶＤ（Metal
Organic Chemical Vapor Deposition）法を用い形成する。

図１（ｂ）に示すように、半導体層１２上に開口４２を有するフォトレジスト４０を形成する。図１（ｃ）に示すように、開口４２内およびフォトレジスト４０上にオーミック金属層１３を形成する。オーミック金属層１３は、例えば半導体層１２側からＴａ（タンタル）膜（膜厚が３０ｎｍ）、Ａｌ（アルミニウム）膜（膜厚が３００ｎｍ）であり、蒸着法を用い形成する。半導体層１２上の開口４２内にソース電極１４およびドレイン電極１６が形成される。

図１（ｄ）に示すように、リフトオフ法により、フォトレジスト４０上のオーミック金属層１３を除去する。半導体層１２上にソース電極１４およびドレイン電極１６を覆うように絶縁膜２２を形成する。絶縁膜２２は、例えばＣＶＤ法を用い形成された窒化シリコン膜である。図１（ｅ）に示すように、絶縁膜２２上に開口４６を有するフォトレジスト４４（樹脂層）を形成する。フォトレジスト４４をマスクに絶縁膜２２をエッチングする。これにより、半導体層１２の上面に、ソース電極１４とドレイン電極１６との間の領域に開口部４６を有する絶縁膜２２が形成される。

図２（ａ）に示すように、フォトレジスト４４を除去し、半導体層１２上に開口部４７ａおよび４７ｂを有するフォトレジスト４５（樹脂層からなるマスク）を形成する。開口部４６は逆テーパー形状を有する。フォトレジスト４５はリフトオフマスクとして用いられる。フォトレジスト４５は、ソース電極１４とドレイン電極１６とに挟まれた位置にゲート電極の開口４７ａを備えた開口部を有する。フォトレジスト４５は、ゲート電極の開口４７ａとは離間した位置に受けパターンの開口４７ｂを備える開口部を有する。フォトレジスト４５の開口部４７ａおよび４７ｂは、絶縁膜２２の開口部４６の幅よりも広く、且つその内側に絶縁膜２２の開口部４６を含んで形成される。

図２（ｂ）に示すように、フォトレジスト４５の上面および開口部４６内の半導体層１２の上面に半導体層１２側から第１金属層であるＮｉ（ニッケル）膜１９ａ（膜厚が５０ｎｍ）、その上に第３金属層であるＡｕ（金）膜１９ｂ（膜厚が４００ｎｍ）を例えば蒸着法を用い形成する。フォトレジスト４５を除去することにより、Ｎｉ膜１９ａからなるゲート電極のパターンおよびＮｉ膜１９ａからなる受けパターンを同時に形成する。これにより、ゲート電極１８（ゲート電極パターン）および金属層２０（受けパターン）が同時に形成される。ソース電極１４およびドレイン電極１６はゲート電極１８を挟むように形成される。図２（ｃ）に示すように、絶縁膜２２上にゲート電極１８および金属層２０を覆うように絶縁膜２４を形成する。絶縁膜２４は、例えばＣＶＤ法を用い形成された窒化シリコン膜である。

図２（ｄ）に示すように、ソース電極１４、ドレイン電極１６および金属層２０上の絶縁膜２２および２４に開口４８を形成する。図２（ｅ）に示すように、絶縁膜２４上に開口５２および５４を有するフォトレジスト５０を形成する。開口５２は、ドレイン電極１６上に形成され、開口５４は、ソース電極１４、金属層２０、およびソース電極１４と金属層２０との間の領域上に形成される。

図３（ａ）に示すように、開口５２および５４内並びにフォトレジスト５０上にシード層２６を形成する。シード層２６は、例えばスパッタ法を用い形成され、半導体層１２側からＴｉ膜およびＡｕ膜を含む。図３（ｂ）に示すように、シード層２６上に開口５２および５４を有するフォトレジスト５８を形成する。図３（ｃ）に示すように、フォトレジスト５８をマスクに、シード層２６上に金属層２８を形成する。金属層２８は、電解めっき法を用い形成されたＡｕ膜である。電解めっきの際は、シード層２６を介しめっきのための電流が供給される。フォトレジスト５０を除去する。金属層２８は、ソース電極１４上と金属層２０とが離間した領域（例えば金属層２０の両側に配置されたソース電極１４それぞれと金属層２０との間の離間された領域）の上に連続して形成する。

図４（ａ）に示すように、シード層２６を、金属層２８をマスクに除去する。フォトレジスト５０を除去する。これにより、ソース電極１４および金属層２０上に、ソース電極１４および金属層２０と電気的に接続される金属層３０（第４金属層）がシード層２６および金属層２８とから形成される。また、ドレイン電極１６上に、ドレイン電極１６と電気的に接続されたドレイン配線３２が形成される。図４（ｂ）に示すように、基板１０の半導体層１２が形成された上面を表面保護膜６２を介し基板６０に貼り付ける。表面保護膜６２は、例えばワックスまたは保護テープである。基板６０は例えばガラス基板である。基板１０の下面（基板１０における半導体層１２が形成された面と反対の面）を研磨する。これにより、基板１０を薄くする。

図５（ａ）に示すように、基板１０の下面上に開口６６を有するマスク層６４を形成する。マスク層６４は例えばＮｉ膜を含む。Ｎｉ膜を含むとは、例えば純ニッケル膜、またははニッケル膜に他の元素を含む金属層を指す。図５（ｂ）に示すように、マスク層６４をマスクに基板１０および半導体層１２をエッチングする。エッチングは、例えばフッ素系ガスおよび塩素系のガスを用いたドライエッチング法（例えばＲＩＥ（Reactive
Ion Etching）またはＩＣＰ（Inductively Coupled Plasma）エッチング）を用いる。例えば、基板１０のエッチングには、フッ化硫黄（ＳＦ_６）ガスを用いる。基板１０のエッチングガスとして、ＣＦ_４、ＮＦ_３などを用いることもできる。半導体層１２のエッチングには、塩素（Ｃｌ_２）ガスを用いる。半導体層１２のエッチングガスとして、塩化ホウ素（ＢＣｌ_３）ガスまたは塩化ケイ素（ＳｉＣｌ_４）ガスなどを用いることもできる。これにより、図５（ｂ）に示すように、基板１０および半導体層１２に貫通孔３４が形成される。例えば塩素系を用いたエッチングにおいては、Ｎｉはほとんどエッチングされない。よって、Ｎｉ膜１９ａが貫通孔３４を形成するエッチングストッパとして機能する。これにより、貫通孔３４は、Ｎｉ膜１９ａに接して形成される。このように、金属層２０（受けパターン）をエッチングストッパとして、基板１０の裏面から金属層２０（受けパターン）に向かって基板１０および半導体層１２を貫通する貫通孔３４を形成する。

図６（ａ）に示すように、マスク層６４を除去する。貫通孔３４内および基板１０の下面上に背面金属層３６（第２金属層）を形成する。背面金属層３６は、例えばめっき法を用い形成されたＡｕ膜である。図６（ｂ）に示すように、表面保護膜６２を除去することにより、基板６０を基板１０から剥離する。以上により、実施例１に係る半導体装置１００が完成する。

図７は、半導体装置のフィンガを示す平面図である。図７においては、フィンガ同士を接続する接続部およびパッド等の図示を省略し、各フィンガおよび貫通孔を図示している。図７に示すように、半導体層１２上には、複数のドレイン電極１６、複数のゲート電極１８、複数のソース電極１４および複数の金属層２０が形成されている。金属層２０に接続する貫通孔３４が設けられている。金属層２０の両側にはソース電極１４が形成されている。両ソース電極１４の両外側にはゲート電極１８が形成されている。さらに、ゲート電極１８の外側にドレイン電極１６が形成されている。各フィンガの幅Ｗは例えば３００μｍ、ソース電極１４の長さＬ２は例えば５μｍ、金属層２０の長さＬ３は例えば８０μｍ、金属層３０の長さＬ１は例えば１００μｍである。

実施例１によれば、図２（ｂ）に示すように、半導体層１２上に、Ｎｉ膜１９ａを含むゲート電極１８を形成する工程と、半導体層１２上にＮｉ膜１９ａを含む金属層２０を形成する工程と、を同時に実行する。このように、基板１０および半導体層１２に貫通孔３４を形成する際のエッチングストッパであり、ソース電極１４と電気的に接続される金属層２０を、ゲート電極１８と同時に形成する。これにより、金属層２０は、ゲート電極１８と同じ材料からなる。例えば、金属層２０の各層の膜厚および材料はゲート電極１８と同じである。よって、金属層２０を形成する製造工程を簡略化できる。

なお、実施例１においては、第１金属層としてＮｉ膜１９ａを例に説明したが、第１金属層は、ニッケルを含む単一の層であればよい。例えば、第１金属層は、純ニッケル膜、またはニッケル膜に他の元素を含む金属層でもよい。これにより、第１金属層を貫通孔３４を形成する際のエッチングストッパとして用いることができる。また、Ｎｉ膜１９ａを半導体層１２とのショットキー接合を形成する金属層として用いることができる。

さらに、金属層２０（Ｎｉ膜１９ａ、Ａｕ膜１９ｂ）をゲート電極１８と同時に形成する。すなわち、第１金属層（Ｎｉ１９ａ）からなるゲート電極パターンと受けパターンとを同時に形成する際に、第１金属層（Ｎｉ１９ａ）および第３金属層（Ａｕ膜１９ｂ）からなるゲート電極パターンと受けパターンとを同時に形成する。これにより、金属層２０とソース電極１４との膜厚を同程度にすることができる。よって、金属層２０およびソース電極１４上に形成する絶縁膜２４を段差なく形成することができ、金属層２８を平坦に形成することもできる。なお、金属層２０およびゲート電極１８として、Ｎｉ膜１９ａを単層で形成することもできる。しかしながら、この場合、Ｎｉ膜１９ａとソース電極１４との膜厚が異なるため、金属層２８を平坦に形成することが難しくなる。このため、金属層２０およびゲート電極１８を形成する場合には、Ｎｉ膜１９ａおよびＡｕ膜１９ｂを連続して形成し、金属層２０とゲート電極１８との膜厚を同じ膜厚にすることが好ましい。また、第３金属層はＡｕ膜以外でもよい。第３金属層は、ゲート電極の低抵抗層としても用いるため、第１金属層より低抵抗率の材料であることが好ましい。

図４（ａ）に示すように、金属層３０は、ソース電極１４と、金属層２０と、ソース電極１４と金属層２０とが離間した領域と、の上に連続して形成される。金属層３０は、ソース電極１４および金属層２０に電気的に接続される。これにより、ソース電極１４と金属層２０との間を一体に形成することができる。また、金属層２０とソース電極１４とが電気的に接続され、貫通孔３４の内部に背面金属層３６が形成されている。これにより、ソース電極１４と背面金属層３６とを電気的に接続することができる。よって、ソースインダクタンスを低減できる。

図２（ｄ）に示すように、ソース電極１４と金属層２０とは重なっていない。これにより、ソース電極１４と金属層２０との上面がほぼ平面となる。よって、図２（ｅ）に示すように、フォトレジスト５０に開口５４を設ける際に開口５４内にフォトレジスト５０が残存することを抑制できる。このように、図２（ｄ）以降の製造工程が容易となる。さらに、図４（ａ）において、金属層３０の上面を平坦化できる。

図２（ｄ）に示すように、ソース電極１４と金属層２０とは離間していてもよい。この場合、ソース電極１４と金属層２０との間には他の金属層が形成されていないことが好ましい。これにより、ソース電極１４と金属層２０との距離を小さくできる。さらに、ソース電極１４と金属層２０との間には絶縁膜２２および２４が形成されていることが好ましい。これにより、金属層３０上をより平坦化できる。さらに、平坦化のためには、前述の通り、ソース電極１４と金属層２０との上面はほぼ同じ高さであることが好ましい。

図７のように、ソース電極１４、ゲート電極１８およびドレイン電極１６は金属層２０の両側に形成されている。このように、マルチフィンガタイプのＦＥＴにおいて、ソース電極１４に隣接する金属層２０を貫通孔３４を介し接地できる。さらに、ソース電極１４と金属層２０とは、金属層３０により電気的に接続される。これにより、ソース電極１４をインダクタンスの影響が少なく接地できる。かつ、マルチフィンガＦＥＴの面積を小さくできる。

図５（ｂ）に示すように、貫通孔３４は、基板１０における半導体層１２が形成された面と反対の面から基板１０および半導体層１２をエッチングすることにより形成する。この際、Ｎｉ膜１９ａがエッチングストッパとなる。

図８（ａ）から図８（ｃ）は、実施例１の変形例１を示す平面図である。図８（ａ）に示すように、金属層２０の両側にソース電極１４が形成されていてもよい。図８（ｂ）に示すように、ソース電極１４は金属層２０を囲むように形成されていてもよい。図８（ｃ）に示すように、金属層２０は、楕円様形状でもよい。このように、金属層２０の形状は四角でも楕円でも他の形状でもよい。ソース電極１４は金属層２０の少なくと一方に設けられていればよい。また、図示しないが、図８（ａ）から図８（ｃ）に示すように、金属層２０の両側にソース電極１４が設けられることにより、図７に示すように、マルチフィンガタイプのＦＥＴに適用することができる。

なお、実施例１は、金属層２０をソース電極１４に形成する例であるが、それ以外に、金属層２０をソースパッドに形成することもできる（図示なし）。さらに、金属層２０をドレイン電極１６、ドレインパッドあるいはゲートパッドに形成することもできる（図示なし）。

図８（ａ）から図８（ｃ）の平面において、貫通孔３４は、金属層２０に含まれるように形成されることが好ましい。これにより、貫通孔３４を形成する際に、金属層２０以外がエッチングされることを抑制できる。

図９（ａ）および図９（ｂ）は、実施例１の変形例２を示す断面図である。図９（ａ）を参照し、実施例１の図１（ｅ）の後、フォトレジスト４４を除去する。絶縁膜２２の上面および開口４６内の半導体層１２の上面にＮｉ膜１９ａ（第１金属層）、その上にＡｕ膜１９ｂ（第３金属層）を、スパッタ法または蒸着法を用い形成する。図９（ｂ）に示すように、ゲート電極パターンおよび受けパターンを形成するためのフォトレジストパターン６８を形成する。フォトレジストパターン６８をマスクにＡｕ膜１９ｂおよびＮ１膜１９ａをエッチングする。Ｎｉ膜のエッチャントとしては例えば硝酸を用いる。これにより、図２（ｂ）に示すように、Ｎｉ膜１９ａからなるゲート電極のパターンと受けパターンとが同時に形成される。その他の工程は実施例１と同じであり説明を省略する。実施例２の変形例２によっても、製造工程を削減できる。このように、蒸着法およびリフトオフ法以外の方法を用いゲート電極のパターンと受けパターンとを形成することもできる。

実施例１およびその変形例において、基板１０は炭化シリコン基板、サファイア基板または窒化ガリウム基板であることが好ましい。このような基板１０は、エッチングレートが遅い。よって、ほとんどエッチングされないＮｉ膜１９ａを貫通孔３４形成の際のエッチングストッパとして用いる。よって、ゲート電極１８と同じ材料により金属層２０を形成できる。

また、半導体層１２は窒化物半導体層であることが好ましい。窒化物半導体を用いたＦＥＴにおいては、Ｎｉ膜１９ａをゲート電極１８のショットキー接合を形成する金属層として用いることができる。よって、金属層２０とゲート電極１８とを同時に形成することができる。なお、窒化物半導体層は、例えばＧａＮ層、ＩｎＮ層、ＡｌＮ層、ＩｎＧａＮ層、ＡｌＧａＮ層、ＩｎＡｌＮ層およびＩｎＡｌＧａＮ層の少なくとも一層を含む層とすることができる。

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０ 基板
１２ 半導体層
１４ ソース電極
１６ ドレイン電極
１８ ゲート電極
１９ａ Ｎｉ膜
１９ｂ Ａｕ膜
２０ 金属層
３０ 金属層
３４ 貫通孔
３６ 背面金属層

Claims (7)

1. 基板の上面に形成された半導体層上に、ソース電極およびドレイン電極を形成する工程と、
   前記半導体層の上面にニッケルを含む単一の第１金属層を形成する工程と、
   前記ソース電極および前記ドレイン電極に挟まれる位置に前記第１金属層からなるゲート電極のパターンと、前記ゲート電極のパターンとは離間し、かつ両側に位置する前記ソース電極とは離間した位置に前記第１金属層からなる受けパターンと、を同時に形成する工程と、
   前記受けパターンをエッチングストッパとして、前記基板の下面から前記受けパターンに向かって前記基板および前記半導体層を貫通する貫通孔を形成するエッチング工程と、
   前記受けパターンの上面および前記ソース電極の上面に接触し、前記両側のソース電極のうち一方から他方にかけて連続し、かつ前記受けパターンと前記両側のソース電極とを覆う第４金属層を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
2. 基板の上面に形成された半導体層上に、ソース電極及びドレイン電極を形成する工程と、
   前記半導体層上に前記ソース電極および前記ドレイン電極に挟まれる位置にゲート電極の開口を備え、前記ゲート電極のパターンとは離間し、かつ両側に位置する前記ソース電極とは離間した位置に受けパターンの開口を備えた開口部を有する樹脂層からなるマスクを形成する工程と、
   前記マスクの上面および前記開口部内の半導体層の上面にニッケルを含む単一の第１金属層を形成する工程と、
   前記マスクを除去することで、前記ソース電極および前記ドレイン電極に挟まれる位置に前記第１金属層からなるゲート電極のパターンと、前記ゲート電極のパターンとは離間した位置に前記第１金属層からなる前記受けパターンと、を同時に形成する工程と、
   前記受けパターンをエッチングストッパとして、前記基板の下面から受けパターンに向かって前記基板および前記半導体層を貫通する貫通孔を形成するエッチング工程と、
   前記受けパターンの上面および前記ソース電極の上面に接触し、前記両側のソース電極のうち一方から他方にかけて連続し、かつ前記受けパターンと前記両側のソース電極とを覆う第４金属層を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
3. 前記マスクを形成する工程の前に、前記半導体層および前記ソース電極の上に、前記ソース電極間の領域および前記ソース電極と前記ドレイン電極との間の領域に開口部を有する絶縁膜を形成する工程を更に含み、
   前記マスクの前記開口部は、前記絶縁膜の開口部の幅よりも広く、且つ前記マスクの開口部の内側に前記絶縁膜の開口部を含んでなり、
   前記第４金属層は、前記両側のソース電極のうち一方から他方にかけて、前記絶縁膜を介して前記受けパターンと前記両側のソース電極とを覆うことを特徴とする請求項２記載の半導体装置の製造方法。
4. 前記第１金属層からなる前記受けパターンは、前記ソース電極と電気的に接続されてなり、前記貫通孔の内部に第２金属層を形成する工程を更に含むことを特徴とする請求項１または２記載の半導体装置の製造方法。
5. 前記貫通孔は、塩素ガス、塩化ホウ素ガス、あるいは塩化ケイ素ガスの何れかを用いドライエッチングにより形成されることを特徴とする請求項１または２記載の半導体装置の製造方法。
6. 前記第１金属層上に第３金属層を形成する工程を更に含み、
   前記第１金属層からなる前記ゲート電極のパターンと前記第１金属層からなる前記受けパターンとを同時に形成する工程は、前記第１金属層および前記第３金属層からなる前記ゲート電極のパターンと前記第１金属層および前記第３金属層からなる前記受けパターンとを同時に形成する工程を含むことを特徴とする請求項１または２記載の半導体装置の製造方法。
7. 前記半導体層および前記ソース電極の上に絶縁膜を形成する工程を更に含み、
   前記第４金属層は、前記両側のソース電極のうち一方から他方にかけて、前記絶縁膜を介して前記受けパターンと前記両側のソース電極とを覆う請求項１記載の半導体装置の製造方法。

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