CN102057431A

CN102057431A - 混合式激光二极管驱动器

Info

Publication number: CN102057431A
Application number: CN2009801221691A
Authority: CN
Inventors: T·D·里斯; 浅田昭广; D·S·史密斯
Original assignee: Intersil Inc
Current assignee: Intersil Corp
Priority date: 2008-06-09
Filing date: 2009-06-05
Publication date: 2011-05-11
Anticipated expiration: 2029-06-05
Also published as: KR101286385B1; WO2009152047A2; WO2009152047A3; US20110228661A1; US8018809B2; JP2011523216A; TWI455122B; CN102057431B; US20090073829A1; KR20110015012A; JP5421989B2; US8094533B2; TW201001411A

Abstract

一种混合式LDD包括读取通道，其选择性地输出读取电流；多个写入通道，各个写入通道选择性地输出不同的写入电流；以及振荡器通道，其选择性地输出振荡器电流。另外，该混合式LDD包括可编程LDD控制器，其从外部控制器接收多个启用信号，并且基于该启用信号来控制至少由该写入通道所输出的电流时序。该可编程LDD控制器亦可基于该启用信号来控制由该读取通道以及该振荡器通道所输出的电流时序。还提供了另外以的及替代性的实施例。

Description

混合式激光二极管驱动器

优先权声明

本申请主张2008年11月25日所提交的美国非临时专利申请No.12/277,912的优先权(律师档案No.ELAN-01168US2号)。本申请案亦主张2008年9月16日所提交的美国临时专利申请No.61/097,511号的优先权(律师档案No.ELAN-01168US1)。本申请案亦主张2008年6月9日所提交的美国临时专利申请No.61/060,086号的优先权(律师档案No.ELAN-01168US0)。上述各个申请通过引用纳入本文中。

本申请与2007年5月16日所提交的名称为“包括解码器的混合式激光二极管驱动器(HYBRID LASER DIODE DRIVERS THAT INCLUDE A DECODER)”的美国专利申请No.11/749,636(律师档案No.ELAN-01144US1号)相关。本申请案还与在2007年5月16日所提交的名称为“包括状态机的混合式激光二极管驱动器(HYBRID LASER DIODE DRIVERS THAT INCLUDE A STATE MACHINE)”的美国专利申请案No.11/749,703号(律师档案No.ELAN-01144US2号)相关。上述各个申请通过引用纳入本文中。

背景技术

在关于诸如CD、DVD等的光盘技术的产品领域中，存在增加存储容量与数据转移速度的趋势。另外，诸如介质类型、写入速度、盘片格式、以及驱动光学件的因素使特定的写入策略成为必要。为了具有竞争性并且夺取市场占有率，存在增加由单个激光二极管驱动器(LDD)所支持的特征(例如，格式)的数目趋势，由此使单个LDD能够支持CD与DVD两种技术、也支持诸如蓝光光盘(BD)的新颖技术，但不限于这些。

随着LDD所支持的特征数目增加，常规LDD遭受更多引脚需求。举例而言，常规LDD对每个所支持的输出电流电平要求一个模拟线路和/或一个数字线路(或一对)，其随着增加所支持的输出电流电平，造成高引脚计数。此外，各个线路受到噪声拾起或时序不准确，而导致不良的波形保真。另外，由于对写入电流以及振荡器时序两者的输出驱动的远程控制，所以常规LDD还遭受时序误差。

为了解决常规激光驱动器这些问题，制造者开始将写入策略生成器(WSG)纳入LDD内。然而，尽管策略生成器型激光二极管(WSG LDD)解决上述所提及的常规激光驱动器的这些问题，该WSG LDD包括大量复杂的数字电路。这些数字电路的成本昂贵。另外，这种数字电路增加LDD的功耗以及热输出。此外，许多客户不愿将复杂的控制器芯片从常规型改变至WSG型。如果客户愿意作出前述改变，这些客户难以学习使用以及支持在WSG LDD内的写入策略生成器。

发明内容

本发明的诸实施例涉及混合式激光二极管激光器(LDD)，其响应于接收到来自外部控制器的启用信号而驱动激光二极管。在特定实施例中，混合式LDD配置成与激光二极管位于同一个光学拾取单元(OPU)上，其中该光学拾取单元通过软电缆连接至控制器，并且其中该控制器在主板上。

根据一个实施例，混合式LDD包括读取通道，其选择性地输出读取电流；多个写入通道，多个写入通道的每一个选择性地输出不同的写入电流；以及振荡器通道，其选择性地输出振荡器电流。另外，该混合式LDD包括可编程LDD控制器，其从外部控制器接收多个启用信号，并且基于该多个启用信号来控制至少由该写入通道所输出的电流时序。该可编程LDD控制器亦可基于该启用信号来控制由该读取通道以及该振荡器通道所输出的电流时序。

根据一个实施例，该可编程LDD控制器包括解码器，其接收多个启用信号，并且响应于该多个启用信号而激活多个解码器输出线路中的一个。另外，该可编程LDD可包括多个输出控制器，多个输出控制器的每一个是可编程的，从而响应于该解码器输出线路的一个或多个变为有效而产生输出。该多个输出控制器可至少包括写入输出控制器以及振荡器控制器。

根据一个实施例，由LDD控制器从该外部控制器所接收的启用信号经过格雷编码(Gray coded)，使得每次仅改变这些启用信号中的一个。另外，根据一个实施例，该启用信号中的没有信号改变其状态两次，且启用信号中的另一个不在此两次改变之间改变其状态。该LDD控制器基于启用信号来控制由读取通道、写入通道、以及振荡器通道所输出的电流时序。

本发明内容不旨在成为本发明诸实施例的完整描述。更多以及替代性实施例，本发明的特征、方面、以及优势将从下文所提及的详细描述、附图、以及权利要求而变地更为显而易见。

附图简述

图1是说明示例性的常规激光二极管驱动器(LDD)的高级框图。

图2是图1的常规LDD的示例性时序图。

图3是说明示例性的写入策略生成器(WSG)型LDD的高级框图。

图4是图3的WSG LDD的示例性时序图。

图5A是示例性混合式LDD的高级框图。

图5B是根据本发明的另一实施例的混合式LDD的高级框图。

图5C是根据本发明的又另一实施例的混合式LDD的高级框图。

图5D根据本发明的实施例示出图5C的LDD控制器中的一些附加细节。

图5E根据本发明的一个实施例说明串行控制寄存器可如何与译码信号互动来进行器件活动的可编程选择。

图6A是根据本发明的一个实施例的另一种混合式LDD(称作WSG混合式LDD)的高级框图。

图6B是根据本发明的一个实施例的替代性的WSG混合式LDD的高级框图。

图7是根据本发明的另一实施例的另外一种混合式LDD(称作开关栅型混合式LDD)的高级框图。

图8说明各种示例性I_OUT信号，其可针对用于向R型介质写入的任意标记间隔信号生成。

图9说明各种示例性I_OUT信号，其可针对用于向RW型介质写入的任意标记间隔信号生成。

图10A说明示例性2位格雷码转换图。

图10B说明示例性3位格雷码转换图。

图10C说明示例性4位格雷码转换图。

图11A说明包括4种不同状态的示例性I_OUT信号。

图11B是格雷码转换图，其示出可如何一次改变一个位以从图11A所示的I_OUT电平中的任一个转换至下一个电平。

图12A说明包括7种不同状态的示例性I_OUT信号。

图12B是格雷码转换图，其示出可如何一次改变一个位以从图12A所示的I_OUT电平中的任一个转换至下一个电平。

图13A说明包括9种不同状态的示例性I_OUT信号。

图13B是格雷码转换图，其示出假设除了芯片启用(ENA)线路以外还使用4个启用线路时，可如何一次改变一个位以从图13A所示的I_OUT电平中的任一个转换至下一个电平。

图13C是格雷码转换图，以用于描述除了该芯片启用(ENA)线路以及附加的写入启用线路之外，可如何仅使用3个启用线路而完成图13A的I_OUT信号的转换。

图14A说明包括10种不同状态的示例性I_OUT信号。

图14B是格雷码转换图，其示出可如何改变一个位以从图14A所示的I_OUT电平中的任一个转换至下一个电平。

图15A是示出包括称作U型翻转(U-turns)的示例性格雷编码写入启用(WEN)信号的时序图。

图15B是示出根据本发明特定实施例的避免U型翻转的示例性格雷编码写入启用(WEN)信号的时序图。

图15C是图15A中所示的标记5T以及7T的格雷码转换图，其说明发生U型翻转。

图15D是图15B中所示的标记5T以及7T的格雷码转换图，其说明避免U型翻转。

图16A是根据本发明的一个实施例的解码器的串行可配置读取启用逻辑的示意图。

图16B是根据本发明的一个实施例的解码器的串行可配置写入电平启用逻辑的示意图。

图17是根据本发明的一个实施例的解码器的串行可配置振荡器电平启用逻辑的示意图。

图18A说明典型状态机的示例性示意图。

图18B说明任意状态机的示例性状态图。

图19A说明包括10种不同状态的示例性I_OUT信号。

图19B是产生图19A的I_OUT信号的写入策略的对应状态图。

图19C说明状态机，其中输出线路还用作图19A的写入策略的状态线路。

图20说明用于实现图19A的写入策略的图19C的状态机的示例性状态图。

图21是有益于描述图20中该状态图如何作用的示例性格雷码转换图。

图22说明根据本发明一个实施例的示例性状态图，其用来说明如何使用两个位以在示意图的状态中进行转换。

图23说明根据本发明一个实施例的示例性状态图，其用来说明如何使用三个启用线路以在示意图的状态中进行转换。

图24说明根据本发明的一个实施例的在其输出端处附加解码器的标准状态机的示例性细节。

图25说明根据本发明的一个实施例的具有嵌入式解码器的状态机。

图26说明根据本发明的一个实施例的具有嵌入式解码器以及状态存储器的状态机。

具体实施方式

在附图中，类似的附图标记或字符在整篇文章中指示相同或类似的组件。然而，这不意谓着在不同附图中编号相同的组件必须是相同的。此外，附图标记的最左边数字指示第一次讨论该组件于其中的附图。

图1是示出数据存储装置的示例性常规激光二极管驱动器(LDD)110的高级框图，其中LDD经软电缆104与驱动控制器102(例如：主机)通信。该数据存储装置例如可以是光学存储装置，其包括可存储用户数据于其上的光盘介质。该LDD 110驱动激光二极管108，从而从该光盘介质读取数据以及将数据写入该光盘介质。该LDD 110位于光学拾取单元(OPU)上，并且该控制器102位于主板上，用软电缆104来允许两者之间的通信。

在所示示例性实施例中，LDD 110被示成包括一个读取通道、四个写入通道、以及一个振荡器通道。LDD 110被示成还包括偏置电路112，其接收来自该控制器102的芯片启用(ENA)信号。当经由该ENA来启用该LDD 110时，该偏置电路生成用于偏置该LDD 110的模拟电路(例如，放大器、驱动器等等)的偏置电压以及偏置电流。当经由该ENA无法启用该LDD 110时，该LDD将不驱动该激光二极管108。另外，该ENA可直接在逻辑上禁用输出。

该读取通道包括放大器121、电子开关S1、以及读取驱动器131。该读取通道接收来自该控制器102的电平输入(INR、亦称作IN1)信号以及读取启用(REN)信号。INR信号为由该控制器102所生成的模拟电流或电压信号，其用于描述启用该读取通道时由该读取通道所输出的信号的振幅。该REN信号指定何时启用该读取通道，并且因而可被称作时序或启用信号。该放大器121对该IN1信号执行预放大。当启用该读取通道时，该读取驱动器131对该放大器121所输出的信号执行进一步放大。由该REN信号所控制的开关S1用于启用或禁用该读取通道。开关S1被示成位于该读取驱动器131外部，但是可位于该读取驱动器131内部。

尽管可存在或多或少的写入通道，示出了四个写入通道。所示的每个写入通道包括放大器、电子开关、以及写入驱动器。举例而言，所示的接收IN2信号以及写入启用(WEN2)信号的写入通道中的一个包括放大器122、电子开关S2、以及写入驱动器132。为启用快速切换，该开关S2优选为位于该写入驱动器132内。IN2信号为由控制器102所生成的模拟电流或电压信号，其用于指定当启用该写入通道时的由该写入通道所输出的信号的振幅。该WEN2信号是指定何时启用该写入通道的时序信号。该放大器122对该IN2信号执行预放大。当启用该写入通道时，该写入驱动器132对该放大器122所输出的信号执行进一步放大。由该WEN2信号所控制的开关S2用于启用或禁用该写入通道。其余的写入通道也类似，且因而不需进一步详细描述。因为这些写入启用信号用于控制时序，所以这些信号亦可被称作时序或启用信号。

所示的振荡器通道包括放大器151、放大器152、振荡器153、开关S6、以及振荡器驱动器154。通过使用电阻器RAMP(在该LDD 110外部但是在OPU上)，该放大器151向该振荡器驱动器154提供信号，该信号用于指定由该振荡器驱动器154所输出的信号的振幅。通过使用电阻器RFREQ(在该LDD 110外部但是在OPU上)，该放大器152向该振荡器153提供信号，该信号用于指定由该振荡器153所输出的信号的频率。该振荡器153的振荡输出控制该振荡器驱动器154的开关S6，由此输出使用这些电阻器RAMP以及RFREQ指定振幅与频率的振荡信号。该振荡器153由该控制器102经由振荡器启用(OSCEN)信号而控制，该OSCEN信号通过该软电缆104而提供。因此，该振荡器通道仅在启用该振荡器153时提供振荡输出。

图1中仅示出一个激光二极管(即，108)。可加入一个或多个另外的激光二极管，使得该常规LDD支持多重(例如，CD、DVD、BD)格式。在此情形下，将存在选择网络以用于指定所要驱动的激光二极管。该控制器102将经由通过该软电缆104的附加连接来控制该选择网络。

所有ENA、INR-IN5、REN、WEN2-WEN5、以及OSCEN是从该控制器102通过该软电缆104而向该LDD 110提供的。当一次启用的通道超过一个时，多重通道的输出被相加在一起以产生驱动该激光二极管108输出电流I_OUT驱动信号。亦可一次启用单个通道。图2中所示的示例性时序图说明可如何相加或单独使用这些驱动器的各种输出以生成驱动该激光二极管108的I_OUT信号。乍看之下可存在REN、OSCEN、以及WEN2-WEN5信号的每个组合的可用输出电流I_OUT似乎是可能的。但情况并非如此。写入策略需要非常精确的振幅以及时间来适当地标记该介质。由于如此，所以通常输出电流的可用组合是非常少的。当向该介质写入时，读取电流一直导通，从而导致该读取电流被相加到(一个或多个)所选择的写入通道的电流，由此生成I_OUT。当从该介质读取时，该振荡器一直导通，从而导致该振荡器通道的输出被相加到该读取通道的输出，由此生成I_OUT。在写入期间，该振荡器取决于驱动设计者的决定而可能导通或不导通。

使用写入启用的一个可行方式是具有当启用一个并且仅启用一个WEN时所确定的不同输出电流。此方法所连带的问题是所有输出驱动器的总尺寸过高，从而造成成本过高以及反应迟缓。实际上各种输出电平是通过仅以一些特定组合(与使用所有可能组合相反)将各种写入电流加在一起而取得的。由于写入过程的精确电流需求，所以通常对每个控制引脚造成一个输出电平。因为写入电流必须被总计在一起，所以电流在低值到高值之间切换时存在的最为严重的是时序毛刺问题。这种问题发生在开始以及结束该标记的最为关键时刻。

现在参考图3，所示的示例性写入策略生成器(WSG)型LDD 310包括偏置电路112、基准电路314、写入策略生成器(WSG)316、串行接口318、以及各种寄存器、数-模转换器(DAC)、振荡器、放大器、以及驱动器，将在下文中对前述组件进行讨论。控制器102通过软电缆104与该LDD 310进行通信。

该偏置电路112当接收来自该控制器102的芯片启用(ENA)信号时生成用于对该LDD 310的模拟电路进行偏置的偏置电压以及电流。该ENA也直接地启用输出。接收来自该控制器112的ISLOPE信号并且连接至该OPU上的RSET电阻器的基准电路314生成向LDD 310的各种数模转换器(DAC)提供的各种基准电压以及电流。

该串行接口318接收来自该控制器102的串行启用(SEN)信号以及串行时钟(SCLK)信号。另外，双向串行数据输入/输出(SDIO)线路允许该控制器102经由SER总线319而将数据写入和/或读取自该LDD 310内的寄存器。举例而言，可使用SDIO、串行接口、以及该串行(SER)总线319提供写入策略更新。该SER总线319包括数据总线部分(例如8位宽)以及地址总线部分(例如7位宽)。

包括数字电路的写入策略生成器(WSG)316向WSG总线317提供数字信号(例如，各种时序信号的集合)，这些数字信号用于可取决于例如介质，CD、DVD或BD标准，和/或所支持速度来实现适当的写入策略。该WSG 316接收来自该控制器102的数据时钟(CLK)信号以及读写模式(RWB)信号。举例而言，低RWB信号可指示写(WRITE)，且高RWB信号可指示读(READ)，反之亦然。该WSG 316亦接收标示为NRZ(不归零)的数据线路，其用于指定何时要将标记写入盘片上。所示的WSG 316亦接收使用于DVD RAM型介质的岸/沟条(land/groove bar)(LGB)信号。在这种介质中，这些标记被制作在该介质的岸部分以及沟部分两者中。写入电流的需求在写入岸或沟时是不同的。

所示的该LDD 310的读取通道包括读取DAC 322、放大器326、以及读取驱动器328。该读取DAC 322输出具有由在读取寄存器321中所指定的数字数据电平所指定的电平的模拟信号，其可由该控制器102经该串行接口318以及该SER总线319进行更新。该控制器102亦可提供模拟INR信号，其由加法器324被相加到该读取DAC的输出。该读取DAC 322的输出(具有或不具所相加的INR)被提供至放大器326，并且该放大器326的输出被提供至该读取驱动器328。该WSG 316通过经由该WSG总线317的一个或多个线路来控制该开关S1，从而可控制该读取通道何时产生输出。举例而言，串行读取启用信号可引起该WSG 316打开或闭合开关S1。

所示的该LDD 310的写入通道包括写入DAC 332，以接收来自写入寄存器338的数字输入。该WSG 316经由该WSG总线317来选择这些写入寄存器338中的哪个寄存器将向该写入DAC 332提供该数字输入，由此控制由该写入通道所输出的信号的振幅。PMAX数模转换器(PMAX DAC)336将从PMAX寄存器所接收的数字输入转换成模拟输出(简称为PMAX)，其施加于该写入DAC 332的基准输入。该写入DAC 332可以是乘法器型DAC，并且PMAX指定乘法因子。更具体地，该写入DAC 332的输出可与乘上基准输入(即，PMAX)的多位数字写入值(由写入寄存器338之一所施加)成比例。举例而言，该写入DAC 332的输出可等于该多位数字写入值(来自写入寄存器338之一)乘上该PMAX，再乘上由RSET与ISLOPE所设定的基准的产物。写入寄存器338以及该PMAX寄存器334的内容可由该控制器102经由该串行接口318以及该SER总线319进行更新。在某些实施例中，该DAC 332提供足够的电流以驱动该激光二极管108。在其它实施例中，驱动器可被加在该DAC 332的输出之处。

所示的振荡器通道(亦称作高频调制(HFM)通道)包括振荡(OSC)器DAC 372，其可按照振荡方式输出各种电平。在所示实施例中，对该振荡器DAC 372的输入是多个平行与(AND)门365的输出。每个与门365接收振荡器359的输出以及振荡器振幅选择电路360的输出。振荡器频率DAC 352、扩频(SS)频率DAC 354、以及扩频振幅DAC 356全部分别接收来自寄存器351、353、以及355的数字输入。该控制器102可经由该串行接口318以及SER总线319来更新这些寄存器351、353、以及355的内容。该寄存器351以及该振荡器频率DAC 352用于指定该振荡器359的频率。该寄存器353以及该扩频频率DAC 354用于指定扩频振荡器357的频率，并且该寄存器355以及该扩频振幅DAC 356用于指定该扩频振荡器357的振幅。该扩频振荡器357的扩频输出经由加法器358而被加到该振荡器频率DAC 352的输出，由此扩展由该振荡器通道所生成的谐波。该振荡器振幅电路360由两个寄存器361、362、以及选择器363所组成。该WSG总线317包括一个或两个时序线路，其用于根据写入策略编程经由该选择器363而选择这两个寄存器361、362之一。该WSG总线317亦具有一些时序线路以控制该振荡器359的模式。振荡器根据来自该WSG总线317的控制可能为低、高、或进行振荡。因此，当受到该WSG 316的指示时，该振荡器359可制成输出零、将振荡器-LO(OSC-LO)362的值作为直流分量输出、或将振荡器-HI(OSC-HI)361的值作为直流分量或振荡分量输出。在某些实施例中，该DAC 372提供足够的电流以驱动该激光二极管108。在其它实施例中，驱动器可被加在该DAC 372的输出之处。

控制寄存器340的内容亦可由该控制器102经由该串行接口318以及该SER总线319进行更新。例如，控制寄存器340可含有用于启用读取通道、写入通道、以及振荡器通道的位。控制寄存器340亦可含有用于从若干I_OUT引脚中选择哪一个有效的控制位。控制寄存器340亦可具有用于锁相环(PLL)的独立的启用位。控制寄存器340亦可具有用于各种功能的各种模式位。

图4中所示的示例性时序图说明可使用该WSG LDD 310来如何生成对于I_OUT的各种输出电平。可从图4中理解，该WSG LDD 310具有将许多数字值中的一个发送至该写入DAC 332的输入的能力。尽管选择写入寄存器338的控制线路可能具有时序误差，然而时序误差因为将整个时序问题局限在一片硅上而被最小化。与之相反，在常规LDD 110中，时序涉及控制器102、软电缆104、以及该常规LDD 110，由此增加通道之间的延迟变化。并且，该WSG LDD 310对每个所支持的输出电流电平不要求附加的模拟线路和/或数字线路(或一对)。因此，当所支持的输出电流电平的数目增加时，该WSG LDD 310的引脚计数可保持相同。此外，因为大部分从该控制器102发送至该WSG LDD 310的信号为数字信号，所以这些信号较少受噪声影响，从而导致较高的波形保真。此外，因为对控制信号的该软电缆的滤波效应不会直接限制时序保真，所以该WSG LDD 310可更容易支持例如16倍速DVD的高速度。然而，尽管该WSG LDD 310解决该常规LDD 110的许多问题，该WSG LDD 310包括大量复杂的数字电路，其可对产品生产加入成本以及测试时间。另外，这些电路使该WSG LDD 310的功耗以及热输出比常规LDD 110高。此外，许多OPU用户/客户不愿对其常规控制器以及LDD解决方案作出极大的改变。基于上述理由，在本文中提出混合型LDD。

在图5A中示出示例型的混合式LDD 510A。该混合式LDD 510A接受来自该控制器102的常规读取输入、写入输入、以及振荡器输入(INR、REN、WEN2-WEN5、与OSCEN)，并且包括常规的读取驱动器131、常规写入驱动器132-135、以及常规的振荡器驱动器154。然而，该混合式LDD510A与该常规LDD 110的不同，因为混合式LDD 510A对于读取通道包括串行接口318、SER总线319、基准电路314、寄存器321、以及读取DAC322；而对于该振荡器通道还包括寄存器(351、353、355)、DAC(352、354、356)、以及扩频振荡器357，这些典型地包括在WSG LDD中(例如，参见图3)。另外，该混合式LDD 510A对于各个写入通道包括寄存器(522、523、524、与525)、以及写入DAC(532、533、534、与535)，其中没有一个组件是设置在该常规LDD 110中的。并且，该混合式LDD510A包括振幅寄存器560以及振幅DAC 561，以用于控制该该振荡器通道所产生的信号的振幅。

在图5A的实施例中，为了控制由该读取通道以及多个写入通道所产生的输出的振幅，该控制器102可通过经由SDIO线路向串行接口318发送这种更新而对各种振幅寄存器(例如，321、522至525、以及560)进行更新，其中串行接口318经由SER总线319与各种寄存器通信。相应地，该控制器102不再需要通过该软电缆104来发送容易受到噪声影响的模拟输如线路(例如，INR-IN5)。相似地，为了控制由该振荡器通道所产生的信号的振幅与频率，该控制器102可经由SDIO线路发送这种更新而对各种振幅与频率寄存器(例如，351-355、以及560)进行更新。因此，为了调整该振荡器通道的振幅与频率，不需要在OPU上放置/调整该RAMP电阻器以及该RFREQ电阻器。该混合式LDD 510A亦包括该LDD内的扩频性能。常规LDD可具有这些扩频性能是可行的。然而在该常规LDD中，将用电阻器替代DAC来调整扩频频率以及振幅。将读取与写入寄存器及DAC移除并且用常规LDD的IN线路来取代也是可行的，且使得串行接口仅用于控制振荡器也是可行的。

该混合式LDD 510A与WSG LDD 310(参见图3)的不同之处在于，该控制器102仍然使用时序启用线路(例如，REN、WEN2-WEN5、以及OSCEN)来控制读取通道、写入通道、以及振荡器通道的时序。换言之，如同其用于控制该常规LDD 110的I_OUT信号的时序，该控制器102可使用类似时序以控制该混合式LDD 510A的I_OUT信号的时序。该混合式LDD510A以及该常规LDD 110之间的比较亦揭示混合式LDD以类似方式使用启用线路，即用于控制与各种读取以及写入驱动器131-135相关连的开关。此外，在该混合式LDD 510A中未实现WSG。与WSG LDD 310比较，这可减少该混合式LDD 510A的成本、测试、热输出、以及复杂性。针对上述理由，如果OPU用户/客户不愿对其常规LDD解决方案作出极大的改变、又想要降低引脚计数和/或在该软电缆104上所发送的模拟线路数目，该OPU用户/客户将发现该混合式LDD 510A合乎期望。

在图5B中示出根据本发明一实施例的混合式LDD 510B。如同混合式LDD 510A的情形，该混合式LDD 510B接受来自该控制器102的常规读取、写入、以及振荡器输入(INR、REN、WEN2-WEN5、与OSCEN)，并且包括常规读取驱动器131、常规写入驱动器132-135、以及常规振荡器驱动器154。然而，不同于使用启用线路来直接控制读取通道、写入通道、以及振荡器通道内的开关，向解码器570提供读取启用(REN)线路、写入启用(WEN2-WEN5)线路、以及该振荡器启用(OSCEN)线路。该解码器570在解码器总线572上输出各种时序信号，由此控制读取通道、写入通道、以及振荡器通道的各种开关。举例而言，该解码器570可基于REN线路或串行信号、或基于接收自控制器102的WEN信号的译码来控制该开关S1。类似地，该解码器570可基于WEN2-WEN5线路而以不同于常规LDD的方式对写入通道的开关S2至S5进行控制。此外，该解码器570基于该OSCEN线路或该REN及WEN线路来控制该振荡器通道的开关S6。根据在下文中所解释的附加细节，替代性实施例中可使用状态机取代该解码器。

该混合式LDD 510A的时序图基本上与图2中描述的该常规LDD 110的时序图相同。这是因为对该混合式LDD 510A使用与该常规LDD 110中所使用的相同的时序信号，其中各个写入启用信号基本上控制单独的写入通道的时序。因此，尽管该混合式LDD 510A的某些优势胜过该常规LDD110，然而该混合式LDD 510A可能遭受与一些来自该常规LDD 110的相同的问题。举例而言，对于该混合式LDD 510A，其时序控制与该常规LDD 110的相同，并因此将具有与该常规LDD 110相同的时序误差。然而，对于该混合式LDD 510B，WEN线路如何控制输出的定义可被改变，并由此对该常规LDD 110的时序进行修改以及进行潜在的改进。混合式LDD 510A以及510B胜过该常规LDD 110的优势在于从控制器102通过该软电缆104向混合式LDD发送的模拟信号较少。更具体地，混合式LDD 510A以及510B不依靠来自控制器102的模拟写入电平(即，振幅控制)信号IN2-IN5，也不需要诸多的引脚以及电阻器来控制该振荡器的频率与振幅。更确切地，使用寄存器控制各种通道的振幅电平，这些寄存器由控制器102使用SDIO线路、串行接口318、以及SER总线319而进行填充与更新。在软电缆104上所发送的模拟信号的减少将改善信号保真，并且减少引脚计数。

该混合式LDD 510B具有许多胜过该混合式LDD 510A的优势。举例而言，用混合式LDD 510B的情况下，可使用与混合式LDD 510A相比更少的软电缆104的导线以及迹线以接受相同数量的WEN信号。举例而言，为了接受8个WEN信号，该混合式LDD 510B可能仅需要软线(flex)的三个WEN线路，而其中该混合式LDD 510A将需要8个。另外，用混合式LDD 510B的情况下，可向软线加入另外的写入功率电平而不加入另外的WEN信号线路，而这种情况不适用于该混合式LDD 510A。并且，正如上文所解释，虽然混合式LDD 510A可能产生与该常规LDD 110相同的时序误差，但是用混合式LDD 510B的情况下，可修改WEN线路如何控制输出的定义以避免这种时序误差。

在图5C中示出根据本发明另一实施例的混合式LDD 510C。如同图1的常规LDD 110，该混合式LDD 510C接收写入电平输入信号IN2、IN3、与IN4(与可选IN5)，且亦可接收读取电平输入信号INR。然而，该混合式LDD 510C与该常规LDD 110之间的不同之处在于，在混合式LDD 510C中由外部的控制器102所生成的写入启用信号WEN2-WEN4(以及可选的读取启用信号REN、与可选的振荡器启用信号OSCEN)是由内部的LDD控制器580所接收而非由写入通道(以及可能为读取通道与振荡器通道)的驱动器(例如，132-134)所接收。相应地，混合式LDD 510C可被称作常规混合式LDD 510C，因为其接受常规的电平输入信号(亦称作振幅输入)以及常规的启用输入信号(亦称作时序输入)外，还通过内部LDD控制器580的使用而允许更多灵活性，其将从下文的讨论中得以理解。

图1的常规LDD 110基本上被限制成配合使用求和编码(sum encoding)，其中之一示例已参考图2的时序图作出描述。与之相反，本发明实施例的常规混合式LDD 510C可接受来自外部控制器102的格雷码(Gray code)，由此允许更多的写入电平选择。如下文中的详细解释，这种格雷码可用于避免时序毛刺问题，其发生在如果超过一个的启用时序输入要同时改变状态的时候。此外，下文中参考图15A-15D所描述的某些减少数据率的格雷码可被该常规混合式LDD 510C所接受。另外，因为其包括该LDD控制器580，所以该常规混合式LDD 510C通过RWB信号以及WEN信号的使用(例如，其译码)可控制并且修改LDD的附加特征，这些在该常规LDD 110是不可行的。取决于实现方式，在图5C以及5D中，只要WEN信号、写入启用条(WEB)信号、或RWB信号可用于启用写入模式，该WEN信号或该WEB信号可用于取代该RWB信号。

如同图1的情况，该INR信号是由外部控制器102所生成的模拟电流或电压信号，其用于当启用该读取通道时指定该读取通道所输出的信号的振幅。IN2-IN4(以及可选IN5)信号是由外部控制器102所生成的模拟电流或电压信号，其用于当启用写入通道时指定各种写入通道所输出的信号的振幅。如同参考图2所作的描述，图1的常规LDD 110通过将各种写入通道一起求和来生成其各种写入电平以及时序，其可被称作求和编码。与之相反，在图5C中的常规混合式LDD 510C的LDD控制器580对接收自外部控制器102的启用信号进行译码，并且基于译码结果与可编程寄存器的内容来控制要启用哪些写入通道、以及是否启用该读取通道和/或振荡器通道亦为一选项。在替代性实施例中，该读取通道的开关S1由寄存器的内容控制。换言之，该读取通道可由该LDD控制器580的输出、或由寄存器的内容所启用。

图5C中该常规混合式LDD 510C以及图1中该常规LDD 110之间的另一不同之处在于，该常规混合式LDD 510C包括串行接口318。该串行接口318接收来自外部控制器102的串行启用(SEN)信号、串行时钟(SCLK)信号、以及双向串行数据输入/输出(SDIO)线路。该SDIO线路允许外部控制器102经由该串行(SER)总线319将数据写入和/或读取自该常规混合式LDD 510C内的寄存器。举例而言，在该LDD控制器580内或外部的控制寄存器可使用该SDIO、该串行接口318、以及串行总线319来进行写入及读取。该串行总线319包括数据总线部分(例如，8或9位宽)以及地址总线部分(例如，7位宽)。控制寄存器340可用于控制哪些启用线路(接收自外部控制器102)的组合将导致一个或更多写入通道要被启用、哪些启用线路组合将导致读取驱动器要被启用、哪些启用线路组合将导致振荡器驱动器要被启用等。尽管如图5C中所示控制寄存器340与该LDD控制器580分离，然而控制寄存器340位于该LDD控制器580内亦落入本发明范围内。此外，要注意到将控制器102连接至串行接口318的三个线路总线(包括SEN、SCLK、以及SDIO)可被例如两个线路总线(诸如I2C总线)的另一总线、或者甚至是被一个线路总线所取代，但不限于此。

在图1的常规LDD 110中，当通过由外部控制器102所生成的振荡器启用(OSCEN)线路来启用该振荡器153时，振荡器通道仅提供振荡输出。与之相反，在该常规混合式LDD 510C中，OSCEN信号可被直接提供至该LDD控制器580。替代地，该OSCEN信号的使用可被完全地排除，且该常规混合式LDD 510C中的振荡器通道可由写入启用RWB以及WEN线路控制。可从下文对图5D的讨论，更了解该OSCEN线路的排除。

图5D提供图5C中所引入的LDD控制器580的一些附加细节。本文中所示的LDD控制器580仅接收RWB、WEN2、WEN3、以及WEN4线路。然而，如果使用一个或更多另外的线路(例如，WEN5、REN、和/或OSCEN)，可被该LDD控制器580所接收。参考图5D，该LDD控制器580包括解码器581、控制总线582、读取及写入输出控制器583、振荡器输出控制器584、光学电流至电压取样控制器585、以及激光电压取样控制器586。该读取及写入输出控制器583可被分成两个控制器，或其中的读取通道可由寄存器控制。在图5D中，该RWB信号是读/写启用信号(亦称作读/写条)，其启用写入模式或读取模式。尽管并未在图5A-5C中示出，该RWB信号亦可用于那些实施例中。如上所述，取决于实施方式，只要WEN信号、WEB信号、或RWB信号可用于启用写入模式，则该写入启用(WEN)信号或该写入启用条(WEB)信号可用于取代该RWB信号。

所示的解码器581具有9个标示为无(NONE)、000、001、...、111的输出，但是可具有或多或少的输出。在下列表1中示出该解码器581的示例性真值表，但不旨在限定。

表1

在一实施例中，如从表1中所能理解，一次该解码器581的仅一个输出有效。该输出和取样控制器583、584、585、586等等的各种输出基于该解码器581的输出被启用或被禁用。举例而言，如果该解码器581的输出NONE有效，则图5C中所示的开关S1、S6可闭合，且该LDD 510C将进入读取模式。又举例而言，如果该解码器581的输出000有效，则图5C中所示的开关S4可闭合，其引起LDD 510C用第一写入电流电平来驱动该激光二极管108。该解码器581的有效输出000亦可例如引起该光学电流至电压取样控制器585输出取样信号和/或引起该激光电压取样控制器586输出取样信号。换言之，该解码器581的特定有效输出可用于激活一个或多个控制器583、584、585、586的一个或多个另外的输出。又举例而言，如果该解码器581的输出110有效，则其可能造成图5C中所示的开关S2、S3闭合，其引起LDD 510C用电流电平(通过将写入驱动器132以及133所产生的电流相加所产生)来驱动该激光二极管108。

部份振荡器控制器584的示例性细节在图5E中示出。更一般地，图5E说明串行控制寄存器593可如何与译码信号(例如，由该解码器581所输出)互动以进行器件活动的可编程选择。参考图5E，与或(AND-OR)逻辑(包括多个与门596与一个或门597)、寄存器593、地址解码器591、另外的与门592与594、以及选择性启用的缓冲器595可用于有选择地激活该振荡器控制器584的输出。可向振荡器控制器584的各个输出提供类似电路。此外，可向各个控制器583、584、585、586的各个输出提供类似电路。可使用替代电路而仍落入本发明的范围内。

现在将以一些附加细节描述图5E的示例性电路。图5E中所示各种地址线路是串行总线319的一部份，例如，其中向地址解码器591提供串行地址部分(例如，7位宽)以及向寄存器593提供(或从寄存器593读取)串行数据部分(例如，9位宽)。另外，向与门592提供串行写入选通(WS)信号，并且向与门594提供串行读取选通(RS)信号。该串行WS信号以及该串行RS信号可由例如RWB信号控制。如果串行地址与该地址解码器591中所存储的地址相同，则该地址解码器的输出变高，将该输出提供至两个与门592和594。取决于该WS信号或该RS信号是否为高，该寄存器593(例如，9位寄存器)进行写入或读取。该寄存器593的输出被连接至总线598(例如，9位总线)，使得寄存器593的各个位提供至与门596的一个输入。依此方式，该寄存器593的内容定义该解码器581中的哪个输出将导致与门596的输出变高，且从而引起或门597的输出变高。换言之，图5E的电路提供完整可编程控制块。

图6A说明根据本发明另一实施例的一种混合式LDD 610。如同混合式LDD 510B，该混合式LDD 610包括解码器570，其接收来自该控制器102的各种读取启用线路、写入启用线路、以及振荡器启用线路(REN、WEN1-WEN5、与OSCEN)。另外，该混合式LDD 610包括串行接口318，其使控制器能够通过在该SDIO线路上发送串行数据来对该混合式LDD610内的寄存器进行更新。然而，该混合式LDD 610以及该混合式LDD 510B之间的不同之处在于，该混合式LDD 610的其余组件更类似于该写入策略生成器(WSG)型LDD 310而非常规LDD 110。相应地，该混合式LDD 610可称作WSG混合式LDD 610，因为其接受常规启用输入(亦称作时序输入)，且内部作用又类似于该WSG LDD 310。该WSG混合式LDD 610以及该WSG LDD 310(参考图3所描述)之间的显著相似性在于，两者皆仅具有一个写入通道(具有一个写入DAC 336)，而不是每个写入通道需要一个写入DAC(例如，如图5A与5B)。优选地，该WSG混合式LDD 610的解码器570对各种WEN信号进行转换，使得一次仅启用一个写入DAC寄存器338。然而，如果译码仅仿真常规LDD，则混合式LDD将遭受与该常规LDD相同类型的时序毛刺问题。然而，依这种方式对WEN线路进行译码使时序误差减少甚至移除是可行的。

该WSG混合式LDD 610的时序图将类似于上文针对该WSG LDD 310所描述的图4的时序图。参考图6A，该WSG混合式LDD 610的解码器570接收来自控制器102的各种启用时序信号REN、WEN2-WEN5、以及OSCEN。如果该解码器仿真常规LDD，则该解码器570基于该读取启用(REN)信号使用译码总线572控制该读取通道的开关S1。如果该解码器仿真常规LDD，则该解码器570基于写入启用(WEN2-WEN5)信号通过使用该译码总线572有选择地向写入DAC 332提供来自写入寄存器338的数字值来控制写入通道的输出的时序和振幅。如果该解码器仿真常规LDD，则该解码器570基于该振荡器启用(OSCEN)信号使用该译码总线572来控制该振荡器通道的该振荡器359以及选择器363。然而，该解码器不需仿真常规LDD。举例而言，该解码器570可变更为仅接受ENA线路以及若干WEN线路，而移除REN线路与OSCEN线路及可能的一个或多个WEN线路。并且，将如下文所描述，该解码器570可被配置成将格雷编码的输入转换为用于控制各种输出通道的输出。如果将格雷码使用在WEN线路上，则该控制器102可能需要被修改以匹配在解码器570中所完成的译码。

该WSG混合式LDD 610将允许该WSG LDD 310的许多好处，又将允许用户/客户持续使用常规的时序信号。另外，该WSG混合式LDD 610使用户/客户能够保留控制器102内的大部分写入策略控制。通过提供柔性解码器(即，可经由SER总线319进行修改的解码器)，当用户不同地对该控制器102进行编程时、或修改该控制器102的硬件以有利地使用改善的解码器性能时，该写入策略生成器型的混合式可提出迁移路径。

图6B是根据本发明一实施例的替代性的WSG混合式LDD 610B的高级框图。该WSG混合式LDD 610B类似于该WSG混合式LDD 610A，但除了LDD控制器580(如上文中参考图5C-5E所描述)用于取代该解码器/状态机570。如上文所提及，取决于实现方式，只要WEN信号、WEB信号、或RWB信号能用于启用写入模式，则该写入启用(WEN)信号或该写入启用条(WEB)信号可用于取代该RWB信号。

图7中所示另一混合式LDD 710包括选择开关702，其将DAC 322、532、533、534、以及535之一的输出连接到晶体管Q1的控制终端(即，栅极或基极)。流过该晶体管Q1的电流路径(即，源极-漏极路径或发射极-集电极路径)的电流量由向晶体管Q1的控制终端(即，栅极或基极)所提供的电压来控制。由解码器570使用解码器总线572控制开关702。尽管并未示出出细节，DAC(322和532-535)以及放大器(121至125)的电路可被配置成使得向晶体管Q1的栅极供应的控制电压使晶体管Q1中产生与寄存器值(321以及522-525)成比例的漏极电流。在此实施例中，不同振幅寄存器321以及522-525中所存储的不同数字值用于向晶体管Q1的栅极(或基极)提供所需电压电平，由此产生I_OUT的合乎要求的不同电平。在此实施例中，寄存器321及522-525、DAC 322及532-535、放大器121-125、开关702、以及晶体管Q1可被认为是读取/写入通道的一部分。进行与图6A中的实施例相同操作的振荡器通道的输出被加到由该晶体管Q1所产生的电流(即，由该读取/写入通道所产生的电流)，由此驱动该激光二极管108。如同图5及6，在此配置中该读取通道具有独立驱动器也是可行的。在另一实施例中，LDD控制器580(如上文中参考图5C-5E所描述)可用于取代图7中所示的解码器/状态机570。

图8说明各种示例性I_OUT信号，其可针对任意标记间隔(mark-space)信号802所生成以使用于向R型介质写入(一次性记录介质)。信号804仅包括2个不同电平，Per(功率擦除(Power Erase))电平、以及用于写入的Pfw(功率第一次写入(Power First Writing))电平。信号806包括3个不同电平，其包括用于写入Per电平的Pfw电平以及Pb(功率偏置(Power Bias))电平。信号808与810包括4个不同电平，其包括用于写入的Pfw电平及Pb电平、Per电平，以及用于冷却该R型介质的Pcl(功率冷却(Power Cool))电平。信号812包括5个不同电平，其包括用于写入的Pmfp(功率中间第一脉冲(Power Middle first Pulse))、用于写入的Pfw电平与Pb电平，Per电平、以及Pcl电平。该信号812的最右部分亦示出向Per电平加入振荡器输出。

图9说明各种示例性I_OUT信号，其可针对任意标记间隔信号902所生成以使用于向RW型介质写入(可重新写入的介质)。信号904与906包括3个不同电平，其包括用于写入Per电平的Pfw电平以及Pb电平。信号908、910、与912包括4个电平，其包括用于写入的Pfw电平、Pb电平、与Pmw(功率中间写入(Power Middle Write))电平，Per电平、以及Pcl电平。信号914包括6个电平，其包括用于写入的Pfw电平、Pb电平、Pmw电平、与Plw(功率最后写入(Power Last Write))电平，Per电平、以及Pcl电平。信号916包括7个电平，其包括用于写入的Pfw电平、Pmfw电平、Pb电平、Pmw电平、与Plw电平，Per电平、以及Pcl电平。信号918包括8个电平，其包括用于写入的Pfw电平、Pmfw电平、Pb电平、Pmw电平、Plw电平，Per电平、进一步擦除电平Peer、以及Pcl电平。

不论使用什么样的特定写入策略，LDD亦将典型地需要产生用于读取的功率读取(Pread)电平、以及关闭(off)电平。例如该Pread电平可在该off电平以及该Per电平之间，但不需如此。在一些情况下，读取电平将由读取电流以及该振荡器off电平所组成。

上文中参考图5-7所讨论的混合式LDD中，各种启用线路(例如，REN、WEN2-WEN5、及OSCEN)用于控制该I_OUT信号的时序。举例而言，假设WEN2高而WEN3-WEN5低(即，WEN2-WEN5为1000)，则用来产生Per写入电平；且假设WEN3高而WEN2、WEN4、WEN5低(即，WEN2-WEN5为0100)，则用来产生Pfw写入电平。现亦假设写入策略可造成从该Per电平至该Pfw电平的转换，如同发生在图8的示例性I_OUT信号804、806、808中。当将WEN2-WEN5从1000改变至0100时，2个位(即，WEN2、WEN3位)改变。如果这2个位并未同步改变，则所述混合式LDD将经历时序毛刺问题。举例而言，如果WEN2在WEN3从0转换至1之前先从1转换至0，则所述混合式LDD将在启用线路WEN2-WEN5上短暂地接收0000，并且将基于该信号短暂地产生不正确的I_OUT信号。又举例而言，如果WEN2在WEN3从0转换至1之后才从1转换至0，则所述混合式LDD将在这些启用线路WEN2-WEN5上短暂地接收1100，并且将基于该信号短暂地产生不正确的I_OUT信号。

更一般地，要注意的是如果在同一时刻超过一个的启用时序输入需要改变状态时，可能发生序毛刺问题。这是因为如果它们不在同一精确时刻改变状态，则在输入改变成合乎需要的状态之前将发生一些不可预期的状态。

为了避免这种问题，本发明特定实施例有利地利用格雷码的原理，其为从一个状态改变成下一个状态时仅有1个位改变的编码。相应地，在描述这种实施例之前，首先简短提供一些示例性格雷码转换图并且讨论一些与格雷编码相关联的特性是有益的。首先，因为一次仅可改变1个位，所以对于N位字只有N个可能改变。如果不使用格雷码，则有2^N-1个可能改变。因此，当使用格雷码时会放弃许多改变的可能性。其次，任何代码字可仅以N个或更少步骤而被改变成任何其它代码字。这就是在下例框图中电平所指示的。格雷码的另一限制是以偶数步骤发生贯穿框图的循环。这对使用格雷码以进行写入策略极其重要，因为一些写入策略以奇数步骤循环。在这个情况下，额外的“无为(do-nothing)”步骤应该被插入于该写入策略中。尽管格雷码的使用排除在转换时所发生的“毛刺”，然而其未能排除各种WEN时序线路之间的时序差异。因此仍然发生时序误差，但是不再于转换时产生不期望的功率下降或功率浪涌(毛刺)。一种用于制作避免“U型翻转(U-turns)”的格雷码的技术要贯穿作相同动作的状态机制作替代路径。然而，这减少可被选择的可能的输出电平的数目，从而要付出代价。

图10A说明包括3个电平(电平0、电平1、以及电平2)的示例性2位格雷码的转换图。当沿着图中所示的实线时仅改变一个位。从图10A中可理解，可能存在以2个或更少步骤从任何状态至任何其它状态的转换。图10B说明包括4个电平(电平0、电平1、电平2、以及电平3)的示例性3位格雷码的转换图。同样，当沿着图中所示的实线时仅改变1个位。从图10B中可理解，可存在以3个或更少步骤从任何状态至任何其它状态的转换。图10C说明包括5个电平(电平0、电平1、电平2、电平3、以及电平4)的示例性4位格雷码的转换图。同样，当沿着图中所示的实线时仅改变一个位。从图10C中可理解，可存在以4个或更少步骤从任何状态至任何其它状态的转换。

现在参考图11A，所示的示例性I_OUT信号包括4个不同电平，其包括off电平、Pread电平、Per电平、以及Pfw电平。可存在从该off电平到该Pread电平的转换。可存在从该Pread电平到该Per电平或该off电平的转换。可存在从该Per电平到该Pfw电平或该Pread电平的转换。可存在从该Pfw电平仅到该Per电平的转换。

如果使用常规编码，则需要2个WEN线路(例如，WEN2以及WEN3)，并且Pfw＝11、Per＝01，及读取(Read)是独立的。除非Pfw＝01以及Per＝10，在此简单2电平写入功率毛刺可被避免。

使用本发明某些实施例，可避免这种时序毛刺，并且可使用少一个的启用线路。对于参考图11A以及11B所讨论的示例，可假设ENA线路对非关闭(non-off)情况等于1，且对关闭情况等于0。同样假设，在振荡器在Pread期间导通、但在Per期间关闭的情况下，Pread不同于Per。就此情况下，因为仅需要4个总I_OUT电平(即，off、Pread、Per、及Pfw)，则除了该芯片启用(ENA)线路外只有两个启用线路(例如，WEN2以及WEN3)是必要的。无关于ENA线路(因为在I_OUT不为off时总是被假设为1)，WEN2以及WEN3输入对该off电平为00、对该Pread电平为01、对该Per电平为11、并且对该Pfw电平为10。从图11B可理解，这种格雷码到可能的电平的映射将导致一次改变的位不超过一个位，由此防止上文所提的毛刺问题，且使用的控制线路少一个(例如，REN为非必要)。

现在将参考图12A以及12B而讨论稍复杂的示例。参考图12A，所示的示例性I_OUT信号包括7个电平，off电平、Pread电平、Per电平、Pmfp电平、Pfw电平、Pcl电平、以及Pb电平。对该off电平，可存在到该Pread电平的转换。可存在从该Pread电平到该Per电平或该off电平的转换。可存在从该Per电平到该Pmfp电平或该Pread电平的转换。可存在从该Pcl电平到该Per电平的转换。可存在从该Pfw电平到该Pcl电平或该Pb电平的转换。可存在从该Pmfp电平到该Pfw电平的转换。可存在从该Pb电平到该Pfw电平的仅一个转换。

对于参考图12A以及12B所讨论的示例，可假设ENA线路对非关闭状况等于1，并且对关闭状况等于0。同样假设，该振荡器可在Pread期间导通、而在Per期间关闭的情况下，Pread不同于Per。在这种情况下，因为需要7个总的电平(即，off、Pread、Per、Pcl、Pmfp、Pfw、Pb)，所以除了该芯片启用(ENA)线路外，只有三个启用线路(例如，WEN2、WEN3、以及WEN4)是必要的。无关于ENA线路(因为在I_OUT不为off时总是被假设为1)，WEN2、WEN3、以及WEN4输入对该off电平为000、对该Pread电平为001、对该Per电平为011、对该Pcl电平为010、对该Pfw电平为110、对该Pb电平为100、并且对该Pmfp电平为111。从图12B可理解，这种格雷码到可能的电平的映射将导致一次改变的位不超过一个位，由此防止上文所提及的毛刺问题。

如果要用常规LDD 110实现相同写入策略，则除了写入启用(REN)线路以及振荡器启用(OSCEN)线路外，还将需要5个写入启用(WEN)线路。因此所能看到，格雷编码不仅排除时序毛刺问题，而且对于有限数目的控制线而言还显著增加可达到的写入状态的数目。

现在将参考图13A-13C讨论甚至更复杂的示例。参考图13A，所示的示例性I_OUT信号包括9个不同电平，其包括off电平、Pread电平、Per电平、Pmfp电平、Pfw电平、Pcl电平、Pb电平、Plw电平、以及Pmw电平。可存在从该off电平到该Pread电平的转换。可存在从该Pread电平到该Per电平或该off电平的转换。可存在从该Per电平到该Pmfp电平或该Pread电平的转换。可存在从该Pcl电平到该Per电平的转换。可存在从该Pfw电平到该Pcl电平或该Pb电平的转换。可存在从该Pmfp电平到该Pfw电平的转换。可存在从该Pb电平到该Plw电平或该Pmw电平的转换。可存在从该Plw电平到该Pcl电平的转换。可存在从该Pmw电平到该Pb电平的转换。

参考图13B，可假设ENA线路对非关闭状况等于1，并且对关闭状况等于0。图13B的格雷码转换图示出除了该芯片启用(ENA)线路外，可如何使用其它4个启用线路(WEN2、WEN3、WEN4、以及WEN5)来确保一次仅改变一个位，不论转换。图13A的示例超越使用3个启用线路WEN2、WEN3、以及WEN4的性能。并且因此，图13B示出可如何使用第四个写入启用线路WEN5。

此处3个写入启用(WEN)控制线路的性能被超过，因为3个WEN线路仅可用8个状态，但现有9个电流输出状态。然而，如果额外的串行位或REN线路、或ENA、或RWB用于从该off电平变为该Pread电平，则3个WEN线路用于写入是足够的。检验三个时序启用线路的情况，如果存在当ENA为有效、或者串行REN线路或位启用读取、又或者RWB线路或位用于将状态从该off电平移至该Pread电平时，而该Pread电平总是高的条件下，可使用三个启用线路WEN2、WEN3、以及WEN4。这在在图13C的格雷码转换图中说明。换言之，在图13C中与图13A相同的写入策略尝试少用一个时序控制位(与图13B中的相比较)。要注意到，如果该Pmfw电平不存在，则状态001必须为复制的Per，以使从该Per电平至该Per电平的循环为偶数个步骤。本文中，串行控制位用于从该off电平变为该Pread电平，并且写入启用线用于从该Pread电平变为该Per电平。因此，图13A的策略确实需要至少4个控制线路。

参考图14A以及14B而讨论又一示例。参考图14A，所示的示例性I_OUT信号包括10个不同电平，off电平、Pread电平、Per电平、Peer电平、Pmfp电平、Pfw电平、Pcl电平、Pb电平、Pmw电平、以及Plw电平。可存在从该off电平到该Pread电平的转换。可存在从该Pread电平到该Per电平或该off电平的转换。可存在从该Per电平到该Peer电平或该Pread电平的转换。可存在从该Peer电平到该Pmfw电平的转换。可存在从该Pmfw电平到该Pfw电平的转换。可存在从该Pfw电平到该Pcl电平或该Pb电平的转换。可存在从该Pcl电平到该Per电平的转换。可存在从该Pb电平到该Pmw电平或该Plw电平的转换。可存在从该Plw电平到该Pcl电平的仅一转换。可存在从该Pmw电平到该Pb电平的仅一转换。

参考图14B，可假设该ENA线路对非关闭状况等于1，并且对关闭状况是等于0。图14B的格雷码转换图示出除了该芯片启用(ENA)线路外使用其它4个启用线路(WEN2、WEN3、WEN4、以及WEN5)如何确保一次仅改变一个位，而不论其转换。图14B中可看到，对该Per电平存在2种不同位组合，并且两者都通过转换以从该Per到达Peer。更具体地，当使用图14B所示的编码组合而从该Per转换至该Peer时，这些写入启用线路WEN2、WEN3、WEN4、以及WEN5在改变成1111(针对该Peer)之前首先将成为0011(针对该Per)、接着改变成0111(仍针对该Per电平)。这将防止一次超过一个的线路改变。并且，复制Per条件是由从Per至Per的奇数转换所引起的。

图15A示出贯穿标记2T到8T用于写入的示例性不归零制(NRZI)信号，以及用于驱动该激光二极管108的光波形(即，写入电流信号、或I_OUT信号)。图15A还示出经格雷编码的写入启用线路WEN2、WEN3、WEN4，以及读/写启用信号RWB(亦称作读/写条信号)。这些WEN2、WEN3、WEN4是经格雷编码的，即一次仅改变其中一个。换言之，同一时间WEN2、WEN3、WEN4中超过一个从0改变成1(反之亦然)是没有任何意义的。然而在标记5T期间，该WEN3信号从0变成1，且接着立即从1变回0。同样在标记7T期间，该WEN3信号从1变成0，且接着立即从0变回1。在本文中称作“U型翻转”的相同WEN信号的连续改变限制写入频率，因为各个WEN信号在从0转换至1(反之亦然)之后、且能够从1转换回0(反之亦然)之前需要充足的建立时间。换言之，如果相同启用信号在改变其状态两次之间没有其它启用信号发生改变，则发生U型翻转。对于图5A的标记5T以及7T的转换图以突显U型翻转的发生的方式在图5C中示出。

图15B示出贯穿标记2T到8T用于写入的另一示例性NRZI信号，以及用于驱动该激光二极管108的光波形(即，写入电流信号、或I_OUT信号)。图15B中还示出经格雷编码的写入启用信号WEN2、WEN3、WEN4，以及读/写启用信号RWB(亦称作读/写条信号)。图15B中的写入启用线路WEN2、WEN3、WEN4也是经格雷编码的，即一次仅改变其中一个。然而根据本发明的一实施例，如从图15B中可理解，这些WEN信号中的所有U型翻转有目的地被避免。换言之，没有任何启用信号改变其状态两次，且没有其它启用信号在此两次改变之间改变状态。这能够使写入速度成为使用包括U型翻转(例如，如图15A中)的经格雷编码的WEN信号时的两倍快。对于图15B的标记5T以及7T的转换图以突显没有U型翻转的方式在图15D中示出。一种用于避免U型翻转的技术要实现具有4个状态的状态机，其中可以按照两种不同方式获取相同的输出电平。然而，取决于格雷码，还可存在对根据写入策略的要求而进入该状态图的循环以及离开该循环的要求。找出这种贯穿状态图的路径可例如使用试凑搜寻所达到，但不限于此。要注意到，图15A以及15B中所示的脉冲宽度与其它值为示例性，且不意味着限制。

如图1中所示的LDD 110的常规LDD可能依靠求和编码来产生所需的所有可能的I_OUT电平。本发明的混合式LDD使用上文所述的格雷编码技术以提供胜过常规LDD的改进，这是因为格雷编码技术的使用避免常规LDD中的时序毛刺问题。然而，一些用户/客户可能不希望将其控制器改变以容纳灰度编码(gray scale encoding)。相应地，在本发明的解码器570中采用串行可编程逻辑是有益的，由此使串行可编程逻辑能够与求和编码向后兼容。更具体地，如果该解码器570能将从该控制器102所接收的WEN2-WEN5转换成经格雷编码的方案将是有益的，从而防止在使用常规时序启用信号REN以及WEN2-WEN5时可发生的时序毛刺问题，或从而以该常规LDD的求和编码来配置。参考图16A、16B、以及17讨论可在该解码器内用来避免时序毛刺问题的示例性逻辑。

图16A是根据本发明一实施例可在该解码器570中使用的串行可配置读取启用逻辑的示意图。为达到符合用户/客户的各种需求的控制逻辑，该控制逻辑可被制作成可由存储于该读取启用寄存器1602中的位所调整，其可由该控制器102使用该SDIO线路以及该SER总线319进行更新。

串行位3到7由于功率重置(POR)信号的输入一上来皆为0。当位3一上来为0时，位3迫使与门1604、1606的输出为0，由此引起该译码总线572的读取启用线路为0。如果位3被设成1，则该ENA被允许传至与门1606的输入。如果位3或ENA其中一个为0，则读取将被禁用。

当位4、5、6一上来为0时，它们迫使与非(NAND)门1608、1610、1612的输出为1，由此在位3被设为1且该ENA为高时允许该与门1606的输出变高(及，为1)。因此，位4、5、6上的0是意味着忽略个别信号。如果位6、5、或4被设为1，则它们使与非门1608、1610、1612的输入分别传至该与门1606上。

当位7一上来为0时，该REN及其极性未经改变地通过。如果位7被设为1，则该REN信号的极性被反转。REN为低有效是常见的，且在此情况下如果要在逻辑中包括REN，则位7将被设为0，使输入信号在这种逻辑实现方式中为低有效。因此对于常规实现方式，位7＝0、位6＝1、位5＝0、位4＝0、以及位3＝1。

当使用解码器时，如果向该解码器的输入不是000，则启用读取是符合逻辑的。因此将位6和5设为0并且位4设为1，当该译码总线572的译码线路000不为000时，使来自该与门1606的读取启用线路变高。额外的串行ENR位(ENR BIT)取决于该读取启用寄存器1602的位5是否被设为0或1而可被忽略或可被使用。

图16B是根据本发明一实施例的串行可配置写入电平启用逻辑的示意图。上文讨论了各种类型的混合式LDD，其包括510A、510B、610、以及710。混合式LDD 610以及710的类似之处在于，WEN输入条件的一些组合选择该写入通道的输出可能性中的一个。与之相反，用混合式LDD 510A以及510B的情况下，多重写入通道可同步产生输出。

尽管所有的混合式LDD使用写入启用(WEN)型的控制输入信号，然而可认为常规型的求和编码可得到改进。举例而言，在标记的开始以及结束时的主要电流转换中，从写入电流的总和切换至非写入电流的任一个或写入电流的一个是普遍的。这提供写入过程的最关键时间处生成毛刺的最大概率。因此，通过对这些主要转换进行格雷编码，该写入过程可针对具有适当解码器的任何混合式LDD进行改进。不能知道所要使用的控制器102是否可容纳对WEN线路的灰度编码。因此，优选地该逻辑应该提供格雷编码的可行性，同时又与求和编码向后兼容。

在图16B中，POR在电源导通时将所有写入选择位设为0，且经由与门在位3处禁用所有输出。各个功率电平输出具有简单的与-或逻辑，该与或逻辑具有用于输入的可编程极性。通常只有Per电平使用两个输入条件就足够。对串行写入选择寄存器编程恰好是所期望的WEN代码字的补码。如所示，通过将选择寄存器编程为1110而将Pread电平设成响应于代码0001。注意到，该Pread电平是特殊的。其在前往启用读取电流之前，前往先前所描述的读取启用逻辑。因为一次仅改变WEN线路中的一个，用精心的门设计使该WEN线路中的一个以与当另一写入启用线路导通时的非常少的时间差来关闭是可行的。类似的与-或逻辑以及此外的寄存器可用于实现其它功率电平(例如，Per、Peer、...、Pcl)。

图17是根据本发明一实施例的串行可配置振荡器电平启用逻辑的示意图。该振荡器通常与读取或写入条件相关联。因此，该振荡器可能一直关闭、仅在读取期间导通、在读取以及擦除期间导通、或者一直导通。对于完整弹性而言，仅在某些状态有效时振荡器也可被启用。振荡器控制寄存器可具有对于各个状态或输出启用的位。该振荡器快速地关闭而缓慢地导通可能是所期望的。

在图17中，当功率上来时，该POR将两个寄存器输出皆设为0。这通过一个连系到ENA的与门来禁用该解码器总线572的振荡器启用(OSC ENABLE)线路。如果此时在寄存器A的位2被设为1，则该振荡器将在ENA为1时被启用。但是一般而言，一些其它条件适于该OSC ENABLE。举例而言，如果寄存器A的位1被设为1，则该OSCEN线路也必须为1以启用该振荡器。其它读取以及写入条件具有与该OSCEN线路相同的逻辑。因此，如果该控制位被设为0则它们将被忽略，并且如果该控制位被设为1则予以启用。依此方式，该振荡器可按照读取或写入条件的任何组合而被启用。

如上所述以及图5B、6A、与7中所示，状态机可用于取代该解码器570，并且状态机总线可用于取代该译码总线572。在先前的格雷编码的实现方式中，WEN控制字以固定方式映像至该LDD的状态。在该LDD的各个状态中，读取、振荡器、以及写入电流的一些选择被采用。在使用状态机的替代性实施例中，该LDD仍然可具有相同状态，但是以受控方式排序这些状态来取代使用WEN控制字至LDD状态的一对一映射组合。举例而言，在正常操作中，LDD可通过正常可重复的顺序，关闭(off)、读取(read)、擦除(erase)、Pfw、Pcl、或Pb等。因为状态排序对给定写入策略来说是固定的，所以以比固定映射方法使用更少的WEN控制线路使这种排序发生是可行的。当使用状态机时，仅需指定状态如何改变、而不需要指定状态本身。

当使用状态机(例如，570)时，若干输入状态可呈现诸多输出状态。因此，在错误情形中控制器102所期望的状态与该LDD中存在的状态不同是可能的。这将由一些错误所造成。一旦该控制器以及该LDD之间的状态条件之间存在不同理解，则错误将存在直到被修正。因此，在状态机方法中假设可能发生错误并且具有迫使该LDD回到与控制器102的协议的机制是合乎要求的。该ENA线路执行前述操作，但在正常操作期间使用ENA线路是不合乎要求的。串行位可被使用，但这在应为自动的过程中要求处理器干预。因此，同步功能可在该状态机的时序线路中被编码以达成期望的结果。

图18A说明典型状态机的示例性示意图。图18B说明任意状态机的示例性状态图。圆圈内的数字是状态数字。线路旁的数字是输入线路上的数字。在此示例中，附加输出线路的状态未被示出。当时钟上升时，该状态机根据状态图而响应。

图19A(与图14A相同)所示的示例性I_OUT信号包括10个不同电平，其包括off电平、Pread电平、Per电平、Peer电平、Pmfp电平、Pfw电平、Pcl电平、Pb电平、Pmw电平、以及Pfw电平。图19B是针对产生图19A的I_OUT信号的写入策略的对应状态图。本文中，该写入策略如此确定使得可仅以一个输入位所确定。这一个输入位仅在该Per电平、该Pfw电平、以及该Pb电平处是必要的。但是加入同步特征并且简化输出编码是优选的。该输出编码可通过使用输出启用线路(Pread、Per等)来实现以对状态进行编码。第二输入线路用于造成同步的强制状态。

图19C是其中输出条件加倍以用作状态的状态图。这具有简化该状态机内的逻辑的优势，但这要加入更多触发器。输入WEN2可用于引导该状态图，而输入WEN3可用于对该状态机进行同步。WEN4是该状态机的时钟。当以此方式使用额外的触发器时，通过具有超过一个的同时等于1的输出而贯穿错误情形而取得不在该状态图内的状态是可行的。这些额外的错误条件可由附加逻辑予以抑制。

图20为图19C的状态图，并且对应于图19A的写入策略以及图19B的状态图。从图20的示意图可看到，至多状态受到时间控制时必须分支到三个方向中的一个中。因此在常规方式中，可用两个输入以及时钟来完成。

然而，使用WEN输入(不需要来自控制器的时钟以及数据的设定及保持限制)的另一方式使用三个WEN线路中的一个，该三个线路中的一个改变以指定该状态图的引导。在图20的状态图中，CXX总是用于自Pcl离去。如果在任何状态处CXX移至Per状态，这充当同步以防止错误传播。XXC意味着就像存在长标记一样往前移动。XCX发生以结束标记、或结束来自Per的写入过程、或结束读取。

当使用状态机时，可存在例如可用两个方向位(例如，00、01、10)可达到的三个方向指示器。举例而言，01可指示以长标记的方向前进、00可指示以从标记回到间隔处并接着到off电平、以及10可用作同步且用于走向Per电平以达到同步功能。为了能够执行写入策略，具有可配置使其在必要时能执行该写入策略的状态机是优选的。尽管常规状态机可使用于此，然而常规状态机是无法完全适合于即将到来的任务。常规状态机的一个不利因素在于，时钟线路必须对每个状态改变作出两次转换。在光学驱动器中，时钟来自该控制器102，该控制器102位于离该LDD一定距离的位置、并且由该软电路104所分开。在该配置中存在带宽限制。为了在时钟线路上得到可重复的时序，进行下一个转换之前需要先建立信号。因此，该状态机的最大速度被限制在一时间周期，该时间周期由该软电缆104上的两个建立时间所组成。该时钟限制可通过使用该时钟的两个边沿而被减半。为达到此目的，控制器102中实时时钟可用于时钟除2(divide-by-2)的触发器。该除2触发器针对该实时时钟的每个上升沿而输出改变。然后该分割时钟经过该软电缆104而被发送至该LDD。在该LDD中，该实时时钟通过使用双向单稳电路(bi-directional one-shot)而被重新构成。但是这种时钟减半手法对较高速度来说可能是不充分的。

该控制器102包括写入策略生成器时，该控制器102中的写入策略生成器或许不被配置成输出两个输入位以及时钟。相反，该写入策略生成器被配置成输出若干看可按照细微增量进行调整的时序线路。各个时序线路由定时器所生成，其需要时间来完成其时序，接着在被要求再次超时之前设置下一个时序。因此，如果只用一个定时器用于造成状态改变，则该定时器的限制亦变成所能达到的速度的问题。

为了避免时钟线路速度限制与单一定时器限制两者，根据特定实施例顺序地使用该WEN定时器。举例而言，如果该顺序为“顺向”、(00、01、11、10、00等)，则该状态机将朝着长标记前进，类似于先前所述的数据01条件。如果该顺序为“反向”(00、10、11、01、11等)，则该状态机将返回至Per以及off。用此方案，两个位不足以还纳入同步功能而同时维持格雷编码。还可看到，循环(Pb-Pmw-Pb等)亦可依照单一定时器来重复其改变。因此，可使用更多位或WEN线路。用三个WEN线路的情况下，顺序可在三个方向前进并仍然维持格雷编码。举例而言，如果第一位改变，则意味着移动至一个状态；如果第二位改变，则意味着移动至另一个状态；如果第三位改变，则意味着变成另一第三状态。从目前的示例中，这足以进行所有的写入策略，且包括同步功能。

为了移除一个线路上的建立时间的速度限制以及正常操作中的单一定时器限制，可在各个状态转换时改变新位。举例而言，在图22所示的状态图中，如果位0经改变而变成状态Pb，则位1上的改变可移动至状态Pmw，且位2上的改变可移动至状态Plw。在此，在不重复位0中的改变的情况下，不存在作为同步条件移动至Per的能力，其违反该速度条件。为了取得纠错的快速同步，第四WEN线路可被使用。但这可能是不期望的。替代方式为具有较不稳健的同步，其针对通常仅具有一个新状态予以前进的状态机路径而移动至Per。因此，来自状态的三向分支得以避免，其中所具有的不利因素为发生错误时重新同步将不会发生在需要双向分支以用于正常操作的状态。在说明该解决方案的图23中重新绘制图22的状态图。

图23的状态图用于示出可如何使用三个启用线路(例如，WEN2、WEN3、与WEN4)致使一次仅一个线路改变、使用改变的替代性线路、以及可用一些同步性能来引导该状态图。“hhc”意味着WEN2的改变。“fwd”意味着该改变以正向或递增形式旋转。这将如该线路的走向类似于000至001、至011、至111、至110、至100、至000。“rev”意味着改变以反向或递减形式旋转。这将如该线路的走向类似于000至100、至110、至111、至011、至001、至000。对于该控制器102实现此，各别WEN线路将各自来回切换(toggle)除二触发器。该控制器102的定时器也应当被编程以根据该状态机进行改变。为了使该LDD实现这种改变的感测，可存在在各个WEN线路上的双向触发器、最后改变的寄存器、正向/反向(fwd/rev)逻辑、以及对该状态机的修改，以使其根据该状态机而响应。

如从示出示例性标准状态机2402以及输出解码器2404的图24中所能理解，状态机搭配解码器一起使用是可行的。在该标准状态机2402中，各个状态典型地由D触发器所确定。D型触发器各透过与-或逻辑网络而被馈入信号。该与-或逻辑网络具有对各个输出及其补码、以及各个输入及其补码的访问。因此，各个输出可取决于透过该与-或逻辑所作出的选择而被改变或维持不变。该标准状态机2402在该时钟的上升沿改变。按照实际情况，该标准状态机2402不适合将输入信号(WEN信号以及时钟输入)转换成输出启用信号。此外，此技术在该时钟输入处具有先前所提及的带宽问题。尽管如此，看到改变什么来允许标准状态机能够充当常规LDD、或混合式LDD仍然是有益的。

在图25中，状态机2502已经被修改为使用输出功率选择状态(而不是二元编码状态)作为其状态。在该状态机2502的前方已经加入三个双向单稳电路。如果WEN线路中任一个无论采用哪一方式改变，则产生时钟，并且取决于WEN线路的状态而将该状态机2502从一个状态时钟控制到另一状态。这种配置的优势在于简化该与-或逻辑并且排除额外的解码器(图24的2404)。即使不包括额外的逻辑，同步启用多个输出却是可行的。并且，其使用更多反馈线路，并且具有更多触发器。对于上文实现常规LDD的求和编码的框图，输出被忽略，并且各个WEN线路的状态直接被映像至一个输出。因此，如果WEN4在WEN的任何改变期间为高，则输出中的一个(对应于通道4)将被启用。

图25的状态机2502亦可实现格雷编码的混合型。回顾在特定格雷编码的混合型中，各个输出状态关联于唯一的WEN状态。状态机将不会关心如何发生该WEN状态。该状态机将WEN输入条件直接译码成输出状态，而忽略输出条件。图25的状态机2502亦可被配置成使得WEN的任何改变与WEN状态相组合，以确定该状态机中的改变。这种实现方式亦包括来自仅具有三个输入的任何状态的同步功能。其亦可被配置成响应于格雷编码的输入。

图25的状态机2502亦可被配置成使得一个线路中的一改变意味着正向进行、第二线路中的改变意味着反向进行、并且第三线路中的改变意味着变成Per。但是，图25的状态机2502无法被配置成WEN改变的正向旋转意味着正向进行、并且WEN线路的反向转动的改变意味着反向进行。为了实现此，WEN状态需要被记忆。

图26说明一种包括所加入的WEN状态存储器以及嵌入式解码器的状态机2602。此配置可使用先前的WEN状态以及下一个WEN状态，以确定输入是否具有正向或反向旋转的改变。所加入的这一性能允许输入被编码成顺序地改变，因此允许控制器中的定时器在另一定时器超时期间的时间做好准备。其还允许WEN线路中的任一个上的时间间隔得以增加，因而允许WEN线路的信号有更多时间来建立，由此降低时序误差。在这个一起先前的实施例中，该串行接口以及串行总线可用于配置该与-或逻辑。

上文所述的本发明的混合式观念亦可被应用于激光打印机的LDD。目前来说，在未进行写入时将微电流(亦被称作阈值电流)提供至激光打印机的激光是常见的，使得该激光低于激发阈值。在写入期间，该激光被切换成由高电流电平所驱动。并且，有一时间周期被拨出以用于在该激光通过纸张滚筒(paper drum)的各个横扫期间进行自动功率控制。

在激光打印机中已经存在变成更高写入速度的需求以及灰度控制的需求的趋势。灰度控制的一个方法是使用脉冲光线。另一种方法则是使用不同的写入电流。对于脉冲方法来说，将电流控制到阈值电平以最小化该激光的导通延迟是理想的。所有上述的点是针对激光打印机市场中的更多功率电平的需求的。本文中所述包括解码器与状态机的使用的混合式观念允许许多功率电平、而具有最少的控制线路。

本发明已经在上文中借着有助于说明多个特定功能的性能及其相互关系的功能性构建块而得到说明。这些功能性构建块的范围界定在本文中为了方便描述而经常任意地定义。只要适当地执行特定功能及其相互关就能界定替代性范围。任何这种替代性范围界定因此在本发明的范围以及精神内。

上述说明是本发明的多个优选实施例。这些实施例已经为说明以及描述目的而被提供，但是并非详尽无遗漏或将本发明限制到所揭示精确形式中。许多修改以及变化对本领域技术人员将是明显的。实施例是为了最佳地描述本发明的原则而被选出并且加以描述的，由此使所属技术领域的其它技术人员能够理解本发明。旨在用以下权利要求和其等效方案界定本发明的范围。

Claims

1.一种用于响应于接收到来自外部控制器的多个启用信号来驱动激光二极管的混合式激光二极管驱动器(LDD)，所述混合式LDD包括：

读取通道，其选择性地输出读取电流；

多个写入通道，所述各个写入通道选择性地输出不同的写入电流；

振荡器通道，其选择性地输出振荡器电流；

可编程LDD控制器，其从所述外部控制器接收所述多个启用信号，并且基于所述启用信号来控制至少由所述写入通道所输出的所述电流时序；

其中所述可编程LDD控制器包括

解码器，其接收所述多个启用信号，并且响应于所述多个启用信号来激活多个解码器输出线路中的一个；以及

多个输出控制器，所述各个输出控制器可编程以响应于有效的所述多个解码器输出线路中的一个或多个来产生输出。

2.如权利要求1所述的混合式LDD，其特征在于，所述可编程LDD控制器还基于所述启用信号来控制由所述读取通道以及所述振荡器通道所输出的所述电流的时序。

3.如权利要求1所述的混合式LDD，其特征在于，所述多个输出控制器至少包括写入输出控制器以及振荡器控制器。

4.如权利要求1所述的混合式LDD，其特征在于，所述各个写入通道从所述外部控制器接收写入电平信号，所述写入电平信号用于控制由所述写入通道所产生的信号的振幅。

5.如权利要求1所述的混合式LDD，其特征在于，所述可编程LDD控制器包括用于各个写入通道的可编程寄存器，其中用于各个写入通道的所述可编程寄存器指定一个或多个有效解码器输出线路中哪个将启用所述写入通道。

6.如权利要求5所述的混合式LDD，其特征在于，所述可编程LDD控制器包括用于所述振荡器通道的可编程寄存器，其中用于所述振荡器通道的所述可编程寄存器指定一个或多个有效解码器输出线路中哪个将启用所述振荡器通道。

7.如权利要求5所述的混合式LDD，其特征在于，所述可编程LDD控制器包括用于所述读取通道的可编程寄存器，其中用于所述读取通道的所述可编程寄存器指定一个或多个有效解码器输出线路中哪个将启用所述读取通道。

8.如权利要求1所述的混合式LDD，其特征在于，各个写入通道包括开关，所述开关由所述可编程LDD控制器的解码器控制，并且其中基于所述启用信号，所述写入通道的时序通过控制所述开关而受到控制。

9.如权利要求1所述的混合式LDD，其特征在于，由所述LDD控制器从所述外部控制器接收的所述启用信号经过格雷编码，使得一次仅改变所述启用信号中的一个。

10.如权利要求9所述的混合式LDD，其特征在于，所述启用信号中没有信号改变其状态两次，且所述启用信号中的另一个不在此两次改变之间改变其状态。

11.如权利要求9所述的混合式LDD，其特征在于，所述LDD控制器基于所述启用信号来控制由所述读取通道、所述写入通道、以及所述振荡器通道所输出的所述电流的时序。

12.如权利要求1所述的混合式LDD，其特征在于，所述混合式LDD被配置成与所述激光二极管位于同一光学拾取单元(OPU)上，并且其中所述OPU通过软电缆连接至所述外部控制器，其中所述外部控制器在主板上。

13.一种用于驱动激光二极管的方法，用于与激光二极管驱动器(LDD)一起使用，其中所述LDD包括

读取通道，其选择性地输出读取电流，

多个写入通道，所述各个写入通道选择性地输出不同的写入电流，以及

振荡器通道，其选择性地输出振荡器电流，

所述方法包括：

从外部控制器接收多个启用信号；以及

对所述多个启用信号进行解码，并且响应于所述解码来控制至少由所述写入通道所输出的电流的时序。

14.如权利要求13所述的方法，其特征在于，所述解码步骤进一步包括控制由所述读取通道以及所述振荡器通道所输出的所述电流的时序。

15.如权利要求13所述的方法，其特征在于，所述各个写入通道包括开关，并且其中控制所述写入通道的时序包括基于对所述启用信号进行解码的结果来控制所述开关。

16.如权利要求13所述的方法，其特征在于，所述接收步骤包括：

接收经过格雷编码的启用信号，使得一次仅改变所述启用信号中的一个。

17.如权利要求16所述的方法，其特征在于，所述启用信号中没有信号改变其状态两次，且所述启用信号中的另一个不在此两次改变之间改变其状态。

18.如权利要求16所述的方法，其特征在于，所述控制步骤包括：

基于所述启用信号来控制由所述读取通道、所述写入通道、以及所述振荡器通道所输出的电流的时序。

19.如权利要求13所述的方法，其特征在于，所述LDD被配置成与激光二极管位于同一光学拾取单元(OPU)上，并且其中所述接收步骤包括：

经由软电缆从所述外部控制器接收所述多个启用信号，所述软电缆将所述OPU连接至所述外部控制器，其中所述外部控制器在主板上。

20.一种用于驱动激光二极管的方法，用于与激光二极管驱动器(LDD)一起使用，其中所述LDD包括

读取通道，其选择性地输出读取电流，

振荡器通道，其选择性地输出振荡器电流，

所述方法包括：

从控制器接收经过格雷编码的多个启用信号，其中所述多个启用信号中没有信号改变其状态两次，且所述多个启用信号中的另一个不在此两次改变之间改变其状态；以及

对所述多个启用信号进行解码，并且响应所述解码来控制至少由所述写入通道所输出的电流的时序。

21.如权利要求20所述的方法，其特征在于，所述解码步骤进一步包括控制由所述读取通道以及所述振荡器通道所输出的电流的时序。

22.一种用于响应于从外部控制器所接收的多个启用信号驱动激光二极管的混合式LDD，所述混合式LDD包括：

读取通道，其选择性地输出读取电流；

写入通道，其选择性地输出写入电流；

可编程LDD控制器，其从所述外部控制器接收多个启用信号，并且基于所述启用信号来控制由所述读取通道以及所述写入通道所输出的所述电流的时序；

其中所述可编程LDD控制器包括：

解码器，其接收所述多个启用信号，并且响应于所接收的所述多个启用信号来激活多个解码器输出线路中的一个；以及

多个输出控制器，所述各个输出控制器可编程以响应于有效的所述多个解码器输出线路的一个或多个而产生输出。