JP2012027973A - Ｌｄｄ装置及びその信号伝送方法 - Google Patents

Abstract

【課題】コントローラとＬＤＤ間の伝送路のトグル率を増加させることなく、記録パルスタイミング信号間のスキューによるタイミングエラーを抑制し、遷移可能なデコード値を増やし、設定可能なレーザー照射タイミング信号の出力電流レベルの最大数を増加させることができる装置と方法の提供。
【解決手段】デコーダ４００は、入力信号１、２、３を入力して立上り及び立下りエッジを検出しカウンタクロック信号１０及びカウンタリセット１１を出力するエッジ検出回路１００と、カウントクロック信号１０、カウントリセット信号１１を入力しカウントビット信号５、６として出力するカウンタ２００とを備えたデコードビット拡張回路２５０と、入力信号１、２、３と前記カウンタ２００からのカウントビット信号５、６とのパラレル信号からなる拡張パルスタイミング信号３０を入力してコード変換し、デコードバス５７２に出力するコードコンバータ３００を有する。
【選択図】図１

Description

本発明は、光ディスク記録装置に関し、特にレーザーダイオードドライバ（「ＬＤＤ」という）およびＬＤＤの記録信号の伝送方法に関する。

近年のＣＤ（Ｃｏｍｐａｃｔ Ｄｉｓｃ）、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＢＤ（Ｂｌｕ−ｒａｙ Ｄｉｓｃ）等に代表される光ディスク記録装置において、ハイビジョン等のデータ量の増大に伴い書き込み速度の高倍速化が進んでいる。光ディスク記録装置は、記録用光ディスクにデータを記録するため、コントローラ（例えば、後述する図１２の１０２）、ＬＤＤ（例えば図１２の７１０）、レーザーダイオード（例えば図１２の１０８）を備えている。

ＬＤＤは、コントローラから記録パルスタイミング信号を受け取り、記録パルスタイミング信号を任意の電流レベルに変換したレーザーダイオードのレーザー照射タイミング、及び、レーザーパワーを制御するレーザー照射タイミング信号を出力する。

コントローラは光ディスク記録装置のメイン基板（メインボード）等に配置され、ＬＤＤ及びレーザーダイオードはピックアップユニットに配置されている。コントローラとＬＤＤは例えばフレキシブルケーブル（例えば図１２の１０４）等の配線で接続されている。フレキシブルケーブルによってコントローラから伝送される記録パルスタイミング信号間にスキューが生じると、ＬＤＤでは、意図しない電流レベル（本来出力すべき電流レベルと異なるレベル）を出力し、記録品質が低下する、という事態が発生する場合がある。

また、レーザー照射タイミング信号であって、最適な記録のための記録波形変調、及び記録タイミング制御を、一般的に「ライトストラテジ」と呼ぶ。例えば、「Ｍｏｎｏ」、「Ｌ−Ｓｈａｐｅ」、「Ｃａｓｔｌｅ」と呼ばれる３種類のライトストラテジがある。

様々なメディアの種類（ディスク・フォーマットも含む）や異なる書き込み速度に対応するためには、各々に応じて特定のライトストラテジが必要となる。このため、ライトストラテジを多様化する必要性が高まっている。

図１１は、一般的なタイミング信号の伝送方法を説明する図である。図１１には、レーザー照射タイミング信号４０、記録パルスタイミング信号１〜４の波形の一例が示されている。ＬＤＤにおいて、コントローラからの記録パルスタイミング信号１〜４がフレキシブルケーブルを介して入力されると、各々、任意の電圧レベルに変換して合算し、記録用光ディスクに記録を行うためのレーザー照射タイミング信号４０（例えば図１２のトランジスタＱ１の出力信号）として出力する。

記録パルスタイミング信号１〜４はトグル率（１から０、０から１に変化する割合）が高く、低消費電力化の妨げとなっている。

また、記録パルスタイミング信号１〜４には、複数の信号が同時に変化するタイミングが存在している。同時変化すべきタイミングにおいて、ＬＤＤが受け取る記録パルスタイミング信号１〜４の信号間にスキューが存在すると、ＬＤＤは、意図しない電圧レベルを出力することになる。このため、記録品質が低下する原因となっている。

さらに、インターフェース信号数が多い、つまり、ピン数が多いことは、基板の小型化を阻害し、光ディスク記録装置のコスト削減の妨げとなっている。

特許文献１には、このような問題の解決を図るＬＤＤが開示されている。図１２は、特許文献１のＦＩＧ．７から引用した図である。図１２には、「ハイブリッドＬＤＤ」と呼ばれるＬＤＤの構成が示されている。以下、図１２の構成を概説するが、詳細は特許文献１の記載が参照される。

図１２において、コントローラ（ＣＯＮＴＲＯＬＬＥＲ）１０２は、メインボード（不図示）上にあり、記録パルスタイミング信号ＷＥＮ２〜５と、シリアルイネーブル信号ＳＥＮと、シリアルクロックＳＣＬＫ、及びシリアルデータＳＤＩＯを出力する。ＩＮＲは、コントローラ１０２で生成されるアナログ電流又は電圧信号であり、リードチャネル（１チャネル）がイネーブルされたとき、リードチャネルが出力する信号振幅を指定するために用いられる。ＳＥＮはシリアルイネーブル信号、ＳＣＬＫはシリアルクロック信号、ＳＤＩＯは双方向のシリアルデータ入出力信号である。ＲＥＮはリードチャネルのイネーブル／ディセーブルを制御する信号である。ＷＥＮ２〜５はライトチャネル（４チャネル）の各チャネルのイネーブル／ディセーブルを制御する信号（記録パルスタイミング信号）である。ＥＮＡはチップイネーブル信号である。ＯＳＣＥＮは、オシレータイネーブル信号であり例えばＯＳＣ３５９のイネーブル／ディセーブルを制御する。

記録パルスタイミング信号ＷＥＮ２〜５と、シリアルイネーブル信号ＳＥＮと、シリアルクロックＳＣＬＫ、及びシリアルデータＳＤＩＯは、フレキシブルケーブル（ＦＬＥＸ）１０４を介して、ピックアップユニット上のハイブリッドＬＤＤ（ＳＷＩＴＣＨＥＤ ＧＡＴＥ ＤＲＩＶＥＲ ＨＹＢＲＩＤ ＬＤＤ）７１０に接続される。

ハイブリッドＬＤＤ７１０は、光ディスクメディア（不図示）からデータを読み込み、又は、書き込みを行うためにレーザーダイオード１０８を駆動する。

ハイブリッドＬＤＤ７１０は、シリアルインターフェース（ＳＥＲＩＡＬ ＩＮＴＥＲＦＡＣＥ）３１８と、ＲＥＮ、ＷＥＮ２〜５、ＯＳＣＥＮを受けてデコーダ（ＤＥＣＯＤＥＲ／ＳＴＡＴＥ ＭＡＣＨＩＮＥ）５７０と、レジスタ（ＲＥＧ）３２１、５２２〜５２５と、リードＤＡＣ（ＲＥＡＤ ＤＡＣ（デジタルアナログ変換器））３２２と、ライトＤＡＣ（ＷＲＴ２、３、４、５ ＤＡＣ）５３２〜５３５と、リードＤＡＣ３２２とＩＮＲを加算する加算器（ＳＵＭＭＥＲ）３２４と、ライトＤＡＣ５３２〜５３５の出力をそれぞれ受ける増幅器（ＡＭＰ）１２１〜１２５と、複数の増幅器（ＡＭＰ）１２１〜１２５の出力を受け、デコーダ（ＤＥＣＯＤＥＲ／ＳＴＡＴＥ ＭＡＣＨＩＮＥ）５７０の出力であるデコーダバス（ＤＥＣＯＤＥ／ＳＴＡＴＥ）５７２の値に基づき一つを選択し、トランジスタＱ１のコントロール端子（ゲート又はベース）に供給するスイッチ７０２と、電源ＶＤＤとレーザーダイオード１０８間に接続されたトランジスタＱ１と、レジスタ３５１とオシレータ周波数ＤＡＣ（ＯＳＣ ＦＲＥＱ）３５２と、レジスタ３５３とスプレッドスペクトラムＤＡＣ（ＳＳ ＦＲＥＱ）３５４と、レジスタ３５５とスプレッドスペクトラム振幅ＤＡＣ（ＳＳ ＡＭＰ）３５６と、スプレッドスペクトラム・オシレータ（ＳＳ ＯＳＣ）３５７と、加算器３５８と、オシレータ（ＯＳＣ）３５９と、オシレータＤＡＣ（ＯＳＣ ＤＡＣ）３７２と、オシレータ振幅選択回路（ＯＳＣ ＡＭＰ）３６０（ＯＳＣ−ＨＩ ３６１、ＯＳＣ−ＬＯ３６２、セレクタ３６３）と、ＡＮＤゲート３６５と、ＩＳＬＯＰＥとＲＥＳＥＴ（リセット）信号を受け、ＤＡＣ等への基準電圧／電流を生成するリファレンス回路（ＲＥＦ ＣＩＲＣＵＩＴ）３１４と、増幅器等アナログ回路のバイアス（電流／電圧）を供給するバイアス回路（ＢＩＡＳ）１１２と、コントロールレジスタ（ＣＯＮＴＲＯＬ ＲＥＧＩＳＴＥＲ）３４０と、シリアルバス３１９とを備えている。コントロールレジスタ３４０の記憶情報は、シリアルバス３１９を介して更新可能である。

シリアルインターフェース３１８は、コントローラ１０２からシリアルイネーブル信号ＳＥＮとシリアルクロック信号ＳＣＬＫ、双方向のシリアルデータ入出力ＳＤＩＯを受け取る。

コントローラ１０２は、シリアルデータＳＤＩＯにより、シリアルバス信号３１９を介して、ハイブリッドＬＤＤ７１０内のレジスタへの書き込み、又は読み出しが可能である。

デコーダ５７０は、記録パルスタイミング信号ＷＥＮ２〜５が入力されると、デコードバス５７２へデコード結果を出力する。

スイッチ７０２は、ＤＡＣ３２２、５３２、５３３、５３４、５３５の出力のうち１つの出力を、トランジスタＱ１のコントロール端子（Ｑ１がＭＯＳトランジスタの場合ゲート、又は、Ｑ１がバイポーラトランジスタの場合ベース）に接続する。

トランジスタＱ１の電流パス（Ｑ１がＭＯＳトランジスタの場合ソース―ドレイン・パス、又は、Ｑ１がバイポーラトランジスタの場合エミッター―コレクタ・パス）を流れている電流量は、トランジスタＱ１のコントロールターミナル（ゲート又はベース）に供給される電圧により制御される。

スイッチ７０２の切替選択は、デコーダ５７０により生成されるデコードバス５７２により制御される。

トランジスタＱ１のコントロールターミナルにコントロール電圧を供給するＤＡＣ３２２及び５３２〜５３５と、ＡＭＰ１２１〜１２５から成る制御電圧生成回路は、レジスタ３２１及び５２２〜５２５に設定された値により、必要な電圧レベルを、トランジスタＱ１のコントロールターミナル（ゲート又はベース）に提供し、レーザーダイオード１０８を駆動するための所望の出力電流レベル（レーザー照射タイミング信号）を生成する。

次に、関連技術の動作説明を、図１３から図１７を用いて説明する。図１３は、一般的な３ビットグレイコードの遷移図である。図１３において、実線でつながっている値が遷移可能な値であり、遷移規則となっている。例えば、“０００”からは、“００１”、“０１０”、“１００”が遷移可能な値となる。図１３に示すように、グレイコードは、必ず１ビットずつしか変化しないため、複数の信号が同時に変化するタイミングがない。

図１２においては、グレイコードを記録パルスタイミング信号ＷＥＮ２〜５に用いることで、フレキシブルケーブル１０４の伝送信号のトグル率を下げると共に、記録パルスタイミング信号ＷＥＮ２〜５の信号間のスキューによるタイミングエラーを防止することができる。

また、図１２において、シリアルインターフェース３１８を介して、レジスタ３２１及びレジスタ５２２〜５２５に設定された値を書き換えることで、各グレイコード値に対応するレーザー照射タイミング信号の出力電流レベルの変更が可能であり、Ｍｏｎｏ、Ｌ−Ｓｈａｐｅ、Ｃａｓｔｌｅの３種類のライトストラテジを個別に出力することが可能である。

図１４は、特許文献１のＦＩＧ．１２Ａから引用した図である。図１４には、記録パルスタイミング信号ＷＥＮ２〜５のうち、３ビットのみを使用した、
Ｐｅｒ（Ｐｏｗｅｒ Ｅｒａｓｅ）レベル、
Ｐｆｗ（Ｐｏｗｅｒ Ｆｉｒｓｔ Ｗｒｉｔｅ）レベル、
Ｐｂ（Ｐｏｗｅｒ Ｂｉａｓ）レベル、
Ｐｍｆｐ（Ｐｏｗｅｒ Ｍｉｄｄｌｅ ｆｉｒｓｔ Ｐｕｌｓｅ）レベル、
Ｐｃｌ（Ｐｏｗｅｒ Ｃｏｏｌ）レベル、
Ｐｒｅａｄ（Ｐｏｗｅｒ Ｒｅａｄ）レベル、
ｏｆｆレベル
の７つの異なる出力電流レベルを含むレーザー照射タイミング信号のタイミング波形が示されている。

図１４に示したレーザー照射タイミング信号のレベルの遷移は以下のようになる。

ｏｆｆレベルからは、Ｐｒｅａｄレベルに遷移する。

Ｐｒｅａｄレベルからは、Ｐｅｒレベル又はｏｆｆレベルに遷移する。

Ｐｅｒレベルからは、Ｐｍｆｐレベル又はＰｒｅａｄレベルに遷移する。

Ｐｃｌレベルからは、Ｐｅｒレベルに遷移する。

Ｐｆｗレベルからは、Ｐｃｌレベル又はＰｂレベルに遷移する。

Ｐｍｆｐレベルからは、Ｐｆｗレベルに遷移する。

Ｐｂレベルからは、Ｐｆｗレベルに遷移する。

図１２においては、図１５に示すように、各グレイコード値に対応するレーザー照射タイミング信号の出力電流レベルを設定することで、グレイコード遷移規則に違反することなく、上記のレベルの遷移を可能にしている。図１５は、特許文献１のＦＩＧ．１２Ｂを引用した図である。ここで、図１２の３ビットの記録パルスタイミング信号ＷＥＮ２、ＷＥＮ３、ＷＥＮ４の値が、
“０００”のとき、ｏｆｆレベル、
“００１”のとき、Ｐｒｅａｄレベル、
“０１０”のとき、Ｐｃｌレベル、
“０１１”のとき、Ｐｅｒレベル、
“１００”のとき、Ｐｂレベル、
“１１０”のとき、Ｐｆｗレベル、
“１１１”のとき、Ｐｍｆｐレベル
にそれぞれ対応する。

図１１に示した一般的なタイミング信号の伝送方法では、４ビットが必要であった記録パルスタイミング信号を、図１５の関連技術においては、３ビットに減らし、図１４に示した７つの異なる出力電流レベルを含むレーザー照射タイミング信号の出力を可能にしている。

また、図１５のグレイコード状態遷移図は、図１６に示すように、Ｐｆｗレベルが、Ｐｆｗ１、Ｐｆｗ２、Ｐｆｗ３のように複数ある場合においても、図１７に示すように、
“０１１”にＰｅｒレベル、
“１１１”にＰｍｆｐレベル、
“１１０”にＰｆｗ１レベル、
“０１０”にＰｃｌレベル、
“１００”にＰｂレベル、
“１０１”にＰｆｗ２レベル、
“０００”にＰｆｗ３レベル
を各グレイコード値にそれぞれ設定することにより、
“０１１”→“１１１”→“１１０”→“０１０”→“０１１”
と遷移することで、Ｍｏｎｏを、
“０１１”→“１１１”→“１０１”→“１００”→“０００”→“０１０”→“０１１”
と遷移することでＣａｓｔｌｅを、それぞれグレイコード遷移規則に違反することなく、２種類のライトストラテジを混在させてレーザー照射タイミング信号を出力することが可能である。

さらには、“００１”にＰｂレベルを設定した場合でも、
“０１１”→“１１１”→“１０１”→“００１”→“０００”→“０１０”→“０１１”という遷移でも、Ｃａｓｔｌｅを出力することが可能であり、２種類のライトストラテジを混在させてレーザー照射タイミング信号を出力することが可能である。

米国特許出願公開第２００８／０００８０６６号明細書（ＵＳ２００８／０００８０６６Ａ１、Ｆｉｇ．７、Ｆｉｇ．１０Ｂ、Ｆｉｇ．１２Ａ、Ｆｉｇ．１２Ｂ）

以下に関連技術の分析を与える。

図１２に示した関連技術においては、デコーダは、記録パルスタイミング信号ＷＥＮ２〜５のうち、３ビットの信号によるグレイコードをデコードし、レーザー照射タイミング信号を生成する回路構成において、Ｍｏｎｏ、Ｌ−Ｓｈａｐｅ、Ｃａｓｔｌｅの３種類のライトストラテジの混在ができず、
ＭｏｎｏとＣａｓｔｌｅ、又は、
ＭｏｎｏとＬ−Ｓｈａｐｅ
の２種類のライトストラテジの組み合わせしか混在することができない、という問題がある。その理由は以下の通りである。

図１２の回路構成において、Ｍｏｎｏ、Ｌ−Ｓｈａｐｅ、Ｃａｓｔｌｅの３種類のライトストラテジを混在させた場合、図１８に示すように、Ｍｏｎｏ、Ｃａｓｔｌｅ、及び、Ｌ−Ｓｈａｐｅを出力するためには、
Ｍｏｎｏを出力するための、
Ｐｍｆｐレベル→Ｐｆｗ１レベル→Ｐｃｌレベル→Ｐｅｒレベルという遷移と、
Ｃａｓｔｌｅを出力するための、
Ｐｍｆｐレベル→Ｐｆｗ２レベル→Ｐｂレベル→Ｐｆｗ３レベル→Ｐｃｌレベル→Ｐｅｒレベルという遷移に加え、
Ｌ−Ｓｈａｐｅを出力するための、
Ｐｍｆｐレベル→Ｐｆｗ２レベル→Ｐｂレベル→Ｐｃｌレベル→Ｐｅｒレベル
という遷移が必要となる。

このため、記録パルスタイミング信号１〜３は、図１８に示すようなグレイコードの遷移が必要となる。なお、図１８は、課題説明の為に本願発明者が作成した図面である。

しかしながら、図１９に示すように、グレイコードの遷移規則上、Ｐｂレベルを設定した“１００”からは、
“１１０”（Ｐｆｗ１レベル）、
“１０１”（Ｐｆｗ２レベル）、
“０００”（Ｐｆｗ３レベル）
の３つにしか遷移することができない。なお、図１９は、課題説明の為に本願発明者が作成した図面である。

つまり、“１００”（Ｐｂレベル）から、“０１０”（Ｐｃｌレベル）に遷移させる場合、図１９に示すように、２ビット同時変化が発生し、グレイコード遷移規則に違反する。

このため、グレイコードを用いることによるフレキシブルケーブル１０４の伝送信号のトグル率の低減、及び、３ビットの記録パルスタイミング信号ＷＥＮ２〜４の信号間のスキューによるタイミングエラーの防止、という改善効果を奏し得なくなる。

また、“００１”にＰｂレベルを設定した場合も、グレイコードの遷移規則上、“００１”からは“０１１”（Ｐｅｒレベル）、“１０１”（Ｐｆｗ２レベル）、又は“０００”（Ｐｆｗ３レベル）にしか遷移できず、Ｐｃｌレベルが設定されている“０１０”へ遷移するには、２ビットの同時変化が必要となり、グレイコード遷移規則に違反する。

したがって、本発明の目的は、上記課題を解消し、コントローラとＬＤＤ間の伝送路のトグル率を増加させることなく、記録パルスタイミング信号間のスキューによるタイミングエラーを抑制し、遷移可能なデコード値を増やし、設定可能なレーザー照射タイミング信号の出力電流レベルの最大数を増加させることができる装置と方法を提供することにある。

前記目的を達成するため、本発明が概略以下の構成とされる。

本発明によれば、グレイコードを用いた入力信号をデコードするデコーダを備えたＬＤＤ装置であって、前記デコーダが、
前記入力信号の立上りエッジと立下りエッジを検出し、それぞれ第１及び第２のエッジ検出信号を出力するエッジ検出回路と、
前記エッジ検出回路からの前記第１及び第２のエッジ検出信号をそれぞれカウントクロック及びカウントリセット信号として入力し、カウント値をカウントビット信号として出力するカウンタと、
前記入力信号と、前記カウンタからの前記カウントビット信号とのパラレル信号からなる拡張信号を入力してコード変換し、コード変換結果を出力するコードコンバータと、
を備えたＬＤＤ装置が提供される。

本発明において、前記カウンタは、前記カウンタクロックをカウントしカウント値をグレイコードで前記カウントビット信号として出力し、前記カウンタリセット信号を入力すると、カウント値をクリアするグレイコードカウンタからなる。

本発明において、前記コードコンバータは、入力される制御信号に基づきコード変換規則が変更自在とされる。

本発明において、前記コードコンバータが、複数のレーザー照射タイミング信号設定レベルの中から、前記拡張信号に基づき、１つのレーザー照射タイミング信号設定レベルを選択して出力するマルチプレクサを備え、前記マルチプレクサからデジタル信号で出力される前記レーザー照射タイミング信号設定レベルを受け、アナログ信号に変換するデジタルアナログ変換器と、前記デジタルアナログ変換器のアナログ出力信号を受け増幅出力する増幅器とを備えている構成としてもよい。

本発明において、前記デコーダが、第１乃至第Ｎ（ただし、Ｎは２以上の整数）の入力信号をパラレルに入力し、前記エッジ検出回路が、前記第１の入力信号を入力し、前記第１の入力信号の立上りエッジ及び立下りエッジを検出する第１のエッジ検出回路と、
前記第２乃至第Ｎの入力信号をそれぞれ入力し、前記第２乃至第Ｎの入力信号の立上りエッジをそれぞれ検出する第２乃至第Ｎのエッジ検出回路と、
を備え、前記第１乃至第Ｎのエッジ検出回路からそれぞれ出力される前記第１乃至第Ｎの入力信号の各立上りエッジの検出信号を合成した信号を、前記第１のエッジ検出信号として出力し、前記第１のエッジ検出回路から出力される前記第１の入力信号の立下りエッジの検出信号を、前記第２のエッジ検出信号として出力する構成としてもよい。

本発明によれば、コントローラとＬＤＤ間の伝送路のトグル率を増加させることなく、記録パルスタイミング信号間のスキューによるタイミングエラーを抑制し、遷移可能なデコード値を増やし、設定可能なレーザー照射タイミング信号の出力電流レベルの最大数を増加させることができる。また、本発明によれば、Ｍｏｎｏ、Ｌ−Ｓｈａｐｅ、Ｃａｓｔｌｅの３種類のライトストラテジの混在を可能とすると共に、３種類のライトストラテジのレーザー照射タイミング信号の出力電流レベルを各々異なるレベルに設定することを可能としている。

本発明の第１の実施形態の回路構成を示す図である。 本発明の第１の実施形態の動作を示すタイミングチャートである。 本発明の第１の実施形態のレーザー照射タイミング信号に対応するデコードバスの値を示す図である。 本発明の第１の実施形態の拡張パルスタイミング信号に対するコードコンバータの変換規則を示す図である。 本発明の第１の実施形態の拡張パルスタイミング信号が一時的に遷移する状態を示す図である。 本発明の第１の実施形態における拡張パルスタイミング信号に対するコードコンバータの変換規則を示す図である。 本発明の第２の実施形態の回路構成を示す図である。 本発明の第２の実施形態における拡張パルスタイミング信号に対するレーザー照射タイミング信号設定レベルの例を示す表である。 本発明の第１、第２の実施形態におけるエッジ検出回路の一例を示す図である。 本発明の第１、第２の実施形態におけるカウンタの一例を示す図である。 一般的なタイミング信号伝送方法を示すタイミングチャートである。 関連技術のＬＤＤの回路構成を示すブロック図である。 一般的な３ビットグレイコード遷移図である。 関連技術の７つの異なるレベルを出力するレーザー照射タイミング信号を示すタイミングチャートである。 図１４の７つの異なるレベルを出力するレーザー照射タイミング信号のグレイコード遷移図である。 図１４のＰｆｗレベルが複数ある場合のレーザー照射タイミング信号を示すタイミングチャートである。 図１６のＰｆｗレベルが複数ある場合のレーザー照射タイミング信号のグレイコード遷移図である。 関連技術の問題点を説明するタイミングチャートである。 関連技術の問題点を説明するグレイコード遷移図である。

本発明の好ましい態様を以下に説明する。本発明の好ましい態様の１つにおいては、コントローラから入力される複数の記録パルスタイミング信号（１、２、３）にグレイコードを用い、前記記録パルスタイミング信号（１、２、３）をデコードするデコーダ（４００）を備えたＬＤＤにおいて、デコーダ（４００）は、記録パルスタイミング信号（１、２、３）の立上り及び立下りエッジを検出し、立上りエッジ検出結果をカウンタクロック信号（１０）として出力し、立下りエッジ検出結果をカウンタリセット信号（１１）として出力するエッジ検出回路（１００）と、前記カウンタクロック信号（１０）をクロックとしてカウント動作し、前記カウンタリセット信号（１１）を受けるとリセット動作を行うカウンタ（２００）とを備えたデコードビット拡張回路（２５０）と、前記記録パルスタイミング信号（１、２、３）と、前記カウンタ（２００）から出力されるカウントビット信号（５、６）とからなるパラレルビット信号を拡張パルスタイミング信号（３０）として入力し、コード変換するコードコンバータ（３００）と、を備え、コードコンバータ（３００）は、コード変換結果をデコーダバス（５７２）に出力する。

本発明においては、前記コントローラと前記ＬＤＤ間の伝送路のトグル率が増加することなく、前記記録パルスタイミング信号間のスキューによるタイミングエラーも生じることなく、遷移可能なデコード値を増やし、設定可能なレーザー照射タイミング信号の出力電流レベルの最大数を増加させ、Ｍｏｎｏ、Ｌ−Ｓｈａｐｅ、Ｃａｓｔｌｅの３種類のライトストラテジの混在を可能とすると共に、３種類のライトストラテジのレーザー照射タイミング信号の出力電流レベルを、各々異なるレベルに設定することが可能となる。以下、実施形態に即して説明する。

＜実施形態１＞
図１は、本発明の第１の実施形態の構成を示す図である。図１の第１の実施形態は、関連技術のＬＤＤの説明で参照した図１２のデコーダ５７０等に適用可能である。図１において、記録パルスタイミング信号１、２、３は、図１２のライトイネーブル信号ＷＥＮ２、ＷＥＮ３、ＷＥＮ４に対応し、デコーダ４００の出力が接続されるデコードバス５７２は、図１２のデコーダバス（ＤＥＣＯＤＥＲ／ＳＴＡＴＥ）５７２に対応している。なお、図１においては、図１２のデコーダ５７０に入力されるリードイネーブル信号ＲＥＮ、オシレータイネーブル信号ＯＳＣＥＮは省略されている。

図１を参照すると、本実施形態において、デコーダ４００は、エッジ検出回路１００と、カウンタ２００とを備えたデコードビット拡張回路２５０と、コードコンバータ３００とを備えている。

エッジ検出回路１００は、グレイコード遷移規則に従って１ビットのみ論理状態が０から１、もしくは１から０に変化する記録パルスタイミング信号１〜３が入力されると、記録パルスタイミング信号１〜３の立上り、及び立下りエッジを検出し、カウンタクロック信号１０と、カウンタリセット信号１１を、カウンタ２００に出力する。

カウンタ２００は、エッジ検出回路１００より入力されたカウンタクロック信号１０をクロック信号としてカウント動作（例えばカウントアップ）を行い、カウンタリセット信号１１によって、カウンタのリセット動作（カウント値のクリア）を行う。カウンタ２００は、カウントビット信号５及び６を生成してコードコンバータ３００に出力する。

コードコンバータ３００は、記録パルスタイミング信号１〜３と、カウントビット信号５、６を加えた計５ビットのパラレル信号からなる拡張パルスタイミング信号３０を入力してコード変換を行い、コード変換したタイミング信号を、デコードバス５７２上に出力する。

コードコンバータ３００を例えばＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）で構成することで、シリアルバス信号３１９を介して、コード変換規則を変更することが可能となる。なお、図１のシリアルバス信号３１９は、図１２のシリアルバス信号３１９に対応し、コントローラからフレキシブルケーブル等を介してシリアルインタフェースで受信され、本実施例のデコーダ４００のコードコンバータ３００に供給される。

次に、本発明の一実施例として、図１のエッジ検出回路１００、及びカウンタ２００を具体的な構成例を説明する。

図９は、エッジ検出回路１００の構成の一例を示す図である。図９を参照すると、エッジ検出回路１００は、立上り及び立下りエッジ検出回路１０９と、立上りエッジ検出回路１１０と、立上りエッジ検出回路１１１と、ＯＲ（論理和）回路１５５を備えている。

記録パルスタイミング信号１と記録パルスタイミング信号２と記録パルスタイミング信号３とを入力とし、立上り及び立下りエッジ検出回路１０９と、立上りエッジ検出回路１１０と立上りエッジ検出回路１１１の夫々から出力される立上り検出信号１２、１３、１４を、ＯＲ回路１５５経由でカウンタクロック信号１０として出力する。立上り及び立下りエッジ検出回路１０９、立上りエッジ検出回路１１０と１１１のいずれか１つで立ち上がりが検出された場合、カウンタクロック信号１０のパルスが出力される。

立上り及び立下りエッジ検出回路１０９は、記録パルスタイミング信号１を予め定められた遅延時間遅延させる遅延回路１３１と、遅延回路１３１の出力を反転させるインバータ１４１と、記録パルスタイミング信号１とインバータ１４１の出力を入力するＮＯＲ回路１５４と、記録パルスタイミング信号１とインバータ１４１の出力を入力するＡＮＤ回路１５１とを備える。

記録パルスタイミング信号１を入力とし、記録パルスタイミング信号１の立下りエッジの検出信号（Ｈｉｇｈパルス）であるカウンタリセット信号１１と、記録パルスタイミング信号１の立上りエッジの検出信号１２（Ｈｉｇｈパルス）とを出力する。カウンタリセット信号１１と立上りエッジ検出信号１２（Ｈｉｇｈパルス）のパルス幅は遅延回路１３１の遅延時間に対応する。

立上りエッジ検出回路１１０は、記録パルスタイミング信号２を入力し予め定められた遅延時間遅延させる遅延回路１３２と、遅延回路１３２の出力を反転させるインバータ１４２と、遅延回路１３２の遅延出力と記録パルスタイミング信号２を入力するＡＮＤ１５２とを備え、記録パルスタイミング信号２を入力とし、ＡＮＤ回路１５２からは、記録パルスタイミング信号２の立上りエッジの検出信号１３（Ｈｉｇｈパルス）を出力する。立上りエッジ検出信号１３（Ｈｉｇｈパルス）のパルス幅は遅延回路１３２の遅延時間に対応する。

立上りエッジ検出回路１１１は、立上りエッジ検出回路１１０と同じ構成の記録パルスタイミング信号３の立上りエッジ検出回路である。このため説明は省略する。

図１０は、図１のカウンタ２００の構成例を示す図である。図１０を参照すると、カウンタ２００は、カウンタクロック信号１０をクロック入力とし、カウンタリセット信号１１でクリア動作するグレイコードカウンタであり、２段のフリップフロップＦＦ２０１とＦＦ２０２で構成される。

ＦＦ２０１は、データ端子に、カウントビット信号６の逆相信号（ＦＦ２０２の反転出力端子ＱＢの出力）を受け、クロック端子にカウンタクロック信号１０を受け、クリア端子にカウンタリセット信号１１を受け、ＦＦ２０２の出力（出力端子Ｑの反転信号を出力するＱＢ、図ではＱにバー記号）であるカウントビット信号６の逆相信号を入力とし、カウントビット信号５を出力する。

ＦＦ２０２は、データ端子に、ＦＦ２０１の出力端子Ｑから出力されるカウントビット信号５を受け、クロック端子にカウンタクロック信号１０を入力し、クリア端子にカウンタリセット信号１１を入力し、出力端子Ｑからカウントビット信号６を出力する。

次に、図２乃至図６を参照して、本実施例の動作を説明する。図２は、図１の回路の動作を示すタイミングチャートである。レーザー照射タイミング信号４０は、図１２のトランジスタＱ１の出力に相当する。なお、レーザー照射タイミング信号４０は図１には図示されていない。

時刻Ｔ１に、記録パルスタイミング信号２が０（Ｌｏｗ）から１（Ｈｉｇｈ）に変化すると、エッジ検出回路１００は、時刻Ｔ１ａに、カウンタクロック信号１０を１パルス出力する。

時刻Ｔ２に、記録パルスタイミング信号１が、０から１に変化すると、エッジ検出回路１００は、時刻Ｔ２ａにカウンタクロック信号１０を１パルス出力する。

時刻Ｔ３に記録パルスタイミング信号３が０から１に変化すると、エッジ検出回路１００は、時刻Ｔ３ａにカウンタクロック信号１０を１パルス出力する。

以上のように、エッジ検出回路１００は、記録パルスタイミング信号１〜３のいずれかの立上りエッジを検出すると、カウンタクロック信号１０を１パルス出力する。

時刻Ｔ４に、記録パルスタイミング信号１が１から０に変化すると、エッジ検出回路１００は、時刻Ｔ４ａにカウンタリセット信号１１を１パルス出力する。

カウンタ２００は、時刻Ｔ１ａに、カウンタクロック信号１０のパルスが発生すると、カウントビット信号６を０から１に変化させる。

次に、時刻Ｔ２ａにカウンタクロック信号１０のパルスが発生すると、カウンタ２００は、カウントビット信号５を０から１に変化させる。

さらに、時刻Ｔ３ａにカウンタクロック信号１０のパルスが発生すると、カウンタ２００は、カウントビット信号６を１から０に変化させる。

また、カウンタ２００は、時刻Ｔ４ａにカウンタリセット信号１１のパルスが発生すると、カウントビット信号５及び６を０に変化させる。

以上のように、カウンタ２００は、カウンタクロック信号１０をクロック入力とし、カウンタクロック信号１０のパルス（Ｈｉｇｈパルス）が発生するごとに、グレイコードでカウント動作を行い、カウンタリセット信号１１が入力されると、カウント値をクリアするグレイコードカウンタとして動作し、カウントビット信号５及び６を出力する。

図３は、図２に示したレーザー照射タイミング信号４０に対応する５ビットデコードバス信号５７２の値を表形式で示した図である。ｏｆｆレベル、Ｐｒｅａｄレベル、・・・、Ｐｍｆｐレベルの１０レベルが５ビットデコードバス信号５７２に対応付けられている。

図４は、記録パルスタイミング信号１〜３に、カウントビット信号５及び６を加えた５ビットの拡張パルスタイミング信号３０に対する、コードコンバータ３００の変換規則を表形式で表した図である。特に制限されないが、５ビットの拡張パルスタイミング信号３０は、記録パルスタイミング信号１、２、３を、それぞれ最上位ビット（第５ビット）、第４ビット、第３ビットとし、カウントビット信号５、６を第２ビット、最下位ビット（第１ビット）としている。

図４の４行目に示すように、“１００１１”（記録パルスタイミング信号１、２、３が“１００”、且つカウントビット信号５、６が“１１”）、あるいは、“１０１１０”（記録パルスタイミング信号１、２、３が“１０１”、且つ、カウントビット信号５、６が“１０”）、あるいは、“１００１０”（記録パルスタイミング信号１、２、３が“１００”、且つカウントビット信号“５、６“が“１０”）の拡張パルスタイミング信号３０は、コードコンバータ３００により、共通のコード“０００１０”に変換される。また、図４の５行目に示すように、“０００００”（記録パルスタイミング信号１、２、３が“０００”、且つカウントビット信号５、６が“００”）、あるいは“００１００”（記録パルスタイミング信号１、２、３が“００１”、且つ、カウントビット信号５、６が“１０”）の拡張パルスタイミング信号３０は、コードコンバータ３００により共通のコード“００１００”に変換される。図４の最下行に示すように、“００１０１”（記録パルスタイミング信号１、２、３が００１、且つカウントビット信号５、６が“０１”）、あるいは、“０１００１”（記録パルスタイミング信号１、２、３が“０１０”、且つ、カウントビット信号５、６が“０１”）は、コードコンバータ３００により共通のコード“０００１１”に変換される。

図１において、コードコンバータ３００は、拡張パルスタイミング信号３０を入力とし、レーザー照射タイミング信号４０に該当するデコード信号に変換して、デコードバス５７２に出力する。図１のデコードバス５７２は、図１２のデコードバス５７２に対応する。

例えば拡張パルスタイミング信号３０の値が“００１１１”の時、レーザー照射タイミング信号４０は“ｏｆｆレベル”を出力するものとする。この時、図３に示すように、“ｏｆｆレベル”に該当するデコードバス５７２の値が“０００００”である場合、コードコンバータ３００は、図４に示すように、拡張パルスタイミング信号３０の値“００１１１”を“０００００”に変換してデコードバス５７２に出力する。

カウンタ２００から出力されるカウントビット信号５及び６は、エッジ検出回路１００から出力される信号１０、１１を受けるカウンタ２００によって生成されるため、記録パルスタイミング信号１〜３よりも、時間的に遅く変化する。

図５は、拡張パルスタイミング信号３０が一時的に遷移する状態（遷移前と遷移途中（意図しない状態）と遷移後）を、表形式で示した図である。拡張パルスタイミング信号３０が遷移する際、図５に示すように、遷移前と遷移後の間の遷移途中で、一時的に意図しない入力状態になる場合がある。

例えば、記録パルスタイミング信号１〜３が“０００”から“００１”に遷移する場合、拡張パルスタイミング信号３０（最上位ビット側から記録パルスタイミング信号１、２、３、カウントビット信号５、６）は、“０００００”から“００１０１”に遷移するが、カウントビット信号５及び６は、記録パルスタイミング信号１〜３よりも、時間的に遅く変化する。このため、図５の２行目に示すように、“０００００”から“００１０１”への遷移途中で、一時的に、“００１００”という意図しない状態となる。

図６は、拡張パルスタイミング信号３０が一時的に遷移する状態も考慮した、コードコンバータ３００の変換規則を示す図である。コードコンバータ３００は、拡張パルスタイミング信号３０が一時的に遷移する状態も含め、図６に示すように、拡張パルスタイミング信号３０をコード変換することで、全て意図した値に変換することができる。例えば図６の５行目の“０００１０”は、図５の最下行に示した遷移前の“１００１０”から遷移後の“０００００”の遷移途中の意図しない状態であるが、コードコンバータ３００は、遷移途中の意図しない状態“０００１０”を含め、遷移後の“０００００”と同様、デコードバス５７２に“００１００”を出力する。

なお、カウントビット信号５及び６は、カウンタ２００のカウント動作中において、グレイコード出力であるため、カウントビット信号５及び６のスキューによるタイミングエラーは生じない。

また、カウンタ２００のリセット動作時において、カウントビット信号５及び６が同時変化するタイミングが存在するため、スキューが発生する場合があるが、前述したように、コードコンバータ３００では、一時的に遷移する状態も含めてコード変換を行うことで、全て意図した値に変換できる。

コードコンバータ３００は、コード変換規則を図６に示すように一意にするか、シリアルバス信号３１９を介して、プログラマブルコードにすることでも実現できる。

上記した本実施例によれば、コントローラから入力される記録パルスタイミング信号１、２、３にグレイコードを用い、前記記録パルスタイミング信号の立上り、及び立下りエッジを検出し、立上りエッジ検出結果をカウンタクロック信号１０として出力し、立下りエッジ検出結果をカウンタリセット信号１１として出力するエッジ検出回路１００と、カウンタクロック信号１０をクロックとしてカウント動作し、カウンタリセット信号１１をリセットとしてリセット動作を行うカウンタ２００を備え、コードコンバータ３００によって、前記記録パルスタイミング信号と前記カウンタから出力される１ビット以上のカウントビット信号５、６を、拡張パルスタイミング信号３０としてコード変換し、デコードバス５７２に出力する。かかる構成により、遷移可能なデコード値を増し、設定可能なレーザー照射タイミング信号４０の出力電流レベルの最大数を増加することができる。

このため、Ｍｏｎｏ、Ｌ−Ｓｈａｐｅ、Ｃａｓｔｌｅの３種類のライトストラテジの混在と、前記３種類のライトストラテジにおいて、各々のライトストラテジのレーザー照射タイミング信号の出力電流レベルを、各々のライトストラテジごとに異なる複数の出力電流レベルに設定することができる。

＜実施形態２＞
図７は、本発明の第２の実施形態の構成を示す図である。図７を参照すると、本実施例は、前記第１の実施例のコードコンバータ３００を、７対１のマルチプレクサレジスタ（７ｔｏ１ＭＵＸＲＥＧ）６００で構成したものである。デコーダ４００’は、エッジ検出回路１００とカウンタ２００と７対１のマルチプレクサレジスタ（７ｔｏ１ＭＵＸＲＥＧ）６００を備えている。さらに、７対１のマルチプレクサレジスタ（７ｔｏ１ＭＵＸＲＥＧ）６００の出力（デジタル信号）を受けるデジタル・アナログ変換器（ＤＡＣ）６１０と、増幅器（ＡＭＰ）６２０を備えている。図７に示したエッジ検出回路１００とカウンタ２００は、図１と同じ構成であるため、説明を省略する。

７ｔｏ１ＭＵＸＲＥＧ６００は、記録パルスタイミング信号１〜３に、カウンタ２００が出力するカウントビット信号５及び６を加えた５ビットの拡張パルスタイミング信号３０と、レーザー照射タイミング信号設定レベルＬｅｖｅ０〜６とを入力とし、拡張パルスタイミング信号３０に対応する電流設定値を、レーザー照射タイミング信号設定レベルＬｅｖｅｌ０〜６の中から選択し、選択したレベルを、ＤＡＣ電流設定値（デジタル信号）としてＤＡＣ６１０へ出力する。

ＤＡＣ６１０は、ＤＡＣ電流設定値（デジタル信号）を入力し、デジタル・アナログ変換してアナログ電流をＡＭＰ６２０へ出力する。

ＡＭＰ６２０は、ＤＡＣ６１０からのアナログ電流を入力とし電流増幅してレーザー照射タイミング信号４０を端子５０から出力する。端子５０にはレーザダイオード（不図示）が接続され、レーザダイオードはＡＭＰ６２０からのレーザー照射タイミング信号４０（図１２のトランジスタＱ１の出力信号であるレーザー照射タイミング信号に対応）によって駆動される。

以上の構成により、前記第１の実施例と同様に、Ｍｏｎｏ、Ｌ−Ｓｈａｐｅ、Ｃａｓｔｌｅの３種類のライトストラテジを混在し、３種類のライトストラテジにおいて、各々のライトストラテジのレーザー照射タイミング信号４０の電流レベルを、各々のライトストラテジごとに異なる複数の出力電流レベルに設定することができる。

本実施例において、７ｔｏ１ＭＵＸＲＥＧ６００内のレジスタに記憶する拡張パルスタイミング信号３０に対応するレーザー照射タイミング信号の出力電流レベルは、シリアルバス信号３１９を介して前記レジスタを書き換えることにより、変更可能である。すなわち、記録パルスタイミング信号１〜３の入力規則を変更することなく、レーザー照射タイミング信号４０の出力電流レベルを変更することが可能である。

上記した実施形態は、下記記載の効果を奏する。

ＬＤＤ内部のデコードビット拡張回路よって、デコードビットを拡張し遷移可能なデコード値を増やしたため、グレイコードを用いた記録パルスタイミング信号の本数を増やすことなく、Ｍｏｎｏ、Ｌ−Ｓｈａｐｅ、Ｃａｓｔｌｅの３種類のライトストラテジの混在を可能としている。

遷移可能なデコード値が増加したことにより、設定可能なレーザー照射タイミング信号のレベルの最大数が増加したため、Ｍｏｎｏ、Ｌ−Ｓｈａｐｅ、Ｃａｓｔｌｅの３種類のライトストラテジにおいて、各々のライトストラテジのレーザー照射タイミング信号の出力電流レベルを各々のライトストラテジごとに異なる複数の出力電流レベルに設定可能としている。

なお、上記の特許文献１の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１〜４ 記録パルスタイミング信号
５、６ カウントビット信号
１０ カウンタクロック信号
１１ カウンタリセット信号
１２〜１４ 立上りエッジ検出信号
３０ 拡張パルスタイミング信号
４０ レーザー照射タイミング信号
５０ 端子
１００ エッジ検出回路
１０２ コントローラ
１０４ フレキシブルケーブル
１０８ レーザーダイオード
１０９ 立上り及び立下りエッジ検出回路
１１０、１１１ 立上りエッジ検出回路
１１２ バイアス回路
１２１〜１２５ ＡＭＰ
１３１〜１３３ 遅延回路
１４１〜１４３ ＩＮＶ
１５１〜１５３ ＡＮＤ
１５４ ＮＯＲ
１５５ ＯＲ
２００ カウンタ
２０１、２０２ ＦＦ
２５０ デコードビット拡張回路
３００ コードコンバータ
３１４ リファレンス回路
３１８ シリアルインターフェース
３１９ シリアルバス信号
３２１、３５１、３５３、３５５、５２２、５２３、５２４、５２５ レジスタ
３２２ ＤＡＣ
３２４ 加算器
３２２、５３２、５３３、５３４、３５２、３５４、３５６、３７２、５３５ ＤＡＣ
３４０ コントロールレジスタ
３５７ ＳＳＯＳＣ
３５８ 加算器
３５９ ＯＳＣ
３６０ オシレータ振幅選択回路
３６１ ＯＳＣ−ＨＩ
３６２ ＯＳＣ−ＬＯ
３６３ セレクタ
３６５ ＡＮＤ
４００、４００’ デコーダ
５７０ デコーダ
５７２ デコードバス
６００ ７ｔｏ１ＭＵＸＲＥＧ
６１０ ＤＡＣ
６２０ ＡＭＰ
７０２ スイッチ
７１０ ハイブリッドＬＤＤ
ＬＥＶＥＬ０〜６ レーザー照射タイミング信号設定レベル
Ｑ１ トランジスタ
ＳＣＬＫ シリアルクロック
ＳＤＩＯ シリアルデータ
ＳＥＮ シリアルイネーブル信号
ＷＥＮ２〜５ 記録パルスタイミング信号

Claims (13)

1. グレイコードを用いた入力信号をデコードするデコーダを備えたレーザーダイオードドライバ装置であって、
   前記デコーダが、
   前記入力信号の立上りエッジと立下りエッジを検出しそれぞれ第１のエッジ検出信号と第２のエッジ検出信号を出力するエッジ検出回路と、
   前記エッジ検出回路からの前記第１のエッジ検出信号及び前記第２のエッジ検出信号をそれぞれカウントクロック及びカウントリセット信号として入力し、カウント値をカウントビット信号として出力するカウンタと、
   前記入力信号と、前記カウンタからの前記カウントビット信号とのパラレル信号からなる拡張信号を入力してコード変換し、コード変換結果を出力するコードコンバータと、
   を備えたことを特徴とするレーザーダイオードドライバ装置。
2. 前記カウンタは、前記カウンタクロックをカウントし、カウント値をグレイコードにて前記カウントビット信号として出力し、前記カウンタリセット信号に応答してカウント値をクリアするグレイコードカウンタからなる、ことを特徴とする請求項１記載のレーザーダイオードドライバ装置。
3. 前記コードコンバータは、前記入力信号の遷移時、遷移途中に前記拡張信号に出現する意図しない状態を含めて前記拡張信号のコード変換を行う、ことを特徴とする請求項１又は２記載のレーザーダイオードドライバ装置。
4. 前記コードコンバータは、入力される情報信号に基づき、コード変換規則が変更自在とされる、ことを特徴とする請求項１乃至３のいずれか１項に記載のレーザーダイオードドライバ装置。
5. 前記コードコンバータは、前記拡張信号を入力し、レーザーダイオードのレーザー照射タイミング、及びレーザーパワーを制御するレーザー照射タイミング信号のレベルに対応するコードに変換する、ことを特徴とする請求項１乃至４のいずれか１項に記載のレーザーダイオードドライバ装置。
6. 前記コードコンバータは、前記コード変換結果をデコードバスに出力し、
   前記デコードバスは、レーザーダイオードを駆動するトランジスタのコントロール端子に供給する電圧又は電流レベルを選択するスイッチの選択信号端子に少なくとも接続される、ことを特徴とする請求項１乃至５のいずれか１項に記載のレーザーダイオードドライバ装置。
7. 前記コードコンバータが、複数のレーザー照射タイミング信号設定レベルの中から、前記拡張信号に基づき、１つのレーザー照射タイミング信号設定レベルを選択して出力するマルチプレクサを備え、
   前記マルチプレクサからデジタル信号で出力される前記レーザー照射タイミング信号設定レベルを受けアナログ信号に変換するデジタルアナログ変換器と、
   前記デジタルアナログ変換器からのアナログ信号を受け増幅出力する増幅器と、
   を備え、前記増幅器の出力電流によりレーザーダイオードを駆動する、ことを特徴とする請求項１又は２記載のレーザーダイオードドライバ装置。
8. 前記マルチプレクサにおいて、前記レーザー照射タイミング信号設定レベルが、入力される情報信号に基づき、変更自在とされる、ことを特徴とする請求項７記載のレーザーダイオードドライバ装置。
9. 前記デコーダが、前記グレイコードの第１乃至第Ｎビットをなす第１乃至第Ｎ（ただし、Ｎは２以上の整数）の入力信号をパラレルに入力し、
   前記エッジ検出回路が、
   前記第１の入力信号を入力し、前記第１の入力信号の立上りエッジ及び立下りエッジを検出する第１のエッジ検出回路と、
   前記第２乃至第Ｎの入力信号をそれぞれ入力し、前記第２乃至第Ｎの入力信号の立上りエッジをそれぞれ検出する第２乃至第Ｎのエッジ検出回路と、
   を備え、前記第１乃至第Ｎのエッジ検出回路からそれぞれ出力される前記第１乃至第Ｎの入力信号の各立上りエッジの検出信号を合成した信号を、前記第１のエッジ検出信号として出力し、
   前記第１のエッジ検出回路から出力される前記第１の入力信号の立下りエッジの検出信号を、前記第２のエッジ検出信号として出力する、ことを特徴とする請求項１乃至８のいずれか１項に記載のレーザーダイオードドライバ装置。
10. 前記第１のエッジ検出回路は、
    前記第１の入力信号を入力して遅延させる第１の遅延回路と、
    前記第１の遅延回路の出力信号と、前記第１の入力信号とに基づき、前記第１の入力信号の立上りエッジから前記第１の遅延回路の遅延時間に対応するパルス幅のワンショットパルスを生成し前記第１の入力信号の立上りエッジの検出信号として出力する第１の論理回路と、
    前記第１の遅延回路の出力信号と、前記第１の入力信号とに基づき、前記第１の入力信号の立下りエッジから前記第１の遅延回路の遅延時間に対応するパルス幅のワンショットパルスを生成し前記第２のエッジ検出信号として出力する第２の論理回路と、
    を備え、
    前記第ｉ（ただし、ｉは２以上Ｎ以下の整数）のエッジ検出回路は、
    前記第ｉの入力信号を入力する第ｉの遅延回路と、
    前記第ｉの遅延回路の出力信号と、前記第ｉの入力信号とに基づき、前記第ｉの入力信号の立上りエッジから、前記第ｉの遅延回路の遅延時間に対応するパルス幅のワンショットパルスを生成し前記第ｉの入力信号の立上りエッジの検出信号として出力する論理回路と、
    を備えている、ことを特徴とする請求項９記載のレーザーダイオードドライバ装置。
11. 請求項１乃至１０のいずれか１項記載のレーザーダイオードドライバ装置を備えた光ディスク装置。
12. グレイコードを用いた入力信号をデコードするレーザーダイオードドライバ装置の信号伝送方法であって、
    前記入力信号の立上り及び立下りエッジを検出してそれぞれ第１のエッジ検出信号及び第２のエッジ検出信号を出力し、
    前記第１エッジ検出信号及び前記第２のエッジ検出信号をそれぞれカウントクロック及びカウントリセット信号として受けるカウンタからカウントビット信号が出力され、
    前記入力信号と前記カウントビット信号とをパラレルに入力してコード変換しコード変換結果を出力する、ことを特徴とするレーザーダイオードドライバ装置の信号伝送方法。
13. 前記カウンタは、前記カウンタクロックをカウントし、カウント値をグレイコードで前記カウントビット信号として出力し、
    前記カウンタリセット信号を入力すると、前記カウンタのカウント値をクリアするグレイコードカウンタからなる、ことを特徴とする請求項１２記載のレーザーダイオードドライバ装置の信号伝送方法。

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