KR20110015012A

KR20110015012A - 하이브리드 레이저 다이오드 드라이버

Info

Publication number: KR20110015012A
Application number: KR1020107027873A
Authority: KR
Inventors: 시어도어 디. 리스; 하키히로 아사다; 디. 스튜어트 스미스
Original assignee: 인터실 아메리카스 인코포레이티드
Priority date: 2008-06-09
Filing date: 2009-06-05
Publication date: 2011-02-14
Also published as: US20110228661A1; US8094533B2; WO2009152047A3; CN102057431B; US8018809B2; CN102057431A; TW201001411A; KR101286385B1; US20090073829A1; WO2009152047A2; JP5421989B2; TWI455122B; JP2011523216A

Abstract

하이브리드 LDD는 판독(read)전류를 선택적으로 출력하기 위한 판독 채널, 각각이 서로 다른 기록(write) 전류를 선택적으로 출력하기 위한 복수의 기록 채널, 오실레이터(oscillator) 전류를 선택적으로 출력하기 위한 오실레이터 채널을 포함한다. 그리고, 하이브리드 LDD는 가능 신호에 기반하여 상기 외부 컨트롤러로부터 복수의 상기 가능 신호를 전송받고, 적어도 하나의 상기 기록 채널에 의해 출력되는 전류의 타이밍을 제어하는 프로그램 가능(programmable) LDD 컨트롤러를 포함하게 된다. 또한, 프로그램 가능 LDD 컨트롤러는, 복수의 상기 가능 신호를 받고, 복수의 디코더 출력 라인 중 하나를 작동(activate)시키는 디코더; 및 각각이 하나 또는 그 이상의 상기 디코더 출력 라인의 작동에 반응하여 출력을 발생시키기 위해 프로그래밍될 수 있는 복수의 출력 컨트롤러를 구비한 것을 특징으로 한다.

Description

하이브리드 레이저 다이오드 드라이버{HYBRID LASER DIODE DRIVERS}

본 발명은 하이브리드 레이저 다이오드 드라이버(LDD)에 대한 것이다. 본 발명은 2008년 11월 25일에 출원된 미국 특허출원 제12/277,912호를 기초출원으로 한 우선권주장 출원이다. 또한, 본 발명은 2008년 9월 16일에 출원된 미국 특허출원 제61/097,511호를 기초출원으로 한 우선권주장 출원이다. 또한, 본 발명은 2008년 6월 9일에 출원된 미국 특허출원 제61/060,086호를 기초출원으로 한 우선권주장 출원이다.

또한, 본 발명은 2007년 5월 16일에 출원된 미국출원 특허 11/749,636호(발명의 명칭 `디코더를 포함하는 하이브리드 레이저 다이오드 드라이버(HYBRID LASER DIODE DRIVERS THAT INCLUDE A DECODER))와 관련되어 있다. 또한, 본 발명은 2007년 5월 16일에 출원된 미국출원 특허 11/749,703호(발명의 명칭 `상태 기계를 포함하는 하이브리드 레이저 다이오드 드라이버(HYBRID LASER DIODE DRIVERS THAT INCLUDE A STATE MACHINE))와 관련되어 있다.

본 발명은 CD, DVD 등과 같은 광학 디스크 기술과 관련된다. 그것은 데이터 전송 속도와 저장용량 모두 증가하는 추세이다. 게다가, 미디어 타입, 기록 속도, 디스크 형태와 드라이브 광(drive optic)과 같은 요소는 특별한 기록 전략이 필요하다. 경쟁적이고, 시장을 장악하기 위해서, 블루-레이(Blue-ray) 디스크(BD)와 같은 새로운 기술뿐 아니라 CD와 DVD 모두를 지지하기 위한 LDD 신호를 허용하기 위한 단일 레이저 다이오드 드라이버(LDD)에 의해 지지되는 많은 특징들(예를 들어 포멧)이증가하는 추세이다.

전형적인 LDD들은 LDD 증가에 의해 지지되는 많은 특징들로서 더욱더 많은 핀(pin)들을 위한 필요에 시달리고 있다. 예를 들어, 전형적인 LDD들은 모든 출력 전류 레벨을 위한 아날로그 라인 및/또는 디지털 라인을 필요로 한다. 그것은 수많은 출력 전류 레벨의 증가에 의해 핀 갯수가 많아지는 원인이 된다.

게다가, 각 라인은 정확하지 않은 파형(poor fidelity waveform), 노이즈 픽업 또는 타이밍 불일치를 초래한다. 게다가, 기록 전류와 오실레리터 타이밍 모두를 위한 출력 드라이브의 원격 제어 때문에, 전형적인 LDD들은 타이밍 에러가 발생한다.

전형적인 레이저 드라이버의 문제를 해결하기 위해, 제조자는 LDD들 내부에 기록 전략 발생기(write strategy generators, WSG)를 통합하기 시작했다. 그러나, WSG LDD들은 전형적인 레이저 드라이버들의 앞서 언급한 문제를 해결할 수 있는 반면, WSG LDD들은 복잡한 디지털 회로의 많은 양을 포함하게 된다. 이러한 회로는 경제적이지 않다. 게다가, 회로는 LDD의 출력을 가열하고, 전력 소비를 증가시킨다. 게다가, 많은 소비자는 전형적인 타입에서 WSG 타입으로 복잡한 컨트롤러 칩을 교환하는 것을 원하지 않는다. 그들은 WSG LDD 내에 존재하는 WSG 타입을 지탱하고, 사용하는 것을 배우기 어려워한다.

본 발명은 상기의 문제점을 해결하기 위한 것으로, 핀 갯수가 많아지지 않으면서, 정확하지 않은 파형(poor fidelity waveform), 노이즈 픽업 또는 타이밍 불일치를 방지할 수 있는 하이브리드 레이저 다이오드 드라이버를 제공한다. 게다가, 기록 전류와 오실레리터 타이밍 모두를 위한 출력 드라이브의 원격 제어 때문에, 발생되는 타이밍 에러를 방지할 수 있는 하이브리드 레이저 다이오드 드라이버를 제공한다. 또한, 복잡한 디지털 회로의 많은 양을 포함하지 않는 WSG LDD을 제공하게 된다.

본 발명의 일실시예는 외부 컨트롤러로부터 이네이블(enable)신호들을 받송받는 레이저 다이오드를 작동하는 하이브리드 레이저 다이오드 드라이버(LDD)와 관련된다. 특정 실시예에서, 하이브리드 LDD는 레이저 다이오드로서 동일 광학 픽업 유닛(OPU) 상에 위치하여 구성되고, OPU는 컨트롤러에 플렉스(flex) 케이블에 의해 연결되어지고, 외부 컨트롤러는 메인보드에 위치한다.

일실시예에 따르면 하이브리드 LDD는 판독 전류를 선택적으로 출력하기 위한 판독 채널, 각각이 서로 다른 기록 전류를 선택적으로 출력하는 복수의 기록 채널, 오실레이터 전류를 선택적으로 출력하기 위한 오실레이터 채널을 포함한다. 게다가, 하이브리드 LDD는 외부 컨트롤러로부터 복수의 이네이블 신호를 받는 프래그램 가능 컨트롤러 포함하고, 그것은 이네이블 신호를 기반으로 적어도 하나의 기록 채널에 의해 출력되는 전류의 타이밍을 제어한다. 프로그램 가능 LDD 컨트롤러는 이네이블 신호에 기반하여 판독 채널 및 오실레이터 채널에 의해 출력되는 전류의 타이밍 또한 제어할 수 있다.

일실시예에 따르면, 프로그램 가능 LDD 컨트롤러는 복수의 이네이블 신호를 받고, 복수의 디코너 출력 라인 중 하나를 활성화시키는 디코터를 포함한다. 게다가, 프로그램 가능 LDD 컨트롤러는 복수의 출력 컨트롤러를 포함할 수 있다. 각각은 하나 또는 그 이상의 디코너 출력 라인의 작동에 응답하는 출력을 발생시키도록 프로그램 가능하다. 복수의 출력 컨트롤러는 기록 출력 컨트롤러와 오실레이터 컨트롤러 중 적어도 어느 하나를 포함할 수 있다.

일실시예에 따르면, LDD 컨트롤러에 의해 외부 컨트롤러로부터 전송받은 이네이블 신호는 이네이블 신호중 단 하나가 즉시 교환되도록 그레이(Gray) 암호화되어 있다. 게다가, 일실시예에 따르면 이네이블 신호들은 서로 다른 이네이블 신호 사이에서 상태 교환(state change)이 없다면, 상태를 2번 교환하지 않는다. LDD 컨트롤러 이네이블 신호에 기반하여, 판독 채널, 기록 채널 및 오실레이터 채널에 의해 출력되는 전류의 타이밍을 제어한다.

비록 본 발명이 상기에서 언급한 바람직한 실시예와 관련하여 설명되어 졌지만, 본 발명의 요지와 범위로부터 벗어남이 없이 다른 다양한 수정 및 변형이 가능한 것은 당업자라면 용이하게 인식할 수 있을 것이며, 이러한 변경 및 수정은 모두 첨부된 특허 청구 범위에 속함은 자명하다.

본 발명의 일실시예에 따르면, 핀 갯수가 많아지지 않으면서, 정확하지 않은 파형(poor fidelity waveform), 노이즈 픽업 또는 타이밍 불일치를 방지할 수 있는 효과가 있다. 게다가, 기록 전류와 오실레리터 타이밍 모두를 위한 출력 드라이브의 원격 제어 때문에, 발생되는 타이밍 에러를 방지할 수 있는 장점이 있다. 또한, 복잡한 디지털 회로의 많은 양을 포함하지 않는 WSG LDD을 제공하게 된다. 따라서 경제적이라는 장점이 있다. 게다가, 전력 소비를 감소시킬 수 있다.

도 1은 종래 레이저 다이오드 드라이버의 블록도,
도 2는 도 1의 종래 LDD에 타이밍 선도,
도 3은 기록 전략 발생기(WSG) LDD의 블록도,
도 4는 WSG LDD에 타이밍 선도,
도 5a는 하이브리드 LDD의 블록도,
도 5b는 본 발명의 또 다른 실시예에 따른 하이브리드 LDD의 블록도,
도 5c는 본 발명의 또 다른 실시예에 따른 하이브리드 LDD의 블록도,
도 5d는 본 발명의 또 다른 실시예에 따른 도 5c의 LDD 컨트롤러의 상세도,
도 5e는 본 발명의 일실시예에 따라, 장치 작동의 프로그램가능 선택을 만들기 위해 연속 제어 저항기가 디코딩된 신호와 함께 작동할 수 있는 방법을 나타낸 블록도,
도 6a는 본 발명의 일실시예에 따라, WSG 하이브리드 LDD로서 언급한, 또 다른 하이브리드 LDD의 블록도,
도 6b는 본 발명의 일실시예에 따라, WSG 하이브리드 LDD로서 언급한, 또 다른 하이브리드 LDD의 블록도,
도 7은 본 발명의 일실시예에 따라, 스위칭된 게이트 하이브리드 LDD로서 언급한, 추가 하이브리드 LDD의 블록도,
도 8은 R 미디어 유형에 기록하기 위해 사용되는 임의의 마크-공간에 발생되어질 수 있는 다양한 I_OUT 신호 그리프,
도 9는 RW 미디어 유형에 기록하기 위해 사용되는 임의의 마크-공간에 발생되어질 수 있는 다양한 I_OUT 신호 그리프,
도 10a는 2 비트 그레이 코드 변환 선도,
도 10b는 3 비트 그레이 코드 변환 선도,
도 10c는 4 비트 그레이 코드 변환 선도,
도 11a는 4개의 다른 상태들을 포함하는 I_OUT 신호 그래프,
도 11b는 도 11a에 도시된 어떤 IOUT 레벨에서 다음 레벨로의 변환을 위해 어느 하나의 비트가 어떻게 변화(change)되어 질 수 있는 지를 보여주는 그레이 코드 변환 선도,
도 12a 7개의 다른 레벨을 포함하는 IOUT 신호 그래프,
도 12b는 도 12a에 도시된 어떤 IOUT 레벨에서 다음 레벨로의 변환을 위해 어느 하나의 비트가 어떻게 변화(change)되어 질 수 있는 지를 보여주는 그레이 코드 변환 선도,
도 13a 9개의 다른 레벨을 포함하는 IOUT 신호 그래프,
도 13b 칩 이네이블(chil enable, ENA)외에 4개의 가능 라인들이 사용되는 경우, 도 13a에 도시된 어떤 IOUT 레벨에서 다음 레벨로의 변환을 위해 어느 하나의 비트가 어떻게 변화(change)되어 질 수 있는 지를 보여주는 그레이 코드 변환 선도,
도 13c는 칩 이네이블(ENA)과 추가 기록 가능 라인에 따라, 도 13a에 도시된 변환이 어떻게 단지 3개의 가능 라인들을 사용하여 달성되는 지를 설명하기 위한 그레이 코드 변환선도,
도 14a는 10개의 다른 상태들을 포함하는 IOUT 신호 그래프,
도 14b는 도 13a에 도시된 어떤 IOUT 레벨에서 다음 레벨로의 변환을 위해 어느 하나의 비트가 어떻게 변화(change)되어 질 수 있는 지를 보여주는 그레이 코드 변환 선도,
도 15a는 U-턴으로써 언급되는 것을 포함하는 그레이 코드화 기록 가능(WEN) 신호를 나타낸 타이밍 선도,
도 15b는 본 발명의 특정실시예에 따라, U-턴을 피하는 그레이 코드화 기록 가능(WEN) 신호를 나타낸 타이밍 선도,
도 15c는 U-턴의 발생을 나타낸 도 15a에 도시된 5T와 7T 마트들에 그레이 코드 변환 선도,
도 15d는 U-턴의 방지(avoidance)를 나타낸 도 15b에 도시된 5T와 7T 마트들에 그레이 코드 변환 선도,
도 16a는 본 발명의 일실시예에 따라, 디코더의 연속 구성가능 판독 가능 로직의 블록도,
도 16b는 본 발명의 일실시예에 따라, 디코더의 연속 구성가능 기록 가능 로직의 블록도,
도 17은 본 발명의 일실시예에 따라, 디코더의 연속 구성가능 오실레이터 레벨 가능 로직의 블록도,
도 18a는 종래 상태 기계의 블록도, 도 18b는 임의의 상태 기계를 위한 상태 선도,
도 19a는 10개의 다른 상태들을 포함하는 IOUT 신호 그래프,도 19b는 도 19a의 IOUT를 발생하는 기록 전략(strategy)을 위한 상태 선도,
도 19c는 상기 출력 라인들이 도 19a의 기록 전략에 상태 라인들로서 유지되는 상태 기계의 블록도,
도 20은 도 19a의 기록 전략의 실행을 위해 도 19c의 상태 기계를 위한 상태 선도 그래프,
도 21은 도 20의 상태선도가 어떻게 기능을 하는지를 나타내는 그레이 코드 변환 선도,
도 22는 본 발명의 일실시예에 따라, 선도의 상태들 중에서 변환을 위해 2개의 비트들이 사용되어 지는 방법을 나타낸 상태 선도,
도 23은 본 발명의 일실시예에 따라, 선도의 상태들 중에서 변환을 위해 3개의 가능 라인들이 사용되어 지는 방법을 나타낸 상태 선도,
도 24는 본 발명의 일실시예에 따라, 출력에 추가된 디코더를 갖는 표준 상태 기계의 블록도,
도 25는 본 발명의 일실시예에 따라, 구체화된 디코더를 갖는 상태 기계의 블록도,
도 26은 본 발명의 일실시예에 따라, 구체화된 디코더와 상태 메모리를 갖는 상태 기계의 블록도를 도시한 것이다.

이하 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 쉽게 실시할 수 있는 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.

도 1은 플렉스(flex) 케이블(104)를 가로질러, 드라이브 컨트롤러(102)와 통신하는 데이터 저장 장치의 전형적인 레이저 다이오드 드라이버(LDD, 110))를 나타낸 하이레벨 블록도를 도시한 것이다. 데이터 저장장치는 예를 들어, 사용자 데이터가 저장되어 질 수 있는 광학 디스크 미디어를 포함하는 광학 저장 장치일 수 있다. LDD(110)는 광학 디스크 미디어를 위해 판독 데이터로부터 기록 데이터까지 레이저 다이오드(108)를 운전한다. LDD(110)는 광학 픽업 유닛(OPU) 상에 위치되고, 컨트롤러(102)는 그들 사이에 통신을 허용하는 플렉스 케이블(104)를 갖는 메인 회로보드 상에 위치된다.

도 1에 도시된 바와 같이, LDD(110)는 판독 채널, 4개의 기록 채널들 및 오실레이터 채널을 포함한다. LDD는 또한, 칸트롤러(102)로부터 칩 가능(enable, 이네이블)(ENA) 신호를 받는 바이어스 회로(112)를 포함하는 것을 알 수 있다. LDD(11)가 ENA 신호를 통해 허용(enable)되어 질때, 바이어스 회로는 LDD(110)의 아날로그 회로(예를 들어, 증폭기, 드라이버 등)을 바이어스하기 위해 사용되어지는 바이어스 전압 및 전류를 발생한다. LDD(110)가 ENA 신호를 통해 허용될 수 없을(not enable) 때, LDD는 레이저 다이오드(108)를 작동시키지 않을 것이다. ENA 신호는 추가적으로 직접 연산 장애 출력(directly logically disable the output)이 될 것이다.

판독 채널은 증폭기(121), 전자 스위치(S1) 및 판독 드라이버(131)를 포함한다. 판독 채널은 외부 컨트롤러(102)로부터 판독 허용(REN) 신호와 레벨 입력(INR, 또한, IN1으로서 언급한 것과 같이)신호를 받는다. INR 신호 그것은 컨트롤러(102)에 의해 발생되는 전압 신호 또는 아날로그 전류이다. 그것은 판독 채널이 허용되어 질 수 있을 때(enable), 판독 채널에 의해 출력되는 신호의 진폭을 위해 사용되어 진다. REN 신호는 판독 신호가 허용될 때, 지정(specify)되고, 그러므로 타이밍 또는 가능(enable, 이네이블) 신호로서 언급되어 진다. 증폭기(121)는 IN1 신호의 사전(pre)-증폭을 실행한다. 판독 드라이버(131)는 판독 채널이 허용되어 질 때, 증폭기(121)에 의해 출력된 신호의 추가적인 증폭을 실행한다. 스위치(S1)는 REN 신호에 의해 제어되고, 판독 채널을 허용(enable) 또는 불허용(disable)하기 위해 사용된다. 도시된 바와 같이, 스위치(S1)는 판독 드라이버(131) 외부에 존재하나, 판독 드라이버(131) 내부에 있을 수도 있다.

도 1에 도시된 바와 같이, 4개의 기록 채널들을 도시했지만, 그 이상 또는 그 이하의 기록 채널일 수도 있다. 각각의 기록 채널은 증폭기, 전자 스위치 및 기록 드라이버를 포함한다. 예를 들어, 기록 채널들 중 어느 하나는 증폭기(122), 전자 스위치(S2) 및 기록 드라이버(132)를 포함하는 기록 가능(WEN2) 신호와 IN2 신호를 받는다. 빠른 스위칭을 허용하기 위해, 스위치(S2)는 기록 드라이버(132) 내부에 있다. IN2 신호 그것은 컨트롤러(102)에 의해 발생되는 전압 신호 또는 아날로그 전류이고, 기록 채널이 허용되어 질 때, 기록 채널에 의해 출력되는 신호의 진폭을 지정하기 위해 사용된다. WEN2 신호는 기록 채널이 허용되어질 때, 명시되는 타이밍 신호이다. 증폭기(122)는 IN2 신호의 사전-증을 실행한다. 스위치(S2)는 WEN2 신호에 의해 제어되어 지고, 기록 채널을 허용 또는 불허용하기 위해 사용된다. 나머지 기록 채널은 유사하고, 따라서, 추가적인 구체적 설명은 생략하기로 한다. 기록 가능 신호가 타이밍을 제어하기 위해 사용되어지기 때문에, 이러한 신호들은 타이밍 또는 가능(enable) 신호들로서 언급될 수 있다.

도 1에 도시된 바와 같이, 오실레이터 채널은 증폭기(151), 증폭기(152), 오실레이터(153), 스위치(S6) 및 오실레이터 드라이버(154)를 포함함을 할 수 있다. 저항기 RAMP(LDD(110)의 외부, 그러나 OPU 상에 존재), 증폭기(151)의 사용을 통해 오실레이터 드라이버(154)에 신호를 제공하고, 그것은 오실레이터 드라이버(154)에 의해 출력되는 신호의 진폭을 위해 사용된다. 저항기 RFREQ(LDD(110)의 외부이지만 OPU 상에 있는) 증폭기(152)의 사용을 통해 오실레이터(153)에 신호를 제공하고, 그것은 오실레이터(153)에 의해 출력되는 신호의 주파수를 지정하기 위해 사용되어 진다. 오실레이터(153)의 발진 출력은 그것으로부터 발진 신호를 출력하기 위해 오실레이터 드라이버(154)의 스위치(S6)를 제어하고, 그것의 진폭과 주파수는 저항기 RAMO와 RFREQ를 사용하여 지정되어 진다. 오실레이터(153)는 오실레이터 가능(enable, 이네이블)(OSCEN) 신호를 통해 컨트롤러(102)에 의해 허용되어지고, 그것은 플렉스 케이블(104)을 가로질러 공급되어 진다. 그러므로, 오실레이터 채널은 단지 오실레이터(153)이 허용되어 질 때에 발진 출력(oscillating output))을 제공한다.

도 1은 단지 1개의 레이저 다이오드(즉, 108)이 도시되어 있다. LDD가 다중(예를 들어, CD, DVD, BD) 형태를 지지함으로써 하나 또는 그 이상의 레이저 다이오드가 추가되어 질 수 있다. 이러한 경우, 선택 네트워크(selection network)가 레이저 다이오드의 작동을 위해 사용되어 진다. 컨트롤러(102)는 플렉스 케이블(104)에 의해 추가 연결체를 통해 선택 네트워크를 제어한다.

ENA, INR-IN5, REN, WEN2-WEN5 및 OSEN 신호는 모두 플렉스 케이브(104)을 가로질러, 컨트롤러(102)로부터 LDD(110)에 제공되어 진다. 하나 이상의 채널이 허용되어 질 때, 다중 채널의 출력이 레이저 다이오드(108)을 운전하는 출력 전류(IOUT) 작동 신호를 발생하기 위해 함께 추가되어 진다. 단일 채널이 그 시간에 허용되어 진다. 도 2에 도시된 타이밍 흐름은 레이저 다이오드(108)를 작동하는 IOUT 신호를 발생하기 위한 또는 다양한 드라이버 출력이 어떻게 추가되어 질 수 있는지에 대해 알 수 있다. 첫번째는, REN, OSCEN, 및 WEN2-WEN5 신호들의 모든 결합을 위해 사용될 수 있는 출력 전류(IOUT)를 나타낸다. 기록 전략은 매우 정확한 진폭과 미디어를 적절하게 마크하기 위한 시간이 필요하다. 때문에, 통상 출력 전류의 사용가능한 결합은 매우 제한된다. 미디어에 기록될 때, 판독 전류는 항상 온(on) 상태이고, 결과적으로 IOUT 발생을 위해, 판독전류가 선택된 기록 채널의 전류에 추가되어 진다. 미디어로부터 판독될 때, 오실레이터는 보통 온(on) 상태이고, 결과적으로 오실레이터의 출력은 IOUT 발생을 위해, 판독 채널의 출력에 추가된다. 기록되는 동안, 오실레이터는 드라이브 설계자의 결정에 의존하여 온(on) 상태이거나 아닐 수 있다.

기록 허용(enable)을 사용하기 위해 가능한 방법은 하나의 WEN이 허용되어질 때, 결정된 다른 출력 전류를 갖는 것이다. 이러한 접근의 문제점은 모든 출력 드라이버의 전체 크기가 과도하고, 과도한 비용 및 느린 반응의 원인이 된다. 다양한 출력 레벨의 실행은 단지 몇 개의 특정 결합(모든 가능한 결합들을 사용하는 것과는 반대로)에 다양한 기록 전류와 함께 추가되어 진다. 보통 결과적으로 기록 과정의 정확한 전류 필요성 때문에, 제어 핀마다 하나의 출력 레벨을 갖는다. 기록 전류는 필요적으로 합쳐지기 때문에, 전류가 낮은 값과 높은 값 사이에서 스위칭할 때, 매우 심한 타이밍 결합이 있다. 이것은 최대 임계 시간에서 발생하고, 그것은 마크늬 시작과 끝에서 존재한다.

도 3에 도시된 기록 전략 발생기(WSG) LDD(310)에서와 같이, 바이어스 회로(112), 기준 회로(314), 기록 전략 발생기(WSG, 316), 연속(serial) 인터페이스(318) 및 다양한 제항기, 디지털-아날로그 컨버터(DACs, 316), 오실레이터, 증폭기 및 드라이버를 포함한다. 컨트롤러(102)는 플렉스 케이블(104) 상에서 LDD(310)와 통신한다.

바이어스 회로(112)는 그것이 컨트롤러(102)로부터 칩 가능(enable, 이네이블)(ENA) 신호를 받을 때, LDD(310)의 아날로그 회로를 바이어스 하기 위해 사용되는 바이어스 전압과 전류를 발생한다. ENA 신호는 또한, 직접적으로 출력을 허용한다. 기준회로(314) 그것은 컨트롤러(112)로부터 ISLOPE 신호를 받고, OPU 상에서 RSET 저항기에 연결되고, LDD(310)의 다양한 DAC들에 제공되는 다양한 기준 전압과 전류를 발생한다.

연속 인터페이스(318)는 컨트롤러(102)로부터 연속 가능(enable, 이네이블)(SEN) 신호 및 연속 클락(SCLK) 신호를 받는다. 게다가, 양-방향(bi-directional) 연속 데이터 입력/출력(SDIO) 라인은 SER 버스(319)를 통해 LDD(310) 내에서 저항기로부터 판독 데이터와 기록 데이터에 컨트롤러(102)를 허용한다. 예를 들어, 기록 전략 업데이트는 SDIO, 연속 인터페이스 및 연속(SER) 버스(319)를 사용하여 제공되어 질 수 있다. SER 버스(319)는 데이터 버스 부분(예를 들어 8비트 와이드)과 주소(address) 버스부분(예를 들어 7비트 와이드)을 포함한다.

기록 전력 발생기(WSG, 316)는 디지털 회로를 포함하고, 적절한 기록 전략을 실행하기 위해 사용되어 지는 WSG 버스(317)에 디지털 신호(예를 들어, 다양한 타이밍 신호의 수집)를 제공한다. 그것은 미디어, CD, DVD 또는 BD 기준 및/또는 속도에 의존한다. WSG(316)은 컨트롤러(102)로부터 데이터 클락(CLK) 및 판독 기록 모드 신호(RWB)를 받는다. 예를 들어, LOW RWB 신호는 WRITE를 가정하고, HIGH RWB 신호는 READ 신호를 제어할 수 있다. 또는 그 반대도 가능하다. WSG(316)은 또한, NRZ(Non-Return-to-Zero)로 라벨링된 데이터 라인을 받는다. 그것은 마크(mark)가 디스크 상에서 기록되어 질 때, 사용된다. WSG(316)는 또한, 도시된 바와 같이, 랜드 그루브 바(land.groove bar(LBG)) 신호를 받고,그것은 DVD RAM 타입 미디어를 위해 사용되어 진다. 기록 전류 필요는 랜드 또는 그루브에 기록될 때와 다르다. LDD(310)의 판독 채널은 도시된 바와 같이, 판독 DAC(322), 증폭기(326) 및 판독 드라이버(328)을 포함한다. 판독 DAC(322)는 판독 저항기(321)에 명시되는 디지털 데이터 레벨에 의해 지정된 레벨을 갖는 아날로그 신호를 출력하고, 그것은 연속 인터페이스(318)와 SER 버스(319)를 통해 컨트롤러(102)에 의해 업데이트되어 질 수 있다. 컨트롤러(102)는 또한, 덧셈기(summer,324)에 의한 판독 DAC의 출력에 추가되는 아날로그 INR 신호를 제공할 수 있다. 판독 DAC(322)의 출력(그것에 추가되는 INR와 함께 또는 없이)은 증폭기(326)에 제공되어 진다. 그리고, 증폭기(326)의 출력은 판독 드라이버(328)에 제공된다. WSG(316)는 판독 채널이 WSG 버스(317)의 하나 또는 그 이상의 라인을 통해 스위치(S1)를 제어함으로써 출력을 발생할 때, 제어될 수 있다. 예를 들어, 연속 판독 가능(enable) 신호는 스위치(S1)를 개방 또는 폐쇄하기 위한 WSG(316)에 원인이 될 수 있다.

LDD(310)의 기록 채널은 기록 저항기(338)로부터 디지털 입력을 받는 기록 DAC(332)를 포함한다. WSG(316)은 WSG 버스(317)을 통해, 기록 채널에 의한 신호 출력의 진폭을 제어하는 기록 DAC(332)에 디지털 입력을 제공하는 기록 저항기(338)의 저항기를 선택한다.

PMAX DAC(336)는 PMAX 저항기에서 아날로그 출력(PMAX로서 유사하게 언급된)까지 전송된 디지털 입력을 변환한다. 그것은 기록 DAC(332)의 기준 입력에 적용된다. 기록 DAC(332)는 다중 요소로 특정되는 PMAX와 함께 다중 타입 DAC일 수 있다. 더 상세하게는, 기록 DAC(332)의 출력은 기준 입력(즉, PMAX)에 의해 증가된 멀티-비트 디지털 기록 값(기록 저항기(338) 중 하나에 적용되는)에 비례한다. 예를 들어, 기록 DAC(332)의 출력은 PMAX에 의해 증가되느 추가적으로 RSET과 아이슬로프(ISLOPE)에 의한 기준 세트에 의해 증가된 멀티-비트 디지털 입력값(저항기(338) 중 하나로부터)의 결과물과 동일하다. 기록 저항기(338)과 PMAX 저항기(334)의 내용은 연속 인터페이스(318)과 SER 버스(319)를 통해 컨트롤러(102)에 의해 업데이트 된다. 특정 실시예에서, DAC(332)는 레이저 다이오드(108)를 작동시키기 위해 충분한 전류를 제공한다. 다른 실시예에서는, 드라이버는 출력 DAC(332)에 추가되어 질 수 있다.

고주파 변조(HFM) 채널로서 알려진 오실레이터 채널은 오실레이터(OSC) DAC(372)를 포함하고 있고, 그것은 오실레이팅 방식에서 다양한 레벨을 출력할 수 있다. 일실시예에서와 같이, OSC DAC(372)는 복수의 병렬 AND 게이트(365)의 출력이다. AND 게이트(365) 각각은 오실레이터(359)의 출력 및 오실레이터 진폭 선택 회로(360)의 출력을 받는다. 오실레이터 주파수 DAC(352), 확산 스펙트럼(spread spectrum, SS) 주파수 DAC(354) 및 SS 진폭 DAC(356) 모두는 개별적으로 저항기(351, 353, 355)로부터 디지털 입력을 받는다. 연속(serial) 인터 페이스(318) 및 SER 버스(319)를 통해 컨트롤러는 저항기(351, 353, 355)의 내용을 업데이트 할 수 있다. 저항기(351) 및 오실레이터 주파수 DAC(352)는 오실레이터(359)의 주파수를 지정하기 위해 사용되어 진다. SS 오실레이터(357)의 확산 스펙트럼 출력은 오실레이터 채널에 의해 발생된 하모닉스(harmonics)를 확산시키기 위해, 덧셈기(summer, 358)에 의해 오실레이터 주파수 DAC(352)의 출력에 부가된다. 오실레이터 진폭 회로(360)는 2개의 저항기(361, 362) 및 선택기(363)으로 구성된다. WSG 버스(317)은 기록 전략 프로그래밍에 따른, 선택기(363)를 통해 이러한 2개의 저항기 중 하나를 선택하기 위해 사용되는 하나 또는 2개의 타이밍 라인을 포함한다. WSG 버스(317)은 또한, 오실레이터(359)의 모드를 제어하기 위한 소정의 타이밍 라인을 갖는다. 오실레이터는 WSG 버스(317)로부터 제어하기 때문에, 낮거나(low), 높거나(high), 오실레이팅할 수 있다. 그러므로, WSG(316)에 의해 설명된 바와 같이, 오실레이터(359)는 0(zero), DC 구간(term)으로서 OSC-LO(362) 값 또는 DC 구간 또는 오실레이팅 구간으로써의 OSC-HI(361) 값을 출력할 수 있도록 제작될 수 있다. 특정 실시예에서, DAC(372)는 레이저 다이오드(108)를 작동시키기 위해 충분한 전력을 공급한다. 다른 실시예에서, 드라이버는 출력 DAC(372)에 부가되어 질 수 있다.

제어 저항기(340)의 내용은 연속 인터페이스(318) 및 SER 버스(319)를 통해 컨트롤러(102)에 의해 업데이트되어 진다. 예를 들어, 제어 저항기(340)은 판독, 기록 및 오실레이터 채널을 허용하기 위한 비트를 포함한다. 제어 저항기(340)은 또한, 여러가지 I_OUT 핀들이 활성화를 선택하기 위한 제어 비트를 포함한다. 저어 저항기(340)는 또한, 위상 잠금 루프(PLL)를 위한 분리 가능(enable, 이네이블) 비트를 갖는다. 제어 저항기(340)은 또한, 다양한 기능을 위해 다양한 모드 비트를 갖는다.

도 4는 IOUT를 위한 다양한 출력 레벨이 어떻게 WSG LDD(310)를 사용하여 발생되어 질 수 있는지를 나타낸 타이밍을 도시한 것이다. 도 4에 도시된 바와 같이, WSG LLD(310)은 기록 DAC(322)의 입력에 많은 디지털 값들 중 하나를 보내기 위한 기능을 갖는다. 비록 기록 저항기(338)를 선택하기 위한 제어 라인들이 타이밍 에러를 갖을 수 있지만, 그들은 전체 타이밍 문제가 실리콘의 한 조각(piece)에 구성되어 지기 때문에 최소화될 수 있다. 반면, 종래 LDD(110), 타이밍은 컨트롤러(102), 플렉스 케이블(104) 및 LDD(110)를 포함하여 채널 사이에 지연에서 변동이 증가되다. 또한, WSG LDD(310)는 지지된 모든 출력 전류 레벨을 위한 추가 아날로그 라인 및/또는 디지털 라인을 필요로 하지 않는다. 그러므로, WSF LDD(310)를 위한 핀 갯수는 지지된 출력 전류 레벨의 수와 동일하게 유지될 수 있다. 게다가, 컨트롤러(102)에서 WSG LDD(310)로 보내지는 대부분의 신호는 디지털이기 때문에, 신호들은 노이즈에 덜 민감하고, 고 정확 파형(하이 파이 파형)의 원인이 된다. 게다가, WSG LDD(310)는 제어신호 상에 플렉스의 필터링 효과는 직접적으로 타이밍 정확도를 제한하지 않기 때문에, 고속, 예를 들어, 16X DVD 속도를 더 쉽게 지지할 수 있다. 그러나, WSG LDD(310)는 종래 LDD(110)의 많은 문제를 해결하는 반면, WSG LDD(310)는 복잡한 디지털 회로를 포함한다. 그것은 추가 비용과 그들의 생산품에 많은 테스트 시간이 필요하게 된다. 게다가, 각 회로는 전력소비가 증가하고 종래 LDD(110)보다 WSG LDD(310)의 출력이 가열되게 된다. 게다가, 많은 OPU 사용자/소비자는 종래 컨트롤러와 LDD 솔루션으로부터 많은 변화를 원하지 않는다. 이러한 이유에서, 하이브리드 타입(LDD)이 본 발명에 적용되게 된다.

도 5a는 하이브리드 LDD(510a)의 전형적인 유형의 블록도를 도시한 것이다. 이러한 하이브리드 LDD(510a)는 종래 컨트롤러(102)부터의 판독, 기록 및 오실레이터 입력들(INR, REN, WEN2-WEN5 및 OSEN)이 적용되고, 종래 판독 드라이버(131), 종래 기록 드라이버(132-135) 및 종래 오실레이터 드라이버(154)를 포함한다. 그러나, 하이브리드 LDD(510a)는 연속 인터페이스(318), SER 버스(319), 표준 회로(314), 저항기(321) 그리고, 판독 채널, 오실레이터 채널 추가 저항기(351, 353, 355)를 위한 판독 DAC(322), WSG LDD(예를 들어 도 3에 도시된 바와 같이)를 포함하는 SS 오실레이터(357) 및 DAC(352, 354, 356)을 포함하고 있기 때문에, 종래 LDD(110)와는 다르다. 게다가, 하이브리드 LDD(510a)는 종래 LDD(11)에는 제공되어 지지 않는, 각각의 기록 채널을 위한 기록 DAC(532, 533, 534, 535)와 저항기(522, 523, 524, 525)를 포함한다. 또한, 하이브리드 LDD(510a)는 오실레이터채널에 의해 발생되는 신호의 진폭을 제어하기 위한 진폭 저항기(560) 및 DAC(561)를 포함한다.

도 5a에 도시된 실시예에서, 판독 채널과 다중 기록 채널에 의해 발생된 출력의 진폭을 제어하기 위해, 컨트롤러(102)는 SER 버스(319)를 통해 다양한 저항기와 통신하는 연속 인터페이스(318)에 SDIO 라인 상에서 각 업데이트를 보냄으로써 다양한 진폭 저항기(예를 들어, 321, 522-525 및 560)를 업데이트할 수 있다. 게다가, 컨트롤러(102)는 플렉스 케이블(104)를 가로질러, 노이즈에 민감한 아날로그 입력 라인(예를 들어, INR-IN5)을 보낼 필요가 없다. 유사하게, 오실레이터 채널에 의해 발생된 신호의 주파수와 진폭을 제어하기 위해, 컨트롤러(102)는 SDIO 라인 상에서 각 업데이트를 전송함으로써, 다양한 진폭 및 주파수 저항기(예를 들어, 351-355 및 360)를 업데이트 한다. 그러므로, 오실레이터 채널의 진폭과 주파수를 조절하기 위해, OPU상에 RAMP 및 RFREQ를 위치/조절할 필요는 없다. 하이브리드 LDD(510a)는 LDD내에 확산 스펙트럼 능력을 포함한다. 종래 LDD는 이러한 SS 능력을 포함하는 것이 가능하다. 그러나, 종래 LDD SS 주파수와 진폭은 DAC`s 대신 저항기와 함께 조절되어 진다. 그것은 판독 및 기록 저항기 및 DAC`s 가 제거되어지고, 종래 LDD의 IN 라인을 대체하고, 연속 인터페이스가 단지 오실레이터를 제어하기 위해 사용되어 지는 것이 가능하다.

하이브리드 LDD(510a)는 컨트롤러(102)가 여전히 타이밍 가능(enable, 이네이블) 라인(예를 들어, REN, WEN2-WEN5, 및 OSCEN)을 사용하는 판독, 기록, 오실레이터 채널의 타이밍을 제어한다는 것이 WSG LDD(310, 도 3에 도시된)과 다르다. 즉, 컨트롤러(102)는 종래 LDD(110)의 IOUT 신호의 타이밍을 제어하기 위해 사용됨으로써 하이브리드 LDD(510a)의 IOUT 신호의 타이밍을 제어하기 위한 타이밍과 유사하게 사용할 수 있다.

종래 LDD(110)와 하이브리드 LDD(510a)의 비교는 하이브리드 LDD는 유사 방식에 가능(enable, 이네이블) 라인을 사용한다. 즉, 다양한 판독 및 기록 드라이버(131-135)와 관련된 스위치를 제어하기 위해 사용된다. 게다가, WSG는 하이브리드 LDD(510a)에서 실행되지 않는다. 이것은 비용, 테스트 시간, 가열 출력 및 하이브리드 LDD(510a)의 복잡함을 감소시킨다. 이러한 이유에서, OPU 사용자/소비자는 요구되는 하이브리드 LDD(510a)를 발견할 수 있다. 이러한 사용자/소비자가 그들의 종래 LDD 솔루션을 교체하기를 원하지 않는다면, 여전히 플렉스 케이블(104) 상에서 전송되는 아날로그 라인의 수 및/또는 핀 갯수가 감소되기를 원할 것이다.

도 5b는 본 발명의 일실시예에 따른, 하이브리드 LDD(510b)를 도시한 것이다. 하이브리드 LDD(510b)는 종래 컨트롤러(102)로부터의 판독, 기록 및 오실레이터 입력(INR, WEN2-WEN5 및 OSCEN)이 적용되고, 종래 판독 드라이버(131), 종래 기록 드라이버(132,-135) 및 종래 오실레이터 드라이버(154)를 포함한다. 그러나, 직접적으로 판독, 기록 및 오실레이터 채널 내에 스위치들을 제어하기 위한 이러한 가능(enable, 이네이블) 라인들을 사용하기 보다, 판독, 기록 가능(enable, 이네이블) 라인(REN, WEN2-WEN5) 및 OSCEN 라인이 디코더(570)에 제공된다. 디코더(570)는 다양한 판독, 기록 및 오실레이터 채널의 다양한 스위치들을 제어하기 위해 디토더 버스(572) 상에 다양한 타이밍 신호를 출력한다. 예를 들어, 디코더(570)는 컨트롤러(102)로부터 전송받은 WEN 신호의 복호화(디코딩, decoding)에 기반하여 또는 ENR 라인 또는 연속 신호에 기반하여 판독 채널의 스위치(S1)를 제어한다. 유사하게, 디코더(570)는 WEN2-WEN5에 기반하여, 종래 LDD과 다른 방식으로 기록 채널의 스위치들(S2-S5)을 제어한다. 게다가, 디코더(570)는 OSCEN 라인 또는 REN과 WEN라인에 기반한 오실레이터 채널의 스위치(S6)를 제어한다. 이하 추가적으로 상세히 설명되는 바와 같이, 또 다른 실시예에서 상태 기계(state machine)는 디코더에 위치하여 사용된다.

하이브리드 LDD(510a)의 타이밍 선도는 본질적으로, 도 2의 타이밍 선도와 동일하다. 그것은 앞서 설명한 바와 같이, 종래 LDD의 타이밍 선도이다. 이것은 하이브리드 LDD(510a)를 위해 사용되는 동일한 타이밍 신호가 개별 기록 채널의 타이밍을 제어하는 각각의 기록 가능(이네이블, enable) 신호를 갖는 종래 LDD(110)에 사용되어지기 때문이다. 그러므로, 종래 LDD(110) 상에서 하이브리드 LDD(510a)장점이 있는 반면, 하이브리드 LDD(510a)는 종래 LDD(110)에서의 동일한 문제점이 발생하게 된다. 예를 들어, 하이브리드 LDD(510a)에 대한 타이밍 제어는 종래 LDD(110)와 동일하고, 종래 LDD(110)와 동일한 에러를 갖게 된다. 그러나, 하이브리드 LDD(510b)는 WEN 라인이 어떻게 종래 LDD(110)의 타이밍을 개선하고, 수정하고 변경할 수 있는 출력을 제어하는지를 정의한다. 종래 LDD(110) 상에서 하이브리드 LDD(510a , 510b)의 장점은 하이브리드 LDD에 플렉스 케이블(104)을 가로질러 컨트롤러(102)로부터 전송된 아날로그 신호가 거의 없다는 것이다. 더욱 상세하게, 하이브리드 LDD(510a, 510b)는 컨트롤러(102)로부터의 아날로그 기록 레벨(즉, 직폭 제어) 신호(IN2-IN5)에 의존하지 않고, 그들은 오실레이터 주파수 및 진폭을 제어하기 위한 많은 저항기 및 핀들이 필요하지 않다. 오히려, 다양한 채널들을 위한 진폭 레벨은 연속 인터페이스(318) 및 SER 버스(319), SDIO라인을 사용하는 컨트롤러(102)에 의해 업데이트되는 저항기를 사용하여 제어되어 진다. 플렉스 케이블(104) 상에서 전송된 아날로그 신호의 감소는 신호 충실도를 개선하고, 핀 갯수를 감소시킨다.

하이브리드 LDD(510b)는 하이브리드 LDD(510a) 상에서 많은 장점을 갖는다. 예를 들어, 하이브리드LDD(510b)에서, 플렉스 케이블(104)의 추적(trace) 및 전선 감소는 하이브리드 LDD(510a)와 비교하여 WEN 신호의 동일한 양이 적용되기 위해 사용된다. 예를 들어, 8개의 WEN 신호를 적용하기 위해, 하이브리드 LDD(510b)는 단지 3개의 플렉스 WEN라인이 필요하고, 하이브리드(510a)는 8개가 필요하다. 게다가, 하이브리드 LDD(510b)와 함께, 추가적인 기록 전력 레벨은 플렉스에 추가 WEN신호가 부가되지 않고, 부가되어 진다. 이것은 하이브리드 LDD(510a)에서는 그러하지 않다. 또한, 설명한 바와 같이, LDD(510a)는 종래 LDD(110)과 같이 동일한 타이밍 에러를 발생시키지만, 하이브리드 LDD(510b)는 WEN 라인이 에러를 피하기 위해 수정되어질 수 있는 출력을 어떻게 제어하는지를 정의한다.

도 5c는 본 발명의 또 다른 실시예에 따른 하이브리드 LDD(510c)의 블록도를 도시한 것이다. 도 1에 도시된 종래 LDD(110)와 같이, 하이브리드 LDD(510c)는 기록 레벨 입력 신호(IN2, IN3, IN4 그리고, 선택적으로 IN5)를 받고, 도한, 판독 레벨 입력 신호(INR)를 받을 수 있다. 그러나, 종래 LDD(110)와 하이브리드 LDD(510c)의 차이점은 하이브리드 LDD(510c)에서 기록 가능(enable, 이네이블) 신호(WEN2-WEN4, 및 선택적으로 판독 가능(enable) 신호 REN 및 선택적으로 오실레이터 가능(enable) 신호 OSCEN)가 기록 채널(및 판독 및 오실레이터 채널도 가능하다)의 드라이버에 의한 내부 LDD 컨트롤러(580)에 의해 전송되어 지는 외부 컨트롤러(102)에 의해 발생된다. 게다가, 하이브리드 LDD(510c)는 전형적인 하이브리드 LDD(510c)로서 언급될 수 있다. 그것은 전형적인 레벨 입력 신호(또한, 진폭입력으로서 언급되는) 및 전형적인 가능(enable) 입력 신호(또한, 타이밍 입력으로서 언급되는)가 적용되기 때문에, 여전히 이하 설명회든 바와 같이, 내부 LDD 컨트롤러(580)의 사용을 통해 더큰 유동성을 허용한다.

도 1의 종래 LDD(110)는 도 2에 도시된 타이밍 선도를 참고하면 총 인코딩의 사용이 제한된다. 대비적으로, 전형적 하이브리드 LDD(510c)는 더 많은 기록 레벨 선택을 허용하기 위해 외부 컨트롤러(102)로부터 그레이(Gray) 코드를 수용한다. 이하 설명되는 바와 같이, 각 그레이 코드는 동일 시간에서 상태 교환을 위한 가능(enable) 타이밍 입력이 하나 이상이라면 발생되는 타이밍 글리치(glitch) 문제를 피하기 위해 사용된다. 게다가, 이하 도 15a 내지 도 15d)에서 설명되는 바와 같이, 그레이 코드가 감소된 특정 데이터율(data rate)은 전형적 하이브리드 LDD(510c)에 의해 수용되어 진다. 게다가, 그것은 LDD 컨트롤러(580)를 포함하기 때문에, RWB와 WEN 신호들의 사용을 통한 전형적 하이브리드 LDD(510c)는 종래 LDD(110)는 가능하지 않은 LDD의 추가적 기능을 수정하고, 제어할 수 있다. 실행에 의존하여, 도 5c 및 도 5d에서, 기록 가능(WEN) 또는 기록 가능(enable) 바(WEB) 신호는 WEN, WEB 또는 RWB 신호가 가능(enable) 기록 모드에 사용되어 질 수 있는 한 RWB 신호에 위치하도록 사용되어 질 수 있다.

도 1의 경우와 같이, INR 신호는 아날로그 전류 또는 전압신호이다. 그것은 판독 채널이 허용되어질 때, 판독 채널에 의한 신호 출력의 진폭을 지정하기 위해 사용되어 지는 외부 컨트롤러(102)에 의해 발생된다. IN2-IN4(및 선택적으로 IN5) 신호는 기록 채널이 허용될 때, 다양한 기록 채널에 의한 신호 출력의 진폭을 지정하기 위해 사용되는 외부 컨트롤러(102)에 의해 발생되는 아날로그 전류 또는 전압 신호이다. 도 1에 도시된 종래 LDD(110)는 도 2를 참고하여 설명되어 지는 다양한 기록 전류 모두의 합으로써의 타이밍과 다양한 기록 레벨을 발생한다. 대조적으로, 도 5c에 도시된 전형적-하이브리드 LDD(510c)의 LDD 컨트롤러(580)는 프로그램 가능 저항기의 내용 및 디코딩의 결과에 기반하여 외부 컨트롤러(102)로부터 전송된 가능(enable, 이네이블) 신호를 디토딩하고, 허용되어진 기록 채널, 허용되어진 판독 채널 및/또는 오실레이터 채널을 제어한다. 판독 채널은 LDD 컨트롤러(580)의 출력 또는 저항기의 내용에 의해 허용되어 질 수 있다.

도 1의 종래 LDD(110)와 도 5c의 전형적-하이브리드 LDD(510c)의 차이점은 전형적-하이브리드 LDD(510c)는 연속 인터페이스(318)를 포함한다는 것이다. 연속 인터페이스(318)는 외부 컨트롤러(102)로부터 연속 가능(enable, 이네이블)(SEN) 신호, 연속 클락(SCLK) 신호 및 비드-양방향(bi-directional) 연속 데이터 입력/출력(SDIO) 라인을 받는다. SDIO 라인은 연속(SER) 버스(319)를 통해 LDD(510c) 내에서 저항기로부터 기록 데이터와 판독 데이터로 외부 컨트롤러(102)를 허용한다. 예를 들어, LDD 컨트롤러(580)의외부 또는 내부에 제어 저항기는 SDIO, 연속 인터페이스(318) 및 연속 버스(319)를 사용하여 판독하고 기록되어 진다. 연속 버스(319)는 데이터 버스부(예를 들어, 8 또는 9 비트 와이드)와 어드레스 버스부(예를 들어 7비트 와이드)를 포함한다. 가능(enable, 이네이블) 라인(외부 컨트롤러(102)로부터 전송된)의 결합을 제어 하기 위해 사용되어지는 제어 저항기(340)는 결과적으로 하나 또는 그 이상의 기록 채널이 허용되어 지고, 판독 드라이버이 허용되어지고, 오실레이터 드라이버가 허용되어 진다. 도 5c에 도시된 바와 같이, 제어 저항기(340)는 LDD 컨트롤러(580)으로부터 분리되어 있지만, LDD 컨트롤러(580) 내부에 제어 저항기(340)가 구비된 것 역시 본 발명의 사상에 포함하여 해석되어야 한다. 게다가, 그것은 연속 인터페이스(318)에 컨트롤러(102)를 연결한 3개의 라인 버스(SEN, SCLK, SDIO 라인)는 다른 버스 예를 들어, 2개의 라인 버스(즉, I2C 버스) 또는 하나의 라인 버스 등으로 대체될 수도 있다.

도 1에 도시된 종래 LDD(110)에서, 오실레이트 채널은 단지 오실레이터(153)가 외부 컨트롤러(102)에 의해 발생된 OSCEN 라인을 통해 허용되어질 때, 오실레이팅 출력을 제공한다. 대조적으로, 전형적 하이브리드 LDD(510c)에서, OSCEN 신호는 LDD 컨트롤러(580)에 직접적으로 제공되어 진다. 또한, OSCEN 신호의 사용은 완벽하게 제거되어 지고, 전형적 하이브리드 LDD(510c)에서 오실레이터 채널은 기록 가능(enable, 이네이블) RWB 및 WEN 라인에 의해 제어되어 질 수 있다. OSCEN 라인의 제거는 이하의 도 5d의 설명에 의해 더욱 상세하게 이해될 수 있다.

도 5d는 앞서 설명한 도 5c에서의 LDD 컨트롤러(580)의 추가적인 설명을 제공한다. 여기서, LDD 컨트롤러(580)는 단지 RWB, WEN2, WEN3 및 WEN4 라인을 전송받는 것으로 도시되어 있다. 그러나, 하나 또는 그 이상의 라인이 사용된다면(예를 들어, WEN 5 및/또는 OSCEN), LDD 컨트롤러(580)에 의해 전송되어 질 수 있다. 도 5d에 도시된 바와 같이, LDD 컨트롤러(580)는 디코더(581), 제어버스(582), 탄독 및 기록 출력 컨트롤러(583), 오실레이터 출력 컨트롤러(584), 광학 전류-전압 샘플 컨트롤러(585) 및 레이저 전압 샘플 컨트롤러(586)을 포함한다. 탄독 및 기록 출력 컨트롤러(583)은 2개의 컨트롤러 내에서 분리되거나, 판독 채널은 저항기에 의해 제어되어 질 수 있다. 도 5d에 도시된 바와 같이, RWB 신호는 기록 또는 판독 모드를 허용하는 판독/기록 가능(enable, 이네이블) 신호(또는 판독/기록 바로 언급된)이다. 도 5a 내지 도 5c에서 도시되지 않았지만, RWB신호는 이러한 실시예에서 또한, 사용되어 질 수 있다. 앞서 언급한 바와 같이, 실행에 의존하여, 기록 가능(enable, 이네이블)(WEN) 또는 기록 가능(enable, 이네이블) 바(WEB) 신호는 WEN, WEB 또는 RWB신호가 가능(enable, 이네이블) 기록 모드에 사용되어지는 한, RWB 신호의 위치에서 사용되어 질 수 있다.

디코더(581)는 NONE 000, 001.....111로 라벨링된 9개의 출력으로 도시되어 있지만, 그것을 초과하거나 미만일 수도 있다. 이하의 표 1은 디코더(581)을 위한 표준 진리표이다. 그러나, 이하의 표 1에 제한되는 것은 아니다.

RWB(또는 WEN 또는 WEB)	WEN4	WEN3	WEN2	작동 출력	도 5에서의 스위치
0	X	X	X	NONE	S1 및 S2
1	0	0	0	000	S4
1	0	0	1	001	S3
1	0	1	0	010	S2
1	0	1	1	011	S3 및 S4
1	1	0	0	100	S2 및 S4
1	1	0	1	101	S2 및 S3 및 S3
1	1	1	0	110	S2 및 S3
1	1	1	1	111	S1, S2, S3 및 S4

일실시예에서, 표 1에서와 같이, 데코더(581)의 하나의 출력만이 작동된다. 출력과 샘플 컨트롤러(583, 584, 585, 586 등)의 다양한 출력이 디코터(581)의 출력에 기반하여 허용 또는 불허용되어 진다. 예를 들어, 디코더(581)의 NONE 출력이 작동되면, 그리고 나서, 스위치 S1 및 S6은 도 5c에 도시된 바와 같이, 닫히게 되고, LDD(510c)는 판독모드가 된다. 다른 예를 위해, 디코더(581)의 000출력이 작동되면, 그리고 나서, 도 5c에 도시된 바와 같이, 첫번째 기록 전류 레벨을 갖는 레이저 다이오드(108)을 작동시키기 위한 LDD에 기인하여 스위치(S4)가 닫히게 된다. 디코더(581)의 작동 000 출력은 또한, 예를 들어, 샘플링 신호를 출력하기 위한 광학 전류-전압 샘플 제어(585)의 원인이 되고, 및/또는 샘플링 신호를 출력하기 위한 레이저 전압 샘플 제어(586)의 원인이 된다. 즉, 디코다(581)의 지정 작동 출력은 하나 또는 그 이상의 컨트롤러(583, 584, 585, 586)의 이하 또는 그 이상의 출력을 작동시키기 위해 사용되어 진다. 다른 예를 위해, 디코더(510c)의 110 출력이 작동되면, 이것은 도 5c에 도시된 바와 같이, 기록 드라이버(132, 133)에 의해 발생된 전류를 추가함으로써 제공된 전류 레벨을 갖는 레이저 다이오드(108)를 작동시키기 위한 LDD(510c)에 기인하여 스위치(S2, S3)가 닫히게 된다.

도 5e는 오실레이터 컨트롤러(584) 부분을 상세히 나타낸 블록도이다. 더욱 일반적으로 도 5e는 연속 제어 저항기(593)가 장치 작동의 프로그램가능 선택을 만들기 위해 복호화된 신호(예를 들어, 디코더 (581)에 의한 출력)와 함께 작동할 수 있는 방법을 나타내고 있다. 도 5e에 도시된 바와 같이, AND-OR 로직(AND 게이트(596)와 OR 게이트(597)를 포함하는), 저항기(593), 어드레스 디코더(591), 추가 AND 게이트(592, 594) 및 선택적으로 허용되는 버퍼(595)는 오실레이터 컨트롤러(584)의 출력을 선택적으로 활성화시키기 위해 사용되어질 수 있다. 유사한 회로가 컨트롤러(583, 584, 585, 586) 각각의 출력을 위해 제공되어 질 수 있다.

도 5e의 회로에 대해 이하에서 상세히 설명하도록 한다. 도 5e에 도시된 바와 같이, 다양한 어드레스 라인이 연속 버스(319)의 부분에 나타난다. 예를 들어, 저항기(593)에(또는 판독으로부터) 제공된 연속 데이터부(예를 들어, 9비트 와이드) 및 어드레스 디코더(591)에 제공되는 연속 어드레스부(예를 들어, 7비트 와이드)를 갖는다. 게다가, 연속 기록 스트로브(serial write strobe, WS) 신호가 AND 게이트(592)에 제공되고, 연속 판독 스트로브(RS)가 AND 게이트(594)에 제공되어 진다. 연속 WS 및 RS 신호는 예를 들어, RWB신호에 의해 제어되어 진다. 연속가 어드레스 디코더(591)에 저장된 어드레스와 동일하다면, 그리고나서, 어드레스 디코더의 출력이 높아지고, 그것은 2개의 AND 게이트(592, 594)에 제공되어 진다. WS 신호 또는 RS 신호가 높아짐에 의존하여, 저항기(593, 예를 들어, 9-비트 저항기)는 기록되어 지거나, 판독되어진다. 저항기(593)의 출력이 AND 게이트(596) 중 하나의 입력에 제공된 저항기(593)의 각 비트를 갖는 버스(598, 예를 들어, 90비트 버스)에 연결된다. 이러한 방식으로, 저항기(593)의 내용은 정의한다. 즉, 디코더(581)의 출력은 AND 게이트(596)의 출력이 높아지도록 기인하며, 그러므로 OR 게이트(597)의 출력이 높아지는 원인이 된다. 다시말해, 도 5e에 도시된 회로는 완벽하게 프로그램가능 제어 블록을 제공한다.

도 6a는 본 발명의 또 다른 실시예에 따른 하이브리드 LDD(610)의 블록도를 도시한 것이다. 하이브리드 LDD(510b)와 같이, 하이브리드 LDD(610)은 컨트롤러(102)로부터 다양한 판독, 기록 및 오실레이터 가능(enable, 이네이블) 라인(REN, WEN1-WEN5 및 OSCEN)을 받는 디코더(570)을 포함한다. 게다가, 하이브리드 LDD(610b)는 SDIO 라인 상에서 연속 데이터를 전송함으로써 LDD 내에 저항기를 업데이트하기 위한 컨트롤러를 허용하는 연속 인터페이스(318)를 포함한다. 그러나, 하이브리드 LDD(610)과 하이브리드 LDD(610b)의 차이점은 종래 LDD(110)보다 오히려 WSG LDD(310)와 더 유사하게 하이브리드 LDD(610)의 요소가 남겨진다. 게다가, WSG 하이브리드 LDD(610)으로서 언급된 하이브리드 LDD(610)는 그것이 잔형적인 가능(enable, 이네이블) 입력(타이밍 입력으로서 언급된)을 수용하기 때문에, 여전히 내부적인 기능은 WSG LDD(310)과 유사하다. WSG 하이브리드 LDD(610)과 WSG LDD(310, 도 3에 도시된 바와 같이)와의 유사점은 그들이 모두 각 기록 채널마다 하나의 기록 DAC(도 5a 및 도 5b에 도시된 바와 같이)가 필요하기 보다, 오히려 단 하나의 기록 채널(하나의 기록 DAC(336)와 함께)을 갖는다는 것이다. 아마도, WSG 하이브리드 LDD(610)의 디코더(570)는 단 하나의 기록 DAC 저항기(338)가 제시간에 허용되어, 다양한 WEN신호를 해석하게 된다. 그러나, 디코딩이 단순하게 종래 LDD를 모방한다면, 하이브리드 LDD는 종래 LDD와 같이 타이밍 글리치 문제의 동일한 유형을 갖게 될 것이다. 그러나, 그것은 글리치 에러가 감소되거나 제거하는 방식으로 WEN 라인을 디코딩하는 것이 가능하다.

하이브리드 WSG LDD(610)를 위한 타이밍 선도는 도 4의 타이밍 선도(즉, 앞서 설명한 바와 같이, WSG LDD(310)을 위한 타이밍 선도)와 유사하다. 도 6a에서 도시된 바와 같이, 하이브리드 WSG LDD(610)의 디코더(610)는 컨트롤러(102)로부터 다양한 가능(enable, 이네이블) 타이밍 신호(REN, WEN2-WEN5, OSEN)을 받는다. 디코더가 REN 신호에 기반하여, 종래 LDD를 모방한다면, 디코더(570)는 디코드 버스(decode bus,572)를사용하는 판독 채널의 스위치(S1)를 제어한다. 디코더가 WEN2-WEN5 신호에 기바하여 종래 LDD를 모방한다면, 디코터(570)는 디코드 버스(572)를 사용하여, 기록 저항기(338)에서 기록 DAC(332)로 선택적으로 디지털 값을 제공함으로써 기록 채널의 출력의 타이밍 및 진폭을 제어하게 된다. 디코더가 OSCEN신호에 기반하여 종래 LDD를 모방한다면, 디코더(570)는 디코드 버스(572)를 사용하여, 오실레이커 채널의 선택기(363) 및 오실레이터(359)를 제어한다. 그러나, 디코더는 종래 LDD를 모방할 필요가 없다. 예를 들어, 디코더(570)는 REN와 OSCEN 라인을 제거하고, 단지 ENA 라인과 여러가지 WEN라인 만을 인정하도록 변환된다. 또한, 이하에 설명되는 바와 같이, 디코더(570)은 다양한 출력 채널을 제어하기 위해 사용되는 출력 내에 그레이 코드화 입력을 변환하기 위해 구성된다. 그레이 코드가 WEN라인 상에서 사용되어 진다면, 컨트롤러(102)는 디코더(570)에서 디코딩이 완료된 것과 일치하도록 수정하는 것이 필요하다.

WSG 하이브리드(610)는 WSG LDD(310)의 많은 장점을 수용한다. 그러나, 여전히 사용자/소비자는 그들의 종래 타이밍 신호의 사용을 계속하고 있다. 게다가, WSG 하이브리드(610)는 컨트롤러(102) 내에서 많은 기록 전략 제어를 유지하기 위해 사용자/소비자를 허용할 수 있다. 유연한 디코더를 제공함으로써, 즉, 디코더가 SER 버스(319)를 통해 수정되어질 수 있음으로써, 하이브리드의 WSG 유형은 사용자 가 컨트롤러(102)를 다르게 프로그램함으로써 변환 경로를 제공할 수 있거나, 또는 개선된 디코더의 장점을 갖는 컨트롤러 하드웨어를 수정한다.

도 6b는 본 발명의 실시예에 따른, WSG 하이브리드 LDD(610b)의 고레벨 블록도를 도시한 것이다. WSG 하이브리드 LDD(610b)는 LDD 컨트롤러(580, 도 5c 내지 5e에 도시된 바와 같이)가 디코더/상태 기계(570)의 위치에서 사용되어진다는 것을 제외하고, WSG 하이브리드 LDD(610a)와 유사하다. 앞서 언급한 바와 같이, 실행에 의존하여, 기록 가능(enable, 이네이블)(WEN) 또는 기록 가능(enable, 이네이블) 바(WEB) 신호는, WEN, WEB 또는 RWB 신호가 가능(enable, 이네이블) 기록 모드에 사용될 수 있는 한, RWB 신호의 위치에서 사용되어질 수 있다.

도 7은 본 발명의 또 다른 실시예에 따른 추가 하이브리드 LDD(710)를 도시한 것이다. 도 7에 도시된 추가 하이브리드 LDD(710)는 트랜지스터(Q1)의 제어 단말기(즉, 게이트 또는 베이스)에 DAC들(322,532, 533, 534, 535) 중 하나의 출력을 연결하는 선택 스위치(702)를 포함한다. 트랜지스터(Q1)의 전류 경로(즉, 소스-드레인 경로 또는 에미터-컬렉터 경로)를 통해 흐르는 전류의 양은 트랜지스터(Q1)의 제어 단말기(즉, 게이트 또는 베이스)에 제공되는 전압에 의해 제어된다. 스위치(702)는 디코더 버스(572)를 사용하여 디코더(570)에 의해 제어되어 진다. 비록 도시되지는 않았지만, DAC들(322 및 532 내지 535) 및 증폭기(121 내지 125)의 회로는 Q1에서 드레인 전류를 발생하기 위해 Q1의 게이트에 제공되는 제어 전압이 저항기 값(321 및 522 내지 525)에 비례하도록 구성된다. 이러한 실시예에서 다른 진폭 저항기(321 및 522 내지 525)에 저장된 다른 디지털 값은 요구된 IOUT을 위한 다른 레벨을 발생하기 위해, 트랜지스터(Q1)의 게이트(또는 베이스)에 필요한 전압 레벨을 제공하기 위해 사용된다. 이러한 실시예에서, 저항기(321 및 522 내지 525), DAC들(322 및 532 내지 535), 증폭기(121 내지 125), 스위치(702) 및 트랜지스터(Q1)는 판독/기록 채널 부분이 고려되어 진다. 도 6a에 도시된 실시예와 동일하게 작동하는 오실레이터 채널의 출력은 레이저 다이오드(108)를 작동시키기 위해, 트랜지스터(Q1)에 의해 발생된 전류(즉, 판독/기록채널에 의해 발생된 전류)에 추가된다. 그것은 또한, 판독 채널이 도 5 및 도 6에 도시된 분리(separate) 드라이버를 갖도록 구성되는 것이 가능하다. 다른 실시예에서, LDD 컨트롤러(580, 도 5c 내지 도 5e에 도시된 바와 같이)는 도 7에 도시된 디코더/상태기계(570)의 위치에서 사용되어 질 수 있다.

도 8은 R유형 미디어(미디어에 한번 기록)에 기록하기 위해 사용된 임의 마크-스페이스(arbitrary mark-space) 신호(802)를 위해 발생되어 질 수 있는 다양한 IOUT 신호를 도시한 것이다. 신호(804)는 기록을 위한 Per(전력 소거, Power Erase)레벨 및 Pfw(전력 제1기록, Power First Write)인 단지 다른 2개의 레벨을 포함한다. 신호(806)는 Per 레벨을 기록하기 위한 Pfw 레벨과 Pb(전력 바이어스)레벨을 포함하는 3개의 다른 레벨들을 포함한다. 신호(808, 810)는 미디어를 쿨링하기 위한 Per 레벨 및 Pcl(전력 쿨링) 레벨, 기록을 위한 Pfw 및 Pbfpqpf을 포함하는 4개의 레벨들을 포함한다. 신호(812)는 Per 레벨과 Pcl 레벨 및 기록을 위한 Pmfp(전력 중간 제1펄스), Pfw 및 Pb를 포함하는 5개의 다른 레벨들을 포함한다. 신호(812)의 오른쪽 부분의 대부분은 Per 레벨에 추가된 오실레이터 출력을 보인다.

도 9는 RW 미디어 유형(재-기록가능 미디어, re-writeable media)에 기록하기 위해 사용되는 임의 마크-스페이스 신호(902)를 위해 발생될 수 있는 다양한 IOUT 신호를 도시하고 있다. 신호(904, 906)는 Per 레벨을 기록하기 위한 Pfw 및 Pb 레벨을 포함하는 3개의 다른 레벨들을 포함한다. 신호(908, 910, 912)는 기록을 위한 Pfw, Pb 및 Pmw(전력 중간 기록, Power Middle Write) 레벨 및 Per 레벨 및 Pcl 레벨을 포함하는 4개의 레벨을 포함한다. 신호(914)는 Per 레벨, Pcl 레벨 및 기록을 위한 Pfw, Pb, Pmw 및 Plw(전력 최종 기록, Power Last Write)를 포함하는 6개의 레벨들을 포함한다. 신호(916)는 Per 레벨 및 Pcl 레벨, 기록을 위한 Pfw, Pmfw, Pb, Pmw, Plw 레벨을 포함하는 7개의 레벨을 포함한다. 신호(918)는 Per 레벨, 추가 소거 레벨(Peer) 및 Pcl 레벨, 기록을 위한 Pfw, Pmfw, Pb, Pmw 및 Plw 레벨을 포함하는 8개의 레벨들을 포함한다.

사용되어지는 특정 기록 전략과 무관하게, 전형적으로 LDD는 판독과 오프(off) 레벨을 위해 하용되어지는 전력 판독(Power Read, Pread) 레벨을 발생시키는 것이 필요하다. Pread 레벨은 예를 들어, 오프 레벨과 Per 레벨 사이에 존재할 수 있다. 그러나 이것에 제한하는 것은 아니다. 어떤 상황에서, 판독 레벨은 오셀레이터-오프 레벨과 판독 전류로 구성되어 질 수 있다.

도 5 내지 도 7에 언급한 하이브리드 LDD에서, 다양한 가능(enable, 이네이블) 라인(예를 들어, REn, WEN2 내지 WEN5 및 OSCEN)은 IOUT 신호의 타이밍을 제어하기 위해 사용된다. 예를 들어, WEN2가 높고, WEN3 내지 WEN5가 낮은 것은 Per 기록 레벨을 발생하기 위해 사용되는 것으로 가정하고, WEN 3이 높고, WEN 2, WEN4, WEN5가 낮은(즉, WEN2 내지 WEN5가 0100) 것은 Pfw 기록 레벨을 발생하기 위해 사용되는 것으로 가정한다. 또한, 도 8에서 IOUT 신호(804, 806, 808)에 발생되는 바와 같이, 기록 전력은 Per 레벨에서 Pfw 레벨로 변환에 기인한다고 가정한다. WEN2 내지 WEN 5가 1000에서 0100로 교환될 때, 2개의 비트(즉, WEN2과 WEN3 비트)가 변화(change)한다. 이러한 2개의 비트는 동시에 변화하지 않는다면, 하이브리드 LDD는 타이밍 글리치 문제가 일어난다. 예를 들어, 만약 0에서 1로의 WEN3 변환전에 1에서 0으로 WEN2 변환이 있다면, 하이브리드 LDD는 라인 WEN2 내지 WEN5 상에서 0000을 받고, 그것에 기반하여 부정확한 IOUT 신호를 발생한다. 다른 예에서, 0에서 1로의 WEN3 변환 후에 1에서 0으로 WEN2 변환이 있다면, 하이브리드 LDD는 라인 WEN2 내지 WEN5 상에서 1100을 받고, 그것에 기반하여 부정확한 IOUT 신호를 발생한다.

더 일반적으로, 동일한 시간에 상태를 변화하기 위해 필요한 가능(enable, 이네이블) 타이밍 입력이 하나 이상이라면, 타이밍 글리치 문제를 발생한다. 이것은 그들이 정확히 동일한 시간에 상태를 변화하기 않는다면 어떠한 예상할 수 없는 상태가 요구되는 상태를 위한 입력이 변화되기 전에 발생하게 되기 때문이다.

이러한 문제를 피하기 위해, 본 발명의 특정 실시예는 그레이 코드 원리의 장점을 적용한다. 그것은 하나의 상태에서 다음 상태로 변화하는 단 하나의 비트가 위치한 코드이다. 게다가, 이러한 실시예를 설명하기 전에, 그것은 소정의 그레이 코드 변환을 제공하고, 그레이 코딩과 관련된 어떠한 현상을 설명이 필요하다. 첫째로, 단지 하나의 비트가 제시간에 변화되어 지기 때문에, N 비트 언어(word)를 위한 단지 N이 변화가 가능하다. 만약 그레이 코드가 사용되어지지 않는다면, 2^N-1이 변화 가능하다. 그러므로, 그레이 코드들에 따랐을 때, 많은 변환 가능성이 포기된다. 두번째, 어떤 코드 언어는 단지, N단게 또는 더 적은 소정의 다른 코드로 변환되어 진다. 이러한 레벵이 무엇인지 이하의 선도에서 언급하다. 그레이 코드의 다른 제한(restriction)은 선도를 통한 루프가 짝수의 단계에서 또한 발생된다는 것이다. 홀수 단계에서 소정의 전략 루프 때문에 기록 전력을 위한 그레이 코드를 사용하는 것이 중요하다. 이러한 경우에, 여분의 `무연산(do-nothing)` 단계가 기록 전략 내로 삽입된다. 비록 그레이 코드의 사용이 변환에서 `글리치`의 발생을 제거하지만, 그것은 다양한 WEN 타이밍 라인들 사이의 타이밍 차이를 제거하지는 않는다. 그러므로, 타이밍 에러는 여전히 발생한다. 그러나, 그들은 더이상 변환 시간에 전력에 서지(surges, 글리치)또는 원하지 않는 드랍(drop)을 발생하지는 않는다. 그레이 코드를 만드는 기술은 상태 기계를 통해 경로를 바꾸는 `U-턴`을 피하게 된다. 그러나, 이것은 선택되어 질 수 있는 가능한 출력 레벨의 수를 감소시킨다.

도 10a는 3개의 레벨(레벨0, 레벨1, 레벨2)을 포함하는 2개의 비트 그레이 코드 변환 선도를 도시한 것이다. 도 10a에 도시된 바와 같이, 솔리드 라인을 따르게 될 때, 단지 1비트가 변환되어 진다. 또한, 도 10a에서는 2 단계 이하에서, 어떤 단계에서 다른 단계로의 변환이 일어난다. 도 10b는 4개의 레벨(레벨 0, 레벨 1, 레벨 2, 레벨 3)을 포함하는 2 비트 그레이 코드 변환 선도를 도시한 것이다. 선도에서 솔리드 라인을 따랐을 때, 단지 1 비트만이 변환된다. 도 10b에서와 같이, 3 단계 이하에서 어떤 단계에서 다른 단계로의 변환이 있다. 도 10c는 5개의 레벨(레벨0, 레벨1, 레벨2, 레벨3, 레벨4)을 포함하는 4 비트 그레이 코드 변환 선도를 도시한 것이다. 선도에서 도시된 솔리드 라인에 따르면, 단지 1 비트만이 변환되어 진다. 도 10c에서와 같이, 4 단계 이하에서 어떤 단계에서 다른 단계로 변환이 있을 수 있다.

도 11a는 오프 레벨, Pread 레벨, Per 레벨 및 Pfw 레벨을 포함하는 4개의 다른 레벨을 갖는 IOUT 신호를 도시한 것이다. 오프레벨에서 Pread 레벨로의 변환이 있다. Pread 레벨에서 Per 레벨 또는 오프 레벨로의 변환이 있을 수 있다. Per 레벨로부터 Pfw 레벨 또는 Pread 레벨로의 변환이 있다. Pfw 레벨로부터는 단지 Per 레벨로의 변환이 있다.

종래 인코딩을 사용하면, 2개의 WEN 라인(예를 들면, WEN2, WEN3)이 필요하고, Pfw=11, Per=01 및 Pead는 독립적이다. 2 레벨 기록 전력 글리치는 Pfw=01 및 Per=10이 아니라면 피해질 수 있다.

본 발명의 특정 실시예에 따르면, 이러한 타이밍 글리치는 피해질 수 있고, 하나의 가능(enable, 이네이블) 라인이 사용되어 진다. 예를 들면, 앞서 언급한 도 11a및 도 11b에서, 그것은 ENA 라인은 오프가 아닌 상태에서 1 그리고, 오프 상태에서 0과 같다고 가정하였다. 그것은 또한, 오실레이터가 Pread 동안에 온(on)이나, Per 동안 오프 (off)인 상태에서, Pread는 Per와 다르다고 가정하였다. 이러한 상태에서, 단지 4개 전체 IOUT 레벨(즉, 오프, Pread, Per 및 Pfw)이 필요하기 때문에, 칩 가능(enable, 이네이블)(ENA) 라인에 추가하여, 단지 2개의 가능(enable, 이네이블) 라인(예를 들어, WEN2, WEN3)이 필요하다. ENA 라인을 무시하고(IOUT이 오프가 아닐 때, 그것은 항상 1이라고 가정하기 때문에) WEN2와 WEN3 입력은 오프레벨에서 00, Pread 레벨에서 01, Per 레벨에서 11, Pfw 레벨에서 10 일 수 있다. 도 11b에 도시된 바와 같이, 그레이 코드의 맵핑은 하나의 제어라인을 사용하고(예를 들어, REN은 필요없다), 앞서 언급한 글리치 문제를 방지하여, 동시에 1개를 초과하여 비트 변환이 발생되지 않도록 하는 레벨이 가능하게 한다.

도 12a와 도 12b에서는 보다 복잡한 예를 언급하기로 한다. 도 12a는 오프 레벨, Pread 레벨, Per 레벨, Pmfp 레벨, Pfw 레벨, Pcl 레벨과 Pb 레벨을 포함하는 7개의 다른 레벨을 포함하는 IOUT 신호를 도시하고 있다. 오프 레벨에서 Pread 레벨로의 변환이 있다. Pread 레벨에서 Per 레벨 또는 오프 레벨로의 변환이 있다. Per 레벨에서 Pmfp 레벨 또는 Pread 레벨로의 변환이 있을 수 있다. Pcl 레벨에서 Per 레벨로의 변환이 있을 수 있다. Pfw 레벨에서 Pcl 또는 Pb 레벨로의 변환이 있을 수 있다. Pmfp레벨에서 Pfwfpqpf로의 변환이 있을 수 있다. Pb 레벨에서, 단지 Pfw 레벨로의 변환이 있다.

도 12a 및 도 12b에 언급되는 예는 ENA 라인이 오프가 아닌 상태에서 1이고, 오프 상태에서 0과 동일하다고 가정한다. 그것은 오실레이터가 Pread 동안 온(on)이고, Per 동안 오프인 경우에, Pread는 Per와 다르다고 가정한다. 이러한 경우에, 전체 7개의 레벨(즉, 오프, Pread, Per, Pcl, Pmfp, Pfw 및 Pb)이 필요하기 때문에, 단지 3개의 가능(enable, 이네이블) 라인(예를 들어, WEN2, WEN3, WEN4)이 필요하다. ENA 라인을 무시한다면(IOUT이 오프가 아닐 때, 항상 1이 된다고 가정하였기 때문에), WEN2, WEN3, WEN4 입력은 오프 레벨에서 000, Pread 레벨에서 001, Per 레벨에서 011, Pcl 레벨에서 010, Pfw 레벨에서 010, Pb 레벨에서 100, Pmfp 레벨에서 111이다. 도 12b에서와 같이, 이러한 그레이 코드 맵핑은 앞서 언급한 글리치 문제를 방지하여, 동시에 하나를 초과하여비트 변환이 일어나지 않도록 하는 레벨을 가능하게 한다.

동일한 기록 전략이 종래 LDD에 실행된다면, 5개의 WEN 라인이 REN과 OSCEN에 부가되어 필요되어 진다. 그러므로, 그레이 코딩은 타이밍 글리치 문제를 제거할 뿐아니라, 제어 라인의 제한된 수를 달성할 수 있는 기록 상태의 수를 증가시킨다.

도 13a 내지 도 13b에서는 더욱더 복잡한 예를 설명하도록 한다. 도 13a에 도시된 바와 같이 오프 레벨, Pread 레벨, Per 레벨, Pmfp 레벨, Pfw 레벨, Pcl 레벨과 Pb 레벨, Plw 레벨, Pmw 레벨을 포함하는 9개의 다른 레벨을 포함하는 IOUT 신호를 도시하고 있다. 오프 레벨에서 Pread 레벨로의 변환이 있다. Pread 레벨에서 Per 레벨 또는 오프 레벨로의 변환이 있다. Per 레벨에서 Pmfp 레벨 또는 Pread 레벨로의 변환이 있을 수 있다. Pcl 레벨에서 Per 레벨로의 변환이 있을 수 있다. Pfw 레벨에서 Pcl 또는 Pb 레벨로의 변환이 있을 수 있다. Pmfp레벨에서 Pfw로의 변환이 있다. Pb 레벨에서, Plw 레벨 또는 Pmw 레벨로의 변환이 있다. Plw레벨에서 Pcl레벨로의 변환이 있다. Pmw 레벨에서 단지 Pb 레벨로의 변환이 있다.

도 13b에 언급되는 예는 ENA 라인이 오프가 아닌 상태에서 1이고, 오프 상태에서 0과 동일하다고 가정한다. 도 13b의 그레이 코드 변환 선도는 ENA 라인에 부가하여 4개의 가능(enable, 이네이블) 라인(WEN2, WEN3, WEN4, WEN5)이 변환을 고려하지 않고, 동시에 단지 하나의 비트가 변환되는 것을 어떻게 보장하는지에 대한 것이다.

도 13adml 예는 3개의 가능(enable, 이네이블) 라인(WEN2, WEN3, WEN4)를 사용하는 용량을 초과한다. 그리고, 그러므로, 도 13b는 4번째 기록 가능(enable, 이네이블) 라인(WEN5)가 사용될 수 있는 방법을 보여준다.

여기서, 3개의 WEN 라인을 함께 허용될 수 있는 단지 8개의 상태 있으나, 9개 전류 출력 상태들이 있기 때문에, WEN 제어라인의 용량이 초과되어 진다. 그러나, 여분의 연속(serial) 비트, REN 라인, ENA 또는 RWB가 오프에서 Pread로 진행되기 위해 사용된다면, 기록을 위한 3개의 WEN 라인으로 충분한다. 3개의 타이밍 가능(enable, 이네이블) 라인의 경우를 예로 들면, ENA가 활성화될 때, Pread가 항상 높은 상태에 있다면 사용될 수 있는 3개의 가능(enable, 이네이블) 라인(WEN2, WEN3, WEN4) 또는 연속 REN라인 또는 비트 가능(enable, 이네이블) 판독 또는 RWB 라인 또는 비트가 오프에서 Preadf로 상태를 움직이기 위해 사용된다. 다시 말해, 도 13c는 하나의 기록 타이밍 제어 비트(도 13b와 비교하여)를 적용하는 도 13a와 같이, 동일한 기록 전력을 갖는다. Pmfw가 존재하지 않는다면, 001 상태는 짝수 단계에서, Per부터 Per까지 루프를 만들기 위해 Per를 복사해야한다는 것에 주목하여야 한다. 여기서, 직력 제어비트는 오프에서 Pread로 가기 위해 사용되고, 기록 가능(enable, 이네이블) 라인은 Pread에서 Per로 가기 위해 사용되어 진다. 그러므로, 13a의 전략은 최소 4개의 제어 라인이 필요하다.

도 14a 및 도 14b는 또 다른 예를 제시하고 있다. 도 14a에 도시된 바와 같이, IOUT 신호는 오프레벨, Pread 레벨, Perfpqpf, Peerfpqpf, Pmfp 레벨, Pfw 레벨, Pcl 레벨, Pb 레벨,Pmwf레벨 및 Plw 레벨을 갖는 10개의 다른 레벨들을 포함하고 있다. 오프 레벨에서 Pread 레벨로 변환될 수 있다. Pread 레벨에서 Per 레벨 또는 오프 레벨로 변환될 수 있다. Per 레벨에서 Peer 레벨 또는 Pread 레벨로 변환될 수 있다. Peer 레벨에서 단지 Pmfw 레벨로 변환될 수 있다. Pmfw 레벨에서 단지 Pfw 레벨로 변환되어 질 수 있다. Pfw 레벨에서 Pcl 또는 Pb 레벨로 변환될 수 있다. Pcl 레벨에서 Per 레벨로 변환될 수 있다. Pb 레벨에서 Pmw 레벨 또는 Plw 레벨로 변환될 수 잇다. Plw 레벨에서 단지 Pcl 레벨로 변환되어 질 수 있다. Pmw 레벨에서 단지 Pb 레벨로 변환되어 질 수 있다.

도 14b에 도시된 바와 같이, ENA 라인이 오프가 아닌 상태에서 1이고, 오프 상태에서 0과 동일하다고 가장할 수 있다. 도 14b의 그레이 코드 변환 선도는 ENA 라인에 부가하여 4개의 가능(enable, 이네이블) 라인(WEN2, WEN3, WEN4, WEN5)이 어떻게 변환을 고려하지 않고, 동시에 단지 하나의 비트가 변환될 수 있는지에 대해 설명한다. 도 14b에서, Per 에서 2개의 다른 비트 결합이 있고, 2개 모두 Per에서 Peer으로 변환되어 진다. 더욱 상세하게, 도 14b에 도시된 인코딩 결합을 사용하여 Per에서 Peer로 변환될 때, WEN2, WEN3, WEN4 및 WEN5 라인은 첫번째 0011(Per에서)이 될 것이고, 1111로 변환(Peer 에서)되기 전에, 0111로 변환(여전히 Per에서)될 것이다. 이것은 동시에 2개 이상이 변환되는 것을 방지한다. 다시 말해, 복제 Per 상태는 홀수의 Per에서 Per로의 변환에 의해 야기된다.

도 15a는 레이저 다이오드(108)을 작동시키기 위해 사용되는 광 파형(즉, 기록 전류 신호 또는 IOUT 신호)에 따른 8T 마크들을 통한 2T를 기록하기 위한 NRZI 신호를 도시한 것이다. 또한, 15a에 도시된 바와 같이, 기록 가능(enable, 이네이블) 신호(WEN2, WEN3, WEN4) 및 판독/기록 가능(enable, 이네이블) 신호(RWB, 또한 판독/기록 바 신호로서 알려진)가 그레이 코드화되어 있다. WEN2, WEN3, WEN4는 그레이 코드화되어 있고, 그들 중 하나씩 만이 변환되어 진다. 다시 말해, WEN2, WEN3, WEN 중 하나를 초과하여 동시에 0에서 1(또는 그 반대)로 변환되는 지점은 없다. 그러나, 5T 마크 동안 WEN3 신호가 0에서 1로 변환되고, 즉시 다시 1에서 0으로 변환된다. 유사하게, 7T 마크 동안, WEN3 신호가 1에서 0으로 변환되고, 즉시 0에서 1로 변환된다. 이러한 동일한 WEN 신호의 연속 변환을 `U-턴`이라고 언급하고, 각 WEN 신호는 1에서 0으로(또는 반대) 되돌아 가는 변환을 하기 전에, 0에서 1로(또는 반대) 변환된 후 충분한 세틀링(settling) 타임이 필요하기 때문에, 기록 주파수가 제한된다. 다시 말해, 동일한 가능(enable, 이네이블) 신호가 서로 다른 가능(enable, 이네이블) 신호 사이에서 상태변화가 없다면 동일한 가능(enable, 이네이블) 신호가 그것의 상태를 2번 변화를 한다면 U-턴이 발생한다. 도 15a의 5T와 7T에 변환 선도는 U-턴의 발생을 강조하기 위한 방식으로 도 15c가 도시된다.

도 15b는 레이저 다이오드(108)를 작동시키기 위해 사용되는 광파형(즉, 기록 전류 신호 또는 IOUT 신호)에 따라, 8T 마크를 통해 2T를 기록하기 위한 NRZI 신호를 도시한 것이다. 또한, 도시된 15b에서는 기록 가능(enable, 이네이블) 신호(WEN2, WEN3, WEN4) 및 판독/기록 가능(enable, 이네이블) 신호 RWB(또한, 판독/기록 바 신호로 알려진)가 그레이 코드화되어 있다. 도 15b에 도시된 WEN2, WEN3, WEN4는 단일 시간에서 그들 중 단 하나만이 변환되어 지도록 그레이 코드화되어 있다. 그러나, 본 발명의 일실시예에 따르면, 모든 U-턴은 도 15b에서 예상될 수 있는 바와 같이, WEN 신호들에서 의도적으로 피해진다. 다시 말해, 가능(enable, 이네이블) 신호들은 서로 다른 가능(enable, 이네이블) 신호들 사이에서의 변환없다면, 가능(enable, 이네이블) 신호들은 2번 그것의 상태 변화를 하지 않는다.이것은 U-턴(예를 들어, 도 15a에 도시된 바와 같이)을 포함하는 그레이 코드화된 WEN 신호들을 사용할 때에 속도에서 2배 만큼 빠른 기록 속도를 허용가능하다. 도 15b의 5T 및 7T 마크에서 변환선도는 U-턴의 보족을 강조하는 방식으로 도 15d에 도시되어 있다. U-턴을 피하기 위한 기술은 2개의 다른 방식으로 얻어질 수 있는 동일한 출력 레벨인 4개의 상태를 갖는 상태 기계를 실행하는 것이다. 그러나, 그레이 코드에 의존하여, 기록 전략의 필요에 따라, 상태 선도의 루프에 들어가고(enter), 그 루프에서 나오기(exit) 위한 필요성이 있을 수 있다. 상태 선도를 통한 이러한 경로들을 발견하는 것이 예를 들어 시행(trial)과 에러 검색을 사용하여 달성되어 질 수 있다. 도 15a 및 도 15b에 나타난 펄스 폭과 다른 값들은 모범적인 것이고, 이것에 제한하여 해석해서는 아니된다.

도 1에 도시된 종래 LDD(110)는 필요한 모든 가능한 IOUT 레벨들을 발생시키기 위한 총 인코딩에 의존한다. 본 발명의 하이브리드 LDD는, 그레이 코딩 기술의 사용이 종래 LDD의 타이밍 글리치 문제를 피하기 때문에, 앞서 언급한 바와 같이, 그레이 코딩 기술을 사용한다. 그러나, 어떠한 사용자/소비자는 그레이 스케일 인코딩을 수용하기 위한 그들의 컨트롤러를 바꾸기 원하지 않을 것이다. 게다가, 총 인코딩과 호환이 가능한 로직을 허용할 수 있기 위해, 본 발명의 디코더(570)에 연속(serial) 프로그램 가능 로직이 수용될 수 있다. 더 상세하게는, 디코더(570)가 그레이 인코딩된 방식(scheme) 내에서 컨트롤러(102)으로부터 전송된 WEN2 내지 WEN5 라인을 변환할 수 있다면, 종래 타이밍 가능(enable, 이네이블) 신호(REN, WEN2 내지 WEN5)를 사용하였을 때 발생될 수 있는 글리치 문제를 방지하고, 종래 LDD의 총 인코딩 각각에 구성되어 지기에 유용하다. 도 16a, 도 16b 및 도 17은 디코더 내에 사용될 수 있는 로직의 표준적인 것을 도시한 것이다.

도 16a는 본 발명의 일실시예에 따라 디코더(570)이 사용될 수 있는 연속 구성가능 판독 가능(enable, 이네이블) 로직의 블록도를 도시한 것이다. 사용자/소비자의 다양한 요구에 적합한 제어 로직을 달성하기 위해, 제어 로직은 SDIO 라인 및 SER 버스(319)를 사용하여 컨트롤러(102)에 의해 업데이트되어 질 수 있는 판독 가능 저항기(1602)에 저항된 비트들에 의해 조절되어 질 수 있다.

3 내지 7 연속 비트들이 모두 0(zero)으로 다가가는 것은 리셋(POR) 신호 입력의 결과이다. 비트 3이 0으로 다가갈 때, 그것은 AND 게이트(1604)와 AND 게이트(1606)의 출력에 0(zero)을 강제하고, 0이 되기 위한 디코드 버스(572)의 판독 가능 라인을 야기한다. 비트 3이 1로 셋팅되면, ENA신호는 AND 게이트(1606)의 입력에 통과되는 것이 허용되어 진다. 비트가 3 또는 ENA가 0(zero)이면, 판독은 가능하지 않다.

비트 4, 5, 6이 0으로 다가갈 때, 그들은 NAND 게이트(1608, 1610, 1612)의 출력에 0을 강제하고, 그것은 비트 3이 1로 셋팅되고, ENA가 높을 때, AND 게이트(1606)의 출력이 높아지는 것을 허용하기 위함이다. 그러므로, 비트 4,5,6 상에 0(zere)는 개별 신호는 무시한다는 것을 의미한다. 비드 6,5, 또는 4가 1로 셋팅되면, 그들은 AND 게이트(1606)를 개별적으로 통과하기 위한 NAND 게이트(1608, 1610, 1612)의 입력을 허용한다.

비트 7이 0으로 다가갈 때, 통과된 그것의 극성(polarity)을 갖는 REN은 변화하지 않는다. 비트 7이 1로 셋팅된다면, REN 신호의 극성은 바뀌게(invert) 된다. REN는 공통적으로 활동성이 적고, 이러한 경우에 REN이 로직 내에 포함되어 진다면, 비트 7은 0으로 셋팅되어 지고, 이러한 로직 실행에서 입력 신호가 저 활동성이 되는 것을 허용한다. 그러므로, 통상의 실행을 위해, 비트7=0, 비트5=0, 비트3=1이다.

디코더를 사용할 때, 그것은 디코더에 입력이 000이 아니라면 판독이 허용되는 것이 논리적이다. 그러므로 비트 6과 5가 0(zero)으로 바투 4가 1로 셋팅되는 것은 디코드 버스(572)의 디코드 라인(000)이 000이 아닐 때, 판독 가능 라인이 1606에서 높아지게 될 수 있다. 여분의 연속 ENR BIT는 또한, 무시되어 지거나, 1602의 비트 5가 0(zero) 또는 1 중 어느 것으로 설정되는 지에 의존하여 사용되어 진다.

도 16b는 본 발명의 일실시예에 따른 연속 구성가능 기록 레벨 가능 로직의 블록도를 도시한 것이다. 언급한 바와 같이, 501a, 510b, 610, 710를 포함하는 하이브리드 LDD들은 다양한 유형이 있다. 610 및 710 하이브리드 LDD는 WEN 입력 상태의 어떤 결합이 기록 채널의 출력 가능성들 중 하나를 선택하는 것이 유사하다. 대조적으로, 하이브리드 LDD(510a, 510b)를 갖는 다중 기록 채널들은 동시에 출력을 발생시킬 수 있다.

비록 모든 하이브리드 LDD가 제어 입력 신호의 WEN 유형을 사용하지만, 그것은 개선되어질 수 있는 인코딩 합의 전형적인 유형으로 추정되어 진다. 예를 들어, 마크의 시작과 끝에 주요 전류 변환에서, 보통 기록 전류의 합에서 기록 전류의 어느 하나(one) 또는 아닌 것(none)으로 변환된다. 이것은 기록 절차에서 최악의 시기에글리치 발생의 최대 가능성을 제공할 것이다. 그러므로, 이러한 주요 변환을 그레이 코딩함으로써, 기록 절차는 적절한 디코더와 함께 소정 하이브리드 LDD를 위해 개선되어 질 수 있다. 사용되는 컨트롤러(102)가 WEN 라인의 그레이 스케일 인코딩을 수용할 수 있는 지는 알 수 없다. 그러므로, 로직은 아마도 인코딩 합과 호환가능한 동안, 그레이 인코딩의 가능성을 제공해야할 것이다.

도 16b에서, POR은 전력 공급 상에서 비트 3에 AND 게이트를 통해 모든 출력이 허용되지 않도록, 모든 기록 선택 비트들을 0(zero)으로 설정한다. 각 전력 레벨 출력은 입력을 위해 프로그램 가능 극성을 갖는 단순 and-or 로직을 갖는다. 그것은 단지 Per가 2개의 입력 상태를 사용하는 것으로 충분하다. 연속 기록 선택 저항기의 프로그래밍은 요구된 WEN 코드 언어의 보완이다. Pread는 선택 저항기가 1110으로 프로그래밍됨으로써 코드 0001에 반응하여 설정된다. Pread는 특별하다는 것을 주목하여야 한다. 그것은 판독 전류를 허용하기 전에 앞서 설명한 바와 같이, 판독 가능 로직이 된다. WEN 라인들 중 단지 하나씩만이 따로따로 변환되기 때문에, 그것은 기록 가능 라인이 켜질 때(turn on)와 달리 다른 기록 가능 라인들 중 하나가 매우 작은 시간으로 꺼지게(turn off) 주의깊게 게이트 설계를 하는 것이 가능하다. 유사하게 and-or 로직과 추가 저항기는 다른 전력 레벨(예를 들어, Per, Peer,,,,Pcl)을 실행하기 위해 사용되어 진다.

도 17은 전력이 접근할 때(comes up), POR은 출력 상에 모든 저항기를 모두 0으로 설정한다. 이것은 ENA에 의존되는(tied to) 하나의 AND 게이트를 통해 디코더 버스(572)의 OSC ENABLE 라인을 가능하지 않게 한다. 이러한 시간에 1이 비트 2 저항기 A에 설정된다면, 오실레이터는 ENA가 하나라면 허용되어 질 것이다. 그러나, 통상적으로 어떤 다른 상태가 OSC ENABLE에 요구되어 진다. 예를 들어, 저항기 A의 비트 1이 1로 설정되면, OSCEN 라인은 오실레이터를 가능하게 하는 것이어야 한다. 다른 판독 및 기록 상태는 OSCEN 라인으로써 동일한 로직을 갖는다. 그러므로, 그들은 제어 비트가 0으로 설정되어 진다면 무시되어 지고, 제어 비트가 1 설정되어 지면 허용된다. 이러한 방식으로 오실레이터는 판독 또는 기록 상태의 어떠한 결합에서 허용되어 질 수 있다.

앞서 언급한 도 5b, 도 6a 및 도 7에 도시된 바와 같이, 상태 기계는 디코더(570)의 위치에 사용되어 질 수 있고, 상태 버스는 디코드 버스(572)의 위치에 사용되어 질 수 있다. 종래 그레이 코드화의 실행들에서, WEN 제어 언어는 LDD의 상태를 위해 고정된 방식을 보여준다. LDD의 각 상태에서 판도, 오실레이터 및 기록 전류의 어떠한 선택이 적용된다. 또 다른 실시예에서, 상태 기계를 사용한다. LDD는 여전히 동일한 상태들을 갖는다. 그러나, LDD 의 상태에 WEN 제어 언어의 결합을 1 대 1(one-to-one) 맵핑(mapping)을 사용하는 것 대신에, 상태들이 제어된 방식으로 연속적으로 배열된다. 예를 들어, 통상의 작동상에서, LDD는 통상 반복가능한 순서::(오프, 판독, 제거, Pfw, Pcl 또는 Pb 등)를 통해 가능하다. 상태의 순서는 주어진 기록 전력을 위해 고정된다. 그것은 고정된 맵핑 접근에 사용되어지는 것보다 더 적은 WEN 제어 라인을 갖고 발생하기 위한 순서를 구비할 수 있게 한다. 상태 기계를 사용할 때는, 상태 그들 자신은 아니고, 단지 상태들이 어떻게 변화되는지를 지정할 필요가 있다.

상태 기계(예를 들어, 570)를 사용할 때, 소수(a few)의 입력 상태가 많은 출력 상태를 보일 수 있다. 그러므로, 그것은 에러 상황에서 LDD에 존재하는 상태와 다른 컨트롤러(102)에 의해 요구되는 상태가 가능하다. 이것은 어떤 종류의 에러에 의해 야기되어 진다. LDD와 컨트롤러 사이에 차이점이 있을 때, 정확하게될 때 까지, 에러들은 존재하게 된다. 그로므로 상태 기계 접근은 에러가 발생되는 것이 바람직하고, 컨트롤러(102)에 따라 LDD로 돌아가는 메커니즘을 갖는다. ENA 라인이 이것을 하게 되나, 통상의 작동 동안에 ENA 라인을 사용하는 것은 바람직하지 않다. 연속 비트가 사용되어 질 수 있으나, 이것은 자동족인 절차에서 프로세서 조정(intervention)이 필요하다. 그러므로, 싱크 기능(syns(syncronization) function)은 요구되는 결과를 달성하기 위해 상태 기계의 타이밍 라인에서 인코딩되어질 수 있다.

도 18a는 전형적인 상태 기계의 블록도를 도시한 것이다. 도 18b는 임의의 상태기계에서 상태 선도를 도시한 것이다. 원들 내에 숫자들은 상태 숫자(numbers)이다. 라인들에 숫자들은 입력 라인 상에 숫자이다. 이러한 예에서, 추가 출력 라인의 상태는 보이지 않는다. 클락이 증가할 때, 상태 기계가 이러한 선도에 따라 반응한다.

도 14a와 동일한 도 19a는 오프 레벨, Pread 레벨, Per 레벨, Peer 레벨, Pmfp 레벨, Pfw 레벨, Pcl 레벨, Pb 레벨,Pmw 레벨 및 Pfwf 레벨을 구비하는 10개의 레벨을 포함하는 IOUT 신호를 도시한 것이다. 도 19b는 도 19a의 IOUT 신호를 발생하는 기록 전략을 위해 일치되는 상태 선도이다. 여기서, 기록 전략은 입력의 단지 하나의 비트에 결정되어 진다. 이러한 하나의 입력 비트는 단지 Per, Pfw, Pb에서 필요하다. 그러나, 그것은 싱크 기능을 추가하고, 출력 인코딩을 지정하는 것이 바람직하다. 출력 인코딩은 상태를 인코딩하기 위해 출력 가능 라인들(Pread, Per 등)을 사용함으로써 실행되어 진다. 두번째 입력 라인은 동기화(syncronization)를 위해 강요된 상태를 야기하기 위해 사용되어 진다.

도 19c는 상태들로서, 보존(serve)하기 위한 출력 상태 더블(output conditions double)의 상태 선도를 도시한 것이다. 이것은 상태 기계 내에서 로직을 단순화하는 장점이 있으나, 더 많은 플립 플롭(flip flops)을 추가함으로써 그렇게 된다. 입력 WEN2는 입력 WEN3이상태 기계를 동기화하기 위해 사용되는 동안, 상태 선도를 처리(navigate)하기 위해 사용되어 진다. WEN4는 상태 기계를 위한 클락이다. 이러한 방식으로 추가 플립-플롭을 사용할 때, 그것은 동일한 시간에서 1에 동일한 1을 초과하는 출력을 구비함으로서 상태 선도 내에 없는 상태들을 얻기 위한 에러 상황을 통해 가능하다. 이러한 추가 에러 상태들은 추가적인 로직으로 억제되어 진다.

도 20은 도 19c에 상태 선도이고, 도 19a의 기록 전력과, 도 19b의 상태 선도와 일치된다. 도 20의 선도로부터 보여지는 바와 같이, 대부분에서 클락되어지는 3 방향 중 하나로 갈라져야 한다. 그러므로, 이것은 2개의 입력과 클락으로 달성되어 질 수 있다.

그러나, 컨트롤러로부터 클락과 데이터의 제한을 보유, 설정할 필요가 없는 WEN 입력을 사용하기 위한 다른 방법은 상태 선도의 네비게이션을 제정하기 위해 변화되는 3개의 WEN 라인 중 하나를 사용하는 것이다. 도 20의 상태선도에서, CXX는 항상 Pcl로부터 사용된다. 이것은 소정 상태 CXX가 PER 상태로 움직인다면, 에러 전파(propagation)를 방지하기 위한 싱크로서 작동한다. XXC는 마치 긴 마트가 존재하는 것처럼 움직인다. XCX는 마크 끝에서 발생하거나, Per로부터의 기록 전차 끝 또는 판독 끝에서 발생된다.

상태 기계를 사용할 때, 예를 들면, 2 방향 비트들(예를 들어, 00, 01, 10)과 함께 달성될 수 있다. 예를 들어, 01은 긴 마트의 방향에서 진행하도록 지시하고, 00은 마트에서 공간으로 되돌아가도록 지시하고, 10은 싱크 기능을 달성하기 위한 Per 레벨을 진행하도록 하고, 싱크로서 사용된다. 기록 전략을 실행하기 위하여, 상태 기계는 동일 시간에서, 필요로하는 기록 전략을 실행할 수 있도록 구성되어 지는 것이 바람직하다. 전형적인 상태 기계가 이것을 위해 사용되어 지는 동안, 전형적 상태 기계는 쉽게 작업하기가 적합하지 않다. 전형적 상태 기계의 문제점은 클락 라인이 모든 상태 변화를 위해 2개의 변환(trasition)을 만들어야 한다. 광학 드라이브(optical drive)에서, 클락은 LDD로부터 떨어져서 위치하고, 플렉스 회로(104)에서 분리된 컨트롤러(102)로부터 오게 된다. 이러한 구성에서 대역폭 제한이 있다. 클락 라인 상에 반복가능 타이밍을 위해, 신호는 다음 변환을 만들기 전에, 해결하기 위해 필요하다. 그러므로, 상태 기계의 최대 속도는 플렉스 케이블(104) 상에서 2개의 세틀링 타임에 구성되는 기간에 제한되어 진다. 이러한 클락 제한은 클락의 모든 에지(edge)를 사용함으로서 절반을 잘라낼 수 있다. 컨트롤러(102)에서, 이것을 달성하기 위해, 실시간(real) 클락은 2 플립 플롭에 의해 분할을 클락하기 위해 사용된다. 2 플립 플롭에 의한 이러한 분할은 실시간 클락의 에지(edge)를 모두 상승하기 위한 변화를 출력한다. 이러한 분할된 클락은 플렉스 상에서 LDD로 전송되어 진다. LDD에서, 실시간 클락은 양방향(bi-directional) 원-샷(one-shot)을 사용함으로써 재구성되어진다. 그러나, 이러한 트릭(trick)을 양분(halving)하는 클락은 더 높은 속도를 위해 충분하지 않다.

컨트롤러(102)가 기록 전략 발생기(generator)를 포함하는 경우, 컨트롤러(102)에 기록 전략 발생기는 아마도 2개의 입력 비트들과 클락을 발생시키기(put out) 위해 구성된다. 그것은 훌륭한 증가(fine increment)에서 조절되어질 수 있는 여러 타이밍 라인들을 발생시키기는 대신에 구성되어 진다. 타이머에 의해 발생되어진 각 타이밍 라인은 그것의 타이밍을 완성하기 위한 시간이 필요하고, 다시 중단(time out)이 필요되지 전에, 그것의 다음 타이밍을 위해 설정(set-up)된다. 그러므로, 단지 하나의 타이머가 상태 변화를 야기하기 위해 사용되어 진다면, 타이머의 제한은 달성되어질 수 있는 속도에서 발생된다.

틀락 라인 속도 제한과 단일 타이머 제한 모두를 피하기 위해, 차례로 사용되어지는 WEN 타이머는 특정 실시예를 따르게 된다. 예를 들어, 순서(sequence)가 `순방향(forward, 00, 01, 11, 10, 00등)`인 경우, 상태 기계는 이전에 나타낸 데이터 01 상황과 유사하게 긴 마크 쪽으로 전진한다. 순서(sequence)가 `역방향(reverse, 00, 10, 11, 01, 11등)인 경우, 상태 기계는 Per와 오프로 돌아가도록 한다. 이 경우에, 2개의 비트들은 유지되는 그레이가 인코딩하는 동안 싱크 기능을 통합하기 위해서 충분하지 않다. 그것은 또한, 그것의 변화를 반복하기 위해 단일 타이머에 의존할 수 있는 루프(Pb-Pmw-Pb 등)를 보인다. 그러므로, 더 많은 비트들 또는 WEN 라인이 사용되어 질 수 있다. 3개의 WEN 라인들과 함께, 순서(sequence)여전히 그레이 인코딩을 유지할 수 있고, 3 방향으로 진행할 수 있다. 예를 들어, 첫번째 비트가 변화한다면 하나의 상태로 이동된다는 것을 의미하고, 두번째 비트가 변화한다면, 그것은 다른 상태로 이동되는 것을 의미할 수 있고, 3번째 비트가 변화되면, 그것은 3번째 상태로 갈 수 있다는 것을 의미한다. 지금까지 예들로 부터, 이것은 싱크 기능을 포함하고, 모든 기록 전략을 하기에 충분하다.

하나의 라인 상에서, 세틀링 타임의 속도 제한 및 통상의 작동상에서 단일 타이머 제한을 제거하기 위해, 새로운 비트는 각 상태 변환에 변화되어질 수 있다. 예를 들어, 도 22에 도시된 상태 선도에서, 변환된 비트 0이 상태 Pb 내로 간다면, 비트 ` 내의 변화는 상태 Pmw로 움직일 수 있고, 비트 2에 변화는 상태 Plw로 움직일 수 있다. 여기서, 비트 0에서 변화를 반복하는 것이 없다면, 싱크 상화(condition)으로써 Per로 이동되는 능력이 없다. 즉, 속도 상황에 위반이다. 에러 고침(correction)을 위한 빠른 싱크를 얻기 위해, 4번째 WEN 라인이 사용되어질 수 있다. 그러나, 그것은 바람직하지 않다. 대신에 전진을 위한 하나의 새로운 상태를 갖는 상태 기계 경로들을 위해 Per로 이동되는 견고한(robust) 싱크를 덜(less) 갖게 된다. 그러므로, 상태들로부터 3개의 가지는 피해지게 된다. 즉, 에러의 경우에 재 동기화(re-syc)의 결점은 보통 작동에서 2개의 가지를 필요로하는 상태들로부터 발생되지 않다.도 22의 상태 선도는 이러한 해결을 나타내기 위해 도 23에서 다시 도시되었다.

도 23의 상태선도는 3개의 가능 라인(예를 들어, WEN2, WEN3, WEN4)이차례로 단지 하나의 라인 변화를 갖도록 사용되는지, 변화의 교차 라인(alternating lines)이 사용되어지고, 상태 선도가 어떠한 싱크 능력에서 방향을 읽을 수(navigated with) 있는지를 보여주고 있다. `hhC`는 WEN2 변화를 의미한다. `fwd`는 전진 또는 증가되는 방식에서 변화 순환(rotate)을 의미한다. 이것은 마치 라인들이 000이 001로, 011로, 111로, 110으로, 100으로, 000으로 전진해 가는 것과 같이 보인다. `rev`는 역전(reverse) 또는 감소되는 방식에서 변화 순환을 의미한다. 이것을 실행하기 위한 컨트롤러(102)를 위해, 각 WEN 라인들은 2로 나눈(divide-by-two) 플립 플롭을 왔다 갔다(toggle) 한다. 컨트롤러의 타이머들은 또한, 상태 기계에 따라 변화를 위해 프로그램되어야 한다. 이러한 변환 센싱을 실행하기 위한 LDD를 위해, 최종(last) 변화된 저항기, fwd/rev 로직 및 상태 선도에 따라 반응하도록 그것이 제조된 상태 기계에 수정(modifications), 각각의 WEN라인 상에 양방향 플립 플롭일 수 있다.

또한, 도 24에 도시된 바와 같이, 상태기계가 디코더와 함께 사용되어지는 것이 가능하고, 그것은 출력 디코더(2404)를 갖는 표준 상태 기계(2402)를 도시하고 있다. 표준 상태 기계(standard state machine)에서, 각 상태는 전형적으로 D 플립 플롭에 의해 결정되어 진다. 플립 플롭에 and-or 로직 네트워크를 통해 각각 신호가 주어지게 된다. and-or 로직 네트워크는 출력 각각과 그것의 보완 그리고, 입력 각각과 그것의 보완에 접근하게 된다. 그러므로, 각 출력은 변화를 위해 만들어 질 수 있거나 and-or 로직을 통한 선택에 의존하여 동일하게 유지될 수 있다. 상태 기계(2402)는 클락의 증가되는 에지(edge)상에서 변화한다. 그것이 존재함으로써, 표준 상태 기계는 입력 신호(WEN 신호들과 clk 입력)를 출력 가능 신호로 변환의 작업에 적합하지 않다. 게다가, 그것은 앞서 언급한 clk 입력에서 대역폭 문제를 갖는다. 그럼에도 불구하고, 그것은 종래 LDD 또는 하이브리드 LDD 로서 작동되기 위한 표준 상태 기계를 허용하기 위해 무엇이 변화되어 지는지를 나타내기 위해 유용하다.

도 25에서, 바이너리 암호화(encode)된 상태들보다 오히려 그것의 상태들로서, 출력 전력 선택 상태를 사용하기 위해 수정되어 질 수 있다. 상태 기계(2502)의 앞쪽에, 3개의 양방향 원-샷(one-shot)이 추가되어 진다. WEN 라인들 중 어떤 것이 다른 길(way)로 변환된다면, 클락이 발생된다, 즉, 상태 기계(2502)가 하나의 상태에서 WEN 라인들의 상태에 의존하는 다른 것으로 클락된다. 이러한 구성의 장점은 and-or 로직이 단순화되고, 추가 디코더(도 24의 2404)가 제거되어 진다. 그러나, 추가 로직이 포함되지 않으면, 동시에 다중 출력을 허용하는 것이 가능하다. 또한, 그것은 더 많은 피드백 라인들을 사용하고, 더 많은 플립-플롭(flip-flop)들을 갖는다. 앞서 언급한 종래 LDD의 총 인코딩을 실행은 출력이 무시되어지고, 각 WEN 입력의 상태가 직접적으로 하나의 출력에 맵핑된다. 그러므로, WEN에 어떠한 변화 동안 WEN4가 높아진다면, 출력들 중 하나(채널 4와 일치되는)가 허용되어 진다.

도 25의 상태 기계(2502)는 또한, 그레이 토드화 하이브리드를 실행할 수 있다. 특정 그레이 코드화 하이브리드를 다시 상기해보면, 각 출력 상태는 특정 WEN 상태와 관련된다. 상태 기계는 WEN가 어떻게 발생되어 지는지에 대해 신경쓰지 않는다(not care). 상태 기계는 출력 상황을 무시하는 반면 출력 상태에 직접적으로 WEN 입력 상황을 암호화(복호화)한다. 도 25의 상태 기계는 또한, WEN에 어떤 변화가 상태기계에서 변화를 결정하기 위한 WEN 상태들을 결합하도록 구성된다. 이러한 실행은 또한, 단지 3개의 입력을 갖는 어떤 상태로부터 싱크 기능을 포함한다. 그것은 또한, 그레이 코드화 입력에 반응하여 구성된다.

도 25의 상태 기계(2502)는 또한 하나의 라인에서의 변화는 전진하는 것을 의미하고, 2번째 라인에서의 변화는 역방향으로 가는 것을 의미하고, 3번째 라인에 서의 변화는 Per로 가는 것을 의미한다. 그러나, 도 25의 상태 기계는 WEN 변화의 파지티브 순환(positive rotation)은 전진(go forward)을 의미하고, WEN 라인의 네가티브 순환은 역전(reverse)를 의미한다. 실행을 위해, WEN 상태들은 기억되어야할 필요가 있다.

도 26은 추가된 WEN 상태 메모리와 구체화된 디코더를 포함하는 상태 기계(2602)를 도시한 것이다. 이 구성은 입력들이 순방향 또는 역방향에서 순환이 변화되는지를 결정하기 위한 다음 WEN 상태와 이전 WEN 상태를 사용할 수 있다. 이러한 추가된 능력은 연속적으로 변화를 위해 인코딩되어지기 위한 입력들을 허용한다. 그러므로, 다른 타이머가 중단되는 시간 동안 설정되어 질 수 있는 컨트롤러 시간에서 타이머를 허용하게 된다. 그것은 또한, 증가되어지는 소정의 WEN 라인들상에 시간 간격(time interval)을 허용한다. 그러므로, 타이밍 에러를 감소시키고, 정착을 위해 WEN 라인들의 신호를 위해 더 많은 시간을 허용한다. 이것과 앞서 언급한 실시예에서 연속 인터페이스 및 연속 버스는 and-or 로직을 구성하기 위해 사용되어 질 수 있다.

앞서 언급한 본 발명의 하이브리드 개념은 레이저 프린터의 LDD에 또한 적용될 수 있다. 현재에, 그것이 기록하고 있지 않을 때, 레이저 프린터의 레이저에 프리클 전류(임계 전류로 알려진)를 제공하는 것이 통상적이고, 그래서 레이저는 레이저 발생 임계 이하이다. 기록하는(writing) 동안, 레이저는 고 전류 레벨에 의해 작동되기 위해 변화되어 진다. 또한, 페이퍼 드럼(paper drum)을 지나서 레이저의 각 스위프(sweep) 동안 자동 전력 제어를 하기 위한 기간이 있다.

레이저 프린터에서, 그레이 스케일 제어를 위한 요구와 더 높은 기록 속도를 갖기 위한 필요가 요구되는 경향이 있다. 그레이 스케일 제어의 방법 중 하나는 펄스된(pulsed) 광을 사용하는 것이다. 다른 방법은 다른 기록 전류를 사용하는 것이다. 펄스 방법을 위해서 레이저의 턴-온 지연을 최소화하기 위해 임계 레벨에 전휴를 제어하는 것이 요구된다. 이것은 레이터 프린터 시장에서 더 많은 전력 레벨을 필요로하게 된다. 하이브리드는 이러한 요구에 의해 제어 라인의 최소값을 갖는 많은 전력 레벨들을 허용하는 상태 기계 및 디코더를 사용하는 것을 포함하고 있다.

첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 쉽게 실시할 수 있는 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명을 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.

또한, 도면 전체에 걸쳐 유사한 기능 및 작용을 하는 부분에 대해서는 동일한 도면 부호를 사용한다. 명세서 전체에서, 어떤 부분이 다른 부분과 ‘연결’되어 있다고 할 때, 이는 ‘직접적으로 연결’되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고, ‘간접적으로 연결’되어 있는 경우도 포함한다. 또한, 어떤 구성요소를 ‘포함’한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라, 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

Claims

외부 컨트롤러로부터 전송되는 복수의 가능(enable) 신호에 반응하는 레이저 다이오드를 작동시키기 위한 하이브리드 레이저 다이오드 드라이버(LDD)에 있어서,
판독(read)전류를 선택적으로 출력하기 위한 판독 채널;
각각이 서로 다른 기록(write) 전류를 선택적으로 출력하기 위한 복수의 기록 채널;
오실레이터(oscillator) 전류를 선택적으로 출력하기 위한 오실레이터 채널;
상기 가능 신호에 기반하여 상기 외부 컨트롤러로부터 복수의 상기 가능 신호를 전송받고, 적어도 하나의 상기 기록 채널에 의해 출력되는 전류의 타이밍을 제어하는 프로그램 가능(programmable) LDD 컨트롤러를 포함하고,
상기 프로그램 가능 LDD 컨트롤러는, 복수의 상기 가능 신호를 받고, 복수의 디코더 출력 라인 중 하나를 작동(activate)시키는 디코더; 및
각각이 하나 또는 그 이상의 상기 디코더 출력 라인의 작동에 반응하여 출력을 발생시키기 위해 프로그래밍될 수 있는 복수의 출력 컨트롤러를 구비한 것을 특징으로 하는 하이브리드 레이저 다이오드 드라이버.
제 1 항에 있어서,
상기 프로그램 가능 LDD 컨트롤러는 상기 가능 신호에 기반하여 상기 판독 채널과 상기 오실레이터 채널에 의해 출력된 전류의 타이밍을 제어하는 것을 특징으로 하는 하이브리드 레이저 다이오드 드라이버.
제 1 항에 있어서,
복수의 상기 출력 컨트롤러는 기록 출력 컨트롤러 및 오실레이터 컨트롤러 중 적어도 하나를 더 포함하는 것을 특징으로 하는 하이브리드 레이저 다이오드 드라이버.
제 1 항에 있어서,
각각의 상기 기록 채널은 상기 외부 컨트롤러로부터, 상기 기록 채널에 의해 발생된 신호의 진폭을 제어하기 위해 사용되어지는 기록 레벨 신호를 받는 것을 특징으로 하는 하이브리드 레이저 다이오드 드라이버.
제 1 항에 있어서,
상기 프로그램 가능 LDD 컨트롤러는 각각의 상기 기록 채널을 위한 프로그램 가능 저항기를 포함하고, 상기 기록 채널을 위한 상기 프로그램 가능 저항기는 하나 또는 그 이상의 작동(activate) 디코더 출력 라인이 상기 기록 채널을 허용(enable)하도록 지정(specify)하는 것을 특징으로 하는 하이브리드 레이저 다이오드 드라이버.
제 5 항에 있어서,
상기 프로그램 가능 LDD 컨트롤러는 상기 오실레이터 채널을 위한 프로그램 가능 저항기를 포함하고, 상기 오실레이터 채널을 위한 프로그램 가능 저항기는 하나 또는 그 이상의 작동 디코더 출력라인이 오실레이터 채널을 허용하도록 지정하는 것을 특징으로 하는 하이브리드 레이저 다이오드 드라이버.
제 5 항에 있어서,
상기 프로그램 가능 LDD 컨트롤러는 상기 판독 채널을 위한 프로그램 가능 저항기를 포함하고, 상기 판독 채널을 위한 프로그램 가능 저항기는 하나 또는 그 이상의 작동 디코더 출력라인이 판독 채널을 허용하도록 지정하는 것을 특징으로 하는 하이브리드 레이저 다이오드 드라이버.
제 1 항에 있어서,
각각의 기록 채널은 상기 프로그램 가능 LDD의 상기 디코더에 의해 제어되어지는 스위치를 포함하고, 상기 기록 채널의 타이밍은 상기 가능 신호에 기반하여, 상기 스위치를 제어함으로써 제어되어 지는 것을 특징으로 하는 것을 특징으로 하는 하이브리드 레이저 다이오드 드라이버.
제 1 항에 있어서,
상기 LDD 컨트롤러에 의해 외부 컨트롤러로부터 전송받는 상기 가능 신호는 상기 가능 신호 중 하나가 따로 따로(at a time) 변화(change)하도록 그레이(Gray) 코드화(coded)되어지는 것을 특징으로 하는 하이브리드 레이저 다이오드 드라이버.
제 9 항에 있어서,
서로 다른 상기 가능 신호 사이에서의 상태(state) 변화없이 상기 가능 신호는 상태를 2번 변화하지는 않는 것을 특징으로 하는 하이브리드 레이저 다이오드 드라이버.
제 9 항에 있어서,
상기 LDD 컨트롤러는 상기 가능 신호에 기반하여, 상기 판독 채널, 상기 기록채널 및 상기 오실레이터 채널에 의해 출력되는 전류의 타이밍을 제어하는 것을 특징으로 하는 하이브리드 레이저 다이오드 드라이버.
제 1 항에 있어서,
상기 하이드리드 LDD는 레이저 다이오드로서 동일한 광학 픽업 유닛(OPU) 상에 위치하고, 상기 OPU는 상기 외부 컨트롤러에 플렉스(flex) 케이블에 의해 연결되어지고, 상기 외부 컨프롤러는 메인 보드 상에 존재하는 것을 특징으로 하는 하이브리드 레이저 다이오드 드라이버.
레이저 다이오드 드라이버(LDD)를 이용한 레이저 다이오드 작동방법에 있어서,
상기 LDD는 선택적으로 판독 전류를 출력하는 판독 채널;
각각이 선택적으로 서로 다른 기록 전류를 출력하는 복수의 기록 채널; 및
선택적으로 오실레이터 전류를 출력하는 오실레이터 채널을 포함하고,
상기 작동 방법은,
외부 컨트롤러로부터 복수의 가능 신호를 전송받는 단계; 및
복수의 상기 가능 신호를 판독하고, 그것에 반응하여 상기 기록 채널 중 적어도 어느 하나에 의해 출력되는 전류의 타이밍을 제어하는 단계를 포함하는 것을 특징으로 하는 레이저 다이오드 작동방법.
제 13 항에 있어서,
상기 제어단계는 상기 판독 채널 및 상기 오실레이터 채널에 의해 출력되는 전류의 타이밍을 제어하는 단계를 더 포함하는 것을 특징으로 하는 레이저 다이오드 작동방법.
제 13 항에 있어서,
각각의 상기 기록 채널은 스위치를 포함하고, 상기 제어단계는 상기 가능 신호를 판독한 결과에 기반하여 상기 스위치를 제어하는 단계를 더 포함하는 것을 특징으로 하는 레이저 다이오드 작동방법.
제 13 항에 있어서,
상기 전송받는 단계는, 상기 가능 신호 중 어느 하나가 따로 따로 변화되도록 그레이(Gray) 코드화된 가능 신호를 전송받는 단계를 더 포함하는 것을 특징으로 하는 레이저 다이오드 작동방법.
제 16 항에 있어서,
서로 다른 상기 가능 신호들는 사이에서 상태변화가 없다면, 상기 가능 신호는 2번의 상태를 변화하지 않는 것을 특징으로 하는 레이저 다이오드 작동방법.
제 16 항에 있어서,
상기 제어단계는 상기 가능 신호에 기반하여, 상기 판독 채널, 상기 기록 채널 및 상기 오실레이터 채널에 의해 출력된 전류의 타이밍을 제어하는 단계를 더 포함하는 것을 특징으로 하는 레이저 다이오드 작동방법.
제 13 항에 있어서,
상기 LDD는 레이저 다이오드로서 동일한 광학 픽업 유닛(OPU) 상에 위치되도록 구성되고, 상기 전송받는 단계는:
상기 외부 컨트롤러에 상기 OPU를 연결하는 플렉스 케이블을 통해 상기 외부 컨트롤러로부터 복수의 가능 신호를 전송받는 단계를 더 포함하고, 상기 외부 컨트롤러는 메인 보드에 존재하는 것을 특징으로 하는 레이저 다이오드 작동방법.
레이저 다이오드 드라이버(LDD)를 이용한 레이저 다이오드 작동방법에 있어서,
상기 LDD는 선택적으로 판독 전류를 출력하는 판독 채널;
각각이 선택적으로 서로 다른 기록 전류를 출력하는 복수의 기록 채널; 및
선택적으로 오실레이터 전류를 출력하는 오실레이터 채널을 포함하고,
상기 작동 방법은,
외부 컨트롤러로부터 서로 다른 가능 신호들 사이에서 상태를 변화하지 않는다면, 가능신호는 2번의 상태변화를 하지 않는 복수의 그레이 코드화된 가능 신호를 전송받는 단계;및
복수의 상기 가능 신호를 판독하고, 그것에 반응하여 적어도 하나의 상기 기록 채널에 의해 출력된 전류의 타이밍을 제어하는 단계를 포함하는 것을 특징으로 하는 레이저 다이오드 작동방법.
제 20 항에 있어서,
상기 제어단계는 상기 판독 채널 및 상기 기록 채널에 의해 출력되는 전류의 타이밍을 제어하는 단계를 더 포함하는 것을 특징으로 하는 레이저 다이오드 작동방법.
외부 컨트롤러로부터 전송되는 복수의 가능 신호에 반응하는 레이저 다이오드를 작동시키기 위한 하이브리드 레이저 다이오드 드라이버(LDD)에 있어서,
판독전류를 선택적으로 출력하기 위한 판독 채널;
각각이 서로 다른 기록 전류를 선택적으로 출력하기 위한 복수의 기록 채널;
상기 가능 신호에 기반하여 상기 외부 컨트롤러로부터 복수의 상기 가능 신호를 전송받고, 상기 기록 채널과 상기 판독채널에 의해 출력되는 전류의 타이밍을 제어하는 프로그램 가능 LDD 컨트롤러를 포함하고,
상기 프로그램 가능 LDD 컨트롤러는, 복수의 상기 가능 신호를 받고, 복수의 디코더 출력 라인 중 하나를 작동(activate)시키는 디코더; 및
각각이 하나 또는 그 이상의 상기 디코더 출력 라인의 작동에 반응하여 출력을 발생시키기 위해 프로그래밍될 수 있는 복수의 출력 컨트롤러를 구비한 것을 특징으로 하는 하이브리드 레이저 다이오드 드라이버.