CN102034820A - 半导体装置 - Google Patents

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Abstract

本发明是一种半导体装置。此半导体包括一基板、一VDMOS、一JFET、一第一电极、一第二电极、一第三电极、以及一第四电极。VDMOS被形成于基板上。JFET被形成于基板上。其中，第一电极、第二电极、以及第三电极连接至VDMOS，并且分别被用来当成VDMOS的一第一栅极电极、一第一漏极电极、以及一第一源极电极。第二电极、第三电极、以及第四电极连接至JFET，并且分别被用来当成VDMOS的一第二漏极电极、一第二栅极电极、以及一第二源极电极。

Description

半导体装置
技术领域
本发明是关于一种半导体装置，且特别是关于一种具有复合功能的半导体装置。
背景技术
随着半导体发展的推进，一种垂直式扩散金属氧化物半导体(vertical diffusedMOS，VDMOS)被提出。此种VDMOS用来放大或开关电子信号的元件。在VDMOS中，施于氧化绝缘栅极上的一电压可诱发出位于所谓的源极和漏极的两个其它接触件之间的一传导通道。此通道可以是n型或是p型，并且相应地称为一n-VDMOS或一p-VDMOS。虽然双极性结型晶体管(bipolar junction transistor)曾经普遍为人所使用，然而很明显的，目前VDMOS已经是最广被人们用于数字和模拟电路的晶体管。
然而，若是仅施以一驱动电压于漏极/源极上，VDMOS无法操作。VDMOS必须对漏极/源极和栅极一起施以驱动电压才能操作。所以，VDMOS的功能限制了应用层面。
发明内容
本发明的目的是提供一种半导体装置，其中，一VDMOS以及一结型场效应晶体管(Junction Field Effect Transistor，JFET)是被整合至一个单一的结构中，使得VDMOS可不需施以任何的辅助电压，即可自我驱动。
根据本发明的第一方面，提出一种半导体装置。此半导体包括一基板、一VDMOS、一JFET、一第一电极、一第二电极、一第三电极、以及一第四电极。此VDMOS形成于基板中。此JFET形成于基板中。其中，第一电极、第二电极、以及第三电极连接至VDMOS并且分别被当作是此VDMOS的一第一栅极电极、一第一漏极电极、以及一第一源极电极。第二电极、第三电极以及第四电极连接至此JFET并且分别被当成是此JFET的一第二漏极、第二栅极、以及一第二源极。
根据本发明的第二方面，提出一种半导体装置。此半导体装置包括一基板、一第一阱区、一第二阱区、一第三阱区、一第一掺杂区、一第二掺杂区、一第三掺杂区、一第四掺杂区、一复晶硅层、一第一电极、一第二电极、一第三电极、以及一第四电极。第一阱区、第二阱区、以及第三阱区位于基板的一上侧，并且彼此是相互分开的。第一阱区位于第二阱区和第三阱区之间。第一掺杂区形成于基板内，并且位于第一阱区以及第三阱区之间。第二掺杂区形成于第一阱区内。第三掺杂区形成于第二阱区内。第四掺杂区形成于基板中，并且位于基板的一下侧。复晶硅层形成于基板之上，并且位于第二掺杂区以及第三掺杂区之间的一间距的上方。第一电极电性连接至复晶硅层。第二电极电性连接至第四掺杂区。第三电极电性连接至第三阱区。第二掺杂区和第三掺杂区以及第四电极电性连接至第一掺杂区。其中基板、第一掺杂区、第二掺杂区、第三掺杂区、以及第四掺杂区的掺杂型态是相同的型态，并且和第一阱区、第二阱区、以及第三阱区的掺杂型态为互补。
本发明的有益技术效果是：当对VDMOS的第二电极施以一驱动电压时，一电流可直接地流过JFET，直至JFET夹止为止。JFET可用来当作是一电性控制开关或是一电压控制电阻。电流流过位于第二电极以及第四电极间的一半导体的通道。通过施以一偏压电压于第三电极上，通道则夹止，使得电流饱和。假若电流是传输至第一电极，VDMOS可自我驱动，而不需任何辅助的驱动电压。
附图说明
为了对本发明的上述及其它方面有更佳的了解，下文特举较佳实施例，并配合附图作详细说明，其实施例并非用以限制本发明，其中：
图1绘示依照本发明的一实施例的一半导体装置的俯视图。
图2绘示图1的半导体装置的剖面图。
图3绘示图1的半导体装置的电路图。
具体实施方式
下述揭露的数个实施例是用以更清楚地说明本发明。然而，下述揭露的实施例仅是用以当作范例，而非用以限制本发明所欲保护的范围。此外，次要的元件是于下述实施例中省略，以突显出本发明的技术特征。
请参照图1～图2。图1绘示根据本发明的一实施例的一半导体装置100的俯视图。图2绘示图1的半导体装置100的剖面图。半导体装置100是通过整合一VDMOS以及一JFET所形成。半导体装置100包括一基板110、一第一阱区121、一第二阱区122、一第三阱区123、一第一掺杂区131、一第二掺杂区132、一第三掺杂区133、一第四掺杂区134、一第五掺杂区135、一第六掺杂区136、一第七掺杂区137、一复晶硅层151、一第一电极141、一第二电极142、以及一第三电极143。
在此实施例中，第一阱区121、第二阱区122、以及第三阱区123位于基板110的上侧，并且彼此相互分开。其中，第一阱区121位于第二阱区122以及第三阱区123之间。
第一掺杂区131形成于基板110中，并且位于第一阱区121以及第三阱区123之间。第一掺杂区131是和第一阱区121以及第三阱区123相互分隔开。第二掺杂区132以及第五掺杂区135形成于第一阱区121中，并且彼此相互连接。第三掺杂区133以及第六掺杂区136形成于第二阱区122中，并且彼此相互连接。第四掺杂区134形成于基板110中。第七掺杂区137形成于第三阱区123中。第七掺杂区137、第一掺杂区131、第五掺杂区135、第二掺杂区132、第三掺杂区133、以及第六杂区136位于基板110的上侧。第四掺杂区134位于基板110的下侧。复晶硅层151形成于基板110之上，并且位于第二掺杂区132以及第三掺杂区133之间的一间距的上方。
根据此装置的需求，第五掺杂区135、第六掺杂区136、以及第七掺杂区137于一些实施例中可省略。这样并非用以限制本发明所欲保护的范围。
第一电极141连接至复晶硅层151。第二电极142电性连接至第四掺杂区134。第三电极143电性连接至第二掺杂区132、第三掺杂区133、第五掺杂区135、第六掺杂区136、以及第七掺杂区137。第四电极144电性连接至第一掺杂区131。
第二掺杂区132以及第三掺杂区133间的距离D1是小于第五掺杂区135以及第六掺杂区136间的距离D2。也就是说，第二掺杂区132以及第三掺杂区133是接近于第一电极141，而第五掺杂区135以及第六掺杂区136是远离第一电极141。
其中，基板110、第一掺杂区131、第二掺杂区132、第三掺杂区133、以及第四掺杂区134的掺杂型态是相同，并且和第一阱区121、第二阱区122、第三阱区123、第五掺杂区135、第六掺杂区136、以及第七掺杂区137的掺杂型态互补。
在此实施例中，基板110、第一掺杂区131、第二掺杂区132、第三掺杂区133、以及第四掺杂区134的每一掺杂型态是N型，而第一阱区121、第二阱区122、第三阱区123、第五掺杂区135、第六掺杂区136、以及第七掺杂区137的每一掺杂型态是P型。
在其它实施例中，基板110、第一掺杂区131、第二掺杂区132、第三掺杂区133、以及第四掺杂区134的每一掺杂型态亦可为P型，而第一阱区121、第二阱区122、第三阱区123、第五掺杂区135、第六掺杂区136、以及第七掺杂区137的每一掺杂型态亦可为N型。
其中，基板110、第一阱区121、第二阱区122、第二掺杂区132、第三掺杂区133、第五掺杂区135、第六掺杂区136、第一电极141、第二电极142、以及第三电极143形成VDMOS。
在另一方面来说，基板110、第一阱区121、第三阱区123、第一掺杂区131、第四掺杂区134、第五掺杂区135、第七掺杂区137、第二电极142、第三电极143、以及第四电极144形成JFET。
上述提及的一些元件是于VDMOS以及JFET中共享。举例来说，第一阱区121、第四掺杂区134、第五掺杂区135、第二电极142、以及第三电极143是于VDMOS以及JFET中共享。VDMOS以及JFET不仅彼此相互连接，而且是整合于一个单一的结构中。所以，具有VDMOS以及JFET的功能的半导体装置100的尺寸可以缩减。
请参照图2～图3。图3绘示图1的半导体装置100的电路图。第一电极141是作用为VDMOS的一第一栅极电极。第二电极142可同时作用为VDMOS的一第一漏极电极以及JFET的一第二漏极电极。第三电极143是作用为VDMOS的一第一源极电极以及JFET的一第二栅极电极。第四电极144是作用为JFET的一第二源极电极。
当对VDMOS的第二电极142施以一驱动电压时，一电流可直接地流过JFET，直至JFET夹止为止。JFET可用来当作是一电性控制开关或是一电压控制电阻。电流流过位于第二电极142以及第四电极144间的一半导体的通道。通过施以一偏压电压于第三电极143上，通道则夹止，使得电流饱和。假若电流是传输至第一电极141，VDMOS可自我驱动，而不需任何辅助的驱动电压。
综上所述，虽然本发明已以较佳实施例揭露如上，然而其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种等同的改变或替换。因此，本发明的保护范围当视后附的本申请权利要求范围所界定的为准。

Claims (14)

1.一种半导体装置，包括：
一基板；
一第一阱区、一第二阱区、以及一第三阱区，该第一阱区、该第二阱区、以及该第三阱区位于该基板的一上侧，并且彼此相互分开，该第一阱区位于该第二阱区以及该第三阱区之间；
一第一掺杂区、一第二掺杂区、一第三掺杂区、以及一第四掺杂区，该第一掺杂区形成于该基板中并且位于该第一阱区以及该第三阱区之间，该第二掺杂区形成于该第一阱区中，该第三掺杂区形成于该第二阱区中，该第四掺杂区形成于该基板中并且位于该基板的一下侧；
一复晶硅层，形成于该基板之上并且位于该第二掺杂区以及该第三掺杂区之间的一间距的上方；以及
一第一电极、一第二电极、一第三电极、以及一第四电极，该第一电极电性连接至该复晶硅层，该第二电极电性连接至该第四掺杂区，该第三电极电性连接至该第三阱区、该第二掺杂区、以及该第三掺杂区，以及该第四电极电性连接至该第一掺杂区；
其中，该基板、该第一掺杂区、该第二掺杂区、该第三掺杂区、以及该第四掺杂区的掺杂型态是相同，并且和该第一阱区、该第二阱区、以及该第三阱区的掺杂型态互补。
2.根据权利要求1所述的半导体装置，其特征在于，还包括：
一第五掺杂区、一第六掺杂区、以及一第七掺杂区，该第五掺杂区形成于该第一阱区中，该第六掺杂区形成于该第二阱区中，以及该第七掺杂区形成于该第三阱区中。
3.根据权利要求2所述的半导体装置，其特征在于，该第五掺杂区连接至该第二掺杂区，以及该第六掺杂区连接至该第三掺杂区。
4.根据权利要求2所述的半导体装置，其特征在于，该第五掺杂区、该第六掺杂区、以及该第七掺杂区的掺杂型态是相同，并且和该第一掺杂区、该第二掺杂区、该第三掺杂区、以及该第四掺杂区的掺杂型态互补。
5.根据权利要求2所述的半导体装置，其特征在于，该第二掺杂区以及该第三掺杂区之间的距离是小于该第五掺杂区以及该第六掺杂区之间的距离。
6.根据权利要求2所述的半导体装置，其特征在于，该第三电极亦电性连接至该第五掺杂区、该第六掺杂区、以及该第七掺杂区。
7.根据权利要求1所述的半导体装置，其特征在于，该第一掺杂区是和该第一阱区以及该第三阱区相互分隔开。
8.根据权利要求1所述的半导体装置，其特征在于，该基板、该第一掺杂区、该第二掺杂区、该第三掺杂区、以及该第四掺杂区的每一掺杂型态是N型，以及该第一阱区、该第二阱区、以及该第三阱区的每一掺杂型态是P型。
9.根据权利要求1所述的半导体装置，其特征在于，该基板、该第一掺杂区、该第二掺杂区、该第三掺杂区、以及该第四掺杂区的每一掺杂型态是P型，以及该第一阱区、该第二阱区、以及该第三阱区的每一掺杂型态是N型。
10.一种半导体装置，包括：
一基板；
一垂直式扩散金属氧化物半导体VDMOS)，形成于该基板中；
一结型场效应晶体管(JFET)，形成于该基板中；以及
一第一电极、一第二电极、一第三电极、以及一第四电极；
其中，该第一电极、该第二电极、以及该第三电极连接至该VDMOS并且分别用来当作该VDMOS的一第一栅极电极、一第一漏极电极、以及一第一源极电极；以及
该第二电极、该第三电极、以及该第四电极连接至该JFET并且分别用来当作该JFET的一第二漏极电极、一第二栅极电极、以及一第二源极电极。
11.根据权利要求10所述的半导体装置，其特征在于，该VDMOS包括：
该基板；
一第一阱区以及一第二阱区，位于该基板的一上侧，并且彼此相互分开；
一第二掺杂区和一第三掺杂区，该第二掺杂区形成于该第一阱区中，该第三掺杂区形成于该第二阱区中；以及
该第一电极、该第二电极、以及该第三电极。
12.根据权利要求11所述的半导体装置，其特征在于，该VDMOS还包括：
一第五掺杂区以及一第六掺杂区，该第五掺杂区形成于该第一阱区中，该第六掺杂区形成于该第二阱区中。
13.根据权利要求12所述的半导体装置，其特征在于，该JFET包括：
该基板；
该第一阱区以及一第三阱区，该第一阱区和该第三阱区位于该基板的该上侧，并且彼此相互分开，该第一阱区位于该第二阱区以及该第三阱区之间；
一第一掺杂区以及一第四掺杂区，该第一掺杂区形成于该基板中，并且位于该第一阱区以及该第三阱区之间，该第四掺杂区形成于该基板中，并且位于该基板的一下侧；以及
该第三电极以及该第四电极。
14.根据权利要求13所述的半导体装置，其特征在于，该JFET还包括：
该第五掺杂区以及一第七掺杂区，该第五掺杂区形成于该第一阱区中，该第七掺杂区形成于该第三阱区中。
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