CN101960934A - 多层印刷配线基板 - Google Patents

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Abstract

本发明提供一种多层印刷配线基板,其具有:信号配线,其在电子部件间接收/发送电信号;接地配线,其与电路的接地连接;电源配线,其与电源层连接,将电力向电子部件供给;大于或等于一层的接地层,其设置在内层中;大于或等于一个的间隙,其贯穿接地层;以及接地过孔,其连接接地配线和接地层,信号配线和接地配线、或者信号配线和电源配线的各配线成对设置,在设置于接地层的间隙中,用于在层间进行连接的配线过孔成对设置且插入同一个间隙,成对的配线过孔中的一个经由接地配线与接地层连接。

Description

多层印刷配线基板
技术领域
本发明涉及一种多层配线基板、即所谓多层PCB(Printed Circuit Board),特别涉及一种降低伴随着层间的过孔连接(vias connect)叠加从外部至配线的电磁噪声的多层印刷配线基板。
本申请基于2008年3月28日在日本申请的特愿2008-086209号要求优先权,在此,引用其内容。
背景技术
当前,对于多层印刷配线基板(多层PCB),作为搭载于基板上的LSI(Large Scale Integration)等之间的配线,通常进行伴随着过孔连接的配线。
作为这种现有的多层PCB,例如具有图9所示的将LSI等部件配置于PCB两面上的两面安装结构。此外,相同地,即使为将部件安装在单面上的结构的多层PCB,为了高效且高密度地对许多配线进行配线,也进行经由过孔连接的配线。
另一方面,已知在多层PCB中进行上述过孔连接的情况下,在配线中导致由电磁噪声造成的影响。作为这种问题的一个例子,下述专利文献1示出:对于向外部漏出的噪声,由于过孔连接而特性恶化这一情况(例如参照专利文献1的0007段落至0010段落)。
在专利文献1所记载的技术中,为了解决上述那样的问题,提出了一种形成如图10的示意图所示的配线构造。在专利文献1中,在设置有用于插入过孔配线的间隙的层之间,在该间隙的附近配置彼此连接的过孔341和342。通过将这些增加的过孔作为该配线的反馈电路进行利用,从而改善噪声特性。
此外,在专利文献2中,关于过孔连接的技术,提出了一种用于实现降低在过孔中传输的噪声的构造(参照图11所记载的示意图)。在专利文献2中,并不是将各过孔配置在一条直线上,而是形成如图11所示的过孔422和过孔423那样隔着一定间隔配置在不同高度上。由此,可以降低在过孔中传输的噪声。另外,在专利文献2中,设置有用于连接各过孔422、423的配线421。
此外,除了上述专利文献1、2所记载的技术之外,作为在多层印刷配线基板中进行过孔连接的情况下通常的噪声对策,使用各种将滤波电路等电子部件频繁使用的提高耐噪声性的措施。
然而,在现有技术中所使用的多层印刷配线基板中,存在有如下所述的问题点。
首先,作为第一个问题点,可以举出下述情况,即,在静电放电噪声等来自外部的电磁噪声施加在多层PCB的接地时,由于流过接地的噪声电流,在过孔连接的配线和接地之间引起噪声。
作为产生这种现象的原因,是由于作为配线的引出源及引出对象的LSI的接地与施加了该配线的噪声的结合路径中产生不匹配。详细内容在后面阐述。
此外,作为第二个问题点,可以举出下述情况,即,静电放电噪声的结合也通过在噪声施加位置处产生的空中辐射、即外部噪声的电磁场而产生。这种空中辐射的电磁场噪声的结合仍然容易在过孔部分处产生。
作为用于解决上述第二个问题点的方法,提出了上述专利文献1、2所记载的技术,作为对于由于在电路中流动的电流的原因而向外部放出的噪声,降低这样的噪声的方法。
然而,在上述专利文献1、2的技术中,具有这样的问题:由于其可逆性,对于由于外部噪声的原因导致的对电路电流的影响产生一定的效果,但对于噪声结合的机理不同的上述第一个问题点无效。
此外,在使用增加的滤波电路等的情况下,有可能产生如下所述的各种新课题:由于增加该构成部件导致的价格上升、或部件配置场所的确保,另外,由于构成滤波电路的部件的电气损耗导致降低额外的能量等。
专利文献1:日本特开2007-250645号公报
专利文献2:日本特开2000-208939号公报
发明内容
本发明就是鉴于上述问题而提出的,其目的在于提供一种多层印刷配线基板,其价廉且省空间,并且不需要额外的能量,针对静电放电噪声等外部噪声,可以降低向进行了过孔连接的配线的噪声叠加。
(1)为了解决上述问题,本发明的一种方式的多层印刷配线基板具有:信号配线,其在电子部件间接收/发送电信号;接地配线,其与电路的接地连接;电源配线,其与电源层连接,将电力向电子部件供给;大于或等于一层的接地层,其设置在内层中;大于或等于一个的间隙,其贯穿所述接地层;以及接地过孔,其连接所述接地配线和所述接地层,所述信号配线和所述接地配线、或者所述信号配线和所述电源配线的各配线成对设置,在设置于所述接地层的所述间隙中,用于在层间进行连接的配线过孔成对设置且插入同一个间隙,所述成对的配线过孔中的一个经由所述接地配线与所述接地层连接。
(2)此外,本发明的一种方式所涉及的多层印刷配线基板具有以直流分离的至少大于或等于两种的电源种类,所述电源配线将与该电源配线成对的另一配线所连接的向电子部件进行供给的电源内的至少一部分进行供给。
(3)另外,本发明的一种方式所涉及的多层印刷配线基板,对于所述成对的配线过孔,将至少大于或等于两条的所述配线过孔相邻配置且插入设置在所述接地层中的所述间隙内时,形成下述位置关系,即,在所述成对的配线过孔的各中心彼此连结的直线上不配置其它配线过孔,并且,所述成对的配线过孔的间隔形成为与其它配线过孔之间相比更接近的间隔。
发明的效果
根据本发明的多层印刷配线基板,如上述结构所示,在设置于接地层的间隙中,用于在层间进行连接的配线过孔成对且插入同一个间隙中,成对的配线过孔中的一个经由接地配线与内层的接地层连接。
因此,可以形成良好的反馈电路,抑制由于静电放电噪声等外部噪声所产生的噪声感应。由此,能够降低向外部的噪声放出,可以提高针对外部电磁环境的噪声特性,能够提供提高了针对外部噪声的耐性的电子设备。
此外,由于除了上述效果外,无需增加电子部件,而且可以减少部件数量,因此,可以实现价廉且省空间、而且不需要额外的能量、噪声特性优良的多层印刷配线基板。
附图说明
图1是示意地说明本发明的实施方式所涉及的多层印刷配线基板的一个例子的图,是表示层构造的剖面图。
图2是示意地说明本发明的实施方式所涉及的多层印刷配线基板的其他例子的图,是表示层构造的剖面图。
图3是示意地说明本发明的实施方式所涉及的多层印刷配线基板的其他例子的图,是表示平面构造的概略图。
图4是示意地说明本发明的实施方式所涉及的多层印刷配线基板的其他例子的图,是表示出平面构造的概略图。
图5是示意地说明现有的多层印刷配线基板的图,是表示出由于过孔产生的噪声叠加的曲线图。
图6是示意地说明本发明的实施方式所涉及的多层印刷配线基板的其他例子的图,是表示由于过孔产生的噪声叠加的曲线图。
图7是示意地说明本发明的实施方式所涉及的多层印刷配线基板的其他例子的图,是表示过孔间的距离依赖性的曲线图。
图8是示意地说明现有的多层印刷配线基板的图。
图9是示意地说明现有的多层印刷配线基板的图。
图10是示意地说明现有的多层印刷配线基板的图。
图11是示意地说明现有的多层印刷配线基板的图。
标号的说明
1、10 多层印刷配线基板(多层PCB)
2 第一层(配线层)
4 第四层(配线层)
5、53、73 接地过孔
7、17、57、77 间隙
10b、10c、31、32 接地层
11、19、21、41、50、70 信号配线
12、13 电源配线
15、18、81、82 LSI
16a、16b、54、44、61、62、74、75 配线过孔
22、42、51、71 接地配线
具体实施方式
下面,适当地参照图1至图7,详细说明作为本发明的一个实施方式的多层印刷配线基板(多层PCB)1。此外,根据必要也参照图8至图11进行说明。
在下面的说明中所参照的附图,是用于说明本实施方式的多层PCB的附图,图示的各部分的大小、厚度和尺寸等与实际的尺寸关系之间有可能不同。
如图1所示,本实施方式的多层PCB 1分别安装有在电子部件间接收/发送电信号的信号配线21、41、与电路的接地连接的接地配线22、以及与电源层连接而向电子部件供给电力的电源配线(参照图2)的各个配线。
多层PCB 1在内层至少具有大于或等于一层的接地层31、32。设置至少大于或等于一个的贯穿该接地层31、32的间隙7。此外,接地配线22通过接地过孔5与接地层31、32连接。信号配线21及接地配线22、或者信号配线21及电源配线(参照图2)的各格配线成对设置。
在被设置于接地层31、32上的间隙7中,用于在层间连接的配线过孔61、62成对且插入同一个间隙7。成对的配线过孔61、62中的一个,在图示例子中为配线过孔61,经由接地配线22及接地过孔5与接地层31、32连接。
本实施方式的多层PCB 1为了在多层印刷配线基板中彼此连接LSI 81、82,形成下述(1)至(3)所示的结构。
(1)设置为沿着成对的配线过孔61、62。
(2)配置为使配线过孔61、62插入同一个间隙7。
(3)一个配线过孔61经由接地配线22及接地过孔5与接地层31、32连接。
图1所示的本实施方式的多层PCB 1形成共计4层的结构,即,将信号配线设置在作为配线层的第一层(配线层)2以及第四层(配线层)4上,成为内层的第二层配置为接地层31,第三层也配置为接地层32。
该多层PCB 1是在第一层(配线层)2侧搭载有LSI 81、在第四层(配线层)4侧搭载有LSI 82的两面安装基板。此外,第一层(配线层)2和第四层(配线层)4通过配线过孔61、62彼此连接。
另外,包括图1在内,在本实施方式中进行参照的附图中,省略了在说明中不特别需要的电源分配的结构、其它信号配线、连接接地层31和接地层32的多个接地过孔5的一部分、以及其它构成部件等。
如上面所述的多层PCB 1具有用于连接信号配线21和信号配线41的配线过孔62。为了在连接信号配线21和信号配线41时避免对接地层31、32的连接干扰,设置有挖开导体而形成的间隙7。
本实施方式的多层PCB 1具有沿着配线过孔62设置的配线过孔61。该配线过孔61通过与接地层31、32连接而具有接地功能。由此,利用接地过孔5和接地配线22,使配线过孔61连接在接地层31、32之间。
另外,本实施方式所涉及的多层印刷配线基板不采用特别的方法,当前公知的设计、制造方法可以没有任何限制地使用。
本实施方式的多层印刷配线基板1根据上述结构,通过过孔接合而抑制产生噪声结合,可以降低向外部的噪声放出。
在此,参照图9的现有技术图来说明噪声结合的机理。
如图9所示,如果外部噪声90施加在多层印刷配线基板(多层PCB)100的接地层120、121上,则直接使LSI 115的接地端子115b的电平不稳定。
另一方面,配线层110上的配线112向接地层120、121传递的外部噪声90的影响由各个间隙170接收,并向LSI 115和LSI 135传递。
其结果,产生由于结合路径的不同造成的相位差以及结合电平的不匹配。因此,在LSI 115和LSI 135中,在配线端子115a、135a和接地端子115b、135b之间产生电位差、即噪声。
与此相对,在没有过孔连接的结构中,不会引起在间隙部分处的结合。因此,接地和配线之间通过其间的杂散电容而进行匹配,受到噪声的影响。其结果,在两者之间不产生相位差,与存在过孔连接的情况相比,将LSI端子间的噪声感应抑制得很小。
参照图5的曲线图所示的电磁场模拟结果,作为一个例子说明如上所述的由于过孔连接的有无而产生的差异。
在图5的曲线图中,示出对于图8所示的不进行过孔连接的现有结构的多层PCB 200、和图9所示的形成进行过孔连接的结构的现有的多层PCB 100,分别施加外部噪声90的情况下的感应电压。在此,计算出在各个LSI 115、135、215、216中配线端子115a、135a、215a、216a和接地端子115b、135b、215b、216b之间感应出的电压。
在图5中,横轴表示时间(秒),纵轴表示感应电压(V)。曲线g1表示没有过孔连接的情况。另外,曲线g2表示存在过孔连接的情况。
根据图5的曲线图所示的结果,可知在现有的多层印刷配线基板中,通过进行过孔连接而使感应电压增加。在此,图9所示的现有结构的多层PCB 100,为了说明其构造而扩大层间进行图示。但是,除了LSI的搭载面从单面变为两面以及设置有过孔之外,与图8所示的多层PCB 200的所有条件是一致的。
针对如上所述的过孔中的噪声结合,抑制间隙170中的噪声结合这一情况对于噪声对策这一方面是有效的。作为具体的方法,1个有效的方式为,例如通过增大间隙170的开口直径,使接地层120、121与连接配线112的配线过孔140之间的静电结合减少,从而降低噪声结合。
然而,如果增大间隙170的开口直径,则在上述专利文献1的技术中期待具有效果的反馈电路远离配线112。因此,具有这样的问题:无法减少向外部的噪声放出,并且使针对外部电磁环境的噪声特性恶化。
因此,在本发明的实施方式所涉及的多层印刷配线基板中,如图1所示的例子那样,使用经由接地过孔5与接地层31、32连接的接地配线22。配线过孔61形成沿着接地过孔5的构造。通过形成这种结构,从而形成了良好的反馈电路。由此,即使在增大间隙7的开口直径的情况下,也由于具有利用了配线21的反馈电路,从而可以保持针对外部电磁环境的改善效果。
对于通过本发明的实施方式的多层PCB产生的数值上的改善效果,参照图6进行说明。在图6中,横轴表示时间(秒),纵轴表示感应电压(V)。
此外,在本例中,对于将图9所示的结构的多层PCB 100作为现有例子,将图1所示的本发明的实施方式所涉及的结构的多层PCB 1作为本实施方式的例子,分别向多层PCB 1、100施加外部噪声90的情况进行说明。在此,计算在各LSI 81、115的接地端子81b、115b和配线端子81a、115a之间感应出的电压。
在图6所示的三个波形内,以粗线表示的波形(曲线g3)是现有结构的多层PCB 100中的感应电压。以细线表示的波形是形成本实施方式所涉及的结构的多层PCB 1的感应电压。具体地说,曲线g4表示本实施方式的接地线配置中的感应电压。此外,曲线g5表示本实施方式的电源线配置中的感应电压。
如图6的曲线示出的结果那样,可知与图5所示的没有过孔连接的情况相比,虽然感应电压上升,但具有一定的降低噪声感应的效果。
此外,作为左右上述所示的噪声感应的降低效果的参数,举出成对的配线过孔61、62之间的距离依赖性。该距离越近越有利于上述效果。对于其根据,参照图7的曲线图进行说明。该图7是曲线g6,该曲线g6表示将配线过孔61、62的间隔距离作为参数,利用电磁场模拟,与上述相同地计算在LSI 81的端子间所感应出的噪声电压的差异的结果。在图7中,横轴表示配线过孔61和配线过孔62的间隔距离,纵轴表示感应电压(V)。
根据图7所示的结果,可知随着配线过孔61、62之间的距离接近,感应电压降低。另外,可知在图7的曲线图中,虽然发现了仅1点为上述效果中不连续的位置,但是对于整体的增减趋势不产生较大的影响,从而发现上述效果。
下面,参照图2至图4,说明本发明的实施方式所涉及的多层印刷配线基板的其它实施方式。此外,在下面的说明中,对于与上述的多层印刷配线基板1共通的结构,省略其详细的说明。
图2所示的多层PCB 10在将接地配线22(参照图1)替换为电源配线12这一点上与图1所示的多层PCB 1不同。
在图2所示的多层PCB 10中,与LSI 15的电源端子15a连接的电源配线12与配线过孔16a连接。对于在该情况下能够得到效果的一个例子,在上述图6的曲线图中以虚线波形(曲线g4)表示。如图6所示的结果那样,可以确认虽然多层PCB 10与使用接地配线的情况相比效果较小,但也得到了一定的效果。此外,在通过配线进行电源供给的印刷基板中,存在配线层没有余量的情况等难以增加进行增加的印刷配线的情况。
在该情况下,本实施方式的多层PCB 10的结构可以使用原有的电源配线等,在配线密度增加的情况下非常有效。
此外,本实施方式的多层PCB 10也可以形成为具有以直流分离的至少大于或等于两种的电源种类。而且,也可以构成为,使电源配线将与该电源配线成对的另一个配线所连接的向电子部件进行供给的电源内的至少一部分进行供给。
下面,在图3的俯视图中示出在除了图1所示的接地层31、32之外,配置有其他配线的情况下的实施方式。
在图3所示的例子中,设置有为了进行其它配线过孔连接而具备的接地层52的间隙57。信号配线50和接地配线51分别与配置于附近的配线过孔55和配线过孔54连接。此时,接地配线51的另一端与接地过孔53连接。另外,在图4的俯视图中示出共享其它多个配线过孔和间隙77的情况下的实施方式,但是,该情况下的基本结构基于图3所示的例子。
即,在图4所示的例子中,设有为了其它配线过孔连接而具备的接地层72的间隙77。信号配线70和接地配线71分别与配置于附近的配线过孔75和配线过孔74连接。此时,接地配线71的另一端与接地过孔73连接。
此外,本发明的实施方式所涉及的多层印刷配线基板并不限定于上述结构。例如,通过如下面所说明的那样,将多层印刷配线基板的细微部分的结构适当化,从而使通过本发明的实施方式而得到的明显效果更加显著。
首先,参照图1所示的多层PCB 1,在下面说明本发明的实施方式所涉及的多层PCB的方式。
作为通过本发明的实施方式得到上述效果的最大的主要原因,使由于在间隙7的部分中,沿着用于将信号配线21向铅垂方向配线的配线过孔62配置配线过孔61。因此,接地过孔61的配置与信号配线21所利用的间隙相同地需要利用间隙7。然后,是配线过孔62和配线过孔61的位置关系,为了获得使外部噪声的结合降低的最佳结果,而使各配线过孔61、62在不接触的范围内尽可能地接近。
此外,将与配线过孔61连接的接地配线22与接地层31、32连接。该连接如图1所示通常使用接地配线22。但是,该接地配线22不需要固定的线宽,此外,也可以不是直线。此外,在图1所示的例子中,构成由接地过孔5将配线过孔61的另一端与接地层31、32电气连接。但是,接地配线22也可以与LSI 81的接地端子81b连接。而且,也可以在接地配线22中插入省略图示的电阻器,但是其电阻值需要设置为从0Ω到数Ω程度的低阻值。
另外,如上所述的连接方法在安装LSI 82的表面上也是相同的处理。
下面,对本发明的实施方式的多层印刷配线基板的特殊方式进行说明。
在多层印刷配线基板中,例如,如果成对的配线过孔的整个长度接近使用信号配线进行配线的信号频率的电气长度,则有时产生在该配线过孔中流动的电流不一致的现象。存在需要电气设计上所谓的分布常数电路的设计。在该情况下,需要将过孔作为传送线路考虑,考虑特性阻抗。决定该特性阻抗的相关设计参数是成对的各配线过孔间的间隔,但是与上述条件不同,各过孔的接近受到限制。具体地说,在使各过孔尽可能接近的上述条件中,存在下述情况,即,虽然外部噪声的结合减少,但没有考虑特性阻抗,从信号传输的观点出发成为障碍。对于考虑了特性阻抗的接近限度,确立了过孔部分的设计方法,其虽然是本发明的实施方式的特殊要件,但并非本质。即,因为与设计问题相关,所以在本实施方式中,省略该设计方法的详细说明。
下面,对利用作为其它实施方式而举出的电源配线的情况进行说明。
在多层印刷配线基板中,在通过配线进行电源供给的情况下,如图2所示,第一层的电源配线12和第四层的电源配线19的处理变得重要。两个LSI 15、18各自具有与端子数量相应的配线。在图2中,在与LSI 15连接的配线中,只示出了电源配线12和信号配线11。在此,作为为了减少外部噪声的结合而可以应用于本发明的实施方式的配线,仅有与配线端子15b连接的信号配线11。这是因为,上述接地配线从各种位置引出,对于省略图示的其它配线也可以容易地进行同样的处理,与其相对,图2所示的电源配线通常只有一根。也就是说,在使用电源配线进行本发明实施方式所涉及的处理的情况下,应用范围被限定。反过来说,在利用电源配线时,在作为对象的信号配线11为多根的情况下,需要将第一层的电源配线12、第四层的电源配线19进行分支,有意地增加电源配线。基于这样的前提,下面详细叙述利用电源配线的情况。
在具有经由配线过孔16与LSI 15和LSI 18连接的信号配线11的情况下,与使用接地配线的上述实施方式的不同点在于第一层的电源配线12和第四层的电源配线19之间的连接方法。在图1所示的多层印刷配线基板中,配线过孔61的连接对象是接地配线22、42。在本例子中,将该接地配线22、42替换为电源配线12、13。该电源配线不能与接地层10b、10c连接。因此,在这样的情况下,第一层的电源配线12与LSI 15的电源端子15a连接。相同地,第四层的电源配线13与LSI 18的电源端子18a连接。另外,与上述接地配线22相同地,也可以在电源配线12、13上插入0Ω到数Ω程度的低阻值的电阻器而构成。
然而,虽然在图2中被省略,但是电源配线12或电源配线13在至少大于或等于一个的位置上与用于进行电源供给的配线连接。此时的连接位置可以适当地决定,是LSI 15的电源端子15a、还是LSI 18的同样的电源端子18a、还是电源配线12、19的中段或端部,还包括从图中所示的第一层或第四层之外的层进行供给的情况。
下面,对多条配线贯穿同一个间隙的情况进行说明。
图3和图4对应该方式,与上述说明的不同点在于,多条配线过孔55(75)存在于同一间隙57(77)内。图3和图4说明作为对象限定为配线过孔55(75)的情况。在此,进行有可能导致高密度安装的情况的配置,但是在配线过孔55(75)密集于各个间隙57(77)的情况下,导致各个间隙叠加(图4),与用于配线的间隙共用化(图3)。在该情况下,仅在作为对象的特定信号配线上应用本实施方式。基本结构基于上述内容,不同点在于,除了作为对象的配线过孔55(75)之外,不设置接地配线51(71),并且不配置与接地配线51(71)连接的配线过孔54(74)。在该情况下,也可以使用电源配线代替接地配线,但此时,由于配线过孔54(74)所连接的接地配线51(71)替换为电源配线,因此不会与接地过孔53(73)连接。
此外,在本发明的实施方式的多层印刷配线基板中,对于成对的配线过孔,将至少大于或等于两条的配线过孔相邻配置且插入设置在接地层中的间隙内时,形成下述位置关系,即,在成对的配线过孔的各中心彼此连结的直线上不配置其它配线过孔,并且,成对的配线过孔的间隔形成为与其它配线过孔之间相比更接近的间隔,这一情况根据可以充分得到上述的本发明的实施方式的效果这一点出发是优选的。
如上面所说明的那样,根据本发明的实施方式所涉及的多层印刷配线基板1,如上述结构所示,在设置于接地层31、32中的间隙7中,用于在层间进行连接的配线过孔61、62成对设置且插入同一个间隙7。成对的配线过孔61、62中的一个经由接地配线22与内层的接地层31、32连接。因此,可以形成良好的反馈电路,由静电放电噪声等外部噪声产生的噪声感应被抑制。由此,能够减少向外部的噪声放出,可以提高对外部电磁环境的噪声特性,并且,可以提供提高了对外部噪声的耐性的电子设备。此外,除了上述效果外,无需增加电子部件,而且可以减少部件数量。因此,可以实现价廉且省空间、不需要额外的能量、噪声特性优良的多层印刷配线基板1。
工业实用性
根据本发明的实施方式所涉及的多层印刷配线基板,可以提供一种多层印刷配线基板,其具有针对静电放电噪声那样的外部噪声,可以充分降低噪声的影响的能力。因此,在将这种多层印刷配线基板应用于各种电子设备等的情况下,可以提供提高了对外部噪声的耐性的电子设备。此外,也可以进行针对使用本发明的实施方式所示的方法的设计方法的开发,以及针对自动设计程序的开发。

Claims (3)

1.一种多层印刷配线基板,其特征在于,具有:
信号配线,其在电子部件间接收/发送电信号;
接地配线,其与电路的接地连接;
电源配线,其与电源层连接,将电力向电子部件供给;
大于或等于一层的接地层,其设置在内层中;
大于或等于一个的间隙,其贯穿所述接地层;以及
接地过孔,其连接所述接地配线和所述接地层,
所述信号配线和所述接地配线、或者所述信号配线和所述电源配线的各配线成对设置,
在设置于所述接地层的所述间隙中,用于在层间进行连接的配线过孔成对设置且插入同一个间隙,所述成对的配线过孔中的一个经由所述接地配线与所述接地层连接。
2.根据权利要求1所述的多层印刷配线基板,其特征在于,
具有以直流分离的大于或等于两种的电源种类,所述电源配线将与该电源配线成对的另一配线所连接的向电子部件进行供给的电源内的至少一部分进行供给。
3.根据权利要求1或2所述的多层印刷配线基板,其特征在于,
对于所述成对的配线过孔,将至少大于或等于两条的所述配线过孔相邻配置且插入设置在所述接地层中的所述间隙内时,形成下述位置关系,即,在所述成对的配线过孔的各中心彼此连结的直线上不配置其它配线过孔,并且,所述成对的配线过孔的间隔形成为与其它配线过孔之间相比更接近的间隔。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104103627A (zh) * 2013-04-09 2014-10-15 瑞萨电子株式会社 半导体器件以及互连基板
CN109524368A (zh) * 2017-09-19 2019-03-26 东芝存储器株式会社 半导体装置
CN112601341A (zh) * 2020-11-03 2021-04-02 苏州浪潮智能科技有限公司 一种根据t拓扑走线阻抗平衡过孔不等长的方法、pcb板

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201223347A (en) * 2010-11-23 2012-06-01 Hon Hai Prec Ind Co Ltd Printed circuit board with compound-via
US8654541B2 (en) * 2011-03-24 2014-02-18 Toyota Motor Engineering & Manufacturing North America, Inc. Three-dimensional power electronics packages
US20130021739A1 (en) * 2011-07-20 2013-01-24 International Business Machines Corporation Multi-layer Printed Circuit Board With Power Plane Islands To Isolate Noise Coupling
JP6452270B2 (ja) * 2012-04-19 2019-01-16 キヤノン株式会社 プリント回路板および電子機器
KR20150115449A (ko) * 2014-04-04 2015-10-14 삼성전자주식회사 노이즈 신호의 분산 방법 및 전자 장치
US9276549B1 (en) * 2014-09-12 2016-03-01 ScienBiziP Consulting(Shenzhen)Co., Ltd. Via system of printed circuit board and method of making same
JP6419022B2 (ja) * 2015-05-18 2018-11-07 京セラ株式会社 高周波回路モジュール
US10477672B2 (en) * 2018-01-29 2019-11-12 Hewlett Packard Enterprise Development Lp Single ended vias with shared voids

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000208939A (ja) 1999-01-18 2000-07-28 Murata Mfg Co Ltd 多層配線基板およびそれを用いた電子装置
JP3855549B2 (ja) 1999-08-23 2006-12-13 富士ゼロックス株式会社 プリント配線基板
US6937480B2 (en) * 2001-05-14 2005-08-30 Fuji Xerox Co., Ltd. Printed wiring board
JP2003163467A (ja) * 2001-05-14 2003-06-06 Fuji Xerox Co Ltd プリント配線基板及びプリント配線基板設計支援装置
JP2002353588A (ja) * 2001-05-29 2002-12-06 Mitsubishi Electric Corp 配線基板及び配線基板の製造方法
JP2003031945A (ja) 2001-07-19 2003-01-31 Hitachi Ltd 配線基板、配線基板の製造方法、および、電気回路装置
JP2005064028A (ja) 2003-08-12 2005-03-10 Ngk Spark Plug Co Ltd 配線基板
JP4430976B2 (ja) * 2004-05-10 2010-03-10 富士通株式会社 配線基板及びその製造方法
SG135065A1 (en) * 2006-02-20 2007-09-28 Micron Technology Inc Conductive vias having two or more elements for providing communication between traces in different substrate planes, semiconductor device assemblies including such vias, and accompanying methods
US7239527B1 (en) * 2004-12-08 2007-07-03 Force 10 Networks, Inc. Backplane with power plane having a digital ground structure in signal regions
JP4047351B2 (ja) * 2005-12-12 2008-02-13 キヤノン株式会社 多層プリント回路板
JP2007250645A (ja) * 2006-03-14 2007-09-27 Daikin Ind Ltd 基板及び装置
KR20090096174A (ko) * 2008-03-07 2009-09-10 주식회사 하이닉스반도체 회로 기판 및 이를 이용한 반도체 패키지

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104103627A (zh) * 2013-04-09 2014-10-15 瑞萨电子株式会社 半导体器件以及互连基板
CN104103627B (zh) * 2013-04-09 2018-04-10 瑞萨电子株式会社 半导体器件以及互连基板
CN109524368A (zh) * 2017-09-19 2019-03-26 东芝存储器株式会社 半导体装置
CN112601341A (zh) * 2020-11-03 2021-04-02 苏州浪潮智能科技有限公司 一种根据t拓扑走线阻抗平衡过孔不等长的方法、pcb板
CN112601341B (zh) * 2020-11-03 2022-02-18 苏州浪潮智能科技有限公司 一种根据t拓扑走线阻抗平衡过孔不等长的方法

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