CN101908480A - 半导体器件的制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件的制造方法，具有对具备有机材料的掩模的试样进行等离子体处理的工序，其特征在于：上述等离子体处理包括利用含有氟、氧、氮中的任意一种或全部的气体进行等离子体处理的第一工序；和利用不含有氟、氧、氮中任何一种而含有稀有气体的气体进行上述等离子体处理的第二工序，反复进行上述第一工序和上述第二工序。利用本发明，能够解决由于等离子体处理而产生的抗蚀剂掩模倾斜的问题。

Description

半导体器件的制造方法
技术领域
本发明涉及一种半导体器件的制造方法，特别涉及在使用有机材料的掩模对被蚀刻膜进行等离子蚀刻时防止掩模倾斜的方法
技术背景
专利文献1公开了在利用蚀刻缩小抗蚀剂图案后加工硬质掩模和栅极的方法。使用图2A～图2E来说明此方法的详细情况。此方法如下：首先，在第一步骤中，在硅衬底1上形成氮氧化硅2、多晶硅3、硅氧化膜4、有机防反射膜5以及抗蚀剂膜6(图2的A)。接着，在第二步骤中，通过曝光显影形成线与间隙(L&S)图案的抗蚀剂掩模7(图2的B)。然后，在第三步骤中，利用包括O2气体的等离子体沿着抗蚀剂掩模7蚀刻有机防反射膜5，从而形成L&S图案48(图2的C)。此时，利用O自由基将抗蚀剂掩模缩小，因此，具有能形成尺寸小于通过曝光显影所形成的抗蚀剂掩模的掩模的效果。接着，在第四步骤中，将该图案48作为掩模，利用CF4气体的等离子体对硅氧化膜4进行蚀刻，从而形成硬质掩模44(图2的D)。最后，在第五步骤中，将硬质掩模44作为掩模，对多晶硅3进行蚀刻，从而形成栅极43(图2的E)。另外，专利文献1还公开了以下方法：在第三步骤中添加含硫(S)的气体，在抗蚀剂掩模7的侧面制成作为保护膜的聚合物，以防止抗蚀剂掩模7变形、倾斜。
另外，作为用于防止抗蚀剂变形、倾斜的方法，专利文献2中公开了使用Xe作为用于稀释氧或碳氟化合物等反应气体的气体的方法。
另外，虽然与抗蚀剂的变形、倾斜没有直接关系，但专利文献3公开了以下方法：当利用抗蚀剂掩模并使用硬质掩模对MRAM中使用的多层膜的电极材料进行蚀刻时，在使用含氟气体对顶层电极层进行蚀刻后，按每一层反复交替使用含氯气体和稀有气体来蚀刻下层的电极材料，从而除去金属膜侧面的沉积物。
【专利文献1】US7,670,759
【专利文献2】US6,942,816
【专利文献3】US6,841,484
发明内容
本发明是应用于实际设备结构的防止抗蚀剂掩模变形、倾斜的方法。如图3的(A)所示，在实际的设备结构中相邻的抗蚀剂掩模之间的间隔左右不同。因此，例如像专利文献1所记载的那样，当使用含硫的气体在抗蚀剂掩模7的侧面形成保护膜49时，在间隔宽的A侧形成较厚的保护膜，而在间隔窄的B侧只形成较薄的保护膜(图3的B)。与保护膜薄侧相比，保护膜厚侧一方产生很强的拉伸应力，因此存在抗蚀剂掩模7向间隔宽的A侧产生变形的问题。
另外，在专利文献2所公开的方法中，若将反应气体稀释到不会产生抗蚀剂掩模7的变形、倾斜的程度，则存在基于反应气体的被蚀刻材料的蚀刻速度、选择性和掩模的选择性大幅降低的问题以及抗蚀剂掩模不能充分缩小的问题。
另外，在专利文献3中，由于抗蚀剂掩模的纵横(尺寸)比很小，因而不存在上述问题，但在使用纵横比为高且细的抗蚀剂掩模时，在顶层电极蚀刻中会产生抗蚀剂掩模的变形、倾斜，之后的蚀刻形状不能达到所期望形状这样的问题越发显著。
本发明的发明人调查了在等离子体处理中产生抗蚀剂掩模的变形、倾斜的原因。其结果，明确了如图4所示的原理。得知在使用O等反应性自由基来进行等离子体处理时，如图4的(B)所示，在抗蚀剂表面形成以石墨碳为主要成分的变质层50和51。另外，还得知该变质层具有很强的拉伸应力。因此，例如图4A所示那样，可知在抗蚀剂掩模之间的间隔左右不同时，在间隔宽的A侧形成较厚的变质层，在间隔窄的B侧形成较薄的变质层，由于在变质层厚的A侧产生的很强的拉伸应力而使抗蚀剂掩模发生倾斜。
另外，在如图5的(A)所示那样抗蚀剂掩模图案的左右间隙拉宽的情况下，当如图5的(B)所示那样等离子体中的O自由基的密度不均匀时，则在O自由基密度大的一侧形成较厚的变质层，而在密度小的一侧形成较薄的变质层。因此，如图5C所示，可知抗蚀剂向变质层厚度较厚的一侧倾斜。还得知作为产生同样的变质层的反应性自由基有F、N。
发明人根据上述原理研究了松弛(缓和)变质层应力的方法来作为用于抑制抗蚀剂倾斜的方法。其结果，得知由He、Ar、Kr、Xe等稀有气体生成的自由基具有松弛变质层应力的作用。并且，还研究了应力松弛的定时，发现需要在应力大于抗蚀剂材料的机械强度之前松弛应力。在为100nm的线与间隙图案时，该定时为15s，今后，随着半导体设备的精细化，当图案尺寸为100nm以下时，定时比15s还要短。另外，还得知反应气体和用于松弛应力的气体的切换需要2s以上。
从以上的结果可知，为了防止抗蚀剂掩模的倾斜，将利用含有F、O、N气体的等离子体的处理分为多个步骤，并使各步骤的处理时间为2s以上且15s以下，并且只要在各步骤之间进行2s以上的利用稀有气体等离子体的应力松弛处理即可。
具体而言，采用以下方法来解决。
首先，在具有对具备有机材料的掩模的试样(试料)进行等离子体处理的工序的半导体制造方法中，其特征在于，上述等离子体处理包括：利用含有氟、氧、氮中的任意一个或全部的气体进行等离子体处理的第一工序；和利用不含有氟、氧、氮中的任何一个而含有稀有气体的气体进行上述等离子体处理的第二工序，反复进行上述第一工序和上述第二工序。
进而，半导体器件的制造方法的特征在于，上述第一工序的时间为2秒以上且15秒以下。
进而，半导体器件的制造方法的特征在于，上述等离子体处理的最终工序为上述第二工序。
进而，半导体器件的制造方法的特征在于，上述掩模材料为光致抗蚀剂。
进而，半导体器件的制造方法的特征在于，上述掩模的纵横比(高度/宽度)为2以上，图案尺寸为100nm以下。
另外，在具有利用等离子体对具备有机材料的掩模的试样进行处理的工序的半导体器件的制造方法中，其特征在于：上述等离子体处理包括使有机膜产生应力的第一步骤和松弛上述应力的第二步骤，交替地反复进行上述第一步骤和上述第二步骤。
进而，半导体器件的制造方法的特征在于，上述第一步骤的时间为2秒以上且15秒以下。
进而，半导体器件的制造方法的特征在于，上述等离子体处理的最终工序为上述第二步骤。
进而，半导体器件的制造方法的特征在于，上述掩模材料为光致抗蚀剂。
进而，半导体器件的制造方法的特征在于，上述掩模的纵横比(高/宽)为2以上，图案尺寸为100nm以下。
本发明能够利用含F、O、N的气体的等离子体处理来防止抗蚀剂掩模的倾斜。
附图说明
图1示出除去变质层后的倾斜角和一个步骤的抗蚀剂缩小化处理的时间。
图2示出通常的栅极加工的工序。
图3示出基于硫磺类保护膜的抗蚀剂掩模倾斜发生构造。
图4示出由于抗蚀剂的变质层导致的抗蚀剂掩模倾斜发生构造(最外周图案)。
图5示出由于抗蚀剂的变质层导致的抗蚀剂掩模倾斜发生构造(自由基不均匀)。
图6示出在实施例1中使用的微波等离子蚀刻装置。
图7示出掩模纵横比对掩模倾斜的影响。
图8示出掩模倾斜角和纵横比的关系。
图9示出抗蚀剂缩小化和变质层除去的时序图。
图10示出在图9的时序图的情况下抗蚀剂掩模形状的时间变化。
图11示出本发明的抗蚀剂缩小化和变质层除去的时序图。
图12示出在图11的时序图的情况下抗蚀剂掩模形状的时间变化。
图13示出抗蚀剂应力和一个步骤的抗蚀剂缩小化处理的时间。
图14示出各种处理条件(表1、表2、表3)。
图15示出各种处理条件(表4、表5)。
标号说明
1  硅衬底
2  氮氧化硅
3  多晶硅
4  硅氧化膜
5  有机防反射膜
6  抗蚀剂膜
7  抗蚀剂掩模
48 被缩小后的图案
44 硬质掩模
43 栅极
49 硫磺类的保护膜
50 变质层
51 变质层
8  原料处理线路
9  排气线路
10  储气室
11  气体导入用孔
16  气体提供单元
17  等离子体
18  试样台
20  减压处理室
21  试样
22  涡轮分子泵
23  可变电压阀
24  电容压力计
25  计算机
26  介质窗
27  光纤
28  分光系统
29  偏置用RF电源
30  石英窥视窗
53  磁控管
54  波导管
55  空腔谐振部
56  绕组
57  向储气室导入的气体导入口
60  背压排气用的干泵
61  管道
100 可变电压阀
115 气体管道
101 储气瓶
102 MFC
103 阀门
104 阀门
111 储气瓶
112 MFC
113 阀门
114 阀门
具体实施方式
《实施例1》
在本实施例中，为了快速切换气体而使用了图6所示的结构的装置。
在图6的装置中，原料气体从气体提供单元16排出，经由原料气体线路8和石英制的介质窗26的内部所构成的储气室10，从设置在介质窗26的减压处理室侧的多个孔11(簇射极板结构)被导入到减压处理室内。另外，形成将由磁控管53生成的微波经由波导管54、空腔谐振部55以及介质窗26提供给减压处理室的结构，成为利用该微波和绕组56所产生的磁场的相互作用而生成等离子体17的结构。
将该等离子体17照射到载置于晶片载物台18的晶片21上，并处理晶片。RF电源29连接于晶片载物台18，通过施加例如13.56MHz的RF电力，能够有效地处理晶片21。另外，减压处理室20的压力能够通过涡轮分子泵22和压力控制用可变阀门23进行调节。压力通过安装在可变阀门23上方的电容压力计24来测定，通过将该值反馈控制于可变阀门23的开度，能够将压力维持在所期望的值。
在处理室侧面设置有石英窗30，分光系统28经由光纤27与其连接，能够通过分析等离子体发光来判断条件切换的定时。成为如下的结构，即：计算机25按照来自分光系统28的条件切换指示，对以气体提供单元16为首的装置各单元指示以下的条件。
在气体提供单元16内部，O2气体101和Ar气体111通过MFC102、112和阀门103、113连接于原料气体线路8。
并且，在MFC102、112和阀门103、113之间设置有排气用的气体线路105和115，分别通过阀门104、114连接于排气线路9。该排气线路9与管道61相连接，该管道61将涡轮分子泵(排气装置)22和其背压排气用的干泵60之间连接起来。
说明在该装置中将原料气体从O2气体101和Ar气体111的混合气体切换到Ar气体111单质时的操作。在O2气体101和Ar气体111的混合气体的步骤中，关闭连接在排气线路9上的阀门104和114，打开安装在原料气体线路8上的阀门103和113，处于将所期望的流量的气体从MFC102和MFC112提供给减压处理室20的状态。在切换到只有气体111的步骤时，打开阀门104，关闭阀门103。由此，O2气体101不流入处理室，只有Ar气体111被提供给处理室。接着，再次切换到O2气体101和Ar气体111的混合气体的步骤时，打开阀门103，关闭阀门104。通过反复进行这样的处理，能够快速地切换O2气体与Ar气体的混合气体的步骤和Ar气体单质的步骤。
首先，使用上述装置并利用O2气体和Ar气体的混合气体的等离子体按照表1的处理条件对各种高度的抗蚀剂掩模处理20s，然后进行了抗蚀剂掩模的缩小化。图7示出此时的加工形状的例子。可知图7A所示的纵横比1.0的图案中几乎不会产生抗蚀剂掩模的倾斜，而在图7B的纵横比2.0、图7C的纵横比3.5的图案中，线与间隙图案的最外周的抗蚀剂掩模向右侧倾斜15°。图8示出该掩模的倾斜角和纵横比的关系。可知在纵横比1.0以下时不会产生掩模的倾斜，但在1.0以上时倾斜度急剧增加。即，可知掩模倾斜是纵横比1.0以上的掩模所产生的问题。
为了解决该掩模倾斜的问题，尝试了以下方法：利用O2和Ar的混合气体的等离子体处理进行抗蚀剂缩小化之后，利用稀有气体的等离子体进行应力松弛的处理，以防止掩模的倾斜。
将图10的(A)所示的纵横比5.5的100nm的线与间隙图案的抗蚀剂掩模的试样用作试样，进行了抗蚀剂掩模的缩小化处理。首先，如表2的条件所示，在步骤1中利用O2和Ar的混合气体的等离子体持续进行30s的缩小化处理之后，在步骤2中利用Ar气体单质的等离子体进行5s的应力松弛的处理。图9示出处理中的微波电力和气体流量的时间变化。首先，在步骤1开始5s前流入所期望流量的O2气体和Ar气体。接着，在步骤1开始的定时A，接通微波电力使等离子体产生，开始缩小化处理。接着，在步骤2开始的定时B，停止O2气体，同时增加Ar的流量，切换到只有Ar气体的处理。但是，在定时B以后的大概2s左右，O2气体的流量没有变为0，因此实际的应力松弛处理的开始时刻是O2气体流量变为0sccm的B’定时。最后，在步骤2结束的定时C，使微波电力为0W来关闭等离子体放电，结束应力松弛处理。
在该连续处理中，如图10的(B)所示，可知缩小化处理结束时的定时B’的抗蚀剂形状为线与间隙的最外周的图案向右侧倾斜得很大。另外，如图10C所示，应力松弛结束时的定时C的抗蚀剂形状为倾斜减小但没有恢复到垂直，留有倾斜角为12°的倾斜度。像这样，通过进行步骤1和步骤2能够使倾斜角变小。
接下来，如表3的条件所示，交替进行各两次15s的缩小化处理和5s的应力松弛处理。图11示出处理中的微波电力和气体流量的时间变化。首先，在步骤1开始5s前流入所期望流量的O2气体和Ar气体。接着，在步骤1开始的定时A，接通微波电力使等离子体产生，利用O2和Ar的混合气体的等离子体开始进行缩小化处理。接着，在步骤2开始的定时B，停止O2气体，同时增加Ar的流量，切换到只有Ar气体的处理来进行应力松弛处理。在这种情况下，实际的应力松弛处理的开始时刻也是O2气体流量变为0sccm的B’定时。接着，在步骤2结束的定时C，再次开始流入O2气体，同时减小Ar的流量，利用O2和Ar的混合气体的等离子体再次开始进行缩小化处理。在这种情况下，从定时C开始流入O2，因此缩小化处理本身开始进行，但O2流量达到所期望的值大约需要2s，因此能进行稳定的缩小化处理是在O2流量达到稳定值的定时C’以后。接着，在步骤3结束的定时D，停止O2气体，同时增加Ar的流量，切换到只有Ar气体的处理。在这种情况下，实际的应力松弛处理的开始时刻为定时D’。最后，在步骤4结束的定时，使微波电力为0W来关闭等离子体放电，结束应力松弛处理。
图12的(B)、(C)、(D)及(E)分别示出这种情况下的第一次缩小化处理刚结束后、第一次应力松弛处理刚结束后、第二次缩小化处理刚结束后以及第二次应力松弛处理刚结束后的各抗蚀剂形状。可知抗蚀剂通过反复进行在缩小化处理的步骤中倾斜然后在应力松弛的步骤中恢复到垂直，最终维持大致垂直的形状。图1示出该O2处理一个步骤的时间和应力松弛后的抗蚀剂掩模的倾斜角的关系。可知若O2处理的步骤时间超过15s，则掩模的倾斜角会急剧增加。另外，图13示出此时作用在抗蚀剂掩模上的应力的大小和处理时间的关系。可知作用在抗蚀剂掩模上的应力随处理时间逐渐增加，在15s附近超出抗蚀剂的机械强度。即，可知通过在作用于抗蚀剂掩模上的应力超出材料的机械强度而使掩模产生塑性变形之前进行应力松弛的处理，能够将抗蚀剂的形状恢复到垂直形状。
根据发明人的研究，得知作用在该抗蚀剂掩模上的应力的大小具有如式(1)所示的比例关系。因此，随着今后精细化发展，当掩模宽度w、掩模高度h变小时，作用在抗蚀剂掩模上的应力将增大，因此需要在更短的时间内进行步骤切换。
σmax ∝t×(2/h+1/w+1/5)···(1)
其中，σmax为作用在抗蚀剂掩模上的最大应力，t为处理时间，h为掩模高度，w为掩模宽度。
根据以上结果，为了不产生掩模倾斜而缩小抗蚀剂掩模，除了需要反复交替进行缩小化处理和应力松弛处理，以应力松弛处理结束最终步骤以外，还需要缩短一次缩小化处理的步骤。
一次缩小化处理的时间在100nm的线与间隙的情况下为15s以下，今后，抗蚀剂图案的尺寸变细时，就需要进一步缩短一次缩小化处理的时间。另外，抗蚀剂尺寸随时间变得极其细时，由于式1的应力逐渐增大，因此需要随着时间缩短缩小化处理步骤那样的处理。
另一方面，从气体切换的观点来看，2s以下不能稳定地切换气体，因此需要最低为2s以上的步骤时间。另外，根据研究的结果，还得知若使缩小化处理的1个步骤的时间极其短时，则抗蚀剂图案侧面的粗糙度增加，因此作为缩小化处理的1个步骤的时间，需要一定程度以上的时间。
在本实施例中，对抗蚀剂掩模的缩小化处理进行了说明，但若利用含氧、氟、氮的等离子体来处理具有抗蚀剂或其他有机材料的掩模的试样时，即使是例如硬质掩模或栅极的蚀刻也具有同样的效果。另外，在本次的处理中，使用了Ar稀释的O2气体作为在抗蚀剂掩模上产生变质层的气体的例子，但只要是含有氧、氟、氮中的任意一种元素的气体均可，例如含有CO2、CO、SF6、CxHyFz的碳氟化合物气体、N2、NF3等也具有同样的效果。另外，当在这些气体中混合稀有气体或其他反应气体的气体，例如O2、Cl2、HBr和Ar的混合气体、或C4F8、N2和Ar的混合气体、或O2和N2的混合气体也具有同样的效果。
在本实施例中，使用了Ar作为应力松弛处理的气体，但例如使用He、Ne、Kr、Xe等其他稀有气体时，或不包含氧、氟、氮中任何一种元素的混合气体、例如Cl2、HBr和Ar的混合气体等情况下，也具有同样的效果。
在本实施例中，使用了光致抗蚀剂作为掩模材料，但若是其他有机材料例如等离子体CVD或通过涂敷所形成的含碳膜、或有机类的低介电常数材料等也具有同样的效果。
在应用了本实施例的处理时，即使在如线与间隙图案的最外周那样左右间隙间隔大时也能不产生抗蚀剂倾斜而进行垂直的加工。因此，即使在以往为缓和图案疏密的影响而需要形成虚拟图案的部位，也能够不形成虚拟图案来加工，因而能够实现有效的电路图案设计。
《实施例2》
在实施例1的装置中，在向计算机25输入处理条件的输入画面上，如表4所示，除设置步骤时间、气体流量、压力、微波电力等通常的处理条件以外，还设置了输入掩模的宽度和高度以及掩模材料或掩模材料的机械强度的项目。基于这些条件，根据实施例1所示的关系自动地计算出应力松弛处理的最佳周期，在内部生成并执行如表5那样的周期性进行应力松弛处理的实际的方法。由此，等离子体处理装置的用户即使不制成复杂的多步骤的方法，也能够进行抗蚀剂倾斜小的处理。

Claims (10)

1.一种半导体器件的制造方法，具有对具备有机材料的掩模的试样进行等离子体处理的工序，其特征在于，
上述等离子体处理包括：
利用含有氟、氧、氮中的任意一种或全部的气体进行等离子体处理的第一工序；和
利用不含有氟、氧、氮中任何一种而含有稀有气体的气体进行上述等离子体处理的第二工序，
反复进行上述第一工序和上述第二工序。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，
上述第一工序的时间为2秒以上且15秒以下。
3.根据权利要求1所述的半导体器件的制造方法，其特征在于，
上述等离子体处理的最终工序为上述第二工序。
4.根据权利要求1所述的半导体器件的制造方法，其特征在于，
上述掩模材料为光致抗蚀剂。
5.根据权利要求1所述的半导体器件的制造方法，其特征在于，
上述掩模的纵横比为2以上，图案尺寸为100nm以下，其中上述纵横比是指高度/宽度。
6.一种半导体器件的制造方法，具有利用等离子体对具备有机材料的掩模的试样进行处理的工序，其特征在于，
上述等离子体处理包括：
使有机膜产生应力的第一步骤；和
松弛上述应力的第二步骤，
反复交替进行上述第一步骤和上述第二步骤。
7.根据权利要求6所述的半导体器件的制造方法，其特征在于，
上述第一步骤的时间为2秒以上且15秒以下。
8.根据权利要求6所述的半导体器件的制造方法，其特征在于，
上述等离子体处理的最终工序为上述第二步骤。
9.根据权利要求6所述的半导体器件的制造方法，其特征在于，
上述掩模材料为光致抗蚀剂。
10.根据权利要求6所述的半导体器件的制造方法，其特征在于，
上述掩模的纵横比为2以上，图案尺寸为100nm以下，其中上述纵横比是指高度/宽度。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111801773A (zh) * 2019-02-08 2020-10-20 株式会社日立高新技术 干蚀刻方法及干蚀刻装置
WO2022001486A1 (zh) * 2020-07-02 2022-01-06 长鑫存储技术有限公司 半导体结构的处理方法及形成方法
US11676810B2 (en) 2020-07-02 2023-06-13 Changxin Memory Technologies, Inc. Semiconductor structure processing method and forming method

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6267953B2 (ja) * 2013-12-19 2018-01-24 東京エレクトロン株式会社 半導体装置の製造方法
JP6194515B2 (ja) * 2014-06-30 2017-09-13 豊田合成株式会社 サファイア基板の製造方法およびｉｉｉ族窒化物半導体発光素子の製造方法
KR102471161B1 (ko) 2015-12-23 2022-11-25 삼성전자주식회사 선택적 증착 층을 이용한 반도체 소자 형성 방법 및 관련된 소자
JP6869765B2 (ja) * 2017-03-23 2021-05-12 株式会社日立ハイテク プラズマ処理装置及びプラズマ処理方法
US11048848B2 (en) 2018-07-16 2021-06-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including region having both continuous regions, and method and system for generating layout diagram of same

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1118934A (zh) * 1994-06-30 1996-03-20 精工爱普生株式会社 晶片和基底的加工方法和装置及传送该晶片和基底的装置
CN1239818A (zh) * 1998-06-18 1999-12-29 世大积体电路股份有限公司 降低在蚀刻氮化物时产生微负载的方法
US20040171211A1 (en) * 2003-02-28 2004-09-02 Sung-Bae Lee Method of forming a trench for use in manufacturing a semiconductor device
US20050003310A1 (en) * 2003-07-02 2005-01-06 Samsung Electronics Co., Ltd. Etching process including plasma pretreatment for generating fluorine-free carbon-containing polymer on a photoresist pattern
US20070167002A1 (en) * 2006-01-04 2007-07-19 Macronix International Co., Ltd. Method and apparatus for dielectric etching during integrated circuit fabrication
US20080032507A1 (en) * 2006-08-07 2008-02-07 Tokyo Electron Limited Method of treating a mask layer prior to performing an etching process
US7368226B2 (en) * 2004-02-06 2008-05-06 Hynix Semiconductor Inc. Method for forming fine patterns of semiconductor device
CN101320224A (zh) * 2007-03-21 2008-12-10 应用材料公司 对光刻胶具有高选择比的无卤素无定形碳掩膜蚀刻方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ATE420454T1 (de) * 1999-08-17 2009-01-15 Tokyo Electron Ltd Gepulstes plasmabehandlungsverfahren und vorrichtung
JP2001196355A (ja) * 2000-01-12 2001-07-19 Kawasaki Steel Corp 半導体装置の製造方法
US6617257B2 (en) * 2001-03-30 2003-09-09 Lam Research Corporation Method of plasma etching organic antireflective coating
JP3672900B2 (ja) * 2002-09-11 2005-07-20 松下電器産業株式会社 パターン形成方法
JP4034164B2 (ja) * 2002-10-28 2008-01-16 富士通株式会社 微細パターンの作製方法及び半導体装置の製造方法
US6942816B2 (en) * 2003-02-12 2005-09-13 Lam Research Corporation Methods of reducing photoresist distortion while etching in a plasma processing system
KR100540475B1 (ko) * 2003-04-04 2006-01-10 주식회사 하이닉스반도체 미세 패턴 형성이 가능한 반도체 장치 제조 방법
US6841484B2 (en) * 2003-04-17 2005-01-11 Chentsau Ying Method of fabricating a magneto-resistive random access memory (MRAM) device
EP1793418B1 (en) * 2004-07-02 2013-06-12 Ulvac, Inc. Etching method and system
JP4734111B2 (ja) * 2005-12-15 2011-07-27 ルネサスエレクトロニクス株式会社 多層レジスト膜のパターニング方法および半導体装置の製造方法
JP4782585B2 (ja) * 2006-02-28 2011-09-28 株式会社日立ハイテクノロジーズ プラズマエッチング装置及び方法
JP4908045B2 (ja) 2006-04-17 2012-04-04 株式会社日立ハイテクノロジーズ プラズマ処理方法およびプラズマ処理装置
JP4928893B2 (ja) * 2006-10-03 2012-05-09 株式会社日立ハイテクノロジーズ プラズマエッチング方法。
JP5004614B2 (ja) 2007-02-20 2012-08-22 株式会社日立ハイテクノロジーズ 真空処理装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1118934A (zh) * 1994-06-30 1996-03-20 精工爱普生株式会社 晶片和基底的加工方法和装置及传送该晶片和基底的装置
CN1239818A (zh) * 1998-06-18 1999-12-29 世大积体电路股份有限公司 降低在蚀刻氮化物时产生微负载的方法
US20040171211A1 (en) * 2003-02-28 2004-09-02 Sung-Bae Lee Method of forming a trench for use in manufacturing a semiconductor device
US20050003310A1 (en) * 2003-07-02 2005-01-06 Samsung Electronics Co., Ltd. Etching process including plasma pretreatment for generating fluorine-free carbon-containing polymer on a photoresist pattern
US7368226B2 (en) * 2004-02-06 2008-05-06 Hynix Semiconductor Inc. Method for forming fine patterns of semiconductor device
US20070167002A1 (en) * 2006-01-04 2007-07-19 Macronix International Co., Ltd. Method and apparatus for dielectric etching during integrated circuit fabrication
US20080032507A1 (en) * 2006-08-07 2008-02-07 Tokyo Electron Limited Method of treating a mask layer prior to performing an etching process
CN101320224A (zh) * 2007-03-21 2008-12-10 应用材料公司 对光刻胶具有高选择比的无卤素无定形碳掩膜蚀刻方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111801773A (zh) * 2019-02-08 2020-10-20 株式会社日立高新技术 干蚀刻方法及干蚀刻装置
WO2022001486A1 (zh) * 2020-07-02 2022-01-06 长鑫存储技术有限公司 半导体结构的处理方法及形成方法
US11676810B2 (en) 2020-07-02 2023-06-13 Changxin Memory Technologies, Inc. Semiconductor structure processing method and forming method
US11978636B2 (en) 2020-07-02 2024-05-07 Changxin Memory Technologies, Inc. Methods for processing semiconductor structures and methods for forming semiconductor structures

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Publication number Publication date
JP2010283095A (ja) 2010-12-16
TWI485767B (zh) 2015-05-21
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