CN101800216A - 具有电磁干扰保护的电子模块 - Google Patents

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Abstract

公开了一种具有电磁干扰(EMI)保护的电子模块。该电子模块包括具有接触端子(2)的部件(1)和在第一布线层(3)中的传导线(4)。还存在部件(1)和第一布线层(3)之间的电介质(5)，以便于部件(1)嵌入在电介质(5)中。接触元件(6)提供至少一些接触端子(2)和至少一些传导线(4)之间的电连接。该电子模块还包括电介质(5)内部的第二布线层(7)。第二布线层(7)包括第一传导图形(8)，第一传导图形(8)至少部分地安置在部件(1)和第一布线层(3)之间并且提供部件(1)和传导线(4)之间的EMI保护。

Description

具有电磁干扰保护的电子模块
技术领域
本发明涉及包括诸如有源微芯片或无源部件的嵌入部件的电子模块。除了该部件之外，该电子模块包括至少一个布线层和包围该部件的电介质。
尤其是，本发明涉及考虑有关于影响嵌入部件和布线层中的传导线的可能的电磁干扰的电子模块。
背景技术
美国专利No.6,131,269(Lee等人)教导了，在封装射频(RF)和毫米波电路部件的领域中存在问题。困难在于，由于RF能量通过与邻近RF路径的耦合而损失，因此并行RF路径降低了RF信号传递效率。该专利的公开内容涉及在横向方向上，即在与衬底平面平行的方向上提供电隔离或电磁隔离。垂直于衬底的方向上的隔离在传统上通过衬底的一个面上的金属底板来提供，并且通过上表面上的金属化层来提供。该隔离的实现方法是，在电路模块之间形成连续金属隔离壁，以增加单一衬底上安装的紧邻的RF或毫米波电路部件的横向电隔离。
美国专利No.6,991,966(Tuominen)公开了在嵌入部件周围提供抵御电磁干扰的屏蔽。该屏蔽可几乎完整地环绕该部件。
发明内容
本发明的目的在于创建一种用于电子模块的新结构，该结构可在该模块中提供抵御电磁干扰的保护。
根据本发明的方面，提供了一种电子模块，其包括第一布线层中的传导线。而且，该电子模块包括具有传导图形的第二布线层，该传导图形的至少一部分被安置在部件和第一布线层之间。该传导图形形成部件和第一布线层之间的电磁干扰(EMI)屏蔽。还提供了接触元件，该接触元件穿过第二布线层以便于形成部件和第一布线层中的传导线之间的所需的电连接。
本发明使得可以构造一种电子模块，其中在没有相互电磁干扰的危险的情况下在部件之上引导连接至该部件的传导线。这是极大的优点并且允许数个有用的实施例。
例如，还存在如下实施例，该实施例允许将部件封装和其他电子模块设计为，甚至使得信号线和端子垫被安置在部件之上。根据实施例，信号线和端子垫甚至可安置在嵌入式微电路的有源表面之上。因此，可以实现尺寸和布线面积的极大节约。借助于这些实施例还增加了设计灵活性。
附图说明
为了更加完全地理解本发明及其优点，现借助于示例并且参考如下附图描述本发明，其中：
图1呈现了根据第一实施例的电子模块的剖面。
图2呈现了根据第二实施例的电子模块的剖面。
图3呈现了根据第三实施例的电子模块的剖面。
图4呈现了根据第四实施例的电子模块的剖面。
图5呈现了根据第五实施例的电子模块的剖面。
图6呈现了根据第六实施例的电子模块的剖面。
图7以剖面的形式呈现了制造根据实施例的电子模块时的一个中间加工步骤。
图8呈现了图7的步骤之后的另一中间加工步骤。
图9呈现了图8的步骤之后的又一中间加工步骤。
图10呈现了图9的步骤之后的又一中间加工步骤。
图11以剖面的形式呈现了制造根据另一实施例的电子模块时的一个中间加工步骤。
图12呈现了图11的步骤之后的另一中间加工步骤。
图13呈现了图12的步骤之后的又一中间加工步骤。
图14呈现了图13的步骤之后的又一中间加工步骤。
图15呈现了一个可能配置中的部件的有源表面的示意图。
图16呈现了使用图15的部件时的接地层和接触元件的一个可能配置的示意图。
图17呈现了使用图15的部件时的信号布线层和接触元件的一个可能配置的示意图。
图18呈现了另一可能配置中的另一部件的有源表面的示意图。
图19呈现了使用图18的部件时的接地层和接触元件的一个可能配置的示意图。
图20呈现了使用图18的部件时的信号布线层、接触元件和端子垫的一个可能配置的示意图。
图21呈现了根据实施例的一个接触部的剖面。
具体实施方式
图1至6呈现了电子模块的六个实施例。在图1至6的实施例中，电子模块包括芯片1，芯片1具有位于其有源表面上的接触盘2。因此，在图1至6的实施例中，芯片用作部件1。然而，部件1不一定是芯片，通常在实施例中可以使用任何适当的部件1。
图1至6中描述的芯片1可以是任何半导体芯片，诸如微电路。在微电路的情况中，芯片1包括位于其有源表面上的预加工微电子器件，并且典型地包括保护芯片的有源表面的该微电子器件上的钝化层。然而，图1至6的实施例中的芯片1是所谓的裸芯片，即未经历封装工艺而是基本上具有离开半导体制作工艺和随后的划片操作时的形式的芯片。该些芯片可具有其接触盘2上的预加工接触凸点，或者是没有该接触凸点的无凸点芯片1。因此，术语“接触盘”意指在半导体制造工厂中加工的传导表面。然而，该些接触盘2可具有接触盘2上的凸点结构，该些凸点结构借助于凸点工艺制造。
即使图1至6的实施例描述了包含芯片1的电子模块，本发明也不限于使用芯片或微电路。除芯片外，可以使用任何适当的部件。因此，如果需要，所描述的实施例中的芯片1可替换为LED、电阻器、电容器、电感器等。在所描述的电子模块中可以使用具有适当尺寸并且具有适当安置的接触盘2或对应端子的所有部件。
在图1至6的实施例中，电子模块包括第一布线层3和第二布线层7。第一和第二布线层3、7是通常由铜制成的经构图导体层。该构图可借助于任何构图技术完成，诸如借助于激光或者光刻加化学蚀刻。在本文中，第一布线层3中的图形被称为传导线4，这是因为它们典型地用于传导电信号或电源电压。另一方面，第二布线层7中的图形仅被称为第一传导图形8，这是因为在一些实施例中该图形仅用作地平面或抵御电磁干扰的屏蔽。然而，还存在如下实施例，其中第二布线层7中的第一传导图形8还包括用于传导电信号或电源电压的传导线。第二布线层7中的这些传导线可借助于传导过孔连接到诸如传导线4的其他布线层的传导线。
在图1至6的实施例中，第二布线层7中的第一传导图形8的至少一部分安置在芯片1和第一布线层3之间。该设置用于防止芯片1和可用作信号线的第一布线层3中的传导线4之间的串扰。
根据图1至6的电子模块还包括支撑传导线4和第一传导图形8的电介质5。电介质5还填充芯片1和第一传导图形8之间的间隙。电介质5用作电绝缘体并且还用作将芯片1、传导线4和第一传导图形8约束和附着在一起以形成为单一结构实体的机械结构元件。
而且，图1至6中示出的电子模块包括接触元件6，接触元件6提供芯片1的至少一些接触盘2和第一布线层3中的至少一些传导线4之间的电连接。这些接触元件6可由例如金属制成。接触元件6可以是例如通过化学气相淀积和/或电解镀覆产生的固体金属结构。接触元件6可包含例如作为层的两种或更多种金属。接触元件6也可以仅由一种金属制成。该一种金属可以是例如铜(Cu)。在接触盘2由铝(Al)制成并且接触元件6的材料主要是铜的情况中，有利的是，在铝和铜之间使用夹层。该夹层可包含铬(Cr)、钛-钨(TiW)、镍(Ni)和金(Au)中至少之一。
现在参考图1，呈现了根据第一实施例的电子模块。根据第一实施例的电子模块可以是例如部件封装。诸如电路板的对应结构也可以用作包括两个或数个嵌入芯片1的电子模块。
图2示出了根据第二实施例的电子模块的一部分。该部分可以是例如部件封装或电路板的一部分。
图3和4分别示出了根据第三和第四实施例的电子模块的一部分。如第二实施例中那样，第三和第四实施例也可以用作例如部件封装或电路板的一部分。
在图1至4中示出的第一至第四实施例的每个实施例中，芯片1嵌入在电介质5中。然而，这不是强制的，还可以考虑使芯片1的背表面(即与有源表面相反的表面)未被覆盖的实施例。
如图2至4所示，电子模块还可以包括在芯片1的背面处的第三布线层10，以便于芯片1被包围在第二和第三布线层7、10之间。该第三布线层10还可被构图为提供第二传导图形11。如本领域的技术人员显见的，还可以添加另外的布线层，诸如图4中示出的第四布线层。在图1至4所示的实施例中，所有布线层嵌入在电介质5中。然而，这不是强制的，最外面的布线层也可以在电介质5的表面上行进并且因此是暴露的。
图5示出了如图4的实施例那样的具有四个布线层的第五实施例。在图5的实施例中，部件1具有位于部件1两侧的接触端子2。该部件被嵌入，以便于至少一个接触端子2面对第一布线层3并且至少另一接触端子2面对第四布线层13。电子模块包括部件1两侧的接触元件6，以便借助于接触元件6使该部件与第一和第四布线层3和13直接电连接。
图6示出了第六实施例，该实施例也具有诸如图4和5的实施例的四个布线层。如参考图2和3描述的实施例，图6的实施例还包括至少一个垂直导体12。图6的实施例包括至少两个部件1，以便于第一部件1的接触端子2面对第一布线层3并且借助于第一组接触元件6与第一布线层3连接。此外，电子模块包括至少一个第二部件1，以便于第二部件1的接触端子2面对第四布线层13并且借助于第二组接触元件6与第四布线层13连接。在图6的实施例中，至少一个垂直导体12安置在第一和第二部件之间，以便于防止部件1之间的互相干扰。
在图5和6的实施例中，第三布线层10也被构图为形成与第二布线层7中的第一传导图形8相对应的传导图形。这意味着，第三布线层10中的传导图形也被设计为提供对应于上述开口9的开口以及安置在相应的部件1和第四布线层13中的传导线之间的部分。然而，这在不需要第四布线层13的方向上的EMI保护的情况中不是必需的。在该情况中，第三布线层10可被省略或者用于例如布线目的。
图1至6的实施例仅例示了本领域的技术人员基于本说明书容易想到的各种电子模块中的一些电子模块。
大部分实施例被描述为：嵌入部件1是芯片。芯片1可以是包括芯片1的有源表面上的微电子器件的类型。这样，为了防止微电子器件和传导线4之间的串扰，例如，如图1至4所示，第二布线层7中的第一传导图形8的一部分被安置在微电子器件和传导线4之间。第一传导图形8可连接至地电位。
通过如图2、3和6所示在芯片1周围提供垂直导体12，可进一步增强抵御电磁干扰的保护。这些垂直导体12优选地连接至第二传导图形11和/或第二布线层7中的第一传导图形8。垂直导体12还可以接地，第二传导图形11和第一传导图形8也可以接地。图2、3和6中呈现的配置形成了芯片1周围的屏蔽，该屏蔽保护芯片抵御来自所有方向的干扰。该屏蔽可被设计为使得在该屏蔽中仅具有充分小的间隙，以便阻挡相关频率的电磁场和辐射。该间隙可在垂直导体之间形成并且可通过为例如接触元件6制作的开口来形成。
图1至6的实施例中的电介质5包括至少两个电介质材料层，在制造工艺过程中该些电介质材料层通过层叠接合在一起。该电介质也可以由三个、四个或者任何所需数目的这样的层形成。除了层形式的电介质材料之外，该电介质还可以包含例如由绝缘粘合剂制成的部分。例如，芯片1的有源表面和第一传导图形8之间的电介质5的部分可便利地由例如电绝缘粘合剂制成。通常，这些层可包含互相相同的电介质材料，或者可以具有不同的电介质材料。至少一个层可以是例如通过玻璃纤维强化的环氧树脂层，诸如通过FR4片制造的层。而且，可以使用电路板制造工业中已知的其他层和材料。
与实施例中的电介质5相关的一个特征在于，该电介质包围诸如芯片1的部件。电介质5还可以包围传导线4、接触元件6和第一传导图形8并且由此将它们约束在一起作为嵌入电路结构。
如可在图1至6中看到的，第二布线层7中的第一传导图形8限定了至少一个开口9，并且接触元件6穿过所述至少一个开口9。开口9的许多不同的配置是可能的并且参考图15至21更详细地描述开口9的一些配置。开口9可以是例如环形的、圆形的、凹槽状的或矩形的。
在图1至6的实施例中，第一和第二布线层3和7是平面的，并且接触元件6在垂直于平面的第一和第二布线层3和7的方向上从接触盘2笔直延伸到各自的传导线4。因此，接触元件6的长度对应于从接触盘2的表面到各自的传导线4的距离。
因此，接触元件6是短的。相比于例如线接合的接触元件，短的和笔直的接触元件6提供了增强的电学性质。
图7至14描述了根据实施例的用于制造电子模块的一些可能的制造方法。然而，可以使用任何适当的方法。
根据图7，可以选择分层箔材料作为初始材料。所选择的箔材料可以包括例如，两个铜层及其之间的绝缘层。一个铜层可用于提供第一布线层3的材料，另一铜层构成第二布线层7的金属。铜箔的厚度可以是例如3至5微米。第一布线层3和第二布线层7的厚度可以相等或者互不相同。绝缘层的厚度优选地小于30微米。在图7的实施例中，绝缘层的厚度是10微米。
如图7所示随后在箔材料中开孔。图中较大的孔形成电子模块的开口9。这些孔可通过数种化学或机械制造方法之一制造。可能的方法包括例如，对铜进行选择性化学蚀刻并且对绝缘层进行激光钻孔；对铜进行选择性化学蚀刻并且对绝缘层进行化学蚀刻；以及利用不同的波束尺寸对箔材料进行激光钻孔。除了穿透第二布线层7的材料的开口9之外，制造穿过第一布线层3的材料的较小的孔。在本文中这些孔被称为接触孔16。接触孔16小于开口9并且它们在第二布线层7的平面上的投影完全在开口9中。而且，在接触孔16的投影和开口9之间设计了间隙，以便于确保此后制造的接触元件6不短路到第二布线层7。作为替代，在其之间存在电介质5的部分。然而，绝缘层15中制造的孔的尺寸在该阶段中不是关键的。此后在附着芯片1时该孔被填充绝缘粘合剂。一般地，绝缘层15中制造的孔通常大约具有与接触孔16或开口9相同的尺寸。该孔结构可通过例如一系列激光钻孔工艺产生。例如，可以使用CO2和UV激光工艺产生所需的尺寸。
图7还示出了通过虚线绘制的载体箔17。载体箔17完全是可选的，但是其在制造工艺中可以提供特定的益处。用于接触孔16的孔可以穿透或不穿透载体箔17，这对结果没有影响。因此，初始材料可以是例如具有载体的适当的箔。该载体可以是具有任何适当厚度的任何适当的商用材料。在该示例中，载体箔17的材料是铜。此后在面对绝缘层15的载体箔17的表面上的释放层的协助下，从上述箔结构释放载体箔17。
图8示出了包括附着芯片1的下一工艺步骤。芯片1与箔对准，以便于接触盘2相对于接触孔16正确安置。该芯片借助于绝缘粘合剂18附着到箔。该芯片还可以具有在其接触盘2上的预先制造的接触凸点。这样，接触凸点相对于接触孔16对准。
下一步，芯片1被嵌入在形成电介质5的部分的绝缘材料中。这在图9中示出。添加的绝缘材料可以是例如预浸料坯。然后，如果可适用，移除载体箔17。
下一步骤是借助于CO2激光烧蚀的微过孔清洁工艺。在该步骤过程中，打开接触孔16直到接触盘2或者诸如接触凸点的其他接触端子的表面。同时，还清洁该些接触盘2或端子的表面。
然后，如图10所示，执行微过孔金属化。这可以通过例如将铜淀积到微过孔来完成。在该步骤过程中，接触孔16被填充诸如铜的一种或多种传导材料。填充的接触孔16形成接触元件6。出于冶金学的观点，该些接触元件6从接触盘2的表面延伸并进入到第一布线层3中的孔中。然而，当本文中提到接触元件6的高度时，认为接触元件6终止于第一布线层3的表面，并且接触元件6的剩余金属被视为第一布线层3中的传导线4的部分。该假设是实用的，但是如上文已叙述的，出于冶金学的观点，传导线4中存在孔，接触元件6的材料突出到该孔中。
图10还示出了核心层构图步骤，其中第一布线层3被构图以形成传导线4。可以使用本领域中已知的一种构图工艺。
从图10的模块开始，可以继续进行例如表面加工步骤、阻焊层和Ni/Au镀覆或者OSP(Organic Solderability Preservatives，有机可焊保护剂)。
图11至14描述了一些替选制造方法。然而，存在可用于制造根据这些实施例的电子模块的数个另外的制造方法。
图11示出了使用铜箔作为初始材料。该铜箔预期用于提供电子模块的第二布线层7的材料。该铜箔被开孔以提供开口9。这对应于上文图7的上下文中描述的步骤。
图12示出了包括附着芯片1的下一工艺步骤。芯片1与铜箔对准，以便于接触盘2相对于开口9正确安置。该芯片借助于绝缘粘合剂18附着到箔。该芯片还可以具有在其接触盘2上的预先制造的接触凸点。然后，该些接触凸点相对于接触孔16对准。
下一步，芯片1被嵌入在形成电介质5的部分的绝缘材料中。这在图13中示出。所添加的绝缘材料可以是例如预浸料坯。铜箔也被层叠到该结构中以形成第一布线层3。如上文公开的实施例，该铜箔通过电介质材料层与第二布线层7隔开。还可以使至少一个另外的铜箔层叠到该结构中以便于形成另外的布线层，诸如根据图2至6的实施例的第三布线层10。
下一步，借助于例如激光制作接触孔16。接触孔16被打开直到接触盘2或其他接触端子(诸如接触凸点)的表面。图13中示出了该步骤之后的结构。
在图13的阶段之后，如图14所示，执行微过孔金属化工艺。这可以通过如上文参考图10讨论的方式来完成。图14还示出了，第一和第三布线层3和10被构图以形成传导线和其他所需导体图形，诸如传导板。
在制造根据这些实施例的电子模块时还可以使用其他方法。这些其他可能方法的示例包括美国专利申请No.10/550023、10/572340、11/659190、11/570673、11/667429、11/791547、11/587586和11/917711中描述的方法的修改方案，这些专利申请的内容在此处通过引用并入。
图15示出了芯片1的有源表面上的一个可能的接触盘2的配置的示意图。图16示出了可以与图15的芯片一同使用的第一传导图形8和开口9的一个可能的设计。图16是沿电子模块的第二布线层7的剖面。图15在原理上可表示例如从图1至6的电子模块中的任何一个电子模块截取的剖面。如图16所示，该实施例具有关于每个接触元件6的单独的开口9。
图17示出了可以与图16中示出的接触元件6的配置一同使用的传导线4的一个可能的配置。
图18示出了芯片1的有源表面上的另一个可能的接触盘2的配置的示意图。图19示出了可以与图18的芯片一同使用的第一传导图形8和开口9的一个可能的设计。如图16的情况，图19是沿电子模块的第二布线层7的剖面并且可以表示从图1至6截取的剖面。如图19所示，该实施例具有两个凹槽状开口9并且不止一个接触元件6穿过这两个凹槽状开口9。
图20示出了可以与图19中示出的接触元件6的配置一同使用的传导线4的一个可能的配置。图20还示出了在传导线4上制造的端子垫14。因此，图18至20示出了，可以制造非常紧凑的部件封装，例如，其中端子垫14甚至可被安置在芯片1的位置处。由于部件封装包括在芯片1和传导线4之间的第一传导图形8，因此可在没有在引导通过端子垫14和芯片1自身的信号之间的串扰风险的情况下获得该紧凑设计。
可以根据这些实施例被设计针对的应用的需要来选择电子模块的各种元件的尺寸。本文的附图并非依比例绘制，而是被草绘用于说明根据这些实施例的相关特征的相互关系。然而，在下文中参考图21讨论相关尺寸的一些非约束性指导方针。所公开的尺寸也可用于上文讨论的图1至20的实施例，并且作为用于开发针对各种应用的电子模块的出发点。
首先设想如下实施例，其中通过在第一传导图形8中形成的周界表面限定电子模块中的每个开口9。在第二布线层7是平面的情况中，该周界表面典型地近似正交于第二布线层7的平面。通过例如为开口9钻孔，可能已经形成该周界表面。由于接触元件6穿过开口9，因此每个接触元件6包括面对相应的周界表面的外表面。
如上文已描述的，接触元件6未与第一传导图形8接触而是与之隔开，在每个周界表面和接触元件6的相应外表面之间存在间距d。间距d典型地小于100微米。对于许多应用，优选的值可选自10至50微米的范围。在开口9的形状不是与接触元件6的剖面形状相同的情况中，或者如果接触元件6未安置在开口9的中心，则在接触元件6周围的不同方向上间距d是不同的。因此，间距d是方向或角度的函数。在这些情况中，可以例如根据上述标准选择最小间距dmin和最大间距dmax。当然，最小dmin间距例如也可被设计为更短，诸如5微米。
在多个接触元件6穿过一个单独的开口9的实施例中，最实用的是，将间距d定义为从周界表面上的每个点到接触元件6的最近的外表面的距离。这样，可以至少遵循上述指导方针作为设计的出发点。
图21还示出了在芯片1和第二布线层7中的第一传导图形8之间的间距tS。间距tS可以例如小于30微米。优选的值是例如5至20微米。在图21的示例中，间距tS是10微米。
如上文已讨论的，每个接触元件6具有从各自的接触盘2到各自的传导线4的高度(高度h)。高度h可以例如小于70微米。优选的值可选自例如10至30微米的范围。在附图示例中，高度h是20微米。如上文已讨论的，用作接触元件6的冶金元件的高度可不同于如上文定义的高度h。在图21的示例中，该冶金元件的高度是h+t4。
每个接触元件6还具有在平行于芯片6的表面和各自的接触盘2的方向上的最大宽度wmax。该最大宽度wmax可被选择为例如小于50微米。当然，可以制造具有更大宽度的接触元件6，但是实施例也可以产生非常窄的接触元件6。宽度wmax可选自例如20至40微米的范围。在图21的示例中，宽度wmax是30微米。在该示例中，由于接触元件6是圆形的，因此最大宽度wmax实际上等于接触元件6的最小宽度wmin。在接触元件6具有例如矩形的一些其他形态的情况中，可在上文定义的范围中选择最大宽度wmax和最小宽度wmin。如本领域的读者理解的，这些情况中的形状意指沿垂直于高度h的平面的剖面的形状。
图21还示出了开口9的宽度w0。该宽度w0可通过接触元件6的相关宽度和接触元件6两侧的所需间距d来确定。在各自容纳一个圆形接触元件6的环形开口9的情况中，宽度w0可在30至100微米的范围中。在图21的示例中，宽度w0是50微米。
图21中示出的其他尺寸是厚度t4、t8和ti。厚度t4和t8可小于10微米，例如在3至5微米的范围中。在图21的示例中，t4是5微米并且t8是3微米。厚度ti可以例如小于20微米，诸如在5至10微米的范围内。在图21的示例中，ti是7微米。
如通过上文的讨论显见的，第一布线层3可被设计为保护部件不受因第一布线层3的传导线4中传导的信号引起的电磁干扰。在一个这样的实施例中，部件1是半导体芯片并且第一和第二布线层3、7基本上是平面的和平行的。而且，安置在部件1和第一布线层3之间的传导图形部分基本上是未破损的，以便于保护半导体部件不受因第一布线层3的传导线4中传导的信号引起的电磁干扰。
根据用于保护部件不受因第一布线层3中的信号引起的电磁干扰的另一实施例中，部件1具有面对第一布线层3的第一表面并且至少一些接触端子2位于该第一表面上。该第一表面具有第一面积并且第一传导图形限定了具有大于所述第一面积的第二面积的板。而且，该板包括安置在部件1和第一布线层3之间的传导图形部分并且提供有至少一个开口9，接触元件6穿过该至少一个开口9。
上文的描述仅用于例示本发明并且不意在限制权利要求提供的保护范围。权利要求还意在涵盖权利要求的等同物并且不应按照字面意义解释。

Claims (19)

1.一种电子模块，包括：
部件(1)，其具有接触端子(2)，
第一布线层(3)，其包括传导线(4)，
电介质(5)，其位于所述部件(1)和所述第一布线层(3)之间和所述部件(1)周围，以便于所述部件(1)嵌入在所述电介质(5)中，
接触元件(6)，其提供至少一些所述接触端子(2)和至少一些所述传导线(4)之间的电连接，以及
第二布线层(7)，其位于所述电介质(5)内部并且包括第一传导图形，以便于至少一部分所述第一传导图形被安置在所述部件(1)和所述第一布线层(3)之间。
2.如权利要求1所述的电子模块，其中所述部件是包括微电子器件的微芯片(1)，并且部分第一传导图形(8)被安置在所述微电子器件和所述第一布线层(3)中的所述传导线(4)的至少一个之间。
3.如权利要求1或2所述的电子模块，包括第三布线层(10)，以便于部件(1)被包围在第二和第三布线层(7、10)之间，所述第三布线层(10)包括第二传导图形(11)。
4.如权利要求3所述的电子模块，包括垂直导体(12)，所述垂直导体(12)连接所述第二传导图形(11)和所述第一传导图形(8)，由此形成所述部件(1)周围的抵御电磁干扰的屏蔽。
5.如权利要求1或2所述的电子模块，其中所述电介质(5)包括至少两个电介质材料层。
6.如权利要求1或2所述的电子模块，其中所述电介质(5)包围作为嵌入电路结构的所述部件(1)、所述传导线(4)、所述接触元件(6)和所述第一传导图形(8)。
7.如权利要求1或2所述的电子模块，其中所述第一传导图形(8)限定至少一个开口(9)，并且所述接触元件(6)穿过所述至少一个开口(9)。
8.如权利要求7所述的电子模块，其中所述至少一个开口(9)包括关于每个接触元件(6)的单独的开口。
9.如权利要求7所述的电子模块，其中至少两个接触元件(6)穿过公共开口(9)。
10.如权利要求7所述的电子模块，其中
对于每个开口(9)，所述第一传导图形(8)包括限定所述开口(9)的周界表面，
每个接触元件(6)包括面对相应的周界表面的外表面，并且
存在每个周界表面和相应的外表面之间的间距，所述间距小于100微米，例如是5至50微米。
11.如权利要求1或2所述的电子模块，使所述部件(1)和所述第二布线层(7)中的所述第一传导图形(8)之间的间距小于30微米，例如是5至20微米。
12.如权利要求1或2所述的电子模块，其中每个接触元件(6)具有从各自的接触端子(2)到各自的传导线(4)的高度，所述高度小于70微米，例如是10至30微米。
13.如权利要求1或2所述的电子模块，其中每个接触元件(6)具有在平行于部件(6)的表面和各自的接触端子(2)的方向上的最大宽度，所述宽度小于50微米，例如是20至40微米。
14.如权利要求1或2所述的电子模块，其中
第一和第二布线层(3、7)是平面的和平行的；并且
所述接触元件(6)在垂直于平面的第一和第二布线层(3、7)的方向上从所述接触端子(2)笔直延伸到各自的传导线(4)。
15.如权利要求1或2所述的电子模块，其中安置在所述部件(1)和所述第一布线层(3)之间的部分第一传导图形(8)连接至地电位。
16.如权利要求1或2所述的电子模块，其中所述部件(1)是微电路并且所述接触端子(2)是在所述微电路的表面上的接触盘上制造的接触凸点。
17.如权利要求1或2所述的电子模块，其中所述部件(1)是无凸点微电路并且所述接触端子(2)是所述微电路的表面上的接触盘。
18.如权利要求1或2所述的电子模块，其中
所述部件(1)是半导体芯片，
第一和第二布线层(3、7)基本上是平面的和平行的，并且
安置在所述部件(1)和所述第一布线层(3)之间的部分传导图形基本上是无破损的，以便于保护所述半导体部件不受因所述第一布线层(3)的所述传导线(4)中传导的信号引起的电磁干扰。
19.如权利要求1或2所述的电子模块，其中
所述部件(1)具有面对所述第一布线层(3)并且具有第一面积的第一表面，
至少一些接触端子(2)位于所述第一表面上，
所述第一传导图形限定具有大于所述第一面积的第二面积的板，
所述板包括安置在所述部件(1)和所述第一布线层(3)之间的部分传导图形，并且
所述板提供有至少一个开口(9)，并且
所述接触元件(6)穿过所述至少一个开口(9)。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103117267A (zh) * 2011-09-19 2013-05-22 英飞凌科技股份有限公司 用于电隔离的信号传输的半导体装置以及用于制造此类装置的方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI122217B (fi) * 2008-07-22 2011-10-14 Imbera Electronics Oy Monisirupaketti ja valmistusmenetelmä
JP5115573B2 (ja) * 2010-03-03 2013-01-09 オムロン株式会社 接続用パッドの製造方法
US9736925B2 (en) 2014-01-31 2017-08-15 Stmicroelectronics S.R.L. Packaged semiconductor device having a shielding against electromagnetic interference and manufacturing process thereof
KR102016487B1 (ko) * 2014-10-28 2019-09-02 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US9425143B2 (en) * 2014-11-17 2016-08-23 Qualcomm Incorporated Integrated device package comprising an electromagnetic (EM) passive device in an encapsulation layer, and an EM shield
WO2017093281A1 (en) * 2015-11-30 2017-06-08 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Electronic component packaged in component carrier serving as shielding cage
US10575449B1 (en) * 2017-06-19 2020-02-25 Rockwell Collins, Inc. Combined high frequency EMI shield and substrate heater using a thin film

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000208939A (ja) * 1999-01-18 2000-07-28 Murata Mfg Co Ltd 多層配線基板およびそれを用いた電子装置
US20010025365A1 (en) * 2000-01-18 2001-09-27 Sumio Kuwabara Semiconductor integrated circuit and wiring method
CN1543297A (zh) * 2003-04-14 2004-11-03 ������������ʽ���� 布线板和电路模块
US7045719B1 (en) * 2002-05-14 2006-05-16 Ncr Corp. Enhancing signal path characteristics in a circuit board
US7335972B2 (en) * 2003-11-13 2008-02-26 Sandia Corporation Heterogeneously integrated microsystem-on-a-chip

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0752792B2 (ja) 1986-10-03 1995-06-05 松下電器産業株式会社 高周波用多層基板回路
JP3687041B2 (ja) 1997-04-16 2005-08-24 大日本印刷株式会社 配線基板、配線基板の製造方法、および半導体パッケージ
US6131269A (en) * 1998-05-18 2000-10-17 Trw Inc. Circuit isolation technique for RF and millimeter-wave modules
US6370013B1 (en) * 1999-11-30 2002-04-09 Kyocera Corporation Electric element incorporating wiring board
EP1990833A3 (en) * 2000-02-25 2010-09-29 Ibiden Co., Ltd. Multilayer printed circuit board and multilayer printed circuit board manufacturing method
US6970362B1 (en) * 2000-07-31 2005-11-29 Intel Corporation Electronic assemblies and systems comprising interposer with embedded capacitors
US6611419B1 (en) * 2000-07-31 2003-08-26 Intel Corporation Electronic assembly comprising substrate with embedded capacitors
TW586205B (en) * 2001-06-26 2004-05-01 Intel Corp Electronic assembly with vertically connected capacitors and manufacturing method
JP3825293B2 (ja) * 2001-09-28 2006-09-27 京セラ株式会社 多層配線基板
TW550997B (en) 2001-10-18 2003-09-01 Matsushita Electric Ind Co Ltd Module with built-in components and the manufacturing method thereof
FI115285B (fi) * 2002-01-31 2005-03-31 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja kontaktin muodostamiseksi
US20030188889A1 (en) 2002-04-09 2003-10-09 Ppc Electronic Ag Printed circuit board and method for producing it
FI115601B (fi) * 2003-04-01 2005-05-31 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi ja elektroniikkamoduuli
FI20031341A (fi) * 2003-09-18 2005-03-19 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
TWI278048B (en) * 2003-11-10 2007-04-01 Casio Computer Co Ltd Semiconductor device and its manufacturing method
US7474000B2 (en) * 2003-12-05 2009-01-06 Sandisk 3D Llc High density contact to relaxed geometry layers
FI20031796A (fi) 2003-12-09 2005-06-10 Asperation Oy Menetelmä EMI-suojan rakentamiseksi piirilevylle upotettavan komponentin ympärille
FI20041680A (fi) * 2004-04-27 2005-10-28 Imbera Electronics Oy Elektroniikkamoduuli ja menetelmä sen valmistamiseksi
FI117814B (fi) * 2004-06-15 2007-02-28 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
US7145083B2 (en) 2004-07-13 2006-12-05 Nortel Networks Limited Reducing or eliminating cross-talk at device-substrate interface
FI117812B (fi) * 2004-08-05 2007-02-28 Imbera Electronics Oy Komponentin sisältävän kerroksen valmistaminen
FI20041525A (fi) * 2004-11-26 2006-03-17 Imbera Electronics Oy Elektroniikkamoduuli ja menetelmä sen valmistamiseksi
FI117369B (fi) * 2004-11-26 2006-09-15 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
US20060214278A1 (en) * 2005-03-24 2006-09-28 Nokia Corporation Shield and semiconductor die assembly
TW200731886A (en) * 2005-06-13 2007-08-16 Ibiden Co Ltd Printed wiring board
FI122128B (fi) * 2005-06-16 2011-08-31 Imbera Electronics Oy Menetelmä piirilevyrakenteen valmistamiseksi
JP4535002B2 (ja) * 2005-09-28 2010-09-01 Ｔｄｋ株式会社 半導体ｉｃ内蔵基板及びその製造方法
JP4835124B2 (ja) * 2005-11-29 2011-12-14 Ｔｄｋ株式会社 半導体ｉｃ内蔵基板及びその製造方法
KR101049390B1 (ko) 2005-12-16 2011-07-14 이비덴 가부시키가이샤 다층 프린트 배선판 및 그 제조 방법
JP4731394B2 (ja) * 2006-05-09 2011-07-20 Ｏｋｉセミコンダクタ株式会社 電子部品内蔵基板及びその製造方法
JP4736988B2 (ja) * 2006-07-24 2011-07-27 株式会社村田製作所 多層プリント基板
JP4844487B2 (ja) * 2006-08-09 2011-12-28 株式会社村田製作所 積層コンデンサ、回路基板、回路モジュール及び積層コンデンサの製造方法
US7514774B2 (en) 2006-09-15 2009-04-07 Hong Kong Applied Science Technology Research Institute Company Limited Stacked multi-chip package with EMI shielding
JP5034453B2 (ja) 2006-11-16 2012-09-26 株式会社デンソー 電子部品内蔵型多層基板
KR100856209B1 (ko) * 2007-05-04 2008-09-03 삼성전자주식회사 집적회로가 내장된 인쇄회로기판 및 그 제조방법
JP4953132B2 (ja) * 2007-09-13 2012-06-13 日本電気株式会社 半導体装置
US8164006B2 (en) * 2008-03-19 2012-04-24 Samsung Electro-Mechanics Co., Ltd. Electromagnetic bandgap structure and printed circuit board
US9324700B2 (en) * 2008-09-05 2016-04-26 Stats Chippac, Ltd. Semiconductor device and method of forming shielding layer over integrated passive device using conductive channels
US9160825B2 (en) * 2013-10-30 2015-10-13 Taiyo Yuden Co., Ltd. Communication module

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000208939A (ja) * 1999-01-18 2000-07-28 Murata Mfg Co Ltd 多層配線基板およびそれを用いた電子装置
US20010025365A1 (en) * 2000-01-18 2001-09-27 Sumio Kuwabara Semiconductor integrated circuit and wiring method
US7045719B1 (en) * 2002-05-14 2006-05-16 Ncr Corp. Enhancing signal path characteristics in a circuit board
CN1543297A (zh) * 2003-04-14 2004-11-03 ������������ʽ���� 布线板和电路模块
US7335972B2 (en) * 2003-11-13 2008-02-26 Sandia Corporation Heterogeneously integrated microsystem-on-a-chip

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103117267A (zh) * 2011-09-19 2013-05-22 英飞凌科技股份有限公司 用于电隔离的信号传输的半导体装置以及用于制造此类装置的方法
CN103117267B (zh) * 2011-09-19 2016-06-29 英飞凌科技股份有限公司 用于电隔离的信号传输的半导体装置以及用于制造此类装置的方法

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