CN101681931A - 电路基板和显示装置 - Google Patents

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Abstract

本发明涉及电路基板和显示装置。本发明提供一种在同一基板上形成有顶栅型TFT和底栅型TFT的电路基板中，能够提高TFT的可靠性的电路基板。本发明的电路基板，在基板上设置有从基板侧起叠层栅极电极、栅极绝缘膜和半导体层的底栅型薄膜晶体管，和从基板侧起叠层半导体层、栅极绝缘膜和栅极电极的顶栅型薄膜晶体管，上述电路基板在基板与顶栅型薄膜晶体管的半导体层之间具有2个以上的绝缘膜，上述2个以上的绝缘膜包括：在基板与底栅型薄膜晶体管的栅极电极之间配置的底涂膜，和底栅型薄膜晶体管的栅极绝缘膜。

Description

电路基板和显示装置
技术领域
本发明涉及电路基板和显示装置。更详细而言，涉及具备提高了可靠性的高性能薄膜晶体管的电路基板和具备上述电路基板的显示装置。
背景技术
近年来，随着高度信息化，平板显示器的市场不断扩大。作为平板显示器，已知有非自发光型的液晶显示器(LCD)、自发光型的等离子体显示器PDP、无机电致发光(无机EL)显示器、有机电致发光(有机EL)显示器等，对它们的开发也在广泛地进行。
在现有的显示装置中，采取在显示装置面板的外侧安装驱动电路等方式，但是近年来，为了实现降低成本、窄边框化、薄型化等，对于安装有将驱动电路等设置在显示装置面板内部的基板上的完全一体化型的电路基板的显示装置不断进行研发。
对设置在驱动电路等上的薄膜晶体管(TFT)，要求与用于现有的像素的开关的TFT相比能够在更低的电压下动作，能够进行高速动作。一般而言，驱动电路等信号处理电路是能够在3～5V左右的低电压下动作的电路，为了满足显示器的高速动作性，驱动电路用TFT需要在低电压下高速动作。另一方面，加上像素用TFT的阈值电压、液晶的阈值电压、灰度等级显示所需的电压、和液晶的驱动电压，像素电路的电源电压被设定为14～25V左右。因此，像素用TFT被施加比较高的电压，容易劣化。此外，在用于显示部的周边的电路的一部分之中，也有适合于在高电压下动作的电路，优选根据用途区分使用TFT的结构。
因此，公开有为了能够根据用途区分使用TFT，以不同的结构形成在高电压下动作的TFT和在低电压下动作的TFT的技术(例如，参照专利文献1和2)。在专利文献1和2中，区分使用形成在同一个基板上的、用作低耐压(电压)用晶体管的顶栅型TFT和用作高耐压(电压)用晶体管的底栅型TFT。
专利文献1：日本特开平11-54761号公报
专利文献2：日本特开2007-13013号公报
发明内容
但是，在专利文献1和2中，在基板的正上方配置底栅型TFT的栅极电极，在其之上配置兼作底栅型TFT的栅极绝缘膜的顶栅型TFT的基底层，在其上层配置底栅型TFT和顶栅型TFT的半导体层，因此，有可能存在产生杂质从基板扩散至半导体层的杂质污染或产生栅极绝缘膜的绝缘性(绝缘耐压)下降等问题。此外，因为顶栅型TFT的基底层兼作底栅型TFT的栅极绝缘膜，并且在栅极绝缘膜和基板之间夹着底栅型TFT的栅极电极，所以，顶栅型TFT的基底层的热扩散特性根据位置而变化，由此在半导体层的结晶化工序中有可能存在产生多晶硅的结晶性恶化的问题，从可靠性的观点出发，还需要再改进。
本发明是鉴于上述现状而完成的，其目的在于，提供一种电路基板，该电路基板在同一个基板上形成有顶栅型TFT和底栅型TFT，并且能够实现TFT的可靠性提高。
本发明者经过对在同一基板上配置有底栅型和顶栅型的薄膜晶体管的电路基板进行各种研究，着眼于薄膜晶体管的配置在基板侧的膜和栅极绝缘膜的配置结构。于是发现，如果在基板正上方配置底栅型TFT的栅极电极，在其之上配置兼作底栅型TFT的栅极绝缘膜的顶栅型TFT的基底层，进一步在其之上配置底栅型TFT和顶栅型TFT的半导体层，则有可能存在发生来自基板的杂质污染或发生栅极绝缘膜的绝缘性下降等的问题，此外，由于顶栅型TFT的基底层的热扩散特性根据位置而变化，因此在半导体层的结晶化工序中有可能存在发生多晶硅的结晶性的恶化的问题，并且发现，上述电路基板通过采用如下结构，即，在基板上设置有从基板侧起叠层第一栅极电极、第一栅极绝缘膜和第一半导体层的底栅型薄膜晶体管，和从基板侧起叠层第二半导体层、第二栅极绝缘膜和第二栅极电极的第一顶栅型薄膜晶体管，并且在基板与第一顶栅型薄膜晶体管的第二半导体层之间具有2个以上的绝缘膜，上述2个以上的绝缘膜包括：在基板与底栅型薄膜晶体管的第一栅极电极之间配置的底涂膜、和底栅型薄膜晶体管的第一栅极绝缘膜，由此实现同时具有杂质污染的防止特性和高绝缘性的栅极绝缘膜的形成，进一步通过改善底涂膜的热扩散特性，能够实现可靠性高的薄膜晶体管，从而想到能够完美地解决上述问题，完成了本发明。
即，本发明是一种电路基板，其在基板上设置有从基板侧起叠层第一栅极电极、第一栅极绝缘膜和第一半导体层的底栅型薄膜晶体管，和从基板侧起叠层第二半导体层、第二栅极绝缘膜和第二栅极电极的第一顶栅型薄膜晶体管，在上述电路基板中，在基板与第一顶栅型薄膜晶体管的第二半导体层之间具有2个以上的绝缘膜，上述2个以上的绝缘膜包括：在基板与底栅型薄膜晶体管的第一栅极电极之间配置的底涂膜、和底栅型薄膜晶体管的第一栅极绝缘膜。
下面详细说明本发明。另外，以下所示的各种方式也可以适当地组合。
本发明的电路基板在基板上设置有从基板侧起叠层第一栅极电极、第一栅极绝缘膜和第一半导体层的底栅型薄膜晶体管，和从基板侧起叠层第二半导体层、第二栅极绝缘膜和第二栅极电极的第一顶栅型薄膜晶体管。通过设置底栅型和顶栅型两种类型的薄膜晶体管，能够根据用途区分使用两种类型的TFT。
上述底栅型薄膜晶体管为，第一栅极电极被局部地配置在基板上，在第一栅极电极上配置有第一栅极绝缘膜，在其之上配置有第一半导体层。另外，上述第一栅极电极包括金属膜，并且在液晶显示装置中使用上述电路基板的情况下，从削减制造工序数量的观点出发，上述第一栅极电极优选使用例如与构成辅助电容(在驱动成为用于显示液晶显示装置的图像的最小单位的像素时，用于保持向液晶施加的电压的电容)的辅助电容下电极等金属膜同样的金属膜进行图案形成。
在上述电路基板中，在基板与第一顶栅型薄膜晶体管的第二半导体层之间具有2个以上的绝缘膜。通过在第一顶栅型薄膜晶体管的第二半导体层下配置2个以上的绝缘膜，能够选择多个与目的相符的材料和膜厚的膜，因此，2个以上的绝缘膜优选以不同的材料形成。
另外，在本说明书中，所谓“上”是指离基板远的一方，所谓“下”是指离基板近的一方。
上述2个以上的绝缘膜包括：在基板与底栅型薄膜晶体管的第一栅极电极之间配置的底涂膜、和底栅型薄膜晶体管的第一栅极绝缘膜。上述底涂膜优选配置在第一栅极电极的下层的基板的正上方的整个面上。在这种情况下，能够在整个基板面上更均匀地进行经由底涂膜的热扩散。由此，在利用使非晶硅膜结晶化而形成的多晶硅膜形成第一和第二半导体层的情况下，能够使利用激光等进行的加热均匀，并能够提高多晶硅的结晶性。此外，通过使用有效地防止杂质从基板扩散至第一和第二半导体层的膜作为底涂膜，能够使用具有高绝缘性的膜作为上述第一栅极绝缘膜。由此，能够同时实现杂质扩散的防止和具有高绝缘性的第一栅极绝缘膜的配置。此外，上述底涂膜进一步优选使用能够缓和在基板与第一栅极电极或第一栅极绝缘膜之间产生的应力的材料形成。由此，能够缓和在基板与2个材料之间产生的应力，并能够抑制膜剥落、TFT的特性变化等。此外，上述2个以上的绝缘膜还可以由3个以上的膜形成，例如，也可以包括由2个膜形成的底涂膜和由2个膜形成的第一栅极绝缘膜。而且，底涂膜、第一栅极绝缘膜和第二栅极绝缘膜既可以在基板的整个面上形成，也可以局部地形成，适当地设定底涂膜、第一栅极绝缘膜和第二栅极绝缘膜的配置区域即可。而且，在上述第一顶栅型薄膜晶体管中，第二半导体层形成在底涂膜和第一栅极绝缘膜的上层，在第二半导体层的上层配置有第二栅极绝缘膜，在第二栅极绝缘膜之上，在与第一顶栅型TFT的栅极(沟道区域)相当的区域配置有第二栅极电极。另外，在本说明书中，“底涂膜”是指配置在底栅型薄膜晶体管和第一顶栅型薄膜晶体管双方的下层(基板侧)的膜。
上述底涂膜优选为能够有效地防止来自基板的杂质扩散的膜，在这种情况下，第一栅极绝缘膜的杂质扩散防止功能也可以较低。因此，第一栅极绝缘膜能够使用绝缘性和与第一半导体层的界面状态优良的材料。这样，通过将2个以上的绝缘膜配置在第二栅极电极下，能够同时实现防止来自基板的杂质扩散的膜的形成，以及绝缘性和与半导体层的界面状态优良的栅极绝缘膜的形成。
上述电路基板具有第一顶栅型TFT和底栅型TFT这两种以上的TFT，因为能够同时进行特性不同的第一顶栅型TFT和底栅型TFT的第一和第二半导体层的形成，所以，与在不同的工序中形成同型且特性不同的TFT的情况相比，能够减少制造工序的数量。另一方面，在相同的成膜工序和图案形成工序中形成同型且特性不同的TFT的半导体层，使栅极绝缘膜的膜厚在各TFT中变化的情况下，成为如下方式，即，在对栅极绝缘膜的膜厚较小的TFT的栅极电极进行图案形成之后，追加栅极绝缘膜的膜厚较大的TFT的栅极绝缘膜。因此，在对栅极绝缘膜的膜厚较小的TFT的栅极电极进行图案形成时，具有膜厚较大的栅极绝缘膜的TFT的栅极绝缘膜由于蚀刻而受到损伤。此外，由于栅极绝缘膜被蚀刻，会在膜厚上产生偏差。与此相对，在本发明的结构的第一和第二栅极绝缘膜中，不会发生这样的由蚀刻引起的损伤、膜厚偏差。此外，在第二栅极绝缘膜形成后进行用于在第一和第二半导体层形成沟道区域、源极区域、漏极区域等的离子掺杂的情况下，还存在由于离子通过的绝缘膜(第二栅极绝缘膜)的膜厚在第一顶栅型TFT和底栅型TFT中不变化而容易进行离子掺杂的控制的优点。进一步，在上述电路基板设置在液晶显示装置中的情况下，像素的辅助电容优选通过下述方式形成，即，辅助电容下电极、第一栅极绝缘膜和辅助电容上电极从基板侧依次形成，辅助电容下电极通过对与第一栅极电极相同的金属膜进行图案形成而被形成，辅助电容上电极通过对与第一和第二半导体层相同的膜进行图案形成而被形成。由此，能够使得在像素的辅助电容中不发生由半导体层的端部的台阶引起的静电放电(Electrostatic Discharge：ESD)破坏。此外，在该方式的情况下，在俯视时，能够将辅助电容上电极形成在辅助电容下电极的内侧的区域，因此能够实现在像素的辅助电容的端部没有台阶的结构。另一方面，像素的辅助电容以下述方式形成，即，辅助电容下电极、第二栅极绝缘膜和辅助电容上电极从基板侧依次形成，辅助电容下电极通过对与第一和第二半导体层相同的膜进行图案形成而被形成，辅助电容上电极通过对与第二栅极电极相同的金属膜进行图案形成而被形成，在此情况下，因为辅助电容上电极跨越辅助电容下电极的端部(因为涉及端部)，所以由于由辅助电容下电极端的覆盖(coverage)引起的耐压下降，容易发生ESD破坏。
但是，如果由耐压下降引起的ESD破坏在能够容许的范围内，则通过按第一栅极电极(通过对与第一栅极电极相同的膜进行图案形成而形成的层)、第一栅极绝缘膜、半导体层(通过对与第一和第二半导体层相同的膜进行图案形成而形成的层)、第二栅极绝缘膜、第二栅极电极(通过对与第二栅极电极相同的膜进行图案形成而形成的层)的顺序形成，形成包括两片绝缘膜的叠层像素辅助电容，能够减小像素的辅助电容的面积。
下面说明本发明的优选方式。
在上述电路基板中，由于底栅型薄膜晶体管的第一栅极绝缘膜和第一顶栅型薄膜晶体管的第二栅极绝缘膜的膜厚不同，能够形成耐压相互不同的薄膜晶体管。由此，能够在需要高性能的TFT中使用以低电压驱动的栅极绝缘膜的膜厚较薄的TFT，对于以高电压驱动的TFT，能够使用利用膜厚较厚的栅极绝缘膜的TFT。
上述电路基板优选为，底栅型薄膜晶体管的第一栅极绝缘膜的膜厚大于第一顶栅型薄膜晶体管的第二栅极绝缘膜的膜厚。在电路基板设置在使用TFT作为像素的开关元件的显示装置中的情况下，用作像素的开关元件的TFT的栅极绝缘膜的膜厚设定得较大。而且，通过令用作像素的开关元件的TFT为底栅型TFT，能够对于用作像素的开关元件的TFT和用作电路的底栅型TFT双方，一并进行使用自调整(自我匹配)栅极形成技术的LDD结构的形成工序。自调整栅极形成技术能够以如下的方式进行。首先，在形成第二栅极绝缘膜后，在第二栅极绝缘膜上涂敷抗蚀剂。然后，将第一栅极电极代替光掩模进行背面曝光(从基板的与底涂膜相反的一侧进行曝光)，形成自调整的掺杂掩模。然后，在该状态下，从基板的前面侧(基板的底涂膜一侧)进行低浓度的掺杂。接着，重新涂敷形成在第二栅极绝缘膜上的抗蚀剂，从前面侧使用光掩模形成源极和漏极区域，由此形成LDD结构。
上述底涂膜优选包括氮化硅，进一步优选由氮化硅构成(是氮化硅膜)。通过使用氮化硅作为底涂膜的材料，能够有效地防止来自基板的Na等杂质离子向第一栅极电极、第一和第二半导体层等的扩散。
上述第一栅极绝缘膜因为作为底栅型TFT的栅极绝缘膜被使用，所以优选绝缘性好，并且与第一半导体层相接时的界面状态良好。作为具有这样的特性的第一栅极绝缘膜的材料，例如能够列举氧化硅。即，上述第一栅极绝缘膜优选包括氧化硅，进一步优选为以正硅酸四乙酯(Tetra Ethyl Ortho Silicate：TEOS)为原料气体形成的氧化硅膜。第一栅极绝缘膜通过使用氧化硅，特别是使用将TEOS作为原料气体使用的氧化硅膜，能够形成绝缘性良好的栅极绝缘膜，并能够实现第一栅极绝缘膜的薄膜化。因此，能够使底栅型TFT的特性高性能化。此外，因为氧化硅膜是硅被氧化后的化合物，所以与一般在半导体层中使用的硅的匹配性好。因此，也作为第一半导体层和配置在第一半导体层的基板一侧的层的缓冲层发挥作用，能够改善第一半导体层的结晶性。另外，由于上述电路基板在第一栅极绝缘膜的下层至少具有底涂膜，所以，第一栅极绝缘膜的防止来自基板的杂质的扩散的功能也可以较低。
上述电路基板优选在与底栅型薄膜晶体管重叠的区域设置有第二顶栅型薄膜晶体管，并且具有由底栅型薄膜晶体管和第二顶栅型薄膜晶体管构成的双栅型薄膜晶体管。这样，上述电路基板也可以具有叠层底栅型薄膜晶体管和第二顶栅型薄膜晶体管的双栅型薄膜晶体管。双栅型薄膜晶体管进一步优选具有顶栅型薄膜晶体管和底栅型薄膜晶体管的半导体层共用的叠层结构，在该情况下，具有从基板侧起依次叠层第一栅极电极、第一栅极绝缘膜、第一半导体层、第二栅极绝缘膜和第三栅极电极的结构。所谓“双栅极薄膜晶体管”是指相对于一组源极和漏极具有两个栅极的薄膜晶体管。一般而言，当为了降低电力消耗而要使得薄膜晶体管的驱动电压低电压化时，薄膜晶体管的电流量下降。因此进行了如下的尝试，即，通过微细加工缩短沟道长度，或令栅极绝缘膜的膜厚变薄等增加薄膜晶体管的电流量。但是，在微细加工中，存在薄膜晶体管的可靠性下降等的问题。相对于此，如果利用双栅型薄膜晶体管，则能够流动上下两个晶体管的量的电流。例如，在由顶栅型薄膜晶体管和底栅型薄膜晶体管两个薄膜晶体管构成双栅型薄膜晶体管的情况下，通过采用相对于一组源极和漏极电极使用两个薄膜晶体管的方式，能够实现可靠性的提高、降低电力消耗和薄膜晶体管的尺寸的微细化。另外，本发明的电路基板因为具有底栅型薄膜晶体管和顶栅型薄膜晶体管双方，所以能够不追加制造工序地形成双栅型薄膜晶体管，实现电路的高性能化。此外，即使在形成双栅型薄膜晶体管的情况下，也可以形成以单体进行动作的顶栅型薄膜晶体管和/或底栅型薄膜晶体管，除双栅型薄膜晶体管以外形成的薄膜晶体管的类型并不特别受到限定。
本发明还是包括上述电路基板的显示装置。作为上述显示装置，能够列举液晶显示装置、有机电致发光显示装置等。包括上述电路基板的显示装置因为能够具备设置有提高了可靠性的高性能薄膜晶体管的一体化电路，所以能够具有良好的显示特性。
采用本发明的电路基板，因为能够分别形成作为栅极绝缘膜使用的膜和抑制来自基板的杂质的扩散的膜，所以能够形成抑制来自基板的杂质扩散等，并且具备具有高绝缘性的栅极绝缘膜的薄膜晶体管。
附图说明
图1是表示实施方式1的电路基板的结构的截面示意图。
图2是表示实施方式2的电路基板的结构的截面示意图。
图3是表示比较例1和2的电路基板的结构的截面示意图。
符号的说明
10：基板
11：底涂膜
12a、12b、12d：第一绝缘膜
13a、13b、13d、13e：半导体层
13c、13f：辅助电容上电极
14、14d：第二绝缘膜
15、15d：覆盖层
16、16d：第一层间膜
17、17d：第二层间膜
18、18d：源极和漏极电极
19a、19e：第二栅极电极
19b、19d：第一栅极电极
19c、19f：辅助电容下电极
20：第三栅极电极
21、21d：低浓度掺杂物区域
具体实施方式
以下列举实施方式，参照附图更详细地说明本发明，但本发明并不仅限于这些实施方式。
(实施方式1)
图1是表示实施方式1的电路基板的结构的截面示意图。在实施方式1中，形成有构成驱动电路的底栅型TFT、顶栅型TFT和像素的辅助电容元件。
如图1所示，实施方式1的电路基板在基板10上的整个面上，形成有由氮化硅构成并且膜厚为50nm的底涂膜11，在其之上，以300nm的膜厚形成有底栅型TFT的第一栅极电极19b和像素的辅助电容下电极19c。在第一栅极电极19b和辅助电容下电极19c的上层，在基板上的整个面上，配置有膜厚100nm的第一绝缘膜12a。第一绝缘膜12a由使用TEOS为原料气体的氧化硅形成，并且还作为底栅型TFT的栅极绝缘膜发挥作用。
在第一绝缘膜12a上，作为顶栅型TFT的半导体层13a、底栅型TFT的半导体层13b和像素的辅助电容上电极13c，形成有由多晶硅构成的膜厚45nm的半导体层。在半导体层13b的沟道区域、与半导体层13b的源极区域及漏极区域之间形成有低浓度掺杂物区域21，它们构成LDD结构。在半导体层上，形成有膜厚50nm的第二绝缘膜14，在位于顶栅型TFT的半导体层13a的上层的第二绝缘膜14上，形成有膜厚300nm的第二栅极电极19a。在这些部件之上，依次配置有膜厚50nm的覆盖层(绝缘层)15、膜厚250nm的第一层间膜(第一层间绝缘膜)16、膜厚700nm的第二层间膜(第二层间绝缘膜)17，并且通过贯通第二绝缘膜14、覆盖层15、第一层间膜16和第二层间膜17而形成的接触孔，形成有与顶栅型TFT的半导体层13a和底栅型TFT的半导体层13b分别连接的源极和漏极电极18。
通过采用上述结构，能够将底栅型TFT作为高耐压用TFT适当地加以利用。此外，能够将顶栅型TFT作为低耐压用TFT适当地加以利用。因此能够形成高性能的电路。进一步，能够形成ESD破坏的发生被有效地抑制的像素的辅助电容。而且，能够利用底栅型TFT和/或顶栅型TFT(其中优选底栅型TFT)，在相同的制造工序中形成像素的开关用TFT。
以下说明实施方式1的电路基板的制造方法。
首先，作为前处理，对基板10进行清洗和预退火。作为基板10，虽然没有特别限定，但是从成本等观点出发，优选玻璃基板、树脂基板等。接着，进行以下(1)～(15)的工序。
(1)底涂膜的形成工序
在基板10上，利用等离子体化学气相沉积(Plasma EnhancedChemical Vapor Deposition：PECVD)法等，形成底涂膜11。在实施方式1中，作为原料气体，使用利用硅甲烷(SiH4)和氨(NH3)的混合气体等形成的氮化硅(SiNx)膜。另外，作为底涂膜11，也可以使用SiON膜、SiO2膜等，在使用SiON膜的情况下，能够实现离子杂质的扩散防止，进一步，与在底涂膜11的上层形成的第一绝缘膜12a的匹配性好，能够改善第一绝缘膜12a的膜质。在使用SiO2膜的情况下，与在底涂膜11的上层配置的第一绝缘膜12a的匹配性好，能够改善第一绝缘膜12a的膜质。此外，构成底涂膜11的材料并不仅限于上述的SiNX膜、SiON膜、SiO2膜，还可以使用其它的材料，优选能够获得良好的平坦性的材料、热传导性高的材料等。
(2)第一栅极电极的形成工序
利用溅射法等，依次形成氮化钽(TaN)膜和钨(W)膜。接着，利用旋涂法等形成抗蚀剂膜，然后，在利用光刻法将抗蚀剂膜图案形成为期望的图案后，利用蚀刻形成由W/TaN叠层膜构成的第一栅极电极19b。
(3)第一绝缘膜的形成工序
利用PECVD法等形成第一绝缘膜12a。在实施方式1中使用氧化硅膜，该氧化硅膜是使用TEOS作为原料气体而形成的。通过使用氧化硅，能够在底栅型TFT中形成具有高绝缘性的栅极绝缘膜。另外，作为形成第一绝缘膜12a的材料，并不仅限于使用TEOS作为原料气体的氧化硅，只要是绝缘材料就能够使用。
(4)半导体层的形成工序
接着，利用PECVD法等形成非晶硅(a-Si)膜。作为a-Si膜形成的原料气体，能够列举例如SiH4、乙硅烷(Si2H6)等。
因为在利用PECVD形成的a-Si膜中含有氢，所以在约500℃下进行用于降低a-Si层中的氢浓度的处理(脱氢处理)。此外，还可以不进行脱氢处理，而涂敷金属催化剂，进行用于CG-硅化的前处理。接着，进行激光退火，通过使a-Si膜熔融、冷却和固化，形成p-Si(聚硅)膜。作为激光，能够使用准分子激光。此时，因为在基板10的整个面上配置有底涂膜11，所以激光照射引起的热扩散在基板10上变得均匀，从而能够提高多晶硅(p-Si膜)的结晶性。在p-Si膜的形成中，作为激光退火的前处理，还可以进行固相结晶化的热处理。接着，利用四氟化碳(CF4)气体进行干蚀刻，对p-Si膜进行图案形成，形成半导体层13a、13b和辅助电容上电极13c。
(5)第二绝缘膜的形成工序
接着，利用使用TEOS气体作为原料气体的PECVD法等，形成由氧化硅构成的第二绝缘膜14。另外，作为第二绝缘膜14，还可以使用SiON膜等，第二绝缘膜14的材料只要是绝缘材料即可，并无特别限定。
(6)离子掺杂工序
为了对Nch(沟道)的TFT和Pch(沟道)的TFT的阈值电压施加偏置，在半导体层13a和13b的整个面上进行离子掺杂。这是因为，在基板10上成膜的硅的阈值电压整体向负方向偏移，通过在半导体层13a和13b的整个面上掺杂硼等3价的原子，能够最恰当地调整Pch的TFT的阈值电压。另外，在不需要控制Pch的TFT的阈值电压的情况下，也可以不进行该掺杂。
(7)杂质注入工序(Nch的TFT区域)
为了控制Nch的TFT的阈值，利用光刻法等，以抗蚀剂膜覆盖Pch的TFT的形成区域后，在半导体层13a和/或13b中的Nch的TFT的栅极区域(沟道区域)，利用离子掺杂法等掺杂硼等3价的原子。向栅极区域的掺杂是为了Nch的TFT和Pch的TFT的阈值调整，由此，进行Nch的TFT的阈值的调准。此外，通过进行向该栅极区域的掺杂，能够提高栅极区域的电传导性。
(8)第二栅极电极的形成工序
利用溅射法等，依次形成氮化钽(TaN)膜和钨(W)膜。接着，在利用光刻法将抗蚀剂膜图案形成为期望的形状后，通过蚀刻形成由TaN/W叠层膜构成的第二栅极电极19a。
(9)LDD结构的形成工序
首先，在形成第二绝缘膜14之后，在第二绝缘膜14上涂敷抗蚀剂。然后，将第一栅极电极19b作为自调整技术的掺杂掩模使用，进行背面曝光。通过使用自调整技术，能够进行无对准错位的离子注入，还能够减少一个在曝光中使用的光掩模。接着，除去已被曝光的部分的抗蚀剂，从基板10的前面侧，在底栅型TFT的沟道区域与漏极区域及源极区域之间进行低浓度的离子注入。然后，在后面说明的(11)源极和漏极区域的形成工序中，在第二绝缘膜14上涂敷抗蚀剂并进行图案形成，并且从前面侧使用光掩模形成源极和漏极区域，则低浓度掺杂物区域21被形成，从而形成LDD结构。通过形成LDD结构，能够缓和沟道内部的电场强度，并能够提高晶体管的可靠性。在与底栅型TFT同时形成用作像素的开关的TFT的情况下，也能够在像素用的TFT中形成LDD结构。
(10)源极和漏极区域的形成工序
接着，为了形成Nch和PchTFT的源极和漏极区域，在利用光刻法将抗蚀剂膜图案形成为期望的形状后，在成为源极和漏极区域的区域中，利用离子掺杂法等在NchTFT中高浓度地掺杂磷等5价的原子，在PchTFT中高浓度地掺杂硼等3价的原子。接着，为了使半导体层13a和13b中存在的杂质离子活化，进行约700℃、5分钟的热活化处理。由此，能够提高源极和漏极区域的电传导性。作为活化的方法，另外还能够列举照射准分子激光的方法等。此外，同时，在成为辅助电容上电极13c的半导体层中高浓度掺杂杂质，并进行热活化处理。
(11)覆盖层的形成工序
接着，利用使用TEOS作为原料气体的PECVD法，在基板10的整个面上形成由SiO2膜构成的覆盖层15。作为覆盖层15的材质，也能够使用SiNX膜、SiON膜等。
(12)层间膜的形成工序
接着，利用使用甲硅烷(SiH4)和氨(NH3)的混合气体等作为原料气体的PECVD法，在基板10的整个面上形成由氮化硅(SiNX)膜构成的第一层间膜16。接着，利用使用TEOS作为原料气体的PECVD法，在基板10的整个面上形成由SiO2膜构成的第二层间膜17。作为第一层间膜16和第二层间膜17的材质，也能够使用SiNX膜、SiON膜等。
(13)接触孔的形成工序
接着，在第二层间膜17上，在利用旋涂法等形成抗蚀剂膜之后，利用光刻法将抗蚀剂膜图案形成为期望的形状，使用氟酸类的蚀刻溶液进行第二绝缘膜14、覆盖层15、第一层间膜16和第二层间膜17的湿蚀刻，形成用于连接源极和漏极电极18、与顶栅型TFT和底栅型TFT的半导体层13a和13b的源极区域和漏极区域的接触孔。在蚀刻中，也可以使用干蚀刻或并用干蚀刻的湿蚀刻。
(14)氢终端化工序
为了进行半导体层13a的沟道部与第二绝缘膜14之间的界面、以及半导体层13b的沟道部与第一绝缘膜12a之间的界面的氢终端化，进行大致400℃、1小时的热处理。另外，氢的供给源为由氮化硅膜构成的第一层间膜16中所含有的氢。
(15)源极和漏极电极的形成工序
接着，利用溅射法等，依次形成钛(Ti)膜、铝(Al)膜、Ti膜。接着，在利用光刻法将抗蚀剂膜图案形成为期望的形状后，利用干蚀刻对Ti/Al/Ti的金属叠层膜进行图案形成，形成源极和漏极电极18。此时，源极和漏极电极18与源极区域和漏极区域分别通过形成在第二绝缘膜14、覆盖层15、第一层间膜16和第二层间膜17上的接触孔导通。
通过以上的工序，能够形成构成驱动电路的TFT和像素的辅助电容。此外，还可以通过这些工序同时形成用作像素的开关的TFT。
在本实施方式的电路基板上，在顶栅型TFT之下设置有底涂膜11和第一绝缘膜12a两层绝缘膜，此外，底涂膜11还能够作为底栅型TFT的底涂膜被利用，进一步，第一绝缘膜12a还能够作为底栅型TFT的栅极绝缘膜被利用。这样，因为在顶栅型TFT的下层设置有两层绝缘膜，所以能够使用SiN等杂质的浸透性低的绝缘膜作为底涂膜11。此外，通过使底涂膜11的膜厚变化，能够防止在顶栅型TFT的下层配置的两层绝缘膜的膜厚受到底栅型TFT的栅极绝缘膜(第一绝缘膜12a)的膜厚的影响。进一步，作为底栅型TFT的栅极绝缘膜(第一绝缘膜12a)，能够使用两层绝缘膜中的上层侧的绝缘膜，因此，作为底栅型TFT的栅极绝缘膜，不使用SiN等膜质通常较差的底涂膜11，而能够使用以TEOS为原料气体的氧化硅膜等膜质较好的绝缘膜。
(实施方式2)
图2是表示实施方式2的电路基板的结构的截面示意图。在实施方式2中，配置有构成驱动电路的底栅型TFT、顶栅型TFT和像素的辅助电容元件，顶栅型TFT也配置在与底栅型TFT重叠的区域。
如图2所示，实施方式2的电路基板在配置有底栅型TFT的区域中配置有底栅型TFT与顶栅型TFT叠层的双栅型TFT，其中，底栅型TFT从基板10一侧起依次叠层底涂膜11、第一栅极电极19d、第一绝缘膜12d和半导体层13d；顶栅型TFT从基板10一侧起依次叠层半导体层13d、第二绝缘膜14d和第三栅极电极20。此外，在第三栅极电极20的上层的基板10的整个面上，从基板10一侧起依次叠层有覆盖层15d、第一层间膜16d和第二层间膜17d。而且，源极和漏极电极18d、与半导体层13d连接。另外，虽然图2中未表示，但是第三栅极电极20经贯通第一绝缘膜12d和第二绝缘膜14d形成的接触孔与第一栅极电极19d连接。因此，能够向栅极电极19d和第三栅极电极20供给相同的信号。此外，在半导体层13d中形成有构成LDD结构的低浓度掺杂物区域21d。另外，在配置有以单体驱动的顶栅型薄膜晶体管的区域中，从基板10一侧起依次叠层有底涂膜11、第一绝缘膜12d、半导体层13e、第二绝缘膜14d、第二栅极电极19e、覆盖层15d、第一层间膜16d和第二层间膜17d。第三栅极电极20能够以与第二栅极电极19e相同的工序形成。此外，在形成辅助电容的区域中，从基板10一侧起依次叠层有底涂膜11、辅助电容下电极19f、第一绝缘膜12d、由与半导体层13d和13e相同工序形成的辅助电容上电极13f、第二绝缘膜14d、覆盖层15d、第一层间膜16d、和第二层间膜17d。此时，第一栅极电极19d和辅助电容下电极19f的膜厚为200nm，第一绝缘膜12d的膜厚为100nm，半导体层13d、13e和辅助电容上电极13f的膜厚为50nm，第二绝缘膜14d的膜厚为50nm，第二栅极电极19e和第三栅极电极20的膜厚为350nm，覆盖层15d的膜厚为50nm，第一层间膜16d的膜厚为250nm，第二层间膜17d的膜厚为700nm。
通过将叠层底栅型TFT和顶栅型TFT的双栅型TFT配置在电路基板上，在双栅型TFT内的顶栅型TFT中的源极-漏极间也流动电流，因此，与仅使用底栅型TFT的情况相比，能够使源极-漏极间流动的电流增大。
(比较例1和2)
图3是表示比较例1和2的电路基板的结构的截面示意图。
如图3所示，比较例1的电路基板的结构除了由膜厚为100nm的氮化硅膜形成的第一绝缘膜12b形成一层，且未配置底涂膜11以外，与实施方式1相同。比较例2的电路基板的结构除了第一绝缘膜12b由膜厚为100nm的氧化硅膜形成以外，与比较例1相同。根据比较例1和2的方式，因为在第一栅极电极19b的下层未配置底涂膜11，所以有可能存在由于来自基板10的杂质的扩散而使杂质混入第一栅极电极19b的问题。此外，因为在第一栅极电极19b的下层未配置底涂膜，所以经由第一绝缘膜12b等的热扩散根据位置而变化，有可能存在例如在用于使半导体层多结晶化的加热工序中使多晶硅的结晶性下降的问题。
在比较例1的方式中，因为第一绝缘膜12b使用氮化硅膜，所以能够抑制杂质从基板10混入半导体层13a和13b等，但是，因为一般比使用TEOS形成的氧化硅膜的绝缘性差，进一步与使用氧化硅膜的情况相比，与半导体层13a和13b的界面状态并不良好，所以有可能存在晶体管特性下降的问题。
在比较例2的方式中，因为第一绝缘膜12b使用氧化硅膜，所以与以相同膜厚形成氮化硅膜的情况相比，栅极绝缘膜的绝缘性提高。但是，氧化硅膜的抑制杂质扩散的效果比氮化硅膜更低，因此有可能存在杂质通过第一绝缘膜12b，向半导体层13a、13b和辅助电容上电极13c等扩散，使半导体层13a、13b和辅助电容元件的特性下降的问题。
本申请以2007年8月9日提出的日本专利申请2007-208372号为基础，基于巴黎公约或进入国的法规主张优先权。该申请的内容全部作为参照被引入本申请中。

Claims (7)

1.一种电路基板，其在基板上设置有从基板侧起叠层第一栅极电极、第一栅极绝缘膜和第一半导体层的底栅型薄膜晶体管，和从基板侧起叠层第二半导体层、第二栅极绝缘膜和第二栅极电极的第一顶栅型薄膜晶体管，该电路基板的特征在于：
该电路基板在基板与第一顶栅型薄膜晶体管的第二半导体层之间具有2个以上的绝缘膜，
该2个以上的绝缘膜包括：配置在基板与底栅型薄膜晶体管的第一栅极电极之间的底涂膜、和底栅型薄膜晶体管的第一栅极绝缘膜。
2.如权利要求1所述的电路基板，其特征在于：
在所述电路基板中，底栅型薄膜晶体管的第一栅极绝缘膜与第一顶栅型薄膜晶体管的第二栅极绝缘膜的膜厚不同。
3.如权利要求2所述的电路基板，其特征在于：
在所述电路基板中，底栅型薄膜晶体管的第一栅极绝缘膜的膜厚大于第一顶栅型薄膜晶体管的第二栅极绝缘膜的膜厚。
4.如权利要求1～3中任一项所述的电路基板，其特征在于：
所述底涂膜包括氮化硅。
5.如权利要求1～4中任一项所述的电路基板，其特征在于：
所述底栅型薄膜晶体管的第一栅极绝缘膜包括氧化硅。
6.如权利要求1～5中任一项所述的电路基板，其特征在于：
在所述电路基板中，在与底栅型薄膜晶体管重叠的区域设置有第二顶栅型薄膜晶体管，所述电路基板具有由底栅型薄膜晶体管和第二顶栅型薄膜晶体管构成的双栅型薄膜晶体管。
7.一种显示装置，其特征在于，包括：
权利要求1～6中任一项所述的电路基板。
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