CN101587460A - 总线信号控制电路和具有该电路的信号处理电路 - Google Patents

Abstract

一种存储器控制单元(21)，根据来自主设备的指令控制向所述从设备写入和从中读取数据。总线诊断线(4)在不经过所述地址总线和控制信号线的情况下直接从总线信号控制电路(2)连接到从设备(3)的总线信号接收端(31)。总线信号异常处理单元(23)将从总线信号控制电路(2)向地址总线和控制信号线输出的输出总线信号与通过总线诊断线反馈的反馈总线信号相比较以便确定差异的存在/不存在。当在总线信号异常处理单元(23)中确定存在差异时，存储器控制单元(21)延长正执行的操作的总线周期。

Description

总线信号控制电路和具有该电路的信号处理电路

技术领域

本发明涉及一种总线信号控制电路，用于经由总线在诸如CPU之类的主设备和诸如存储电路或输入/输出电路之类的从电路之间执行发送和接收数据、地址和控制信号，并且涉及一种具有所述总线信号控制电路的信号处理电路。

背景技术

通常，微计算机由CPU、存储器和外围I/O配置。目前，微计算机设备在许多领域中使用，并且受周围环境影响所引起的微计算机设备的错误操作对社会产生了严重影响。为此，提供了各种方法作为对存储器的错误操作的保护措施。

在诸如CPU之类的主设备和诸如存储器之类的从设备之间的接口信号线包括诸如地址总线和数据总线之类的总线信号线，以及诸如芯片使能线和读取/写入线之类的控制信号线。

当噪声等与信号线上的信号混合时，出现数据错误或地址错误，使得所述设备可能错误地操作。

通常，作为防止错误操作的防范措施，通过添加奇偶校验位或ECC对数据错误执行错误校正。还通过添加奇偶校验位对地址错误执行错误校正。

当主设备和存储器在物理上彼此分离时，例如当要安装的印刷电路板彼此不同并通过主板接线时，由主设备添加奇偶校验位，并且在安装有存储器的主板侧上暂时存储(锁存)地址和数据信息之后执行奇偶校验。在这种情况下，使用这样一种方法，所述方法当检测到地址错误时禁止在安装有存储器的主板侧上访问所述存储器。

通常，还执行以下方法。即当出现地址错误时，响应于读取访问不止一次地读取相同的地址，并且确认所读取的数据是否彼此相匹配以便避免从错误地址所读取的数据被读取。

此外，在写入访问中，想要的地址数据可能未被写入。在这种情况下，作为防止错误操作的防范措施，通过读回所写入的地址数据来检查想要的地址数据是否可以被正常写入。例如在日本专利申请公开No.11-45214中公开了如果想要的数据无法被读回(读回错误)那么使CPU输出用来再次写入数据的指令的技术。

在日本专利申请公开No.11-167530中公开了一种技术，即便通过立刻改变总线信号的比特状态在总线信号中出现噪声，该技术也可防止所述总线信号受噪声的影响而被错误地识别。此技术是信号控制电路技术，用于抑制造成DRAM地址错误的噪声。

依照该技术，把从信号控制电路向动态RAM连续输出的两个地址的信号彼此相比较以便延迟控制信号。为此，可以在除其中出现噪声的周期之外的周期中读取地址信号。因此，描述了可以防止把错误的地址指定到动态RAM。

然而，在日本专利申请公开No.11-45214中公开的地址错误处理中，在这两种情况下，通过奇偶校验或读回校验来检测总线异常。所检测的地址错误信息被暂时存储在存储器中，继而由CPU通过错误处理过程来处理。因此，对于错误处理来说，不利地是，要求对应于两个或更多步骤的时间。

此外，当主设备和存储器在物理上彼此分离时，从主设备(CPU)端所发送的地址数据可能无法由接收端上的从设备(存储器)正常接收。在这种情况下，在最初应当写入数据的地址出现地址错误，并且在错误的地址上写入该数据。在这种情况下，不利地是，所写入的数据有可能存在于错误地址的存储器中。

依照专利文献2，尽管有益地控制了造成地址错误的总线噪声，但无法控制由外部噪声的感应所导致的地址错误。

发明内容

已经利用本发明来解决以上问题，并且本发明的目的在于提供一种总线信号控制电路，其可以可靠地检测由感应到信号处理电路的总线或控制信号线的噪声引起的地址错误，以便可以执行高速错误处理；并且本发明还提供一种具有所述总线信号控制电路的信号处理电路。

为了实现以上目的，依照本发明一个实施例，提供了一种总线信号控制电路2，所述总线信号控制电路2被连接在用于控制发送或接收数据的主设备和用于存储所述数据的从设备之间，所述总线信号控制电路2通过地址总线和控制信号线被连接到所述从设备，并且控制通过所述地址总线和控制信号线所发送或接收的总线信号，所述总线信号控制电路2包括：总线诊断线，在不经过所述地址总线和控制信号线的情况下直接连接到从设备的总线信号接收端；存储器控制单元，用于根据来自所述主设备的指令控制向所述从设备写入和从中读取数据；和总线信号异常处理单元，用于把从所述总线信号控制电路向所述地址总线和控制信号线输出的输出总线信号与通过所述总线诊断线反馈的反馈总线信号相比较以便确定差异的存在/不存在，其中当在总线信号异常处理单元中确定存在差异时，所述存储器控制单元延长正执行的操作的总线周期。

依照本发明，可以提供一种总线信号控制电路和具有所述信号控制电路的信号处理电路，所述总线信号控制电路可以可靠地检测由感应到信号处理电路的总线的噪声引起的地址错误，以便可以执行高速错误处理。

附图说明

并入说明书并构成说明书一部分的附图图示了本发明的实施例，并且连同上面给出的总体描述以及下面给出的实施例的详细描述，用来解释本发明的原理。

图1是依照本发明的总线信号控制电路的框图；

图2A和2B示出了依照本发明的信号处理电路的总线诊断线的实施例；

图3A和3B是用于解释依照本发明的总线信号控制电路的检测原理和总线信号处理电路的操作的示意图；

图4是依照本发明的总线信号控制电路的详细框图；

图5A和5B是用于解释依照本发明的总线信号异常处理单元的操作的示意图；

图6是用于解释在依照本发明的总线信号异常处理单元中的屏蔽信号的操作的示意图；

图7是用于解释依照本发明的总线信号异常处理单元的另一操作的示意图；

图8是用于解释依照本发明的错误地址处理单元的配置的示意图；和

图9A和9B是用于解释依照本发明的错误地址处理单元的操作的示意图。

具体实施方式

下面将参考附图描述本发明的实施例。图1示出了依照本发明的信号处理电路100的总体配置。

首先将描述总体配置。此后，将描述各单元的细节配置和操作。在这种情况下，主设备1由CPU配置，并且从设备3由诸如SRAM之类的一个或多个存储器配置。下面将描述其中通过依照本发明的总线信号控制电路2向从设备3中写入或从其中读取数据的情况。

信号处理电路100的配置包括用于控制发送/接收数据的主设备1、用于存储在从设备3和主设备之间交换的数据的从设备3以及用于根据来自所述主设备1的指令控制被输出到所述从设备3的总线信号的总线信号控制电路2。

总线信号控制电路2包括总线诊断线4、存储器控制单元21、错误地址处理单元22和总线信号异常处理单元23。用于连接总线信号控制电路2和从设备3的地址线和控制线被连接到从设备3的接收端31。如稍后所描述，总线诊断线4是从接收端31接线到总线信号控制电路2的反馈端25的信号线。从总线信号控制电路2经由接收端31延伸到反馈端25的线路被形成为“单行程连续线”。存储器控制单元21在主设备1的指令下控制向从设备3的数据写入或从中的数据读取。总线信号异常处理单元23把从总线信号控制电路2向地址线和控制线输出的输出信号与经由总线诊断线4反馈到反馈端25的反馈信号相比较以便确定差异的存在/不存在。当确定存在差异时，总线信号异常处理单元23产生用于延长正执行的操作的总线周期的等待信号。

错误地址处理单元22包括错误地址寄存器22a，用于暂时存储在从总线信号异常处理单元23输出“存在差异信号”时所获得的错误地址数据，还包括地址比较单元22b，用于把暂时存储的地址与接下来将执行的指令的地址相比较，以便产生例如用于删除下一指令的信号，使得所述错误地址数据不被使用。

下面将描述依照本发明的总线信号控制电路2的各单元的配置。存储器控制单元21包括存储器控制电路21c，用于根据来自主设备1的指令来控制总线信号(地址信号和控制信号)，以向从设备3写入数据或从中读取数据；还包括基准时钟信号产生电路21a，用于产生用来发送总线信号的总线周期的基准时钟信号Ck；还包括总线周期计数器电路21b，用于根据基准时钟信号Ck来产生总线周期信号TCkbc。

总线信号异常处理单元23包括总线信号比较单元23a，用于把从总线信号控制电路2向地址线和控制线输出的总线信号与经由总线诊断线4反馈到反馈端25的反馈信号相比较，以便检测差异的存在/不存在；还包括等待信号产生单元23b，用于当总线信号比较单元23a输出用于表示存在差异的信号时，产生用于延长正执行的操作的总线周期的等待信号。

下面将参考图2A和2B描述总线诊断线4。在图2A和2B所示出的信号处理电路100中，主设备1、总线信号控制电路2和从设备3可以被安装到一个芯片或不同的印制电路板上。

总线诊断线4可以是芯片上的图案或电路板之间的线路。例如，当从设备3的存储器是静态随机存取存储器(SRAM)时，地址线(地址总线)、控制线和数据线(数据总线)中的每个包括大量线路。总线诊断线4是从从设备3的接收端31延伸到总线信号控制电路2的反馈端25的信号线。地址线、控制线和总线诊断线4被配置成从发送端24经由接收端31延伸到反馈端25，作为单行程连续线。更具体地说，总线诊断线4在不经过地址总线或控制信号线的情况下直接连接到从设备3的接收端31。

在图2A中所示出的信号符号代表通用SRAM中的符号。经由地址线所发送的信号由Add＊表示，并且当在SRAM中写入或从中读取数据时在控制线上发送的信号由CE1、CE2、R/W、OE、UB和LB来表示。添加有横条的符号代表负逻辑(低电平有效)信号。控制信号R/W代表读取信号或写入信号。当信号R/W处于低电平时，有效(低电平)输出使能信号OE表示读取操作，并且无效(高电平)输出使能信号表示写入操作。

在制造商的数据手册中通常描述了各信号。在每种情况下将详细描述用于解释本发明所需的部分。通过向反馈信号的符号的头部添加FB来将从总线信号控制电路2所发送的信号和经由总线诊断线4反馈的反馈信号彼此区分开来。

在图2B中，从发射端24延伸到接收端31的信号线由实线表示，并且用于经由接收端31返回到反馈端25的信号的反馈信号线由点划线来表明。即便如图2B所示从设备3包括多个存储器3a、3b和3c，信号线也像单行程连续线那样布置，并且用于将被发送或接收的信号的信号线彼此邻近地布置，由此防止外部噪声容易地被感应到总线诊断线4上。

在本发明中，在发送端由总线信号异常处理单元23将发送的信号和反馈的信号彼此相比较，以便确定是否执行了正常的发送。

下面将参考图1、3A和3B来描述具有以上配置的依照本发明的信号处理电路的操作原理。图3A示出了由依照本发明的总线信号控制电路2产生的信号的时间图。

总线周期信号TCkbc表明地址变换，并且把基准时钟信号Ck的10次计数表示为一个总线周期(一个访问周期)。此总线周期是用于充当主设备1的CPU的指令信号O的总线周期，并且在存储器控制单元21中产生。

在此总线周期中，根据计数器电路21b的值(总线周期BC的值)来产生预设的地址信号Address和控制信号(在这种情况下，芯片使能信号CEa/CEb和写入或读取信号R/W，UB和LB)。

在这种情况下，如图3B所示，当检测到在发送的总线信号(图3B中的地址信号)和反馈的总线信号的任何相应比特之间的差异时，总线信号异常处理单元23产生等待信号Ws以向存储器控制单元21通知所述等待信号Ws。

此时，存储器控制单元21把在检测的定时开始的总线周期延长时段Tw。在图3B中所示出的读取或写入控制信号R/W的虚线表明当没有出现噪声时所获得的正常信号波形。在实施例中，如图3B所示，当出现噪声时，读取或写入控制信号R/W的上升沿与正常上升沿相比被延迟了时段Tw。例如，在数据写入中，在写入信号W的上升沿在存储器中写入数据总线上的数据。

更具体地说，根据发送的信号和由反馈端所接收的信号之间的差异来检测总线信号的异常，来延长总线周期。通过延长总线周期，即便由噪声导致地址错误，也能在地址恢复为正确的值时读取或写入数据。

下面将详细地描述依照本发明的总线信号控制电路2。首先将参考图4到7描述总线信号异常处理单元23，并且接下来将参考图8、图9A和9B描述错误地址处理单元22。

如图4所示，总线信号异常处理单元23包括总线信号比较单元23a、等待信号产生单元23b和I/O缓冲器23c。I/O缓冲器23c把经由总线诊断线4输入的反馈信号FB_Add＊、FE_CE1...转换为适于芯片中的电路的信号，并且输出所述信号作为反馈信号FB_Address，FE_CEa...。通常，芯片中的信号的电平不同于芯片外的信号的电平(芯片中的电压更低)，并且在芯片中可以方便地采用高效的设计。I/O缓冲器23c执行这种电平转换和逻辑转换。在实施例中，假定芯片中的信号的逻辑与芯片外的信号的逻辑相同。

总线信号比较单元23a把从存储器控制电路21c发送的地址信号Address和控制信号CEa...分别与经由I/O缓冲器23c从总线诊断线4接收的反馈地址信号FB_Address和反馈控制信号FB_CEa...彼此相应地进行比较。总线信号比较单元23a输出比较结果作为Cosa和Cosb。比较结果Cosa表示是否检测到在地址信号之间的差异，并且比较结果Cosb表示是否检测到在控制信号之间的差异。

等待信号产生单元23b测量总线信号比较单元23a的比较结果Cosa和Cosb的脉宽。当每个脉宽等于或长于从设备3的预设响应时间(灵敏度)时，等待信号产生单元23b输出“存在差异”信号。

下面将描述总线信号异常处理单元23的各单元的详细配置。

总线信号比较单元23a包括用于检测地址错误的总线信号比较单元A23a1和用于检测控制信号的错误的总线信号比较单元B23a2。

等待信号产生单元23b包括：时间测量单元23b1，用于测量来自总线信号比较单元A23a1的输出信号的脉宽，所述输出信号即用于表明地址错误的存在差异信号(以下将被称为失配脉冲信号Cosa)；锁存电路23b3，用于锁存失配脉冲信号Cosa；和等待信号产生电路A23b5，用于接收来自时间测量单元23b1的输出信号Wma和来自锁存电路23b3的输出信号Loa以便产生等待信号Wsa。

等待信号产生单元23b包括：时间测量单元23b2，用于测量来自总线信号比较单元B23a2的输出信号的脉宽，所述输出信号即用于表明控制错误的存在差异信号(以下将被称为失配脉冲信号Cosb)；锁存电路23b4，用于锁存失配脉冲信号Cosb；和等待信号产生电路B23b6，用于接收来自时间测量单元23b2的输出信号Wmb和来自锁存电路23b4的输出信号Lob以便产生等待信号Wsb。

此外，等待信号产生单元23b包括等待信号合成电路23b7，用于合成来自等待信号产生电路23b5和23b6的等待信号Wsa和Wsb以便产生等待信号Ws。

下面将参考图5A和5B描述具有以上配置的总线信号异常处理单元23的操作。

通常，在常规的总线信号控制电路中，如图5A的时间图所示(但省略了解释本申请不需要的控制信号，如芯片使能CE)，当在发送的总线地址信号(Add＊)上叠加噪声并且写入或读取信号(R/W)上升时，在错误的地址上写入此时所获得的数据(Din)(或从错误的地址读取数据)。

依照本发明的配置，在总线信号比较单元A23a1中，把所发送的地址信号Address与反馈地址信号FB_Address相比较。当信号彼此不同时，输出失配脉冲信号Cosa。因此，如图5B所示，当在总线诊断线4的地址信号FB_Address(FB_Add＊)上叠加噪声时，输出失配脉冲信号Cosa。

图5B中的较下面的时间图示出了紧接着检测到失配脉冲信号Cosa之后的时段A中的放大操作。

更具体地说，总线信号比较单元A23a1把从存储器控制单元21输出的地址总线信号Address与经由总线诊断线4反馈的地址总线信号FB_Address逐位比较。当检测到多个比特所配置的地址总线信号中的任何一对比特之间的失配时，总线信号比较单元A23a1输出失配脉冲信号Cosa。

更具体地说，由于反馈信号FB_Address仅仅是通过经由总线诊断线4对从存储器控制单元21发送的Address信号进行反馈所获得的信号，因此所述反馈信号FB_Address具有与信号Address基本上相同的逻辑。然而，当比较结果表示失配时，可以确定在地址总线的任何线中混入了噪声，并且改变了其逻辑电平。

在这种情况下，如图6所示，由于线路延迟而导致信号Address和反馈信号FB_Address彼此略有不同，所以在其中产生总线周期信号TCkbc的脉冲的间隔中出现失配。因此，在由存储器控制单元21所产生的总线周期信号TCkbc的脉冲产生时段中，屏蔽信号Mk被从存储器控制单元21输入到总线信号比较单元23a，并且屏蔽相应的逻辑操作输出。

返回来解释图4和5，当输出失配脉冲信号Cosa时，时间测量单元A23b1测量失配脉冲信号Cosa的脉宽，以便确定脉宽是否为预定的脉宽或更多。锁存电路23b3锁存失配脉冲信号Cosa并且输出所述信号作为输出Loa。

在总线周期的开始时间点(总线周期信号TCkbc的下降沿)复位来自时间测量单元A23b1和锁存电路23b3的输出Wma和Loa，并且确定在每个总线周期中是否检测到失配脉冲信号Cosa。

锁存电路23b3保持在总线周期中检测到失配脉冲信号Cosa(输出Loa)。时间测量单元A23b1测量其中产生失配脉冲信号Cosa的时间。当失配脉冲信号Cosa持续预定时间时，即从设备3的敏感度(响应时间)或更长，时间测量单元A23b1输出信号Wma。用于测量脉冲时间的时钟信号Ckc是具有高于基准时钟信号Ck的频率的信号。

当总线周期为写入周期(W_AB：低)并且产生来自时间测量单元A23b1的输出Wma(Wma：高)时，等待信号产生电路23b5在基准时钟信号Ck的一个周期的时段内输出等待信号Wsa(高电平信号)。

当总线周期为写入周期时，并且当产生输出Loa时，可以输出等待信号Wsa。然而，为了防止过度的失配检测，测量失配脉冲信号Cosa的脉宽。当产生具有预定脉宽或更大脉宽的脉冲时，如所期望的那样检测到失配。

等待信号Wsa被输入到等待信号合成电路23b7，并且等待信号Ws被从等待信号合成电路23b7发送到存储器控制电路21c。存储器控制电路21c响应于等待信号Ws把总线周期延长时段Tws。

下面将参考图7描述当在“控制信号”中检测到失配时执行的具体操作。即便在控制信号上叠加噪声，总线信号异常处理单元23也可以利用与上述相同的配置来执行错误处理。

总线信号异常处理单元23接收作为被输出到从设备3的控制信号的信号CEa(CE1)、CEb(CE2)和Write，经由总线诊断线4反馈的信号FB_CEa(FB_CE1)、FB_CEb(FB_CE2)和FB_Write(FB_R/W)，以及用于表示总线周期的开始和结束的总线周期信号TCkbc。由总线信号比较单元B23a2检测相应的信号之间的差异。

图7示出了其中在写入周期内在芯片使能信号CE1和CE2上叠加噪声的情况。像地址错误一样，控制信号的错误由总线信号比较单元B23a2检测，并且输出失配脉冲信号Cosb。来自时间测量单元23b2的输出Wmb和来自锁存电路23b4的输出Lob被输入到等待信号产生电路B23b6，所述时间测量单元23b2用于测量失配脉冲信号Cosb的脉宽。在等待信号产生电路B23b6中，对于基准时钟信号Ck的一个周期的时段来说产生等待信号Wsb。

来自等待信号合成电路23b7的等待信号Ws被发送到存储器控制电路21c，并且存储器控制电路21c把总线周期延长了时段Tws。

如上所述，依照总线信号异常处理单元23，把从存储器控制单元21发送的地址信号与经由总线诊断线4反馈的地址信号相比较以便检测地址错误，并且延长总线周期。因此，可以减少在错误的地址写入数据的事件或从错误的地址读取数据的事件出现的频率。

在出现地址错误时，可以减少由在控制信号(芯片选择CE，读取/写入信号R/W，UB，或LU)上叠加噪声等所导致的执行错误访问的频率。

测量地址信号的失配时间。当失配时间等于或短于从设备3作出响应的时间时，因为提供了忽略失配时间的时间测量单元，所以可以避免总线周期被不必要地延长。

下面将参考图8、图9A和9B描述错误地址处理单元22的细节。错误地址处理单元22包括用于当总线信号异常处理单元23检测到地址错误时防止可能存在于该地址的错误数据被存储器控制单元21读取的功能。

错误地址处理单元22包括错误地址寄存器22a和地址比较单元22b，用于当在总线信号异常处理单元23上产生“存在差异”信号Cosa时存储多个地址数据。

如图8所示，地址比较单元22b包括比较单元22b1和处理单元22b2。比较单元22b1将在下一总线周期内将由存储器控制单元21访问的地址数据“Next Add”与在错误地址寄存器22a中存储并且在此总线周期内检测的地址数据EAdd相比较。当比较单元22b1检测到在下一总线周期内存在对与地址EAdd相同的地址的写入指令时，处理单元22b2产生清除信号Rcl，用于清除错误地址寄存器22a所存储的地址数据EAdd。当处理单元22b2检测到存在用于在与地址EAdd相同的地址上读取数据的读取指令时，所述处理单元22b2产生用于删除所述读取信号的“下一读取指令Dse”信号。

在解释具有以上配置的错误地址处理单元22的详细操作之前，下面将参考图4描述等待信号产生单元23b，所述等待信号产生单元23b产生用于把数据写入到错误地址寄存器22a中的捕捉脉冲信号CatchP。

等待信号产生单元23b包括用于从地址错误产生捕捉脉冲信号CatchP(a)的等待信号产生电路A23b5和用于从控制信号错误产生捕捉脉冲信号CatchP(b)的等待信号产生电路A23b6。

由于所有操作彼此类似，所以下面将再次参考图4以及图9A和9B中的时间图描述当检测到地址错误时等待信号产生电路23b5执行的操作。图9A和9B示出了其中在靠近写入信号W的上升沿的时段内在地址信号FB_Address中检测到噪声，并且所述写入信号W在产生等待信号Wsa之前上升的情况。在这种情况下，可能在从设备(SRAM)3的错误地址上写入数据。

等待信号产生电路23b5从存储器控制单元21接收读取/写入周期信号R_AB/W_AB、基准时钟信号Ck、来自时间测量单元23b1的输出Wma、来自锁存电路23b3的输出Loa以及总线信号比较单元A23a1的失配脉冲信号Cosa。读取/写入周期信号R_AB/W_AB表示总线周期是写入周期还是读取周期，并且是在一个总线周期内不会改变的信号。失配脉冲信号Cosa基本上直接经过等待信号产生电路A23b5并且被输出作为信号CatchP(a)。

当总线信号比较单元A23a1检测到在地址信号Address和反馈地址信号FB_Address之间的失配时，总线信号比较单元A23a1输出失配信号Cosa。由于信号FB_Address是由包括多个信号线的地址总线所发送的信号，所以可以按略微不同的定时在多个地址线上叠加脉冲串噪声。在这种情况下，如图9A所示，产生多个失配脉冲信号Cosa。因此，如图9A所示，等待信号产生电路23b5输出多个捕捉脉冲信号CatchP(a)。

此时，响应于信号CatchP(a)在错误地址寄存器A22a中写入被输入到总线信号比较单元A23a1的FB_Address。在此例子中，由于输出多个捕捉脉冲信号CatchP，所以在错误地址寄存器A22a中存储多个错误地址。

将详细描述错误地址处理单元22的配置和操作。

错误地址寄存器22a包括多个寄存器。错误地址寄存器22a接收信号FB_Address、捕捉脉冲信号CatchP(a)和清除信号Rcl并且存储例如在捕捉脉冲信号CatchP(a)的上升沿的信号FB_Address的值。如图9A中的时间图所示，错误地址寄存器22a根据清除信号Rcl来复位指定的寄存器的内容。

在错误地址处理单元22处接收到来自等待信号产生电路A23b5的捕捉脉冲信号CatchP(a)之后，地址比较单元22b接收存储器控制单元21在下一总线周期n-1内执行访问时所使用的地址数据“NextAdd”。地址比较单元22b接收“Next R_AB/W_AB信号”和从错误地址寄存器22a输出的一个或多个错误地址值EAdd，所述“Next R_AB/W_AB信号”表示由存储器控制单元21在下一总线周期内执行的读取访问或写入访问。

地址比较单元22b将“Next Add”与一个或多个错误地址值EAdd相比较。当Next Add与错误地址值EAdd中的任何一个相匹配时，并且当下一访问周期是读取访问时，地址比较单元22b向存储器控制单元21输出如图9A中的时间图所示的下一指令读取禁止信号Dse。当Next Add与错误地址值EAdd中的任何一个相匹配时，并且当下一访问周期是写入访问时，地址比较单元22b向错误地址寄存器22a输出如图9A中的时间图所示的清除信号Rcl。

因此，当向与存储在错误地址寄存器22a中的错误地址相同的地址执行写入访问时，借助正确的写入访问来更新潜在的错误数据。此时，地址比较单元22b复位(擦除)在错误地址寄存器22a中所存储的相应的错误地址信息。

当对与存储在错误地址寄存器22a中的多个地址之一相同的地址执行读取访问时，地址比较单元22b向存储器控制单元21通知可能读取潜在的错误数据。在这种情况下，主机(程序，管理员等)可以停止系统而不执行读取操作，可以执行读取操作并且丢弃读取的数据，或者可以直接使用读取的数据。

由于主设备1和从设备3具有不同的布局空间，所以假定在错误地址寄存器22a中所存储的地址不同于实际上被输入到从设备3的地址。

为此，可以布置错误地址确定单元(未示出)，所述错误地址确定单元用于向存储器控制单元21通知：具有接近于存储的错误地址的比特逻辑的比特逻辑的“Next Add”是可疑的。利用以上配置，当访问其比特在逻辑上接近于在错误地址寄存器22a中存储的地址值的地址时，也可以对读取潜在的错误数据输出警报。

本发明不限于以上实施例，并且在不脱离本发明的精神和范围的情况下可以实现对本发明的各种修改。例如，从设备不限于SRAM，并且可以使用用于延长总线周期的DRAM。取决于主设备和从设备的尺寸和大小以及设备的响应速度，希望布置最优的总线诊断线。

本领域技术人员将容易地想到其他的优点和修改。因此，在其更广阔方面中的本发明不局限于这里所示出并描述的具体细节和代表性实施例。据此，在不脱离由所附权利要求及其等效物所定义的总的发明原理的精神或范围的情况下可以进行各种修改。

Claims (8)

1.一种总线信号控制电路(2)，被连接在用于控制数据的发送或接收的主设备和用于存储所述数据的从设备之间，通过地址总线和控制信号线被连接到所述从设备，并且控制通过所述地址总线和控制信号线所发送或接收的总线信号，其特征在于包括：

总线诊断线(4)，在不经过所述地址总线和控制信号线的情况下直接连接到从设备(3)的总线信号接收端(31)；

存储器控制单元(21)，用于根据来自所述主设备的指令控制对所述从设备的数据写入和读取；以及

总线信号异常处理单元(23)，用于把从所述总线信号控制电路(2)向所述地址总线和控制信号线输出的输出总线信号与通过所述总线诊断线反馈的反馈总线信号相比较，以便确定差异的存在/不存在，其中

当在所述总线信号异常处理单元(23)中确定存在差异时，所述存储器控制单元(21)延长正执行的操作的总线周期。

2.如权利要求1所述的控制电路，其特征在于所述存储器控制单元(21)包括：存储器控制电路(21c)，用于当根据来自所述主设备的指令向所述从设备中写入或从中读取数据时产生总线信号；基准时钟信号产生电路(21a)，用于产生发送所述总线信号的总线周期的基准时钟信号；以及总线周期计数器电路(21b)，用于根据所述基准时钟信号产生总线周期信号，

当所述总线周期计数器电路(21b)从总线信号异常处理单元(23)接收到用于表示存在差异的信号时，所述总线周期计数器电路(21b)将正执行的操作的总线周期延长预定时间，并且

所述存储器控制电路(21c)根据延长的总线周期产生总线信号。

3.如权利要求1所述的控制电路，其特征在于所述总线信号异常处理单元(23)进一步包括：

第一总线信号比较单元(A23a1)，用于把从所述存储器控制电路(21c)发送的地址信号与通过所述总线诊断线反馈的反馈地址信号相比较来确定是否存在差异；

第二总线信号比较单元(B23a2)，用于把从所述存储器控制电路(21c)发送的控制信号与通过所述总线诊断线反馈的反馈控制信号相比较来确定是否存在差异；以及

信号产生电路(23b)，用于测量在第一和第二总线信号比较单元之一中确定存在差异的时间段，并且当存在差异的时间段不小于从设备的响应时间时产生存在差异信号Ws。

4.如权利要求1所述的控制电路，其特征在于进一步包括错误地址处理单元(22)，其中所述错误地址处理单元(22)进一步包括：

错误地址寄存器(22a)，用于当所述总线信号异常处理单元(23)检测到差异时，存储此时所获得的反馈地址作为第一地址；以及

地址比较单元(22b)，用于将由所述存储器控制电路(21c)在下一总线周期内访问的第二地址与存储的第一地址相比较，当所述第一和第二地址彼此相匹配时，命令所述存储器控制单元(21)在下一总线周期是写入周期时清除所存储的第一地址，并且当下一总线周期是读取周期时，命令所述存储器控制单元使所述读取周期被禁止。

5.如权利要求4所述的控制电路，其特征在于所述错误地址处理单元(22)包括错误地址数据确定单元，用于确定第二地址的比特逻辑是否类似于在错误地址寄存器中存储的第一地址的比特逻辑，并且当所述比特逻辑彼此类似时，向存储器控制电路给出警告。

6.一种信号控制电路(100)，包括用于控制数据的发送和接收的主设备、用于存储所述数据的从设备、和总线信号控制电路，所述总线信号控制电路被连接在所述主设备和从设备之间，通过地址总线和控制信号线被连接到所述从设备，并且控制通过所述地址总线和控制信号线发送或接收的总线信号，所述总线信号控制电路特征在于包括：

总线诊断线，在不经过所述地址总线和控制信号线的情况下直接连接到从设备的总线信号接收端；

存储器控制单元，用于根据来自所述主设备的指令控制对所述从设备的数据写入和读取；以及

总线信号异常处理单元，用于把从所述总线信号控制电路向所述地址总线和控制信号线输出的输出总线信号与通过所述总线诊断线接收的接收总线信号相比较，以便确定差异的存在/不存在，其中

当在总线信号异常处理单元中确定存在差异时，所述存储器控制单元延长正执行的操作的总线周期。

7.如权利要求6所述的控制电路，其特征在于所述存储器控制单元(21)包括：用于产生总线信号的存储器控制电路(21c)，根据来自所述主设备的指令在所述从设备中写入数据或从中读取数据；基准时钟信号产生电路(21a)，用于产生发送所述总线信号的总线周期的基准时钟信号；以及总线周期计数器电路(21b)，用于根据所述基准时钟信号产生总线周期信号，

当所述总线周期计数器电路(21b)从所述总线信号异常处理单元(23)接收到表示存在差异的信号时，所述总线周期计数器电路(21b)把正执行的操作的总线周期延长预定时间，并且

所述存储器控制电路(21c)根据延长的总线周期产生总线信号。

8.如权利要求6所述的控制电路，其特征在于所述主设备是CPU，并且所述从设备是SRAM。

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