CN101552036A - 具有哑单元的快闪存储设备及其操作方法 - Google Patents

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Abstract

本发明涉及一种具有哑单元的快闪存储设备及其操作方法。公开了一种具有多个串的快闪存储设备，其中每个串包括多个第一存储单元和多个第二存储单元。每个串中的多个第二存储单元中的一个第二存储单元被设置为编程状态，其余第二存储单元被设置为擦除状态。

Description

具有哑单元的快闪存储设备及其操作方法
优先权
本申请要求于2008年3月31日向韩国知识产权局提交的、申请号为No.10-2008-0029876的申请的优先权，该在先申请的内容以引用的方式并入本文。
技术领域
本发明的实施例涉及快闪存储设备。更具体地，本发明的实施例涉及使用哑单元(dummy cell)的快闪存储设备的编程校验方法。
背景技术
具有传统全位线(ABL)结构的快闪存储设备能够一次对所选字线和所有位线的存储单元进行编程。一般来说，ABL快闪存储设备对于被编程的单元执行两次校验和读取操作，因为，当相同的字线中存在相邻的被编程或被擦除的单元时，由于相邻位线之间的耦合电容，可能会发生不正确的读取操作。另外，与所有位线公共相连的电源的偏置电压保持恒定。具有ABL结构的快闪存储设备的示例公开在2006年4月4日公布的美国专利No.7,023,736中，其全部内容通过引用而被合并于此。
由于连续的校验或读取操作，具有ABL结构的快闪存储设备的编程校验和/或读取次数可能会增加。
发明内容
本发明的一方面提供了一种具有多个串的快闪存储设备，其中每个串包括若干第一存储单元和若干第二存储单元。在每个串中的若干第二存储单元中的一个第二存储单元被设置到编程状态，而其余第二存储单元被设置到擦除状态。该若干第二存储单元可以是哑单元。
本发明的另一方面提供了一种操作具有多个串的快闪存储设备的方法。该操作方法包括同时对所述串进行预充电，每个串具有若干第一存储单元和若干第二存储单元。该操作方法还包括读出该多个串的第一串以及读出该多个串的第二串。在每个串中的若干第二存储单元中的一个被设置到编程状态，而其余第二存储单元的每个被设置到擦除状态。
附图说明
下面将参照附图对本发明的实施例进行描述，其中除非特别说明，贯穿各个附图，相似的参考数字指代相似的部件。
图1是示出根据本发明的示范性实施例的快闪存储设备的框图；
图2是示出根据本发明的第一示范性实施例的快闪存储设备的多个串的一部分的电路图；
图3是示出根据本发明的示范性实施例的图2所示的哑单元的编程序列的流程图；
图4是示出根据本发明的示范性实施例的快闪存储设备的校验操作的时序图；
图5是示出根据本发明的示范性实施例的与图2所示的哑单元的多电平单元(MLC)编程操作对应的阈值电压分布的图；
图6是示出根据本发明的示范性实施例的与图2所示的哑单元的单电平单元(SLC)编程操作对应的阈值电压分布的图；
图7是示出根据本发明的第二示范性实施例的快闪存储设备的多个串的一部分的电路图；
图8是示出根据本发明的第三示范性实施例的快闪存储设备的多个串的一部分的电路图；
图9是示出根据本发明的各个示范性实施例的快闪存储系统的框图。
具体实施方式
下面将参照附图更完整地描述本发明，附图示出了本发明的示范性实施例。但是，本发明可以被实施为各种不同的形式，并且不应当被理解为仅仅局限于所示出的实施例。相反，提供这些实施例作为示例，以向本领域技术人员传达本发明的构思。因此，对于本发明的一些实施例，将不再描述公知过程、元件和技术。在整个附图和所写的说明书中，相似的参考数字将被用于指代相似的元素。
图1是示出根据本发明的示范性实施例的快闪存储设备的框图。
参照图1，所述实施例示出了具有全位线(ABL)结构的快闪存储设备。也就是说，快闪存储设备100被配置为同时对所选字线和所有位线的存储单元进行编程，并且通过以段为单位读取被编程的单元的多个段。例如，ABL快闪存储设备可以同时编程8K字节的数据，并且可以通过两次操作来校验或读取8K字节的被编程的数据，其中每次对4K字节的数据执行操作。
快闪存储设备100包括多个串10、页缓冲器20、行解码器30和控制逻辑40。在所述实施例中，串10的每一个包括第一和第二哑单元DC1和DC2和多个正常单元。页缓冲器20被用于向串10写入数据或从串10读取数据。行解码器30从例如存储器控制器(未示出)的外部设备接收地址ADDR。行解码器30响应于接收到的地址ADDR选择与串10相连的字线中的一条。控制逻辑40控制页缓冲器20的写入和读取操作。
在本发明的各个实施例中，包括在串10的每个中的哑单元的数目与读取频率相同。例如，如上所述，快闪存储设备100可以在编程操作中同时在存储单元中编程8K字节的数据，并且在读取操作中读取两次所编程的单元，每次读取4K字节的数据，因而读取频率为2。因此，在示范性实施例中，串10的每个包括两个哑单元。换句话说，在实施例中，在每个串10中存在N个哑单元，每个串10被读取N次。
图2是示出根据本发明的第一示范性实施例的快闪存储设备(例如图1所示的快闪存储设备)中的串的一部分的电路图。
参照图2，代表性串10被示出为包括第一到第四位线BL1到BL4，每条位线连接到具有两个哑单元的相应串。也就是说，第一位线BL1连接到包括第一和第二哑单元DC1和DC2的串10；第二位线BL2连接到包括第三和第四哑单元DC3和DC4的串10；第三位线BL3连接到包括第五和第六哑单元DC5和DC6的串10；第四位线BL4连接到包括第七和第八哑单元DC7和DC8的串10。
第二、第三、第六和第七哑单元DC2、DC3、DC6和DC7处于编程状态(用“P”表示)，第一、第四、第五和第八哑单元DC1、DC4、DC5和DC8处于擦除状态(用“E”表示)。下面将参照图3更完整地描述第一到第八哑单元DC1到DC8的编程操作，并且参照图4更完整地描述包括图2中的哑单元的串10的校验操作。
根据实施例，第一到第八哑单元DC1到DC8被安排成位于正常单元之间的两个哑单元的组(例如，DC1和DC2、DC3和DC4、DC5和DC6、DC7和DC8)。根据本发明的替换实施例的哑单元的其它布置被示出在图7和图8中。
图3是示出根据本发明的示范性实施例的图2所示的哑单元的编程序列的流程图。
参照图1和3，根据示范性实施例的快闪存储设备执行擦除操作，其中连接到第一到第四位线BL1到BL4的串10中的单元被擦除(步骤S01)。在步骤S02中，对于被擦除的单元执行擦除校验操作。在步骤S03中，快闪存储设备100检查被擦除的单元是否具有预定阈值电压。当被擦除单元中的至少一个被确定为具有预定阈值电压时，该进程返回到步骤S01以重复该擦除和擦除校验操作。当所有单元已被校验为已被擦除时，该进程进行到步骤S04，其中第一、第三、第五和第七哑单元DC1、DC3、DC5和DC7被编程。然后，在步骤S05中，第二、第四、第六和第八哑单元DC2、DC4、DC6和DC8被编程。
图4是示出根据本发明的示范性实施例快闪存储设备的校验操作的时序图。
在所述实施例中，快闪存储设备同时对具有连接到所选字线和所有位线的串10的存储单元进行编程，并且通过执行两次校验操作来对连接到所有位线的被编程的存储单元进行校验，第一次对被编程的存储单元的一半进行校验，第二次对被编程的存储单元的另一半进行校验，下面将更完整地进行描述。
参照图1到4，在时间段T1期间，第一和第二位线BL1和BL2被初始化到地电压GND。为了读出第一位线BL1，包括连接到第一位线BL1的串10的第一哑单元DC1的字线D_WL1被提供有地电压GND，包括连接到第一位线BL1的串10的第二哑单元DC2的字线D_WL2被提供有读电压Vrd。校验电压被施加到所选字线，读电压Vrd被施加到未被选择的字线。
在本发明的示范性实施例中，读电压Vrd高于各个单元的阈值电压。因而，通过在第一位线BL1的读出时间段期间阻止对第二位线BL2的读出来消除第二位线BL2的耦合影响。
在时间段T2期间，通过施加预充电电压Vpre来对第一和第二位线BL1和BL2进行预充电。当第一和第二位线BL1和BL2同时被预充电时，消除了第一和第二位线BL1和BL2之间的耦合电容，减少了预充电时间。
在时间段T3期间，读出第一位线BL1。因为地电压GND被施加到第一哑单元DC1且读电压Vrd被施加到第二哑单元DC2，因此页缓冲器20读出第一位线BL1的单元电流。
相似地，地电压GND被施加到第三哑单元DC3，读电压Vrd被施加到第四哑单元DC4。这使得第二位线BL2能够被阻止，以使得预充电电压Vpre被保持。也就是说，页缓冲器20连续将预充电电压Vpre施加到第二位线BL2。
在时间段T4期间，第一位线BL1的预充电电压Vpre被放电。第二位线BL2被保持在预充电电压Vpre。
在时间段T5期间，读出第二位线BL2。因为第二位线BL2被保持在预充电电压Vpre，因此页缓冲器20立即读出第二位线BL2，也就是说无需第二位线BL2的预充电操作。
分别通过字线D_WL1和D_WL2，第三哑单元DC3被提供有读电压Vrd，第四哑单元DC4被提供有地电压GND。页缓冲器20读出第二位线BL2的单元电流。相似地，读电压Vrd被施加到哑单元DC1，且地电压GND被施加到第二哑单元DC2。这使得第一位线BL1被第二哑单元DC2阻止。
在时间段T6期间，第二位线BL2被放电到地电压GND，并且校验操作结束。
根据上述校验操作，由于第一和第二位线BL1和BL2同时被预充电，因此在相邻的位线BL1和BL2之间不存在耦合电容。能够减少对第一和第二位线BL1和BL2进行预充电所需的时间，并且省略对第二位线BL2进行预充电所需的时间。因此，减少了进行校验操作的时间。此外，可以按照与校验操作相同的方式来施加读取操作。
结果，根据所述实施例的快闪存储设备对于具有哑单元的串具有减小的校验/读取时间。
图5是示出根据图2所示的哑单元的多电平单元(MLC)编程操作的阈值电压分布的图，图6是示出根据图2所示的哑单元的单电平单元(SLC)编程操作的阈值电压分布的图。
根据可替换实施例，例如图2所示的第一到第八哑单元DC1到DC8可以根据图5所示的MLC编程操作或根据图6所示的SLC编程操作被编程。
图7是示出根据本发明的第二示范性实施例的快闪存储设备中的串的一部分的电路图。参照图7，串110的每个包括位于两个哑单元之间的正常单元。
例如，第一位线BL1连接到包括位于第一哑单元DC1和第二哑单元DC2之间的正常单元的串110；第二位线BL2连接到包括位于第三哑单元DC3和第四哑单元DC4之间的正常单元的串110；第三位线BL3连接到包括位于第五哑单元DC5和第六哑单元DC6之间的正常单元的串110；第四位线BL4连接到包括位于第七哑单元DC7和第八哑单元DC8之间的正常单元的串110。
第二、第三、第六和第七哑单元DC2、DC3、DC6和DC7处于编程状态(用“P”表示)，第一、第四、第五和第八哑单元DC1、DC4、DC5和DC8处于擦除状态(用“E”表示)。
根据所述实施例的快闪存储设备包括位于每个串的两端的哑单元，而正常单元位于这两端之间。一般来说，通过将哑单元放置在串的两端，位于每个串的两端附近的正常单元的特性与位于串的中间的正常单元的相应特性相同。在本发明的各个可替换实施例中，正常单元相对于哑单元的位置可以变化。
图8是示出根据本发明的第三实施例的快闪存储设备中的串的一部分的电路图。假定所有位线被分成四段，对于四段位线的每一段执行校验/读取操作。
参照图8，根据本发明的第三实施例的快闪存储设备依次校验第一到第四位线BL1到BL4。
第一到第四位线BL1到BL4的每一个连接到包括四个哑单元的串。例如，第一位线BL1连接到包括哑单元DC01到DC04的串；第二位线BL2连接到包括哑单元DC05到DC08的串；第三位线BL3连接到包括哑单元DC09到DC12的串；第四位线BL4连接到包括哑单元DC13到DC16的串。
哑单元DC01、DC06、DC11和DC16被设置为编程状态(用“P”表示)，哑单元DC02、DC03、DC04、DC05、DC07、DC08、DC09、DC10、DC12、DC13、DC14和DC15被设置为擦除状态(用“E”表示)。
与上面参照图4所示相同的方式执行对第一到第四位线BL1到BL4的校验操作。也就是说，在第一到第四位线BL1到BL4中，连接到所选字线中的存储单元的位线的被编程的哑单元被提供有读电压，连接到所选字线中的存储单元的位线的被擦除的哑单元被提供有地电压。此外，连接到未被选择的字线中的存储单元的位线的被编程的哑单元被提供有地电压，连接到未被选择的字线中的存储单元的位线的被擦除的哑单元被提供有读电压。因而，第一到第四位线BL1到BL4同时被预充电，并且读出操作经由第一到第四位线BL1到BL4被依次执行。
图9是示出包括根据本发明的第一到第三实施例的快闪存储设备的快闪存储系统的框图。
参照图9，快闪存储系统1000包括快闪存储设备100、快闪存储器控制器200和主机300。
快闪存储器控制器200可以包括中央处理单元(CPU)210、存储器接口220、纠错电路(ECC)230、随机存取存储器(RAM)240、主机接口250和只读存储器(ROM)260，这些通过总线270连接。
快闪存储设备100包括例如图2、7和8中所述的示范性实施例中的哑单元。
在图9中，快闪存储器控制器200和快闪存储设备100可以包括在存储设备中，该存储设备是便携式存储设备，例如通用串行总线(USB)存储器、多媒体卡(MMC)、SD卡、xD卡、(CF)卡、用户识别模块(SIM)卡等。这样的便携式存储设备可以与主机300连接，主机300例如是计算机、笔记本型计算机、数码相机、无线电话机、MP3播放器、便携式多媒体播放器(PMP)、游戏机等。主机接口250被配置为与主机300接口连接。
快闪存储器控制器200从主机300接收关于快闪存储设备100的读取请求，并且控制快闪存储设备100，以使得选择字线并执行读取操作。
CPU 210被配置为例如根据主机300的请求控制快闪存储设备100的读取和/或写入操作。存储器接口220被配置为与快闪存储设备100接口连接。
ECC 230被配置为使用传送到快闪存储设备100的数据(主数据)产生ECC数据。所产生的ECC数据可以被存储在例如快闪存储设备100的空闲区域中。在实施例中，ECC 230被配置为检测从快闪存储设备100读出的数据的错误。当检测到的错误在可纠正的范围之内时，ECC 230可以纠正检测到的错误。在各个实施例中，根据快闪存储系统1000的配置，ECC 230可以位于快闪存储设备100中或快闪存储器控制器200中。
在实施例中，ROM 260存储诸如引导码的数据。RAM 240可以是动态RAM(DRAM)、静态RAM(SRAM)等，并且可以被用作缓冲存储器。例如，RAM 240可以临时存储从快闪存储设备100读出的数据或从主机300提供的数据。此外，RAM 240可以被用于由CPU 210执行的快闪转换层(FTL)操作。
在所述实施例中，快闪存储设备100可以每单元存储单比特数据或多比特数据。
本发明的实施例减少了快闪存储设备的校验和/或读取时间，这样的快闪存储设备例如是包括具有ABL结构的快闪存储设备。
尽管结合本发明的示范性实施例对本发明进行了上述图示和描述，但本领域技术人员应当理解，在不脱离由所附权利要求书所限定的本发明的精神和范围的情况下，可以对本发明进行各种修改。

Claims (14)

1、一种快闪存储设备，包括：
多个串，每个串包括第一存储单元和第二存储单元，
其中每个串中的第二存储单元中的一个第二存储单元被设置为编程状态，其余第二存储单元被设置为擦除状态。
2、如权利要求1所述的快闪存储设备，其中，该第二存储单元为哑单元。
3、如权利要求1所述的快闪存储设备，其中，该第二存储单元中的一个被设置为编程状态，并且与该第二存储单元中的该个第二存储单元处于同一行的其它串的第二存储单元被设置为擦除状态。
4、如权利要求1所述的快闪存储设备，其中，在读取/校验操作期间，读电压被施加到被设置为编程状态的第二存储单元。
5、如权利要求4所述的快闪存储设备，其中，在该读取/校验操作期间，该多个串被同时预充电。
6、如权利要求5所述的快闪存储设备，其中，该多个串被读取N次，其中N等于每个串中的第二存储单元的数目。
7、如权利要求1所述的快闪存储设备，其中，在该多个串的每个中的第二存储单元在擦除/校验操作之后被选择性地编程。
8、如权利要求1所述的快闪存储设备，其中，根据读取频率来确定该第二存储单元的数目。
9、一种操作包括多个串的快闪存储设备的方法，该方法包括：
同时对该多个串进行预充电，每个串具有第一存储单元和第二存储单元；
读出该多个串的第一串；以及
读出该多个串的第二串，
其中，每个串中的第二存储单元中的一个被设置为编程状态，其余第二存储单元的每个被设置为擦除状态。
10、如权利要求9所述的方法，其中，该第二存储单元包括哑单元。
11、如权利要求9所述的方法，其中，该第二存储单元中的一个被设置为编程状态，并且与该第二存储单元中的该个第二存储单元处于同一行的其它第二存储单元的每一个被设置为擦除状态。
12、如权利要求9所述的方法，还包括：
在读取/校验操作期间，将读电压施加到被设置为编程状态的第二存储单元。
13、如权利要求9所述的方法，其中，根据读取频率来确定该第二存储单元的数目。
14、如权利要求9所述的方法，还包括：
读取操作和校验操作。
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