CN101281931A - 晶体管 - Google Patents

晶体管 Download PDF

Info

Publication number
CN101281931A
CN101281931A CNA2007101933006A CN200710193300A CN101281931A CN 101281931 A CN101281931 A CN 101281931A CN A2007101933006 A CNA2007101933006 A CN A2007101933006A CN 200710193300 A CN200710193300 A CN 200710193300A CN 101281931 A CN101281931 A CN 101281931A
Authority
CN
China
Prior art keywords
layer
gate electrode
electrode layer
transistor
nitriding rate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007101933006A
Other languages
English (en)
Other versions
CN101281931B (zh
Inventor
小山英寿
加茂宣卓
志贺俊彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN101281931A publication Critical patent/CN101281931A/zh
Application granted granted Critical
Publication of CN101281931B publication Critical patent/CN101281931B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47Schottky barrier electrodes
    • H01L29/475Schottky barrier electrodes on AIII-BV compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/80Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明的目的在于提供一种晶体管,具有将肖特基势垒高度或者理想系数值这样的特性保持为良好的值并且耐热性优良的电极。在AlGaN层(14)上层叠高氮化率的TaN层(22),得到良好的特性的肖特基结。在TaN层(22)的周围设置绝缘膜(16),在TaN层(22)的上层层叠耐热性优良的低氮化率TaN层(24)。由TaN层(24)和绝缘膜(16)覆盖TaN层(22),保护TaN层(22)不暴露在大气中。

Description

晶体管
技术领域
本发明涉及晶体管,特别涉及具有与半导体层形成肖特基结的电极的晶体管。
背景技术
以往,例如,如以下的专利文献所公开的那样,公知具有与半导体衬底进行肖特基接合的栅电极的晶体管。
专利文献1特开昭62-130567号公报
专利文献2特开昭61-203672号公报
专利文献3特开昭61-183961号公报
专利文献4特开平05-211175号公报
存在使用氮化钽(TaN)作为栅电极的材料的情况。在使用TaN的情况下,能够使肖特基势垒高度Φb值或者理想系数值(n)值成为良好的值,能够得到具有耐湿性也优良的栅电极。
但是,在使用TaN的情况下,特别是在高温保存时等高温环境下,若栅电极暴露在外部,则产生来自栅电极正下方的半导体衬底的氮游离或者氧化。这样的氮游离或者氧化导致高温环境下的可靠性降低。
发明内容
本发明是为解决所述课题而进行的,其目的在于提供一种具有将肖特基势垒高度或者理想系数值这样的特性保持为良好的值并且耐热性优良的电极的晶体管。
为达到所述目的,第一发明是一种晶体管,其特征在于,具有氮化物半导体层、在所述氮化物半导体层上层叠氮化钽并与该氮化物半导体层形成肖特基结的栅电极层、以包围所述栅电极层的方式设置在所述氮化物半导体层上的绝缘膜,所述栅电极层的不与该氮化物半导体层接触的部位的氮化率比与所述氮化物半导体层接触的部位低。
根据第一发明,以高氮化率的氮化钽形成与氮化物半导体层接触的部位,由此,能够得到良好的肖特基结特性。并且,以低氮化率的氮化钽形成不与氮化物半导体层接触的部位,由此,能够防止高氮化率的部位露出。高温时的劣化从暴露在外部的部位开始并且劣化部位的氮化率越高越容易进行。因此,利用栅电极层的低氮化率的部位能够防止高氮化率的部位暴露在外部而劣化。其结果是,能够得到具有将肖特基势垒高度或者理想系数值保持为良好的值并且耐热性优良的电极的晶体管。
附图说明
图1是表示本发明的实施方式1的晶体管的结构的图。
图2是表示实施方式1的晶体管的制造方法的图。
图3是表示将TaN作为栅电极的情况下的Ta与N的比例和栅电极的耐热性的关系的试验结果的图。
图4是表示实施方式1的变形例的图。
图5是表示实施方式1的变形例的图。
图6是表示实施方式2的晶体管的结构的图。
图7是表示实施方式3的晶体管的结构的图。
图8是表示针对实施方式1的比较例的结构的图。
具体实施方式
实施方式1
实施方式1的结构
图1是用于说明本发明的实施方式1的晶体管10的结构的图。具体地说,图1是表示在氮化镓(GaN)系晶体管中具有栅电极使用了氮化钽(以下也称为TaN)的肖特基结栅电极的晶体管(以下,也称为肖特基栅型晶体管)的图。在本实施方式中,将晶体管10作成GaN系的高电子迁移率晶体管(High Electron Mobility Transistor:HEMT)。
在图1中,放大地示出本实施方式的晶体管10的栅电极20附近的结构。在本实施方式中,在GaN层12、AlGaN层14的化合物半导体层上层叠TaN层22。TaN层22与AlGaN层14形成肖特基结。在TaN层22的周围设置由SiN构成的绝缘膜16。
在TaN层22上进一步层叠TaN层24。TaN层24以与绝缘膜16接触的方式形成。由此,TaN层22被周围的绝缘膜16和上层的TaN层24覆盖。并且,由TaN层22和TaN层24构成栅电极20。
TaN层24的氮化率比下层的TaN层22低。在本实施方式中,TaN层22中的Ta和N的比例在N/Ta=1.3~1.7的范围内。此外,关于TaN层24,Ta和N的比例在N/Ta=0.9~1.3的范围内。具体地说,在本实施方式中,TaN层22为N/Ta=1.5,TaN层24为N/Ta=1.1。
并且,虽未图示,但是,源电极以及漏电极设置在AlGaN层14的其他位置上。这样,本实施方式是如下的晶体管:具有由两个TaN层22、24构成的栅电极20,与半导体层直接接触的下层的TaN层的氮化率较高,上层的TaN层的氮化率较低。
图2是表示本实施方式的晶体管10的制造方法的一例的步骤图。在本实施方式的制造方法中,首先,如图2(a)所示,在GaN层12、AlGaN层14的化合物半导体层上堆积SiN,形成绝缘膜16。然后,利用湿法刻蚀,如图2(b)所示,对于栅电极位置,部分地除去绝缘膜16。然后,如图2(c)所示,利用溅射依次层叠TaN层22、24。
此时,使TaN层22的溅射时的N2气压相对较高,使TaN层24的溅射时的N2气压相对较低,由此,可形成氮化率不同的TaN层22、24的层叠结构。然后,在相当于栅电极20的部位涂敷抗蚀剂膜30,利用离子修整(ion trimming)除去栅电极20以外的部位(图2(d))。然后,除去抗蚀剂膜30,如图2(e)所示,得到栅电极20。
实施方式1的作用、效果
在栅电极使用TaN层的情况下,肖特基势垒高度Φb值或者理想系数n值成为良好的值。在Ta与N的比例(以下也只称为“氮化率”)高到某种程度的情况下,例如在N/Ta=1.3~1.7左右(以下将该范围称为“高氮化率”)的情况下,能够使这些特性成为良好的值。
另一方面,使TaN为高温的情况下,从TaN层中以及栅电极正下方的半导体层中产生氮游离或者氧化。所谓氮游离或者氧化的栅电极的劣化在高温时在大气中的部分中产生。
图8是表示作为本实施方式的比较例的将TaN层用作栅电极的晶体管的图。图8的晶体管510具有GaN层512、AlGaN层514、绝缘膜516,以指定的氮化率的一层TaN层形成栅电极520。在图8的比较例的结构中,TaN层露出。
对于如上所述的TaN层的劣化来说,存在N/Ta的比例越大越容易进行的倾向。图3是表示本申请发明者对将TaN层作为栅电极的情况下的Ta与N的比例和栅电极的耐热性的关系进行试验的结果的图。具体地说,图3是表示改变Ta与N的比例时的高温保存试验(380℃下保存96小时)后的片材电阻变化率的图。根据N/Ta的比例的变化,片材电阻变化率改变。
在图3中,片材电阻的变化率越大耐热性越低。因此,根据图3的结果可知,栅电极的耐热性随着氮化率的减小而提高。特别是,如图3所示,将Ta与N的比例为N/Ta=1.3作为边界,高氮化率侧的片材电阻变化率的增加比例变大。即,若TaN层的氮化率超过N/Ta=1.3,则高温保存环境下的耐热性的降低显著,所以,从确保良好的耐热性的观点看,优选使氮化率为N/Ta=0.9~1.3左右的范围(以下将该氮化率的范围称为“低氮化率”)。
如上所述,从使栅电极的特性良好的观点看,优选用作栅电极的TaN层的氮化率为N/Ta=1.3~1.7左右。但是,如图8的比较例所示,在栅电极520露出的结构中,若使栅电极520的氮化率较高,则与其相伴随,栅电极520的耐热性也降低了。此外,如在图3中所述那样,将栅电极作成低氮化率的TaN层,由此,提高耐热性,但是,在此情况下,Φb值或者n值这样的特性也降低了。这样,在图8的比较例的结构中,若为了得到良好的特性而提高氮化率,则与其相反,导致耐热性的降低。
因此,在本实施方式中,如图1所示,使用在与半导体层接触的部分形成高氮化率的TaN层22并在其上层叠低氮化率的TaN层24的两层结构的TaN栅电极结构。TaN层22的膜厚比两侧的绝缘膜16薄。
根据这样的结构,能够由低氮化率的TaN层24覆盖TaN层22的上部,由绝缘膜16覆盖TaN层22的侧面部。并且,形成肖特基结的TaN层22作成高氮化率(N/Ta=1.3~1.7)的层,由此,能够得到良好的Φb值、n值。此外,对TaN层22进行保护的TaN层24作成低氮化率(N/Ta=0.9~1.3)的层,所以,耐热性较高,即使在高温环境下暴露在大气中也能够抑制其劣化。由此,能够防止高氮化率的TaN层22暴露在大气中,能够得到耐热性优良的栅电极。
此外,在本实施方式中,使用层叠有氮化率不同的两个TaN层的两层结构的栅电极结构。根据这样的方法,使在两层之间产生剥离的危险较小,能够可靠地保护高氮化率的TaN层22。此外,能够一边使氮化率不同一边层叠TaN层来制造本实施方式的栅电极20,所以,具有制造上的优点。
实施方式1的变形例
第一变形例
在实施方式1中,由TaN层24覆盖TaN层22的上表面,由绝缘膜16覆盖TaN层22的侧面。但是,本发明不限于此。从由TaN层24和绝缘膜16覆盖形成为高氮化率的TaN层22的观点看,例如,在TaN层22形成得比绝缘膜16厚的情况下,也可以由TaN层24覆盖TaN层22的上表面和侧面这二者。
并且,根据实施方式1,能够以绝缘膜16覆盖TaN层22的侧面部。因此,以栅电极20整体来看的情况下的外部露出面积较少。此外,在实施方式1中,以SiN形成绝缘膜16,但是,本发明不限于此。例如,可适当地选择SiO2等适宜的优选的绝缘膜材料,形成在半导体层上。
第二变形例
在实施方式1中,将TaN层22作成N/Ta=1.5的层,将TaN层24作成N/Ta=1.1的层。但是,本发明不限于此。使TaN层22的氮化率相对较高、使TaN层24的氮化率相对较低即可,也可以适当改变各个层的氮化率的值。
因此,从得到良好的肖特基结的观点以及得到良好的耐热性的观点来看,能够根据需要将TaN层22、24的氮化率定为适当的值。并且,如上所述,特别是将TaN层22作成高氮化率(N/Ta=1.3~1.7)的层,由此,能够得到良好的Φb值、n值,此外,将TaN层24作成低氮化率(N/Ta=0.9~1.3)的层(其中,设为“TaN层22的氮化率>TaN层24的氮化率”),由此,能够得到良好的耐热性。
第三变形例
图4是表示实施方式1的第三变形例的结构的图。图4的晶体管10在栅电极20的TaN层24上具有由电阻率较低的金属材料构成的低电阻层40。在本变形例中,使用金(Au)形成低电阻层40。由此,能够使栅电极成为低电阻。并且,也可以使用Cu(电阻率:1.9μΩ·cm)等低电阻率材料代替Au(电阻率:2.1μΩ·cm)。
第四变形例
图5是表示实施方式1的第四变形例的结构的图。在图5的晶体管50中,将构成栅电极的TaN层22、24中的上层的TaN层24作成Ta层64(即,氮化率为零的TaN层)。如上所述,氮化率越低TaN层的耐热性越高。因此,如第四变形例那样,由TaN层22和Ta层64形成栅电极60,由此,能够得到高耐热性的栅电极。并且,第四变形例能够通过只层叠Ta层的步骤来代替图2中所述的步骤中的TaN层24的形成步骤来实现。
并且,在本实施方式中,可对作为高电子迁移率的晶体管10应用本发明的思想的栅电极结构。但是,本发明不限于此。能够适当地对具有肖特基结栅电极的晶体管应用本发明。
实施方式2
图6是表示本发明的实施方式2的晶体管的结构。对于图6的晶体管110来说,除了使用栅电极120代替栅电极20这一点之外,具有与实施方式1的图1的晶体管10相同的结构。在以下的说明中,只对作为本实施方式的特征点的栅电极120进行说明。
在实施方式2中,与实施方式1的TaN层22相同地,将TaN层122作成高氮化率的层(N/Ta=1.5)。并且,TaN层124与TaN层122相比为低氮化率(N/Ta=1.3),TaN层126与TaN层124相比为低氮化率(N/Ta=1.1)。这样,在实施方式2中,作成如下结构:由三层TaN层构成栅电极,从下层朝向上层(以TaN层122、124、126的顺序)使其氮化率阶段性地降低。
如图1所示,在将栅电极作成两层结构的情况下,若层叠氮比例很大不同的TaN层,则存在由于界面上所产生的应力而产生金属剥离的可能性。因此,如图6所示,使TaN层的氮化率从下层朝向上层阶段性地降低,由此,能够缓和界面应力。由此,能够避免栅电极的金属剥离。
并且,在制造本实施方式的晶体管110时,可以在图2所述的步骤中的图2(c)的步骤时,一边使氮化率进一步精密地变化一边进行多个TaN层的层叠。
并且,在实施方式2中,将栅电极120作成TaN层122、124、126的三层结构。但是,本发明不限于此。能够以越向上层越是低氮化率的方式层叠氮化率不同的四层、五层的其他的多层TaN层。由此,氮化率的阶段性的变化进一步平滑,能够更有效地进行界面应力的缓和。
实施方式3
图7是本发明的实施方式3的晶体管210的结构的图。对于晶体管210来说,除了使用栅电极220代替栅电极20这一点之外,具有与实施方式1的图1的晶体管10相同的结构。
实施方式3的晶体管210具有的栅电极220与实施方式1、2的栅电极相同地由TaN形成。在实施方式3中,与实施方式1的TaN层22相同地使与AlGaN层14接触的部位222的氮化率较高。并且,随着从接触部位222离开而使氮化率阶段性降低,对于暴露在大气中的最上部224,与实施方式1的TaN层24相同地使氮化率较低。利用这样的结构,能够使肖特基结特性和耐热性良好,能够避免实施方式2中所述的界面应力引起的剥离的危险。
在制造晶体管210的情况下,在图2所述的步骤中的图2(c)的步骤中,能够一边连续地改变N2气压一边进行TaN层的溅射,由此进行制造。
实施方式1中所述的变形例的思想也可应用于实施方式2、3。例如,能够适当地在栅电极120、220上层叠由电阻率较低的金属构成的层。此外,也可以将栅电极120的TaN层126作成Ta层。

Claims (10)

1.一种晶体管,其特征在于,
具有:氮化物半导体层;栅电极层,在所述氮化物半导体层上层叠氮化钽而成,与该氮化物半导体层形成肖特基结;绝缘膜,以包围所述栅电极层的方式设置在所述氮化物半导体层上,
所述栅电极层的不与该氮化物半导体层接触的部位的氮化率比与所述氮化物半导体层接触的部位低。
2.如权利要求1的晶体管,其特征在于,
所述栅电极层是层叠第一、第二栅电极层而成的,
所述第一栅电极层是层叠在所述氮化物半导体层上并与该氮化物半导体层形成肖特基结的层,
所述第二栅电极层是在该第一电极层上层叠氮化率比所述第一电极层低的氮化钽而成的层,
所述绝缘膜与所述第二栅电极层接触地设置,与该第二栅电极层一起覆盖该第一栅电极层。
3.如权利要求2的晶体管,其特征在于,
所述第二栅电极层是由氮化率实质上为零的钽形成的层。
4.如权利要求2或3的晶体管,其特征在于,
所述第二栅电极层是以越是位于从所述第一栅电极层离开的位置的层氮化率越低的方式层叠氮化率不同的多个氮化钽层而成的。
5.如权利要求2或3的晶体管,其特征在于,
所述绝缘膜形成得比所述第一栅电极层厚。
6.如权利要求2或3的晶体管,其特征在于,
在所述第一栅电极层的氮化率中,N/Ta比例为N/Ta=1.3以上,在所述第二栅电极层的氮化率中,N/Ta比例为小于N/Ta=1.3。
7.如权利要求1或2的晶体管,其特征在于,
在所述栅电极层上进一步层叠电阻率比该栅电极层低的层。
8.如权利要求4的晶体管,其特征在于,
所述绝缘膜形成得比所述第一栅电极层厚。
9.如权利要求4的晶体管,其特征在于,
在所述第一栅电极层的氮化率中,N/Ta比例为N/Ta=1.3以上,在所述第二栅电极层的氮化率中,N/Ta比例为小于N/Ta=1.3。
10.如权利要求8的晶体管,其特征在于,
在所述第一栅电极层的氮化率中,N/Ta比例为N/Ta=1.3以上,在所述第二栅电极层的氮化率中,N/Ta比例为小于N/Ta=1.3。
CN2007101933006A 2007-04-03 2007-12-03 晶体管 Active CN101281931B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2007-097441 2007-04-03
JP2007097441A JP5358893B2 (ja) 2007-04-03 2007-04-03 トランジスタ

Publications (2)

Publication Number Publication Date
CN101281931A true CN101281931A (zh) 2008-10-08
CN101281931B CN101281931B (zh) 2012-06-27

Family

ID=39826185

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007101933006A Active CN101281931B (zh) 2007-04-03 2007-12-03 晶体管

Country Status (4)

Country Link
US (1) US7851831B2 (zh)
JP (1) JP5358893B2 (zh)
CN (1) CN101281931B (zh)
TW (1) TWI353027B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110326090A (zh) * 2017-02-27 2019-10-11 三菱电机株式会社 半导体装置及其制造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236441B2 (en) 2012-11-22 2016-01-12 Seoul National University R&Db Foundation Nitride-based semiconductor device and method for manufacturing the same
KR101402096B1 (ko) * 2013-02-22 2014-06-02 서울대학교산학협력단 TaN 쇼트키 접촉을 포함하는 질화물계 반도체 소자 및 그 제조 방법
US10014383B2 (en) * 2014-12-17 2018-07-03 Infineon Technologies Ag Method for manufacturing a semiconductor device comprising a metal nitride layer and semiconductor device
DE102014118874A1 (de) 2014-12-17 2016-06-23 Infineon Technologies Austria Ag Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
US10224285B2 (en) 2017-02-21 2019-03-05 Raytheon Company Nitride structure having gold-free contact and methods for forming such structures
US10096550B2 (en) 2017-02-21 2018-10-09 Raytheon Company Nitride structure having gold-free contact and methods for forming such structures

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4312112A (en) * 1978-10-23 1982-01-26 Eaton Corporation Method of making field-effect transistors with micron and submicron gate lengths
KR900000584B1 (ko) * 1984-07-11 1990-01-31 후지쓰가부시끼가이샤 반도체 집적회로 장치
JPS61183961A (ja) 1985-02-12 1986-08-16 Nec Corp 電極の製造方法
JPS61203672A (ja) 1985-03-07 1986-09-09 Nec Corp 電極の形成方法
JPS62130567A (ja) 1985-12-02 1987-06-12 Toshiba Corp シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法
JP2777153B2 (ja) * 1988-11-14 1998-07-16 株式会社東芝 半導体装置およびその製造方法
EP0531805A1 (en) 1991-09-10 1993-03-17 Motorola, Inc. Gate electrode fabrication method
JPH08298267A (ja) * 1995-04-26 1996-11-12 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6413858B1 (en) * 1999-08-27 2002-07-02 Micron Technology, Inc. Barrier and electroplating seed layer
JP2001267555A (ja) * 2000-03-22 2001-09-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US6509282B1 (en) * 2001-11-26 2003-01-21 Advanced Micro Devices, Inc. Silicon-starved PECVD method for metal gate electrode dielectric spacer
US20030186087A1 (en) * 2002-03-26 2003-10-02 Fu-Tai Liou Gradient barrier layer for copper back-end-of-line technology
US6876082B2 (en) * 2002-08-08 2005-04-05 Taiwan Semiconductor Manufacturing Co., Ltd. Refractory metal nitride barrier layer with gradient nitrogen concentration
US7473640B2 (en) * 2003-01-15 2009-01-06 Sharp Laboratories Of America, Inc. Reactive gate electrode conductive barrier
JP4847677B2 (ja) * 2003-10-28 2011-12-28 富士通株式会社 化合物半導体装置の製造方法
JP2005158786A (ja) * 2003-11-20 2005-06-16 Seiko Epson Corp 半導体装置及びその製造方法
US20090029353A1 (en) * 2003-12-08 2009-01-29 Maki Wusi C Molecular detector
JP4759923B2 (ja) * 2004-03-11 2011-08-31 住友電気工業株式会社 半導体装置
US7033940B1 (en) * 2004-03-30 2006-04-25 Advanced Micro Devices, Inc. Method of forming composite barrier layers with controlled copper interface surface roughness
US20050277292A1 (en) * 2004-05-28 2005-12-15 Chao-Hsien Peng Method for fabricating low resistivity barrier for copper interconnect
US7211507B2 (en) * 2004-06-02 2007-05-01 International Business Machines Corporation PE-ALD of TaN diffusion barrier region on low-k materials
JP2006134935A (ja) * 2004-11-02 2006-05-25 Mitsubishi Electric Corp 半導体装置およびその製造方法
US7161194B2 (en) * 2004-12-06 2007-01-09 Cree, Inc. High power density and/or linearity transistors
JP4841844B2 (ja) * 2005-01-05 2011-12-21 三菱電機株式会社 半導体素子
JP4925601B2 (ja) * 2005-04-18 2012-05-09 三菱電機株式会社 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110326090A (zh) * 2017-02-27 2019-10-11 三菱电机株式会社 半导体装置及其制造方法

Also Published As

Publication number Publication date
TWI353027B (en) 2011-11-21
JP5358893B2 (ja) 2013-12-04
US20080246060A1 (en) 2008-10-09
TW200841400A (en) 2008-10-16
JP2008258315A (ja) 2008-10-23
US7851831B2 (en) 2010-12-14
CN101281931B (zh) 2012-06-27

Similar Documents

Publication Publication Date Title
CN101281931B (zh) 晶体管
JP4088120B2 (ja) 半導体装置
KR100351025B1 (ko) 산소함유보호층을 지닌 강유전체집적회로 및 그의 제조방법
KR100968426B1 (ko) 반도체 소자의 수직 채널 트랜지스터 및 그 형성 방법
US20070001307A1 (en) Semiconductor device advantageous in improving water resistance and oxidation resistance
US9349844B2 (en) Semiconductor device manufacturing method
KR20030055135A (ko) 반도체 장치 및 그 제조 방법
US20050280059A1 (en) Method for manufacturing semiconductor device, and semiconductor device
CN102148477A (zh) 半导体发光元件及其制造方法
CN113594038B (zh) 一种半导体器件制备方法
JP4926918B2 (ja) 半導体装置の製造方法
KR100499429B1 (ko) 마이크로일렉트로닉 구조물과 그의 제조 방법 및 용도
CN117637499A (zh) 半导体器件及其制造方法
US20110284917A1 (en) Compound semiconductor device and method for manufacturing compound semiconductor device
US11328954B2 (en) Bi metal subtractive etch for trench and via formation
JP2004507081A5 (zh)
KR100824621B1 (ko) 반도체 소자의 금속 배선 형성 방법
JP2010129693A (ja) 半導体装置及びその製造方法
US20180286878A1 (en) Electronic chip manufacturing method
JP2010010372A (ja) 電子装置及びその製造方法
JP2002305288A (ja) キャパシタ電極構造及び半導体記憶装置
JP7076576B2 (ja) 半導体素子構造
JP4932944B2 (ja) 半導体装置およびその製造方法
JP2003197871A (ja) 半導体装置及びその製造方法
KR20040047539A (ko) 플래시 메모리 장치의 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant