JP6331800B2 - 化合物半導体装置及びその製造方法 - Google Patents
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Description
本発明は、化合物半導体装置及びその製造方法に関する。
窒化物半導体装置は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスとしての開発が活発に行われている。窒化物半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。特に、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高耐圧及び高出力が実現できる。
ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ等の窒化物半導体装置を集積化したＭＭＩＣやＩＣでは、デバイスの高周波出力を増大させるべく、配線層間絶縁膜の材料として、いわゆる低誘電率絶縁材料（Low-k剤）が用いられている。しかしながらこの場合、以下のような問題が発生している。
ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ゲート電極を覆うようにLow-k剤等を用いて第１の絶縁膜を形成した後、第１の絶縁膜の露出面を保護するため、ＳｉＮ等の無機絶縁材料を用いて第１の絶縁膜を覆うように第２の絶縁膜が形成される。第１及び第２の絶縁膜を有して配線層間膜構造が構成される。第１及び第２の絶縁膜を挟持するように、ソース電極及びドレイン電極のプラグ配線が形成される。
配線層間膜構造において、第１の絶縁膜のLow-k剤は、プラグ配線の金属材料（配線材料）と比較して、熱膨張係数及びヤング率が大きく異なる。例えば、配線材料として主に用いられる金（Ａｕ）は、熱膨張係数が１．５×１０-5／Ｋ程度、ヤング率が７９ＧＰａ程度である。これに対してLow-k剤（非シリカ系）は、Ａｕよりも大きな熱膨張係数（６．０×１０-5／Ｋ程度）を有し、Ａｕよりも小さなヤング率（１．３ＧＰａ程度）を有する。そのため、製造工程における熱印加及び動作時の発熱により、第１の絶縁膜はプラグ配線から大きな熱応力を受ける。Low-k剤の第１の絶縁膜と無機絶縁材料の第２の絶縁膜とでは密着性が十分でないことも起因して、図１に示すように、特に熱応力により配線層間膜構造の上方領域において、第１の絶縁膜１０１と第２の絶縁膜１０２との間で層間剥離等の損壊が生じる。この損壊は、配線強度の脆弱化、配線パラメータの変動、及び水分進入等による信頼性低下の原因となる。
本発明は、上記の課題に鑑みてなされたものであり、比較的簡素な構成で第１及び第２の絶縁膜の層間剥離等の損壊発生を確実に防止し、高周波特性を実現する信頼性の高い化合物半導体装置及びその製造方法を提供することを目的とする。
化合物半導体装置の一態様は、化合物半導体層と、前記化合物半導体層の上方に形成された第１の電極及び第２の電極と、前記第１の電極を覆う第１の絶縁膜及び前記第１の絶縁膜を覆う第２の絶縁膜を有する配線層間膜構造と、前記第２の電極上に接続形成されたプラグ配線とを含み、前記プラグ配線は、前記第２の電極上に接続形成された下部プラグ配線と、前記下部プラグ配線上で前記下部プラグ配線よりも幅狭に接続形成された上部プラグ配線とを有しており、前記配線層間膜構造の側面の下方部分と前記下部プラグ配線とが接触しており、前記配線層間膜構造の側面の上方部分と前記上部プラグ配線の側面との間に空隙が形成されている。
化合物半導体装置の製造方法の一態様は、化合物半導体層の上方に第１の電極及び第２の電極を形成する工程と、前記第１の電極を覆う第１の絶縁膜及び前記第１の絶縁膜を覆う第２の絶縁膜を有する配線層間膜構造を形成する工程と、前記配線層間膜構造の側面の少なくとも一部との間に空隙が形成されるように、プラグ配線を前記第２の電極上に接続形成する工程とを含み、前記第２の電極上に前記プラグ配線を形成する際に、前記配線層間膜構造の側面と前記プラグ配線の側面との間に前記空隙を形成する。
化合物半導体装置の製造方法の一態様は、化合物半導体層の上方に第１の電極及び第２の電極を形成する工程と、前記第１の電極を覆う第１の絶縁膜及び前記第１の絶縁膜を覆う第２の絶縁膜を有する配線層間膜構造を形成する工程と、前記配線層間膜構造の側面の少なくとも一部との間に空隙が形成されるように、プラグ配線を前記第２の電極上に接続形成する工程とを含み、前記第２の電極上に前記プラグ配線を形成する際に、前記配線層間膜構造の側面の下方部分と前記プラグ配線の側面とが接触し、前記プラグ配線の上面が前記配線層間膜構造の上面よりも低く位置するように前記プラグ配線を形成して、前記配線層間膜構造の側面の上方部分と前記プラグ配線の上面との間に前記空隙を形成する。
化合物半導体装置の製造方法の一態様は、化合物半導体層の上方に第１の電極及び第２の電極を形成する工程と、前記第１の電極を覆う第１の絶縁膜及び前記第１の絶縁膜を覆う第２の絶縁膜を有する配線層間膜構造を形成する工程と、前記配線層間膜構造の側面の少なくとも一部との間に空隙が形成されるように、プラグ配線を前記第２の電極上に接続形成する工程とを含み、前記プラグ配線は、前記第２の電極上に接続形成された下部プラグ配線と、前記下部プラグ配線上で前記下部プラグ配線よりも幅狭に接続形成された上部プラグ配線とを有しており、前記第２の電極上に前記プラグ配線を形成する際に、前記配線層間膜構造の側面の下方部分と前記下部プラグ配線とを接触させ、前記配線層間膜構造の側面の上方部分と前記上部プラグ配線の側面との間に前記空隙を形成する。
化合物半導体装置の製造方法の一態様は、化合物半導体層の上方に第１の電極及び第２の電極を形成する工程と、前記第１の電極を覆う第１の絶縁膜及び前記第１の絶縁膜を覆う第２の絶縁膜を有する配線層間膜構造を形成する工程と、前記配線層間膜構造の側面の少なくとも一部との間に空隙が形成されるように、プラグ配線を前記第２の電極上に接続形成する工程とを含み、前記第２の電極上に前記プラグ配線を形成する際に、前記配線層間膜構造の側面の下方部分と前記プラグ配線の側面とが接触し、前記プラグ配線の上面が前記配線層間膜構造の上面よりも低く位置するように前記プラグ配線を形成して、前記配線層間膜構造の側面の上方部分と前記プラグ配線の上面との間に前記空隙を形成する。
化合物半導体装置の製造方法の一態様は、化合物半導体層の上方に第１の電極及び第２の電極を形成する工程と、前記第１の電極を覆う第１の絶縁膜及び前記第１の絶縁膜を覆う第２の絶縁膜を有する配線層間膜構造を形成する工程と、前記配線層間膜構造の側面の少なくとも一部との間に空隙が形成されるように、プラグ配線を前記第２の電極上に接続形成する工程とを含み、前記プラグ配線は、前記第２の電極上に接続形成された下部プラグ配線と、前記下部プラグ配線上で前記下部プラグ配線よりも幅狭に接続形成された上部プラグ配線とを有しており、前記第２の電極上に前記プラグ配線を形成する際に、前記配線層間膜構造の側面の下方部分と前記下部プラグ配線とを接触させ、前記配線層間膜構造の側面の上方部分と前記上部プラグ配線の側面との間に前記空隙を形成する。
上記の諸態様によれば、比較的簡素な構成で第１及び第２の絶縁膜の層間剥離等の損壊発生を確実に防止し、高周波特性を実現する信頼性の高い化合物半導体装置が実現する。
以下、諸実施形態について図面を参照して詳細に説明する。以下の諸実施形態では、化合物半導体装置の構成について、その製造方法と共に説明する。
なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。
なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。
（第１の実施形態）
本実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図２〜図６は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
本実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図２〜図６は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
先ず、図２（ａ）に示すように、成長用基板として例えば半絶縁性のＳｉＣ基板１上に、化合物半導体の積層構造である化合物半導体層２を形成する。化合物半導体層２は、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２ｅを有して構成される。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、電子走行層２ｂの電子供給層２ｄ（正確には中間層２ｃ）との界面近傍に２次元電子ガス（２ＤＥＧ）が生成される。
詳細には、ＳｉＣ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
ＳｉＣ基板１上に、ＡｌＮ、ｉ（インテンショナリ・アンドープ）−ＧａＮ、ｉ−ＡｌＧａＮ、ｎ−ＡｌＧａＮ，及びｎ−ＧａＮを順次堆積し、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２ｅを積層形成する。ＡｌＮ、ＧａＮ、ＡｌＧａＮ、及びＧａＮの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるトリメチルアルミニウムガス、Ｇａ源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｓｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。
ＧａＮ、ＡｌＧａＮをｎ型として成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを所定の流量で原料ガスに添加し、ＧａＮ及びＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。
ここで、バッファ層２ａは膜厚０．１μｍ程度、電子走行層２ｂは膜厚３μｍ程度、中間層２ｃは膜厚５ｎｍ程度、電子供給層２ｄは膜厚２０ｎｍ程度で例えばＡｌ比率０．２〜０．３程度、表面層２ｅは膜厚１０ｎｍ程度に形成する。
ここで、バッファ層２ａは膜厚０．１μｍ程度、電子走行層２ｂは膜厚３μｍ程度、中間層２ｃは膜厚５ｎｍ程度、電子供給層２ｄは膜厚２０ｎｍ程度で例えばＡｌ比率０．２〜０．３程度、表面層２ｅは膜厚１０ｎｍ程度に形成する。
続いて、図２（ｂ）に示すように、素子分離構造３を形成する。
詳細には、化合物半導体層２の素子分離領域に例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体層２及びＳｉＣ基板１の表層部分に素子分離構造３が形成される。素子分離構造３により、化合物半導体層２上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法を用いて行っても良い。
詳細には、化合物半導体層２の素子分離領域に例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体層２及びＳｉＣ基板１の表層部分に素子分離構造３が形成される。素子分離構造３により、化合物半導体層２上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法を用いて行っても良い。
続いて、図２（ｃ）に示すように、ソース電極４及びドレイン電極５を形成する。
詳細には、先ず、化合物半導体層２の表面におけるソース電極及びドレイン電極の形成予定位置のキャップ層２ｅに、電極用リセス２Ａ，２Ｂを形成する。
化合物半導体層２の表面におけるソース電極及びドレイン電極の形成予定位置を開口するレジストマスクを形成する。このレジストマスクを用いて、キャップ層２ｅをドライエッチングして除去する。これにより、電極用リセス２Ａ，２Ｂが形成される。ドライエッチングには、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用いる。ここで、キャップ層２ｅを貫通して電子供給層２ｄの表層部分までドライエッチングして電極用リセスを形成しても良い。
詳細には、先ず、化合物半導体層２の表面におけるソース電極及びドレイン電極の形成予定位置のキャップ層２ｅに、電極用リセス２Ａ，２Ｂを形成する。
化合物半導体層２の表面におけるソース電極及びドレイン電極の形成予定位置を開口するレジストマスクを形成する。このレジストマスクを用いて、キャップ層２ｅをドライエッチングして除去する。これにより、電極用リセス２Ａ，２Ｂが形成される。ドライエッチングには、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用いる。ここで、キャップ層２ｅを貫通して電子供給層２ｄの表層部分までドライエッチングして電極用リセスを形成しても良い。
電極材料として例えばＴｉ／Ａｌを用いる。電極形成には、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体層２上に塗布し、電極用リセス２Ａ，２Ｂを開口するレジストマスクを形成する。このレジストマスクを用いて、Ｔｉ／Ａｌを堆積する。Ｔｉの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、庇構造のレジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において５５０℃程度で熱処理し、残存したＴｉ／Ａｌを電子供給層２ｄとオーミックコンタクトさせる。以上により、電極用リセス２Ａ，２ＢをＴｉ／Ａｌの下部で埋め込むソース電極４及びドレイン電極５が形成される。
続いて、図３（ａ）に示すように、化合物半導体層２の表面を保護する保護絶縁膜６を形成する。
詳細には、化合物半導体層２の全面に無機絶縁材料、例えばシリコン窒化物を、例えばシラン及びアンモニアを原料としたプラズマＣＶＤ法等により例えば５０ｎｍ程度の厚みに堆積し、保護絶縁膜６を形成する。保護絶縁膜６は、ほぼストイキオメトリ状態（Ｓｉ3Ｎ4）に形成される。シリコン窒化物は、安定した絶縁体であるため、化合物半導体層２の表面の保護膜として適している。
詳細には、化合物半導体層２の全面に無機絶縁材料、例えばシリコン窒化物を、例えばシラン及びアンモニアを原料としたプラズマＣＶＤ法等により例えば５０ｎｍ程度の厚みに堆積し、保護絶縁膜６を形成する。保護絶縁膜６は、ほぼストイキオメトリ状態（Ｓｉ3Ｎ4）に形成される。シリコン窒化物は、安定した絶縁体であるため、化合物半導体層２の表面の保護膜として適している。
続いて、図３（ｂ）に示すように、保護絶縁膜６に開口６ａを形成する。
詳細には、先ず、保護絶縁膜６の全面にレジスト、例えば電子線レジストＰＭＭＡ(米国マイクロケム社製)をスピンコート法により塗布し、プリベークする。その後、レジストのゲート電極形成領域の電流方向に例えば０．４μｍ長に電子線を入射させて感光する。その後、現像液として例えばＺＭＤ−Ｂ(日本ゼオン社製)を用いて、レジストに開口を形成する。
次に、このレジストをマスクとして用いて、保護絶縁膜６を例えばＳＦ6を用いてドライエッチングする。以上により、保護絶縁膜６のゲート電極形成領域に開口６ａが形成される。
レジストマスクは、酸素プラズマを用いたアッシング処理又は薬液を用いたウェット処理により除去される。
詳細には、先ず、保護絶縁膜６の全面にレジスト、例えば電子線レジストＰＭＭＡ(米国マイクロケム社製)をスピンコート法により塗布し、プリベークする。その後、レジストのゲート電極形成領域の電流方向に例えば０．４μｍ長に電子線を入射させて感光する。その後、現像液として例えばＺＭＤ−Ｂ(日本ゼオン社製)を用いて、レジストに開口を形成する。
次に、このレジストをマスクとして用いて、保護絶縁膜６を例えばＳＦ6を用いてドライエッチングする。以上により、保護絶縁膜６のゲート電極形成領域に開口６ａが形成される。
レジストマスクは、酸素プラズマを用いたアッシング処理又は薬液を用いたウェット処理により除去される。
続いて、図３（ｃ）に示すように、ゲート形成用のレジストマスク１１３を形成する。
詳細には、先ず、下層レジスト１１１（例えば、商品名PMGI:米国マイクロケム社製）及び上層レジスト１１２（例えば、商品名PFI32-A8:住友化学社製）をそれぞれ例えばスピンコート法により全面に塗布形成する。紫外線露光により例えば１．５μｍ長程度の開口１１２ａを上層レジスト１１２に形成する。次に、上層レジスト１１２をマスクとして、下層レジスト１１１をアルカリ現像液でウェットエッチングし、下層レジスト１１１に開口１１１ａを形成する。以上により、開口１１１ａを有する下層レジスト１１１と、開口１１２ａを有する上層レジスト１１２とからなるレジストマスク１１３が形成される。レジストマスク１１３において、開口１１１ａ及び開口１１２ａが連通する開口を１１３ａとする。
詳細には、先ず、下層レジスト１１１（例えば、商品名PMGI:米国マイクロケム社製）及び上層レジスト１１２（例えば、商品名PFI32-A8:住友化学社製）をそれぞれ例えばスピンコート法により全面に塗布形成する。紫外線露光により例えば１．５μｍ長程度の開口１１２ａを上層レジスト１１２に形成する。次に、上層レジスト１１２をマスクとして、下層レジスト１１１をアルカリ現像液でウェットエッチングし、下層レジスト１１１に開口１１１ａを形成する。以上により、開口１１１ａを有する下層レジスト１１１と、開口１１２ａを有する上層レジスト１１２とからなるレジストマスク１１３が形成される。レジストマスク１１３において、開口１１１ａ及び開口１１２ａが連通する開口を１１３ａとする。
続いて、図４（ａ）に示すように、ゲート電極７を形成する。
詳細には、レジストマスク１１３をマスクとして、開口１１３ａ内を含む全面にゲートメタル（Ｎｉ：膜厚１０ｎｍ程度／Ａｕ：膜厚３００ｎｍ程度）を蒸着する。これにより、保護絶縁膜６の開口６ｂ内をゲートメタルで埋め込み化合物半導体層２の表面とショットキー接触する、ゲート電極７が形成される。
詳細には、レジストマスク１１３をマスクとして、開口１１３ａ内を含む全面にゲートメタル（Ｎｉ：膜厚１０ｎｍ程度／Ａｕ：膜厚３００ｎｍ程度）を蒸着する。これにより、保護絶縁膜６の開口６ｂ内をゲートメタルで埋め込み化合物半導体層２の表面とショットキー接触する、ゲート電極７が形成される。
続いて、図４（ｂ）に示すように、レジストマスク１１３を除去する。
詳細には、ＳｉＣ基板１を８０℃に加温したＮ-メチル-ピロリジノン中に浸潤し、レジストマスク１１３及び不要なゲートメタルをリフトオフ法により除去する。以上により、ゲート電極７が形成される。ゲート電極７は、下部が開口６ａで化合物半導体層２の表面とショットキー接触し、上部が開口６ａよりも幅広のオーバーハング形状（Ｔ字形状）に形成される。
詳細には、ＳｉＣ基板１を８０℃に加温したＮ-メチル-ピロリジノン中に浸潤し、レジストマスク１１３及び不要なゲートメタルをリフトオフ法により除去する。以上により、ゲート電極７が形成される。ゲート電極７は、下部が開口６ａで化合物半導体層２の表面とショットキー接触し、上部が開口６ａよりも幅広のオーバーハング形状（Ｔ字形状）に形成される。
続いて、図４（ｃ）に示すように、全面に第１の絶縁膜８を形成する。
詳細には、化合物半導体層２上に、ゲート電極７、ソース電極４及びドレイン電極５を覆うように第１の絶縁膜８を形成する。第１の絶縁膜８は、デバイスの高周波出力の増大等を意図して、低誘電率絶縁材料であるLow-k剤、具体的には例えば米国ハネウェル社製の配線層間配線膜のＰＴＳを用いて、例えば２μｍ程度の厚みに塗布形成される。
詳細には、化合物半導体層２上に、ゲート電極７、ソース電極４及びドレイン電極５を覆うように第１の絶縁膜８を形成する。第１の絶縁膜８は、デバイスの高周波出力の増大等を意図して、低誘電率絶縁材料であるLow-k剤、具体的には例えば米国ハネウェル社製の配線層間配線膜のＰＴＳを用いて、例えば２μｍ程度の厚みに塗布形成される。
続いて、図５（ａ）に示すように、第１の絶縁膜８に配線溝８ａ，８ｂを形成する。
詳細には、リソグラフィー及びドライエッチングにより第１の絶縁膜８を加工する。これにより、保護絶縁膜６のソース電極４の上面及びドレイン電極５の上面に相当する部分を露出させる配線溝８ａ，８ｂが形成される。配線溝８ａ，８ｂは、後の工程で形成する予定のプラグ配線よりも幅広に（例えばソース電極４の上面幅及びドレイン電極５の上面幅よりも幅広に）形成される。
詳細には、リソグラフィー及びドライエッチングにより第１の絶縁膜８を加工する。これにより、保護絶縁膜６のソース電極４の上面及びドレイン電極５の上面に相当する部分を露出させる配線溝８ａ，８ｂが形成される。配線溝８ａ，８ｂは、後の工程で形成する予定のプラグ配線よりも幅広に（例えばソース電極４の上面幅及びドレイン電極５の上面幅よりも幅広に）形成される。
ここで、配線溝８ａ，８ｂを形成する際に、第１の絶縁膜８上にＳｉＮ等のハードマスクを形成し、第１の絶縁膜８のエッチングに用いるようにしても良い。この場合、ハードマスクは後述する第２の絶縁膜９と同じＳｉＮ等からなるため、配線溝８ａ，８ｂを形成した後にも、第１の絶縁膜８上に残存させておく。
続いて、図５（ｂ）に示すように、第１の絶縁膜８を覆う第２の絶縁膜９を形成する。
詳細には、配線溝８ａ，８ｂの内壁面を覆うように、第１の絶縁膜８上に第２の絶縁膜９を形成する。第２の絶縁膜９は、第１の絶縁膜８の露出面を保護することを意図して、無機絶縁材料、例えばＳｉＮを用いてＣＶＤ法等により例えば１００ｎｍ程度の厚みに形成される。
以上のように形成された、配線溝８ａ，８ｂを有する第１の絶縁膜８及びこれを覆う第２の絶縁膜９からなる構造物を、配線層間膜構造１０とする。
詳細には、配線溝８ａ，８ｂの内壁面を覆うように、第１の絶縁膜８上に第２の絶縁膜９を形成する。第２の絶縁膜９は、第１の絶縁膜８の露出面を保護することを意図して、無機絶縁材料、例えばＳｉＮを用いてＣＶＤ法等により例えば１００ｎｍ程度の厚みに形成される。
以上のように形成された、配線溝８ａ，８ｂを有する第１の絶縁膜８及びこれを覆う第２の絶縁膜９からなる構造物を、配線層間膜構造１０とする。
続いて、図５（ｃ）に示すように、プラグ配線を形成するためのレジストマスク１１４を形成する。
詳細には、配線溝８ａ，８ｂ内を第２の絶縁膜９を介して埋め込むように、全面にレジストを塗布する。このレジストをリソグラフィーにより加工し、配線溝８ａ，８ｂ内にそれぞれ開口を形成する。これらの開口は、第２の絶縁膜９の配線溝８ａ，８ｂの内壁の側面に形成された部位（第２の絶縁膜９の側面部分）をレジストで所定の厚みに覆うように、配線溝８ａ，８ｂよりも狭幅に形成される。以上により、開口１１４ａ，１１４ｂを有するレジストマスク１１４が形成される。
詳細には、配線溝８ａ，８ｂ内を第２の絶縁膜９を介して埋め込むように、全面にレジストを塗布する。このレジストをリソグラフィーにより加工し、配線溝８ａ，８ｂ内にそれぞれ開口を形成する。これらの開口は、第２の絶縁膜９の配線溝８ａ，８ｂの内壁の側面に形成された部位（第２の絶縁膜９の側面部分）をレジストで所定の厚みに覆うように、配線溝８ａ，８ｂよりも狭幅に形成される。以上により、開口１１４ａ，１１４ｂを有するレジストマスク１１４が形成される。
続いて、図６（ａ），（ｂ）に示すように、配線溝８ａ，８ｂ内で空隙Ｇ１を介したプラグ配線１１ａ，１１ｂを形成する。
詳細には、先ず図６（ａ）に示すように、レジストマスク１１４を用いて、開口１１４ａ，１１４ｂの底面に露出する第２の絶縁膜９及びその下の保護絶縁膜６をドライエッチングで除去する。これにより、開口１１４ａ，１１４ｂの底面における保護絶縁膜６，９には、開口１１４ａ，１１４ｂ内でソース電極４の表面及びドレイン電極５の表面を露出する開口１２ａ，１２ｂが形成される。
詳細には、先ず図６（ａ）に示すように、レジストマスク１１４を用いて、開口１１４ａ，１１４ｂの底面に露出する第２の絶縁膜９及びその下の保護絶縁膜６をドライエッチングで除去する。これにより、開口１１４ａ，１１４ｂの底面における保護絶縁膜６，９には、開口１１４ａ，１１４ｂ内でソース電極４の表面及びドレイン電極５の表面を露出する開口１２ａ，１２ｂが形成される。
次に、レジストマスク１１４を用いて、シードメタル(不図示)の形成に続き、メッキ法により開口１１４ａ，１１４ｂ及び開口１２ａ，１２ｂを金属、例えばＡｕで埋め込む。
レジストマスク１１４及びシードメタルを除去して、プラグ配線１１ａ，１１ｂを形成する。
レジストマスク１１４及びシードメタルを除去して、プラグ配線１１ａ，１１ｂを形成する。
以上により、図６（ｃ）に示すように、配線溝８ａ，８ｂ内でソース電極４の表面及びドレイン電極５の表面と電気的に接続されて起立する、例えば高さ２μｍ程度のプラグ配線１１ａ，１１ｂが形成される。配線溝８ａ，８ｂ内において、プラグ配線１１ａ，１１ｂの側面部分と配線層間膜構造１０の側面部分との間には、例えば幅０．２μｍ程度の空隙Ｇ１が形成されている。
空隙Ｇ１の存在により、プラグ配線１１ａ，１１ｂの側面部分と配線層間膜構造１０の側面部分とが離間して対向する。
空隙Ｇ１の存在により、プラグ配線１１ａ，１１ｂの側面部分と配線層間膜構造１０の側面部分とが離間して対向する。
しかる後、プラグ配線１１ａ，１１ｂ及びゲート電極７の電気的接続等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの奏する技術的効果について、図７を用いて説明する。
このＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ゲート電極７を覆う、配線溝８ａ，８ｂを有する第１の絶縁膜８及びこれを覆う第２の絶縁膜９からなる配線層間膜構造１０が形成されている。ソース電極４及びドレイン電極５と接続されたプラグ配線１１ａ，１１ｂは、配線層間膜構造１０の側面部分１０ａと空隙Ｇ１を介した非接触状態に形成されている。この構成では、配線層間膜構造１０は、空隙Ｇ１の存在によりプラグ配線１１ａ，１１ｂと離間して非接触状態に保たれている。そのため、製造工程における熱印加及び動作時の発熱が生じても、配線層間膜構造１０はプラグ配線１１ａ，１１ｂからの熱応力の伝播が遮断され、熱応力の影響を受けることはない。本実施形態では、従来の配線層間膜構造で発生するような上方領域１０Ａにおける第１の絶縁膜８と第２の絶縁膜９との間の層間剥離等による損壊の懸念がなく、高い信頼性を得ることができる。
このＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ゲート電極７を覆う、配線溝８ａ，８ｂを有する第１の絶縁膜８及びこれを覆う第２の絶縁膜９からなる配線層間膜構造１０が形成されている。ソース電極４及びドレイン電極５と接続されたプラグ配線１１ａ，１１ｂは、配線層間膜構造１０の側面部分１０ａと空隙Ｇ１を介した非接触状態に形成されている。この構成では、配線層間膜構造１０は、空隙Ｇ１の存在によりプラグ配線１１ａ，１１ｂと離間して非接触状態に保たれている。そのため、製造工程における熱印加及び動作時の発熱が生じても、配線層間膜構造１０はプラグ配線１１ａ，１１ｂからの熱応力の伝播が遮断され、熱応力の影響を受けることはない。本実施形態では、従来の配線層間膜構造で発生するような上方領域１０Ａにおける第１の絶縁膜８と第２の絶縁膜９との間の層間剥離等による損壊の懸念がなく、高い信頼性を得ることができる。
なお、配線溝８ａ，８ｂを形成する際に、第１の絶縁膜８上にＳｉＮ等のハードマスクを形成し、これを第１の絶縁膜８上に残存させた場合には、従来の配線層間膜構造では以下のような問題が発生する。このハードマスクは、第２の絶縁膜と同じＳｉＮ等の無機絶縁材料で形成される。そのため、ハードマスクを残存させた場合には、配線層間膜構造の上方領域において、上記の熱応力により第１の絶縁膜とハードマスクとの間に層間剥離等が生じる。本実施形態では、ハードマスクを残存させた場合でも、配線層間膜構造１０の上方領域１０Ａにおいて、第１の絶縁膜８と第２の絶縁膜９下のハードマスクとの間の層間剥離等による損壊の懸念がなく、高い信頼性を得ることができる。
上記のようにして作製されたＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、配線層間膜構造の歩留まりを光学顕微鏡により観察した。本実施形態の比較例として、ソース電極及びドレイン電極のプラグ配線が配線層間膜構造と接触状態とされた従来のＡｌＧａＮ／ＧａＮ・ＨＥＭＴも作製した。熱応力の印加条件は、３５０℃で１時間とし、Ｎ2雰囲気中で乾燥した。配線層間膜構造の破壊率は、比較例では略１００％であった。これに対して本実施形態では、光学顕微鏡による観察レベルでは配線層間膜構造の破壊は発見されず、損壊は確認されなかった。
以上説明したように、本実施形態によれば、比較的簡素な構成で第１及び第２の絶縁膜の層間剥離等の損壊発生を確実に防止し、高周波特性を実現する信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴが得られる。
（第２の実施形態）
以下、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて説明する。本実施形態では、配線層間膜構造が第１の実施形態と異なる点で第１の実施形態と相違する。なお、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様の構成部材等については、同符号を付して詳しい説明を省略する。
図８は、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法における主要工程を示す概略断面図である。
以下、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて説明する。本実施形態では、配線層間膜構造が第１の実施形態と異なる点で第１の実施形態と相違する。なお、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様の構成部材等については、同符号を付して詳しい説明を省略する。
図８は、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法における主要工程を示す概略断面図である。
先ず、第１の実施形態の図２（ａ）〜図４（ｃ）の諸工程を順次実行する。このとき、化合物半導体層２上の全面に第１の絶縁膜８が形成される。
続いて、図８（ａ）に示すように、第１の絶縁膜８に配線溝８ｃ，８ｄを形成する。
詳細には、リソグラフィー及びドライエッチングにより第１の絶縁膜８を加工する。これにより、保護絶縁膜６のソース電極４の上面及びドレイン電極５の上面に相当する部分を露出させる配線溝８ｃ，８ｄが形成される。配線溝８ｃ，８ｄは、後の工程で形成する予定のプラグ配線と同じ幅に形成される。
詳細には、リソグラフィー及びドライエッチングにより第１の絶縁膜８を加工する。これにより、保護絶縁膜６のソース電極４の上面及びドレイン電極５の上面に相当する部分を露出させる配線溝８ｃ，８ｄが形成される。配線溝８ｃ，８ｄは、後の工程で形成する予定のプラグ配線と同じ幅に形成される。
ここで、配線溝８ｃ，８ｄを形成する際に、ＳｉＮ等のハードマスクを形成し、第１の絶縁膜８のエッチングに用いるようにしても良い。この場合、ハードマスクは後述する第２の絶縁膜９と同じＳｉＮ等からなるため、配線溝８ｃ，８ｄを形成した後にも、第１の絶縁膜８上に残存させておく。
続いて、図８（ｂ）に示すように、第１の絶縁膜８を覆う第２の絶縁膜９を形成する。
詳細には、配線溝８ｃ，８ｄの内壁面を覆うように、第１の絶縁膜８上に第２の絶縁膜９を形成する。第２の絶縁膜９は、第１の絶縁膜８の露出面を保護することを意図して、無機絶縁材料、例えばＳｉＮを用いてＣＶＤ法等により例えば１００ｎｍ程度の厚みに形成される。カバレッジを考慮して、光ＣＶＤ、ＣＡＴ−ＣＡＤ等の高被覆ＣＶＤが好適である。
以上のように形成された、配線溝８ｃ，８ｄを有する第１の絶縁膜８及びこれを覆う第２の絶縁膜９からなる構造物を、配線層間膜構造２０とする。
詳細には、配線溝８ｃ，８ｄの内壁面を覆うように、第１の絶縁膜８上に第２の絶縁膜９を形成する。第２の絶縁膜９は、第１の絶縁膜８の露出面を保護することを意図して、無機絶縁材料、例えばＳｉＮを用いてＣＶＤ法等により例えば１００ｎｍ程度の厚みに形成される。カバレッジを考慮して、光ＣＶＤ、ＣＡＴ−ＣＡＤ等の高被覆ＣＶＤが好適である。
以上のように形成された、配線溝８ｃ，８ｄを有する第１の絶縁膜８及びこれを覆う第２の絶縁膜９からなる構造物を、配線層間膜構造２０とする。
続いて、図８（ｃ）に示すように、配線溝８ｃ，８ｄ内を所定の高さまで埋め込むプラグ配線２１ａ，２１ｂを形成する。
詳細には、先ず、レジストを塗布し、リソグラフィーによりレジストを加工して、配線溝８ｃ，８ｄとそれぞれ連通する開口を有するレジストマスクを形成する。このレジストマスクを用いて、各開口の底面に露出する第２の絶縁膜９及びその下の保護絶縁膜６をドライエッチングで除去する。これにより、各開口の底面における保護絶縁膜６，９には、配線溝８ｃ，８ｄ内でソース電極４の表面及びドレイン電極５の表面を露出する開口１２ｃ，１２ｄが形成される。
詳細には、先ず、レジストを塗布し、リソグラフィーによりレジストを加工して、配線溝８ｃ，８ｄとそれぞれ連通する開口を有するレジストマスクを形成する。このレジストマスクを用いて、各開口の底面に露出する第２の絶縁膜９及びその下の保護絶縁膜６をドライエッチングで除去する。これにより、各開口の底面における保護絶縁膜６，９には、配線溝８ｃ，８ｄ内でソース電極４の表面及びドレイン電極５の表面を露出する開口１２ｃ，１２ｄが形成される。
次に、レジストマスクを用いて、シードメタル(不図示)の形成に続き、メッキ法により第２の絶縁膜９を介した配線溝８ｃ，８ｄ内及び開口１２ｃ，１２ｄ内を所定の高さまで金属、例えばＡｕで埋め込む。レジストマスク及びシードメタルを除去する。以上により、ソース電極４の表面及びドレイン電極５と電気的に接続され、配線溝８ｃ，８ｄ内を第２の絶縁膜９を介してＡｕで埋め込んで起立する、高さ１．５μｍ程度のプラグ配線２１ａ，２１ｂが形成される。プラグ配線２１ａ，２１ｂは、その上面が配線層間膜構造２０の上面よりも０．６μｍ程度低く位置している。配線溝８ｃ，８ｄ内では、配線層間膜構造２０の側面の下方部分とプラグ配線２１ａ，２１ｂの側面とが接触し、配線層間膜構造２０の側面の上方部分とプラグ配線２１ａ，２１ｂの上面との間には空隙Ｇ２が形成されている。
しかる後、プラグ配線２１ａ，２１ｂ及びゲート電極７の電気的接続等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの奏する技術的効果について、図９を用いて説明する。
このＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ゲート電極７を覆う、配線溝８ｃ，８ｄを有する第１の絶縁膜８及びこれを覆う第２の絶縁膜９からなる配線層間膜構造２０が形成されている。ソース電極４及びドレイン電極５と接続されたプラグ配線２１ａ，２１ｂは、その側面で配線層間膜構造２０の側面の下方部分２０ａと接触し、配線層間膜構造２０の側面の上方部分２０ｂと空隙Ｇ２を介した非接触状態とされている。この構成では、配線層間膜構造２０は、その側面の下方部分２０ａではプラグ配線２１ａ，２１ｂと接触して密着性が確保されており、耐湿性が保たれる。その一方で、配線層間膜構造２０は、その側面の上方部分２０ｂでは空隙Ｇ２の存在によりプラグ配線２１ａ，２１ｂと離間している。そのため、製造工程における熱印加及び動作時の発熱が生じても、配線層間膜構造２０は空隙Ｇ２でプラグ配線２１ａ，２１ｂからの熱応力の伝播が遮断され、上方領域２０Ａでは熱応力の影響を受けることはない。以上のように、本実施形態では、優れた耐湿性を保持しつつも、従来の配線層間膜構造で発生するような上方領域２０Ａにおける第１の絶縁膜８と第２の絶縁膜９との間の層間剥離等による損壊の懸念がなく、高い信頼性を得ることができる。
このＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ゲート電極７を覆う、配線溝８ｃ，８ｄを有する第１の絶縁膜８及びこれを覆う第２の絶縁膜９からなる配線層間膜構造２０が形成されている。ソース電極４及びドレイン電極５と接続されたプラグ配線２１ａ，２１ｂは、その側面で配線層間膜構造２０の側面の下方部分２０ａと接触し、配線層間膜構造２０の側面の上方部分２０ｂと空隙Ｇ２を介した非接触状態とされている。この構成では、配線層間膜構造２０は、その側面の下方部分２０ａではプラグ配線２１ａ，２１ｂと接触して密着性が確保されており、耐湿性が保たれる。その一方で、配線層間膜構造２０は、その側面の上方部分２０ｂでは空隙Ｇ２の存在によりプラグ配線２１ａ，２１ｂと離間している。そのため、製造工程における熱印加及び動作時の発熱が生じても、配線層間膜構造２０は空隙Ｇ２でプラグ配線２１ａ，２１ｂからの熱応力の伝播が遮断され、上方領域２０Ａでは熱応力の影響を受けることはない。以上のように、本実施形態では、優れた耐湿性を保持しつつも、従来の配線層間膜構造で発生するような上方領域２０Ａにおける第１の絶縁膜８と第２の絶縁膜９との間の層間剥離等による損壊の懸念がなく、高い信頼性を得ることができる。
なお、配線溝８ａ，８ｂを形成する際に、第１の絶縁膜８上にＳｉＮ等のハードマスクを形成し、これを第１の絶縁膜８上に残存させた場合には、従来の配線層間膜構造では以下のような問題が発生する。このハードマスクは、第２の絶縁膜と同じＳｉＮ等の無機絶縁材料で形成される。そのため、ハードマスクを残存させた場合には、配線層間膜構造の上方領域において、上記の熱応力により第１の絶縁膜とハードマスクとの間に層間剥離等が生じる。本実施形態では、ハードマスクを残存させた場合でも、配線層間膜構造２０の上方領域２０Ａにおいて、第１の絶縁膜８と第２の絶縁膜９下のハードマスクとの間の層間剥離等による損壊の懸念がなく、高い信頼性を得ることができる。
上記のようにして作製されたＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、配線層間膜構造の歩留まりを光学顕微鏡により観察した。本実施形態の比較例として、ソース電極及びドレイン電極のプラグ配線が配線層間膜構造と接触状態とされ、段差構造を持たない従来のＡｌＧａＮ／ＧａＮ・ＨＥＭＴも作製した。熱応力の印加条件は、３５０℃で１時間とし、Ｎ2雰囲気中で乾燥した。配線層間膜構造の破壊率は、比較例では略１００％であった。これに対して本実施形態では、光学顕微鏡による観察レベルでは配線層間膜構造の破壊は発見されず、損壊は確認されなかった。
更に、本実施形態のＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、高温多湿試験を行ったところ、第１の実施形態のＡｌＧａＮ／ＧａＮ・ＨＥＭＴよりも優れた信頼度が示された。
以上説明したように、本実施形態によれば、比較的簡素な構成で第１及び第２の絶縁膜の層間剥離等の損壊発生を確実に防止し、高周波特性を実現する信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴが得られる。
（第３の実施形態）
以下、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて説明する。本実施形態では、第２の実施形態と同様の配線層間膜構造を有するが、プラグ配線の構造が異なる点で第２の実施形態と相違する。
図１０〜図１１は、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法における主要工程を示す概略断面図である。
以下、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて説明する。本実施形態では、第２の実施形態と同様の配線層間膜構造を有するが、プラグ配線の構造が異なる点で第２の実施形態と相違する。
図１０〜図１１は、第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法における主要工程を示す概略断面図である。
先ず、第１の実施形態の図２（ａ）〜図４（ｃ）の諸工程、引き続き第２の実施形態の図８（ａ）〜図８（ｂ）の諸工程を順次実行する。このとき、化合物半導体層２上に、配線溝８ｃ，８ｄを有する第１の絶縁膜８及びこれを覆う第２の絶縁膜９からなる配線層間膜構造２０が形成される。
続いて、図１０（ａ）に示すように、配線溝８ｃ，８ｄ内を所定の高さまで埋め込む下部プラグ配線３１ａ，３１ｂを形成する。
詳細には、先ず、レジストを塗布し、リソグラフィーによりレジストを加工して、配線溝８ｃ，８ｄとそれぞれ連通する開口を有するレジストマスクを形成する。このレジストマスクを用いて、各開口の底面に露出する第２の絶縁膜９及びその下の保護絶縁膜６をドライエッチングで除去する。これにより、各開口の底面における保護絶縁膜６，９には、配線溝８ｃ，８ｄ内でソース電極４の表面及びドレイン電極５の表面を露出する開口１２ｃ，１２ｄが形成される。
詳細には、先ず、レジストを塗布し、リソグラフィーによりレジストを加工して、配線溝８ｃ，８ｄとそれぞれ連通する開口を有するレジストマスクを形成する。このレジストマスクを用いて、各開口の底面に露出する第２の絶縁膜９及びその下の保護絶縁膜６をドライエッチングで除去する。これにより、各開口の底面における保護絶縁膜６，９には、配線溝８ｃ，８ｄ内でソース電極４の表面及びドレイン電極５の表面を露出する開口１２ｃ，１２ｄが形成される。
次に、レジストマスクを用いて、シードメタル(不図示)の形成に続き、メッキ法により第２の絶縁膜９を介した配線溝８ｃ，８ｄ内及び開口１２ｃ，１２ｄ内を所定の高さまで金属、例えばＡｕで埋め込む。レジストマスク及びシードメタルを除去する。以上により、ソース電極４の表面及びドレイン電極５と電気的に接続され、配線溝８ｃ，８ｄ内を第２の絶縁膜９を介してＡｕで埋め込んで起立する、例えば高さ１．５μｍ程度の下部プラグ配線３１ａ，３１ｂが形成される。下部プラグ配線３１ａ，３１ｂは、その上面が配線層間膜構造２０の上面よりも低く位置している。
続いて、図１０（ｂ）に示すように、上部プラグ配線を形成するためのレジストマスク１１５を形成する。
詳細には、配線溝８ｃ，８ｄ内を第２の絶縁膜９を介して埋め込むように、全面にレジストを塗布する。このレジストをリソグラフィーにより加工し、配線溝８ｃ，８ｄ内にそれぞれ開口を形成する。これらの開口は、第２の絶縁膜９の配線溝８ｃ，８ｄの側面の上方部分をレジストで所定の厚みで覆うように、配線溝８ｃ，８ｄよりも狭幅に形成される。以上により、開口１１５ａ，１１５ｂを有するレジストマスク１１５が形成される。
詳細には、配線溝８ｃ，８ｄ内を第２の絶縁膜９を介して埋め込むように、全面にレジストを塗布する。このレジストをリソグラフィーにより加工し、配線溝８ｃ，８ｄ内にそれぞれ開口を形成する。これらの開口は、第２の絶縁膜９の配線溝８ｃ，８ｄの側面の上方部分をレジストで所定の厚みで覆うように、配線溝８ｃ，８ｄよりも狭幅に形成される。以上により、開口１１５ａ，１１５ｂを有するレジストマスク１１５が形成される。
続いて、図１１（ａ），（ｂ）に示すように、配線溝８ｃ，８ｄ内で空隙Ｇ３を介した上部プラグ配線３２ａ，３２ｂを形成する。
詳細には、図１１（ａ）に示すように、レジストマスク１１５を用いて、シードメタル（不図示）の形成に続き、メッキ法により開口１１５ａ，１１５ｂを金属、例えばＡｕで埋め込む。
レジストマスク１１５及びシードメタルを除去する。
詳細には、図１１（ａ）に示すように、レジストマスク１１５を用いて、シードメタル（不図示）の形成に続き、メッキ法により開口１１５ａ，１１５ｂを金属、例えばＡｕで埋め込む。
レジストマスク１１５及びシードメタルを除去する。
以上により、図１１（ｂ）に示すように、配線溝８ｃ，８ｄ内で下部プラグ配線３１ａ，３１ｂと電気的に接続されて起立する、例えば高さ０．５μｍ程度の上部プラグ配線３２ａ，３２ｂが形成される。配線溝８ｃ，８ｄ内において、上部プラグ配線３２ａ，３２ｂの側面部分と配線層間膜構造２０の側面の上方部分との間には、例えば幅０．２μｍ程度の空隙Ｇ３が形成されている。空隙Ｇ３の存在により、上部プラグ配線３２ａ，３２ｂの側面部分と配線層間膜構造２０の側面の上方部分とが離間して対向する。
下部プラグ配線３１ａ及び上部プラグ配線３２ａによりプラグ配線３３ａが、下部プラグ配線３１ｂ及び上部プラグ配線３２ｂによりプラグ配線３３ｂがそれぞれ構成される。
下部プラグ配線３１ａ及び上部プラグ配線３２ａによりプラグ配線３３ａが、下部プラグ配線３１ｂ及び上部プラグ配線３２ｂによりプラグ配線３３ｂがそれぞれ構成される。
しかる後、プラグ配線３３ａ，３３ｂ及びゲート電極７の電気的接続等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの奏する技術的効果について、図１２を用いて説明する。
このＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ゲート電極７を覆う、配線溝８ｃ，８ｄを有する第１の絶縁膜８及びこれを覆う第２の絶縁膜９からなる配線層間膜構造２０が形成されている。ソース電極４及びドレイン電極５と接続されたプラグ配線３３ａ，３３ｂでは、その下部プラグ配線３１ａ，３１ｂは、配線層間膜構造２０の側面の下方部分２０ａと接触している。一方、下部プラグ配線３１ａ，３１ｂ上の上部プラグ配線３２ａ，３２ｂは、配線層間膜構造２０の側面の上方部分２０ｂと空隙Ｇ３を介した非接触状態とされている。この構成では、配線層間膜構造２０は、その側面の下方部分２０ａでは下部プラグ配線３１ａ，３１ｂが接触して密着性が確保されており、耐湿性が保たれる。その一方で、配線層間膜構造２０は、その側面の上方部分２０ｂでは空隙Ｇ３の存在により上部プラグ配線３２ａ，３２ｂと離間している。そのため、製造工程における熱印加及び動作時の発熱が生じても、配線層間膜構造２０は空隙Ｇ３で上部プラグ配線３２ａ，３２ｂからの熱応力の伝播が遮断され、上方領域２０Ａでは熱応力の影響を受けることはない。以上のように、本実施形態では、優れた耐湿性を保持しつつも、従来の配線層間膜構造で発生するような上方領域２０Ａにおける第１の絶縁膜８と第２の絶縁膜９との間の層間剥離等による損壊の懸念がなく、高い信頼性を得ることができる。
このＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ゲート電極７を覆う、配線溝８ｃ，８ｄを有する第１の絶縁膜８及びこれを覆う第２の絶縁膜９からなる配線層間膜構造２０が形成されている。ソース電極４及びドレイン電極５と接続されたプラグ配線３３ａ，３３ｂでは、その下部プラグ配線３１ａ，３１ｂは、配線層間膜構造２０の側面の下方部分２０ａと接触している。一方、下部プラグ配線３１ａ，３１ｂ上の上部プラグ配線３２ａ，３２ｂは、配線層間膜構造２０の側面の上方部分２０ｂと空隙Ｇ３を介した非接触状態とされている。この構成では、配線層間膜構造２０は、その側面の下方部分２０ａでは下部プラグ配線３１ａ，３１ｂが接触して密着性が確保されており、耐湿性が保たれる。その一方で、配線層間膜構造２０は、その側面の上方部分２０ｂでは空隙Ｇ３の存在により上部プラグ配線３２ａ，３２ｂと離間している。そのため、製造工程における熱印加及び動作時の発熱が生じても、配線層間膜構造２０は空隙Ｇ３で上部プラグ配線３２ａ，３２ｂからの熱応力の伝播が遮断され、上方領域２０Ａでは熱応力の影響を受けることはない。以上のように、本実施形態では、優れた耐湿性を保持しつつも、従来の配線層間膜構造で発生するような上方領域２０Ａにおける第１の絶縁膜８と第２の絶縁膜９との間の層間剥離等による損壊の懸念がなく、高い信頼性を得ることができる。
更に本実施形態では、プラグ配線３３ａ，３３ｂが下部プラグ配線３１ａ，３１ｂに加えて上部プラグ配線３２ａ，３２ｂを有するため、電流容量が増加する。
なお、配線溝８ａ，８ｂを形成する際に、第１の絶縁膜８上にＳｉＮ等のハードマスクを形成し、これを第１の絶縁膜８上に残存させた場合には、従来の配線層間膜構造では以下のような問題が発生する。このハードマスクは、第２の絶縁膜と同じＳｉＮ等の無機絶縁材料で形成される。そのため、ハードマスクを残存させた場合には、配線層間膜構造の上方領域において、上記の熱応力により第１の絶縁膜とハードマスクとの間に層間剥離等が生じる。本実施形態では、ハードマスクを残存させた場合でも、配線層間膜構造２０の上方領域２０Ａにおいて、第１の絶縁膜８と第２の絶縁膜９下のハードマスクとの間の層間剥離等による損壊の懸念がなく、高い信頼性を得ることができる。
上記のようにして作製されたＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、配線層間膜構造の歩留まりを光学顕微鏡により観察した。本実施形態の比較例として、ソース電極及びドレイン電極のプラグ配線が配線層間膜構造と接触状態とされ、段差構造を持たない従来のＡｌＧａＮ／ＧａＮ・ＨＥＭＴも作製した。熱応力の印加条件は、３５０℃で１時間とし、Ｎ2雰囲気中で乾燥した。配線層間膜構造の破壊率は、比較例では略１００％であった。これに対して本実施形態では、光学顕微鏡による観察レベルでは配線層間膜構造の破壊は発見されず、損壊は確認されなかった。
更に、本実施形態のＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、高温多湿試験を行ったところ、第１の実施形態のＡｌＧａＮ／ＧａＮ・ＨＥＭＴよりも優れた信頼度が示された。
更に、第２の実施形態のＡｌＧａＮ／ＧａＮ・ＨＥＭＴに比して、プラグ配線に流れる最大電流が２５％程度向上することが確認された。
更に、第２の実施形態のＡｌＧａＮ／ＧａＮ・ＨＥＭＴに比して、プラグ配線に流れる最大電流が２５％程度向上することが確認された。
以上説明したように、本実施形態によれば、比較的簡素な構成で第１及び第２の絶縁膜の層間剥離等の損壊発生を確実に防止し、高周波特性を実現する信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴが得られる。
（第４の実施形態）
本実施形態では、第１〜第３の実施形態のうちから選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを適用した高周波増幅器を開示する。
図１３は、第４の実施形態による高周波増幅器の概略構成を示す結線図である。
本実施形態では、第１〜第３の実施形態のうちから選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを適用した高周波増幅器を開示する。
図１３は、第４の実施形態による高周波増幅器の概略構成を示す結線図である。
本実施形態による高周波増幅器は、ディジタル・プレディストーション回路４１と、ミキサー４２ａ，４２ｂと、パワーアンプ４３とを備えて構成される。
ディジタル・プレディストーション回路４１は、入力信号の非線形歪みを補償するものである。ミキサー４２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ４３は、交流信号とミキシングされた入力信号を増幅するものであり、第１〜第３の実施形態のうちから選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図１３では、例えばスイッチの切り替えにより、出力側の信号をミキサー４２ｂで交流信号とミキシングしてディジタル・プレディストーション回路４１に送出できる構成とされている。
ディジタル・プレディストーション回路４１は、入力信号の非線形歪みを補償するものである。ミキサー４２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ４３は、交流信号とミキシングされた入力信号を増幅するものであり、第１〜第３の実施形態のうちから選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図１３では、例えばスイッチの切り替えにより、出力側の信号をミキサー４２ｂで交流信号とミキシングしてディジタル・プレディストーション回路４１に送出できる構成とされている。
本実施形態によれば、比較的簡素な構成で第１及び第２の絶縁膜の層間剥離等の損壊発生を防止し、高周波特性を実現する信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴを、高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
なお、第１〜第３の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、電源装置にも適用することが可能である。
（他の実施形態）
第１〜第４の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。
第１〜第４の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。
・その他のＨＥＭＴ例１
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１〜第４の実施形態では、電子走行層がｉ−ＧａＮ、中間層がＡｌＮ、電子供給層がｎ−ＩｎＡｌＮ、キャップ層がｎ−ＧａＮで形成される。また、この場合のピエゾ分極が殆ど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１〜第４の実施形態では、電子走行層がｉ−ＧａＮ、中間層がＡｌＮ、電子供給層がｎ−ＩｎＡｌＮ、キャップ層がｎ−ＧａＮで形成される。また、この場合のピエゾ分極が殆ど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、比較的簡素な構成で第１及び第２の絶縁膜の層間剥離等の損壊発生を確実に防止し、高周波特性を実現する信頼性の高いＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが実現する。
・その他のＨＥＭＴ例２
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第１〜第４の実施形態では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮ、キャップ層がｎ−ＧａＮで形成される。
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第１〜第４の実施形態では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮ、キャップ層がｎ−ＧａＮで形成される。
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、比較的簡素な構成で第１及び第２の絶縁膜の層間剥離等の損壊発生を確実に防止し、高周波特性を実現する信頼性の高いＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
以下、化合物半導体装置及びその製造方法の諸態様を付記としてまとめて記載する。
（付記１）化合物半導体層と、
前記化合物半導体層の上方に形成された第１の電極及び第２の電極と、
前記第１の電極を覆う第１の絶縁膜及び前記第１の絶縁膜を覆う第２の絶縁膜を有する配線層間膜構造と、
前記第２の電極上に接続形成されたプラグ配線と
を含み、
前記配線層間膜構造の側面の少なくとも一部と前記プラグ配線との間に空隙が形成されていることを特徴とする化合物半導体装置。
前記化合物半導体層の上方に形成された第１の電極及び第２の電極と、
前記第１の電極を覆う第１の絶縁膜及び前記第１の絶縁膜を覆う第２の絶縁膜を有する配線層間膜構造と、
前記第２の電極上に接続形成されたプラグ配線と
を含み、
前記配線層間膜構造の側面の少なくとも一部と前記プラグ配線との間に空隙が形成されていることを特徴とする化合物半導体装置。
（付記２）前記配線層間膜構造の側面と前記プラグ配線の側面との間に前記空隙が形成されていることを特徴とする付記１に記載の化合物半導体装置。
（付記３）前記プラグ配線の上面は、前記配線層間膜構造の上面よりも低く位置しており、
前記配線層間膜構造の側面の下方部分と前記プラグ配線の側面とが接触しており、
前記配線層間膜構造の側面の上方部分と前記プラグ配線の上面との間に前記空隙が形成されていることを特徴とする付記１に記載の化合物半導体装置。
前記配線層間膜構造の側面の下方部分と前記プラグ配線の側面とが接触しており、
前記配線層間膜構造の側面の上方部分と前記プラグ配線の上面との間に前記空隙が形成されていることを特徴とする付記１に記載の化合物半導体装置。
（付記４）前記プラグ配線は、前記第２の電極上に接続形成された下部プラグ配線と、前記下部プラグ配線上で前記下部プラグ配線よりも幅狭に接続形成された上部プラグ配線とを有しており、
前記配線層間膜構造の側面の下方部分と前記下部プラグ配線とが接触しており、
前記配線層間膜構造の側面の上方部分と前記上部プラグ配線の側面との間に前記空隙が形成されていることを特徴とする付記１に記載の化合物半導体装置。
前記配線層間膜構造の側面の下方部分と前記下部プラグ配線とが接触しており、
前記配線層間膜構造の側面の上方部分と前記上部プラグ配線の側面との間に前記空隙が形成されていることを特徴とする付記１に記載の化合物半導体装置。
（付記５）化合物半導体層の上方に第１の電極及び第２の電極を形成する工程と、
前記第１の電極を覆う第１の絶縁膜及び前記第１の絶縁膜を覆う第２の絶縁膜を有する配線層間膜構造を形成する工程と、
前記配線層間膜構造の側面の少なくとも一部との間に空隙が形成されるように、プラグ配線を前記第２の電極上に接続形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
前記第１の電極を覆う第１の絶縁膜及び前記第１の絶縁膜を覆う第２の絶縁膜を有する配線層間膜構造を形成する工程と、
前記配線層間膜構造の側面の少なくとも一部との間に空隙が形成されるように、プラグ配線を前記第２の電極上に接続形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
（付記６）前記第２の電極上に前記プラグ配線を形成する際に、前記配線層間膜構造の側面と前記プラグ配線の側面との間に前記空隙を形成することを特徴とする付記５に記載の化合物半導体装置の製造方法。
（付記７）前記第２の電極上に前記プラグ配線を形成する際に、前記配線層間膜構造の側面の下方部分と前記プラグ配線の側面とが接触し、前記プラグ配線の上面が前記配線層間膜構造の上面よりも低く位置するように前記プラグ配線を形成して、前記配線層間膜構造の側面の上方部分と前記プラグ配線の上面との間に前記空隙を形成することを特徴とする付記５に記載の化合物半導体装置の製造方法。
（付記８）前記プラグ配線は、前記第２の電極上に接続形成された下部プラグ配線と、前記下部プラグ配線上で前記下部プラグ配線よりも幅狭に接続形成された上部プラグ配線とを有しており、
前記第２の電極上に前記プラグ配線を形成する際に、前記配線層間膜構造の側面の下方部分と前記下部プラグ配線とを接触させ、前記配線層間膜構造の側面の上方部分と前記上部プラグ配線の側面との間に前記空隙を形成することを特徴とする付記５に記載の化合物半導体装置の製造方法。
前記第２の電極上に前記プラグ配線を形成する際に、前記配線層間膜構造の側面の下方部分と前記下部プラグ配線とを接触させ、前記配線層間膜構造の側面の上方部分と前記上部プラグ配線の側面との間に前記空隙を形成することを特徴とする付記５に記載の化合物半導体装置の製造方法。
（付記９）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
化合物半導体層と、
前記化合物半導体層の上方に形成された第１の電極及び第２の電極と、
前記第１の電極を覆う第１の絶縁膜及び前記第１の絶縁膜を覆う第２の絶縁膜を有する配線層間膜構造と、
前記第２の電極上に接続形成されたプラグ配線と
を含み、
前記配線層間膜構造の側面の少なくとも一部と前記プラグ配線との間に空隙が形成されていることを特徴とする高周波増幅器。
トランジスタを有しており、
前記トランジスタは、
化合物半導体層と、
前記化合物半導体層の上方に形成された第１の電極及び第２の電極と、
前記第１の電極を覆う第１の絶縁膜及び前記第１の絶縁膜を覆う第２の絶縁膜を有する配線層間膜構造と、
前記第２の電極上に接続形成されたプラグ配線と
を含み、
前記配線層間膜構造の側面の少なくとも一部と前記プラグ配線との間に空隙が形成されていることを特徴とする高周波増幅器。
１ ＳｉＣ基板
２ 化合物半導体層
２ａ バッファ層
２ｂ 電子走行層
２ｃ 中間層
２ｄ 電子供給層
２ｅ キャップ層
３ 素子分離構造
２Ａ，２Ｂ 電極用リセス
４ ソース電極
５ ドレイン電極
６ 保護絶縁膜
７ ゲート電極
８ 第１の絶縁膜
８ａ，８ｂ，８ｃ，８ｄ 配線溝
９ 第２の絶縁膜
１０，２０ 配線層間膜構造
１０ａ 側面部分
１０Ａ，２０Ａ 上方領域
１１ａ，１１ｂ，２１ａ，２１ｂ，３３ａ，３３ｂ プラグ配線
２０ａ 側面の下方部分
２０ｂ 側面の上方部分
３１ａ，３１ｂ 下部プラグ配線
３２ａ，３２ｂ 上部プラグ配線
１２ａ，１２ｂ，１２ｃ，１２ｄ，１１１ａ，１１２ａ，１１３ａ，１１４ａ，１１４ｂ，１１５ａ，１１５ｂ 開口
１１３，１１４，１１５ レジストマスク
１１１ 下層レジスト
１１２ 上層レジスト
４１ ディジタル・プレディストーション回路
４２ａ，４２ｂ ミキサー
４３ パワーアンプ
Ｇ１，Ｇ２，Ｇ３ 空隙
２ 化合物半導体層
２ａ バッファ層
２ｂ 電子走行層
２ｃ 中間層
２ｄ 電子供給層
２ｅ キャップ層
３ 素子分離構造
２Ａ，２Ｂ 電極用リセス
４ ソース電極
５ ドレイン電極
６ 保護絶縁膜
７ ゲート電極
８ 第１の絶縁膜
８ａ，８ｂ，８ｃ，８ｄ 配線溝
９ 第２の絶縁膜
１０，２０ 配線層間膜構造
１０ａ 側面部分
１０Ａ，２０Ａ 上方領域
１１ａ，１１ｂ，２１ａ，２１ｂ，３３ａ，３３ｂ プラグ配線
２０ａ 側面の下方部分
２０ｂ 側面の上方部分
３１ａ，３１ｂ 下部プラグ配線
３２ａ，３２ｂ 上部プラグ配線
１２ａ，１２ｂ，１２ｃ，１２ｄ，１１１ａ，１１２ａ，１１３ａ，１１４ａ，１１４ｂ，１１５ａ，１１５ｂ 開口
１１３，１１４，１１５ レジストマスク
１１１ 下層レジスト
１１２ 上層レジスト
４１ ディジタル・プレディストーション回路
４２ａ，４２ｂ ミキサー
４３ パワーアンプ
Ｇ１，Ｇ２，Ｇ３ 空隙
Claims (4)
- 化合物半導体層と、
前記化合物半導体層の上方に形成された第１の電極及び第２の電極と、
前記第１の電極を覆う第１の絶縁膜及び前記第１の絶縁膜を覆う第２の絶縁膜を有する配線層間膜構造と、
前記第２の電極上に接続形成されたプラグ配線と
を含み、
前記プラグ配線は、前記第２の電極上に接続形成された下部プラグ配線と、前記下部プラグ配線上で前記下部プラグ配線よりも幅狭に接続形成された上部プラグ配線とを有しており、
前記配線層間膜構造の側面の下方部分と前記下部プラグ配線とが接触しており、
前記配線層間膜構造の側面の上方部分と前記上部プラグ配線の側面との間に空隙が形成されていることを特徴とする化合物半導体装置。 - 化合物半導体層の上方に第１の電極及び第２の電極を形成する工程と、
前記第１の電極を覆う第１の絶縁膜及び前記第１の絶縁膜を覆う第２の絶縁膜を有する配線層間膜構造を形成する工程と、
前記配線層間膜構造の側面の少なくとも一部との間に空隙が形成されるように、プラグ配線を前記第２の電極上に接続形成する工程と
を含み、
前記第２の電極上に前記プラグ配線を形成する際に、前記配線層間膜構造の側面と前記プラグ配線の側面との間に前記空隙を形成することを特徴とする化合物半導体装置の製造方法。 - 化合物半導体層の上方に第１の電極及び第２の電極を形成する工程と、
前記第１の電極を覆う第１の絶縁膜及び前記第１の絶縁膜を覆う第２の絶縁膜を有する配線層間膜構造を形成する工程と、
前記配線層間膜構造の側面の少なくとも一部との間に空隙が形成されるように、プラグ配線を前記第２の電極上に接続形成する工程と
を含み、
前記第２の電極上に前記プラグ配線を形成する際に、前記配線層間膜構造の側面の下方部分と前記プラグ配線の側面とが接触し、前記プラグ配線の上面が前記配線層間膜構造の上面よりも低く位置するように前記プラグ配線を形成して、前記配線層間膜構造の側面の上方部分と前記プラグ配線の上面との間に前記空隙を形成することを特徴とする化合物半導体装置の製造方法。 - 化合物半導体層の上方に第１の電極及び第２の電極を形成する工程と、
前記第１の電極を覆う第１の絶縁膜及び前記第１の絶縁膜を覆う第２の絶縁膜を有する配線層間膜構造を形成する工程と、
前記配線層間膜構造の側面の少なくとも一部との間に空隙が形成されるように、プラグ配線を前記第２の電極上に接続形成する工程と
を含み、
前記プラグ配線は、前記第２の電極上に接続形成された下部プラグ配線と、前記下部プラグ配線上で前記下部プラグ配線よりも幅狭に接続形成された上部プラグ配線とを有しており、
前記第２の電極上に前記プラグ配線を形成する際に、前記配線層間膜構造の側面の下方部分と前記下部プラグ配線とを接触させ、前記配線層間膜構造の側面の上方部分と前記上部プラグ配線の側面との間に前記空隙を形成することを特徴とする化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014144584A JP6331800B2 (ja) | 2014-07-14 | 2014-07-14 | 化合物半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014144584A JP6331800B2 (ja) | 2014-07-14 | 2014-07-14 | 化合物半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2016021495A JP2016021495A (ja) | 2016-02-04 |
| JP6331800B2 true JP6331800B2 (ja) | 2018-05-30 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2014144584A Active JP6331800B2 (ja) | 2014-07-14 | 2014-07-14 | 化合物半導体装置及びその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP5725749B2 (ja) * | 2010-07-28 | 2015-05-27 | 住友電工デバイス・イノベーション株式会社 | 半導体装置の製造方法 |
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| JP6178065B2 (ja) * | 2012-10-09 | 2017-08-09 | 株式会社東芝 | 半導体装置 |
-
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- 2014-07-14 JP JP2014144584A patent/JP6331800B2/ja active Active
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