CN101194322B - 一种非易失性存储器系统及其读取方法 - Google Patents

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Abstract

由于电场基于邻近的浮动栅极(或其它邻近的电荷存储元件)中存储的电荷的耦合，所以非易失性存储器单元的浮动栅极(或其它电荷存储元件)上存储的视在电荷会出现偏移。所述问题在已于不同时刻编程的邻近的存储器单元组之间最为显著。为了补偿这种耦合，给定存储器单元的读取过程将考虑到邻近的存储器单元的编程状态。

Description

一种非易失性存储器系统及其读取方法
对相关申请案的交叉参考
本申请案涉及与本申请案同一天申请的代理人案号为第SAND-01041US0号的JianChen、Raul-Adrian Cernea和Gerrit Jan Hemink的标题为“Compensating For Coupling InNon-Volatile Storage”的美国专利申请案，其全文以引用的形式并入本文中。 
技术领域
本发明涉及非易失性存储器技术。 
背景技术
半导体存储器更加普遍地用于各种电子装置中。举例来说，非易失性半导体存储器用于蜂窝式电话、数码相机、个人数字助理、移动计算装置、非移动计算装置及其它装置。电可擦除可编程只读存储器(EEPROM)和快闪存储器是最盛行的非易失性存储器。 
EEPROM和快闪存储器利用浮动栅极，所述浮动栅极位于半导体衬底中的沟道区上方且与其绝缘。浮动栅极位于源极区与漏极区之间。控制栅极提供在浮动栅极上且与其绝缘。通过保持在浮动栅极上的电荷量来控制晶体管的阈值电压。也就是说，由浮动栅极上的电荷电平来控制必须在开启晶体管之前施加到控制栅极以允许其源极与漏极之间导通的电压的最小量。 
当对EEPROM或快闪存储器装置(例如NAND快闪存储器装置)编程时，通常向控制栅极施加编程电压，且将位线接地。将来自沟道的电子注入浮动栅极中。当电子在浮动栅极中积累时，浮动栅极变成负性充电的，且存储器单元的阈值电压升高，使得存储器单元处于编程状态。关于编程的更多信息参看2003年3月5日申请的题为″Self-Boosting Technique″的第10/379,608号美国专利申请案以及2003年7月29日申请的题为″Detecting Over Programmed Memory″的第10/629,068号美国专利申请案，所述两个申请案的全文均以引用的形式并入本文中。 
有些EEPROM和快闪存储器装置具有浮动栅极，所述浮动栅极用来存储两个范围的电荷，且因此，存储器单元可在两种状态(擦除状态和编程状态)之间编程/擦除。此种快闪存储器装置有时被称为双态快闪存储器装置。 
通过识别由禁止范围分离的多个不同的允许/有效编程阈值电压范围来实施多态快 闪存储器装置。每种不同的阈值电压范围对应于在存储器装置中编码的数据位组的预定值。 
由于基于邻近的浮动栅极上存储的电荷的电场的耦合，存储在浮动栅极上的视在电荷中可能会发生偏移。第5,867,429号美国专利中描述了这种浮动栅极到浮动栅极的耦合现象，所述专利的全文以引用的形式并入本文中。邻近的浮动栅极到目标浮动栅极可能包含位于同一位线上的相邻浮动栅极、位于同一字线上的相邻浮动栅极或从目标浮动栅极跨越的浮动栅极，因为其均位于相邻位线和相邻字线上。 
浮动栅极到浮动栅极的耦合在已在不同时刻编程的邻近存储器单元组之间最为显著。举例来说，将第一存储器单元编程，以向其浮动栅极添加对应于一组数据的电荷电平。随后，将一个或一个以上邻近存储器单元编程，以向其浮动栅极添加对应于第二组数据的电荷电平。在编程了邻近存储器单元中的一者或一者以上之后，从第一存储器单元读取的电荷电平显得与所编程的不同，原因在于邻近的存储器单元上的电荷与第一存储器单元的耦合效应。来自邻近存储器单元的耦合可使正被读取的视在电荷电平偏移充分的量，从而导致错误地读取所存储的数据。 
对于多态装置而言，浮动栅极到浮动栅极的耦合效应是更大的问题，因为在多态装置中所允许的阈值电压范围和禁止范围比双态装置中窄。因此，浮动栅极到浮动栅极的耦合可导致存储器单元从允许的阈值电压范围偏移到禁止范围。 
随着存储器单元的大小不断缩小，由于短沟道效应、较大的氧化物厚度/耦合比变化和较多的沟道掺杂物波动，所以预期阈值电压的自然编程和擦除分布增加，从而减少邻近状态之间的可用分离。这种效应对于多态存储器比对于只使用两种状态的存储器(双态存储器)要显著得多。此外，字线之间的空间和位线之间的空间的减少也将增加邻近的浮动栅极之间的耦合。 
因此，需要减少浮动栅极之间的耦合效应。 
发明内容
为了补偿浮动栅极之间的耦合，给定存储器单元的读取过程将考虑到邻近的存储器单元的编程状态。揭示各种实施例。 
在一个实施例中，对于至少一个非易失性存储元件子组中的每个非易失性存储元件，基于邻近的存储元件中存储的电荷电平从预定偏移电压组中确定一个偏移电压。执行一组读取过程，其中每个读取过程使用预定偏移电压组中的一个不同偏移电压，并且对于所有非易失性存储元件都执行。对于每个偏移电压存在至少一个读取过程。每个非易失 性存储元件提供来自读取过程中与针对各个非易失性存储元件所确定的偏移电压相关联的适当一个读取过程的最终数据。 
有些实施例包含用于从存储至少第一页和第二页的数据的第一组多态非易失性存储元件中读取数据的方法。所述方法包含为邻近第一组多态非易失性存储元件的第二组多态非易失性存储元件确定电荷电平数据。相对于第一参考值执行多个读取过程，以用于相对于两个邻近数据状态区分阈值电压。每个读取过程与第一参考值一起使用预定偏移电压组中的不同一者。第一组非易失性存储元件中的每一者提供来自读取过程中的适当一者的最终数据，所述适当一者对应于与各个邻近非易失性存储元件相关联的一个偏移电压。基于最终数据为第一页确定数据值，而无需使用来自基于其它对邻近数据状态之间的参考值的非零偏移电压的用户数据读取过程的其它数据。 
有些实施例包含编程第一组非易失性存储元件和第二组非易失性存储元件，所述两组非易失性存储元件存储第一和第二数据分组。所述编程包含在针对第一数据分组向特定非易失性存储元件写入之后，相对于第二数据分组向邻近的非易失性存储元件写入。当期望从第一组非易失性存储元件读取数据时，系统也将从第二组非易失性存储元件读取。从第二组非易失性存储元件进行的读取不需要读取准确的数据，而是，读取操作只需要获得电荷电平或视在电荷电平的指示。对第一组非易失性存储元件执行读取操作。这些读取操作为第一组非易失性存储元件中邻近于第二组非易失性存储元件中提供第一指示的非易失性存储元件的非易失性存储元件使用第一补偿。这些读取操作不为第一组非易失性存储元件中邻近于第二组非易失性存储元件中不提供第一指示的非易失性存储元件的非易失性存储元件使用第一补偿。 
附图说明
图1是NAND串的俯视图。 
图2是NAND串的等效电路图。 
图3是NAND串的横截面图。 
图4是NAND快闪存储器单元的阵列的方框图。 
图5是非易失性存储器系统的方框图。 
图6是非易失性存储器系统的方框图。 
图7是描绘感测区块的一个实施例的方框图。 
图8是感测模块的一个实施例的示意图。 
图9是描述感测模块的操作的一部分的表格。 
图10是描述感测模块的操作的时序图。 
图11是解释共同源极线上的电压的方框图。 
图12描绘连接到源极线的存储器单元。 
图13展示各种阈值电压分布。 
图14是解释感测模块的操作的一部分的时序图。 
图15是描述用于编程非易失性存储器的过程的一个实施例的流程图。 
图16是施加到非易失性存储器单元的控制栅极的示范性波形。 
图17描绘示范组的阈值电压分布。 
图18描绘示范组的阈值电压分布。 
图19A-C展示各种阈值电压分布并描述用于编程非易失性存储器的过程。 
图20A-G是描绘在各种实施例中编程非易失性存储器的次序的表格。 
图21是描述用于读取非易失性存储器的过程的一个实施例的流程图。 
图22是描述用于对非易失性存储器执行读取操作的过程的一个实施例的流程图。 
图23是描述用于恢复数据的过程的一个实施例的流程图。 
图24是描述用于从多个字线恢复数据的过程的一个实施例的流程图。 
图25是描述用于从下部页读取数据的过程的一个实施例的流程图。 
图26是描述从上部页读取数据的过程的一个实施例的流程图。 
图27是描述用于读取数据的过程的一个实施例的流程图。 
图28是描述用于从上部页读取数据的过程的一个实施例的流程图。 
图29是描述用于在未经补偿的情况下读取数据的过程的一个实施例的流程图。 
图30是用于在补偿浮动栅极到浮动栅极(或介电区到介电区)的耦合的同时读取数据的过程的一个实施例的流程图。 
图31是描绘用于确定数据值的过程的表格。 
图32是描述用于读取经校正上部页数据的过程的一个实施例的流程图。 
图32A是描述管线读取过程的时序图。 
图33是感测模块的示意图。 
图34是描述用于读取数据的过程的一个实施例的流程图。 
图35是描述用于读取数据的过程的一个实施例的流程图。 
图36是描述与图35的过程相关联的用于读取上部页数据的过程的一个实施例的流程图。 
具体实施方式
适合实施本发明的存储器系统的一个实例使用NAND快闪存储器结构，其包含在两个选择栅极之间串联布置多个晶体管。将串联晶体管与选择栅极称为NAND串。图1是展示一个NAND串的俯视图。图2是其等效电路图。图1和图2中描绘的NAND串包含四个晶体管，100、102、104和106，其串联连接且夹在第一选择栅极120与第二选择栅极122之间。选择栅极120将NAND串连接到位线126。选择栅极122将NAND串连接到源极线128。通过向控制栅极120CG施加适当电压来控制选择栅极120。通过向控制栅极122CG施加适当电压来控制选择栅极122。晶体管100、102、104和106中的每一者具有控制栅极和浮动栅极。晶体管100具有控制栅极100CG和浮动栅极100FG。晶体管102包含控制栅极102CG和浮动栅极102FG。晶体管104包含控制栅极104CG和浮动栅极104FG。晶体管106包含控制栅极106CG和浮动栅极106FG。控制栅极100CG连接到字线WL3，控制栅极102CG连接到字线WL2，控制栅极104CG连接到字线WL1，且控制栅极106CG连接到字线WL0。在一个实施例中，晶体管100、102、104和106每一者均是存储器单元。在其它实施例中，存储器单元可包含多个晶体管或可与图1和图2中描绘的不同。选择栅极120连接到选择线SGD。选择栅极122连接到选择线SGS。 
图3提供上述NAND串的横截面图。如图3中描绘的，NAND串的晶体管形成在p阱区140中。每个晶体管包含堆叠栅极结构，其由控制栅极(100CG、102CG、104CG和106CG)和浮动栅极(100FG、102FG、104FG和106FG)组成。在氧化物或其它介电薄膜上的p阱表面上形成浮动栅极。控制栅极位于浮动栅极上方，中间多晶硅介电层将控制栅极与浮动栅极分离。存储器单元(100、102、104和106)的控制栅极形成字线。相邻单元之间共用N+掺杂层130、132、134、136和138，借此单元彼此串联连接以形成NAND串。这些N+掺杂层形成每个单元的源极和漏极。举例来说，N+掺杂层130充当晶体管122的漏极和晶体管106的源极，N+掺杂层132充当晶体管106的漏极和晶体管104的源极，N+掺杂层134充当晶体管104的漏极和晶体管102的源极，N+掺杂层136充当晶体管102的漏极和晶体管100的源极，且N+掺杂层138充当晶体管100的漏极和晶体管120的源极。N+掺杂层126连接到NAND串的位线，同时N+掺杂层128连接到多个NAND串的共同源极线。 
请注意，虽然图1-3展示NAND串中的四个存储器单元，但使用四个晶体管只是作为实例而提供。用本文中描述的技术使用的NAND串可具有少于四个存储器单元或多于四个存储器单元。举例来说，有些NAND串将包含8个存储器单元、16个存储器单元、 32个存储器单元等。本文中的论述并不限于NAND串中的任何特定数目的存储器单元。 
每个存储器单元可存储用模拟或数字形式表示的数据。当存储一位数字数据时，将存储器单元的可能阈值电压的范围划分成两个范围，向所述两个范围指派逻辑数据“1”和“0”。在NAND型快闪存储器的一个实例中，电压阈值在擦除存储器单元之后是负的，且被界定为逻辑“1”。阈值电压在编程操作之后是正的，且被界定为逻辑“0”。当阈值电压是负的且通过向控制栅极施加0伏而尝试读取时，存储器单元将开启以指示正在存储逻辑1。当阈值电压是正的且通过向控制栅极施加0伏而尝试读取操作时，存储器单元将不会开启，这指示存储逻辑0。 
存储器单元也可存储多个状态，因而存储多位数字数据。在存储数据的多个状态的情况下，将阈值电压窗划分成若干状态。举例来说，如果使用四个状态，则将存在指派给数据值“11”、“10”、“01”和“00”的四个阈值电压范围。在NAND型存储器的一个实例中，阈值电压在擦除操作之后是负的，且被界定为“11”。针对“10”、“01”和“00”的状态使用正阈值电压。在有些实施方案中，使用Gray代码赋值向阈值范围指派数据值(例如，逻辑状态)，使得如果浮动栅极的阈值电压错误地移位到其相邻物理状态，则将只影响一个位。编程到存储器单元中的数据与单元的阈值电压范围之间的具体关系取决于针对存储器单元采用的数据编码方案。举例来说，以全文引用的形式并入本文中的2003年6月13日申请的第6,222,762号美国专利和第10/461,244号美国专利申请案″TrackingCells ForAMemory System″描述用于多态快闪存储器单元的各种数据编码方案。 
在以全文引用的形式并入本文中的以下美国专利/专利申请案中提供NAND型快闪存储器及其操作的相关实例：第5,570,315号美国专利、第5,774,397号美国专利、第6,046,935号美国专利、第5,386,422号美国专利、第6,456,528号美国专利和第09/893,277号美国专利申请案(第US2003/0002348号公开案)。除了NAND快闪存储器之外，其它类型的非易失性存储器也可与本发明一起使用。 
可用于快闪EEPROM系统中的其它类型的存储器单元利用非导电性介电材料代替导电性浮动栅极而以非易失性方式存储电荷。Chan等人的文章″A True Single-TransistorOxide-Nitride-Oxide EEPROM Device″(IEEE Electron Device Letters，EDL-8卷，第3期，1987年3月，第93-95页)中描述了这种单元。在导电控制栅极与存储器单元沟道上方的半导体衬底的表面之间夹着由氧化硅、氮化硅和氧化硅(“ONO”)形成的三层电介质。通过将电子从单元沟道注入到氮化物中而将单元编程，电子在所述氮化物中被捕获并存储在有限区中。这个存储的电荷接着用可检测的方式改变单元沟道的一部分的阈值电压。 通过将热空穴注入到氮化物中来擦除单元。也参看Nozaki等人的″A 1-Mb EEPROM withMONOS Memory Cell for Semiconductor Disk Application″(IEEE Journal of Solid-StateCircuits，第26卷，第4期，1991年4月，第497-501页)，其描述分割栅极配置的类似单元，其中掺杂的多晶硅栅极在存储器单元沟道的一部分上延伸以形成单独的选择晶体管。以上两篇文章的全文以引用的形式并入本文中。以引用的形式并入本文中的″NonvolatileSemiconductor Memory Technology″(由William D.Brown和Joe E.Brewer编辑，IEEEPress，1998)的1.2章节中提到的编程技术也在所述章节中描述为适用于介电电荷捕获装置。此段中描述的存储器单元也可与本发明一起使用。因此，本文中描述的技术也适用于不同存储器单元的介电区之间的耦合。 
Eitan等人的″NROM：A Novel Localized Trapping，2-Bit Nonvolatile Memory Cell″(IEEE Electron Device Letters，第21卷，第11卷，2000年11月，第543-545页)中描述了另一种在每个单元中存储两个位的方法。ONO介电层在源极与漏极扩散区之间的沟道上延伸。用于一个数据位的电荷位于邻近漏极的介电层中，且用于另一数据位的电荷位于邻近源极的介电层中。通过单独读取电介质内的空间分离的电荷存储区的二进制状态而实现多态数据存储。此段中描述的存储器单元也可与本发明一起使用。 
图4绘示例如图1-3中展示的那些NAND单元阵列的NAND单元阵列的实例。沿着每个列，位线206耦合到NAND串150的漏极选择栅极的漏极端子126。沿着NAND串的每个行，源极线204可与NAND串的源极选择栅极的所有源极端子128连接。NAND结构阵列的实例及其作为存储器系统的一部分的操作请参看第5,570,315号、第5,774,397号和第6,046,935号美国专利。 
存储器单元的阵列被划分成许多存储器单元区块。对于快闪EEPROM系统常见的是，区块是擦除单位。也就是说，每个区块含有一起擦除的最小数目的存储器单元。每个区块通常划分成若干页。页是编程单位。在一个实施例中，各个页可划分成区段，且区段可含有作为基本编程操作一次写入的最小数目的单元。一个或一个以上的数据页通常存储在一行存储器单元中。页可存储一个或一个以上扇区。扇区包含用户数据和额外开销数据。额外开销数据通常包含根据扇区的用户数据计算的误差校正码(ECC)。在将数据编程到阵列中时控制器(下文描述)的一部分计算ECC，且还在从阵列中读取数据时检验所述ECC。或者，ECC和/或其它额外开销数据存储在与其相关的用户数据不同的页乃至不同的区块中。 
用户数据扇区通常为512字节，其对应于磁盘驱动器中的扇区大小。额外开销数据 通常为额外的16-20个字节。许多页形成区块，其(例如)为8页直到32、64或更多页。在有些实施例中，一行NAND串包括一区块。 
在一个实施例中，通过将p阱抬升到擦除电压(例如，20伏)持续充分的时间周期并在源极和位线浮动时将选定区块的字线接地，而擦除存储器单元。由于电容性耦合的缘故，未选中的字线、位线、选择线和c源极也被抬升到擦除电压的有效分数。因此，在将浮动栅极的电子发射到衬底侧时，向选定存储器单元的隧穿氧化物层施加较强的电场并擦除选定存储器单元的数据。当电子从浮动栅极转移到p阱区时，降低选定单元的阈值电压。可对整个存储器阵列、单独的区块或另一单位的单元执行擦除。 
图5绘示根据本发明一个实施例具有用于并行地读取和编程存储器单元页的读取/写入电路的存储器装置296。存储器单元296可包含一个或一个以上存储器颗粒298。存储器颗粒298包含存储器单元的二维阵列300、控制电路310和读取/写入电路365。存储器阵列300可通过字线经由行解码器330且通过位线经由列解码器360来寻址。读取/写入电路365包含多个感测区块400且允许存储器单元页被并行读取或编程。通常控制器350包含在与一个或一个以上存储器颗粒298相同的存储器装置296(例如，可移除存储卡)中。命令和数据经由线320在主机与控制器350之间传输，且经由线318在控制器与一个或一个以上存储器颗粒298之间传输。 
控制电路310与读取/写入电路365协作，以对存储器阵列300执行存储器操作。控制电路310包含状态机312、芯片上地址解码器314和功率控制模块316。状态机312提供对存储器操作的芯片级控制。芯片上地址解码器314在主机或存储器控制器使用的地址与解码器330和360使用的硬件地址之间提供地址界面。功率控制模块316控制在存储器操作期间供应到字线和位线的功率和电压。 
图6绘示图5展示的存储器装置296的另一布置。在阵列的相对侧上用对称方式实施各种外围电路对存储器阵列300的存取，使得每一侧上的存取线和电路的密度减半。因此，将行解码器分割成行解码器330A和330B，且将列解码器分割成列解码器360A和360B。类似地，将读取/写入电路分割成从阵列300底部连接到位线的读取/写入电路365A和从阵列300顶部连接到位线的读取/写入电路365B。以此方式，读取/写入模块的密度在本质上减半。图6的装置也可包含控制器，如上文针对图5的装置所描述。 
图7是划分成核心部分(称为感测模块380)和共同部分390的个别感测模块400的方框图。在一个实施例中，将存在针对每个位线的单独感测模块380和针对一组多个感测模块380的一个共同部分390。在一个实例中，感测区块将包含一个共同部分390 和八个感测模块380。群组中的每个感测模块将经由数据总线372与相关联的共同部分通信。进一步的细节请参看2004年12月29日申请的第11/026,536号美国专利申请案″Non-Volatile Memory&Method with Shared Processing for an Aggregate of SenseAmplifiers″，所述专利申请案的全文以引用的形式并入本文中。 
感测模块380包括感测电路370，其确定所连接位线中的导通电流是在预定阈值电平以上还是以下。感测模块380还包含位线锁存器382，其用于设定所连接位线上的电压条件。举例来说，锁存在位线锁存器382中的预定状态将导致所连接字线被拉到规定禁止编程的状态(例如，Vdd)。 
共同部分390包括处理器392、一组数据锁存器394和耦合在所述组数据锁存器394与数据总线320之间的I/O接口396。处理器392执行计算。举例来说，其功能之一是确定存储在感测到的存储器单元中的数据并将所确定的数据存储在所述组数据锁存器中。所述组数据锁存器394用于在读取操作期间存储由处理器392确定的数据位。其也用于在编程操作期间存储从数据总线320输入的数据位。输入的数据位表示将要编程到存储器中的写入数据。I/O接口398在数据锁存器394与数据总线320之间提供接口。 
在读取或感测期间，系统的操作处于状态机312的控制下，所述状态机312控制对寻址单元供应不同的控制栅极电压。随着其逐步通过对应于存储器支持的各种存储器状态的各种预定义控制栅极电压，感测模块380将在这些电压之一处跳变，且将经由总线372从感测模块380向处理器392提供输出。在所述点处，处理器392通过考虑到感测模块的跳变事件和与经由输入线393从状态机施加的控制栅极电压相关的信息而确定最终的存储器状态。其接着针对存储器状态计算出二进制编码，并将所得的数据位存储到数据锁存器394中。在核心部分的另一实施例中，位线锁存器382服务于双重任务，均作为用于锁存感测模块380的输出的锁存器且还作为如上所述的位线锁存器。 
预期有些实施方案将包含多个处理器392。在一个实施例中，每个处理器392将包含输出线(图7中未描绘)，使得每个输出线被有线地“或”在一起。在有些实施例中，输出线在连接到有线“或”线之前被反转。这种配置使得可在已完成编程过程时的编程验证过程期间进行快速确定，因为接收有线“或”的状态机可确定所有正被编程的位何时已到达所要电平。举例来说，当每个位均已到达其所要电平时，所述位的逻辑0将被发送到有线“或”线(或数据1被反转)。当所有位均输出数据0时(或被反转的数据1)，那么状态机便知道要结束编程过程。因为每个处理器均与八个感测模块通信，所以状态机需要读取有线“或”线八次，或者向处理器392添加逻辑以积累相关联的位线的结果，使得状态机只需要读取有线“或”线一次。类似地，通过正确地选择逻辑电平，全局状 态机可检测出第一位何时改变其状态，且相应地改变算法。 
在编程或验证期间，将待编程的数据从数据总线320存储在数据锁存器组394中。在状态机控制下的编程操作包括施加到被寻址存储器单元的控制栅极的一系列编程电压脉冲。每个编程脉冲后面是读回(验证)，以确定单元是否已被编程到所要的存储器状态。处理器392相对于所要的存储器状态监视读回存储器状态。当所述两个状态一致时，处理器222设定位线锁存器214，以便导致将位线拉到规定禁止编程的状态。这禁止进一步编程耦合到位线的单元，即使在其控制栅极上出现编程脉冲也是如此。在其它实施例中，处理器起初加载位线锁存器382，且感测电路在验证过程期间将其设定成禁止值。 
数据锁存器堆叠394含有对应于感测模块的数据锁存器堆叠。在一个实施例中，每个感测模块380存在三个数据锁存器。在有些实施方案中(但不是要求的)，将数据锁存器实施为移位寄存器，使得其中存储的并行数据转换成串行数据以用于数据总线320，且反之亦然。在优选实施例中，可将对应于m个存储器单元的读取/写入区块的所有数据锁存器链接在一起以形成区块移位寄存器，使得可通过串行传输输入或输出数据区块。确切地说，r个读取/写入模块的库经调适，使得其数据锁存器组中的每一者将依次地将数据移入或移出数据总线，如同其是整个读取/写入区块的移位寄存器的一部分一样。 
图8绘示感测模块380的实例；然而，也可使用其它实施方案。感测模块380包括位线隔离晶体管512、位线下拉电路520、位线电压箝610、读取总线传输栅极530和读出放大器600，所述读出放大器600在此实施方案中含有位线锁存器382。请注意，图8中的存储器单元10和页控制器540相关联，但结构上并不是感测模块380的一部分。 
一般来说，对一页存储器单元并行地操作。因此，相应数目的感测模块并行地操作。在一个实施例中，页控制器540方便地向被并行操作的感测模块提供控制和时序信号。 
当通过信号BLS启用位线隔离晶体管512时，感测模块380可连接到存储器单元的位线36。感测模块380借助读出放大器600感测存储器单元的导通电流，并在感测节点501处将读取结果作为数字电压电平SEN2锁存，且经由栅极530将其输出到读出总线532。 
读出放大器600实质上包括第二电压箝620、预充电电路640、鉴别器或比较电路650以及锁存器660。鉴别器电路650包含专用电容器652。在一个实施例中，向正被读取的存储器单元的控制栅极施加参考电压。如果参考电压大于存储器单元的阈值电压，则存储器单元将开启且在其源极与漏极之间导通电流。如果参考电压不大于存储器单元的阈值电压，则存储器单元将不开启且在其源极与漏极之间不导通电流。在许多实施方 案中，开启/关闭可以是连续转变，使得存储器单元将响应于不同的控制栅极电压而导通不同的电流。如果存储器单元是开启的且导通电流，则被导通的电流将导致节点SEN 631上的电压减少，从而有效地充电或增加另一端子处于Vdd的电容器652上的电压。如果节点SEN上的电压在预定感测周期期间放电到预定电平，则读出放大器600报告存储器单元响应于控制栅极电压而开启。 
感测模块380的一个特征是，并入了感测期间对位线的恒定电压供应。这优选通过位线电压箝610来实施。位线电压箝610类似于二极管箝而操作，其中晶体管612与位线36串联。其栅极被偏置到等于在其阈值电压VT以上的所要位线电压VBL的恒定电压BLC。以此方式，其将位线与感测模块501隔离，并针对位线设定恒定的电压电平，例如在编程验证或读取期间所要的VBL＝0.5到0.7伏。一般来说，将位线电压电平设定为使其充分低以避免较长的预充电时间，但又充分高以避免接地噪声及其它因素的水平。 
读出放大器600感测通过感测节点501的导通电流，并确定导通电流是处于预定值以上还是以下。读出放大器将作为感测节点501处的信号SEN2的数字形式的感测结果输出到读出总线532。 
在读取之后还输出实质上是信号SEN2的反转状态的数字控制信号INV，以控制下拉电路520。当感测出的导通电流高于预定值时，INV将为“高”且SEN2将为“低”。这个结果通过下拉电路520加强。下拉电路520包含由控制信号INV控制的n晶体管522和由控制信号GRS控制的另一n晶体管550。GRS信号在“低”时允许位线36浮动，且不论INV信号的状态是如何。在编程期间，GRS信号变“高”，以允许位线36被拉到接地并由INV控制。当要求位线浮动时，GRS信号变“低”。 
图10(H)-图10(O)绘示图8所示的优选感测模块的时序。共同待决的由Raul-AdrianCernea和Yan Li在2002年9月24日申请的在2004年3月25日作为第2004/0057287号公开申请案公开的第10/254,830号美国专利申请案“Non-Volatile Memory And MethodWith Reduced Source Line Bias Errors”，以及Raul-Adrian Cernea和Yan Li在2003年9月17日申请的在2004年6月10日作为第2004/0109357号公开申请案公开的第10/665,828号美国专利申请案“Non-Volatile Memory And Method with Improved Sensing”中已经描述了对感测模块关于其它特征的操作的额外描述。所引用的这两个申请案的整个揭示内容的全文以引用的方式在此并入本文中。 
在一个实施例中，由位线电压补偿器560供应位线偏压。其感测到来自其左右相邻者的分别采用信号INVL和IVNR形式的INV信号，且根据图9的偏置电压表以响应方 式供应偏置电压ΔVBL。将偏置电压供应到可切换地耦合到位线36的节点523。在编程期间，当信号GRS为“低”时，信号BLS和INV两者均为“高”。这些启用位线36对位线电压补偿器560的存取。 
图9是列出作为位线的左右相邻者的禁止编程模式的函数施加到位线的偏移电压的偏置电压表格。中间的列列出作为正被编程的存储单位的位线的左右相邻者的模式的函数施加到所述位线的偏移或偏置电压。一般来说，其相邻者中处于禁止编程模式的越多，就需要用越多的位线偏置来抵消来自邻近位线的浮动栅极的耦合扰动效应。 
图10(A)-10(G)是绘示根据本发明第一实施例的在编程操作期间的电压补偿方案的时序图。 
对于处于编程和禁止编程下的NAND串，将所示的电压施加到存储器阵列的各个字线和位线。可将编程操作分组成位线预充电阶段、编程阶段和放电阶段。 
在位线预充电阶段中： 
(1)通过0V的SGS将源极选择晶体管关闭(图10(A))，同时通过变高到VSG的SGD将漏极选择晶体管开启(图10(B))，因而允许位线存取NAND串。 
(2)允许禁止编程的NAND串的位线电压上升到由VDD给定的预定电压(图10(F))。当禁止编程的NAND串的位线电压上升到VDD时，禁止编程的NAND串将在漏极选择晶体管上的栅极电压SGD下降到VDD时浮动。同时，主动将编程NAND串的位线电压下拉到0V(图10(G))。 
(3)用由位线电压补偿器560供应的ΔVBL将编程NAND串的位线电压偏置(图10(G))。从电压补偿器560输出的ΔVBL的值取决于其相邻者中的一者或两者是否处于禁止编程模式。 
(4)连接到一行NAND串的漏极选择晶体管的漏极字线使其电压降低到VDD。这将只使其位线电压与VDD相当的那些禁止编程的NAND串浮动，因为其漏极选择晶体管被关闭(图10(B)和10(F))。至于含有待编程的存储器晶体管的NAND串，其漏极选择晶体管将不会相对于其漏极处的接近0V的位线电压而被关闭。 
(5)NAND串中未被寻址的存储器晶体管使其控制栅极电压设定成VPASS以将其完全开启(图10(C))。由于禁止编程的NAND串是浮动的，所以施加到未寻址的存储器晶体管的控制栅极的高VPASS和Vpgm(编程电压)抬高其沟道和电荷存储元件的电压，因而禁止编程。VPASS通常相对于Vpgm(例如，～15-24V)被设定为某一中间电压(例如，～10V)。 
在编程阶段中： 
(6)将编程电压Vpgm施加到经选择以用于编程的存储器晶体管的控制栅极(图10(D))。处于禁止编程下的存储单位(即，具有经升压的沟道和电荷存储单位)将不被编程。将用经偏置的位线电压来编程处于编程下的存储单位(图10(G))，以偏移任何因其相邻者中的一者或两者处于禁止编程模式而产生的任何扰动。对编程存储单位的一种扰动是因为字线方向上的邻近存储单位的浮动沟道和电荷存储单位被来自字线的高控制栅极电压电容性升压。这出现在NAND串被置于禁止编程模式时。这也具有扰动(增加)待编程的存储器晶体管的电荷存储单位上的电压的不理想效应。通过感测其相邻者在存储单位的编程期间的动作，相应地用适当的位线电压偏置来补偿对其相邻者的扰动。 
在放电阶段中： 
(7)允许各种控制线和位线放电。 
关于感测存储器单元的一个潜在问题是源极线偏压。当并行感测许多存储器单元时，其组合电流可导致具有有限电阻的接地回路中出现显著的电压上升。这导致源极线偏压，其使得使用阈值电压感测的读取操作中出现误差。 
图11绘示因为具有到接地的有限电阻的源极线中的电流流动而出现的源极电压误差的问题。读取/写入电路365同时对一页存储器单元进行操作。读取/写入电路365中的每个感测模块380经由位线耦合到相应的单元。举例来说，感测模块380感测存储器单元(例如，单元1)的导通电流i1(源极-漏极电流)。导通电流从感测模块通过位线流动到存储器单元的漏极并从源极流出，然后通过源极线204接地。在集成电路芯片中，存储器阵列中的单元的源极全部连接在一起，作为连接到存储器芯片的某一外部接地垫(例如Vss垫)的源极线204的多个分支。甚至当使用金属箍来减少源极线的电阻时，在存储器单元的源极电极与接地垫之间保持着有限电阻R。通常接地回路电阻R约为50欧姆。 
对于被并行感测的整页存储器，流动穿过源极线204的总电流是所有导通电流的总和，即iTOT＝i1+i2+...，+in。一般来说，每个存储器单元具有取决于编程到其电荷存储元件中的电荷量的导通电流。对于存储器单元的给定控制栅极电压，较小的电荷将产生相对较高的导通电流。当在存储器单元的源极电极与接地垫之间存在有限电阻时，电阻上的电压降由Vdrop＝iTOT R给出。 
举例来说，如果4,256个位线同时放电，其每一者具有1μA电流，则源极线电压降将等于4,000线× 1μA/线×50欧姆～0.2伏。当感测到存储器单元的阈值电压时，这个源极线偏压将导致0.2伏的感测误差。 
图12绘示由源极线电压降导致的存储器单元的阈值电压电平的误差。供应到存储器单元的控制栅极的阈值电压VT是相对于GND。然而，由存储器单元看到的有效VT是其控制栅极与源极之间的电压差。在供应的VT与有效VT之间存在约Vdrop的差(忽略来自源极14的电压降对源极线的较小影响)。这个Vdrop或源极线偏压将在感测存储器单元的阈值电压时导致(例如)0.2伏的感测误差。 
根据本发明的一个方面，通过具有用于多回合感测的特征和技术的读取/写入电路来实现减少源极线偏压的方法。每一回合有助于识别和关闭具有高于给定分界电流值的导通电流的存储器单元。通常，给定分界电流值借助每一回合逐步汇集到用于常规单回合感测的断点电流值。以此方式，随后回合中的感测将受到源极线偏压的较小影响，因为已经关闭了较高电流的单元。 
图13绘示4态存储器的一页存储器单元的示范性总体分布。每个存储器单元群集在彼此清楚分离的导通电流ISD的范围内编程。举例来说，断点381是分别表示“A”和“B”存储器状态的两个群集之间的分界电流值。在常规的单回合感测中，“B”存储器状态的必要条件将是其具有小于断点381的导通电流。如果不存在源极线偏压，则将通过具有实线的曲线来描绘相对于所供应的阈值电压VT的总体分布。然而，由于源极线偏压误差，通过源极线偏压增加每个存储器单元在其控制栅极处的阈值电压。这意味着，需要施加较高的控制栅极电压以补偿偏压。在图13中，源极线偏压导致分布(虚线)朝较高的视在VT移位。当感测到较高的阈值(低电流)存储器状态时，移位将较多，因为由于较高的施加的字线电压的缘故将有更多的总阵列电流在流动。如果针对没有源极线误差的情况设计断点381，则源极线误差的存在将使得具有导通电流的“A”状态的末尾的一部分出现在非导通区中，这意味着其将高于断点381。这将导致有些“A”状态(较导通的)被错误地分界为“B”状态(较不导通的)。 
举例来说，当前的多回合感测可以两回合(j＝1到2)实施。在第一回合之后，识别出那些具有高于断点381的导通电流的存储器单元，并通过关闭其导通电流而将其移除。关闭其导通电流的优选方式是将其位线上的其漏极电压设定为接地。在第二回合(j＝2)中，由于移除了影响源极线的高电流状态，所以具有虚线的分布接近具有实线的分布。因此，将断点381用作分界电流值的感测将不会导致把“A”状态误当作“B”状态。 
与常规的一回合方法相比，本发明的两回合方法可显著减少将有些“A”单元误识别为“B”或更高单元的可能性。本发明还涵盖两个以上回合，但是回合数的增加将导致返回的减少。此外，每回合可具有相同的分界电流，或者对于每个连续回合，所使用的分 界电流汇集至常规单回合感测中通常使用的断点值。此外，可在状态E与A之间以及状态B与C之间使用断点值。 
一般来说，将存在正由相应数目的多回合感测区块400操作的一页存储器单元。页控制器540向每个感测模块供应控制和时序信号。在一个实施例中，页控制器540实施为控制电路310中的状态机312的一部分。在另一实施例中，页控制器540是读取/写入电路365的一部分。页控制器540通过预定回合数(j＝1到N)循环每个多回合感测区块400，且还在每回合中供应预定的分界电流值I0(j)。分界电流值也可实施为感测时间周期。在最后一回合之后，页控制器540用信号NCO启用传输栅极488，以将SEN节点631的状态作为感测数据读取到读出总线532。总而言之，将从所有感测模块读出一页感测数据。 
将相对于时序图图14(A)-14(K)论述感测模块380在读取/验证操作期间的额外操作和时序，图14(A)-14(K)分界成阶段(1)-(9)。 
阶段(0)：设置
感测模块380(参看图8)经由启用信号BLS连接到位线36(图14(A))。用BLC启用电压箝(图14(B))。用控制信号FLT将预充电电路640作为有限电流源而启用(图14(C))。 
阶段(1)：受控制的预充电
通过重设信号RST来起始读出放大器600(图14(D))，所述信号将经由晶体管658把信号INV拉到接地。因此，在重设时，INV设定为“低”。同时，p晶体管663将补偿信号LAT拉到Vdd或“高”(图14(H))。 
绝缘栅极630由n晶体管632形成，所述n晶体管632由信号LAT控制。因此，在重设之后，启用绝缘栅极以将感测节点501连接到读出放大器的内部感测节点631，且信号SEN2将与内部感测节点631处的信号SEN相同。 
预充电电路640通过内部感测节点631和感测节点SEN2 501为位线36预充电一预定时间周期。这将使位线具有优化电压以用于感测其中的导通。 
预充电电路640包含由控制信号FLT(“浮动”)控制的上拉p晶体管642。将朝由位线电压箝610设定的所要位线电压上拉位线。上拉速率将取决于位线中的导通电流。导通电流越小，上拉越快。 
上文已经描述，如果那些具有高于预定值的导通电流的存储器单元被关闭且消除其对源极线偏压的影响，则由源极线偏压引起的感测误差被最小化。实施预充电电路640 以服务于两种功能。一种是将位线预充电到最佳感测电压。另一种是帮助识别那些具有高于D.C(直流)感测的预定值的导通电流的存储器单元，使其可不再影响源极线偏压。 
通过提供预充电电路来实现D.C感测，所述电路具有类似于用于向位线供应预定电流的电流源的作用。控制p晶体管642的信号FLT使得其“编程”预定电流以流动通过预充电电路640。举例来说，可从参考电流被设定为500nA的电流镜产生FLT信号。当p晶体管642形成电流镜的镜像支路时，其将也具有在其中发射的相同500nA。 
图14(I1)-14(I4)绘示分别连接到具有700nA、400nA、220nA和40nA的导通电流的存储器单元的四个示范性位线上的电压。当预充电电路640是(例如)限为500nA的电流源时，具有超过500nA的导通电流的存储器单元将使位线上的电荷耗尽的速度高于其可积累的速度。因此，对于具有700nA导通电流的位线，其电压或内部感测节点631处的信号SEN将维持接近0V(例如，0.1伏，参看图14(I1))。另一方面，如果存储器单元的导通电流低于500nA，则预充电电路640将开始为位线充电，且其电压将开始朝箝位位线电压(例如，电压箝610设定的0.5V)上升(图14(I2)-14(I4))。相应地，内部感测节点631将保持接近0V或被上拉到Vdd(图14(G))。一般来说，导通电流越小，位线电压将越快速地充电到箝位位线电压。因此，通过在受控制的预充电阶段之后检查位线上的电压，可识别连接的存储器单元是具有高于还是低于预定电平的导通电流。 
阶段(2)：通过后续选通对高电流单元的直流锁存和移除
在受控制的预充电阶段之后，在由鉴别器电路650感测到信号SEN时开始初始分直流高电流感测阶段。所述感测识别出那些具有高于预定电平的导通电流的存储器单元。鉴别器650包含两个串联的p晶体管654和656，其充当寄存信号INV的节点657的上拉元件。通过读取选通信号STB变“低”来启用p晶体管654，且通过内部感测节点631处的SEN信号变“低”来启用p晶体管656。高电流存储器单元将具有接近0V的信号SEN，或至少其位线无法被预充电高得足以关闭p晶体管656。举例来说，如果将微弱上拉限为500nA的电流，则其将无法上拉具有700nA导通电流的单元(图14(G1))。当STB选通“低”以进行锁存时，节点657处的INV被上拉到Vdd。这将用INV“高”和LAT“低”来设定锁存电路660(图14(H1))。 
当INV为“高”且LAT“低”时，禁用隔离栅极630且将感测节点481与内部感测节点631隔开。同时，通过下拉电路520将位线拉到接地(图8和图14(I1))。这将有效地关闭位线中的任何导通电流，从而使其不再影响源极线偏压。 
因此，在感测模块380的一个优选实施方案中，采用有限电流源预充电电路。这提 供额外或替代的方式(D.C.感测)以识别承载高电流的位线并将其关闭，以将后续感测中的源极线偏压误差最小化。 
在另一实施例中，预充电电路未经特别配置以帮助识别高电流位线，但经过优化以在存储器系统可用的最大电流的容差内尽可能快速地将位线上拉和预充电。 
阶段(3)：恢复/预充电
在感测位线中先前未下拉的导通电流之前，通过信号FLT变“低”激活预充电电路，以将内部感测节点631预充电到Vdd(图14(C)和图14(I2)-14(I4))，且可能已经部分耦合的位线由于邻近位线上的电压降低而下降。 
阶段(4)：第一交流感测
在一个实施例中，通过确定浮动内部感测节点631处的电压降而执行A.C.(交流或瞬时)感测。这是通过采用耦合到内部感测节点631的电容器Csa652的鉴别器或比较电路650且考虑到导通电流为其充电(减少节点SEN上的电压)的速率来实现。在集成电路环境中，电容器652通常用晶体管来实施；然而，其它实施方案是合适的。电容器652具有预定电容(例如，30fF)，可针对最佳电流确定而选择所述预定电容。可通过对充电周期的适当调整而设定通常在100-1000nA范围中的分界电流值。 
鉴别器电路650感测内部感测节点631中的信号SEN。在每次感测之前，通过预充电电路640将内部感测节点631处的信号SEN上拉到Vdd。这将最初把电容器652上的电压设定为零。 
当读出放大器600准备好感测时，通过FLT变“高”而禁用预充电电路640(图14(C))。通过确立选通信号STB而结束第一感测周期T1。在感测周期期间，由导通的存储器单元引发的导通电流将为电容器充电。当通过位线中的导通电流的耗尽动作为电容器652充电时，SEN处的电压将从Vdd下降。图14(G)(参看曲线G2-G4)绘示对应于分别连接到具有400nA、220nA和40nA导通电流的存储器单元的其余三个示范性位线的SEN信号，对于具有较高导通电流的存储器单元，下降更加迅速。 
阶段(5)：通过后续感测对较高电流的单元的第一交流锁存和移除
在第一预定感测周期结尾，SEN将已降低到视位线中的导通电流而定的某一电压(参看图14G的曲线G2-G4)。举例来说，这个第一阶段中的分界电流被设定成300nA。电容器CSA652、感测周期T1和p晶体管656的阈值电压使得对应于高于分界电流(例如，300nA)的导通电流的信号SEN将下降得充分低，以开启鉴别器电路650中的晶体管656。当锁存信号STB选通“低”时，输出信号INV将被拉“高”，且将由锁存器660锁存(图 14(E)和图14(H)(曲线H2))。另一方面，对应于分界电流以下的导通电流的信号SEN将产生无法开启晶体管656的信号SEN。在此情况下，锁存器660将保持不改变，在此情况下LAT保持“高”(图14(H3)和14(H4))。因此，可看出，鉴别器电路650有效地确定位线中的导通电流相对于由感测周期设定的参考电流的量值。 
读出放大器600还包含第二电压箝620，其用途是将晶体管612的漏极的电压维持得足够高，以便使位线电压箝610适当地运作。如上所述，位线电压箝610将位线电压箝位到预定值VBL，例如0.5V。这将要求把晶体管612的栅极电压BLC设定在VBL+VT (其中VT是晶体管612的阈值电压)，且将连接到感测节点501的漏极设定成大于源极，即信号SEN2＞VBL。确切地说，鉴于电压箝610和620的配置，SEN2不应高于LAT-VT 或BLX-VT中的较小者，且SEN不应较低。在感测期间，隔离栅极630处于通过模式。然而，在感测期间，内部感测节点631处的信号SEN具有从Vdd降低的电压。第二电压箝620防止SEN下降到LAT-VT或BLX-VT中任何较小者以下。这由受信号BLX控制的n晶体管612来实现，其中BLX≥VBL+VT(图13(F))。因此，通过电压箝610和620的动作，在感测期间使位线电压VBL保持恒定，例如～0.5V。 
使用专用电容器652代替传统上使用的位线电容进行电流测量在若干方面是有利的。首先，其允许位线上有恒定电压源，因而避免位线到位线串扰。第二，专用电容器652允许选择对于感测是最佳的电容。举例来说，与约为2pF的位线电容相比，其可具有约30fF的电容。较小的电容可增加感测速度，因为其改变得较快。最终，比使用位线电容的现有技术方法相比，相对于专用电容的感测允许感测电路独立于存储器结构或大小。 
在另一实施例中，通过与参考电流的比较来实现电流确定，可由参考存储器单元的导通电流提供所述参考电流。这可用作为电流镜的一部分的比较电路来实施。 
由锁存电路660来锁存电流确定的输出。通过晶体管661、662、663和664连同晶体管666和668将锁存电路形成为设定/重设锁存器。由信号RST(“重设”)控制P晶体管666，且由信号STB控制n晶体管668。上述读出放大器适用于低电压操作的变化形式请参看2004年12月16日申请的发明人为Raul-Adrian Cernea、题为“Improved MemorySensing Circuit And Method For Low Voltage Operation”的第11/015,199号美国专利申请案，所述申请案的全文以引用的形式并入本文中。 
一般来说，将存在由相应数目的多回合感测模块380操作的一页存储器单元(图8)。对于那些具有高于第一分界电流电平的导通电流的存储器单元，其LAT信号将被锁存为 “低”(INV锁存为“高”)。这又会激活位线下拉电路520以将相应位线拉到接地，因而关闭其电流。 
阶段(6)：恢复/预充电
在对例如位线36等先前尚未被下拉的位线中的导通电流进行下一感测之前，由信号FLT激活预充电电路以将内部感测节点631预充电到Vdd(图14(C)(6)和图14(I3)(6)-14(I4)(6))。 
阶段(7)：第二感测
当读出放大器600准备好感测时，通过FLT变“高”而禁用预充电电路642(图14(C))。通过确立选通信号STB而设定第二感测周期T2。在感测周期期间，导通电流(如果存在的话)将为电容器充电。当电容器652在通过位线36中的导通电流的耗尽动作而充电时，SEN将从Vdd降低。 
根据先前的实例，在较早阶段已识别出并关闭具有高于300nA的导通电流的存储器单元。图14(G)(曲线G3和G4)分别绘示对应于分别连接到具有220nA和40nA导通电流的存储器单元的两个示范性位线的SEN信号。 
阶段(8)：用于读出的第二锁存
在第二预定感测周期T2结尾，SEN将已降低到视位线36中的导通电流而定的某一电压(图14(G)(曲线G3和G4))。举例来说，将此第二阶段中的分界电流设定为100nA。在此情况下，具有220nA导通电流的存储器单元将使其INV锁存为“高”(图14(H))，且随后使其位线拉到接地(图14(I3))。 
另一方面，具有导通电流40nA的存储器单元将对锁存器状态没有任何影响，用LAT“高”来预设所述锁存器的状态。 
阶段(9)：读出到总线
最后，在读出阶段，传输栅极488处的控制信号NCO允许将锁存的信号SEN2读出到读出总线499(图14(J)和14(K))。 
可从图14(11)-14(14)中看出，位线电压在每个感测周期期间保持恒定。因此，根据之前的论述，消除了电容性位线到位线的耦合。 
上述感测模块380是三回合执行感测的一个实施例，前两回合经实施以识别和关闭较高电流存储器单元。由于较高电流对源极线偏压的影响被消除，所以最后一回合能够更加准确地感测到具有较低范围导通电流的单元。 
在其它实施例中，用多个D.C.和A.C.回合的不同组合来实施感测操作，有些只使用 两回合或两回合以上A.C.，或仅一回合。对于不同回合，所使用的分界电流值可能每次是相同的，或者逐渐朝最后回合中所使用的分界电流汇集。 
图15是描述为非易失性存储器编程的方法的一个实施例的流程图。在一个实施方案中，在编程之前将存储器单元擦除(以区块或其它单位)。在图15的步骤700中，由控制器发出“数据加载”命令且由控制电路310输入接收。在步骤702中，将规定页地址的地址数据从控制器或主机输入到解码器314中。在步骤704中，将用于寻址页的一页编程数据输入到数据缓冲器中以供编程。所述数据被锁存在适当组的锁存器中。在步骤706中，控制器向状态机312发出“编程”命令。 
受到“编程”命令的触发，在步骤704中锁存的数据将被编程到选定存储器单元中，由使用施加到适当字线的图16的阶跃脉冲的状态机312控制所述存储器单元。在步骤708中，将编程电压Vpgm初始化成起始脉冲(例如，12V)，且将由状态机312维持的编程计数器PC初始化为0。在步骤710中，将第一Vpgm脉冲施加到选定字线。如果逻辑“0”存储在特定的数据锁存器中，从而指示应编程相应的存储器单元，则将相应的位线接地。另一方面，如果逻辑“1”存储在特定的锁存器中，从而指示相应的存储器单元应保持在其当前数据状态中，则将相应的位线连接到Vdd以禁止编程。 
在步骤712中，验证选定的存储器单元的状态。如果检测到选定单元的目标阈值电压已经达到适当电平，则将相应数据锁存器中存储的数据改变成逻辑“1”。如果检测到阈值电压尚未达到适当电平，则不改变相应数据锁存器中存储的数据。以此方式，具有存储在其相应数据锁存器中的逻辑“1”的位线不需要被编程。当所有数据锁存器均存储逻辑“1”时，状态机(经由上述有线“或”型机构)知道所有选定单元均已被编程。在步骤714中，检验是否所有数据锁存器正在存储逻辑“1”。如果是的话，则编程过程完成且成功，因为所有选定存储器单元均被编程和验证。在步骤716中报告“通过”状态。 
如果在步骤714中确定并非所有数据锁存器都正存储逻辑“1”，则编程过程继续。在步骤718中，相对于编程极限值PCMAX来检验编程计数器PC。编程极限值的一个实例是20；然而，也可使用其它数字。如果编程计数器PC不小于20，则编程过程失败，且在步骤720中报告“失败”状态。如果编程计数器PC小于20，则在步骤722中，将增加Vpgm电平的步长且使编程计数器PC递增。在步骤722之后，过程循环回到步骤710以施加下一Vpgm脉冲。 
在成功的编程过程结尾，存储器单元的阈值电压在适当时应位于对于经编程存储器单元的一个或一个以上阈值电压分布内，或位于对于擦除存储器单元的阈值电压的分布 内。图17绘示当每个存储器单元存储两个数据位时对于存储器单元阵列的阈值电压分布。图17展示对于擦除的存储器单元的第一阈值电压分布E。也描绘对于已编程存储器单元的三个阈值电压分布A、B和C。在一个实施例中，E分布中的阈值电压是负的，且A、B和C分布中的阈值电压是正的。 
图17的每个不同的阈值电压范围对应于针对一组数据位的预定值。编程到存储器单元中的数据与单元的阈值电压电平之间的具体关系取决于针对单元采用的数据编码方案。举例来说，2003年6月13日申请的第6,222,762号美国专利和第10/461,244号美国专利申请案“Tracking Cells For A Memory System”描述针对多态快闪存储器单元的各种数据编码方案，所述两个专利的全文以引用的形式并入本文中。在一个实施例中，使用Gray代码赋值向阈值电压范围指派数据值，使得如果浮动栅极的阈值电压错误地移位到其相邻的物理状态，只有一个位将受到影响。一个实例向阈值电压范围E(状态E)指派“11”、向阈值电压范围A(状态A)指派“10”、向阈值电压范围B(状态B)指派“00”且向阈值电压范围C(状态C)指派“01”。然而，在其它实施例中，不使用Gray代码。虽然图17展示四种状态，但本发明还可与其它多态结构一起使用，其中包含那些包含四种以上或以下的状态的结构。 
图17还展示三个读取参考电压Vra、Vrb和Vrc，其用于从存储器单元读取数据。通过测试给定存储器单元的阈值电压是在Vra、Vrb和Vrc以上还是以下，系统可确定存储器单元处于何种状态。图17还展示三个验证参考电压，Vva、Vvb和Vvc。当将存储器单元编程到状态A时，系统将测试那些存储器单元是否具有大于或等于Vva的阈值电压。当将存储器单元编程到状态B时，系统将测试存储器单元是否具有大于或等于Vvb的阈值电压。当将存储器单元编程到状态C时，系统将确定存储器单元是否具有其大于或等于Vvc的阈值电压。 
在一个称为全序列编程的实施例中，存储器单元可从擦除状态E直接编程到编程状态A、B或C中的任一者。举例来说，可首先擦除待编程的总体存储器单元，使得总体中的所有存储器单元均处于擦除状态E。于是，将使用图15描绘的使用图16中描绘的控制栅极电压序列的过程以将存储器单元直接编程到状态A、B或C。虽然将有些存储器单元从状态E编程到状态A，但其它存储器单元被从状态E编程到状态B和/或从状态E编程到状态C。当在WLn上从状态E编程到状态C时，WLn-1下的邻近浮动栅极的耦合量是最大值，因为WLn下的浮动栅极上的电压变化较大。当从状态E编程到状态B时，对邻近浮动栅极的耦合量减少但仍然较显著。当从状态E编程到状态A时，耦合量 进一步减少。因此，随后读取WLn-1的每个状态所需的校正量将取决于WLn上的邻近单元的状态而变化。 
图18绘示将存储两个不同页(下部页和上部页)的数据的多态存储器单元编程的两回合技术的实例。描绘了四种状态：状态E(11)、状态A(10)、状态B(00)和状态C(01)。对于状态E，两个页均存储“1”。对于状态A，下部页存储“0”，且上部页存储“1”。对于状态B，两个页均存储“0”。对于状态C，下部页存储“1”，且上部页存储“0”。请注意，虽然向每种状态指派具体的位图案，但也可指派不同的位图案。在第一回合编程中，根据待编程到下部逻辑页的位来设定单元的阈值电压电平。如果所述位是逻辑“1”，则阈值电压不改变，因为其由于早先已被擦除而处于适当状态。然而，如果待编程的位是逻辑“0”，则单元的阈值电平增加成状态A，如箭头730所示。这使第一回合编程结束。 
在第二回合编程中，根据正被编程到上部逻辑页的位来设定电压的阈值电压电平。如果上部逻辑页位将存储逻辑“1”，则不会发生任何编程，因为单元依据下部页位的编程而处于状态E或A中的一者，所述状态两者均承载上部页位“1”。如果上部页位将为逻辑“0”，则阈值电压移位。如果第一回合导致单元保持处于擦除状态E，则在第二阶段中将单元编程，使得阈值电压增加到位于状态C内，如箭头734所描绘。如果由于第一回合编程而已经将单元编程到状态A，则在第二回合中将存储器单元进一步编程，使得阈值电压增加到处于状态B内，如箭头732描绘的。第二回合的结果是针对上部页将单元编程到规定存储逻辑“0”的状态，而不会改变下部页的数据。在图17和图18两者中，到邻近字线下的浮动栅极的耦合量取决于最终状态。 
在一个实施例中，如果将足够的数据写入以充满整个页，则系统可经设置以执行全序列写入。如果未有足够数据写入整页，则编程过程可用接收到的数据编程下部页编程。当接收到随后的数据时，系统将接着编程上部页。在又一实施例中，系统可以编程下部页的模式开始写入，且如果随后接收到足以填满整个(或大部分)字线存储器单元的数据，则转换成全序列编程模式。2004年12月14日申请的发明人为Sergy AnatolievichGorobets和Yan Li、题为“Pipelined Programming of Non-Volatile Memories Using EarlyData”的第11/013,125号美国专利申请案中揭示了此种实施例的更多细节，所述申请案的全文以引用的形式并入本文中。 
图19A-C揭示通过以下方式减少浮动栅极到浮动栅极的耦合的用于编程非易失性存储器的另一过程：对于任何特定存储器单元，在针对先前页对邻近的存储器单元进行写 入之后，相对于特定页对所述特定存储器单元进行写入。在图19A-C教示的过程的实施方案的一个实例中，非易失性存储器单元每个存储器单元存储两个数据位，使用四种数据状态。举例来说，假设状态E是擦除状态，且状态A、B和C是编程状态。状态E存储数据11。状态A存储数据01。状态B存储数据10。状态C存储数据00。这是非Gray编码的实例，因为两个位均在邻近状态A与B之间改变。也可使用将数据编码到物理数据状态的其它编码。每个存储器单元存储两个数据页。为了参考目的，将把这些数据页称为上部页和下部页；然而，可给予其其它标记。参看图19的过程的状态A，上部页存储位0且下部页存储位1。参看状态B，上部页存储位1，且下部页存储位0。参看状态C，两个页均存储位数据0。图19的编程过程是两步骤过程。在第一步骤中，编程下部页。如果下部页将保持数据1，则存储器单元状态保持在状态E。如果数据将被编程到0，则将存储器单元的电压的阈值升高，使得存储器单元被编程到状态B’。因此，图19A展示存储器单元从状态E编程到状态B’。图19A中描绘的状态B’是中间状态B；因此，将验证点描绘为Vvb’，其低于Vvb。 
在一个实施例中，在将存储器单元从状态E编程到状态B’之后，其在NAND串中的相邻存储器单元(WLn+1)将接着相对于其下部页被编程。举例来说，向回看图2，在将存储器单元106的下部页编程之后，将对存储器单元104的下部页编程。在将存储器单元104编程之后，如果存储器单元104的阈值电压从状态E升高到状态B’，则浮动栅极到浮动栅极的耦合效应将使存储器单元106的视在阈值电压升高。这将具有使状态B’的阈值电压分布变宽成描绘为图19B的阈值电压分布750的效应。当将上部页编程时，将修复对阈值电压分布的这种视在变宽。 
图19C描绘将上部页编程的过程。如果存储器单元处于擦除状态E且上部页将保持在1，则存储器单元将保持在状态E。如果存储器单元处于状态E，且其上部页数据将被编程到0，则存储器单元的阈值电压将被升高，使得存储器单元处于状态A。如果存储器单元处于中间阈值电压分布750，且上部页数据将保持为1，则存储器单元将被编程到最终状态B。如果存储器单元处于中间阈值电压分布750，且上部页数据将变成数据0，则存储器单元的阈值电压将被升高，使得存储器单元处于状态C。由图19A-C描绘的过程减少了浮动栅极到浮动栅极的耦合效应，因为只有对相邻存储器单元的上部页编程才将影响给定存储器单元的视在阈值电压。替代的状态编码的实例是当上部页数据处于1时从分布750移动到状态C，且当上部页数据处于0时移动到状态B。 
虽然图19A-C提供相对于四种数据状态和两个数据页的实例，但由图19A-C教示的 概念可应用于具有多于或少于四种状态且不同于两页的其它实施方案。 
图20A-F描绘各种表格，其描述根据由图17、18和19描述的方法的各种实施例的编程次序。如上所述，每个区块包含形成列的一组位线和形成行的一组字线。在一个实施例中，将位线划分成奇数位线和偶数位线。沿着共同字线且连接到奇数位线的存储器单元在一个时间编程，而沿着共同字线且连接到偶数字线的存储器单元在另一时间编程(“奇/偶编程”)。在另一实施例中，针对区块中的所有位线沿着字线将存储器单元编程(“所有位线编程”)。在其它实施例中，位线或区块可分解成其它分组(例如，左和右、两个以上分组等)。 
图20A是描述用于针对所有位线编程沿着位线将存储器单元编程的次序的表格。在此实施例中，具有四个字线的区块包含四个页(页0-3)。页0首先被写入，接下来是页2，且接着随后是页3。页0中的数据包含由所有连接到字线WL0的存储器单元存储的数据。页1中的数据包含由连接到字线WL1的存储器单元存储的数据。页2中的数据包含由连接到字线WL2的存储器单元存储的数据。页3中的数据包含由连接到字线WL3的存储器单元存储的数据。图20A的实施例采用全序列编程，如上文相对于图17所描述。 
在全序列编程的另一实施例中，数据可首先被写入偶数位线并接着被写入奇数位线。图20B描绘当使用上文相对于图17描述的全序列编程方法时将偶数和奇数位线编程的次序。在此实施例中，具有四个字线的区块包含八个数据页。连接到字线WL0的偶数位线上的存储器单元存储用于页0的数据。连接到字线WL0的奇数位线上的存储器单元存储用于页1的数据。连接到字线WL1的偶数位线上的存储器单元存储用于页2的数据。连接到字线WL1的奇数位线上的存储器单元存储用于页3的数据。连接到字线WL2的偶数位线上的存储器单元存储用于页4的数据。连接到字线WL2的奇数位线上的存储器单元存储用于页5的数据。连接到字线WL3的偶数位线上的存储器单元存储用于页6的数据。连接到字线WL3的奇数位线上的存储器单元存储用于页7的数据。根据页的编号(从页0到页7)以数字次序编程数据。 
图20C的表格描述根据图18的两阶段编程过程针对执行所有位线编程的存储器阵列的编程次序。将具有四个字线的区块描绘成包含八个页。对于连接到字线WL0的存储器单元，下部数据页形成页0且上部数据页形成页1。对于连接到字线WL1的存储器单元，下部数据页形成页2且上部数据页形成页3。对于连接到字线WL2的存储器单元，下部数据页形成页4且上部数据页形成页5。对于连接到字线WL3的存储器单元，下部数据页形成页6且上部数据页形成页7。根据页的编号(从页0到页7)以数字次序编程数据。 
图20D提供一个表格，其描述针对执行奇/偶编程的存储器结构将图18的两阶段编程过程编程的次序。具有四个字线的区块包含16个页，其中根据页的编号(从页0到页15)以数字次序将页编程。对于连接到字线WL0的偶数位线上的存储器单元，下部数据页形成页0且上部数据页形成页2。对于连接到字线WL0的奇数位线上的存储器单元，下部数据页形成页1且上部数据页形成页3。对于连接到字线WL1的偶数位线上的存储器单元，下部页形成页4，且上部页形成页6。对于连接到字线WL1的奇数位线上的存储器单元，下部页形成页5，且上部页形成页7。对于连接到字线WL2的偶数位线上的存储器单元，下部页形成页8，且上部页形成页10。对于连接到字线WL2的奇数位线上的存储器单元，下部页形成页9，且上部页形成页11。对于连接到字线WL3的偶数位线上的存储器单元，下部页形成页12，且上部页形成页14。对于连接到字线WL3的奇数位线上的存储器单元，下部页形成页13，且上部页形成页15。或者，如同图20E中一样，偶数位线的每个字线下的下部和上部页均在针对这一相同字线将奇数位线的两个页编程之前被编程。 
图20F和20G描述利用图19A-C的编程方法的将存储器单元编程的次序。图20F涉及执行所有位线编程的结构。对于连接到字线WL0的存储器单元，下部页形成页0且上部页形成页2。对于连接到字线WL1的存储器单元，下部页形成页1且上部页形成页4。对于连接到字线WL2的存储器单元，下部页形成页3且上部页形成页6。对于连接到字线WL3的存储器单元，下部页形成页5且上部页形成页7。根据页的编号(从页0到页7)以数字次序将存储器单元编程。 
图20G的表格涉及执行奇/偶编程的结构。对于连接到字线WL0的偶数位线上的存储器单元，下部页形成页0且上部页形成页4。对于连接到字线WL0的奇数位线上的存储器单元，下部页形成页1且上部页形成页5。对于连接到字线WL1的偶数位线上的存储器单元，下部页形成页2且上部页形成页8。对于连接到字线WL1的奇数位线上的存储器单元，下部页形成页3且上部页形成页9。对于连接到字线WL2的偶数位线上的存储器单元，下部页形成页6且上部页形成页12。对于连接到字线WL2的奇数位线上的存储器单元，下部页形成页7且上部页形成页13。对于连接到字线WL3的偶数位线上的存储器单元，下部页形成页10且上部页形成页14。对于连接到字线WL3的奇数位线上的存储器单元，下部页形成页11且上部页形成页15。根据页的编号(从页0到页15)以数字次序将存储器单元编程。最终，可通过以下方式实施具有偶数和奇数位线两者的每个结构：所有偶数位线物理上一起位于(例如)芯片左侧，且所有奇数位线一起位于 (例如)芯片右侧。 
请注意，在图20A-G的实施例中，沿着NAND串从源极侧向漏极侧将存储器单元编程。此外，表格只描绘了具有四个字线的实施例。表格内描绘的各种方法可应用于具有多于或少于四个字线的系统。使用奇/偶编程的结构的实例可参看第6,522,580号和第6,643,188号美国专利，所述两个专利的全文均以引用的形式并入本文中。关于使用所有位线编程的结构的更多信息可参看以下以全文引用的形式并入的美国专利文献：美国专利申请案公开案US 2004/0057283、美国专利申请案公开案US 2004/0060031、美国专利申请案公开案US 2004/0057285、美国专利申请案公开案US 2004/0057287、美国专利申请案公开案US 2004/0057318、美国专利6,771,536和美国专利6,781,877。 
一般来说，将所有位线一起编程的结构将从所有位线一起读取数据。类似地，将奇数位线和偶数位线单独编程的结构一般将单独读取奇数位线和偶数位线。然而，此种限制不是必需的。本文中描述的用于读取数据的技术可与所有位线编程或奇/偶位线编程一起使用。 
图21是描述用于从非易失性存储器单元读取数据的一个实施例的流程图。以上相对于感测模块进行的讨论论述了如何从特定位线读取数据。图21提供系统级的读取过程。在步骤800处，响应于对读取数据的请求而针对特定页执行读取操作(步骤798)。在一个实施例中，当编程页的数据时，系统也将产生误差校正码(ECC)，且与数据页一起写入那些ECC。ECC技术在此项技术中是众所周知的。所使用的ECC过程可包含此项技术中已知的任何合适的ECC过程。当从页中读取数据时，将使用ECC来确定数据中是否存在任何误差(步骤802)。可对于控制器、状态机或系统中的其它位置执行ECC过程。如果数据中不存在任何误差，则在步骤804处将数据报告给用户。举例来说，将经由数据I/O线320把数据传送给控制器或主机。如果在步骤802处发现误差，则确定误差是否可校正(步骤806)。误差可能是因为浮动栅极到浮动栅极的耦合效应或者可能是因为其它物理机制。各种ECC方法能够校正一组数据中的预定数目的误差。如果ECC过程可校正所述数据，则在步骤808中使用ECC过程校正所述数据，且在步骤810中将校正后的数据报告给用户。如果数据无法通过ECC过程校正，则在步骤820中执行数据恢复过程。在有些实施例中，将在步骤820之后执行ECC过程。下文描述关于数据恢复过程的更多细节。在恢复数据之后，在步骤822处报告所述数据。请注意，图21的过程可与使用所有位线编程或奇/偶位线编程而编程的数据一起使用。 
图22是描述用于针对页执行读取操作的过程(参看21的步骤800)的一个实施例 的流程图。可针对包含区块的所有位线、仅区块中的奇数位线、仅区块中的偶数位线或区块的其它位线子组的页执行图22的过程。在步骤840中，向与所述页相关联的适当字线施加读取参考电压Vra。在步骤842中，对与页相关联的位线进行感测，以基于向寻址的存储器单元的控制栅极施加Vra而确定所述寻址的存储器单元是导通还是不导通。导通的位线表示存储器单元被开启：因此，那些存储器单元的阈值电压在Vra以下(例如，在状态E下)。在步骤844中，将对位线的感测的结果存储在那些位线的适当锁存器中。在步骤846中，向与正被读取的页相关联的字线施加读取参考电压Vrb。在步骤848中，如上所述感测位线。在步骤850中，将结果存储在位线的适当锁存器中。在步骤852中，将读取参考电压Vrc施加到与所述页相关联的字线。在步骤854中，如上所述对位线进行感测以确定存储器单元是否导通。在步骤856中，将来自感测步骤的结果存储在位线的适当锁存器中。在步骤858中，确定用于每个位线的数据值。举例来说，如果存储器单元在Vra处导通，则存储器单元处于状态E。如果存储器单元在Vrb处导通但不在Vra处导通，则存储器单元处于状态A。如果存储器单元在Vrc处导通但不在Vra和Vrb处导通，则存储器单元处于状态B。如果存储器单元不在Vra、Vrb或Vrc处导通，则存储器单元处于状态C。在一个实施例中，通过处理器392确定数据值。在步骤860中，处理器392将把经确定的数据值存储在每个位线的适当锁存器中。在其它实施例中，可能以不同的次序对各种电平(Vra、Vrb和Vrc)进行感测。 
图23包含描述用于恢复数据的过程(步骤820)的一个实施例的流程图。由于浮动栅极到浮动栅极的耦合效应，数据可能包含误差。图23的过程试图在补偿浮动栅极到浮动栅极的耦合效应的同时读取数据。补偿包含观察相邻字线，并确定对相邻字线的前段编程如何产生浮动栅极到浮动栅极的耦合效应。举例来说，当读取字线WLn上的数据时，过程将也读取字线WLn+1的数据。如果字线WLn+1上的数据干扰了WLn上的数据，则读取过程将对所述干扰进行补偿。一般来说，此处提出的方法使用对作为相邻字线上的存储器单元的状态的函数的读取参考电压的不同偏移(例如，0V、0.1V、0.2V、0.3V)。 
图23中描绘的过程适用于上文相对于图17描述的全序列编程，其中一个逻辑页的两个位存储在每个单元中且将被一起读取和报告出。如果相邻字线上的存储器单元处于状态E，则将不存在浮动栅极到浮动栅极的耦合效应。如果相邻字线上的存储器单元处于状态A，则将存在较小的耦合效应。如果相邻字线上的存储器单元处于状态B，则将存在中等的浮动栅极到浮动栅极的耦合效应。如果相邻字线上的存储器单元处于状态C，则将存在较大的浮动栅极到浮动栅极的耦合效应。由相邻字线导致的确切耦合效应因阵 列实施方案的不同而不同，且可通过将装置特征化而确定。在一个实施例中，因处于状态A的相邻单元引起的浮动栅极到浮动栅极的耦合效应是阈值电压的视在的0.1伏移位。因处于状态B的相邻存储器单元引起的浮动栅极到浮动栅极的耦合效应是阈值电压的视在的0.2伏移位。因处于状态C的相邻存储器单元引起的浮动栅极到浮动栅极的耦合效应是阈值电压的视在的0.3伏移位。本文中描述的技术并不局限于这种效应的任何一组值且将基于实施方案而改变。 
图23中的步骤870包含针对相邻字线WLn+1执行读取操作。这包含针对相邻字线执行图22的过程。举例来说，如果正在读取字线WL1中的页，则步骤870包含对字线WL2执行图22的过程。步骤870的结果在步骤872中存储在适当的锁存器中。在有些实施例中，针对WLn+1执行的读取操作导致确定实际数据存储在WLn+1上。在其它实施例中，针对WLn+1执行的读取操作导致确定WLn+1上的电荷电平，其可能会或可能不会准确地反映存储在WLn+1上的数据。在步骤874中，在正常读取点处针对相关字线WLn执行读取操作。这包含使用Vra、Vrb和Vrc执行图22的过程。在有些实施例中，用来读取WLn+1的电平和/或电平数目可能并不与起初用来读取WLn的电平和/或电平数目恰好相同，且浮动栅极阈值的某一近似值便足以用于WLn校正目的。将步骤874的结果存储在具有已确定(在步骤870中)相邻单元WLn+1处于状态E的存储器单元的位线的适当锁存器中。对于其它位线，将忽视数据。在步骤878中，将通过使用读取点第一组偏移而对相关字线执行读取操作。也就是说，将执行图22的过程；然而，系统不是使用Vra、Vrb和Vrc，而是将使用Vra+0.1V、Vrb+0.1V和Vrc+0.1V。在步骤888中，将存储步骤878的结果以用于具有拥有处于状态A的相邻存储器单元(例如，WLn+1)的存储器单元的位线。其它位线的数据将被忽视。在步骤882中，将使用第二偏移针对相关字线执行读取操作。将执行图22的过程；然而，读取参考点将为Vra+0.2V、Vrb+0.2V和Vrc+0.2V。在步骤884中，将把步骤882的结果存储在具有处于状态B的相邻单元(例如，WLn+1)的存储器单元的那些位线的锁存器中。在步骤886中，将使用第三偏移对相关字线执行读取操作。因此，图22的过程将使用Vra+0.3V、Vrb+0.3V和Vrc+0.3V作为读取比较点。在步骤880处，将存储步骤886的结果以用于具有拥有处于状态C的相邻单元(例如，WLn+1)的存储器单元的那些位线。 
在以上论述中，将图23的过程作为图21的数据恢复步骤820的一部分来执行。在另一实施例中，图23的过程可用作响应于对读取数据的请求而执行的初始读取过程。 
图24是绘示可针对区块的所有字线(除了待编程的最后字线)而执行数据恢复过程 (图23的方法)的流程图。举例来说，如果存在X+1个字线，则可针对字线WL0到WLx-1使用恢复过程。将没有必要对字线WLx(例如，最接近漏极的字线)执行恢复过程，因为字线不具有在其之后编程的将导致浮动栅极到浮动栅极的耦合效应的相邻字线。虽然图24展示循序地针对所有字线执行恢复过程的实施例，但在上文相对于图21描述的一个实施例中，可在单独时间针对字线执行恢复过程，且只有在存在无法校正的ECC误差时才执行。 
图22和图23的上述方法是针对图17的存储一个逻辑页的两个位的全序列编程而论述的。当读取根据图18的存储来自两个逻辑页中的每一者的一个位的两步骤过程而编程的数据时可对这些过程略作修改。举例来说，当执行标准读取过程(图21的步骤800)时，读取下部页将需要向存储器单元的控制栅极施加Vra和Vrc，在那些读取点感测以便为下部页确定数据是处于状态E/C(数据1)还是状态A/B(数据0)。因此，将通过只针对下部页读取执行步骤840、842、844和步骤852-860而修改图22。为了执行对上部页的读取，将使用读取比较点Vrb来确定上部页数据是用于状态E/A(数据1)还是状态B/C(数据0)。因此，对于上部页读取，将修改图22的过程以只执行步骤846、848、850、858和860。此外，当恢复数据(步骤820)时，过程将执行图25的方法以针对下部页恢复数据，且执行图26的过程以针对上部页恢复数据。 
在图25的步骤930中，根据图22的方法针对相邻字线WLn+1执行读取操作。在有些实施例中，对WLn+1执行的读取操作导致确定实际数据存储在WLn+1上。在其它实施例中，对WLn+1执行的读取操作导致确定存储在WLn+1上的电荷电平，其可能会或可能不会正确地反映存储在WLn+1上的数据。在步骤932中，将所述读取操作的结果存储在适当的锁存器中。在步骤934中，向字线施加读取参考电压Vra。在步骤936中，感测位线的数据。在步骤938中，将结果存储在适当的锁存器中。在步骤940中，向字线施加读取参考电压Vrc。在步骤942中，如上所述感测数据。在步骤944中，将针对与以状态E存储数据的相邻单元相关联的位线存储感测步骤942的结果。在步骤946中，将向正被读取的页的字线施加Vrc加上第一偏移(例如，0.1伏或另一合适的值)。在步骤948中，将如上所述感测数据。在步骤950中，将针对与以状态A存储数据的相邻单元相关联的位线存储步骤948的结果。将抛弃其它位线的数据。在步骤952中，将向与正被读取的页相关联的字线施加Vrc加上第二偏移(例如，0.2伏或另一合适的值)。在步骤954中，将如上所述使用感测模块来感测数据。在步骤956中，将针对与以状态B存储数据的相邻单元相关联的位线存储步骤954的结果。在步骤958中，将向与正被 读取的页相关联的字线施加Vrc加上第三偏移(0.3伏或其它合适的值)。在步骤960中，将如上所述使用感测模块来感测数据。在步骤962中，将针对与以状态C存储数据的相邻单元相关联的那些位线来存储步骤960的结果。在步骤964中，处理器392将基于从感测步骤存储的数据来确定数据值。在步骤966中，来自步骤964的确定的数据值将存储在锁存器中，以便最终传送给请求所读取数据的用户。在另一实施例中，可在步骤962与964之间执行与状态A相关联的步骤934-938。 
请注意，在图25描述的过程中，只向Vrc应用偏移以将状态B与状态C分离。暗地假设当在Vra处读取时不需要偏移，因为擦除状态的通常为负的阈值虽然受到WLn+1的影响，但与状态A充分远地隔开，因而不需要校正。虽然这对于当代的存储器是一个实际的假设，但其对于未来代的存储器可能并不相符，且在步骤940之前可能不向Vra添加在步骤946-962中相对于Vrc描述的偏移过程。 
当在步骤964中确定数据值时，如果存储器单元响应于Vra而导通，则下部页数据是“1”。如果存储器单元不响应于Vra而导通，且不响应于Vrc(或Vrc加上适当的偏移)而导通，则下部页数据也是“1”。如果存储器单元不响应于Vra而导通，但确实响应于Vrc(或Vrc加上适当的偏移)而导通，则下部页数据是“0”。 
用图26的过程针对上部页来读取或恢复数据。在步骤1000中，使用图22的方法针对相邻字线WLn+1执行读取操作。在有些实施例中，针对WLn+1执行的读取操作导致确定实际数据存储在WLn+1上。在其它实施例中，针对WLn+1执行的读取操作导致确定WLn+1上的电荷电平，其可能会或可能不会准确地反映存储在WLn+1上的数据。在步骤1002中，步骤1000的结果存储在每个位线的适当锁存器中。在步骤1004中，向与正被读取的页相关联的字线施加读取参考电压Vrb。在步骤1006中，如上所述使用感测模块来感测数据。在步骤1008中，针对与以状态E存储数据的相邻存储器单元相关联的那些位线存储步骤1006的结果。在步骤1010中，向字线施加Vrb加上第一偏移(例如，0.1伏或其它某一合适的值)。在步骤1012中，如上所述感测数据。在步骤1014中，针对与以状态A存储数据的存储器单元相关联的那些位线存储来自步骤1012的结果。在步骤1016中，向与正被读取的页相关联的字线施加Vrb加上第二偏移(例如，0.2伏或另一合适的值)。在步骤1018中，如上所述感测数据。在步骤1020中，针对与处于状态B的相邻单元相关联的那些位线存储来自步骤1018的结果。在步骤1022中，向与正被读取的页相关联的字线施加Vrb加上第三偏移(0.3伏或另一合适的值)。在步骤1024中，如上所述感测数据。在步骤1026中，针对与以状态C存储数据的相邻存储器单元相关联 的那些位线存储步骤1024的结果。在步骤1028中，处理器392基于所存储的感测数据来确定数据值。如果存储器单元响应于Vrb(或Vrb加上适当偏移)而开启，则上部页数据是“1”。如果存储器单元不响应于Vrb(或Vrb加上适当偏移)而开启，则上部页数据是“0”。在步骤1030中，将由处理器392确定的数据值存储在数据锁存器中以便传送给用户。 
在另一实施例中，不是使用图25和图26的方法来恢复数据，而是可对响应于读取数据的请求而执行的初始数据读取使用图25和图26的方法。 
图25和图26用于读取使用图18的上部页和下部页过程进行编程的数据。图25和图26的这两种方法可用来读取通过所有位线编程或奇数/偶数位线编程而编程的数据。当与所有位线编程一起使用时，同时读取所有位线。当与奇数/偶数位线编程一起使用时，在第一时间同时读取偶数位线，且在不同时间同时读取奇数位线。 
图27-图36描述用来读取根据与图19A-图19C相关联的方法编程的数据的过程。图27的过程可实施为在使用ECC之前、与使用ECC分开和/或结合使用ECC而响应于对特定的一个或一个以上页(或其它分组)的数据的读取请求而执行的用于读取数据的总体过程。在其它实施例中，图27的过程可作为图21的数据恢复步骤820的一部分而执行。当读取根据图19的过程编程的数据时，可在将相关单元的上部页编程时，校正因对相邻单元的下部页编程而导致的浮动栅极到浮动栅极的耦合所产生的任何扰动。因此，当试图补偿来自相邻单元的浮动栅极到浮动栅极的耦合效应时，所述过程只需要考虑到因对相邻单元的上部页编程而导致的耦合效应。因此，在图27的步骤1060中，所述过程读取相邻字线的上部页数据。如果相邻字线的上部页未被编程(步骤1062)，则可读取考虑下的页而无需补偿浮动栅极到浮动栅极耦合效应(步骤1064)。如果相邻字线的上部页已编程(步骤1062)，则应当在步骤1066中使用对浮动栅极到浮动栅极的耦合效应的某种补偿来读取考虑中的页。在有些实施例中，对相邻字线执行的读取操作导致确定相邻字线上的电荷电平，其可能会或可能不会准确地反映存储在其上的数据。 
在一个实施例中，实施图19的编程过程的存储器阵列将保留一组存储器单元以存储一个或一个以上旗标。举例来说，可使用一列存储器单元来存储指示各行存储器单元的下部页是否已经编程的旗标，且使用另一列存储器单元来指示各行存储器单元的上部页是否已经编程的旗标。在有些实施例中，可使用冗余单元来存储旗标的副本。通过检验适当的旗标，可确定相邻字线的上部页是否已被编程。关于此种旗标和用于编程的过程的更多细节可参看Shibata等人的第6,657,891号美国专利“Semiconductor Memory Device For Storing Multi-Valued Data”，所述专利的全文以引用的形式并入本文中。 
图28描述用于读取相邻字线的上部页数据的过程(图27的步骤1060)的一个实施例。在步骤1100中，向与正被读取的页相关联的字线施加读取参考电压Vrc。在步骤1102处，如上所述感测位线。在步骤1104处，将步骤1102的结果存储在适当的锁存器中。选择首先以Vrc读取以便唯一地确定上部页数据，因为下部页数据将通常已写入WLn+1中，且在Vra或Vrb处的读取将不会保证获得唯一的结果，因为分布750(图19C)可能会覆盖这些值。 
在步骤1106中，系统检验指示与正被读取的页相关联的上部页编程的旗标。在一个实施例中，如果未设定旗标，则存储旗标的存储器单元将以状态E存储数据，如果设定了旗标，则存储旗标的存储器单元将以状态C存储数据。因此，当在步骤1102处感测所述特定存储器单元时，如果存储器单元导通(开启)，则存储器单元不以状态C存储数据，且不设定旗标。如果存储器单元不导通，则在步骤1106中假设存储器单元指示上部页已被编程。 
在另一其它实施例中，旗标可以字节存储。不是以状态C存储所有的位，而是字节将包含唯一的8位代码，其代表旗标且对于状态机312而言是已知的，使得8位代码具有至少一个处于状态E的位、至少一个处于状态A的位、至少一个处于状态B的位以及至少一个处于状态C的位。如果上部页尚未编程，则存储器单元的字节将全部处于状态E。在一个实施例中，通过检验存储代码的字节的存储器单元中是否有任一者不响应于Vrc而开启，来执行步骤1106。在另一实施例中，步骤1106包含对存储旗标的存储器单元的字节进行寻址和读取，以及将数据发送到状态机，所述状态机将验证存储在存储器单元中的代码是否与状态机预期的代码匹配。如果是的话，状态机推断上部页已被编程。 
如果尚未设定旗标(步骤1108)，则图28的过程以上部页尚未编程的结论终止。如果已经设定旗标(步骤1108)，则假设上部页已被编程，且在步骤1120处向与正被读取的页相关联的字线施加读取电压Vrb。在步骤1122处，如上所述感测位线。在步骤1124中，将步骤1122的结果存储在适当的锁存器中。在步骤1126中，向与正被读取的页相关联的字线施加读取参考电压Vra。在步骤1128中，感测位线。在步骤1130中，将步骤1128的结果存储在适当的锁存器中。在步骤1132中，处理器392基于三个感测步骤1102、1122和1128的结果确定由正被读取的每个存储器单元存储的数据值。在步骤1134处，将在步骤1132中确定的数据值存储在适当的数据锁存器中以供最终传送给用户。在步骤1132中，处理器392使用众所周知的简单的逻辑技术依据所选择的具体状态确定上部页 和下部页数据的值。举例来说，对于图19中描述的编码，下部页数据为Vrb*(当以Vrb读取时存储的值的补码)，且上部页数据为Vra*“或”(Vrb“与”Vrc*)。图20的过程虽然在此处描述为用于读取WLn+1，但其也可用来如下所述读取WLn。当用来如图27的步骤1160中一样读取WLn+1时，所需的并不仅是数据，而是确定上部页数据的存在。使用以下在图31中描述的方法来作出所述确定。应注意，当读取WLn+1时针对Vra、Vrb和Vrc选择的值可能与当读取WLn时选择的值不同。 
图29是描述用于读取关注中的字线的数据的过程的一个实施例的流程图，此时系统不需要补偿来自相邻字线的浮动栅极到浮动栅极的耦合(参看图27的步骤1064)。在步骤1150中，确定读取是否针对与关注中的字线相关联的上部页或下部页。如果读取是针对下部页，则在步骤1152中向与正被读取的页相关联的字线施加读取参考电压Vrb。在步骤1154中，感测位线。在步骤1156中，将感测步骤1154的结果存储在适当的锁存器中。在步骤1158中，检验旗标以确定页中是否含有上部页数据。如果没有旗标，则任何存在的数据均将处于中间状态，且Vrb是不正确的阈值，且过程在步骤1160处继续。在步骤1160中，向字线施加Vra，在步骤1162处重新感测位线，且在步骤1164中存储结果。在步骤1166(在步骤1164或步骤1158之后)，如果设定了旗标，处理器392确定要存储的数据值。在一个实施例中，当读取下部页时，如果存储器单元响应于施加到字线的Vrb(或Vra)而开启，则下部页数据为“1”；否则，下部页数据为“0”。 
如果确定页地址对应于上部页(步骤1150)，则在步骤1170处执行上部页读取过程。在一个实施例中，步骤1170的上部页读取过程包含与图28中描述的相同的方法，其包含读取旗标和全部三种状态，因为可针对读取或另一原因寻址未写入的上部页。 
图30描绘用于读取数据并同时补偿浮动栅极到浮动栅极的耦合效应的过程(参看图27的步骤1066)的一个实施例的流程图。在图30的步骤1200中，系统确定是否使用偏移来补偿浮动栅极到浮动栅极的耦合。这针对每个位线单独执行。适当的处理器392将基于来自相邻字线的数据而确定哪些位线需要使用偏移。如果相邻字线处于状态E或B(或具有明显指示状态E或B的电荷)，则正被读取的特定字线不需要补偿浮动栅极到浮动栅极的耦合效应。假设是，如果其处于状态E，则其未导致任何耦合，因为阈值由于写入当前字线而未移动。如果其处于状态B，则其从B’到达该点，且从B’到B的移动是较小的且可忽略。在一个实施例中，步骤1200的过程可与步骤1060同时执行。举例来说，图31提供解释用以执行对是否针对特定位线使用偏移的确定的步骤的图表。第一步骤是使用Vra执行读取过程。第二步骤是使用Vrb执行读取。当以Vra读取时，如果存 储器单元处于状态E，则锁存器存储1，且如果存储器单元处于状态A、B、或C，则锁存器存储0。当以Vrb读取时，锁存器将针对状态E和A存储1，且针对状态B和C存储0。图31的第三步骤包含用来自步骤1的结果对来自第二步骤的反转结果执行“异或”操作。在第四步骤中，使用Vrc在字线处执行读取。锁存器针对状态E、A和B存储1，且针对状态C存储0。在第五步骤中，通过逻辑“与”操作来操作步骤4和步骤3的结果。请注意，步骤1、2和4可作为图28的一部分而执行。可通过指定硬件或通过处理器392来执行图31的步骤3和5。如果不需要偏移，则以1将步骤5的结果存储在锁存器中，如果需要偏移，则与存储0。使用偏移来补偿浮动栅极到浮动栅极的耦合。因此，对于那些在WLn上读取且在WLn+1上具有处于A或C状态的相邻存储器单元的单元，将需要读取偏移。这个方法只需要一个锁存器来确定是否校正WLn，相比之下，先前方法存储来自WLn+1的完整数据，从而需要两个或两个以上锁存器。 
回头看图30的步骤1202，确定正被读取的页是上部页还是下部页。如果正被读取的是下部页，则向与正被读取的页相关联的字线施加Vrb(步骤1204)。请注意，对于图19描述的双态编码，以Vrb进行读取足以确定下部页数据，相比之下，在图17和18描述的双态编码中，使用以Vrb进行的读取来确定上部页数据。在步骤1206中，感测位线。在步骤1208中，将步骤1206的结果存储在与位线相关联的适当锁存器中。在步骤1210中，向正被读取的字线施加Vrb加上偏移。在步骤1212中，感测位线。在步骤1214中，使用步骤1212的感测结果来覆写在步骤1208中针对在步骤1200处确定使用偏移的位线而存储的结果。如果确定特定位线不必须使用偏移，则不存储来自步骤1212的数据。在步骤1216中，处理器392将针对下部页确定数据是1还是0。如果存储器单元响应于Vrb(或，如果适当的话为Vrb加上偏移)而开启，则下部页数据为1；否则，下部页数据为0。在步骤1218处，将下部页数据存储在适当锁存器中以便传送给用户。 
如果在步骤1202处确定正被读取的页是上部页，则在步骤1220处执行上部页校正过程。图32提供描述上部页校正过程的流程图。在图32的步骤1250中，向与正被读取的页相关联的字线施加读取参考电压Vrc。在步骤1252中，感测位线。在步骤1254中，将感测步骤的结果存储在适当的锁存器中。在步骤1256中，向与正被读取的页相关联的字线施加Vrc加上偏移(例如，0.1伏)。在步骤1258中，感测位线。在步骤1260中，使用感测步骤1258的结果来覆写在步骤1254中针对任何需要偏移的位线(参看步骤1200)而存储的结果。在步骤1270中，向字线施加Vrb。在步骤1272中，感测位线。在步骤1274中，存储感测步骤1272的结果。在步骤1276中，向与正被读取的页相关联的 字线施加Vrb加上偏移。在步骤1278中，感测位线。在步骤1280中，使用步骤1278的结果来覆写在步骤1274处针对那些需要偏移的位线(参看步骤1200)而存储的结果。在步骤1282中，向与正被读取的页相关联的字线施加Vra。在步骤1284中，感测位线。在步骤1286中，将感测步骤1284的结果存储在适当的锁存器中。在步骤1288中，向与正被读取的页相关联的字线施加Vra加上偏移。请注意，在步骤1288、1280和1256中使用的偏移是相同的，从而暗地假设在从状态E移动到状态A的过程中从对WLn+1的上部页的编程耦合到WLn与当从状态B’移动到C时大约相同。在其它实施例中，偏移可能不同。在步骤1290中，感测位线。在步骤1292中，使用步骤1290的结果来覆写步骤1286中针对那些需要偏移的位线(参看步骤1200)而存储的结果。在有些实施例中，状态E与状态A之间的裕度是足够的，因此与Vra相关联的偏移是不必要的，且可跳过步骤1288到1292。在步骤1294中，处理器392用与先前相对于图28描述的相同的方式或此项技术中已知的另一方法来确定数据值。在步骤1296中，将由处理器392确定的数据值存储在适当的数据锁存器中，以供传送给用户。在其它实施例中，可能改变读取(Vrc、Vrb、Vra)次序。 
在以上相对于图27的论述中，论述了涉及读取数据页的实例。可能(但不需要)对读取数据的请求将需要读取多个数据页。在一个实施例中，为了加速读取多个数据页的过程，将使读取过程管线化，使得状态机将在用户传输出前一数据页时执行下一页的感测。在此种实施方案中，旗标获取过程(参看，例如图28的步骤1006)可能会中断管线化读取过程。为了避免此种中断，一个实施例设想在读取给定页时读取该页的旗标，且使用以上提到的有线“或”检测过程来检验旗标(而不是读取旗标并将其发送给状态机)。举例来说，在图27的步骤1060(读取相邻字线)期间，所述过程首先使用Vrc作为参考电压来读取数据。在此点，如果有线“或”线指示每个状态存储数据1，则上部页尚未编程；因此，不需要补偿，且系统将读取而不补偿浮动栅极到浮动栅极的耦合(步骤1064)。如果旗标是包含处于每种数据状态的数据的一个字节的代码，则至少旗标存储器单元将具有处于状态C的数据(如果设定了旗标的话)。如果有线“或”线指示没有任何存储器单元具有处于状态C的数据，则状态机推断旗标尚未设定；因此，相邻字线的上部页尚未编程，且不需要补偿浮动栅极耦合。 
图32A是解释用于如上所述执行管线化读取的一个实施例的时序图。图32A描绘两个信号。信号1300代表从存储器系统传送到控制器(或主机/用户)的就绪/忙信号，所述信号在“低”时指示存储器系统尚未准备好在I/O线320上发送数据，且当“高”时 指示数据可用于传输。图32A展示响应于读取请求的管线化读取过程，其涉及沿着字线WLn、WLn+1、WLn+2……的存储器单元的下部页和上部页。信号1300首先包含周期1300A，其对应于等待第一组数据准备就绪传送给用户。在周期1300B期间，经由I/O线320将存储在连接到字线WLn的存储器单元的下部页中的数据传出给用户。在周期1300C期间，经由I/O线320将存储在连接到字线WLn的存储器单元的上部页中的数据传出给用户。在下一周期期间，传出存储在连接到字线WLn+1的存储器单元的下部页中的数据，依此类推。 
图32A的信号1302是对存储器系统内发生的情况的符号表示。要读取的第一数据是连接到字线WLn的存储器单元的下部页。在周期1302A期间，读取相邻字线WLn+1(例如，三个读取操作-以Vra、Vrb和Vrc)。在周期1302B中，获取旗标并传送给状态机，以确定是否编程上部页。请注意，因为管线尚未开始，所以状态机可执行读取获取。或者，可采用以Vrc进行的读取之后的有线“或”过程来检验旗标。在步骤1302C中，在旗标状态确定有必要时使用补偿来读取WLn的下部页。在周期1302D期间，将WLn下部页数据放置在输出暂存器中。 
在周期1302E中，读取相邻字线WLn+1(例如，以Vra、Vrb和Vrc进行的三个读取操作)。这个步骤可能不需要，因为其之前已经进行。然而，由于与1302E、1302F和1302G相关联的时间通常少于与步骤1300B相关联的时间，所以其可能被执行以实现操作的一致性。此外，在有些实施例中，可能没有足够的锁存器可用于同时保存与WLn和WLn+1两者相关联的数据。在周期1302F期间，通过在以Vrc进行读取之后执行有线“或”过程而读取WLn+1的旗标，因而避免会使管线停止的全旗标获取。在周期1302G期间，必要时使用补偿来读取WLn的上部页。在周期1302H期间，信号1302下降，同时将WLn上部页数据从内部锁存器传送到输出寄存器。 
在针对WLn读取下部和上部页之后，系统将接着针对WLn+1读取下部和上部页，且依此类推，直到将全部读取数据提供给用户为止。在周期1302I期间，读取新的相邻字线WLn+2(例如，以Vra、Vrb和Vrc进行的三个读取操作)。在周期1302J期间，通过在以Vrc进行读取之后执行有线“或”过程来读取WLn+2的旗标，因而避免会使管线停止的全旗标获取。在周期1302K期间，必要时使用补偿来读取WLn+1的下部页。如上所述，过程将继续。在有些实施例中，通过以下方式减少读取数目可能是有用的：读取WLn+1数据一次，接下来同时读取WLn上部和下部页数据并保存上部页数据而不是稍后重新读取其。减少读取步骤的数目的一个优点可为使功率消耗最小化。 
以上实施例使用不同参考点处的多个读取。虽然这提供了用于补偿浮动栅极到浮动栅极的耦合的准确方式，但其会向读取过程添加额外时间。另一实施例是修改读出放大器以添加校正特征。如果可修改读出放大器以依据相邻字线数据而感测不同的跳变点，则单次感测操作将给出最终的校正的数据。这个方法可能是可靠的且节省时间。缺点是增加了读出放大器的布局面积。 
回头看图8，基于读出放大器600的电容器CSA 652设定感测跳变点。通过依赖于来自相邻字线的数据使用SEN模式上的不同电容器而可针对同一感测过程设定不同的跳变点。当不需要校正时，使用较大电容器。当需要校正时，使用较小电容器。图33描绘类似于图8的感测模块380的感测模块380’。然而，读出放大器600’包含额外电容器1382，其基于来自相邻字线的数据而连接或不连接。电容器1382经由晶体管1380连接到SEN模式。晶体管1380经由晶体管1384和栅极530连接到读出总线532。经由读出总线532和晶体管1384将来自相邻字线的数据提供到晶体管1380的节点C。如果不在节点C处提供数据1，则由于来自相邻存储器单元的浮动栅极到浮动栅极的耦合而不需要校正。如果在节点C处提供数据0，则需要校正。如果不需要校正，则将电容器1382电连接到SEN节点。如果需要校正，则将电容器1382与SEN节点断开。当未向SEN节点附接额外电容器时，与较高(受干扰的)阈值相关联的较小单元电流将与为较高电容充电的较低阈值(未受干扰的)状态等效地为电容器上的电压充电。 
虽然图33选择性地描绘添加了一个额外电容器，但其它实施例可选择性地添加更多的电容器，以便实现不同的补偿效果。此外，有些实施例可使得所有连接到SEN节点的电容器选择性地耦合，使得每种可能性(例如，无补偿、补偿1、补偿2……)连接不同组电容器。在有些实施方案中，也可使用其它电容性装置。 
图34提供描述用于使用图33的两个电容器的一个实施例的流程图。图34的方法提供图30的方法的替代实施例。在图34的步骤1320中，在位线基础上确定是否针对所述特定位线使用偏移。这类似于图30的步骤1200。在步骤1322中，确定读取过程是针对下部页还是上部页。如果读取过程是针对下部页，则方法在步骤1324处继续。如果需要偏移，则使额外电容器与SEN 2节点断开。如果不需要偏移，则额外电容器保持连接到SEN 2节点。在步骤1326中，向与正被读取的页相关联的字线施加Vrb。在步骤1328中，感测位线。在步骤1330中，存储感测步骤1328的结果。在步骤1332中，处理器392确定存储的数据值。在一个实施例中，当读取下部页时，如果存储器单元响应于向字线施加的Vrb而开启，则下部页数据为“1”；否则，下部页数据为“0”。在步骤1334 中，将由处理器确定的数据值存储在适当的锁存器中，以供用户读出。 
如果确定读出过程是针对上部页(步骤1322)，则过程继续到步骤1340。如果步骤1320推断需要偏移，则将额外电容器断开(步骤1340)。如果不需要偏移，则额外电容器保持连接到SEN 2节点。在步骤1342中，如上文相对于图28所述执行上部页读取过程。 
如上所述，当并行感测大量存储器单元时，其组合电流可导致显著的电压降和具有有限电阻的接地回路。这会导致源极线偏压。一个实施例利用这个源极线偏压来补偿浮动栅极到浮动栅极的耦合效应。以上描述的一个考虑到源极线偏压的实施例包含多个感测步骤(也称为选通)。在第一选通期间，将把所有适当的位线连接到源极线。在第二选通期间，将把较小的位线子组连接到源极线。用较高的源极线偏移电压执行第一选通，这指示导通的单元实际上比其在没有源极线电压偏移的情况下导通率低。这与阈值电压移位到较高值是等效的。提议的过程是，第一选通无条件地在数据锁存器中保存数据。在第二选通处，检验正被读取的字线上是否有一些单元因与相邻字线的浮动栅极的耦合效应而需要补偿。如果是的话，则针对需要校正的单元用来自第二选通的数据覆写来自第一选通的数据。对于不需要校正的数据，不覆写数据且抛弃来自第二选通的数据。使用此方法的一个优点在于其减少了读取时间，因为数据校正隐藏在正常读取例行程序中。 
源极线偏压方法的一个缺点是，偏移值取决于数据图案。如果有较多导通单元在特定感测电平处，源极电压将较大且将进行更多校正。如果有较少导通单元在特定感测电平处，源极电压将较小且将进行更少校正。假设每页具有优选为随机的数据，则移位对于每页来说将为几乎恒定的值。在每个存储器单元有两个位的情况下，25％的位线可能处于状态E、25％处于状态A、25％处于状态B且25％处于状态C。以Vra读取，将有25％的位线导通。以Vrc读取，将有75％的位线导通，从而导致在读取状态C时比在读取状态A时有更多校正。 
图35提供描述用于基于使用上述两个选通循环以补偿进行读取(参看步骤1066)的一个实施例的流程图。在步骤1400中，系统确定是否针对特定位线选择偏移。这与上述步骤1200相似。如果读取过程是针对下部页(步骤1402)，则过程在步骤1404处继续。如果读取过程是针对上部页，则过程在步骤1424处继续。在步骤1404中，向与正被读取的页相关联的字线施加参考电压Vrb。在步骤1406处，感测位线。在步骤1408处，将感测步骤1406的结果存储在适当的锁存器中。步骤1404-1408是第一选通。在步骤1410中，那些在第一选通期间被确定为具有高电流的位线针对第二选通而关闭。在 步骤1412中，通过向字线施加Vrb而开始第二选通。在步骤1414中，感测位线。在步骤1416中，那些需要校正的位线将使用来自步骤1414的数据覆写来自步骤1408的数据。在步骤1418中，处理器392确定存储的数据值。在一个实施例中，当读取下部页时，如果存储器单元响应于施加到字线的Vrb而开启，则下部页数据为“1”；否则，下部页数据为“0”。在步骤1420中，将确定的数据值存储在适当的锁存器中，以便传送给用户。 
图36提供用于读取基于源电流校正的上部页的过程(图35的步骤1424)的一个实施例的流程图。在步骤1502中，向与正被读取的页相关联的字线施加参考电压Vrc。在步骤1504中，感测位线。在步骤1506中，将结果存储在适当的锁存器中。在步骤1508中，针对第二选通关闭那些具有高电流的位线。第一选通包含步骤1502-1506。在步骤1510中，通过向同一字线施加Vrc而开始第二选通。在步骤1512中，感测位线。在步骤1514中，针对那些需要校正的位线，用步骤1512的结果覆写步骤1506中存储的结果。在步骤1516中，系统如上所述检验用于上部页编程的旗标。如果旗标经设定以指示上部页中编程有数据，则过程继续到步骤1522。如果未设定旗标，则在步骤1520处终止图36的过程，推断出上部页尚未编程。也可使用上述其它用于检验旗标的过程或时序。 
在步骤1522中，通过向与正被读取的页相关联的字线施加Vrb而执行第一选通。在步骤1524中，感测位线。在步骤1526中，将结果存储在适当的锁存器中。在步骤1528中，针对第二选通关闭那些在第一选通中具有高电流的位线。在步骤1540中，通过向字线施加Vrb而开始第二选通。在步骤1542中，感测位线。在步骤1544中，针对那些需要偏移的位线用来自步骤1542的结果覆写来自步骤1526的结果。在步骤1546中，通过向与正被读取的页相关联的字线施加Vra而执行第一选通。在步骤1548中，感测位线。在步骤1550中，存储来自步骤1548的结果。在步骤1552中，针对第二选通关闭在第一选通期间具有高电流的位线。在步骤1554中，通过向字线施加Vra而开始第二选通。在步骤1556中，感测位线。在步骤1558中，针对那些需要偏移的位线用来自步骤1556的结果覆写步骤1550中存储的结果。在有些实施例中，状态E与状态A之间的裕度是足够的，因而与Vra相关联的偏移是不必要的，且可跳过步骤1552到步骤1558。在步骤1560中，处理器392基于存储在锁存器中的结果来确定存储的数据值。如同以上相对于步骤1132所论述执行此操作。在步骤1562中，将通过处理器392确定的数据值存储在适当的锁存器中。 
由于能够反转浮动栅极到浮动栅极的耦合效应，所以可使得阈值电压分布之间的裕度较小或可较快速地编程存储器系统。 
在以上实施例中，有三个额外读取用于相邻字线读取以四种状态存储的数据。在其它实施例中，可执行少于三个读取，因而减少所使用的不同偏移的数目。这将导致减少偏移的分辨率。此外，可使用三个以上读取以实现对偏移的较精细调整。在有些实施例中，上述过程的若干部分可在芯片外执行。 
已经为了说明和描述目的而呈现对本发明的以上详细描述。其并不期望是详尽的或将本发明限于所揭示的精确形式。根据以上教示可存在许多修改和变更。选择所述实施例是为了最好地解释本发明的原理及其实际应用，以便进而使得所属领域的技术人员能够在各种实施例中并用适合于预期特定用途的各种修改最佳地利用本发明。希望由所附权利要求书界定本发明的范围。 

Claims (25)

1.一种用于读取非易失性存储设备的方法，其包括：
使用一组一个或一个以上读取比较点对一组非易失性存储元件执行读取过程，所述读取过程提供一组读取数据；
确定所述读取数据是否具有一个或一个以上误差；
确定误差校正过程是否能够校正所述一个或一个以上误差；
如果所述误差校正过程能够校正所述一个或一个以上误差，则使用所述误差校正过程来校正所述一个或一个以上误差；以及
如果所述误差校正过程不能够校正所述一个或一个以上误差，则执行数据恢复过程，所述数据恢复过程包括读取邻近所述非易失性存储元件组的非易失性存储元件，所述邻近的非易失性存储元件被编程为至少四种数据状态；基于邻近所述非易失性存储元件组的所述非易失性存储元件的所述四种数据状态，针对所述非易失性存储元件组的至少一子组来调整所述一个或一个以上读取比较点，以及使用所述经调整的一个或一个以上读取比较点，针对所述非易失性存储元件组执行另外一个或一个以上读取过程。
2.根据权利要求1所述的方法，其中：
所述非易失性存储元件组包含数据页；
所述非易失性存储元件组连接到第一字线；
邻近所述非易失性存储元件组的所述非易失性存储元件连接到邻近所述第一字线的第二字线；且
所述误差校正过程使用误差校正码。
3.根据权利要求1所述的方法，其中：
所述调整所述一个或一个以上读取比较点包含通过偏移电压改变参考电压。
4.根据权利要求1所述的方法，其中：
所述调整所述一个或一个以上读取比较点包含通过一个或一组偏移电压来改变参考电压；且
所述偏移电压组包含用于每个编程数据状态的偏移电压。
5.根据权利要求1所述的方法，其中：
所述执行另外一个或一个以上读取过程包含执行多个读取过程，每个读取过程使用预定偏移组中的不同一者，且对所有所述非易失性存储元件组执行，对于每个偏移存在至少一个读取过程，每个非易失性存储元件提供来自所述读取过程中的一个适当的读取过程的最终数据，所述一个适当的读取过程与所述和各个非易失性存储元件的邻近非易失性存储元件相关联的偏移相关联。
6.根据权利要求1所述的方法，其中所述调整所述一个或一个以上读取比较点以及所述执行另外一个或一个以上读取过程包括：
在不调整所述一个或一个以上读取比较点的情况下执行第一读取过程，且存储具有处于第一状态的邻近非易失性存储元件的一个或一个以上非易失性存储元件的结果；以及
执行对所述一个或一个以上读取比较点进行第一调整的第二读取过程，且存储具有处于第二状态的邻近非易失性存储元件的一个或一个以上非易失性存储元件的结果。
7.根据权利要求1所述的方法，其中所述调整所述一个或一个以上读取比较点以及所述执行另外一个或一个以上读取过程包括：
在不调整所述一个或一个以上读取比较点的情况下执行第一读取过程，且存储具有处于第一状态的邻近非易失性存储元件的一个或一个以上非易失性存储元件的结果；
执行对所述一个或一个以上读取比较点进行第一调整的第二读取过程，且存储具有处于第二状态的邻近非易失性存储元件的一个或一个以上非易失性存储元件的结果；
执行对所述一个或一个以上读取比较点进行第二调整的第三读取过程，且存储具有处于第三状态的邻近非易失性存储元件的一个或一个以上非易失性存储元件的结果；以及
执行对所述一个或一个以上读取比较点进行第三调整的第四读取过程，且存储具有处于第四状态的邻近非易失性存储元件的一个或一个以上非易失性存储元件的结果。
8.根据权利要求1所述的方法，其中：
所述非易失性存储元件组连接到第一字线；
邻近所述非易失性存储元件组的所述非易失性存储元件连接到邻近所述第一字线的第二字线；
所述第一和第二字线是具有N个字线的存储器系统的一部分，其中第N个字线在序列中最后被编程；且
针对除所述第N个字线之外的所有所述字线执行所述数据恢复过程。
9.根据权利要求1所述的方法，其进一步包括：
报告所述数据恢复过程的结果。
10.根据权利要求1所述的方法，其中：
所述非易失性存储元件组连接到第一字线；且
所述非易失性存储元件组连接到连续的位线。
11.根据权利要求1所述的方法，其中所述非易失性存储元件包含多个字线和多个位线，所述位线包含交替的奇数位线和偶数位线，其中：
所述非易失性存储元件组连接到所述多个字线中的第一字线；且
所述非易失性存储元件组与所述奇数位线相关联。
12.根据权利要求1所述的方法，其中：
所述非易失性存储元件组是快闪存储器装置。
13.根据权利要求1所述的方法，其中：
所述非易失性存储元件组是NAND快闪存储器装置。
14.根据权利要求1所述的方法，其中：
所述非易失性存储元件组是多态快闪存储器装置。
15.根据权利要求1所述的方法，其中：
所述非易失性存储元件组包含浮动栅极。
16.根据权利要求1所述的方法，其中：
所述非易失性存储元件组的每一者包含用于存储电荷的介电区。
17.一种非易失性存储器系统，其包括：
一组非易失性存储元件；以及
一个或一个以上管理电路，其与所述非易失性存储元件组通信，所述一个或一个以上管理电路使用一组参考值针对一组非易失性存储元件执行读取过程，以便确定存储在所述非易失性存储元件组中的所述组读取数据，所述一个或一个以上管理电路能够确定所述读取数据具有无法通过误差校正过程校正的一个或一个以上误差，且如果所述误差校正过程无法校正所述一个或一个以上误差，则执行数据恢复过程，所述数据恢复过程包括读取邻近所述一组非易失性存储元件的非易失性存储元件，所述邻近的非易失性存储元件被编程为至少四种数据状态，所述数据恢复过程进一步包括基于邻近所述非易失性存储元件组的所述非易失性存储元件的编程的所述四种数据状态，而调整所述参考值的至少一子组，且使用所述调整的参考值对所述非易失性存储元件组执行另外一个或一个以上读取过程。
18.根据权利要求17所述的非易失性存储器系统，其中所述调整所述参考值以及所述执行另外一个或一个以上读取过程包括：
执行多个读取过程，每个读取过程使用预定偏移组中的不同一者，且对所有所述非易失性存储元件组执行，对于每个偏移存在至少一个读取过程，所述非易失性存储元件组的至少一子组中的每一者提供来自所述读取过程中一个适当的读取过程的最终数据，所述一个适当的读取过程与所述和各个非易失性存储元件的邻近非易失性存储元件相关联的偏移相关联。
19.根据权利要求17所述的非易失性存储器系统，其中所述调整所述参考值以及所述执行另外一个或一个以上读取过程包括：
在不调整所述参考值的情况下执行第一读取过程，且存储所述非易失性存储元件组中具有处于第一状态的邻近非易失性存储元件的一个或一个以上非易失性存储元件的结果；以及
执行对所述参考值进行第一调整的第二读取过程，且存储所述非易失性存储元件组中具有处于第二状态的邻近非易失性存储元件的一个或一个以上非易失性存储元件的结果。
20.根据权利要求17所述的非易失性存储器系统，其中所述调整所述参考值以及所述执行另外一个或一个以上读取过程包括：
在不调整所述参考值的情况下执行第一读取过程，且存储所述非易失性存储元件组中具有处于第一状态的邻近非易失性存储元件的一个或一个以上非易失性存储元件的结果；
执行对所述参考值进行第一调整的第二读取过程，且存储所述非易失性存储元件组中具有处于第二状态的邻近非易失性存储元件的一个或一个以上非易失性存储元件的结果；
执行对所述参考值进行第二调整的第三读取过程，且存储所述非易失性存储元件组中具有处于第三状态的邻近非易失性存储元件的一个或一个以上非易失性存储元件的结果；以及
执行对所述参考值进行第三调整的第四读取过程，且存储所述非易失性存储元件组中具有处于第四状态的邻近非易失性存储元件的一个或一个以上非易失性存储元件的结果。
21.根据权利要求17所述的非易失性存储器系统，其中：
所述一个或一个以上管理电路包含状态机、解码器、感测电路和控制器中的一者或一者以上；
所述非易失性存储元件组是非易失性存储元件阵列的一部分，所述非易失性存储元件阵列包含字线和位线；
所述非易失性存储元件组连接到第一字线；且
邻近所述非易失性存储元件组的所述非易失性存储元件连接到邻近所述第一字线的第二字线。
22.根据权利要求17所述的非易失性存储器系统，其中：
所述非易失性存储元件组是NAND快闪存储器装置。
23.根据权利要求17所述的非易失性存储器系统，其中：
所述非易失性存储元件组是多态快闪存储器装置。
24.根据权利要求17所述的非易失性存储器系统，其中：
所述非易失性存储元件组中的所述非易失性存储元件包含浮动栅极。
25.根据权利要求17所述的非易失性存储器系统，其中：
所述非易失性存储元件组中的所述非易失性存储元件包含用于存储电荷的介电区。
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