TWI300929B

TWI300929B - Compensating for coupling during read operations of non-volatile memory

Info

Publication number: TWI300929B
Application number: TW095112039A
Authority: TW
Inventors: Jian Chen
Original assignee: Sandisk Corp
Priority date: 2005-04-05
Filing date: 2006-04-04
Publication date: 2008-09-11
Also published as: US7315477B2; KR20080016543A; US7301813B2; US7301810B2; CN101194322B; EP1866929A1; EP1866929B1; TW200710848A; WO2006107729A1; JP4665029B2; US20070109849A1; US20060221692A1; CN101194322A; JP2008536251A; US20070109845A1; US7196928B2; KR100934495B1; US20070103986A1

Description

1300929 九、發明說明：【發明所屬之技術領域】本發明係關於用於非揮發性記憶體之技術。、【先前技術】 . 半導體記憶體對於在各種電子裝置中之使用已變得更風、行。例如，非揮發性半導體記憶體係用於蜂巢式電話、數位相機、個人數位助理、行動計算裝置、非行動計算裝置及其他裝置中。電子可擦可程式唯讀記憶體（EEPR〇M)及 _ 快閃記憶體係在最風行之非揮發性半導體記憶體之中。 EEPROM與快閃記憶體均利用在半導體基板中安置於通道區域上方並與其絕緣之浮動閘極。浮動閘極安置於源極區域與汲極區域之間。控制閘極提供於浮動閘極上方並與 • 其絕緣。電晶體之臨限電壓係藉由浮動閘極上所保留之電籌荷量來控制。意即，在接通電晶體以容許在其源極與汲極之間傳導之前必須施加至控制閘極之最小電壓量係藉由浮動閘極上之電荷位準來控制。 ® 當程式化EEPROM或快閃記憶體裝置（諸如NAND快閃記憶體裝置）時，通常將程式電壓施加至控制閘極且將位元線接地。將來自通道之電子注入於浮動閘極中。當電子在浮動閘極中積聚時，浮動閘極變為帶負電且記憶體單元之 fe限電[上升，使得圮憶體單元處於程式化狀態。可在 2003年3月5日申請之標題為"Self_B〇〇sUng，，的美國專利申請案10/379,608及2003年7月29日申請之標題為 ”Detecting Ονα Mem〇ry”的美國專利申請案 110051.doc

I 1300929 10/629,068中找到關於程式化之更多資訊；兩個申請案均係以引用的方式全部併入本文中。一某些EEPR〇M及快閃記憶體裝置具有用以儲存兩個電荷，範圍之浮動閑極，且因此，可在兩個狀態（擦除狀態與程 .·式化狀態）之間程式化/擦除記憶體單元。有時將此快閃記 .隐體裝置稱作二態快閃記憶體裝置（binary fiash mem〇ry device) 〇多態快閃記憶體裝置係藉由識別禁止範圍所分離之多個 •不同的容許/有效程式化臨限電塵範圍來實施。每一不同臨限電壓範-圍對應於在記憶體裝置中所編碼之資料位元組之一預定值。由於基於相鄰浮動閘極中所儲存之電荷的電場之耦合， • 可發生浮動閘極上所儲存的表觀電荷之移位。美國專利务5,867,429中描述了該浮動閘極對浮動閘極麵合現象，其係以引用的方式全部併入本文中。與目標浮動閘極相鄰之浮 • 動閘極可含有在相同位元線上之鄰近浮動閘極、在相同字線上之鄰近洋動閘極或在目標浮動閘極對面之浮動閘極 (因為其既在鄰近位元線上又在鄰近字線上）。在不同時間已加以程式化之相鄰記憶體單元組之間最明顯地發生浮動閘極對浮動閘極耦合現象。例如，程式化第一記憶體單元以將電荷位準添加至其對應於一資料組之浮動閘極。隨後，程式化一或多個相鄰記憶體單元以將電荷位準添加至其對應於第二資料組之浮動閘極。在程式化一或多個相鄰記憶體單元之後，由於電荷對耦合至第一記憶 110051.doc 1300929 體早-之相鄰記憶體單元之影響，自第一記憶體單元所讀取之電何位準看來似乎不同於經程式化之電荷位準。自相鄰記憶體單元之搞合可將被讀取之表觀電荷位準移位一足 ' 以導致所儲存之資料之錯誤讀取的量。 ’ 汙動閘極對汙動閘極耦合之效應對於多態裝置且有更大 •冑義’因為在多態裝置中’容許臨限電壓範圍及禁止範圍 2-態裝置中的更窄。因此，浮動間極對浮動閉極麵合可憶體單元自容許臨限電壓範圍移位至禁止範圍。者記憶體單元在尺寸上繼續收縮，期望臨限電壓之自然程式化及·擦除分佈歸因於短通道效應、更大之氧化物厚度/耗合比率變化及更多之通道推雜劑波動而增加，從而，減二了相鄰狀態之間的可用分離。此效應對於多態記憶體 ,而δ比對僅使用兩個狀態之記憶體（二態記憶體）更顯著。 Υ $外、’子線之間之空間的減小及位元線之間之s間的減小亦將增加相鄰浮動閘極之間的耦合。 • 因此，存在減小浮動閘極之間之耦合效應的需要。【發明内容】、為了補償浮動閘極之間的耦合，特定記憶體單元之讀取過程將考慮相鄰記憶體單元之程式化狀態。本發明揭示各種實施例。 μ 在一實施例中，對於非揮發性儲存元件之至少一母一非揮發性儲存元件而言，偏移係基於相鄰儲存元件中所儲存之電荷位準而自預定偏移組來判定。執行一過耘，其中每一讀取過程使用預定偏移組之一不同偏移且 110051.doc 1300929 係在所㈣揮發性儲存元件上來執行。存在用於每一偏移之至貝取過程。每一非揮發性儲存元件提供來自與個別非揮發性健存元件而判定之偏移相關聯之合適讀取 • 程的最終貧料。、 β • 某些實施例含有用於自儲存用於至少-第_頁及—第二頁之資料之第-組多態非揮發性健存元件讀取資料之: 法々。該方法含有判定與第一組多態非揮發性儲存元件相鄰之第一組多恶非揮發性儲存元件之電荷位準資料。可關於用於區分關於兩個相鄰資料狀態之臨限電壓的第一參考值而執订夕個項取過程。每一讀取過程使用具有第一參考值 Τ預定偏移組之—不同偏移。第-組非揮發性儲存元件之每-者提供來自對應於一與個別相鄰非揮發性儲存元件相關=之偏移之合適讀取過程的最終資料。資料值係基於最終資料而為第-頁來判定，而未基於與其他相鄰資料狀態對之間之參考值的非零偏移使用來自使用者資料讀取過程之其他資料。某些實施例含有程式化第一組非揮發性儲存元件及第二組非揮發性儲存元件，兩者均儲存第一及第二資料分組。奸式化含有.在寫入至用於第一資料分組之相鄰非揮發性错存元件之後，關於笛—欠關於弟一貝枓分組而寫入至特定非揮發性儲存元件。當意欲自第一組非揮發性儲存元件讀取資料時，系統亦將自第二組非揮發性館存元件讀取。自第二组非揮發性儲存元件之讀取不需要讀取準確資料，相反，讀取操作僅需獲得電荷位準或表觀電荷位準之指示。在第一 110051.doc 1300929 組非揮發性儲存元件上用於與提供第—指示 $。該等讀取操作使用性- π士弟一、、且非揮發性儲存元件之非揮發挫儲存χ件相鄰之第一車毛存元件之μ 車《&錯存％件的非揮發性錯 -指示之第二：二：等’取操作不使用用於與不提供第鄰之第存元件之非揮發性儲存元件相 =弟-組非揮發_存元件的㈣發性料元件之第一【實施方式】、於實施本發明之記憶體系統之—實例使用職〇快閃 §己憶體結構·，其含有在兩個選擇閘極之間串聯排列多個電晶體。串聯電晶體及選擇閘極稱作ναν _串的俯視圖。圖2為其等效電路。圖二=之 NAND串含有串聯的且夹於第—選擇閘極ι顺第二選擇閉極122之間的四個電晶體⑽、1()2、1()4及⑽。選擇閑極 120將NAND串連接至位元線126。選擇閘極122將NA⑧串連接至源極線128。藉由將適當電壓施加至控制閘極 120CG來控制選擇閘極12〇。藉由將適當電壓施加至控制閘極122CG來控制選擇閘極122。電晶體1〇〇、1〇2、1〇4及 106之每一者均具有一控制閘極及一浮動閘極。電晶體1〇〇具有控制閘極100CG及浮動閘極i〇〇FG。電晶體1〇2含有控制閘極102CG及浮動閘極i〇2FG。電晶體1〇4含有控制閘極 104CG及浮動閘極i〇4FG。電晶體106含有控制閘極106CG 及浮動閘極106FG。控制閘極100CG連接至字線Wl3，控制閘極102CG連接至字線WL2，控制閘極i〇4CG連接至字 110051.doc 1300929 線WLl，且控制閘極106CG連接至字線WL0。在一實施例中，電晶體100、102、104及106各為記憶體單元。在其他實施例中，記憶體單元可含有多個電晶體或可不同於圖1 及2所述之記憶體單元。選擇閘極120連接至選擇線sgD。選擇閘極122連接至選擇線SGS。圖3提供上文所述之NAND串的橫截面圖。如圖3所述， NAND串之電晶體形成於p型井區域140中。每一電晶體均含有一由控制閘極（100CG、102CG、104CG與106CG)及浮動閘極（100FG、102FG、104FG與106FG)所組成之堆疊閘極結構。浮-動閘極形成於氧化物或其他介電薄膜之頂部上之P型井的表面上。控制閘極係在浮動閘極上方，其中多晶石夕間介電層將控制閘極與浮動閘極分離。記憶體單元 (100、102、104及106)之控制閘極形成字線。在鄰近單元之間共用N+摻雜層130、132、134、136及138，藉以該等單元彼此串聯連接以形成NAND串。該等N+摻雜層形成每一單元之源極及汲極。例如，N+摻雜層13〇用作電晶體122 之汲極及電晶體106之源極，N+摻雜層132用作電晶體1〇6 之汲極及電晶體104之源極，N+摻雜層134用作電晶體1〇4 之汲極及電晶體102之源極，N+摻雜層136用作電晶體1〇2 之汲極及電晶體1〇〇之源極，且N+摻雜層138用作電晶體 1〇〇之汲極及電晶體120之源極。N+摻雜層126連接至 NAND串之位元線，而N+摻雜層128連接至多個nand串之共用源極線。應注意，儘管圖1_3展示NAND串中之四個記憶體單元， 110051.doc •10-

1300929 但是僅提供―電㈣之制作為㈣。詩本文所述之技術的NAND串可具有Μ四個記憶體單元或多於四個記憶體早兀。例如，某些_串將含有8個記憶體單元、16 個記憶體單元、32個記憶體單元等。本文之論述不限於 NAND串中之任何特定數目的記憶體單元。每一記憶體單元均可儲存以類比或數位形式而表示之資料三當儲存-數位資料位元時’記憶體單元之可能臨限電壓範圍可分為兩個範圍，其被指派邏輯資料”"及"〇"。在 NAND型快閃5己憶體之—實例中，電壓臨限值在記憶體單兀被擦除之後為負且界定為邏輯T。臨限電壓在程式操作之後為正且界定為邏輯"〇"。當臨限電壓為負且藉由將。伏特施加至控制閘極來試圖讀取時，記憶體單元將接通以指示正儲存邏輯！。當臨限電壓為正且藉由將G伏特施加至控制閘極來試圖讀取操作時，記憶體單元將不接通，其指示儲存邏輯0。 ~ 記憶體單元亦可儲存多個狀態，藉此儲存多個數位資料位元。在儲存多個資料狀態之狀況下，臨限電壓窗分為狀態之數目。例如，若使用四個狀態，則將存在指派至資料值”11”、”10”、"01"及”〇〇"之四個臨限電壓範圍。在NAND 型記憶體之一實例中，擦除操作之後的臨限電壓為負且界定為”11π。正臨限電壓係用於”1〇"、”〇1，，及"〇〇，，之狀態。在某些實施例中，資料值（例如，邏輯狀態）係使用格雷碼 (Gray code)指派而指派至臨限值範圍，使得若浮動閘極之臨限電壓錯誤地移位至其鄰近物理狀態，則僅將影響一位 110051.doc -11 - 1300929 70。程式化至記憶體單元内之資料與單元之臨限電壓範圍之間的特疋關係取決於用於記憶體單元之資料編碼機制。例如，2003年6月13日申請之美國專利第6,222,762號及美

• 國專利申請案第 10/461,244 號”Tracking Cells For A / Mem〇ry System”（其均係以引用的方式全部併入本文中）描 ' 述了用於多態快閃記憶體單元之各種資料編碼機制。 • 在以下美國專利/專利申請案（其皆係以引用的方式全部 _ 併入本文中）中提供了 NAND型快閃記憶體及其操作之相關實例.美國專利第5,570,315號；美國專利第5,774,397號；美國專利第，6，G46,935號，·錢專利第5,386,422號；美國專利第6,456,528號；及美國專利申請案序號第〇9/893,277號，（公告第US2003/0002348號）。除NAND快閃記憶體之外之其他類型的非揮發性記憶體亦可用於本發明。 • 可用於快閃EEPR〇M系統中之另一類型的記憶體單元利用非導電介電材料來代替導電浮動閘極以便以非揮發性方 φ 式來儲存電荷。在1EEE Electron Device LetterSi 1987 年 3 月第EDL-8卷第3號第93-95頁之Chan等人的文#"A Tnje

Single-Transistor Oxide-Nitride-Oxide EEPR〇M Device"中描述了此單元。由氧化石夕、氮化石夕及氧化石夕所形成之三層 "電貝（ΟΝΟ )係夾於導電控制閘極與記憶體單元通道上方之半導電基板之表面之間。藉由將來自單元通道之電子注入於氮化物中來程式化單元，其中該等電子被截獲並儲存於有限區域内。該儲存電荷接著以可侦測之方式來改變單元之通道之-部分的臨限電麼。藉由將熱電洞注入於氣 110051.doc -12- 1300929 化物中來擦除單元。亦參看IEEE Journal of Solid-State Circuits之1991年4月第26卷第4號第497-501頁之Nozaki等人的"A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application”，其描述了分裂閘極組態中之類似單元，其中摻雜多晶矽閘極延伸於記憶體單元通道之一部分上方以形成獨立選擇電晶體。前述兩篇文章係以引用的方式全部併入本文中。以引用的方式併入本文中之 1998 年 IEEE Press之由 William D· Brown及 Joe E. Brewer 所編輯之"Nonvolatile Semiconductor Memory Technology” 的章節1·2中所提及之程式化技術亦在彼章節中被描述為可應用於介電電荷截獲裝置。此段中所述之記憶體單元亦可用於本發明。因此，本文所述之技術亦應用於不同記憶體單元之介電區域之間的耦合。 IEEE Electron Device Letters之 2000 年 11 月第 21 卷第 11 5虎弟 543-545 頁之 Eit an 等人的’’NROM: A Novel Localized Trapping，2-Bit Nonvolatile Memory Cell” 已描述了在每一單元中儲存兩個位元之另一方法。ΟΝΟ介電層延伸跨越源極擴散與沒極擴散之間之通道。用於一資料位元之電荷定位於與沒極相鄰之介電層中，且用於另一資料位元之電荷定位於與源極相鄰之介電層中。多態資料儲存係藉由獨立地讀取介電質内空間分離之電荷儲存區域之二態來獲得。此段中所述之記憶體單元亦可用於本發明。圖4說明NAND單元（諸如圖1一3所示之NAND單元）陣列之實例。沿每一行，位元線206耦合至NAND串150之沒極選 110051.doc -13- 1300929 擇閘極之汲極端子126。串之每一列，源極線2〇4 可連接NAND串之源極選擇閘極之所有源極端子128。在美國專利第5,570,315號、第5,774,397號及第6,〇46,935號中 • 發現作為記憶體系統之一部分的NAND架構陣列及其操作，之實例。一記憶體單元陣列分為許多記憶體單元區塊。對於快閃 EEPROM系統普遍的是，區塊為擦除單位。意即，每一區 • 塊均含有一起被擦除之最小數目的記憶體單元。每一區塊修it常分為許多頁。—頁為—程式化單位。在_實施例中，個別頁可分·為區段，且該等區段可含有作為基本程式化操作而被一次寫入之最小數目的單元。資料之一或多個頁通常儲存於一記憶體單元列中。一頁可儲存一或多個扇區。，扇區含有使用者資料及耗用資料（overhead data)。耗用資 • 料通常含有已自扇區之使用者資料得以計算的誤差校正碼 (ECC)。（下文所述的）控制器之一部分在資料正被程式化 φ 至陣列中時計算ECC，且亦在資料正自該陣列被讀取時檢查該ECC。或者，Ecc及/或其他耗用資料儲存於與儲存有其所屬之使用者資料之頁不同的頁中，或甚至儲存於與儲存有其所屬之使用者資料之區塊不同的區塊中。使用者 > 料之扇區通常為5丨2字組，對應於磁碟驅動器中之扇區的尺寸。耗用資料通常為額外16 - 20字組。許多少成區塊’無論何處自8頁（例如）高達32、64或更多頁。在某些實施例中，一 NAND串列包含一區塊。在只知例中’藉由將P型井上升至擦除電壓（例如，2〇 110051.doc -14- 1300929 伏特）持續充足的時間週期且將所選區塊之字線接地（而源極線及位元線為浮動的）來擦除記憶體單元。歸因於電容 Μ合，亦將未選字、線、位元、線、選擇線及e源極上升至、擦除電摩之顯著部分。當將浮動閘極之電子發射至基板側 ··日夺’將強電場因此施加至所選記憶體單元之穿隧氧化物層 ' i擦除所選記憶體單元之資料。隨著將電子自浮動閘極轉 =至？型井區域，所選單元之臨限電壓降低。可在整個記 ^ 憶體陣列、獨立區塊或另-單元單位上執行擦除。圖5說明根據本發明之一實施例具有用於並行地讀取並程式化記憶·體單元頁之讀取/寫入電路的記憶體裝置296。圯憶體裝置296可含有一或多個記憶體晶粒298。記憶體晶，粒298含有二維記憶體單元陣列300、控制電路310及讀取/ 寫入電路365。記憶體陣列3〇〇可由列解碼器33〇透過字線而疋址，且由行解碼器36〇透過位元線而定址。讀取/寫入電路365含有多個感應區塊4〇〇，且容許並行地讀取或程式 φ 化記憶體單元頁。通常，在與該或該等記憶體晶粒298相同之記憶體裝置296(例如，抽取式儲存卡）中含有一控制器 350。指令及資料係經由線32〇而在主機與控制器35〇之間傳运’且經由線318而在該控制器與該或該等記憶體晶粒 298之間傳送。控制電路310與讀取/寫入電路365協作以在記憶體陣列 300上執行記憶體操作。控制電路3丨〇含有狀態機3丨2、晶片上（on-chip)位址解碼器314及功率控制模組316。狀態機 3 12&供A i思體操作之晶片階層（chip_；[evei)控制。晶片上 110051.doc -15- 1300929 位址解碼器314在由主機或記憶體控制器所使用的位址至由解碼器330及360所使用之硬體位址之間提供一位址介面。功率控制模組316控制在記憶體操作期間供應至字線及位元線的功率及電壓。圖6說明圖5所示之記憶體裝置296之另一排列。由各種周邊電路對記憶體陣列300的存取係在該陣列之相對侧上以對稱方式來實施，使得每一侧上之存取線及電路之密度減小一半。因此，列解碼器分為列解碼器33〇八及33犯，行解碼器則分為行解碼器360A及360B。類似地，讀取/寫入電路分為·自陣列300之底部連接至位元線的讀取/寫入電路365 A及自陣列300之頂部連接至位元線的讀取/寫入電路 365B。以此方式，讀取/寫入模組之密度基本上減小一半圖6之裝置亦可含有一控制器，如上文對於圖$之裝置所述。圖7為個別感應區塊400之方塊圖，其分為稱作感應模組 380之一核心部分及一共用部分39〇。在一實施例中，將有一用於母一位元線之獨立感應模組3 § 〇及一用於一組多個感應模組380之共用部分390。在一實例中，一感應區塊將含有一共用部分390及八個感應模組38〇。一組中之每一感應模組將經由資料匯流排372而與相關共用部分進行連通。對於另外細節，參考以引用的方式全部併入本文中之 2004年12月29日申請的美國專利申請案11/〇26,536，^仙_ Volatile Memory & Method with Shared Processing f〇r an

Aggregate of Sense Amplifiers，，° 110051.doc -16 - 1300929 感應模組3 8 0包含判定所連接位元線中之傳導電流是高於還是低於預定臨限位準的感應電路。感應模二 3有用以在所連接位元線上設定電壓條件的位元線鎖存器 382。例如，在位元線鎖存器382中所鎖存之預定狀態將導致所連接位元線被拉至指定程式抑制之狀態（例如，

Vdd)。共用部分390包含一處理器392、—組資料鎖#器394及一耦合於該組資料鎖存器394與資料匯流排32〇之間的1/〇介面396。處理器392執行計算。例如，其功能之一係判定儲存於所感-應記憶體單元中之資料且在該組資料鎖存器中儲存所判定資料。該組資料鎖存器394係用以儲存在讀取操作期間由處理器392所判定之資料位元。其亦係用以儲存在程式操作期間自資料匯流排32〇所輸入之資料位元。所輸入資料位元表示意欲程式化至記憶體中之寫入資料。 I/O介面398在資料鎖存器394與資料匯流排32〇之間提供介面0 在讀取或感應期間，系統之操作係在控制不同控制閘極電壓至所定址單元之之供應之狀態機312的控制下。隨著其經由對應於由記憶體所支援之各種記憶體狀態之各種預定控制閘極電壓而階躍，感應模組38〇將在該等電壓之一者處跳脫，且將經由匯流排372而將一輸出自感應模組38〇 k供至處理器392。在彼點處，藉由感應模組之跳脫事件的考慮及關於自狀態機經由輸入線3 9 3而而施加之控制閘極電壓的資訊，處理器392判定所得的記憶體狀態。其接 U0051.doc -17- 1300929 著計算用於記憶體狀態之二進位編碼，並將所得的資料位元儲存至資料鎖存器394中。在核心部分之另-實施例中，位7G線鎖存器382提供雙重用途，皆作為用於鎖存感應模組380之輸出的鎖存器且亦作為如上文所述之位元線鎖存器。 ' 預期某些實施例將含有多個處理器392。在一實施例 I，每一實施例392將含有一輸出線（圖7中未描述），使得每一輸出線被線或（wired-0R)在一起。在某些實施例中，輸出線在連接至線或線（wired七R Hne)之前被反相。該組態開啟在程·式化過程何時已完成之程式驗證過程期間的快速判定，因為接收線或之狀態機可判定正被程式化之所有位元何時已達到所要位準。例如，#每—位元已達到其所要位準時，用於彼位元之邏輯〇將被發送至線或線（或資料 1被反相）。當所有位元輸出資料〇(或經反相之資料U時，則狀L機知道終止程式化過程。因為每一處理器均與八個感應模組連通，所以狀態機需要讀取線或線八次，或將邏輯添加至處理器392以積聚相關位元線之結果，使得狀態機僅而要項取線或線一次。類似地，藉由正確地選擇邏輯位準’整體狀態機可偵測何時第一位元改變其狀態且相應地改變演算法。 “ 在耘式或驗證期間，待程式化之資料自資料匯流排32〇而儲存於該組資料鎖存器394中。程式操作在狀態機之控制下包含一系列施加至所定址記憶體單元之控制閘極的程式化電壓脈衝。每一程式化脈衝之後有一回讀（驗證）以判 110051.doc -18- 1300929 定單元是否已程式化至所要記憶體狀態。處理器392監控相對於所要吞己憶體狀態之回讀記憶體狀態。t兩者—致時’處理H 222設定位元線鎖#||214，以便導致將位元線拉至扣又私式抑制之狀態。此抑制了耦合至位元線之單元，· 的進一步程式化，即使程式化脈衝出現在其控制閘極上亦 ' >此。在其他實施例中，處理器最初載入位元線鎖存器 • 3 82，且感應電路在驗證期間將其設定至一抑制值。 _ 資料鎖存器堆疊394含有對應於感應模組之資料鎖存器之堆疊。在一實施例中，每一感應模組380存在三個資料鎖存器。在某些實施例中（但並非所需的），將資料鎖存器實施為移位暫存器，使得儲存於其中之並行資料轉換為用，於資料匯流排320之串行資料，且反之亦然。在較佳實施 • 例中，對應於瓜個記憶體單元之讀取/寫入區塊的所有資料 • 鎖存器可鏈接在一起以形成區塊移位暫存器，使得可藉由串行轉移來輸入或輸出資料區塊。詳言之，r個讀取/寫入 _ 模組之組經調適，使得其資料鎖存器組之每一者均將順序地將資料移位至資料匯流排中或將資料移位出資料匯流排，如同其為用於整個讀取/寫入區塊之移位暫存器之一部分一般。圖8說明感應模組380之實例；然而，亦可使用其他實施例。感應模組380包含位元線隔離電晶體512、位元線下拉電路520、位元線電壓鉗610、讀出匯流排轉移閘極及感應放大器600(在此實施例中，其含有位元線鎖存器 382)。應注意，圖8中之記憶體單元1〇及頁控制器54〇係與 110051.doc -19- 1300929 感應4吴組3 8 0相關聯曰力纟士德關％彳一在結構上不是感應模組38〇之一部分。通常’記憶體單元頁並行地操作。因此，對應數目之感應模、，且並行地操作。在__實施例中，頁控制器別對並行地操作之感應模組便利地提供控制及時序訊號。當位元線隔離電晶體512係藉由訊號BLS而被開啟時，感應模組可料至記憶體單元之位域％。感應模組 380藉由感應放大器6〇〇來感應記憶體單元之傳導電流，且鎖存讀取結果作為感應節點5〇1處之數位電壓位準seN2且經由閘極5?0而將其輸出至讀出匯流排幻2。感應放大器600基本上包含第二電壓鉗62〇、預充電電路 640、鑑別器或比較電路65〇及鎖存器66〇。鑑別器電路65〇含有專用電容器652。在一實施例中，將參考電壓施加至正被屑取之d憶體單元之控制閘極。若參考電壓大於記憶體單元之臨限電壓，則記憶體單元將接通且在其源極與汲極之間傳導電流。若參考電壓不大於記憶體單元之臨限電壓，則記憶體單元將不接通且將不在其源極與汲極之間傳導電流。在許多實施例中，接通/切斷可為連續轉變，使得記憶體單元將回應於不同控制閘極電壓而傳導不同電流。若A憶體單元接通且正傳導電流，則所傳導電流將導致節點SEN 63 1上之電壓降低，從而有效地充電或增加跨越其他端子處於Vdd之電容器652之電壓。若節點SEN上之電壓在預定感應週期期間放電至預定位準，則感應放大器 600報告記憶體單元回應於控制閘極電壓而接通。 110051.doc -20- 1300929 感應模組380之一特徵為在感應期間對位元線之恆定電壓供應之併入。此係較佳地藉由位元線電壓鉗6ι〇來實施。位元線電壓鉗610類似於與位元線36串聯之具有電晶體612的二極體鉗（diode clamp)而操作。其閘極偏壓至等於高於其臨限電壓ντ之所要位元線電壓VBL的恆定電壓 BLC。以此方式，在程式驗證或讀取期間，其使位元線與感應節點501隔離且設定用於位元線之恆定電壓位準，諸如所要VBL=(K5至0.7伏特，通常，將位元線電壓位準設定為以下一位準：使得其足夠低以避免長預充電時間，而足夠尚以避免-接地雜訊（ground n〇ise)及其他因素。感應放大器600經由感應節點501而感應傳導電流，且判疋傳導電流是尚於還是低於預定值。感應放大器將以數位形式之作為感應節點501處之訊號SEN2的感應結果輸出至讀出匯流排532。亦輸出在讀取之後基本上為訊號SEN2之反相狀態的數位控制訊號INV以控制下拉電路520。當所感應之傳導電流高於預定值時，INV將為HIGH且SEN2將為LOW。此結果係藉由下拉電路520來加強。下拉電路520含有一由控制訊號INV所控制之n電晶體522以及另一由控制訊號grS所控制之η電晶體550。GRS當為LOW時容許將位元線36浮動而不管INV訊號之狀態。在程式化期間，GRS訊號變為HIGH 以容許將位元線3 6拉至接地且由INV所控制。當需要將位元線浮動時，GRS訊號變為LOW。圖10(H)-10(0)說明圖8所示之較佳感應模組之時序。關 110051.doc -21 - 1300929 於其他特徵而對感應模組之操作的額外描述已在以下同在申請中的申請案中得以描述：Raul-Adrian Cernea及Yan Li 於2002年9月24日申請的美國專利申請案序號第10/254,830 號’’Non-Volatile Memory And Method With Reduced Source Line Bias Errors”，於2004年3月25日公告為公告申請案第 2004/0057287號；及 Raul-Adrian Cernea及 Yan Li於 2003 年 9月17曰申請的美國專利申請案序號第10/665,828號"Non-Volatile Memory And Method with Improved Sensing" ，於 2004年6月10日公告為公告申請案第2004/0109357號。該等兩個參考·申請案之全部揭示内容係以引用的方式全部併入本文中。在一實施例中，位元線偏壓係藉由位元線電壓補償器 5 60來供應。其自其分別以訊號1^^乙及1^^11之形式之左鄰近者及右鄰近者感應INV訊號，並根據圖9之偏壓表格而回應地供應偏壓AVBL。將偏壓供應至可切換地耦合至位元線36之節點523。在程式化期間，訊號BLS及INV皆為 HIGH，而訊號GRS為LOW。此等開啟位元線36存取至位元線電壓補償器560。圖9為列出施加至位元線作為其左鄰近者及右鄰近者之程式抑制模式之函數之偏移電壓的偏壓表格。中心行列出施加至處於程式化下之儲存單元之位元線作為其左鄰近者及右鄰近者之模式之函數的偏移電壓或偏壓。通常，其處於程式抑制模式之鄰近者愈多，偏移自相鄰位元線之浮動閘極之耦合之擾動效應所需要的位元線偏壓就愈多。 110051.doc -22- 1300929 圖10(A)- 10(G)為說明根據本發明之第一實施例在程式操作期間之電壓補償機制的時序圖。將所示之電壓施加至記憶體陣列之各種字線及位元線，以用於處於程式化及程式抑制下之NAND串。程式操作可分組為位元線預充電階段、程式階段及放電階段。在位元線預充電階段中： (1) 源極選擇電晶體係藉由處於0 V之SGS來切斷（圖 10(A))，而汲極選擇電晶體係藉由變高至VSG之SGD來接通（圖10(B))，藉此容許位元線存取NAND串。 (2) 容許程式抑制之NAND串之位元線電壓上升至由VDD 所給定之預定電壓（圖10(F))。當程式抑制之NAND串之位元線電壓上升至VDD時，程式抑制之NAND串將在汲極選擇電晶體上之閘極電壓SGD降低至VDD時浮動。同時，將程式化NAND串之位元線電壓主動地下拉至0 V(圖 10(G)) 〇 (3) 程式化NAND串之位元線電壓係以由位元線電壓補償器560所供應之AVBL來偏壓（圖10(G))。自電壓補償器560 所輸出之AVBL的值取決於其鄰近者之一或兩者是否處於程式抑制模式。 (4) 連接至NAND串列之汲極選擇電晶體之汲極字線使其電壓降低至VDD。此將僅浮動彼等程式抑制之NAND串（其中，其位元線電壓可與VDD相當），因為其汲極選擇電晶體被切斷（圖10(B)及10(F))。至於含有待程式化之記憶體電晶體之NAND串，其汲極選擇電晶體相對於其汲極處接 110051.doc -23- 1300929 近o v的位元線電壓而將不被切斷。 (5)未被定址之NAND串中的記憶體電晶體使其控制間極電壓設定為VPASS以將其完全接通（圖1〇(c))。由於程式抑 .制之NAND串為浮動的，所以施加至未定址記憶體電晶體 ' - 之控制閘極的高VPASS及Vpgm (程式電壓）提昇了其通道 .、· 及電荷儲存元件之電壓，藉此抑制了程式化。通常相對^

Vpgm (例如’〜15_24 v)而將vpASS設定為某中間電壓（例如，〜10 V) 〇 _ 纟程式階段中： - (6)將程式化電壓Vpgm施加至為程式化而選擇之記憶體電晶體之控制閘極（圖10(D))。將不程式化處於程式抑制下 (意即，具有升壓式通道及電荷儲存單元）之儲存單元。將以偏壓位元線電壓來程式化處於程式化下之儲存單元（圖 10(G)) ’以偏移歸因於其處於程式抑制模式之鄰近者之一或兩者的任何擾動。程式化儲存單元上之一擾動係歸因於 φ 具有浮動通道之字線方向上的相鄰儲存單元及藉由來自字線之咼控制閘極電壓而電容性地升壓的電荷儲存單元。此發生在使NAND串進入程式抑制模式時。此亦具有擾動（增加）待程式化之記憶體電晶體之電荷儲存單元上之電壓的不良效應。藉由感應其鄰近者在儲存單元之程式化期間的動作，以適當的位元線偏壓來補償其鄰近者之擾動。在放電階段中： (7)谷許各種控制線及位元線放電。與感應記憶體單元相關之一潛在問題為源極線偏壓。當 110051.doc -24 -

1300929 並仃地感應許多記憶體單元時，其組合電流可導致具有有 =電阻之接地迴路中的顯著電壓上升。此導致源極線偏空’其將導致使用臨限電壓感應之讀取操作中的誤差。圖11說明歸因於具有有限電阻之源極線中之電流流動至地：之源極電壓誤差的問題。讀取/寫入電路⑹在一記憶體早7L頁上同時操作。讀取/寫人電路365中之每—感應模組380係經由-位元線而辆合至一對應單元。例如，感應模組3_應記憶體單元（例如，單元υ之傳導電流h(源極_ 汲極電流)。該傳導電流自感應模組經由位元線而流入記憶體單元之-汲極且在通過源極線2〇4之前流出源極而到達地面。在一積體電路晶片中，記憶體陣列中之單元之源極全部連接在一起作為連接至記憶體晶片之某外部接地襯墊 (例如，Vss襯墊）之源極線2〇4的多個支路。甚至當金屬捆紮係用以減小源極線之電阻時，有限電阻R亦保持於記憶體單元之源電極與接地襯墊之間。通常，接地迴路電阻尺為約5 0歐姆。對於正被並行地感應之整個記憶體頁而言，流過源極線 204之總電流為所有傳導電流之總和，意即， iTOT-ii + h+.^ + in。通常，每一記憶體單元均具有取決於程式化至其電荷儲存元件中之電荷量的傳導電流。對於記憶體單元之給定控制閘極電壓而言，小電荷將產生相當較高的傳導電流。當有限電阻存在於記憶體單元之源電極與接地襯墊之間時，跨越電阻之電壓降係藉由Vdr〇p=：iT〇T尺來給出。 110051.doc -25- 1300929 例如，若4,256個位元線同時放電，每一者均具有1 μΑ 之電流，則源極線電壓降將等於4,000線xl μΑ/線x50歐姆 (〜〇·2伏特）。當感應記憶體單元之臨限電壓時，此源極線偏壓將引起0.2伏特之感應誤差。圖12說明由源極線電壓降所導致之記憶體單元之臨限電壓位準中的誤差。供應至記憶體單元之控制閘極的臨限電壓VT係相對於GND。然而，由記憶體單元所見之有效ντ 為其控制閘極與源極之間的電壓差。所供應VT與有效VT 之間存在大約Vdr()p之差（忽略自源極14至源極線之電壓降的較小影響）。當感應記憶體單元之臨限電壓時，此vdmp 或源極線偏壓將引起（例如）〇·2伏特之感應誤差。根據本發明之一態樣，用於降低源極線偏壓之方法係藉由具有用於多通感應之特徵及技術的讀取/寫入電路來實現。每一通過均有助於識別且關閉具有高於給定分界電流值之傳導電流的記憶體單元。通常，隨著每一通過，給定分界電流值逐漸收斂至用於習知單通感應之斷點電流值。以此方式，後續通過中之感應將較少受源極線偏壓影響，因為已關閉了較高電流單元。圖13說明用於四態記憶體之記憶體單元頁之實例群分佈 (population distribution)。每一記憶體單元叢集係在一系列彼此清楚分離之傳導電流ISD内得以程式化。例如，斷點381為分別表示”A”與”B”記憶體狀態之兩個叢集之間的分界電流值。在習知單通感應中，”B”記憶體狀態之必要條件將為其具有小於斷點38丨之傳導電流。若不存在源極 110051.doc -26 - 1300929 線偏壓，則相對於所供應臨限電壓VT之群分佈將藉由具有實線之曲線來描述。然而，由於源極線偏壓誤差，每一記憶體單元在其控制閘極處之臨限電壓增加了源極線偏壓。此意謂需要施加較南控制閘極電壓來補償偏壓。在圖 13中’源極線偏壓導致向較高表觀ντ之分佈的移位（虛線）。該移位在感應較高臨限值（較低電流）記憶體狀態時將更大，因為更多的總陣列電流歸因於較高的所施加字線電壓而流動。若對於不具有源極線誤差之狀況而設計斷點 381，則源極線誤差之存在將具有使傳導電流在無傳導區域中出現之·ΠΑ"狀態之某尾端，此意謂其將高於斷點381。此將導致有些"Α"狀態（較傳導的）被錯誤地分界為，，Β”狀態 (較不傳導的）。例如，當前多通感應可在兩次通過（j = 1至2)中實施。在第一通過之後，具有高於斷點381之傳導電流之彼等記憶體單元係藉由切斷其傳導電流來識別且移除。切斷其傳導電流之較佳方式係將其位元線上之其汲極電壓設定為接地。在第二通過（j=2)中，由於引起源極線偏壓之高電流狀態之移除，具有虛線之分佈接近具有實線之一者之分佈。因此’使用斷點38 1作為分界電流值之感應將不導致將，，A，，狀態誤認為”B，，狀態。與習知單通方法相比，當前雙通方法大體上降低了將有些’’A”單元錯識別為”B”單元或更高單元之可能性。亦預期兩次以上之通過，然而將存在隨著漸增數目之通過的遞減回報。另外，每一通過可具有相同的分界電流，或隨著每 110051.doc -27- 1300929 一連續通過，所使用之分界電流收斂至通常用於習知單通感應中之斷點的電流。另外，斷點可在狀態E與A之間以及在狀態B與C之間使用。通系’將存在藉由對應數目之多通感應區塊4〇〇而操作之記憶體單元頁。頁控制器540將控制及時序訊號供應至每一感應模組。在一實施例中，將頁控制器54〇實施為控制電路3 10中之狀態機3 12之一部分。在另一實施例中，頁控制器540為項取/寫入電路365之一部分。頁控制器540使每一多通感應區塊400經由預定數目之通過（』=1至^而循環，且亦為·每一通過供應預定分界電流值Ig⑴。亦可將分界電流值實施為用於感應的時間週期。在最終通過之後，頁控制器540以訊號NCO來開啟轉移閘極488以將作為感應資料之SEN節點63 1之狀態讀取至讀出匯流排532。總之，將自所有感應模組讀出一感應資料頁。將關於時序圖圖14(A)- 14(K)來論述在讀取/驗證操作期間感應模組380之額外操作及時序，其被分界為PHASES ⑴一（9) 〇 PHASE (0):設置感應模組380(參看圖8)係經由開啟訊號BLS而連接至位元線36(圖14(A))。電壓鉗係以BLC來開啟（圖14(B))。預充電電路640係以控制訊號FLT而開啟為有限電流源（圖 14(C))。 PHASE (1):受控預充電感應放大器600係藉由重設訊號RST來初始化（圖 110051.doc -28- 1300929 14(D))，其將經由電晶體658而將訊號INV拉至接地。因此，在重設時，將INV設定為LOW。同時，p電晶體663將補充訊號LAT拉至Vdd或HIGH (圖14(H))。 • 隔離閘極630係藉由η電晶體632而形成，其係由訊號 - LAT所控制。因此，在重設之後，開啟隔離閘極以將感應節點501連接至感應放大器之内部感應節點63 1，且訊號 SEN2將與内部感應節點631處之訊號SEN相同。預充電電路640經由内部感應節點631及感應節點SEN2 ’ 501而預.充電位元線36持續預定時間週期。此將使位元線達到最佳電·壓以用於在其中感應傳導。預充電電路640含有由控制訊號FLT所控制之上拉p電晶體642 (’’FLOAT")。位元線將被上拉向所要位元線電壓，如由位元線電壓鉗610所設定。上拉速率將取決於位元線 • 中之傳導電流。傳導電流愈小，上拉就愈快。較早已描述到，若切斷具有高於預定值之傳導電流之彼 • 等記憶體單元且消除其對源極線偏壓之影響，則會最小化歸因於源極線偏壓之感應誤差。實施預充電電路64〇以提供兩個功能。一功能係將位元線預充電至最佳感應電壓。另一功能係幫助識別具有高於用於DX·(直流）感應之預定值之傳導電流的彼等記憶體單元，使得其可被消除對源極線偏壓之影響。 D.C·感應係藉由提供行為如同用於將預定電流供應至位元線之電流源的預充電電路來實現。控制p電晶體642之訊號FLT使得其”程式化”預定電流以流過預充電電路64〇。作 110051.doc -29- 1300929 為一實例，FLT訊號可自具有設定為500 nA之參考電流的電流鏡來產生。當p電晶體642形成電流鏡之鏡射支腳 (mirrored leg)時，其亦將具有在其中投射的相同5〇〇 ^。圖14(11)一 14(14)說明分別連接至具有7〇〇 nA、400 nA、 220 nA及4〇 nA之傳導電流之記憶體單元之四個實例位元線上的電壓。當預充電電路640為具有（例如）5〇〇 nA之極限之電流源時，具有超過500 nA之傳導電流的記憶體單元將使位元線上之電何耗盡得快於其可積聚的速度。因此，對於具有傳導電流700 nA之位元線而言，其電壓或内部感應節點631處之訊號SEN將保持接近於〇 v(諸如0.1伏特；參看圖14(11))。另一方面，若記憶體單元之傳導電流低於 500 nA’則預充電電路640將開始給位元線充電，且其電壓將開始向所鉗制之位元線電壓（例如，由電壓鉗6丨〇設定之0·5 V)上升（圖14(12)-14(14))。相應地，内部感應節點 631將保持接近於〇 v或上拉至Vdd (圖14(G))。通常，傳導電流愈小’位元線電壓將充電至所钳制之位元線電壓的速度就愈快。因此，藉由在受控預充電階段之後檢查位元線上之電壓，有可能識別所連接之記憶體單元是否具有高於或低於預定位準之傳導電流。 PHASE (2) : D.C·鎖存及自後續選通移除高電流單元在受控預充電階段之後，開始初始D.c·高電流感應階段，其中訊號SEN係藉由鑑別器電路650來感應。該感應識別具有南於預定位準之傳導電流之彼等記憶體單元。鑑別器電路650含有串聯之兩個p電晶體654及656，其用作暫 110051.doc -30- 1300929 存訊號INV之節點657之上拉。p電晶體654係藉由變為 LOW之讀取選通訊號STB來開啟，且p電晶體656係藉由内部感應節點631處變為LOW之SEN訊號來開啟。高電流記憶體單元將具有接近於〇 V之訊號SEN或具有至少不能使其位元線預充電得足夠高以切斷p電晶體656之訊號SEN。例如，若將弱上拉限於500 nA之電流，則其將不能上拉具有700 nA之傳導電流之單元（圖14(G1))。當STB選通LOW 以鎖存時，將節點657處之INV上拉至Vdd。此將設定具有 INV HIGH及 LAT LOW之鎖存器電路660(圖 14(H1))。當INV為HIGH且LAT為LOW時，將隔離閘極630去能，且將感應節點48 1與内部感應節點63 1阻斷。同時，藉由下拉電路520而將位元線拉至接地（圖8及14(11))。此將有效地切斷位元線中之任何傳導電流，從而消除了其對源極線偏壓之影響。因此，在感應模組380之一較佳實施例中，使用有限電流源預充電電路。此提供額外或替代方式（D.C.感應）以識別載運高電流之位元線且以將其切斷以最小化後續感應中之源極線偏壓誤差。在另一實施例中，預充電電路未經特定組態以幫助識別高電流位元線但經最佳化以在可用於記憶體系統之最大電流之容差内盡可能快地上拉且預充電位元線。 PHASE (3):恢復/預充電在感應先前尚未下拉之位元線中的傳導電流之前，藉由變為LOW之訊號FLT來啟動預充電電路以將内部感應節點 110051.doc -31 - 1300929 631預充電至vdd(圖14(C)及圖14(12)-14(14))且預充電可歸因於相鄰位元線上之電壓降低而已被部分地向下輕合的位元線。 PHASE (4):第一 A.C·感應在一實施例中，A.C_ (交流或暫態）感應係藉由判定浮動内部感應節點63 1處之電壓降來執行。此係藉由使用輕人至内部感應卽點63 1之電容器CSA 652的鑑別器或比較電路 650且考慮傳導電流給其充電（降低節點SEN上之電壓）之速率來實現。在積體電路環境中，電容器652通常係以電晶體來實施；'然而，其他實施例亦係合適的。電容器652乓有預定電容，例如，30 fF，其可經選擇以用於最佳電流判定。通常在100 -1〇〇〇 nA範圍内之分界電流值可藉由充電週期之適當調整來設定。鑑別器電路650感應内部感應節點631中之訊號SEN。在每一感應之前’内部感應節點63 1處之訊號SEN係藉由預充電電路640而上拉至vdd。此將最初將跨越電容器652之電壓設定為零。當感應放大器600準備感應時，藉由變為high之FLT而將預充電電路640去能（圖14(C))。第一感應週期T1係以選通訊號STB之確定而結束。在感應週期内，由導電記憶體單元所誘發之傳導電流將給電容器充電。隨著電容器652 係經由位元線中之傳導電流之耗盡動作而充電，sen處之電壓將自Vdd而降低。圖14(G)(參看曲線G2—g4)說明對應於分別連接至具有400 nA、220 nA及40 nA之傳導電流之 110051.doc -32- 1300929 記憶體單元之剩餘三個實例位元線的SEN訊號，降低對於具有較高傳導電流之記憶體單元而言更加迅速。 PHASE (5):第一A.C·鎖存及較高電流單元自後續感應之移除在第一預定感應週期之末端，視位元線中之傳導電流而定，SEN將降低至某電壓（參看圖14G之曲線G2-G4)。作為一實例，將此第一階段中之分界電流設定為300 nA。電容器CSA 652、感應週期T1及p電晶體656之臨限電壓使得對應於高於分界電流（例如，300 nA)之傳導電流的訊號SEN 將降低得足夠低以接通鑑別器電路650中之電晶體656。當鎖存訊號STB選通LOW時，輸出訊號INV將被拉為HIGH，且將藉由鎖存器660來鎖存（圖14(E)及圖14(H)(曲線H2))。另一方面，對應於低於分界電流之傳導電流之訊號SEN將產生不能夠接通電晶體656之訊號SEN。在此狀況下，鎖存器660將保持不變，在該狀況下，LAT保持HIGH(圖 14(H3)及14(H4))。因此，可見到，鑑別器電路650相對於由感應週期所設定之參考電流而有效地判定位元線中之傳導電流之量值。感應放大器600亦含有第二電壓鉗620，其目的係維持電晶體612之汲極之電壓足夠高，以使位元線電壓鉗610適當地起作用。如較早所述，位元線電壓钳610將位元線電壓鉗制至預定值VBL，例如，0.5 V。此將要求將電晶體612 之閘極電壓BLC設定為VBL+VT (其中VT為電晶體612之臨限電壓），且要求連接至感應節點501之汲極大於源極，意即，訊號SEN2>VBL。詳言之，給定電壓鉗610及620之組 110051.doc •33 - 1300929 態，SEN2應不咼於LAT-VT或BLX-VT中之較小者，且sen 應不疋較低的。在感應期間’隔離閘極63〇處於通過模式。然而，在感應期間，内部感應節點63丨處之訊號SEN 具有自Vdd降低之電壓。第二電壓钳62〇防止SEN降低至低於LAT-VT或BLX-VT，無論哪一個較低。此係藉由訊號 BLX所控制之η電晶體612來實現，其中BLX為Vbl+Vt (圖 14(F))。因此，經由電壓鉗610及62〇之動作，位元線電壓 Vbl在感應期間保持恆定，例如，〜0.5 v。使用專用電谷器652取代位元線電容之傳統使用來量測電流在若干方面係有利的。第一，其容許位元線上之恆定電壓源’藉此避免位元線對位元線串擾。第二，專用電容器652容許選擇最佳用於感應之電容。例如，與約2奸之位元線電谷相比’其可具有約3 〇 fp之電容。較小電容可增加感應速度，因為其充電更快。最後，與使用位元線之電容的先前技術方法相比，相對於專用電容之感應容許感應電路獨立於記憶體架構或尺寸。在另一實施例中’電流判定係藉由與參考電流之比較來實現，該參考電流可藉由參考記憶體單元之傳導電流來提供。此可以比較電流來實施為電流鏡之一部分。電流判定之輸出係藉由鎖存器電路660來鎖存。該鎖存器電路係藉由電晶體661、662、663與664以及電晶體666 與668而形成為設定/重設鎖存器。p電晶體666係藉由訊號 RST(RESET)來控制，且n電晶體668係藉由訊號STB來控制。在發明者Raul-Adrian Cernea於2004年12月16曰申請 110051.doc -34- 1300929 之標題為’’Improved Memory Sensing Circuit And Method For Low Voltage Operation”的美國專利申請案第 11/015,199號中找到經調適成用於低電壓操作之上述感應放大器之變化，該申請案係以引用的方式全部併入本文中0 通常，將存在藉由對應數目之多通感應模組380(圖8)而操作之一記憶體單元頁。對於具有高於第一分界電流位準之傳導電流的彼等記憶體單元而言，其LAT訊號將被鎖存為LOW (INV被鎖存為HIGH)。此又啟動位元線下拉電路 520以將對應位元線拉至接地，藉此切斷其電流。 PHASE (6):恢復/預充電在諸如先前尚未下拉之位元線3 6之位元線中之傳導電流的下一感應之前，預充電電流係藉由訊號FLT來啟動，以將内部感應節點631預充電至Vdd (圖14(C)(6)及圖 14(13)(6)-14(14)(6))。 PHASE (7):第二感應當感應放大器600準備感應時，藉由變為HIGH之FLT而將預充電電路642去能（圖14(C))。第二感應週期T2係藉由選通訊號STB之確定來設定。在感應週期期間，傳導電流 (若存在）將給電容器充電。隨著電容器652經由位元線36中之傳導電流之耗盡動作而充電，SEN將自Vdd而降低。根據前文之實例，具有高於300 nA之傳導電流之記憶體單元已經得以識別且在較早階段中關閉。圖14(G)(曲線G3 及G4)分別說明對應於分別連接至具有220 nA及40 nA之傳 110051.doc -35- 1300929 導電流之記憶體單元之兩個實例位元線的SEN訊號。 PHASE (8):用於讀出之第二鎖存在第二預定感應週期T2之末端，視位元線36中之傳導電流而定’ SEN將降低至某電壓（參看圖14(G)(曲線〇3及 G4))。作為一實例，將此第二階段中之分界電流設定為 1〇〇 nA。在此狀況下，具有傳導電流22〇11八之記憶體單元將使其INV鎖存為HIGH (圖14(H))且使其位元線隨後拉至接地（圖14(13))。另一方面，具有傳導電流4〇 nA之記憶體單元將不對鎖存器之狀態產生影響，其係以LAT 111(}11來預設。 · PHASE (9):讀出至匯流排最後，在讀出階段中，轉移閘極488處之控制訊號>1(：〇容許將鎖存訊號SEN2讀出至讀出匯流排499 (圖14〇〇及 14(K))。自圖14(11)-14(14)可看出，位元線電壓在每一感應週期期間保持恆定。因此，自較早之論述，消除了電容性位元線對位元線耦合。上文所述之感應模組380為感應係以三次通過來執行之一實施例，前兩次通過經實施以識別且關閉較高電流記伊體單元。隨著較高電流對源極線偏壓之影響的消除，最終通過能夠更準確地感應具有較低範圍傳導電流之單元。在其他實施例中，感應操作係以D.C.與A.c.通過之不同組合來實施，某些感應操作僅使用兩次或兩次上之通過、或僅一次通過。對於不同通過而言，所使用之分界電 110051.doc -36-

1300929 流值可每一次相同或向最終通過中所使用之分界電流逐漸收斂。

圖15為描述用於程式化非揮發性記憶體之方法之一實施例的流程圖。在一實施例中，將記憶體單元在程式化之前擦除（以區塊或其他單位）。在圖15之步驟700中，藉由控制器來發出”資料載入”指令，且藉由控制電路31〇來接收輸入。在步驟702中，將指定頁位址之位址資料自控制器或主機而輸入至解碼器314。在步驟704中，將用於定址頁之程式資料頁輸入至資料緩衝器以用於程式化。將彼資料鎖存於適當鎖-存器組中。在步驟706中，藉由控制器而將"程式"指令發出至狀態機312。由於藉由"程式’’指令而觸發，所以將使用施加至適當字線之圖16之階躍式脈衝而將步驟7〇4中所鎖存之資料程式化至由狀態機312所控制的所選記憶體單元中。在步驟7〇8 中，將程式電壓Vpgm初始化為起始脈衝（例如，12 v)，且將由狀態機312所維持之程式計數器pc初始化為〇。在步驟 710中，將第一 Vpgm脈衝施加至所選字線。若邏輯，儲存於指不對應記憶體單元應被程式化之特定資料鎖存器中，則將對應位元線接地。另—方面，若邏輯，]•，儲存於 ‘不對應記憶體單元應保持於其電流資料狀態之特定鎖存益中，則將對應位元線連接至Vdd以抑製程式化。一 / /1心·丨思脰早兀I狀態。若偵所選單元之目標臨限電壓已達到適當位準，則將儲存應貢料鎖存器中之資料改變為邏輯”，、若偵測到臨 110051.doc •37- 1300929 達到適t位準，則不改變儲存於對應資料鎖存器中 =料&此方式’不需要程式化具有儲存於對應資料鎖存器"中之邏輯ι’ρ的位元線。t所有資料鎖存器正儲存邏輯I’1”時’狀態機（經由上文所述之線或型機制）知道已程式，了所有所選單元。在步驟714中’檢查所有資料鎖存器是否正儲存邏輯τ。若如此’則程式化過程係完全的且成功的’因為所有所選記憶體單元得以程式化且驗證。在步驟716中報告”PASS"之狀態。 "在步驟714中，若判定並非所有資料暫存器正儲存邏輯 "1"，則程式化過程繼續。在步驟718中，對照程式極限值 PCMAX來檢查程式計數器pc。程式極限值之—實例為 20 ;然而，亦可使用其他數目。若程式計數器pc不小於 20 則私式過長已失效且在步驟720中報告”；pail"之狀 I 若程式计數器PC小於20，則Vpgm位準增加了階躍大小（step size)，且在步驟722中遞增程式計數器pc。在步驟 722之後，該過程返回至步驟71〇以施加下一 Vpgm脈衝。在成功程式過程之末端，如適當的，記憶體單元之臨限電壓應在用於所程式化記憶體單元之一或多個臨限電壓分佈内或在用於所擦除記憶體單元之一臨限電壓分佈内。圖 17說明當每一記憶體單元儲存兩個資料位元時用於記憶體單兀陣列之臨限電壓分佈。圖17展示用於所擦除記憶體單 7L之第一臨限電壓分佈E。亦描述用於所程式化記憶體單元之三個臨限電壓分佈A、B及C。在一實施例中，e分佈中之臨限電壓為負，且A、B及C分佈中之臨限電壓為正。 110051.doc -38- 1300929 圖17之每一不同臨限電壓範圍對應於資料位元組之預定值。程式化至記憶體單元内之資料與單元之臨限電壓位準之間的特定關係取決於用於單元之資料編碼機制。例如， 2003年6月13日申請之美國專利第6,222,762號及美國專利申請案第 10/461，244 號”Tracking Cells F〇r a Mem〇ry

System”（其均係以引用的方式全部併入本文中）描述了用於多態快問記憶體單元之各種資料編碼機制。在一實施例中，負料值係使用格雷碼指派而指派至臨限電壓範圍，使得若浮動閘極之臨限電壓錯誤地移位至其鄰近物理狀態，則僅將衫響一位元。一實例將"i i，，指派至臨限電壓範圍 E(狀態E)，將”1〇”指派至臨限電壓範圍A(狀態a)，將，，〇〇，，指派至臨限電職圍B(狀態B)，且將"〇1 ”指派至臨限電壓範圍C(狀態〇。然而，在其他實施例中，不使用格雷碼。儘管圖17展示四個狀態，但是本發明亦可用於包括含有多於或少於四個狀態之結構的其他多態結構。圖17亦展示用於自记憶體單元讀取資料之三個讀取參考電C Vra Vrb及Vrc。藉由測試給定記憶體單元之臨限電壓是高於還是低於Vra、Vrb及Vre，系統可判定記憶體單凡處於何種狀怨。圖丨7亦展示三個驗證參考電壓、 Vvb及Vvc。备將δ己憶體單元程式化至狀態a時，，系統將測試彼等記憶體單元是否具有大於或等於wa之臨限電壓。田將口己ft體單元私式化至狀態B時，系、統將測試記憶體單 =是否具有大於或等於Vvb之臨限電壓。#將記憶體單元矛式化至狀恶C % ’系統將判定記憶體單元是否具有大於 110051.doc -39- 1300929 或等於Vvc之臨限電壓。在一稱為全序列程式化之實施例中，可將記憶體單元自擦除狀悲E直接程式化至任何程式化狀悲A、B或C。例如，可首先擦除待程式化之記憶體單元群，使得該群中之所有§己憶體單元處於擦除狀態E。圖15所述之過程（使用圖 16所述之控制閘極電壓序列）將接著用以將記憶體單元直接程式化至狀態A、B或C。當某些記憶體單元正自狀態e 而程式化至狀態A時，其他記憶體單元正自狀態e而程式化至狀態B及/或自狀態e而程式化至狀態c。當在wLn上自狀悲E而程式化至狀態c時，輕合至WLn-1下之相鄰浮動閘極之里為最大值，因為在WLn下之浮動閘極上之電壓改變係大的。當自狀態E而程式化至狀態b時，耦合至相鄰浮動閘極之量減小但仍顯著。當自狀態E而程式化至狀態A 時，耦合量更進一步減小。因此，隨後讀取WLn_丨之每一狀態所需要之权正量將視WLn上相鄰單元之狀態而改變。圖18說明程式化儲存用於兩個不同頁之資料之多態記憶體單元之雙通技術的實例：下頁（lGwer page)及上頁（uppe^ page)。描述了四個狀態：狀態E(11)、狀態Α(ι〇)、狀態 B(00)及狀態C(01)。對於狀態£而言，兩頁均儲存”丨"。對於狀態A而言，下頁儲存"G"且上頁儲存"卜對於狀態μ 言，兩頁均儲存，，〇”。對於狀態c而言，下頁儲存"1"且上頁儲存"G"。應注意，儘管已將特定位元樣式指派至每一狀態，但是亦可指派不同位元樣式。在第一程式化通過中’單元之臨限電壓位準係根據待程式化為下邏輯頁之位 110051.doc •40- 1300929 元來設定。若彼位元為邏輯"lff，則不改變臨限電壓，因為其由於較早已被擦除而處於適當狀態。然而，若待程式化之位元為邏輯”〇"，則將單元之臨限位準增加以便為狀態A，如箭頭730所示。其推斷第一程式化通過。在第二程式化通過中，單元之臨限電壓位準係根據正被程式化為上邏輯頁之位元來設定。若上邏輯頁位元將儲存邏輯”1”，則不發生程式化，因為單元視下頁位元之程式化而處於狀態E或A中之一者，其皆載運” 1 ”之上頁位元。若上頁位元將為邏輯”〇”，則移位臨限電壓。若第一通過導致單元保·持於擦除狀態E，則在第二階段中，將單元程式化，使得將臨限電壓增加以便在狀態C内，如箭頭734所述。若由於第一程式化通過而已將單元程式化至狀態A，則將圮憶體單元在第二通過中進一步程式化，使得將臨限電壓增加以便在狀態B内，如箭頭732所述。第二通過之結果係將單元程式化至經指定以儲存用於上頁之邏輯，，〇"之狀態而不改變用於下頁之資料。在圖17與圖18兩者中，耦合至相鄰字線下之浮動閘極之量取決於最終狀態。在μ ^例中，若寫入足夠的資料以填滿整個頁，則可設置系、统以執行全序列寫人。若對於全頁寫入不足夠的資料，則程式化過程可程式化以所接收之資料而程式化的下頁。當接收到後續資料時，系統將接著程式化上頁。在再 -實施例中，系統可以程式化下頁之模式而開始寫入，且若隨後接收到足夠的資料以填滿整個（或大部分）字線之記憶體單元’ n统可轉換為全序列程式化模式。在發明者 110051.doc -41 - 1300929

Sergy Anatolievich Gorobets及 Yan Li於 2004年 12 月 14 日申明之才示通為，，Pipelined pr〇gramming 〇f N〇n_v〇lame

Memories Using Early Data"之美國專利申請案序號第 11/013,125號中揭示了此實施例之更多細節，該申請案係以引用的方式全部併入本文中。圖19A-C揭示用於程式化非揮發性記憶體之另一過程，對於任何特疋$己憶體單元而言，藉由在寫入至用於先前頁之相鄰記憶體單元之後相對於特定頁而寫入至彼特定記憶體單元，該過程減小浮動閘極對浮動閘極耦合。在由圖 19A-C所教示之過程之實施例之一實例中，非揮發性記憶體單元每記憶體單讀存兩個資料位元，從而使用四個資料狀態。例如，假設狀態E為擦除狀態，且狀態A、8及。為程式化狀態。狀態E儲存資料丨！。狀態A儲存資料〇ι。狀態B儲存資料10。狀態c儲存資料〇〇。此為非格雷編碼之實例，因為兩個位元均在相鄰狀態之間改變。亦可使用至物理資料狀態之資料的其他編碼。每_記憶體單元儲存兩個資料頁。$ 了達成參考目的，該等㈣頁將被稱為上頁及下頁、然而，其可被給定其他標記。參考圖以過程之狀態A，上頁儲存位元〇且下頁儲存位元！。束考狀上頁储存位元i且下頁儲存位元〇。參考狀紅，兩 ^白健存位元資❹。圖19之程式化過程為兩步過程。在 =步驟二’程式化下頁。若下頁將保持資料】，則記憶罝^ 〇科將私式化至〇,則記憶體早疋之電壓臨限值上升，使便侍圯fe體早兀程式化至狀態 H0051.doc -42- 1300929 。圖19A因此展示自狀態e至狀態B，之記憶體單元之程式化。圖19A所述之狀態B，為臨時狀態b ;因此，將驗證點描述為Vvb’，其低於vvb。在一實施例中，在記憶體單元自狀態E而程式化至狀態 B’之後’其在NAND串中之鄰近記憶體單元（WLn+Ι)將接者相對於其下頁而程式化。例如，返回參看圖2，在程式化用於記憶體單元106之下頁之後，將程式化用於記憶體單7L 104之下頁。在程式化記憶體單元1〇4之後，若記憶體單元104具有自狀態e而上升至狀態B，之臨限電壓，則浮動閘極對浮動·閘極耦合效應將上升記憶體單元1〇6之表觀臨限電壓。此將具有將用於狀態B，之臨限電壓分佈加寬至描述為圖19B之臨限電壓分佈75〇之臨限電壓分佈的效應。臨限電壓分佈之此表觀加寬在程式化上頁時將得以矯正。圖19C描述程式化上頁之過程。若記憶體單元處於擦除狀態E且上頁將保持於丨，則記憶體單元將保持於狀態E。若記憶體單元處於狀態E且其上頁資料將程式化至〇，則記憶體單元之臨限電壓將上升，使得記憶體單元處於狀態 A。若記憶體單元係在中間臨限電壓分佈75〇中且上頁資料將保持於1，則記憶體單元將程式化至最終狀態B。若記憶體單兀係在中間臨限電壓分佈75〇中且其上頁資料將成為資料〇,貝"己憶體單元之臨限電壓將上升，醫記憶體單元處於狀態C。由圖19Α<所述之過程減小浮動閘極對浮動閘極耦合之效應，因為僅鄰近記憶體單元之上頁程式化將對給定記憶體單元之表觀臨限電壓具有影響。交替狀態 110051.doc -43- 1300929 編碼之一實例係當上頁資料為1時自分佈750移動至狀態 C、且當上頁資料為〇時移動至狀態b。儘管圖19A-C提供關於四個資料狀態及兩個資料頁之實例，但是由圖19A-C所教示之概念可應用於具有多於或少於四個狀態及不同於兩頁之其他實施例。圖20A-F描述根據用於由圖17、18及19所述之方法之各種實施例之各種表格，其描述程式化之順序。如上文所述，每一區塊均含有一組形成行之位元線及一組形成列之字線。在一實施例中，位元線分為奇數位元線及偶數位元線。將沿共·用字線且連接至奇數位元線之記憶體單元同時程式化而將/cl共用子線且連接至偶數位元線之記憶體單 70在另一時間程式化（"奇數/偶數程式化"）。在另一實施例中’將記憶體單元沿用於區塊中之所有位元線之字線而程式化（”所有位元線程式化"）。在其他實施例中，可將位元線或區塊分割為其他分組(例如，左邊及右邊、兩個以上分組等）。圖20八為^述用於沿用於所有位元線程式化之位元線而程式化記，it體單元之順序的表格^在該實施例巾，具有四個字線之區塊含有四頁（頁G_3)e首先寫人頁q，接著寫入頁i，接著寫入頁2，^ 、 ’貝2且接者寫入頁3。頁〇中之資料含有由 it 之所有記憶體單元所储存的資料。頁工中、，貝料3有由連接至字線WL1之記憶體單元所儲存的資料次頁2中之*料含有由連接至WL2之記憶體單元所儲存、貝料頁3中之身料含有由連接至字線WL3之記憶體單 110051.doc -44 - 1300929 元所儲存的資料。圖2〇人夕寄a 2丨 A之實靶例假設全序列程式化，如上文關於圖17所述。在王序列式化之另_實施例中，可首先將資料寫入至偶數位元線且接著驾人l *、、、至可數位元線。圖20B描述當使用

上文關於圖17所述之全序列程式化方法時程式化偶數及奇數位元線之順序。在該實施财，具有四財線之區塊含有八個貝料頁。連接至字線WL〇之偶數位元線上的記憶體單元儲存用於頁0之資料。連接至字線割之奇數位元線上的記憶體單元儲存用於頁以資料。連接至字線術之偶數位元線-上的記憶體單元儲存用於頁2之資料。連接至字線WL1之奇數位元線上的記憶體單元儲存用於頁3之資料。連接至字線WL2之偶數位元線上的記㈣單元儲存用於頁4之資料。連接至字線WL2之奇數位元線上的記憶體單元儲存用於頁5之資料。連接至字線WL3之偶數位元線上的s己憶體單元儲存用於頁6之資料。連接至字線之奇數位元線上的記憶體單元儲存用於頁7之資料。資料係根據自頁0至頁7之頁號碼以數字順序來程式化。圖20C之表格描述根據用於執行所有位元線程式化之記憶體陣列之® 18之㈣段程式化過程而程式化的順序。將具有四個字線之區塊描述為含有八頁。對於連接至字線 WL0之記憶體單元而言，資料之下頁形成頁〇且上頁資料形成頁1。對於連接至字線WL1之記憶體單元而言，資料之下頁形成頁2且上頁資料形成頁3。對於連接至字線wl2 之記憶體單元而言，資料之下頁形成頁4且上頁資料形成 110051.doc -45- 1300929 頁5。對於連接至字線WL3之記憶體單元而言，資料之下頁形成頁6且上頁資料形成頁7。資料係根據自頁〇至頁7之頁號碼以數字順序來程式化。圖20D提供描述程式化用於執行奇數/偶數程式化之記憶體架構之圖1 8之兩階段程式化過程的順序之表格。具有四個字線之區塊含有16頁，其中該等頁係根據自頁〇至頁15 之頁號碼以數字順序來程式化。對於連接至字線WL0之偶數位元線上的記憶體單元而言，資料之下頁形成頁〇且上頁資料形成頁2。對於連接至字線WL0之奇數位元線上的記憶體單元·而言，資料之下頁形成頁丨且資料之上頁形成頁3。對於連接至字線wl 1之偶數位元線上的記憶體單元而言’下頁形成頁4且上頁形成頁6。對於連接至字線WL1 之奇數位元線上的記憶體單元而言，下頁形成頁5且上頁形成頁7。對於連接至字線WL2之偶數位元線上的記憶體單το而言，下頁形成頁8且上頁形成頁1〇。對於連接至字線WL2之奇數位元線上的記憶體單元而言，下頁形成頁9 且上頁形成頁11。對於連接至字線WL3之偶數位元線上的記憶體單元而言，下頁形成頁12且上頁形成頁14。對於連接至字線WL3之奇數位元線上的記憶體單元而言，下頁形成頁13且上頁形成頁15。或者，如圖2〇£中，偶數位元線之每一字線下的下頁與上頁均在程式化用於該相同字線之可數位元線之兩頁之前得以程式化。圖20F及20G描述用於利用圖19A__C之程式化方法來程式化記憶體單元之順序。02qf關於執行所有位元線程式化 110051.doc •46- 1300929 之架構。對於連接至字線WL0之記憶體單元而言，下頁形成頁〇且上頁形成頁2。對於連接至字線界]^之記憶體單元而言，下頁形成頁1且上頁形成頁4。對於連接至字線WL2 • 之記憶體單元而言，下頁形成頁3且上頁形成頁6。對於連 .· 接至子線WL3之記憶體單元而言，下頁形成頁5且上頁形、· 成頁7。記憶體單元係根據自頁0至頁7之頁號碼以數字順序來程式化。圖20G之表格關於執行奇數/偶數程式化之架構。對於連 _ 接至字線WL0之偶數位元線上的記憶體單元而言，了頁形成頁0且上頁形成頁4。對於連接至字線WL〇之奇數位元線上的記憶體單元而言，下頁形成頁丨且上頁形成頁5。對於連接至字線WL1之偶數位元線上的記憶體單元而言，下頁形成頁2且上頁形成頁8。對於連接至字線WL1之奇數位元線上的記憶體單元而言，下頁形成頁3且上頁形成頁9。對於連接至字線WL2之偶數位元線上的記憶體單元而言，下 φ 頁形成頁6且上頁形成頁12。對於連接至字線WL2之奇數位το線上的記憶體單元而言，下頁形成頁7且上頁形成頁 13。對於連接至字線WL3之偶數位元線上的記憶體單元而。，下頁形成頁10且上頁形成頁14。對於連接至字線WL3· 之奇數位元線上的記憶體單元而言，下頁形成頁u且上頁形成頁15。記憶體單元係根據自頁〇至頁15之頁號碼以數字順序來程式化。最後，具有偶數位元線與奇數位元線兩者之每一架構均可以實體上一起定位於（例如）晶片之左側的所有偶數位元線及一起定位於（例如）晶片之右側的所有 H0051.doc -47- 1300929 奇數位元線來實施。應注意，在圖20A—G之實施例中，記憶體單元係沿 NAND串自源極側至汲極侧而程式化。又，該等表格僅描 . 述具有四個字線之實施例。表格内所述之各種方法可應用 ^ 於具有多於或少於四個字線之系統。可在美國專利第 6,522,580號及第6,643，188號中找到使用奇數/偶數程式化之架構的實例；兩個專利均係以引用的方式全部併入本文 ^ 中。可在以下以引用的方式全部併入之美國專利文件中找 _ 到關於使用所有位元線程式化之架構的更多資訊：美國專 " 利申請案公-告US 2004/0057283 ;美國專利申請案公告US 2004/0060031 ;美國專利申請案公告us 2004/0057285 ;美國專利申請案公告US 2004/0057287 ;美國專利申請案公告US 2004/0057318 ;美國專利第6,771，536號；美國專利 • 第 6,781，877號。通常，一起程式化所有位元線之架構將自所有位元線一 φ 起項取資料。類似地，獨立地程式化奇數及偶數位元線之采構將通兩獨立地讀取奇數及偶數位元線。然而，該等限制並非必需的。本文所述之用於讀取資料之技術可用於所有位元線程式化或奇數/偶數位元線程式化。〃圖21為描述用於自非揮發性記憶體單元讀取資料之一實 a Η的机耘圖。上文關於感應模組之論述論述了如何自特疋線項取貝料。圖2 1提供以系統級之讀取過程。在步驟8〇〇中’回靡於士口應於對讀取資料之請求（步驟798)，為特定頁執行讀取操竹。+ _ 、在一只施例中，當程式化用於頁之資料 110051.doc -48- 1300929 時，系統亦將產生誤差校正碼（ECC)且以該資料頁來寫入彼等ECC。ECC技術在此項技術中為吾人熟知。所使用之 E C C過程可含有此項技術中已知之任何適當的e c c過程。當自頁讀取資料時，ECC將用以判定在資料中是否存在任何誤差（步驟802)。可在控制器上、在狀態機上或在系統中之其他位置執行ECC過程。若在資料中不存在誤差，則在步驟804處將資料報告至使用者。例如，將經由資料1/〇線 320而將資料傳達至控制器或主機。若在步驟8〇2處發現誤差’則判定該誤差是否為可校正的（步驟8〇6)。該誤差可歸因於浮動閘-極對浮動閘極耦合效應或可能歸因於其他物理機制。各種ECC方法具有校正一組資料中預定數目之誤差的能力。若ECC過程可校正資料，則ECC過程係用以在步驟808中校正彼資料，且在步驟81〇中將經校正之資料報告至使用者。若資料不可藉由ECC過程來校正，則在步驟 820中執行資料恢復過程。在某些實施例中，將在步驟82〇之後執行ECC過程。下文描述關於資料恢復過程之更多細卽。在恢復資料之後，在步驟822處報告該資料。應注意，圖21之過程可用於使用所有位元線程式化或奇數/偶數位元線程式化之資料。圖22為描述用於為頁執行讀取操作（參看圖21之步驟 800)之過程之一實施例的流程圖。可為包括區塊之所有位 7G線、僅區塊之奇數位元線、僅區塊之偶數位元線或區塊之其他位元線子組的頁執行圖22之過程。在步驟840中，將讀取參考電壓Vra施加至與頁相關聯之適當字線。在步 110051.doc -49- 1300929 驟842中，感應與頁相關聯之位元線以判定所定址記憶體單元是否基於Vra至其控制閘極之施加而傳導。傳導之位元線指示記憶體單元接通；因此，彼等記憶體單元之臨限電壓低於Vra(例如’處於狀態E)。在步驟844中，將用於位元線之感應之結果儲存於用於彼等位元線之適當鎖存器中。在步驟846中，將讀取參考電壓Vrb施加至與正被讀取之頁相關聯之字線。在步驟848中，如上文所述而感應位元線。在步驟850中，將結果儲存於用於位元線之適當鎖存器中。在步驟852中，將讀取參考電壓vrc施加至與頁相關聯之字線·。在步驟854中，如上文所述，感應位元線以判定哪些記憶體單元傳導。在步驟856中，將來自感應步驟之結果儲存於用於位元線之適當鎖存器中。在步驟中，判定用於每一位元線之資料值。例如，若記憶體單元在Vra處傳導，則記憶體單元處於狀態E。若記憶體單元在 Vrb及Vrc處傳導而不在Vra處傳導，則記憶體單元處於狀態A。若記憶體單元在Vrc處傳導而不在Vra及處傳導，則記憶體單元處於狀態B。若記憶體單元在Vra、v此或處不傳導，則記憶體單元處於狀態c。在一實施例中，資料值係藉由處理器392來判定。在步驟86〇中，處理器392 將在用於每-位元線之適當鎖存器巾儲存所衫資料值。八只轭例中，感應各種位準（Vra、Vrb及Vrc)可以不同順序而發生。圖23含有描述用於恢復資料（步驟820)之過程之一實施例的流程圖。資祖可人士# '科了 3有歸因於浮動閘極對浮動閘極耦合 110051.doc -50- 1300929 效應之誤差。圖23之過程試圖讀取資料同時補償浮動閘極對浮動閘極耦合效應。該補償含有查看鄰近字線且判定鄰近字線之過去的程式化如何產生了浮動閘極對浮動閘極麵合效應。例如，當讀取字線WLri上之資料時，該過程亦將讀取字線WLn+Ι之資料。若字線wLn+Ι上之資料已干擾 WLn上之資料，則讀取過程將補償彼干擾。通常，此處所 5義之方法使用對續取參考電壓之不同偏移（例如，〇 V、 0·1 V、0·2 V、0·3 V)作為鄰近字線上之記憶體單元之狀態之函數。圖23所述·之過程應用於上文關於圖17所述之全序列程式化’其中一邏輯頁之兩個位元儲存於每一單元中且將被一起讀出且報告出。若鄰近字線上之記憶體單元處於狀態 Ε ’則將不存在浮動閘極對浮動閘極耦合效應。若鄰近字線上之e己憶體單元處於狀態a，則將存在小麵合效應。若鄰近字線上之記憶體單元處於狀態B，則將存在中等浮動閘極對浮動閘極耦合效應。若鄰近字線上之記憶體單元處於狀態C，則將存在較大浮動閘極對浮動閘極耦合效應。歸因於鄰近字線之準確耦合效應藉由陣列實施例而改變且可藉由特徵化該裝置來判定。在一實施例中，歸因於處於狀態A之鄰近單元之浮動閘極對浮動閘極耦合效應為臨限電壓中之表觀〇」伏特移位。歸因於處於狀態B之鄰近記憶體單το之洋動閘極對浮動閘極耦合效應為臨限電壓中之表觀0.2伏特移位。歸因於處於狀態c之鄰近記憶體單元之浮動問極對洋動閘極耦合效應為臨限電壓中之表觀0.3伏特 110051.doc -51- 1300929 移位。本文所述之技術不限於用於該效應之任何一組值且將基於實施例而改變。圖23中之步驟870包含為鄰近字線WLn+l執行讀取操 . 作。此包含為鄰近字線執行圖22之過程。例如，若讀取字線WL1中之頁，則步驟870包含在字線WL2上執行圖22之過程。在步驟872中將步驟870之結果儲存於適當鎖存器中。在某些實施例中，為WLn+l而執行之讀取操作導致判定儲存於WLn+l上之實際資料。在其他實施例中，為 i WLn+l而執行之讀取搡作導致WLn+l上之電荷位準之判定，其可能·準確地或可能無法準確地反映WLn+l上所儲存之資料。在步驟8 7 4中’為正常Ί買取點處為所關心的字線 WLn執行讀取操作。此含有使用Vra、Vrb及Vrc來執行圖 " 22之過程。在某些實施例中，用以讀取WLn+ 1之位準及/ ’ 或位準之數目可能無法正好與最初用以讀取WLn之位準及/ 或位準之數目相同，且僅僅浮動閘極臨限值之某近似值即足以用於WLn校正目的。將步驟874之結果儲存於用於具 _ 有判定鄰近單元WLn+l處於狀態E處之記憶體單元之位元線的適當鎖存器中（在步驟876中）。對於其他位元線而言，將忽視其資料。在步驟878中，將使用用於讀取點之第一組偏移而為所關心的字線執行讀取操作。意即，將執行圖 22之過程；然而，並非使用Vra、Vrb及Vrc，系統將使用 Vra+0.1 V、Vrb + 0.1 V及 Vrc+0.1 V。在步驟 880 中，將為具有處於狀態A之鄰近記憶體單元（例如，WLn+l)之記憶體單元的位元線儲存步驟878之結果。將忽視用於其他位 110051.doc -52- 1300929 疋線之資料。在步驟882中，將使用第二偏移而為所關心的子線執行讀取操作。將執行圖22之過程；然而，讀取參考點將為 Vra+0.2 V、Vrb + 0.2 V及 Vrc+0.2 V。在步驟884 • 中’將步驟882之結果儲存於用於具有處於狀態b之鄰近者 ·· (例如’ WLn+1)之記憶體單元之彼等位元線的鎖存器中。在步驟886中，將使用第三偏移而為所關心的字線執行讀取操作。因此，圖22之過程將使用Vra+0.3 V、Vrb+0.3 V _ &Vrc+〇.3 V作為讀取比較點。在步驟888處，將為具有鄰近單元（例如，WLn+Ι)處於狀態c之記憶體單元之彼等位 ^ 元線儲存步-驟886之結果。在上文之論述中，執行圖23之過程作為圖21之資料恢復步驟820之一部分。在另一實施例中，圖23之過程可用作回應於對讀取資料之請求而執行之初始讀取過程。 " 圖24為指示可為區塊之除待程式化之最終字線外之所有字線執行資料恢復過程（圖23之方法）的流程圖。例如，若 φ 存在X+1個字線，則恢復過程可用於字線WL0至WLx-Ι。將不是必需的是為字線WLx (例如，最接近於汲極之字線）執行恢復過程，因為彼字線不具有在其將導致浮動閘極對浮動閘極耦合效應之後而程式化之鄰近者。儘管圖以展示具有為所有字線而順序地執行之恢復過程之實施例，但是在上文關於圖21所述之一實施例中，可在獨立時間且僅；存在不可杈正誤差時為字線執行恢復過程。圖22及23之上述方法係關於圖17之儲存一邏輯頁之兩個位元之全序列程式化而論述。該等過程可在讀取根據圖^ 110051.doc -53- 1300929 之儲存來自兩個邏輯頁之每一者之一位元的兩步過程而程式化之資料時而輕微地修改。例如，當執行標準讀取操作 (圖21之步驟800)時，讀取下頁將要求將Vra及Vrc施加至記憶體單元之控制閘極且在彼等讀取點處感應以為下頁判定資料是處於狀態E/C (資料1)還是狀態A/B (資料0)。因此，將藉由僅執行步驟840、842、844及步驟852-860來修改圖 22以用於下頁讀取。為執行上頁之讀取，讀取比較點Vrb 將用以判定上頁資料是用於狀態E/A (資料1)還是狀態B/C (資料0)。因此，對於上頁讀取而言，將修改圖22之過程以僅執行步驟846、848、850、858及860。另外，當恢復資料（步驟820)時，該過程將執行圖25之方法以用於恢復用於下頁之資料且執行圖26之過程以恢復用於上頁之資料。在圖25之步驟930中，根據圖22之方法而為鄰近字線 WLn+Ι執行讀取操作。在某些實施例中，為WLn+Ι而執行之讀取操作導致判定儲存於WLn+Ι上之實際資料。在其他實施例中，為WLn+Ι而執行之讀取操作導致WLn+Ι上之電荷位準之判定，其可能或可能不準確地反映WLn+Ι上所儲存之資料。在步驟932中將彼讀取操作之結果儲存於適當鎖存器中。在步驟934中，將讀取參考電壓Vi*a施加至字線。在步驟936中，感應用於位元線之資料。在步驟938 中，在適當鎖存器中儲存結果。在步驟940中，將讀取參考電壓Vrc施加至字線。在步驟942中，如上文所論述而感應資料。在步驟944中，將為與儲存處於狀態E之資料之鄰近單元相關聯的位元線儲存感應步驟942之結果。在步驟 110051.doc -54- 1300929 946中，將Vrc加上第一偏移（例如，〇] 〇·1伏特或另一適當值）

果。將丟棄用於其他位元線之資料。在步驟952中，將

讀取之頁相關聯的字線。在步驟954中，如上文所述，將使用感應模組來感應資料。在步驟956中，將為與儲存處於狀態B之資料之鄰近單元相關聯的位元線儲存步驟”斗之結果。在步驟958中，將Vrc加上第三偏移（〇.3伏特或另一適當值）施加至與正被讀取之頁相關聯的字線。在步驟96〇中’感應模組將如上文所述而用以感應資料。在步驟962 中，將為與儲存處於狀態C之資料之鄰近單元相關聯的彼等位元線儲存步驟960之結果。在步驟964中，處理器392 將基於自感應步驟所儲存之資料而判定資料值。在步驟 966中，將自步驟964所判定之資料值儲存於鎖存器中以用於最終傳達至請求讀取資料之使用者。在另一實施例中，可在步驟962與964之間執行與狀態A相關聯之步驟934_ 應注意，在由圖25所述之過程中，僅將偏移施加至Vrc 以使狀恕B與狀態c分離。隱含地假設，當在Vr a處讀取時不需偏移，因為通常使擦除狀態之負臨限值（儘管受 WLn+Ι影響）與狀態a分離得足夠遠以便不需要校正。雖然此為用於電流產生記憶體之實際假設，但是其在後代記憶 110051.doc -55- 1300929 體中可能並非如此，且可在步驟94〇之前將步驟946_962中關於V r c所述之偏移過程添加至v r a。當在步驟964中判定資料值時，若記憶體單元回應於Vra 而傳v，則下頁資料為”丨”。若記憶體單元回應於Vra而不傳導且回應於Vrc (或vrc加上適當偏移）而不傳導，則下頁資料亦為”1”。若記憶體單元回應於Vra而不傳導但回應於 Vrc (或Vrc加上適當偏移）而傳導，則下頁資料為"〇 ”。圖26之過程係用以讀取或恢復用於上頁之資料。在步驟 1000中，使用圖22之方法而為鄰近字線WLn+1執行讀取操作。在某些·實施例中，為WLn+1而執行之讀取操作導致判定儲存於WLn+Ι上之實際資料。在其他實施例中，為 WLn+Ι而執行之讀取操作導致WLn+1上之電荷位準之判定’其可能或可不能準確地反映WLn+1上所儲存之資料。在步驟1002中，將步驟1000之結果儲存於用於每一位元線之適當鎖存器中。在步驟1 〇〇4中，將讀取參考電壓Vrb施加至與正被讀取之頁相關聯之字線。在步驟1006中，感應模組係如上文所述而用以感應資料。在步驟1008中，為與儲存處於狀態E之資料之鄰近記憶體單元相關聯的彼等位元線儲存步驟i〇〇6之結果。在步驟1010中，將Vrb加上第一偏移（例如，0·1 V或某其他適當值）施加至字線。在步驟 1012中’如上文所述而感應資料。在步驟1014中，為與儲存處於狀態A之資料之鄰近單元相關聯的彼等位元線儲存來自步驟1012之結果。在步驟1〇16中，將Vrb加上第二偏移（例如，0.2 V或另一適當值）施加至與正被讀取之頁相關 110051.doc -56- 1300929 聯之字線。在步驟1018中，如上文所述而感應資料。在步驟1020中，為用於與處於狀態B之鄰近單元相關聯的彼等位元線儲存來自步驟1018之結果。在步驟1022中，將Vrb 加上第三偏移（例如，0.3 V或另一適當值）施加至與正被讀取之頁相關聯之字線。在步驟1024中，如上文所述而感應資料。在步驟1026中，為與儲存處於狀態C之資料之鄰近記憶體單元相關聯的彼等位元線儲存步驟1024之結果。在步驟1028中’處理器392基於所儲存之感應資料而判定資料值。若記憶體單元回應於Vrb(或Vrb加上適當偏移）而接通，則上頁-資料為"1”。若記憶體單元回應於Vrb (或Vrb加上適當偏移）而未接通，則上頁資料為"〇，，。在步驟1〇3〇中，將由處理器392所判定之資料值儲存於資料鎖存器中以用於傳達至使用者。在另一實施例中，並非使用圖25及26之方法來恢復資料，圖25及26之方法可用於回應於對讀取資料之請求而執行之初始資料讀取。圖25及26係用於讀取使用圖18之上頁及下頁過程而程式化之資料。圖25及26之該等兩方法可用以讀取藉由所有位元線程式化或奇數/偶數位元線程式化而程式化之資料。當用於所有位元線程式化時，同時讀取所有位元線。當用於奇數/偶數位元線程式化時，在第一時間同時讀取=數位元線，且在不同時間同時讀取奇數位元線。圖27-36描述用以讀取根據與圖19Α<相關聯之方法而程式化之資料的過程。可在使用Ecc之前、與使用咖分 110051.doc -57- 1300929 離及/或結合使用ECC而將圖27之過程實施為用於讀取回應於對於資料之特定-或多個頁（或其他分組）之讀取請求而執行之資料的整個過程。在其他實施例中，可將圖27之過程執行為圖2丨之資料恢復步驟82〇之一部分。當讀取根據圖19之過程而程式化之資料時，來自歸因於程式化鄰近單疋之下頁之浮動閘極對浮動間極搞合的任何擾動在程式化有疑問之單元之上頁時得以校i。因此匕，當試圖補償來自鄰近單元之浮動閘極對浮動閘極耦合效應時，該過程僅需考慮歸因於鄰近單元之上頁之程式化的耦合效應。因此，在圖27之步驟1〇60中，該過程讀取用於鄰近字線之上頁資料。若未程式化鄰近字線之上頁（步驟1〇62)，則可讀取考慮中之頁而未補償浮動閘極對浮動閘極耦合效應（步驟 1 〇64)。右程式化了鄰近字線之上頁（步驟丨〇62)，則在步驟 T中應使用用於浮動閘極對浮動閘極麵合效應之某補償來讀取考慮中之頁°在某些實施例中’為鄰近字線而執行之讀取操作導致鄰近字線上之電荷位準之判定，其可能或可能不準確地反映其上所儲存之資料。在一實施例中，實施圖19之程式化過程之記憶體陣列將保留一組記憶體單元以儲存一或多個旗標。例如，一記憶體單元行可用以儲存指示是否已程式化個別記憶體單元歹; 之下頁的旗標’且另一記憶體單元行可用以儲存指示是否已程式化個別記憶體單元列之上頁的旗標。在某些實施例中’冗餘單元可用以儲存旗標之複本。藉由檢查適當旗標’可判定是否已程式化用於鄰近字線之上頁。在咖咖 110051.doc -58- 1300929 等人之美國專利第 6,657,891 號，，Semic〇nduct〇r Mem〇ry

Device F0r St〇ring Multi-Valued Data” 中可找到關於此旗才不及用於程式化之過程的更多細節，該專利係以引用的方式全部併入本文中。圖28描述用於讀取用於鄰近字線之上頁資料（圖27之步驟1060)之過程的一實施例。在步驟η⑼中，將讀取參考電壓Vrc施加至與正被讀取之頁相關聯之字線。在步驟 1102處’如上文所述而感應位元線。在步驟1104中，在適當鎖存器中儲存步驟11〇2之結果。選擇首先在Vrc處之讀取以唯地判定上頁資料，因為將通常已經將下頁資料寫入於WLn+Ι中，且在Vra或Vrb處之讀取將不保證唯一結果’因為分佈750 (圖19C)可與該等值重疊。在步驟1106中，系統檢查指示與正被讀取之頁相關聯之上頁程式化之旗標。在一實施例中，若未設定旗標，則儲存該旗標之記憶體單元將儲存處於狀態E之資料，且若設定了旗裇，則其儲存處於狀態c之資料。因此，當在步驟 11〇2處感應彼特定記憶體單元時，若記憶體單元傳導（接通）’則記憶體單元不儲存處於狀態C之資料，且未設定旗標。右圯憶體單元不傳導，則在步驟1106中假設記憶體單元指示已程式化上頁。在另一其他實施例中，可以字組來儲存旗標。並非儲存處於狀態C之所有位开，士女今β #人丄士 70 w亥子組將含有表示旗標且為狀態機3 12已知之唯一 8位元藉4Λ 凡％式碼，使付8位元程式碼具有處於狀態Ε之至少一位元、虛 Α 处於狀悲Α之至少一位元、處於 110051.doc -59· 1300929 狀態B之至少一位元及處於狀態c之至少一位元。若尚未程式化上頁，則記憶體單元之字組將全部處於狀態E。若已程式化上頁，則記憶體單元之字組將儲存程式碼。在一實施例中，藉由檢查儲存程式碼之字組之任何記憶體單元是否回應於Vrc而未接通來執行步驟11〇6。在另一實施例中，步驟1106含有定址且讀取儲存旗標之記憶體單元之字組且將資料發送至狀態機，其將驗證記憶體單元中所儲存之程式碼是否匹配由狀態機所預期之程式碼。若如此，則狀態機推斷已程式化上頁。若尚未設定旗標（步驟11〇8)，則圖28之過程以尚未程式化上頁之推斷而終止。若已設定旗標（步驟11〇8)，則假設已程式化上頁且在步驟1120處將讀取電壓Vrb施加至與正被讀取之頁相關聯之字線。在步驟i 122中，如上文所論述而感應位元線。在步驟1124中，在適當鎖存器中儲存步驟 1122之結果。在步驟1126中，將讀取參考電壓^施加至與正被讀取之頁相關聯之字線。在步驟1128中，感應位元線。在步驟1130中，在適當鎖存器中儲存步驟ιΐ28之結果。在步驟1132中，處理器392基於三個感應步驟ιι〇2、 112 2及112 8之結果而判定由正被讀取之每—記憶體單元所儲存的資料值。在步驟1134處，將在步驟1132中所判定之資料值儲存於適當資料鎖存器中以用於最終傳達至使用者。在步驟1132中’處理n 392視所選擇之特定狀態編碼而定使用熟知之簡㈣輯技術來判定上頁及了頁資料之值。例如，對於圖19所述之編喝而言，下頁資料為 110051.doc •60· 1300929

Vrb*(當在Vrb處讀取時所儲存之值之補充），且上頁資料為 Vi：a$ OH (Vfb AKD Vrc*)。圖20之過程雖然在此處被描述為用以讀取WLn+l，但是其亦可如下文所述而用以讀取 WLn。§如圖27之步驟ι16〇中用以讀取WLn+1時，所要的不僅僅為資料而還為上頁資料之存在之判定。此判定係使用下文圖3 1中所述之方法來進行。應注意，當讀取肌^+1 時為Vra、Vrb及Vrc而選擇之值可能不同於當讀取WLn時所選擇之值。圖29為描述當系統不需補償來自鄰近字線之浮動閘極對浮動閘極耦合時用於讀取考慮中之字線之資料（參看圖” 之步驟1064)的過程之一實施例的流程圖。在步驟丨丨“ 中，判定讀取是用於與考慮中之字線相關聯之上頁還是下頁。若讀取係用於下頁，則在步驟1152中將讀取參考電壓 Vrb施加至與正被讀取之頁相關聯的字線。在步驟丨^々中，感應位元線。在步驟1156中，在適當鎖存器中儲存感應步驟1154之結果。在步驟1158中，檢查旗標以判定頁是否含有上頁資料。若不存在旗標，則存在之任何資料將處於中間狀態，且Vrb為待使用之錯誤臨限值，且該過程在步驟1160處繼續。在步驟116〇中，將Vra施加至字線，在步驟1162處重新感應位元線，且在步驟1164中儲存結果。在步驟1166中（在步驟1164或步驟1158之後），若設定了旗標，則處理器392判定待儲存之資料值。在一實施例中，' 當讀取下頁時，若記憶體單元回應於施加至字線之(或 Vra)而接通，則下頁資料為”丨”；否則，下頁資料為"〇，，/ 110051.doc -61 - 1300929 若判疋頁位址對應於上頁（步驟U50)，則在步驟1170處執行上頁讀取過程。在一實施例中，步驟117〇之上頁讀取過程含有圖28中所描述之相同方法，其含有讀取旗標及所有三個狀態，因為可定址未寫入之上頁以用於讀取，或其他原因。圖30描述用於讀取資料同時補償浮動閘極對浮動閘極耦合效應（參看圖27之步驟1066)之過程之一實施例的流程圖。在圖30之步驟1200中，系統判定是否使用偏移來補償浮動閘極對浮動閘極耦合。此係為每一位元線而獨立地得以執行。適當處理器392將基於來自鄰近字線之資料而判疋那些位元線需要使用偏移。若鄰近字線處於狀態E或 B(或具有表觀上指示狀態E或B之電荷），則正被讀取之特定字線不需要補償浮動閘極對浮動閘極耦合效應。該假設在於：若其處於狀態E，則其尚未引起任何耦合，因為臨限值因當前字線被寫入而尚未移動。若其處於狀態B，則其自狀態B達到彼處’且自b ’至B之移動係小的且可被，匆、略。在一實施例中，步驟1200之過程可與步驟1〇6〇同時加以執行。例如，圖31提供解釋用以執行是否使用用於特定位元線之偏移之判定之步驟的圖表。第一步驟係使用Vra 來執行讀取過程。第二步驟係使用Vrb來執行讀取。當在 Vra處讀取時，若記憶體單元處於狀態e，則鎖存器儲存 1，且若記憶體單元處於狀態A、B或C，則鎖存器儲存〇。當在Vrb處讀取時，鎖存器將儲存1以用於狀態E及A，且儲存0以用於狀態B及C。圖31之第三步驟含有以來自步驟 110051.doc -62- 1300929 1之結果而對來自第二步驟之反相結果執行X〇R操作。在第四步驟中，使用vrc在字線處來執行讀取。鎖存器儲存玉以用於狀態E、A及B，且儲存0以用於狀態C。在第五步驟中’藉由邏輯AND操作來操作步驟4及步驟3之結果。應注意，可執行步驟1、2及4作為圖28之一部分。可藉由專用硬體或藉由處理器392來執行圖31之步驟3及5。將步驟5之結果儲存於鎖存器中，其中若不需要偏移，則儲存1，且若需要偏移，則儲存〇。偏移係用以補償浮動閘極對浮動閘極耦合。因此，讀取偏移將被需要用於在臀!^上所讀取的彼等單元，其具有WLn+1上處於A或C狀態之鄰近記憶體單元。與需要兩個或兩個以上鎖存器儲存來自WLn+1之全部資料的先前方法對比，此方法僅需要一鎖存器來判定是否校正WLn。返回參看圖30之步驟1202，判定正被讀取之頁是上頁還疋下頁。若正被璜取之頁為下頁，則將Vrb施加至與正被讀取之頁相關聯之字線（步驟12〇4)。應注意，對於圖19中所述之一悲編碼而言，與圖丨7及丨8中所述之二態編碼（其中在Vrb處讀取係用以判定上頁資料）對比，在Vrb處讀取足以判定下頁資料。在步驟12〇6中，感應位元線。在步驟 1208中，將步驟12〇6之結果儲存於與位元線相關聯之適當鎖存器中。在步驟1210中，將Vrb加上偏移施加至正被讀取之字線。在步驟1212中，感應位元線。在步驟1214中，將步驟1212之感應之結果用以覆寫步驟12〇8中所儲存之結果以用於在步驟1200處判定使用偏移所針對之位元線。若 110051.doc -63 - 1300929 == 立元線不必使用偏移，則未储存來自步驟m2之、在^驟⑵6中，處理器392將是0。若$愔_ ® ^虛只剥疋貝科疋1還移）而ΙΓ ν峨若適當之，編加上偏移）而接通，則下頁資料為丨； ^ 191δ, , J卜貝貝枓為0。在步驟1218處，將下頁資料使用者。子於適田鎖存mm於傳達至右在步驟1202處判定正被讀取之頁為上頁，則在步驟 =〇處執行上頁校正過程。圖32提供描述上頁校正過程之流耘圖。在圖32之步驟125〇中，將讀取參考電壓b施加至與正被讀·取之頁相關聯之字線。在步驟1252中，感應位 l線。在步驟1254中，在適當鎖存器中儲存感應步驟之結在ッ驟 1256中，將vrc加上偏移（例如，〇l v)施加至與正被讀取之頁相關聯之字線。在步驟1258中，感應位元線。在步驟1260中，將感應步驟1258之結果用以覆寫步驟 1254中所儲存之結果以用於需要偏移（參看步驟12⑼）所針對之任一位元線。在步驟1270處，將Vrb施加至字線。在步驟1272中，感應位元線。在步驟1274中，儲存感應步驟 1272之結果。在步驟1276中，將Vrb加上偏移施加至與正被讀取之頁相關聯之字線。在步驟1278中，感應位元線。在步驟1280中，將步驟1278之結果用以覆寫在步驟1274處所儲存之結果以用於需要偏移（參看步驟1200)所針對之彼等位元線。在步驟1282中，將Vra施加至與正被讀取之頁相關聯之字線。在步驟1284中，感應位元線。在步驟1286 中’在適當鎖存器中儲存感應步驟1284之結果。在步驟 110051.doc -64 - 1300929 1288中’將Vra加上偏移施加至與正被讀取之頁相關聯之字線。應注意，用於步驟·、128〇及1256中之偏移為相同的，從而隱含地假設自程式化在自狀態E移動至狀態A 中之心+1的上頁而麵合至WLn近似地與當自狀態B,移動至C時相同。在其他實施例中，偏移可不同。在步驟⑽ 中，感應位元線。在步驟1292中，將步驟1 果覆寫步驟㈣中所儲存之結果以用於需要偏移（參°看= 簡)所針對之彼等位元線。在某些實施例中，狀態E與狀態A之間之邊緣（margin)係充足的，使得與％相關聯之偏移不是必要·的且可跳過步驟1288至1292。在步驟1294中，處理器392以與先前關於圖28所描述之方式或此項技術中已知之另-方法相同的方式來判定資料值。在步驟㈣中，將由處理器392所判定之資料值儲存於適當資料鎖存益中以用於傳達至使用者。在其他實施例中，可改變讀取之順序（Vrc、Vrb、Vra)。 =上文關於圖27之論述中，論述一包括一資料頁之讀取 ^很可能但並非所需的是，對讀取資料之請求將需資料頁之讀取。在—實施例中，為了加速讀取多個 =頁之過程’讀取過程將為管線式的，使得狀態機將執 =一頁感應’_使用者正轉移出先前諸i在此一 :^中，旗標提取過程（例如，參相28之步驟祕）可中斷管線式讀取過程。為了 „ ，、、、避免此中斷，一實施例期待當時讀取用於該頁之旗標且使用上述之線或㈣壬旗標（而非讀取旗標且將其發送至狀態機）。例、 110051.doc -65- 1300929

如，在圖27之步驟ι〇60 (讀取鄰近字線）期間，該過程首先使用Vrc作為參考電壓來讀取資料。在彼點處，若線或線指示每一狀態儲存資料丨，則尚未程式化上頁；因此，不而要補4貝，且系統將讀取而未補償浮動閘極對浮動閘極耦 a ( v驟1064)。若旗標為含有處於每一資料狀態之資料之一字組（one-byte)程式碼，則至少旗標記憶體單元將具有處於狀態C之資料（若設定了旗標）。若線或線指示未有記憶體單元具有處於狀態c之資料，則狀態機推斷尚未設定旗標；因此，尚未程式化用於鄰近字線之上頁，且不需要用於浮動閘-極耦合之補償。圖32A為解釋一用於如上文所論述而執行管線式讀取之實施例的時序圖。圖32A描述兩個訊號。訊號13〇〇表示自記憶體系統傳達至控制器（或主機/使用者）之就緒/繁忙 (Ready/Busy)訊號，該訊號當低時指示記憶體系統仍未準備好在I/O線320上發送資料，且該訊號當高時指示資料可用於轉移。圖32A展示回應於關於沿字線WLn、WLn+i、 WLn+2、…之記憶體單元之下頁及上頁之讀取請求的管線式讀取過程。訊號1300首先含有週期13〇〇A，其對應於等待將準備好傳達至使用者之第-組資料。在週期13_期間’儲存於連接至字線WLn之記憶體單元之下頁中的資料係經由I/O線320而轉移出至使用者。在週期13〇〇〇期$，儲存於連接至字線WLn之記憶體單元之上頁中的資料係經由I/O線320而轉移出至使用者。在下一週期期間，儲存於連接至字線WLn+Ι之記憶體單元之下頁中之資料被轉移 110051.doc -66- 1300929 出，等等。圖32A之訊號1302為在記憶體系統内所發生事件之符號表不。待讀取之第一資料為連接至字線WLn之記憶體單元之下頁。在週期1302A期間，讀取鄰近字線WLn+Ι (例如’二個碩取操作—在Vra、vrb及vrc處）。在週期i3〇2B 期間’提取旗標且將其傳達至狀態機以判定是否程式化了上頁。應注意，因為管線尚未啟動，所以狀態機可執行讀取提取。或者，在Vrc處讀取（其在上文得以論述）之後的線或過程可用以檢查旗標。在步驟13〇2C中，讀取wLn之下頁’視旗樣狀態之判定之需要而使用補償。在週期13〇2D 期間，將WLn下頁資料置放於輸出暫存器中。在週期1302E内，讀取鄰近字線貿匕+丨（例如，三個讀取操作一在Vra、Vrb及Vrc處）。可能不需要該步驟，因為其在之如已經得以執行。然而，由於與13〇2E、i3〇2F及 1302G相關聯之時間通常小於與步驟13〇〇b相關聯之時間，所以可將其執行以用於操作連貫性。另外，在某些實施例中，可能不存在可用於同時儲存與WLn&WLn+i兩者相關聯之資料的足夠鎖存器。在週期13〇2?期間，藉由在 Vrc處讀取之後執行線或過程來讀取用於冒“+丨之旗標，藉此避免了停止管線之全旗標提取。在週期13〇26期間， "貝取WLn之上頁，視需要使用補償。在週期1302H期間，訊號1302下降，同時將WLn上頁資料自内部鎖存器轉移至輸出暫存器。在靖取WLn之下頁及上頁之後，系統將接著讀取wLn+丄 110051.doc -67 - !3〇〇929 之下頁及上頁，等等，直至將所有讀取資料提供至使用者。在週期13021内，讀取新的鄰近字線WLn +2 (例如，三個讀取操作一在Vra、Vrb及Vrc處）。在週期13〇2J期間，藉由在Vrx處讀取之後執行線或過程來讀取WLn+2之旗 • 標，藉此避免了停止管線之全旗標提取。在週期1302尺期、· 間，讀取WLn+1之下頁，視需要使用補償。如上文所論 • 4，該過程將繼續。在某些實施例中，可能有用的是藉由 _ 將WLn+1資料讀取一次、接著同時讀取WLn上頁及下頁資料且儲存上頁資料而非稍後對其再讀取來減小讀取之數目。減小讀-取步驟之數目之一優勢可為最小化功率消耗。上文實施例使用不同參考點處之多次讀取。雖然此提供了用於補償浮動閘極對浮動閘極耦合之準確方法，但是其 $讀取過程添加了額外時間。另-實施例係修改感應放大器以添加;k正特欲。若可修改感應放大器以視鄰近字線資料而定來感應不同跳脫點（tHp p〇int)，則單一感應操作將 • I供最終校正資料。該方法可為可靠的且節省時間。缺點為感應放大器布局面積之增加。返回多看圖8 ’感應跳脫點係基於感應放大器繼之電容 gCSA 65:來設定。視來自鄰近字線之資料而定，可藉由使用SEN模式上之不同電容器而為相同感應過程設定不同跳脫點田不而要校正時，使用大電容器。當需要校正時，使用較小電容器。圖33描述類似於，之感應模組則的感應模組3 8 0丨。缺而 β虚 …、而，感應放大器600,含有基於來自鄰近字線之資料而連接或未連接之額外電容器㈣。電容器 110051.doc -68 - 1300929 1382係經由電晶體1380而連接至SEN模式。電晶體1380係經由電晶體1384及閘極530而連接至讀出匯流排532。來自鄰近字線之資料係經由讀出匯流排532及電晶體1384而提供至電晶體13 8 0之節點C。若在節點C處提供資料1，則歸因於來自鄰近記憶體單元之浮動閘極對浮動閘極耦合而不需要校正。若在節點C處提供資料〇，則需要校正。若不需要校正，則將電容器1382電連接至SEN節點。若需要校正，則將電容器1382與SEN節點斷開。當額外電容器不附著至SEN節點時，與較高（經干擾的）臨限值相關聯之較小單元電流將-電容器上之電壓等效地充電至充電較高電容之較低臨限值（未經干擾的）狀態。儘管圖3 3描述選擇性地添加額外電容器，但是其他實施例可選擇性地添加更多電容器以達成不同補償效應。另外，某些實施例可使連接至SEN節點之所有電容器選擇性地耦合’使得每一可能性（例如，無補償、補償1、補償 2···)連接不同電容器組。在某些實施例中，亦可使用其他電容性裝置。圖34提供描述用於使用圖33之兩個電容器之一實施例的流程圖。圖34之方法提供圖30之方法之替代實施例。在圖 34之步驟1320中，根據位元線基礎而進行是否使用偏移用於彼特定位元線之判定。此類似於圖30之步驟12〇〇。在步驟1322中，判定讀取過程是用於下頁還是上頁。若讀取過程是用於下頁，則該方法在步驟丨324處繼續。若需要偏移’則將額外電容器與SEN 2節點斷開。若不需要偏移， 110051.doc -69- 1300929 則額外電容器保持連接至SEN 2節點。在步驟1326中，將 Vrb施加至與正被讀取之頁相關聯之字線。在步驟^“ 中，感應位元線。在步驟1330中，儲存感應步驟1328之結果。在步驟1332中，處理器392判定所儲存之資料值。在一實施例中，當讀取下頁時，若記憶體單元回應於施加至字線之Vrb而接通，則下頁資料為"Γ，；否則，下頁資料為 ”0"。在步驟1334中，將由處理器所判定之資料值儲存於適當鎖存器中以用於供使用者讀出。若判定讀取過程係用於上頁（步驟1322)，則該過程將繼續至步驟Β40。若步驟1320推斷需要偏移，則斷開額外電今器（步驟1340)。右不需要偏移，則額外電容器保持連接至SEN 2節，點。在步驟1342中，執行上頁讀取過程，如上文關於圖28所述。如上文所述，當並行地感應許多記憶體單元時，其組合電流可導致顯著電壓降及具有有限電阻之接地迴路。此導致源極線偏壓…實施例制此源極線偏壓來補償浮動閉極對浮動閘極麵合效應。上文所述之考慮源極線偏應之一實施例含有多個感應步驟（亦稱作選通）。在第一選通期間，所有適當位元線將連接至源極線。在第二選通期間，較小的位域μ料接㈣m選通仙較高源極線偏移電壓來執行，此將指示傳導單元實際上比其本來不以源極線偏㈣行選通時更不導電。此等效於移位至較高值之臨限電壓移位。所提議之過程在於第一選通益條件地在資料鎖存器中儲存資料。在第二選通處，檢杳正被讀 110051.doc •70· 1300929 取之字線上的某些單元是否需要歸因於與鄰近字線之閘極輕合效應的補償。若如此，則為需要校正之單元而以來自第二選通之資料來覆寫來自第—選通之資料。對於不需要校正之單元而言，不覆寫資料且吾棄來自第二選通之資料。使用該方法之-優勢在於其減小了讀取時間’因為將資料校正隱藏於正常讀取常用程式内。源極線偏麼方法之一劣勢在於偏移之值取決於資料樣式。若存在以某感應位準之更導電的單元，則源極電壓將更大且將執行更多校正。若存在以某感應位準之更不導電的單元，則-源極電壓將更小且將執行更少校正。假設每一頁具有完全隨機之資料，則移位將為用於每一頁之幾乎恆定的值。藉由每記憶體單元具有兩個位元，25%之位元線可處於狀態E，25%處於狀態A，25%處於狀態B且25%處於狀態藉由在Vra處讀取，將存在25%之傳導的位元線。藉由在Vrc處讀取，將存在75%之傳導的位元線，從而導致當言買取狀態C時比當讀取狀態A時更多的校正。圖3 5提供描述基於使用如上文所論述之兩個選通循環而用於以補你來頊取（參看步驟6)之一實施例的流程圖。在步驟1400中，系統判定是否為特定位元線選擇偏移。此類似於上文所述之步驟12〇〇。若讀取過程係用於下頁（步驟1402)，則該過程在步驟14〇4處繼續。若讀取過程係用於上頁’則該過程在步驟1424處繼續。在步驟14〇4中，將參考電壓Vrb施加至與正被讀取之頁相關聯之字線。在步驟1406處’感應位元線。在步驟14〇8處，在適當鎖存器中 110051.doc -71 - 1300929 儲存感應步驟1406之結果。步驟14〇4一14〇8為第一選通。在步驟1410中，為第二選通切斷經判定在第一選通期間具有冋電机之彼等位疋線。在步驟1412中，藉由將vrb施加至子線來啟動第二選通。在步驟1414中，感應位元線。在 ‘ "驟1416巾$要才父正所針對之彼等位元線將使來自步驟 ' 1414之貝料用以覆寫來自步驟1408之資料。在步驟1418 巾’處理裔392判定所儲存之資料值。在一實施例中，當 0 項取下頁時，右圯憶體單元回應於施加至字線之Vrb而接通，則下頁資料為”r，；否則，下頁資料為”〇"。在步驟 1420中，將所判定資料值儲存於適當鎖存器中以用於傳達至使用者。 • 圖36提供描述基於源極電流而用於以校正來執行上頁讀，取（圖35之步驟1424)之過程之-實施例的流程圖。在步驟 1502中，將參考電壓Vrc施加至與正被讀取之頁相關聯之字線。在步驟1504中，感應位元線。在步驟15〇6中，在適 • 當鎖存器中儲存結果。在步驟1508中，為第二選通切斷具有冋電流之彼等位元線。第一選通含有步驟15〇2一15〇6。在步驟15 10中，藉由將Vrc施加至相同字線來啟動第二選通。在步驟1512中，感應位元線。在步驟1514中，為需要校正所針對之彼等位元線而藉由步驟1512之結果來覆寫在步驟1506中所儲存的結果。在步驟1516中，如上文所述，系統檢查用於上頁程式化之旗標。若旗標經設定指示存在上頁中所程式化之資料，則該過程繼續至步驟1522。若旗標未經設定，則在步驟1520處終止圖36之過程，從而_ 110051.doc •72- 1300929 尚未程式化上頁。亦可使用用於檢查上文所論述之旗標之其他過程或時序。在步驟1522中，藉由將Vrb施加至與正被讀取之頁相關聯之字線來執行第—選通。在步驟1524中，感應位元線。在步驟1526中，在適當鎖存器中儲存結果。在步驟^以中，為第二選通切斷在第一選通中具有高電流之彼等位元線。在步驟1540中，藉由將Vrb施加至字線來開始第二選通。在步驟1542中，感應位元線。在步驟1544中，為需要偏移所針對之彼等位元線而藉由來自步驟1542之結果來覆寫來自步驟1526之結果。在步驟1546中，藉由將Vra施加至與正被讀取之頁相關聯之字線來執行第一選通。在步驟 !548中，感應位元線。在步驟155〇中，自步驟1548而儲存結果。在步驟1552中’為第二選通切斷在第一選通期間具有南電流之位元線。在步驟1554中，藉由將Vra施加至字線來開始第二選通。在步驟1556中，感應位元線。在步驟 15 5 8中’為需要偏移所針對之彼等位元線而藉由來自步驟 1556之結果來覆寫在步驟1550中所儲存的結果。在某些實施例中，狀態E與狀態A之間之邊緣係充足的，使得與Vra 相關聯之偏移不是必要的且可跳過步驟1552至1558。在步驟1560中，處理器392基於鎖存器中所儲存之結果而判定所儲存之資料值。此係如上文關於步驟1132所論述來執行。在步驟1562中將由處理器392所判定之資料值儲存於適當鎖存器中。由於反向浮動閘極對浮動閘極耦合之效應的能力，可使 110051.doc -73- 1300929 得臨限電壓分佈之間的邊緣更小或記憶㈣、統可更快地程式化。在上述實施例中，存在用於鄰近字線以讀取以四個狀態而儲存之資料的三個額外讀取。在其他實施例中，可執行少於三個讀取’藉此減小了所使用之不同偏移的數目。此將導致減小偏移之分解。另彳，可使用三個以上讀取以具

有偏移之更精細的調整。在某些實施例中，可在晶片外執行上文所述之過程之部分。為說明及描述之目的而呈現了本發明之前述詳細描述。其不意欲為.詳盡的或將本發明限於所揭示之精確形式。根據上述教示，許多修改及變化係可能的。選擇所述之實施例以便最佳地解釋本發明及其實際應用之原理，以藉此使熟習此項技術者能夠最佳地利；^種實施例中的且具有如適於所預期之特定使用之各種修改的本發明^本發明之範嘴係意欲藉由隨附於此之申請專利範圍來界定。【圖式簡單說明】圖1為NAND串的俯視圖。圖2為NAND串的等效電路圖。圖3為NAND字串的橫截面圖。圖4為NAND快閃記憶體單元陣列的方塊圖圖5為非揮發性記憶體系統的方塊圖。圖6為非揮發性記憶體系統的方塊圖。圖7為描述感應區塊之一實施例的方塊圖。圖8為感應模組之一實施例的示意圖。 110051.doc -74- 1300929 圖9為描述感應模組之操作之一部分的表格。圖10為描述感應模組之操作的時序圖。圖11為解釋共用源極線上之電壓的方塊圖。圖12描述連接至源極線的記憶體單元。圖13展示各種臨限電壓分佈。圖14為解釋感應模組之操作之一部分的時序圖。，圖15為描述用於程式化非揮發性記憶體之過程之一實施 - 例的流程圖。 • 圖16為施加至非揮發性記憶體單元之控制閘極的實例波 . 形。 · 圖17描述臨限電壓分佈的實例組。圖18描述臨限電壓分佈的實例組。 • 圖19A-C展示各種臨限電壓分佈且描述用於程式化非揮 - 發性記憶體的過程。圖20A-G為描述各種實施例中程式化非揮發性記憶體之順序的表格。圖21為描述用於讀取非揮發性記憶體之過程之一實施例的流程圖。圖22為描述用於執行非揮發性記憶體之讀取操作之過程之一實施例的流程圖。圖23為描述用於恢復資祖#^ 设貝枓之過程之一實施例的流程圖。

圖24為描述用於自多個宝妗奸欠丄H 曰夕1固子線恢復貢料之過程之一實施例的流程圖。圖25為描述用於自下頁嘈敌咨极 ,只項取貝枓之過程之一實施例的流 110051.doc -75- 1300929 糕圖。圖26為描述自上百读次哨取貝料之過程之一實施例的流程圖。圖27為描述用於讀取資料之過程之-實施例的流程圖。圖28為描述用於自上頁讀取資料之過程之—實施例的流程圖。圖29為描述用於未使用補償而讀取資料之過程之一實施例的流程圖。圖30描述用於讀取資料同時補償浮動閘極對浮動閘極 (或介電區域對介電區域）耦合之過程之一實施例的流程圖。圖31為描述用於判定資料值之過程的表格。圖32為描述用於使用校正來讀取上頁資料之過程之一實施例的流程圖。圖32A為描述管線式讀取過程的時序圖。圖33為感應模組的示意圖。圖34為描述用於讀取資料之過程之一實施例的流程圖。圖35為描述用於讀取資料之過程之一實施例的流程圖。圖36為描述用於讀取與圖35之過程相關聯的上頁資料之過程之一實施例的流程圖。【主要元件符號說明】 10 記憶體單元 14 源極 36 位元線 110051.doc -76- 1300929 100 電晶體 100 CG控制閘極 100 FG浮動閘極 102 電晶體 102 CG控制閘極 102 FG浮動閘極 104 電晶體/記憶體單元 104 CG控制閘極

104 FG浮動閘極 106 電晶體/記憶體單元 106 CG控制閘極 106 FG浮動閘極 120 第一選擇閘極/電晶體 120 CG控制閘極 122 第二選擇閘極/電晶體 122 CG控制閘極 126 位元線/N+摻雜層/汲極端子 128 源極線/N+摻雜層/源極端子 130 N+摻雜層 132 N+摻雜層 134 N+摻雜層 136 N+摻雜層 138 N+摻雜層 140 p型井區域 110051.doc -77- 1300929

150 NAND 串 204 源極線* 206 位元線 214 位元線鎖存器 222 處理器 296 記憶體裝置 298 記憶體晶粒 300 記憶體單元 310 控制電路 312 狀態機 314 晶片上位址解碼 316 功率控制模組 318 線 320 線/資料匯流排 330 列解碼器 330A 列解碼器 330B 列解碼器 350 控制器 360 行解碼器 360A 行解碼器 360B 行解碼器 365 讀取/寫入電路 365A 讀取/寫入電路 365B 讀取/寫入電路 110051.doc -78-

1300929 370 感應電路 372 資料匯流排 380 感應模組 380’ 感應模組 381 斯點 382 位元線鎖存器 390 共用部分 392 處理器 393 輸入線 394 資料鎖存器 396 I/O介面 400 感應區塊 481 感應節點 488 轉移閘極 499 讀出匯流排 501 感應節點 512 位元線隔離電晶體 520 位元線下拉電路 522 η電晶體 523 節點 530 讀出匯流排轉移閘極 532 讀出匯流排 540 頁控制器 550 η電晶體 560 位元線電壓補償器 110051.doc -79- 1300929 600 感應放大器 600’ 感應放大器 610 位元線電壓鉗 612 電晶體 620 第二電壓鉗 630 隔離閘極 631 節點 632 電晶體

640 預充電電路 642 pjt晶體 650 鑑別器電路/比較電路 652 電容器 654 p電晶體 65 6 p電晶體 657 節點 660 鎖存器 661 電晶體 662 電晶體 663 ρ電晶體 664 電晶體 666 ρ電晶體 668 η電晶體 1380 電晶體 1382 電容器 1384 電晶體 110051.doc -80-

Claims

1300929 十、申請專利範圍： 1. 一種用於讀取非揮發性儲存之方法，包含：使用一組一或多個讀取比較點來執行用於一組非揮發性儲存兀件之一讀取過程，該讀取過程提供一組讀取資料； ' 判定該讀取資料是否具有一或多個誤差，· 判定一誤差校正過程是否能夠校正該或該等誤差；若該誤差校正過程能夠校正該或該等誤差，則使用該誤差校正過程來校正該或該等誤差；及 X 若該誤-差校正過程不能夠校正該或該等誤差，則執行 -資料恢復過程，該資料恢復過程包含讀取與該一組非揮發性儲存元件相鄰之若干非揮發性儲存元件，基於盘該組非揮發性料元件相鄰之該等非揮發性儲存元件之 :::為該組非揮發性儲存元件之至少一子組調整該或 :咳取比n且使用所調整之該或該等讀取比較點 =執行對該組非揮發性儲存元件之另外—或多個讀取過 2 ·如請求項1之方法，其中：該組非揮發性儲存元件含有一資料頁；該組非揮發性儲存元件連接至一第一字線；件揮發性儲存元件相鄰之該等非揮發性儲存件連接至與該第一字線相鄰之一第二字線；且該誤差校正過程使用若干誤差校正碼。 3 ·如请求項1之方法，其中·· 110051.doc 1300929 該調整該或該等讀取比較點包含由一偏移電壓來改變一參考電壓。 4·如請求項1之方法，其中·· 該調整該或該等讀取比較點包含由一或一組偏移來改變一參考電壓；且該組偏移包含用於每一程式化資料狀態之一偏移。 5·如請求項1之方法，其中：該執行另外一或多個讀取過程包含執行多個讀取過耘，每一讀取過程均使用一預定偏移組之一不同偏移且頃取係在·所有該組非揮發性儲存元件上執行，每一偏移至少有-讀取過程，每—非揮發性儲存元件均提供來自與該偏移相關聯之該㈣取過程之—適#讀取過程之最終資料，該偏移係與該個別非揮發性儲存元件之一相鄰非揮發性儲存元件相關聯。 6 ·如請求項1之方法，盆中命纲敖分八正忒或該等讀取比較點及该執行另外一或多個讀取過程包含·· 曰第—讀取過程而不調整該或該㈣取比較點，具有處於—第—狀態之-相鄰非揮發性储存元件之一或多個非揮發性儲存元件之各結果；及執行-第二讀取過程並對該或該等讀取比較點進行一二：整/儲存具有處於—第二狀態之-相鄰非揮發牛之一或多個非揮發性館存元件之各結果。月求項1之方法，其中該調兮热一 w 门正4或该等讀取比較點及錢仃另外-或多個讀取過程包含·· 110051.doc 1300929 執行一第一讀取過程而不調整該或該等讀取比較點，且儲存具有處於一第一狀態之一相鄰非揮發性儲存元件之一或多個非揮發性儲存元件之各結果； ★執行一第二讀取過程並對該或該等讀取比較點進行一第一調整，且儲存具有處於—第二狀態之—相鄰性儲存元件之一或多個非揮發性儲存元件之各結果；X 外執行-第三讀取過程並對該或該等讀取比較點進行一 :::整株且储存具有處於—第三狀態之-相鄰非揮發存凡件之一或多個非揮發性健存元件之各結果；及執行—·第㈣㈣程並㈣或料絲比較點進行一件且儲存具有處於一第四狀態之-相鄰非揮發件之-或多個非揮發性儲存元件之各 8·如请求項1之方法，其中·· 該組非揮發性儲存元件連接至_第與該組非揮發性儲存元件相、、’，件連接至盥哕第一〜+ 之該專非揮發性儲存元〜弟一子線相鄰之_第二該第一字線及該第二字線為二系統之一邻八、有N個予線之一記憶體化；且其中一第N字線係按順序最後受程式為除該第N字線外程。寻子線執行該資料恢復過 9. 如請求項1之方法，進-步包含： =該資料恢復過程之各結果。 10. 如Μ未項丨之方法，其中： 110051.doc 1300929 4組非揮發性健存元件連接至一第一字線；且、、、非揮發性儲存元件連接至連續之位元線。 11·如請求項丨之方法，其中：、心且非揮發性儲存元件連接至—第—字線；且 .位=非揮發性儲存元件連接至-組位元線中之每隔- 12·如請求項1之方法，其中： “、且非揮發性儲存元件為快閃記憶體裝置。 13.如請求項1之方法，其中： 14如^非揮發性儲存元件為财仙快閃記憶體裝置。 14·如明未項丨之方法，其中： ::非揮發性儲存元件為多態快閃記憶。 15·如凊求項1之方法，其中：如：：非揮發性儲存元件包含若干浮動閘極。 16·如睛求項丨之方法，其中：該組非揮發性儲存區域。子疋件各包含用於儲存電荷之-介電 17 -種用於讀取非揮發性儲存之方法，包含：執仃對-組非揮發性儲過程包含使用R項取輕，该項取件中所储存之-组讀取資料在該組非揮發性儲存元判定該等讀取資且 + 正之-或多個誤差;及、犯藉由-誤差校正過程來校對。亥組非揮發性健存元件執行-f 110051.doc 1300929 含使用該等表考福+ ^ ^ 1 m之一組偏移以判定一校正讀取資料、、且该等偏移係其认 | 、土該組非揮發性儲存元件相鄰之個乃J儲存7〇件之壯, 擇。怒而對該組非揮發性儲存元件個別地選 18. 如請求項17之方法，其中：該組非揮發性儲存元件儲存一資料頁；該組非揮發性儲存元件連接至m且 ^等相鄰儲存元件連接至與該第—字線相鄰之一第二子綠。 19. 如請求項17之方法，其中：。該貝料恢復過程包含執行多個讀取過程，每一讀取過 :均使用該等偏移之-不同偏移且讀取係在所有該組非揮發性儲存元件上執彳千，> — 丁母一偏移至少有一讀取過程，母一非揮發性儲存元件於担# A二件均^供來自該等讀取過程之一適當讀取過程之最終資料。 20·如請求項π之方法，其中、甲該荨貝料恢復過程包含：執行一第-讀取過程而不使用一偏移，且健存具有處於第狀‘％之-相鄰非揮發性健存元件之該組中之〆或多個非揮發性儲存元件之各結果，· 使用一第一偏移來執行一篦一 T 弟一頃取過程，且儲存具有處於一苐二狀態之一相鄰# # —非揮發性儲存元件之該組中之一或多個非揮發性儲存元件之各結果；使用一第二偏移來執行一坌—a T 弟二碩取過程，且儲存具有處於一第三狀態之一相鄰非揮皁I f生儲存TG件之該組中之 110051.doc 1300929 一或多個非揮發性健存元件之各結果；及 ^用-第三偏移來執行_第四讀處於—第四肤態夕, 儿减仔兴肩 ^ 目鄰非揮發性儲存元件之該組中之 -或多個非揮發性儲存元件之各結果。 21·如請求項17之方法，其中·· 該組非揮發性儲存元體系統之-部分之_第_^“ _個子線之一記憶序最後受程式化， ·且線，其中一第Ν字線係按順過程為除該弟Ν字線外之所有該等字線執行該資料恢復 22.如請求項17之方法，進一步包含·· 報告該資料恢復過程之各結果。 2 3 ·如清求項17之方法，其中·· 該組非揮發性儲存元件為_靴閃記憶體裝置。 24.如請求項17之方法，其中·· 該組非揮發性儲存元件為多態快閃記憶體裝置。 25· —種非揮發性記憶體系統，包含：一組非揮發性儲存元件；及與該組非揮發性儲存元件連通之—或多個管理電路該或該等管理電路使用'组參考值來執行用於撞 :::::件之一讀取過程以判定館存於該組非揮= 定Χ-:該組讀取資料，該或該等管理電路能夠判 …取-貝料具有不能藉由一誤差校正過程來校正之— 或多個誤差’且若該誤差校正過程不能夠校正該或該等 110051.doc 1300929 誤差，則執行—資料恢復過程，該資料恢復過程包含讀取與該-組非揮錄儲存元件相鄰之若干非揮發性儲存 70件，且基於與該組非揮發性儲存元件相鄰之該等非揮發性儲存it件之讀取而調整該等參考值之至少—子組，且使用所㈣之該等參考值來執行對該組非揮發性儲存元件之另外一或多個讀取過程。 26.如請求項25之非揮發性記憶體系統，其中該調整該等參考值及該執行另外一或多個讀取過程包含： ^ 執盯夕個讀取過程，每一讀取過程均使用一預定偏移組之:不=偏移且讀取係在所有該組非揮發性儲存元件 /亍母偏移至少有一讀取過程，該組非揮發性儲存二，之至少-子組之每—者均透過與該偏移相關聯之該等讀取過程之-適當讀取過程提供最終"，該偏移係與該個別非揮發性儲存元件之一相鄰非揮發性儲存元件相關聯。 27·如請求項25之非揮發性考值及該執行另外一或記憶體系統，其中該調整該等參多個讀取過程包含：執仃一第一讀取過程而不調整該等參考值，且儲存具有處於一第一狀態之一相鄰非揮發性儲存元件之該組；之一或多個非揮發性儲存元件之各結果；及執打一第二讀取過程並對該等參考值進行一第一調整’且儲存具有處於—第二狀態之—相鄰非揮發性儲存几件之該組中之-或多個非揮發性儲存元件之各結果。 28·如請求項25之非揮發性記憶體系統，其中該調整°該等參 110051.doc 1300929 考值及該執行另外一或多個讀取過程包含·· 執行一第一讀取過程而不調整該等參考值，且儲存具有處於一第一狀態之一相鄰非揮發性儲存元件之該組中' 之一或多個非揮發性儲存元件之各結果；執行一第二讀取過程並對該等參考值進行一第一調整，且儲存具有處於一第二狀態之一相鄰非揮發性儲存元件之該組中之一或多個非揮發性儲存元件之各結果，· 執行一第三讀取過程並對該等參考值進行一第二調整，且儲存具有處於一第三狀態之一相鄰非揮發性儲存元件之該斑中之一或多個非揮發性儲存元件之各結果，· 及，執行一第四讀取過程並對該等參考值進行一第三調正，且儲存具有處於一第四狀態之一相鄰非揮發性儲存元件之該組中之一或多個非揮發性儲存元件之各結果。 29·如睛求項25之非揮發性記憶體系統，其中：該或該等管理電路包含一狀態機、一解碼器、感應電路及一控制器其中之一或多個； A組非揮發性儲存元件為_非揮發性儲存元件陣列之一部分’該_發性⑽元件陣列包含字線及位元線；該組非揮發性儲存元件連接至一第一字線；且〃 4、、且非揮發性儲存元件相鄰之該等非揮發性儲存元件連接至與該第一字線相鄰之一第二字線。 3 0·如明求項25之非揮發性記憶體系統，其中·· w亥組非揮發性儲存元件為NAND快閃記憶體裝置。 110051.doc 1300929 3 1 ·如睛求項25之非揮發性記憶體系統，其中·· 4、、且非揮發性儲存元件為多態快閃記憶體裴置。 32·如睛求項25之非揮發性記憶體系統，其中： /組非揮發性儲存元件之該等非揮發性儲存元件包含若干浮動閘極。 33. 如凊求項25之非揮發性記憶體系統，其中： β亥組非揮發性儲存元件之該等非揮發性儲存元件包含用於儲存電荷之若干介電區域。 34. -種用於讀取—組非揮發性儲存元件之方法，包含：對於該-等非揮發性儲存元件之至少一子組之每一非揮純儲存元件而言，基於—相鄰儲存元件中所儲存之一電荷位準而自一預定偏移組判定-偏移；及執㈣於該組非揮發性儲存元件之一組讀取過程，該組之每-讀取過程均使用該預定偏移組之—不同偏移且讀取係在^有該組非揮發性儲存元件上執行，每一偏移至少有-讀取過程，該組非揮發性儲存元件之至少该子組之每-者均透過與該偏移相關聯之該等讀取過程：― 適當讀取過程提供最終資料，該偏移係為該個別非性儲存元件所判定。 X 3 5.如請求項34之方法，其中·· 該組非揮發性儲存元件儲存一第一資料頁，·且該組非揮發性儲存元件連接至一第一字線。 3 6.如請求項34之方法，其中·· 該自一預定偏移組判定-偏移包含讀取該相鄰储存元 110051.doc 1300929 371 牛：：狀態且使該狀態與該組偏移相關聯。月求項34之方法，其中該組讀取過程包含： 2用:第—偏移來執行-第―絲過程，且處於一弟一狀離夕一 T/、另非揮發性儲存:件:各目::揮發性儲存元件之-或多個處::;第:!移來執行-第二讀取過程，且儲存具有㈣之一相鄰非揮發性儲存元件之-或多個非揮發性儲存元件之各結果；及戈夕個使用H移來執行—第三讀取過程，且儲存具有 ::-第二狀態之一相鄰非揮發性儲存元件之一或多個非揮發性儲存元件之各結果。 38· —種快閃記憶體系統，包含：使用-組位元線及字線以行及列排列之—組快閃記憶 -兀件纟共用行中之每一快閃記憶體元件均連接至，、用位7G線，在—共用列中之每_快閃記憶體元件均連接至一共用字線； …該、、且㊉閃€憶體元件連通之_或多個寫人控制電路，該或該等寫人控制電路同時程式化在所有該組位元線上連接至—特定字線之快閃記憶體it件；及與該等位元線連通以判定與沿個別位元線之兩個或兩個以上相鄰快閃記憶體元件其中之—者相關之一量的讀取電路’該等讀取電路基於—相鄰快閃記憶體元件中所 =存之:電荷位準而自-預定偏移組判定連接至該特定字線之每&閃記憶體π件之—偏移，該等讀取電路對 110051.doc 1300929 連接至該特定字線之該快閃記憶體元件執行一組讀取過私’每一讀取過程均使用該預定偏移組之一不同偏移，連接至該特定字線之該等快閃記憶體元件之至少一子組之每一者均透過與該偏移相關聯之該等讀取過程之一適當讀取過程提供最終資料，該偏移係為該個別快閃記憶體元件所判定。 39. 如請求項38之快閃記憶體系統，其中：該組快閃記憶體元件包含一區塊；且連接至該特定字線之該快閃記憶體元件儲存至少一# 一資料頁弟 40. 如請求項38之快閃記憶體系統，其中：每一偏移至少有一讀取過程。、 41·如請求項38之快閃記憶體系統，其中·· 快閃記憶體元件組為NAND快閃記憶體裝置。 42·如請求項38之快閃記憶體系統，其中： δ亥組快閃兄憶體元件為多態快閃記憶體裝置。 110051.doc 11