CN101136323A - 使用选择性蚀刻形成存储器的隔离结构的方法 - Google Patents
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Abstract
本发明提供一种选择性蚀刻方法，包括：混合聚合物与碳纳米管；应用该混合物至蚀刻目标层以形成碳纳米管－聚合物复合层；藉由图案化该碳纳米管－聚合物复合层以形成硬掩模，从而选择性暴露蚀刻目标层的一部分；以及选择性蚀刻经由该硬掩模所暴露的蚀刻目标层。该聚合物优选包括光致抗蚀剂。本发明还提供一种使用该选择性蚀刻法形成存储器的隔离结构的方法。
Description
技术领域
本发明涉及一种制造半导体器件的方法。更特别地，本发明涉及使用硬掩模(hard mask)的选择性蚀刻以及使用选择性蚀刻形成存储器的隔离结构的方法。
背景技术
随着设计规则的减少以及半导体器件的集成水平的增加，已经尝试通过减少光致抗蚀剂的损失来使图案更精细。例如，相较于光致抗蚀剂蚀刻掩模，已使用由具有优异的抗蚀刻性和高硬度的材料，例如氮化硅(Si3N4)或氮氧化硅(SiON)，制成的蚀刻掩模。也就是说，在蚀刻工艺中，已使用由具有比光致抗蚀剂掩模材料更高的抗蚀刻性的材料所构成的硬掩模。
由于蚀刻率的增加及光致抗蚀剂图案的细线宽的需求，已提出采用具有包括不同绝缘层的多层结构的硬掩模。特别地，为了简化具有复杂结构的带晶体管的器件例如NAND快闪存储器的蚀刻工艺，使用多层硬掩模以蚀刻出用于隔离每个单元中的器件的沟槽。
图1至3是示意性示出使用传统硬掩模的选择性蚀刻工艺的剖面图。
参考图1至3，非易失性器件例如快闪存储器包括晶体管，晶体管具有其中控制栅极层叠在电荷储存层或浮置栅极上的结构。依据电荷储存层的第一图案形成隔离在每个单元中的器件的器件隔离结构。也就是说，连续地实施第一图案化电荷储存层的选择性蚀刻工艺以及在该第一图案化期间所暴露的半导体基板上的沟槽蚀刻工艺，由此简化该工艺。就其本身而论，在选择性蚀刻多层蚀刻目标的尝试中，采用多层硬掩模结构。
更特别地，如图1所示，在半导体基板11上形成包括氧化层的穿隧介电层12。在穿隧介电层12上形成电荷储存层13(例如导电多晶硅层)。在电荷储存层13上形成用于选择性蚀刻电荷储存层13的硬掩模17。将更详细描述用以形成硬掩模17的工艺。首先，在电荷储存层13上形成垫层(padlayer)14。当通过化学机械抛光(CMP)平坦化器件隔离层时，垫层14用作抛光停止点。垫层14优选包括氮化硅层。
硬掩模17是形成在垫层14上的多层结构。硬掩模17可具有多层结构，其中连续层叠多个绝缘层，例如氧化硅层15和氮氧化硅层16，每层具有约800
的厚度。然后，在所得结构上形成用于选择性蚀刻的光致抗蚀剂图案18至约1700
的厚度。
如图1所示，光致抗蚀剂图案18用以在选择性蚀刻时作为蚀刻掩模，以图案化多层硬掩模17或先图案化电荷储存层13。如图2所示，硬掩模17用以在选择性蚀刻经由电荷储存层13的第一图案所暴露的半导体基板11的区域时作为蚀刻掩模。
如图3所示，多层硬掩模17用以在选择性蚀刻时作为蚀刻掩模，从而通过蚀刻暴露的半导体基板11而形成沟槽(trench)19。因此，硬掩模17包括具有不同蚀刻选择性的足够厚的多层绝缘层，从而硬掩模17可抵抗用于形成沟槽19的蚀刻步骤。在蚀刻时会有部分损失下面的氧化硅层15的风险。因此，考虑蚀刻残余物，必须充分确保下面的氧化硅层15的厚度。
为了在蚀刻时合意地用作蚀刻掩模以图案化多层厚硬掩模17，光致抗蚀剂图案18形成至足够大的厚度，同时考虑到蚀刻所造成的损害。在光致抗蚀剂图案18形成得过厚的情况下，变得难以精细地曝光和显影光致抗蚀剂图案18。此外，无法调整沟槽19和电荷储存层13的线宽至期望水平。结果，发生工艺裕度(process margin)的减小。此外，构成多层硬掩模17的每个绝缘层必须涉及沉积和蚀刻工艺，因而总体工艺复杂化。
因此，为了简化总体工艺和改善光致抗蚀剂的精细图案，需要发展一种能减小包括硬掩模17和光致抗蚀剂图案18的蚀刻掩模的总厚度的方法。
发明内容
依据一方面，本发明提供一种选择性蚀刻方法，包括：形成包括聚合物和碳纳米管的混合物；应用该混合物至蚀刻目标层，由此形成碳纳米管-聚合物复合层；藉由图案化该碳纳米管-聚合物复合层以形成硬掩模，藉此选择性暴露部分蚀刻目标层；及选择性蚀刻经该硬掩模暴露的蚀刻目标层。
依据另一方面，本发明提供一种使用选择性蚀刻方法隔离存储器的存储单元的方法，包括：形成穿隧介电层于半导体基板上；形成电荷储存层于该穿隧介电层上；形成垫层于该电荷储存层上；形成碳纳米管和聚合物的复合层于该垫层上作为硬掩模；顺序选择性蚀刻该垫层、该电荷储存层、该穿隧介电层、以及该半导体基板，其每个通过该硬掩模暴露，以形成依据该电荷储存层的图案布置的沟槽；形成绝缘层于该沟槽内，以便该绝缘层填充该沟槽；以及使该绝缘层经历平坦化，直到该垫层暴露到外为止，从而将所得结构隔离在每个存储单元中。
该聚合物优选包括光致抗蚀剂。
形成硬掩模的步骤优选包括曝光和显影该碳纳米管-聚合物复合层。
该聚合物可替代地包括有机抗反射涂层(ARC)。
该垫层优选包括氮化硅层。
该方法优选还包括在该垫层和该硬掩模之间的界面处形成具有比该氮化硅层的厚度小的厚度的氧化硅层作为次硬掩模。
该电荷储存层优选包括导电多晶硅层以储存藉由隧穿至该穿隧介电层中而注入的电子，从而形成快闪存储器的控制栅极。
本发明涉及能减小包括光致抗蚀剂图案和硬掩模的蚀刻掩模的总厚度的选择性蚀刻，以及使用该选择性蚀刻形成存储器的隔离结构的方法。
附图说明
图1至3是示意性示出使用传统硬掩模的选择性蚀刻工艺的剖面图；
图4至7是示意性示出依据本发明一实施例的使用硬掩模的选择性蚀刻、以及使用选择性蚀刻形成存储器的隔离结构的方法的剖面图。
具体实施方式
参考下面的范例和附图更详细地说明本发明。然而，这些范例是用于示例，而不是意欲限定本发明。这些范例意在向本领域技术人员描述本发明。
在一实施例中，本发明涉及用作硬掩模的碳纳米管-聚合物复合层。该碳纳米管-聚合物复合层通过混合碳纳米管和有机聚合物且将该混合物应用至半导体基板而形成。碳纳米管具有一微观结构，其中每个碳原子结合至三个相邻碳原子，以形成六角形环。以蜂巢结构布置的六角形环的片(sheet)卷成圆柱形管。这样的圆柱形管具有数纳米(nm)至数十纳米的直径及在约十至数千范围内的长度-直径比。
碳纳米管具有固有电属性。特别地，据报道碳纳米管在室温下表现出优良的化学抗性(chemical resistance)以及对热、机械和电应力的优异的抗性。基于这些优点，当相较于一般聚合材料例如光致抗蚀剂和有机抗反射涂层(ARC)时，碳纳米管具有对蚀刻等离子体、电子束等的优异抗性。相较于非结晶碳，碳纳米管显示出优越的热特性、高硬度、以及绝佳的抗蚀刻性。
碳纳米管的这些优越特性主要基于相邻碳原子之间的共价键。此外，碳纳米管展现显著绝佳的电导率。因此，对于发射热而言，它们比硅更有效率。由于此优点，碳纳米管防止暴露到光的聚合物(例如光致抗蚀剂)的变差。
本发明中有用的碳纳米管包括单壁碳纳米管、多壁碳纳米管、以及纳米管索(rope)。
在本发明一实施例中，通过使碳纳米管与光致抗蚀剂混合及涂抹该混合物至半导体基板以将碳纳米管用于硬掩模。光致抗蚀剂优选是用于KrF或ArF光源的光致抗蚀剂，或使用在用以制造半导体的光刻工艺中的抗蚀剂材料。可以使用有机树脂(例如用于抗反射涂层的有机ARC材料)或电子束抗蚀剂材料以取代该聚合物。
当光致抗蚀剂用作与碳纳米管混合的聚合物时，在光刻工艺(包括曝光和显影工艺)期间图案化碳纳米管-光致抗蚀剂复合层，因而有利地消除额外图案化工艺的必要性。当使用有机ARC材料取代光致抗蚀剂时，在有机ARC材料的图案化工艺期间图案化碳纳米管-ARC复合层，因而有利地消除额外图案化工艺的必要性。
相较于传统硬掩模，包括碳纳米管-光致抗蚀剂复合层的硬掩模具有高硬度和高强度。由于此理由，虽然应用该硬掩模至较小厚度，但是该硬掩模可有效地用作蚀刻掩模。结果，本发明的硬掩模可避免工艺裕度的减小，其是具有较大厚度的传统硬掩模的缺点。碳纳米管不直接结合至下面的膜，而是经由聚合层结合至下面的膜。因此，通过聚合层的移除，可容易地将碳纳米管移离下面的膜。
当通过有机溶剂(例如稀释剂(thinner))移除聚合层时，碳纳米管也可与聚合层一起移除。类似地，当藉由灰化移除聚合层(例如光致抗蚀剂层)时，亦可容易地使碳纳米管从下面的膜分离。结果，可容易地将由碳纳米管-光致抗蚀剂复合层制成的硬掩模从下面的膜移除。
图4至7是示意性示出依据本发明一实施例的使用硬掩模的选择性蚀刻的剖面图。例如，将更详细地示出应用该选择性蚀刻的形成NAND快闪存储器的器件隔离结构的工艺。
参考图4，在半导体基板110上形成穿隧介电层120，以允许快闪存储器中的电子穿隧。穿隧介电层120可优选包括氧化硅层。然后，在穿隧介电层120上形成电荷储存层130。电荷储存层130优选包括导电多晶硅层。
在电荷储存层130上形成用以决定抛光停止点的垫层140。垫层140优选包括氮化硅层。在垫层140上形成用作缓冲层或次(sub)硬掩模的氧化硅层150。氧化硅层150可具有比图1或2所示的更小的厚度。与传统情况相反，本发明避免了氧化硅层150的损失。因此，氧化硅层150可形成至与传统情况相比更小的厚度，因为没有预期损失需要考虑。
在氧化硅层150上形成由碳纳米管161和聚合基体(matrix)165的复合层160。聚合基体165由液态有机材料例如光致抗蚀剂或有机ARC制成。
使碳纳米管161与聚合基体165混合。为了简化硬掩模的图案化，聚合基体165优选包括光致抗蚀剂，从而可使用光刻工艺(包括曝光和显影工艺)来图案化复合层160。可以根据曝光中应用的光源(例如ArF、KrF或E束)改变光致抗蚀剂的类型。不管光致抗蚀剂的类型，复合层160的对蚀刻等离子体的抗性的改善主要由碳纳米管161所造成。
当碳纳米管161的相对量增加时，复合层160对化学、热、电和磨蚀应力的抗性提高了。此外，提升了发光效率和对电子束的抗性。考虑到工艺成本和曝光条件，可根据所实施的工艺选择光致抗蚀剂的相对量。
用于光致抗蚀剂的聚合基体165与碳纳米管161混合且将混合物应用至半导体基板110(如图4所示在氧化硅层150上)以形成碳纳米管-光致抗蚀剂复合层160。虽然未显示，但是在聚合基体165由有机树脂例如ARC制成的情况下，额外的光致抗蚀剂图案(未显示)必须涉及通过使用硬掩模来选择性蚀刻或图案化碳纳米管和有机树脂的复合层。因此，在光致抗蚀剂用作聚合基体165的情况下，可通过直接使用曝光和显影工艺来图案化复合层160。结果，可实现简化的工艺。
参考图5，图案化碳纳米管-光致抗蚀剂复合层160以形成硬掩模169。聚合基体165的使用能通过使用光刻工艺(包括曝光和显影工艺)来图案化出硬掩模169。
在图案化出硬掩模169后，使用硬掩模169作为蚀刻掩模，顺序蚀刻暴露的下面的膜(即蚀刻目标层)。结果，顺序形成包括氧化硅层图案159和垫图案149的次硬掩模。藉由顺序选择性蚀刻，形成电荷储存图案139。实施该选择性蚀刻直到下面的穿隧介电层120暴露到外为止。
与图5一起参考图6，使用硬掩模169，选择性蚀刻穿隧介电层120的暴露部分。然后，蚀刻半导体基板110的暴露部分，以在半导体基板110内形成沟槽119。沟槽119通过在电荷储存图案139的图案化中所涉及的选择性蚀刻来形成，因而依据电荷储存图案139自对准。沟槽119用于形成器件隔离结构例如浅沟槽隔离(STI)结构。器件隔离结构是在每个存储单元中布置包括电荷储存图案139的晶体管堆叠的位置。
在选择性蚀刻或图案化工艺中用作蚀刻掩模的硬掩模160对蚀刻等离子体和磨蚀具有优异的抗性(resistance)，因而消除了传统氮氧化硅(SiON)硬掩模的必要性。也就是说，可以从多层硬掩模省略一些层。例如，可省略SiON硬掩模。此省略的理由在于硬掩模160中所包括的碳纳米管在采用电子束或等离子体蚀刻时用作对电子或等离子体的阻障(barrier)，且因此可使用包含碳纳米管161的聚合光致抗蚀剂基体165作为硬掩模160。结果，硬掩模169根据碳纳米管161的含量允许较高的蚀刻比。
同时，通过碳纳米管161的加入，可减少蚀刻造成的光致抗蚀剂聚合基体165的损失量。当相较于传统光致抗蚀剂图案时，可实现蚀刻下面的蚀刻目标层(例如氧化硅层150、垫层140和电荷储存层130，见图4)所需的包含光致抗蚀剂聚合基体165的复合层160的厚度的减小。
因此，由于可以精确地曝光和显影包含光致抗蚀剂聚合基体165的复合层160，所以也可精确地控制硬掩模169的临界尺寸(CD)。结果，相较于传统技术，所得硬掩模169具有精细的临界尺寸(CD)。因此，电荷储存层图案139和沟槽119亦具有相应的较精细且更精心制作的(elaborate)临界尺寸(CD)。
此外，显著减少了硬掩模169的损失量，且因此亦可有效地抑制下面的氧化硅层140的损失量。因此，氧化硅层140可具有较小厚度。结果，可减少包括所有层的堆叠的高度(或厚度)，且复合层160亦可形成至较小厚度。
碳纳米管161被聚合基体165固定在硬掩模169中，因而与聚合基体165一起被移除。亦即，因为碳纳米管161不直接结合至下面的膜，所以它们可容易地与聚合基体165一起被移除。于是，当聚合基体165由光致抗蚀剂制成时，可容易地藉由移除光致抗蚀剂的工艺例如灰化或使用诸如稀释剂的溶剂的湿式剥离来移除硬掩模。
参考图7，在硬掩模169的移除之后，在沟槽119内沉积绝缘层170，以便绝缘层170填充沟槽119。使用垫层图案149作为抛光停止点，使所得结构经历化学机械抛光(CMP)平坦化且在每个存储器单元中被隔离。结果，形成器件隔离结构。然后，选择性移除垫层图案149。此外，可藉由在所得结构上形成层间介电膜(未显示)和控制栅极来制造快闪存储器。
如上所述，应用依据本发明的使用含碳纳米管的硬掩模的蚀刻技术，以形成快闪存储器的沟槽隔离结构。此外，还可以在较简单的蚀刻工艺例如蚀刻目标层的选择性蚀刻中利用本发明的使用硬掩模的选择性蚀刻方法。此外，藉由混合碳纳米管和不同于光致抗蚀剂的有机ARC，可修改该硬掩模，以防止在暴露到光时的散射反射且用作硬掩模。在此情况中，含碳纳米管的有机ARC层可通过硬掩模来被图案化，该硬掩模可通过使用光致抗蚀剂图案作为蚀刻掩模的选择性蚀刻工艺或图案化工艺形成。
从前面的描述可以显见，依据本发明，引入碳纳米管至硬掩模中允许蚀刻选择性的增加。结果，由于某些硬掩模层的省去或厚度减小，可减小多层硬掩模结构的总厚度。
因此，用于蚀刻该硬掩模的光致抗蚀剂图案可具有较小厚度。此外，因为硬掩模由光致抗蚀剂和碳纳米管的复合物制成，所以可使用曝光和显影工艺直接图案化该硬掩模而不需采用额外的光致抗蚀剂图案。另外，可藉由移除光致抗蚀剂图案的工艺移除硬掩模。因此，可使用简化的工艺。
此外，因为本发明的含碳纳米管的硬掩模允许总硬掩模结构和含碳纳米管的硬掩模具有较小厚度，所以可获得工艺裕度(特别地，曝光裕度(exposuremargin))的显著增加，以及因此的较精细图案。因此，当必须采用非常厚的硬掩模结构时，例如用于隔离快闪存储器的沟槽形成工艺，可有效地增加工艺裕度。
虽然已公开了本发明的较佳实施例以用于示例，但是本领域技术人员将意识到，各种修改、添加和替换是可行的，而不偏离所附权利要求定义的本发明的思想和范围。
本申请要求2006年9月1日提交的韩国专利申请No.10-2006-0084390的优先权，在此引入其全部内容作为参考。
Claims (11)
1.一种选择性蚀刻方法，包括：
形成包括聚合物和碳纳米管的混合物；
将该混合物应用于蚀刻目标层上，藉此形成碳纳米管-聚合物复合层；
藉由图案化该碳纳米管-聚合物复合层来形成硬掩模，藉此选择性暴露该蚀刻目标层的一部分；以及
选择性蚀刻经由该硬掩模暴露的该蚀刻目标层。
2.如权利要求1所述的选择性蚀刻方法，其中该聚合物包括光致抗蚀剂，且
所述形成硬掩模的步骤包括曝光和显影该碳纳米管-聚合物复合层。
3.如权利要求1所述的选择性蚀刻方法，其中该聚合物包括有机抗反射涂层ARC。
4.一种使用选择性蚀刻方法隔离存储器的存储单元的方法，包括：
形成穿隧介电层于半导体基板上；
形成电荷储存层于该穿隧介电层上；
形成垫层于该电荷储存层上；
形成碳纳米管和聚合物的复合层于该垫层上以作为硬掩模；
顺序选择性蚀刻该垫层、该电荷储存层、该穿隧介电层、以及该半导体基板，其每个通过该硬掩模被暴露，以形成依据该电荷储存层的所得图案布置的沟槽；
形成绝缘层于该沟槽内，从而用该绝缘层填充该沟槽；以及
平坦化该绝缘层，直到暴露该垫层为止，藉此隔离每个存储单元。
5.如权利要求4所述的方法，其中该聚合物包括光致抗蚀剂。
6.如权利要求4所述的方法，其中该聚合物包括有机抗反射涂层ARC材料。
7.如权利要求4所述的方法，其中该垫层包括氮化硅层，该方法还包括在该垫层与该硬掩模之间的界面处形成具有比该氮化硅层的厚度小的厚度的氧化硅层作为次硬掩模。
8.如权利要求4所述的方法，其中该电荷储存层包括能存储通过隧穿到该穿隧介电层中而注入的电子的导电多晶硅层，以形成快闪存储器的控制栅极。
9.一种使用选择性蚀刻法形成具有存储单元的存储器的隔离结构的方法，包括：
形成穿隧介电层于半导体基板上；
形成电荷储存层于该穿隧介电层上；
形成垫层于该电荷储存层上；
形成包括光致抗蚀剂和碳纳米管的混合物；
涂覆该混合物于该垫层上，藉此形成碳纳米管-光致抗蚀剂复合层；
曝光和显影该复合层，藉此形成复合层图案作为硬掩模；
顺序选择性蚀刻该垫层、该电荷储存层、该穿隧介电层、以及该半导体基板，其每个通过该硬掩模被暴露，以形成依据该电荷储存层的所得图案布置的沟槽；
形成绝缘层于该沟槽内，以使用该绝缘层填充该沟槽；以及
平坦化该绝缘层直到暴露该垫层为止，藉此隔离每个存储单元。
10.如权利要求9所述的方法，其中该垫层包括氮化硅层，该方法还包括在该垫层与该硬掩模之间的界面处形成具有比该氮化硅层的厚度小的厚度的氧化硅层作为次硬掩模。
11.如权利要求9所述的方法，其中该电荷储存层包括能存储通过隧穿到该穿隧介电层中而注入的电子的导电多晶硅层，以形成快闪存储器的控制栅极。
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