CN113363149B - 半导体器件的形成方法 - Google Patents
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Abstract
一种半导体器件的形成方法，包括：提供初始化结构，使电感耦合等离子体装置分别输出第一功率、第二功率和第三功率，以在光刻胶图案的侧壁、光刻胶图案的顶部、光刻胶图案之间的待刻蚀层上形成保护层；然后去除光刻胶图案的顶部、以及光刻胶图案之间的掩膜材料层上的保护层，以在光刻胶图案的两侧形成侧墙；并以侧墙为掩膜去除侧墙之间的部分掩膜材料层；重复依次输出第一功率、第二功率和第三功率，形成目标结构。采用上述方案，不会出现因工艺窗口较小而造成的最终形成的目标结构偏离预设的位置或者小于预设的尺寸的情况；且输出三种功率多次刻蚀能够避免目标结构厚度不均匀的情况。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体器件的形成方法。
背景技术
等离子体处理是半导体器件的制程中非常重要的技术。目前的等离子体产生源分为电感耦合等离子体(Inductively Coupled Plasma，ICP)和电容耦合等离子体(CapactivelyCoupled Plasma，CCP)。
而我们通常会利用CCP刻蚀形成栅极结构，利用ICP刻蚀形成鳍部。但不论采用CCP还是ICP进行脉冲刻蚀，都仅仅是输出一次功率就刻蚀形成栅极结构或者鳍部。在刻蚀的过程中，很容易受到杂质的影响，使得最终刻蚀形成的栅极结构或者鳍部不均匀，从而导致半导体器件的性能较差。此外，在刻蚀形成栅极结构或者鳍部的过程中，可能会出现掩膜层工艺窗口较小，从而导致刻蚀形成的栅极结构或者鳍部偏离预设的位置或者小于预设的尺寸，这都会对半导体器件的性能造成影响。
发明内容
本发明的目的在于解决现有技术中，利用CCP刻蚀形成栅极结构，利用ICP刻蚀形成鳍部时，因工艺窗口较小或者杂质的影响而造成的半导体器件的性能较差的问题。本发明提供了一种半导体器件的形成方法,其中，采用该半导体器件的形成方法形成的半导体器件，在形成栅极结构或鳍部的过程中，工艺窗口较大，且没有杂质的影响，半导体器件的性能更好。
为解决上述技术问题，本发明的实施方式公开了一种半导体器件的形成方法，包括：
提供待刻蚀层，所述待刻蚀层包括目标刻蚀层和位于所述目标刻蚀层上的掩膜材料层，在所述掩膜材料层上形成光刻胶图案；
使所述电感耦合等离子体装置输出第一功率，以在所述光刻胶图案的侧壁、所述光刻胶图案的顶部、所述光刻胶图案之间的所述待刻蚀层上形成保护层；
使所述电感耦合等离子体装置输出第二功率，以去除所述光刻胶图案的顶部、以及所述光刻胶图案之间的所述掩膜材料层上的所述保护层，以在所述光刻胶图案的两侧形成侧墙；
使所述电感耦合等离子体装置输出第三功率，以所述侧墙为掩膜去除所述侧墙之间的部分掩膜材料层；
使所述电感耦合等离子体装置多次重复依次输出所述第一功率、所述第二功率和所述第三功率，对所述掩膜材料层进行多次刻蚀，以形成掩膜层；
以所述掩膜层为掩膜，使所述电感耦合等离子体装置输出功率刻蚀所述目标刻蚀层，以形成目标结构。
可选的，所述第一功率包括第一源功率和第一偏置功率；且所述第一源功率大于所述第一偏置功率。
可选的，所述第一源功率为13.56M，所述第一偏置功率为0。
可选的，所述第二功率包括第二源功率和第二偏置功率；所述第二源功率小于所述第二偏置功率；且所述第一源功率大于所述第二源功率，第一偏置功率小于第二偏置功率。
可选的，所述第二源功率为6M，所述第二偏置功率为14M。
可选的，所述第三功率包括第三源功率和第三偏置功率；所述第三源功率等于所述第三偏置功率；且所述第三源功率小于所述第二源功率，第三偏置功率等于第一偏置功率。
可选的，所述第三源功率和所述第三偏置功率均为0。
可选的，使所述电感耦合等离子体装置输出第二功率，以去除所述光刻胶图案的顶部、以及所述光刻胶图案之间的所述掩膜材料层上的所述保护层的同时，还包括：去除所述光刻胶图案的间隙中的杂质。
可选的，所述电感耦合等离子体装置依次输出一次所述第一功率、所述第二功率和所述第三功率的时间的和为0.01S。
可选的，所述电感耦合等离子体装置的工作频率为100HZ。
可选的，形成所述掩膜层后，还包括移除所述光刻胶图案；
且以所述掩膜层为掩膜，使所述电感耦合等离子体装置输出功率刻蚀所述目标刻蚀层，包括：
使所述电感耦合等离子体装置多次重复依次输出所述第一功率、所述第二功率和所述第三功率，对所述目标刻蚀层进行多次刻蚀，以形成目标结构；
或使所述电感耦合等离子体装置输出恒定的第四功率，对所述目标刻蚀层进行多次刻蚀，以形成目标结构。
可选的，所述目标结构为鳍部或栅极结构。
可选的，所述掩膜材料层包括硬掩膜层和氧化层，且所述硬掩膜层位于所述氧化层与所述目标刻蚀层之间。
可选的，所述硬掩膜层的材料为氮化硅。
可选的，所述保护层为的材料为氮化硅。
可选的，所述保护层的厚度为0.5埃至5埃。
可选的，相邻的光刻胶图案之间的间隙的宽度为50埃至150埃。
可选的，所述目标刻蚀层的材料为硅。
本发明的有益效果在于：本发明提供的半导体器件的形成方法，采用电感耦合等离子体装置输出功率，对待刻蚀层进行刻蚀以形成目标结构，利用电感耦合等离子体装置对等离子体密度和离子能量控制较好的特点，能精确地控制刻蚀量；且通过输出第一功率与第二功率，在光刻胶图案的两侧形成侧墙，从而对光刻胶图案之间的工艺窗口进行调整，不会出现因工艺窗口较小而造成的最终形成的目标结构偏离预设的位置或者小于预设的尺寸的情况；此外，通过多次重复依次输出第一功率、第二功率和第三功率，避免了因只进行一次刻蚀而造成的目标结构厚度不均匀的情况。由此，半导体器件的性能更好。
附图说明
图1至图3是一种半导体器件的形成方法的结构示意图；
图4至图6是另一种半导体器件的形成方法的结构示意图；
图7是本发明实施例提供的半导体器件的形成方法流程图；
图8至图11是与本发明实施例提供的半导体器件的形成方法对应的结构示意图；
图12是与图8至图11对应的输出功率的示意图；
图13至图14是与本发明实施例提供的半导体器件的形成方法对应的另一结构示意图。
附图标记：
1.待刻蚀层；11.目标刻蚀层；12.掩膜材料层；121.硬掩膜层；122.氧化层；2.光刻胶图案；3.保护层；4.侧墙；5.掩膜层；6.目标结构；7.杂质。
具体实施方式
以下由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。虽然本发明的描述将结合较佳实施例一起介绍，但这并不代表此发明的特征仅限于该实施方式。恰恰相反，结合实施方式作发明介绍的目的是为了覆盖基于本发明的权利要求而有可能延伸出的其它选择或改造。为了提供对本发明的深度了解，以下描述中将包含许多具体的细节。本发明也可以不使用这些细节实施。此外，为了避免混乱或模糊本发明的重点，有些具体细节将在描述中被省略。需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
应注意的是，在本说明书中，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本实施例的描述中，需要说明的是，术语“上”、“下”、“内”、“底”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
在本实施例的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实施例中的具体含义。
正如背景技术所述，现有技术中，在刻蚀形成栅极结构或者鳍部的过程中，可能会出现掩膜层工艺窗口较小，从而导致刻蚀形成的栅极结构或者鳍部偏离预设的位置或者小于预设的尺寸，这会对半导体器件的性能造成影响。
具体的，图1至图3示出了一种半导体器件的形成方法的结构示意图。该半导体器件的形成方法主要是通过ICP装置刻蚀形成鳍部的。首先如图1所示，提供待刻蚀层1，在该待刻蚀层1上形成有掩膜层5，其中掩膜层5包括氮化硅层和氧化层，且氮化硅层位于氧化层与待刻蚀层1之间。然后如图2所示，使用电感耦合等离子体装置进行第一次功率输出，以利用原子层沉积法(ALD)在掩膜层5的侧壁和顶部，以及掩膜层5之间的待刻蚀层1上形成由氧化物构成的保护层3。最后参考图3，使用该电感耦合等离子体装置进行第二次功率输出，经由保护层3刻蚀待刻蚀层1以形成鳍部。
其中，电感耦合等离子体第一次输出的功率包括第一源功率和第一偏置功率，当形成保护层3时，第一源功率为13.56M，第一偏置功率为0M；第二次输出的功率包括第二源功率和第二偏置功率,当刻蚀形成鳍部时，第二源功率为0M，第二偏置功率为13.56M。
但是，这种只进行一次刻蚀的方法，刻蚀量难以控制，很容易出现如图3所示的刻蚀形成的鳍部之间的沟槽深浅不一的情况。并且，当刻蚀的工艺窗口较小时，会出现刻蚀形成的栅极结构或者鳍部偏离预设的位置或者小于预设的尺寸的问题。这都会严重影响半导体器件的性能。
而另一种半导体器件的形成方法的结构示意图如图4至图6所示。该半导体器件的形成方法主要是通过CCP装置刻蚀形成掩膜层和栅极结构的。首先如图4所示，提供待刻蚀层1，该待刻蚀层1包括目标刻蚀层11和位于目标刻蚀层11上方的掩膜材料层12。且在掩膜材料层12上形成有光刻胶图案2。然后如图5所示，使用电容耦合等离子体装置进行第一次功率输出，以利用原子层沉积法在光刻胶图案2的侧壁和顶部，以及光刻胶图案2之间的掩膜材料层12上形成由碳化硅构成的保护层3。接下来如图6所示，使用该电容耦合等离子体装置进行第二次功率输出，并经由保护层3刻蚀掩膜材料层12和目标刻蚀层11，以形成掩膜层5和栅极结构。
其中，电容耦合等离子体第一输出的功率包括第一源功率和第一偏置功率，当形成保护层3时，第一源功率为0M，第一偏置功率为13.56M；第二次输出的功率包括第二源功率和第二偏置功率,当刻蚀形成掩膜层和栅极结构时，第二源功率为13.56M，第二偏置功率为0M。
由于采用了一次刻蚀的方法，刻蚀量难以控制，尤其是在刻蚀的时候，保护层3之间的杂质7会影响刻蚀速率，很容易出现如图6所示的刻蚀形成的栅极结构之间的沟槽深浅不一的情况。并且，当刻蚀的工艺窗口较小时，会出现刻蚀形成的栅极结构或者鳍部偏离预设的位置或者小于预设的尺寸的问题。这都会严重影响半导体器件的性能。
为避免上述问题，本发明的实施例提供一种半导体器件的形成方法。具体的，如图7所示，本实施例提供的半导体器件的形成方法包括如下步骤：
步骤S1：提供待刻蚀层，待刻蚀层包括目标刻蚀层和位于目标刻蚀层上的掩膜材料层，在掩膜材料层上形成光刻胶图案；
步骤S2：使电感耦合等离子体装置输出第一功率，以在光刻胶图案的侧壁、光刻胶图案的顶部、光刻胶图案之间的待刻蚀层上形成保护层；
步骤S3：使电感耦合等离子体装置输出第二功率，以去除光刻胶图案的顶部、以及光刻胶图案之间的掩膜材料层上的保护层，以在光刻胶图案的两侧形成侧墙；
步骤S4：使电感耦合等离子体装置输出第三功率，以侧墙为掩膜去除侧墙之间的部分掩膜材料层；
步骤S5：使电感耦合等离子体装置多次重复依次输出第一功率、第二功率和第三功率，对掩膜材料层进行多次刻蚀，以形成掩膜层；
步骤S6：以掩膜层为掩膜，使电感耦合等离子体装置输出功率刻蚀目标刻蚀层，以形成目标结构。
采用上述方案形成的半导体器件，不会出现因工艺窗口较小而造成的最终形成的目标结构偏离预设的位置或者小于预设的尺寸的情况；同时能够避免了因只进行一次刻蚀而造成的目标结构厚度不均匀的情况。半导体器件的性能更好。
具体的，下面结合附图8至14具体描述本实施例提供的半导体器件的形成方法。
首先，如图8所示，形成初始结构。具体的，提供待刻蚀层1，待刻蚀层1包括目标刻蚀层11和位于目标刻蚀层11上的掩膜材料层12，在掩膜材料层12上形成光刻胶图案2。
优选的，本实施例中，目标刻蚀层11的材料为硅。当然，本实施例中待刻蚀层11的材料也可以是锗、锗化硅等其他材料，本实施例在此不一一列举。
还需要理解的是，本实施例中所描述的待刻蚀层1可以是半导体衬底，或者半导体衬底和位于其上的浅沟槽隔离层，或者其他结构，在此不再限定。
优选的，本实施例中，掩膜材料层12包括硬掩膜层121和氧化层122，且硬掩膜层121位于氧化层122与目标刻蚀层11之间。
更进一步，硬掩膜层121的材料为氮化硅。
需要说明的是，本实施例仅仅是示意性地沉积了硬掩膜层121和氧化层122作为掩膜材料层12，实际上，掩膜材料层12还可以包括其他材料层，或者仅仅包括一层硬掩膜层，本实施例对此不做具体限定。
需要说明的是，本实施例中，为保证工艺窗口的大小不会过小，从而使得刻蚀形成的目标结构6尺寸较大，从而使得半导体器件的关键尺寸较大；同时也为了防止工艺窗口过大，刻蚀形成的目标结构6会与预设位置发生偏移的问题，本实施例中，相邻的光刻胶图案2之间的间隙的宽度为50埃至150埃。
具体的，相邻的光刻胶图案2之间的间隙的宽度可以是50埃、70埃、90埃、110埃、130埃、150埃，或者是其他任何数值，本领域技术人员可以根据实际情况进行确定，本实施例对此不做限制。
光刻胶图案2的材料可以是常见的材料，例如含硅的树脂材料，本实施例对此不做具体限定。
然后，如图9和图12所示，使电感耦合等离子体装置输出第一功率，以在光刻胶图案2的侧壁、光刻胶图案2的顶部、光刻胶图案2之间的待刻蚀层1上形成保护层3。
具体的，本实施例中，第一功率包括第一源功率和第一偏置功率；且第一源功率大于第一偏置功率。
更具体的，第一源功率为13.56M，第一偏置功率为0。
其中，第一源功率的功率数值是指图12中，位于上方最左侧的功率值，第一偏置功率的功率数值是指图12中，位于下方最左侧的功率值，且第一源功率与第一偏置功率是一一对应的关系，其输出的时间长度相等。
优选的，保护层3为的材料为氮化硅。需要说明的是，本实施例中的保护层3还可以为其他材料，例如氧化物等，本实施例对此不做具体限定。
更进一步，保护层3的厚度为0.5埃至5埃。也就是说，保护层3在水平方向上的宽度，以及在掩膜材料层12上沉积的厚度为0.5埃至5埃，具体可以是0.5埃、1埃、1.5埃、2埃、2.5埃、3埃、3.5埃、4埃、4.5埃、5埃或者其他厚度。本实施例对此不做具体限定。
然后，如图10和图12所示，使电感耦合等离子体装置输出第二功率，以去除光刻胶图案2的顶部、以及光刻胶图案2之间的掩膜材料层12上的保护层3，以在光刻胶图案2的两侧形成侧墙4。
具体的，继续参考图12，本实施例中，第二功率包括第二源功率和第二偏置功率；第二源功率小于第二偏置功率；且第一源功率大于第二源功率，第一偏置功率小于第二偏置功率。
第二源功率的功率数值是指图12中上方中间段表示的功率值，第二偏置功率的功率数值是指图12中下方中间段表示的功率值。且第二源功率与第二偏置功率是一一对应的关系，其输出的时间长度相等。
需要说明的是，在形成保护层3的时候，会有杂质7沉积在保护层3之间的位置。因此，本实施例中，使电感耦合等离子体装置输出第二功率，以去除光刻胶图案2的顶部、以及光刻胶图案2之间的掩膜材料层12上的保护层3的同时，还包括：去除光刻胶图案2的间隙中的杂质7。
经过此步骤将光刻胶图案2的间隙中的杂质7移除之后，杂质7不会对刻蚀的速率造成影响，进而不会使得刻蚀形成的目标结构6出现厚度不均匀的情况。
更具体的，第二源功率为6M，第二偏置功率为14M。当然，本实施例仅仅是示意性地列举了第二源功率和第二偏置功率的功率值，事实上，第二源功率和第二偏置功率还可以是其他数值，只要第二源功率的数值大于第三源功率且小于第一源功率，第二偏置功率的数值大于第一偏置功率和第三偏置功率的数值即可。
接下来，如图11和图12所示，使电感耦合等离子体装置输出第三功率，以侧墙4为掩膜去除侧墙4之间的部分掩膜材料层12。
具体的，本实施例中，第三功率包括第三源功率和第三偏置功率；第三源功率等于第三偏置功率；且第三源功率小于第二源功率，第三偏置功率等于第一偏置功率。
第三源功率的功率数值是指图12中上方最右边表示的功率值，第三偏置功率的功率数值是指图12中下方中最右边表示的功率值。且第三源功率与第三偏置功率是一一对应的关系，其输出的时间长度相等。
更具体的，第三源功率和第三偏置功率为0。
然后，参考图13，重复上述步骤。即使电感耦合等离子体装置多次重复依次输出第一功率、第二功率和第三功率，对掩膜材料层12进行多次刻蚀，以形成掩膜层5。
由于采用了输出三种功率(第一功率、第二功率、第三功率)来刻蚀，可以控制每次的刻蚀量。重复依次输出第一功率、第二功率和第三功率进行刻蚀，少量多次，可以有效地控制最终形成的目标结构的厚度的一致性。
具体的，电感耦合等离子体装置依次输出一次第一功率、第二功率和第三功率的时间为0.01S。事实上，本实施例仅仅是是示意性地列举了输出一次第一功率、第二功率和第三功率的时间。其还可以是约等于0.01S的其他时间，如0.008S、0.012S等，本实施例对此不做具体限定。
更具体的，电感耦合等离子体装置的工作频率为100HZ。本领域技术人员还可以根据具体需要选择电感耦合等离子体装置的工作频率，本实施例对此不做具体限定。
需要说明的是，本实施例中，形成掩膜层5后，还包括移除光刻胶图案2。且移除光刻胶图案2的方法优选为干法刻蚀。
进一步地，以掩膜层5为掩膜，使电感耦合等离子体装置输出功率刻蚀目标刻蚀层11，包括：
使电感耦合等离子体装置多次重复依次输出第一功率、第二功率和第三功率，对目标刻蚀层11进行多次刻蚀，以形成目标结构6；
或使电感耦合等离子体装置输出恒定的第四功率，对目标刻蚀层11进行多次刻蚀，以形成目标结构6。
也就是说，使电感耦合等离子体装置输出功率刻蚀目标刻蚀层11以形成目标结构6可以有两种方式：
第一种，多次重复依次输出第一功率、第二功率和第三功率，以对目标刻蚀层11进行循环刻蚀，最终形成目标结构6。
第二种，仅仅输出一个恒定的第四功率，持续以第四功率对目标刻蚀层11进行多次刻蚀。
最后，参考图14，以掩膜层5为掩膜，使电感耦合等离子体装置输出功率刻蚀目标刻蚀层11，以形成目标结构6。
具体的，本实施例中，目标结构6为鳍部或栅极结构。
采用上述方案，采用电感耦合等离子体装置输出功率，对待刻蚀层进行刻蚀以形成目标结构，利用电感耦合等离子体装置对等离子体密度和离子能量控制较好的特点，能精确地控制刻蚀量；且通过输出第一功率与第二功率，在光刻胶图案的两侧形成侧墙，从而对光刻胶图案之间的工艺窗口进行调整，不会出现因工艺窗口较小而造成的最终形成的目标结构偏离预设的位置或者小于预设的尺寸的情况；此外，通过多次重复依次输出第一功率、第二功率和第三功率，避免了因只进行一次刻蚀而造成的目标结构厚度不均匀的情况。由此，半导体器件的性能更好。虽然通过参照本发明的某些优选实施方式，已经对本发明进行了图示和描述，但本领域的普通技术人员应该明白，以上内容是结合具体的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。本领域技术人员可以在形式上和细节上对其作各种改变，包括做出若干简单推演或替换，而不偏离本发明的精神。
Claims (18)
1.一种半导体器件的形成方法，其特征在于，包括：
提供待刻蚀层，所述待刻蚀层包括目标刻蚀层和位于所述目标刻蚀层上的掩膜材料层，在所述掩膜材料层上形成光刻胶图案；
使电感耦合等离子体装置输出第一功率，以在所述光刻胶图案的侧壁、所述光刻胶图案的顶部、所述光刻胶图案之间的所述待刻蚀层上形成保护层；
使所述电感耦合等离子体装置输出第二功率，以去除所述光刻胶图案的顶部、以及所述光刻胶图案之间的所述掩膜材料层上的所述保护层，以在所述光刻胶图案的两侧形成侧墙；
使所述电感耦合等离子体装置输出第三功率，以所述侧墙为掩膜去除所述侧墙之间的部分掩膜材料层；
使所述电感耦合等离子体装置多次重复依次输出所述第一功率、所述第二功率和所述第三功率，对所述掩膜材料层进行多次刻蚀，以形成掩膜层；
以所述掩膜层为掩膜，使所述电感耦合等离子体装置输出功率刻蚀所述目标刻蚀层，以形成目标结构。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一功率包括第一源功率和第一偏置功率；且所述第一源功率大于所述第一偏置功率。
3.如权利要求2所述的半导体器件的形成方法，其特征在于，所述第一源功率为13.56M，所述第一偏置功率为0。
4.如权利要求2所述的半导体器件的形成方法，其特征在于，所述第二功率包括第二源功率和第二偏置功率；所述第二源功率小于所述第二偏置功率；且所述第一源功率大于所述第二源功率，所述第一偏置功率小于所述第二偏置功率。
5.如权利要求4所述的半导体器件的形成方法，其特征在于，所述第二源功率为6M，所述第二偏置功率为14M。
6.如权利要求4所述的半导体器件的形成方法，其特征在于，所述第三功率包括第三源功率和第三偏置功率；所述第三源功率等于所述第三偏置功率；且所述第三源功率小于所述第二源功率，第三偏置功率等于第一偏置功率。
7.如权利要求6所述的半导体器件的形成方法，其特征在于，所述第三源功率和所述第三偏置功率均为0。
8.如权利要求1所述的半导体器件的形成方法，其特征在于，使所述电感耦合等离子体装置输出第二功率，以去除所述光刻胶图案的顶部、以及所述光刻胶图案之间的所述掩膜材料层上的所述保护层的同时，还包括：去除所述光刻胶图案的间隙中的杂质。
9.如权利要求1-7任一项所述的半导体器件的形成方法，其特征在于，所述电感耦合等离子体装置依次输出一次所述第一功率、所述第二功率和所述第三功率的时间的和为0.01S。
10.如权利要求1-7任一项所述的半导体器件的形成方法，其特征在于，所述电感耦合等离子体装置的工作频率为100HZ。
11.如权利要求1-7任一项所述的半导体器件的形成方法，其特征在于，形成所述掩膜层后，还包括移除所述光刻胶图案；
且以所述掩膜层为掩膜，使所述电感耦合等离子体装置输出功率刻蚀所述目标刻蚀层，包括：
使所述电感耦合等离子体装置多次重复依次输出所述第一功率、所述第二功率和所述第三功率，对所述目标刻蚀层进行多次刻蚀，以形成所述目标结构；
或使所述电感耦合等离子体装置输出恒定的第四功率，对所述目标刻蚀层进行多次刻蚀，以形成所述目标结构。
12.如权利要求1-7任一项所述的半导体器件的形成方法，其特征在于，所述目标结构为鳍部或栅极结构。
13.如权利要求1-7任一项所述的半导体器件的形成方法，其特征在于，所述掩膜材料层包括硬掩膜层和氧化层，且所述硬掩膜层位于所述氧化层与所述目标刻蚀层之间。
14.如权利要求13所述的半导体器件的形成方法，其特征在于，所述硬掩膜层的材料为氮化硅。
15.如权利要求1-7任一项所述的半导体器件的形成方法，其特征在于，所述保护层为的材料为氮化硅。
16.如权利要求1-7任一项所述的半导体器件的形成方法，其特征在于，所述保护层的厚度为0.5埃至5埃。
17.如权利要求1-7任一项所述的半导体器件的形成方法，其特征在于，相邻的光刻胶图案之间的间隙的宽度为50埃至150埃。
18.如权利要求1所述的半导体器件的形成方法，其特征在于，所述目标刻蚀层的材料为硅。
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