KR20180058993A - 반도체 소자의 패턴 형성 방법 - Google Patents

반도체 소자의 패턴 형성 방법 Download PDF

Info

Publication number
KR20180058993A
KR20180058993A KR1020160158048A KR20160158048A KR20180058993A KR 20180058993 A KR20180058993 A KR 20180058993A KR 1020160158048 A KR1020160158048 A KR 1020160158048A KR 20160158048 A KR20160158048 A KR 20160158048A KR 20180058993 A KR20180058993 A KR 20180058993A
Authority
KR
South Korea
Prior art keywords
hard mask
pattern
forming
carbon isotope
etching
Prior art date
Application number
KR1020160158048A
Other languages
English (en)
Inventor
강율
박경실
최윤석
김부득
김예환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160158048A priority Critical patent/KR20180058993A/ko
Priority to US15/686,578 priority patent/US10236185B2/en
Publication of KR20180058993A publication Critical patent/KR20180058993A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0002—Lithographic processes using patterning methods other than those involving the exposure to radiation, e.g. by stamping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02115—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material being carbon, e.g. alpha-C, diamond or hydrogen doped carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B05—SPRAYING OR ATOMISING IN GENERAL; APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D—PROCESSES FOR APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D1/00—Processes for applying liquids or other fluent materials
    • B05D1/002—Processes for applying liquids or other fluent materials the substrate being rotated
    • B05D1/005—Spin coating
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B05—SPRAYING OR ATOMISING IN GENERAL; APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D—PROCESSES FOR APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D3/00—Pretreatment of surfaces to which liquids or other fluent materials are to be applied; After-treatment of applied coatings, e.g. intermediate treating of an applied coating preparatory to subsequent applications of liquids or other fluent materials
    • B05D3/02—Pretreatment of surfaces to which liquids or other fluent materials are to be applied; After-treatment of applied coatings, e.g. intermediate treating of an applied coating preparatory to subsequent applications of liquids or other fluent materials by baking
    • B05D3/0254—After-treatment
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B05—SPRAYING OR ATOMISING IN GENERAL; APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D—PROCESSES FOR APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D3/00—Pretreatment of surfaces to which liquids or other fluent materials are to be applied; After-treatment of applied coatings, e.g. intermediate treating of an applied coating preparatory to subsequent applications of liquids or other fluent materials
    • B05D3/02—Pretreatment of surfaces to which liquids or other fluent materials are to be applied; After-treatment of applied coatings, e.g. intermediate treating of an applied coating preparatory to subsequent applications of liquids or other fluent materials by baking
    • B05D3/0254—After-treatment
    • B05D3/0272—After-treatment with ovens
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명의 기술적 사상에 의한 반도체 소자의 패턴 형성 방법은, 탄소 동소체, SOH(Spin-On Hardmask) 재료, 방향족 고리 함유 중합체, 및 용매를 포함하는 하드 마스크 조성물을 준비하는 단계, 피식각막 상에 하드 마스크 조성물을 도포하는 단계, 도포된 하드 마스크 조성물을 열처리하여 하드 마스크를 형성하는 단계, 하드 마스크 상에 포토레지스트 패턴을 형성하는 단계, 포토레지스트 패턴을 식각 마스크로 하드 마스크를 식각하여, 하드 마스크 패턴을 형성하는 단계, 및 하드 마스크 패턴을 식각 마스크로 피식각막을 식각하여, 피식각 패턴을 형성하는 단계를 포함한다.

Description

반도체 소자의 패턴 형성 방법{Method of forming patterns for semiconductor device}
본 발명의 기술적 사상은 반도체 소자의 패턴 형성 방법에 관한 것으로서, 더욱 상세하게는, 탄소 동소체 및 SOH(Spin-On Hardmask) 재료를 포함하는 하드 마스크 조성물을 사용하는 반도체 소자의 패턴 형성 방법에 관한 것이다.
고도로 집적화된 집적 회로를 포함하는 반도체 소자의 제조 공정에서, 미세 패터닝을 위하여 다양한 포토리소그래피 기술 및 패터닝 기술이 제안되었다. 반도체 소자가 점차 고집적화되고, 디자인 룰이 점차 감소됨에 따라, 일반적인 포토리소그래피 기술만으로는 원하는 프로파일을 갖는 미세 패턴을 형성하기가 어렵다. 이에 따라, 피식각막과 포토레지스트 패턴 사이에 하드 마스크를 형성하여 미세 패턴을 형성하는 방법을 사용할 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 식각 내성이 우수한 하드 마스크 조성물을 사용하여 미세 패턴을 형성할 수 있는 반도체 소자의 패턴 형성 방법을 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 패턴 형성 방법은, 탄소 동소체, SOH(Spin-On Hardmask) 재료, 방향족 고리 함유 중합체, 및 용매를 포함하는 하드 마스크 조성물을 준비하는 단계; 피식각막 상에 상기 하드 마스크 조성물을 도포하는 단계; 도포된 상기 하드 마스크 조성물을 열처리하여 하드 마스크를 형성하는 단계; 상기 하드 마스크 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각 마스크로 상기 하드 마스크를 식각하여, 하드 마스크 패턴을 형성하는 단계; 및 상기 하드 마스크 패턴을 식각 마스크로 상기 피식각막을 식각하여, 피식각 패턴을 형성하는 단계;를 포함한다.
본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 패턴 형성 방법은, 기판 상에 요철 패턴을 포함하는 피식각막을 형성하는 단계; 상기 피식각막 상에 탄소 동소체, SOH 재료, 방향족 고리 함유 중합체, 및 용매를 포함하는 하드 마스크 조성물을 도포하는 단계; 도포된 상기 하드 마스크 조성물을 열처리하여 하드 마스크를 형성하는 단계; 상기 하드 마스크 상에 반사 방지막 및 포토레지스트 패턴을 순차적으로 형성하는 단계; 및 상기 포토레지스트 패턴을 식각 마스크로 상기 반사 방지막 및 상기 하드 마스크를 식각하여, 하드 마스크 패턴을 형성하는 단계;를 포함한다.
본 발명의 기술적 사상에 따른 반도체 소자의 패턴 형성 방법은, 식각 내성이 우수한 하드 마스크 조성물을 사용함으로써, 고집적화된 반도체 소자의 미세 패턴을 용이하게 구현할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 순서도이다.
도 2는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 순서도이다.
도 3 내지 도 8은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 나타내는 단면도들이다.
도 9 내지 도 11은 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 나타내는 단면도들이다.
도 12는 본 발명의 기술적 사상에 의한 반도체 소자의 패턴 형성 방법을 이용하여 구현 가능한 집적 회로 소자의 예시적인 평면 레이아웃이다.
도 13 내지 도 18은 본 발명의 기술적 사상에 의한 반도체 소자의 패턴 형성 방법을 이용하여 집적 회로 소자를 제조하는 방법을 구체적인 예를 들어 설명하기 위하여 공정 순서에 따라 나타내는 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 순서도이다.
도 1을 참조하면, 탄소 동소체, SOH(Spin-On Hardmask) 재료, 방향족 고리 함유 중합체, 및 용매를 포함하는 하드 마스크 조성물을 준비하는 S11 단계, 피식각막 상에 상기 하드 마스크 조성물을 도포하는 S21 단계, 도포된 상기 하드 마스크 조성물을 열처리하여 하드 마스크를 형성하는 S31 단계, 상기 하드 마스크 상에 포토레지스트 패턴을 형성하는 S41 단계, 상기 포토레지스트 패턴을 식각 마스크로 상기 하드 마스크를 식각하여 하드 마스크 패턴을 형성하는 S51 단계, 및 상기 하드 마스크 패턴을 식각 마스크로 상기 피식각막을 식각하여 피식각 패턴을 형성하는 S61 단계를 순차적으로 나타낸다.
S11 단계에서, 하드 마스크 조성물을 구성하는 각각의 재료를 보다 자세히 살펴보면 다음과 같다.
탄소 동소체는 풀러렌, 탄소나노튜브, 그래핀, 카본 블랙, 또는 이들의 조합을 포함할 수 있다. 상기 탄소 동소체는 평균 직경이 1 내지 50㎚이고, 평균 길이가 100 내지 300㎚이고, 금속 불순물 함량이 100ppm 이하가 되도록 제조될 수 있다. 탄소 동소체는 단일벽 구조, 이중벽 구조, 다중벽 구조 또는 이들의 조합을 포함하는 것일 수 있다. 예를 들어, 탄소나노튜브의 경우, 소정의 길이로 성장된 탄소나노튜브를 원하는 길이를 갖도록 절단하여 사용할 수 있다.
SOH 재료는 총 중량을 기준으로 약 85 내지 99중량%의 탄소 함량을 가지는 유기 화합물로 이루어질 수 있다. 상기 유기 화합물은 페닐, 벤젠, 또는 나프탈렌과 같은 방향족 환을 포함하는 탄화수소 화합물 또는 그 유도체로 이루어질 수 있다. 또는 상기 SOH 재료는 플루오린(fluorine) 계열의 단량체 또는 플루오린, 피렌(pyrene) 및 사이클로헥산(cyclohexane) 계열의 단량체를 열산 발생제의 존재하에서 중합한다. 그 후, 생성된 침전물을 여과, 세척 및 진공 건조하여 수득할 수 있다.
방향족 고리 함유 중합체는 소정 파장 영역의 빛을 흡수할 수 있는 방향족 고리를 구조 내에 포함할 수 있다. 여기서 소정 파장 영역의 빛은, 예를 들어, 약 193nm 또는 243nm의 단파장 영역일 수 있다. 상기 방향족 고리 함유 중합체의 중량 평균 분자량은 약 2,000 내지 30,000일 수 있다. 상기 범위의 중량 평균 분자량을 가짐으로써 용해성을 확보할 수 있다.
용매는 상기 탄소 동소체, 상기 SOH 재료, 및 상기 방향족 고리 함유 중합체에 대한 충분한 용해성 및 분산성을 가지는 것이라면 특별히 한정되지 않으나, 예를 들어, 프로필렌 글리콜 모노메틸 에테르 아세테이트(PGMEA), 프로필렌 글리콜 모노메틸 에테르(PGME), 사이클로헥사논, 및 에틸락테이트 중에서 선택된 적어도 하나를 포함하는 것을 사용할 수 있다. 상기 용매는 상기 탄소 동소체, 상기 SOH 재료, 및 상기 방향족 고리 함유 중합체를 제외한 잔량으로 포함될 수 있다.
선택적으로, 상기 하드 마스크 조성물은 가교제, 라디칼 안정제, 계면활성제, pH 조절제 및 이들의 조합으로 이루어진 군에서 선택되는 첨가제를 더 포함할 수 있다.
본 발명의 실시예에 따른 하드 마스크 조성물은 상기 탄소 동소체의 중량비보다 상기 SOH 재료의 중량비가 더 큰 조성을 가질 수 있다. 예를 들어, 상기 탄소 동소체와 상기 SOH 재료의 중량비가 약 1:9 내지 2:8인 것일 수 있다. 또한, 상기 탄소 동소체는 상기 용매에 분산되고, 상기 SOH 재료는 상기 용매에 용해되는 것일 수 있다. 다시 말해, 상기 하드 마스크 조성물은 분산성 및 용액성의 이종(異種)의 용해도 특성을 가질 수 있다.
S21 단계는, 피식각막 상에 상기 하드 마스크 조성물을 도포하는 것으로 상기 피식각막 및 상기 도포 방법을 보다 자세히 살펴보면 다음과 같다.
상기 피식각막은 반도체 기판으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 피식각막은 반도체 기판 상에 형성된 도전막, 유전막, 절연막, 또는 이들의 조합으로 이루어질 수 있다. 예를 들어, 상기 피식각막은 금속, 합금, 금속 탄화물, 금속 질화물, 금속 산질화물, 금속 산탄화물, 반도체, 폴리실리콘, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 하드 마스크 조성물은 용액 형태로 제조되어 스핀-온 코팅(spin-on coating) 방법으로 상기 피식각막 상에 도포될 수 있다. 상기 하드 마스크 조성물의 도포 두께는 특별히 한정되지 않으나, 예를 들어, 약 500Å 내지 7,000Å 두께로 도포될 수 있다.
S31 단계에서, 도포된 하드 마스크 조성물에 대한 열처리 조건은 특별히 한정되지 않으나, 예를 들어, 약 100 내지 500℃에서 약 10초 내지 10분 동안 열처리할 수 있다.
S41 단계에서, 포토레지스트 패턴을 형성하기 위하여, 상기 피식각막 상에 감광성 폴리머, PAG(photoacid generator), 용매 등을 포함하는 포토레지스트 조성물을 코팅하여 포토레지스트막을 형성한 후, 노광 및 현상 공정을 거쳐 포토레지스트 패턴을 형성할 수 있다. 상기 포토레지스트 조성물의 코팅을 위하여 스핀-온 코팅, 스프레이 코팅(spray coating), 딥 코팅(deep coating) 등을 이용할 수 있으나, 이에 한정되는 것은 아니다.
S51 단계는, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 하드 마스크를 식각하여 원하는 하드 마스크 패턴을 형성한다. 일부 실시예에서, 상기 하드 마스크 상에 반사 방지막이 형성될 수 있다. 따라서, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 반사 방지막 및 상기 하드 마스크를 각각 식각하여, 반사 방지 패턴 및 하드 마스크 패턴을 형성할 수 있다.
S61 단계에서, 상기 하드 마스크 패턴을 식각 마스크로 이용하여 상기 피식각막을 식각한 후 얻어지는 피식각 패턴은 집적 회로 소자 구현에 필요한 다양한 요소들을 구성할 수 있다.
일부 실시예에서, 상기 피식각 패턴은 반도체 소자의 기판에 정의된 활성 영역일 수 있다. 다른 실시예에서, 상기 피식각 패턴은 복수의 홀 패턴, 또는 라인 앤드 스페이스 패턴(line and space pattern)을 포함할 수 있다. 또 다른 실시예에서, 상기 피식각 패턴은 도전 패턴 또는 절연 패턴으로 이루어질 수 있다. 예를 들어, 상기 도전 패턴은 집적 회로 소자의 셀 어레이 영역(cell array region)에 배치되는 복수의 비트 라인 형성용 패턴, 복수의 다이렉트 콘택(direct contact) 형성용 패턴, 복수의 베리드 콘택(buried contact) 형성용 패턴, 복수의 커패시터 하부 전극 형성용 패턴, 또는, 집적 회로 소자의 코어 영역(core region)에 배치되는 복수의 도전 패턴을 구성할 수 있다. 보다 자세한 내용은, 후술하는 도 12 내지 도 18의 내용을 통하여 설명하기로 한다.
도 2는 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위한 순서도이다.
도 2를 참조하면, 기판 상에 요철 패턴을 포함하는 피식각막을 형성하는 S12 단계, 상기 피식각막 상에 탄소 동소체, SOH 재료, 방향족 고리 함유 중합체, 및 용매를 포함하는 하드 마스크 조성물을 도포하는 S22 단계, 도포된 상기 하드 마스크 조성물을 열처리하여 하드 마스크를 형성하는 S32 단계, 상기 하드 마스크 상에 반사 방지막 및 포토레지스트 패턴을 순차적으로 형성하는 S42 단계, 및 상기 포토레지스트 패턴을 식각 마스크로 상기 반사 방지막 및 상기 하드 마스크를 식각하여 하드 마스크 패턴을 형성하는 S52 단계를 순차적으로 나타낸다.
S12 단계에서, 기판 및 요철 패턴을 포함하는 피식각막을 보다 자세히 살펴보면 다음과 같다.
기판은 반도체 기판으로 이루어질 수 있다. 일부 실시예들에서, 상기 기판은 Si 또는 Ge와 같은 반도체로 이루어질 수 있다. 다른 실시예들에서, 상기 기판은 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 또 다른 실시예들에서, 상기 기판은 SOI(silicon on insulator) 구조를 가질 수 있다. 상기 기판은 도전 영역, 예를 들어, 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 상기 기판은 STI(shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
피식각막은 앞서 도 1의 S21 단계에서 설명한 물질과 동일하고, 요철 패턴은 상기 피식각막의 상면에 노출되는 개구부를 가지는 홀 패턴을 포함할 수 있다. 또한, 상기 개구부의 평균 직경은, S22 단계에서 도포될 하드 마스크 조성물을 구성하는 탄소 동소체의 평균 길이보다 작은 것일 수 있다. 다만, 상기 요철 패턴이 이에 한정되는 것은 아니다.
S22 단계 및 S32 단계는 각각 앞서 도 1의 S21 단계 및 S31 단계에서 설명한 내용과 유사하므로, 여기서는 자세한 설명을 생략하도록 한다.
S42 단계에서, 반사 방지막은 포토레지스트 패턴을 형성하기 위한 포토리소그래피 공정에서 기판, 피식각막 또는 하드 마스크의 표면 또는 계면에서 반사되는 빛을 흡수하거나 간섭 효과를 이용하여 상쇄시킬 수 있다.
반사 방지막은 무기 반사 방지막, 유기 반사 방지막, 또는 이들의 조합으로 이루어질 수 있다. 예를 들어, 반사 방지막은 SiON 같은 무기물 또는 유기 폴리머를 포함할 수 있다. 반사 방지막이 유기물을 포함하는 경우, 코팅 방법을 통해 형성될 수 있고, 무기물을 포함하는 경우 증착 방법을 통해 형성될 수 있다.
여기서 설명하지 않은 내용은 앞서 도 1의 S41 단계에서 설명한 내용과 유사하므로, 여기서는 자세한 설명을 생략하도록 한다.
S52 단계는, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 반사 방지막 및 하드 마스크를 식각하여, 하드 마스크 패턴을 형성할 수 있다. 이외의 내용은 앞서 도 1의 S51 단계에서 설명한 내용과 유사하므로, 여기서는 자세한 설명을 생략하도록 한다.
도 3 내지 도 8은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 나타내는 단면도들이다.
도 3을 참조하면, 기판(110) 상에 형성된 피식각막(120) 상에 하드 마스크(130)를 형성한다.
기판(110)은 반도체 기판으로 이루어질 수 있다. 상기 기판(110)은 앞서 도 2의 S12 단계에서 설명한 내용과 동일하므로, 여기서는 자세한 설명을 생략하도록 한다. 본 발명의 실시예에서 상기 기판(110)은 실리콘 기판인 것을 예로 들어 설명한다.
피식각막(120)은 절연막 또는 도전막일 수 있다. 상기 피식각막(120)은 앞서 도 1의 S21 단계에서 설명한 물질과 동일하므로, 여기서는 자세한 설명을 생략하도록 한다. 다만, 최종적으로 형성하고자 하는 패턴이 기판(110)에 구현되는 경우, 상기 피식각막(120)은 생략될 수 있다.
하드 마스크(130)를 균일한 두께로 피식각막(120) 상에 형성할 수 있다. 상기 하드 마스크(130)는 하드 마스크 조성물을 용액 형태로 제조하여 스핀-온 코팅 방법으로 상기 피식각막 상에 도포하고, 도포된 하드 마스크 조성물을 약 100 내지 500℃에서 약 10초 내지 10분 동안 열처리하여 형성한다.
도 4를 참조하면, 도 3의 A1 부분을 확대하여 나타내는 것으로서, 하드 마스크(130)는 탄소 동소체(CA) 및 SOH 재료(SM)를 포함하여 형성될 수 있다.
하드 마스크(130)를 균일한 두께로 피식각막(120) 상에 코팅하기 위해서, 상기 탄소 동소체(CA)는 평균 직경이 약 1 내지 50㎚이고, 평균 길이가 약 100 내지 300㎚일 수 있다. 예를 들어, 상기 탄소 동소체(CA)는 풀러렌, 탄소나노튜브, 그래핀, 카본 블랙, 또는 이들의 조합을 포함할 수 있다. 평균 길이가 약 100 내지 300㎚인 탄소 동소체(CA)를 이용함으로써 약 200 내지 400㎚의 균일한 두께의 코팅막을 형성할 수 있다.
본 발명의 하드 마스크(130)는 탄소 함량이 적어도 90중량%인 탄소 동소체(CA) 및 탄소 함량이 약 85 내지 99중량%인 SOH 재료(SM)를 이용하여 하드 마스크(130)의 식각 내성을 높이고, 평균 길이가 약 100 내지 300㎚인 탄소 동소체(CA) 및 방향족 고리 함유 중합체를 이용하여 하드 마스크(130)의 밀도를 높이고, 표면 거칠기를 낮추고, 탄소 동소체(CA)의 금속 불순물 함량을 100ppm 이하로 하여 하드 마스크(130)의 불순물 최소화를 통한 반도체 소자의 다른 물질로의 오염을 방지할 수 있다.
하드 마스크(130)의 식각 내성이 비정질 탄소막(Amorphous Carbon Layer, ACL)의 식각 내성과 동일 또는 유사하도록 형성될 수 있다.
또한, 탄소 동소체(CA) 및 SOH 재료(SM)가 혼합되어 하드 마스크(130)를 구성함으로써, 각각의 재료가 독립적으로 나타내기 어려운, 보이드(void) 현상의 개선, 양호한 갭필(gap-fill) 특성, 및 단차 형성 방지 등의 특성을 모두 갖는 하드 마스크(130)를 형성할 수 있다.
탄소 동소체(CA)는, 예를 들어, 탄소나노튜브일 수 있고, 상기 탄소나노튜브는 단일벽 구조, 이중벽 구조, 다중벽 구조, 화학적으로 변형된 탄소나노튜브, 금속성 탄소나노튜브, 반도체 탄소나노튜브, 금속화된 탄소나노튜브 또는 이들의 조합으로 구성되는 것 일 수 있다.
도 5를 참조하면, 하드 마스크(130) 상에 반사 방지막(140) 및 포토레지스트 패턴(150P)를 순차적으로 형성한다.
반사 방지막(140)은 무기 반사 방지막, 유기 반사 방지막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예에서, 반사 방지막(140)은 생략될 수 있다. 상기 반사 방지막(140)의 두께는, 예를 들어, 약 100㎚ 내지 500㎚일 수 있으나, 이에 한정되는 것은 아니다.
포토레지스트 패턴(150P)은 라인 앤드 스페이스 패턴을 가질 수 있다. 도 5에서는 상기 포토레지스트 패턴(150P)이 길이 방향을 따라 일정한 폭을 가지는 직선 형상의 평면 구조를 가지는 것으로 예시되어 있으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 포토레지스트 패턴(150P)은 곡선형, 지그재그형 등 다양한 패턴을 가질 수 있으며, 길이 방향을 따라 가변적인 폭을 가질 수도 있다.
도 6을 참조하면, 포토레지스트 패턴(150P, 도 5 참조)을 식각 마스크로 이용하여 반사 방지막(140, 도 5 참조) 및 하드 마스크(130, 도 5 참조)를 식각하여, 각각 반사 방지 패턴(140P) 및 하드 마스크 패턴(130P)을 형성한다. 일부 실시예에서, 반사 방지막(140)은 생략될 수 있고, 따라서, 반사 방지 패턴(140P)은 생략될 수 있다.
도 7을 참조하면, 하드 마스크 패턴(130P) 상의 불필요한 막들을 제거한 후, 상기 하드 마스크 패턴(130P)을 식각 마스크로 이용하여 피식각막(120)을 식각하여 기판(110)의 상면이 노출되도록 피식각 패턴(120P)을 형성한다. 일부 실시예에서, 상기 기판(110)의 상면이 노출되지 않도록 피식각 패턴(120P)이 형성될 수도 있다.
도 8을 참조하면, 피식각 패턴(120P) 상에 남아 있는 하드 마스크 패턴(130P, 도 7 참조)을 제거할 수 있다.
하드 마스크 패턴(130P, 도 7 참조)은 필요에 따라 제거되지 않을 수도 있다. 피식각 패턴(120P)은 금속 패턴, 반도체 패턴, 절연체 패턴 등과 같이 다양한 패턴을 구성할 수 있다. 완성된 피식각 패턴(120P)을 이용하여 원하는 반도체 소자 형성 공정을 수행할 수 있다.
이와 같이, 본 발명의 기술적 사상에 의한 반도체 소자의 패턴 형성 방법은, 탄소 함량이 적어도 90중량%인 탄소 동소체 및 탄소 함량이 약 85 내지 99중량%인 SOH 재료를 이용하여 하드 마스크의 식각 내성을 높이고, 탄소 동소체 및 SOH 재료가 혼합되어 하드 마스크를 구성함으로써, 각각의 재료가 독립적으로 나타내기 어려운, 보이드 현상의 개선, 양호한 갭필 특성, 및 단차 형성 방지 등의 특성을 모두 갖는 하드 마스크를 형성할 수 있다. 이와 같은 특성을 가지는 하드 마스크를 이용함으로써, 고집적화된 반도체 소자의 미세 패턴을 용이하게 구현할 수 있다.
도 9 내지 도 11은 본 발명의 기술적 사상의 다른 실시예에 따른 반도체 소자의 패턴 형성 방법을 설명하기 위하여 공정 순서에 따라 나타내는 단면도들이다.
도 9를 참조하면, 기판(110) 상의 피식각막(120Q) 상에 하드 마스크(130)를 형성한다.
기판(110)은 반도체 기판으로 이루어질 수 있다. 상기 기판(110)은 앞서 도 2의 S12 단계에서 설명한 내용과 동일하므로, 여기서는 자세한 설명을 생략하도록 한다. 본 발명의 실시예에서 상기 기판(110)은 실리콘 기판인 것을 예로 들어 설명한다.
피식각막(120Q)은 절연막 또는 도전막일 수 있다. 상기 피식각막(120Q)은 앞서 도 1의 S21 단계에서 설명한 물질과 동일하므로, 여기서는 자세한 설명을 생략하도록 한다.
피식각막(120Q)은 요철 패턴을 포함하여 형성된 것일 수 있다. 상기 피식각막(120Q)은 동일한 간격으로 배치된 요철 패턴으로 구성된 제1 피식각막(120S) 및 상기 제1 피식각막(120S)보다 두께가 두꺼운 제2 피식각막(120L)을 포함할 수 있으나, 이에 한정되는 것은 아니다.
상기 요철 패턴은 상기 피식각막(120Q)의 상면에 노출되는 개구부(OP)를 가지는 홀 패턴을 포함할 수 있다. 또는 상기 요철 패턴은 라인 앤드 스페이스 패턴일 수 있다.
하드 마스크(130)는 상기 요철 패턴을 포함하는 피식각막(120Q)을 덮고, 상기 하드 마스크(130)의 상면은 실질적으로 편평하도록 형성될 수 있다. 즉, 하드 마스크(130)를 기판(110)의 상면으로부터 균일한 두께로 피식각막(120Q) 상에 형성할 수 있다. 상기 하드 마스크(130)는 하드 마스크 조성물을 용액 형태로 제조하여 스핀-온 코팅 방법으로 상기 피식각막(120Q) 상에 도포하고, 도포된 하드 마스크 조성물을 약 100 내지 500℃에서 약 10초 내지 10분 동안 열처리하여 형성할 수 있다.
도 10을 참조하면, 도 9의 A2 부분을 확대하여 나타내는 것으로서, 제1 피식각막(120S) 상에 하드 마스크(130)는 탄소 동소체(CA) 및 SOH 재료(SM)를 포함하여 형성될 수 있다.
하드 마스크(130)를 균일한 두께로 제1 피식각막(120S) 상에 코팅하기 위해서, 상기 탄소 동소체(CA)는 평균 직경이 약 1 내지 50㎚이고, 평균 길이가 약 100 내지 300㎚일 수 있다. 예를 들어, 상기 탄소 동소체(CA)는 풀러렌, 탄소나노튜브, 그래핀, 카본 블랙, 또는 이들의 조합을 포함할 수 있다. 평균 길이가 약 100 내지 300㎚인 탄소 동소체(CA)를 이용함으로써 약 200 내지 400㎚의 균일한 두께의 코팅막을 형성할 수 있다.
상기 제1 피식각막(120S)에서, 요철 패턴은 상기 피식각막의 상면에 노출되는 개구부(OP)를 가지는 홀 패턴을 포함할 수 있고, 상기 개구부의 평균 직경(P1)은 탄소 동소체(CA)의 평균 길이(L1)보다 작을 수 있다.
탄소 동소체(CA)의 평균 길이(L1)가 개구부(OP)의 평균 직경(P1)보다 크므로, 탄소 동소체(CA)가 오버랩되는 지점은 서로 떨어져 존재하게 된다. 따라서, 탄소 동소체(CA)는 그물 형상으로 제1 피식각막(120S) 주위에 형성될 수 있고, SOH 재료(SM)가 탄소 동소체(CA)의 사이에 배치될 수 있다. 즉, 상기 제1 피식각막(120S)에 형성된 요철 패턴의 개구부(OP)를 탄소 동소체(CA) 및 SOH 재료(SM)가 효율적으로 매울 수 있어, 보이드의 형성을 억제할 수 있다.
또한, 상기 탄소 동소체(CA)보다 상기 SOH 재료(SM)의 중량비가 크도록 하드 마스크(130)를 형성하는 경우, 탄소 동소체(CA) 및 요철 패턴에 비하여 상대적으로 크기가 작은 SOH 재료(SM)의 함량이 높으므로, 하드 마스크(130)의 갭필 능력이 향상될 수 있다. 예를 들어, 상기 탄소 동소체(CA)와 상기 SOH 재료(SM)의 중량비는 약 1:9 내지 2:8가 되도록 하드 마스크(130)를 형성할 수 있다.
도 11을 참조하면, 도 9의 A3 부분을 확대하여 나타내는 것으로서, 제1 피식각막(120S) 및 제2 피식각막(120L) 상에 하드 마스크(130)는 탄소 동소체(CA) 및 SOH 재료(SM)을 포함하여 형성될 수 있다.
하드 마스크(130)를 균일한 두께로 제1 피식각막(120S) 및 제2 피식각막(120L) 상에 코팅하기 위해서, 상기 탄소 동소체(CA)는 평균 직경이 약 1 내지 50㎚이고, 평균 길이가 약 100 내지 300㎚일 수 있다.
SOH 재료(SM)보다 상대적으로 긴 탄소 동소체(CA)를 하드 마스크(130)에 포함하여, 탄소 동소체(CA)가 오버랩되어, 제1 피식각막(120S) 및 제2 피식각막(120L) 사이의 브릿지 역할을 수행할 수 있다. 따라서, 제1 피식각막(120S) 및 제2 피식각막(120L) 사이의 단차(H1)에 따른 영향을 최소화하여, 하드 마스크(130)의 상면이 실질적으로 편평하도록 형성할 수 있다.
도 10 및 도 11에서 설명한 것처럼, 본 발명의 기술적 사상에 의한 반도체 소자의 패턴 형성 방법은, 탄소 동소체(CA) 및 SOH 재료(SM)가 혼합되어 하드 마스크(130)를 구성함으로써, 각각의 재료가 독립적으로 나타내기 어려운, 보이드 개선, 갭필 개선, 및 단차 개선 등의 특성을 모두 갖는 하드 마스크(130)를 형성할 수 있다.
도시되지는 않았으나, 상기 하드 마스크(130)를 도 4 내지 도 6에서 설명한 내용과 유사한 방법으로 하드 마스크 패턴을 형성한 후, 상기 하드 마스크 패턴을 식각 마스크로 상기 피식각막(120Q)을 식각하여, 상기 요철 패턴과 형상이 다른 피식각 패턴을 형성할 수 있다. 예를 들어, 상기 요철 패턴이 홀 패턴인 경우, 피식각 패턴은 라인 앤드 스페이스 패턴일 수 있다.
상기 피식각 패턴은 금속 패턴, 반도체 패턴, 절연체 패턴 등과 같이 다양한 패턴을 구성할 수 있다. 상기 요철 패턴 및 상기 요철 패턴과 형상이 다른 피식각 패턴을 이용하여 원하는 미세 패턴 형성 공정을 수행할 수 있다.
탄소 동소체(CA)와 SOH 재료(SM)의 중량비를 약 1:9 내지 2:8로 구성하는 경우, 피식각막(120Q)의 요철 패턴을 보이드 없이 갭필할 수 있는 하드 마스크(130)가 형성될 수 있다.
탄소 동소체(CA)의 중량비가 상기 범위보다 작은 경우, 단차를 개선하는 능력이 줄어들 수 있다. 반대로, 탄소 동소체(CA)의 중량비가 상기 범위보다 큰 경우, 갭필을 개선하는 능력이 줄어들 수 있다. 다만, 본 발명의 기술적 사상은 하드 마스크(130)의 탄소 동소체(CA) 및 SOH 재료(SM)의 중량비를 상기 범위로 제한하는 것은 아니며, 필요에 따라, 상기 범위는 얼마든지 변경할 수 있다.
도 12는 본 발명의 기술적 사상에 의한 반도체 소자의 패턴 형성 방법을 이용하여 구현 가능한 집적 회로 소자의 예시적인 평면 레이아웃이다. 도 12에 예시한 레이아웃은 반도체 메모리 소자의 메모리 셀 어레이 영역을 구성할 수 있다.
도 12를 참조하면, 집적 회로 소자(200)의 메모리 셀 어레이 영역은 복수의 활성 영역(ACT)을 포함한다. 복수의 워드 라인(WL)이 상기 복수의 활성 영역(ACT)을 가로질러 제1 방향(X 방향)을 따라 상호 평행하게 연장되어 있다. 상기 복수의 워드 라인(WL)은 서로 동일한 간격으로 배치될 수 있다. 상기 복수의 워드 라인(WL) 상에는 복수의 비트 라인(BL)이 상기 제1 방향과 직교하는 제2 방향(Y 방향)을 따라 상호 평행하게 연장되어 있다.
상기 복수의 비트 라인(BL)은 복수의 다이렉트 콘택(DC)을 통해 상기 복수의 활성 영역(ACT)에 연결되어 있다.
복수의 베리드 콘택(BC)은 복수의 비트 라인(BL) 중 상호 인접한 2개의 비트 라인(BL) 사이의 영역으로부터 상기 상호 인접한 2개의 비트 라인(BL) 중 어느 하나의 비트 라인(BL)의 상부까지 연장되는 콘택 구조물로 구성될 수 있다. 일부 실시예들에서, 상기 복수의 베리드 콘택(BC)은 제1 방향(X 방향) 및 제2 방향(Y 방향)을 따라 일렬로 배열될 수 있다. 일부 실시예들에서, 상기 복수의 베리드 콘택(BC)은 제2 방향(Y 방향)을 따라 동일한 간격으로 배치될 수 있다. 상기 복수의 베리드 콘택(BC)은 커패시터의 하부 전극(ST)을 활성 영역(ACT)에 전기적으로 연결시키는 역할을 할 수 있다.
도 1 내지 도 11을 참조하여 설명한, 본 발명의 실시예들에 따른 반도체 소자의 패턴 형성 방법은 도 12에 예시한 단위 소자들, 예들 들어, 복수의 활성 영역(ACT), 복수의 워드 라인(WL), 복수의 비트 라인(BL), 복수의 다이렉트 콘택(DC), 복수의 베리드 콘택(BC), 복수의 하부 전극(ST) 등을 형성하는 데 적용될 수 있다.
도 13 내지 도 18은 본 발명의 기술적 사상에 의한 반도체 소자의 패턴 형성 방법을 이용하여 집적 회로 소자를 제조하는 방법을 구체적인 예를 들어 설명하기 위하여 공정 순서에 따라 나타내는 단면도들이다.
도 13 내지 도 18에 있어서, 도 3 내지 도 11에서와 동일한 참조 부호는 동일한 부재를 나타내며, 따라서 여기서는 이들에 대한 자세한 설명은 생략한다.
도 13을 참조하면, 기판(210)에 소자 분리막(212)을 형성하여 복수의 활성 영역(210A)을 정의하고, 상기 기판(210)상에 제1 도전층(226), 하드 마스크(130), 반사 방지막(140), 및 포토레지스트 패턴(150P)을 순차적으로 형성한다.
상기 기판(210)에 대한 보다 자세한 내용은 도 2를 참조하여 기판(110)에 대하여 설명한 바와 같다.
상기 복수의 활성 영역(210A)은 도 12에 예시한 활성 영역(ACT)과 같이 각각 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있다. 상기 복수의 활성 영역(210A)을 정의하기 위하여 도 1 내지 도 11을 참조하여 설명한 실시예들에 따른 반도체 소자의 패턴 형성 방법들 중 어느 하나의 방법을 이용할 수 있다.
상기 소자 분리막(212)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 소자 분리막(212)은 1종류의 절연막으로 이루어지는 단일층, 또는 적어도 2종류의 절연막들의 조합으로 이루어지는 다중층으로 구성될 수 있다.
상기 기판(210)에 복수의 워드 라인 트렌치(미도시)를 형성한다. 상기 복수의 워드 라인 트렌치는 도 12의 X 방향을 따라 상호 평행하게 연장되며, 각각 복수의 활성 영역(210A)을 가로지르는 라인 형상을 가질 수 있다. 상기 복수의 워드 라인 트렌치의 내부에 복수의 게이트 유전막, 복수의 워드 라인(WL, 도 12 참조), 및 복수의 매몰 절연막을 차례로 형성한다.
일부 실시예들에서, 상기 워드 라인(WL)을 형성한 후, 상기 워드 라인(WL)의 양측에서 상기 기판(210)에 불순물 이온을 주입하여 복수의 활성 영역(210A)의 상면에 소스/드레인 영역을 형성할 수 있다. 다른 일부 실시예들에서, 상기 복수의 워드 라인(WL)을 형성하기 전에 소스/드레인 영역을 형성하기 위한 불순물 이온 주입 공정이 수행될 수 있다.
상기 기판(210) 상에 제1 절연막(220) 및 제2 절연막(222)을 차례로 형성한다. 상기 제1 절연막(220)은 실리콘 산화막으로 이루어지고 제2 절연막(222)은 실리콘 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 도전층(226)은 도핑된 폴리실리콘으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 1 내지 도 11을 참조하여 설명한 바와 유사한 방법으로 제1 도전층(226) 상에 하드 마스크(130), 반사 방지막(140), 및 포토레지스트 패턴(150P)을 순차적으로 형성한다.
도 14를 참조하면, 도 1 내지 도 11을 참조하여 설명한 바와 유사한 방법으로, 도 13의 포토레지스트 패턴(150P)을 식각 마스크로 이용하여 반사 방지막(140) 및 하드 마스크(130)를 식각하여, 반사 방지 패턴(140P) 및 하드 마스크 패턴(130P)을 형성한다.
도 15를 참조하면, 하드 마스크 패턴(130P) 상의 불필요한 막들을 제거한 후, 상기 하드 마스크 패턴(130P)을 식각 마스크로 이용하여 제1 도전층(226)을 식각하고 그 결과 노출되는 기판(210)의 일부 및 소자 분리막(212)의 일부를 식각하여, 기판(210)의 활성 영역(210A)을 노출시키는 다이렉트 콘택 홀(DCH)을 형성한다.
도 16을 참조하면, 다이렉트 콘택 홀(DCH) 내부를 채우는 다이렉트 콘택(DC)을 형성하고, 제1 도전층(226) 및 다이렉트 콘택(DC)의 상부에 제3 도전층(232), 제4 도전층(234) 및 절연 캡핑층(236)을 차례로 형성한다.
다이렉트 콘택(DC)을 형성하기 위하여, 하드 마스크 패턴(130P, 도 15 참조)을 제거한 후, 상기 다이렉트 콘택 홀(DCH)의 내부 및 상기 제1 도전층(226)의 상부에 상기 다이렉트 콘택 홀(DCH)을 채우기에 충분한 두께의 제2 도전층을 형성한다. 상기 제2 도전층이 상기 다이렉트 콘택 홀(DCH) 내부에만 남도록 상기 제2 도전층을 에치백하여, 상기 다이렉트 콘택 홀(DCH) 내부에 남아 있는 제2 도전층으로 이루어지는 다이렉트 콘택(DC)을 형성한다. 상기 다이렉트 콘택(DC)은 도핑된 폴리실리콘으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 제3 도전층(232) 및 제4 도전층(234)은 각각 TiN, TiSiN, W, 텅스텐 실리사이드, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 제3 도전층(232)은 TiSiN을 포함하고, 상기 제4 도전층(234)은 W을 포함할 수 있다. 상기 절연 캡핑층(236)은 실리콘 질화막으로 이루어질 수 있다.
도 17을 참조하면, 포토리소그래피 공정을 이용하여 절연 캡핑층(236)을 패터닝하여 절연 캡핑 패턴(236P)을 형성하고, 상기 절연 캡핑 패턴(236P)을 식각 마스크로 이용하여 하부 구조물 중 일부를 식각하여 복수의 비트 라인(260)을 형성한다.
일부 실시예들에서, 상기 절연 캡핑 패턴(236P)을 형성하기 위하여 도 1 내지 도 11을 참조하여 설명한 반도체 소자의 패턴 형성 방법들 중 어느 하나의 방법을 이용할 수 있다.
상기 복수의 비트 라인(260)을 형성하기 위하여, 상기 절연 캡핑 패턴(236P)을 식각 마스크로 이용하여 제4 도전층(234), 제3 도전층(232), 제1 도전층(226) 및 다이렉트 콘택(DC)의 일부를 차례로 식각하여, 제1 도전 패턴(226P), 제3 도전 패턴(232P) 및 제4 도전 패턴(234P)으로 이루어지는 복수의 비트 라인(260)을 형성한다. 상기 복수의 비트 라인(260)은 다이렉트 콘택(DC)을 통해 기판(210)의 활성 영역(210A)에 연결될 수 있다.
도 18을 참조하면, 복수의 비트 라인(260)이 형성된 결과물의 노출된 상면에 절연 라이너(256)를 형성하고, 복수의 비트 라인(260) 각각의 사이의 공간에 복수의 베리드 콘택(BC, 도 12 참조)과 상기 복수의 베리드 콘택(BC)에 연결되는 복수의 도전성 랜딩 패드(LP)를 형성한다.
상기 절연 라이너(256)는 실리콘 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수의 비트 라인(260) 각각의 측벽에서 절연 라이너(256)를 덮는 절연 스페이서(S1, S2)를 형성하고, 상기 복수의 비트 라인(260) 각각의 사이의 공간에 베리드 콘택(BC)을 형성하기 위한 복수의 홀을 한정하는 복수의 절연 패턴(도 18의 단면도에서는 보이지 않음)을 형성한 후, 상기 복수의 홀을 통해 기판(210)의 활성 영역(210A)을 노출시키고, 상기 노출된 활성 영역(210A)의 표면에 금속 실리사이드막(261)을 형성한다. 그 후, 상기 복수의 홀 각각의 내부 중 하측 일부에 도전층을 채워 상기 활성 영역(210A)에 각각 연결되는 복수의 베리드 콘택(BC)을 형성한다. 상기 복수의 절연 패턴은 실리콘 질화막, 실리콘 산화막, 또는 이들의 조합으로 이루어질 수 있다.
일부 실시예들에서, 상기 금속 실리사이드막(261)은 코발트 실리사이드로 이루어질 수 있다. 그러나 본 발명의 기술적 사상에 의하면, 상기 금속 실리사이드막(261)은 상기 예시된 물질에 한정되는 것은 아니며, 다양한 종류의 금속 실리사이드 중에서 선택되는 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 복수의 베리드 콘택(BC)은 도핑된 폴리실리콘으로 이루어질 수 있다. 일부 실시예들에서, 상기 금속 실리사이드막(261)은 생략 가능하다.
일부 실시예들에서, 상기 절연 스페이서(S1, S2)는 실리콘 산화막, 실리콘 질화막, 공극(air), 또는 이들의 조합으로 이루어질 수 있다. 본 실시예에서는 상기 절연 스페이서(S1, S2)가 이중층으로 이루어진 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 단일층 또는 다중층으로 이루어질 수도 있다.
그 후, 상기 복수의 비트 라인(260) 사이의 복수의 홀 내부에서 상기 복수의 베리드 콘택(BC) 상에 금속 실리사이드막(263)을 형성한다. 일부 실시예들에서, 상기 금속 실리사이드막(263)은 코발트 실리사이드로 이루어질 수 있다. 그러나 본 발명의 기술적 사상에 의하면, 상기 금속 실리사이드막(263)은 상기 예시된 물질에 한정되는 것은 아니며, 다양한 종류의 금속 실리사이드 중에서 선택되는 물질로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 금속 실리사이드막(263)은 생략 가능하다.
그 후, 도전성 배리어막 및 도전층을 형성하고 절연 라이너(256)가 노출되도록 상기 도전성 배리어막 및 도전층을 에치백한다. 그 결과, 상기 도전성 배리어막의 일부 및 상기 도전층의 일부가 상기 금속 실리사이드막(263) 상에서 상기 복수의 홀 내부를 채우면서 상기 복수의 비트 라인(260)을 덮는 도전성 배리어막(264) 및 도전층(266)의 형태로 남게 된다.
일부 실시예들에서, 상기 도전성 배리어막(264)은 Ti/TiN 적층 구조로 이루어질 수 있다. 일부 실시예들에서, 상기 도전층(266)은 도핑된 폴리실리콘, 금속, 금속 실리사이드, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다.
그 후, 셀 어레이 영역에서, 상기 도전층(266) 상에 상기 도전층(266)의 일부를 노출시키는 마스크 패턴(미도시)을 형성한 후, 상기 마스크 패턴을 식각 마스크로 이용하여 도전성 배리어막(264), 도전층(266) 및 그 주위의 절연막들을 식각하여, 상기 도전성 배리어막(264) 및 도전층(266) 중 남은 부분들로 이루어지는 복수의 랜딩 패드(LP)를 형성한다.
상기 복수의 랜딩 패드(LP)는 도 12에 예시한 복수의 베리드 콘택(BC)과 유사하게, 서로 이격되어 있는 복수의 아일랜드 형상을 가질 수 있다.
상기 복수의 랜딩 패드(LP)를 형성하기 위하여 포토리소그래피 공정을 이용할 수 있다. 이 때, 상기 복수의 랜딩 패드(LP)를 형성하기 위하여, 도 1 내지 도 11을 참조하여 설명한 반도체 소자의 패턴 형성 방법들 중 어느 하나의 방법을 이용할 수 있다.
그 후, 복수의 도전성 랜딩 패드(LP)를 포함하는 결과물의 상부 표면에 절연 박막(280)을 형성한다. 상기 절연 박막(280)은 실리콘 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
그 후, 상기 절연 박막(280) 상에 절연막을 형성하고, 셀 어레이 영역에서 상기 복수의 도전성 랜딩 패드(LP)에 전기적으로 연결 가능한 복수의 커패시터 하부 전극을 형성하여, 집적 회로 소자(200)를 형성할 수 있다. 상기 하부 전극은 도 12의 하부 전극(ST)에 대응할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 기판
120: 피식각막
130: 하드 마스크
140: 반사 방지막
150P: 포토레지스트 패턴

Claims (10)

  1. 탄소 동소체, SOH(Spin-On Hardmask) 재료, 방향족 고리 함유 중합체, 및 용매를 포함하는 하드 마스크 조성물을 준비하는 단계;
    피식각막 상에 상기 하드 마스크 조성물을 도포하는 단계;
    도포된 상기 하드 마스크 조성물을 열처리하여 하드 마스크를 형성하는 단계;
    상기 하드 마스크 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 상기 하드 마스크를 식각하여, 하드 마스크 패턴을 형성하는 단계; 및
    상기 하드 마스크 패턴을 식각 마스크로 상기 피식각막을 식각하여, 피식각 패턴을 형성하는 단계;
    를 포함하는 반도체 소자의 패턴 형성 방법.
  2. 제1항에 있어서,
    상기 하드 마스크 조성물을 준비하는 단계에서,
    상기 탄소 동소체는 상기 용매에 분산되고,
    상기 SOH 재료는 상기 용매에 용해되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  3. 제1항에 있어서,
    상기 하드 마스크 조성물을 준비하는 단계에서,
    상기 탄소 동소체는 풀러렌, 탄소나노튜브, 그래핀, 카본 블랙, 또는 이들의 조합을 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  4. 제1항에 있어서,
    상기 하드 마스크 조성물을 준비하는 단계에서,
    상기 탄소 동소체는 평균 직경이 1 내지 50㎚이고, 평균 길이가 100 내지 300㎚이고, 금속 불순물 함량이 100ppm 이하인 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  5. 제1항에 있어서,
    상기 하드 마스크 조성물을 준비하는 단계에서,
    상기 용매는 프로필렌 글리콜 모노메틸 에테르 아세테이트(PGMEA), 프로필렌 글리콜 모노메틸 에테르(PGME), 사이클로헥사논, 및 에틸락테이트 중에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  6. 제1항에 있어서,
    상기 하드 마스크 조성물을 도포하는 단계는,
    상기 하드 마스크 조성물을 스핀-온 코팅 방식으로 도포하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  7. 제1항에 있어서,
    상기 하드 마스크 조성물을 준비하는 단계에서,
    상기 탄소 동소체와 상기 SOH 재료의 중량비는 1:9 내지 2:8인 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  8. 기판 상에 요철 패턴을 포함하는 피식각막을 형성하는 단계;
    상기 피식각막 상에 탄소 동소체, SOH 재료, 방향족 고리 함유 중합체, 및 용매를 포함하는 하드 마스크 조성물을 도포하는 단계;
    도포된 상기 하드 마스크 조성물을 열처리하여 하드 마스크를 형성하는 단계;
    상기 하드 마스크 상에 반사 방지막 및 포토레지스트 패턴을 순차적으로 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각 마스크로 상기 반사 방지막 및 상기 하드 마스크를 식각하여, 하드 마스크 패턴을 형성하는 단계;
    를 포함하는 반도체 소자의 패턴 형성 방법.
  9. 제8항에 있어서,
    상기 하드 마스크 조성물을 도포하는 단계에서,
    상기 탄소 동소체는 상기 용매에 분산되고,
    상기 SOH 재료는 상기 용매에 용해되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  10. 제8항에 있어서,
    상기 피식각막을 형성하는 단계에서,
    상기 요철 패턴은 상기 피식각막의 상면에 노출되는 개구부를 가지는 홀 패턴을 포함하고,
    상기 개구부의 평균 직경은 상기 탄소 동소체의 평균 길이보다 작은 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
KR1020160158048A 2016-11-25 2016-11-25 반도체 소자의 패턴 형성 방법 KR20180058993A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160158048A KR20180058993A (ko) 2016-11-25 2016-11-25 반도체 소자의 패턴 형성 방법
US15/686,578 US10236185B2 (en) 2016-11-25 2017-08-25 Method of forming patterns for semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160158048A KR20180058993A (ko) 2016-11-25 2016-11-25 반도체 소자의 패턴 형성 방법

Publications (1)

Publication Number Publication Date
KR20180058993A true KR20180058993A (ko) 2018-06-04

Family

ID=62190984

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160158048A KR20180058993A (ko) 2016-11-25 2016-11-25 반도체 소자의 패턴 형성 방법

Country Status (2)

Country Link
US (1) US10236185B2 (ko)
KR (1) KR20180058993A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210050319A (ko) * 2019-10-28 2021-05-07 삼성전자주식회사 패턴 형성을 위한 포토마스크 세트의 제조 방법 및 이를 이용한 반도체 소자의 제조 방법
KR20220047469A (ko) * 2020-10-08 2022-04-18 삼성전자주식회사 반도체 소자 및 그 제조 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100704470B1 (ko) 2004-07-29 2007-04-10 주식회사 하이닉스반도체 비결정성 탄소막을 희생 하드마스크로 이용하는반도체소자 제조 방법
JP2007188925A (ja) 2006-01-11 2007-07-26 Tokyo Electron Ltd 基板処理方法
KR100811266B1 (ko) 2006-09-01 2008-03-07 주식회사 하이닉스반도체 하드 마스크를 이용한 선택적 식각 방법 및 이를 이용한메모리 소자의 소자분리 형성 방법
KR100908601B1 (ko) 2007-06-05 2009-07-21 제일모직주식회사 반사방지 하드마스크 조성물 및 이를 이용한 기판상 재료의패턴화 방법
KR20120073819A (ko) * 2010-12-27 2012-07-05 제일모직주식회사 하드마스크 조성물, 이를 사용한 패턴 형성 방법 및 반도체 집적회로 디바이스의 제조 방법
WO2013117908A1 (en) * 2012-02-10 2013-08-15 The University Of Birmingham Spin on hard-mask material
US9583358B2 (en) * 2014-05-30 2017-02-28 Samsung Electronics Co., Ltd. Hardmask composition and method of forming pattern by using the hardmask composition
KR102287343B1 (ko) 2014-07-04 2021-08-06 삼성전자주식회사 하드마스크 조성물 및 이를 이용한 패턴의 형성방법
KR102287344B1 (ko) 2014-07-25 2021-08-06 삼성전자주식회사 하드마스크 조성물 및 이를 이용한 패턴의 형성방법
KR20160015094A (ko) * 2014-07-30 2016-02-12 삼성전자주식회사 오버레이 마크, 오버레이 마크를 형성하는 방법 및 오버레이 마크를 이용하여 반도체 소자를 제조하는 방법
KR102310120B1 (ko) * 2015-01-30 2021-10-08 삼성전자주식회사 하드마스크 물질막의 형성 방법
KR20160100172A (ko) 2015-02-13 2016-08-23 부산대학교 산학협력단 용액 공정 가능한 탄소 동소체를 포함하는 하드 마스크 조성물, 이 조성물을 이용하여 하드마스크를 제조하는 방법 및 하드마스크
KR102515377B1 (ko) 2015-12-24 2023-03-28 삼성전자주식회사 하드 마스크 조성물, 탄소 나노 튜브 막구조체, 패턴 형성 방법 및 반도체 장치 제조 방법

Also Published As

Publication number Publication date
US10236185B2 (en) 2019-03-19
US20180151362A1 (en) 2018-05-31

Similar Documents

Publication Publication Date Title
US20220262626A1 (en) Methods of forming electronic devices using pitch reduction
US9412591B2 (en) Process of semiconductor fabrication with mask overlay on pitch multiplied features and associated structures
JP5545524B2 (ja) 効率的なピッチマルチプリケーションプロセス
US7807578B2 (en) Frequency doubling using spacer mask
US9153458B2 (en) Methods of forming a pattern on a substrate
US8435876B2 (en) Method of manufacturing semiconductor device
JP4046436B2 (ja) 半導体装置のコンタクト形成方法
US7517796B2 (en) Method for patterning submicron pillars
US7846849B2 (en) Frequency tripling using spacer mask having interposed regions
US9818638B1 (en) Manufacturing method of semiconductor device
US8835324B2 (en) Method for forming contact holes
JP2010535410A (ja) 半導体デバイスの製造方法およびそれによって得られる半導体デバイス
KR20110008247A (ko) 반도체 기판들에 의해 지지되는 구조체들을 형성하는 방법
KR102607278B1 (ko) 반도체 소자의 패턴 형성 방법
KR20090070474A (ko) 반도체 소자의 미세 패턴 형성 방법
US6337275B1 (en) Method for forming a self aligned contact in a semiconductor device
WO2022095419A1 (zh) 半导体器件的制备方法
KR20170073911A (ko) 포토레지스트 조성물, 패턴 형성 방법 및 반도체 장치의 제조 방법
CN110970494B (zh) 一种半导体结构及其制备方法
KR20180058993A (ko) 반도체 소자의 패턴 형성 방법
US20010005626A1 (en) Method for fabricating semiconductor device
US20050280035A1 (en) Semiconductor device and method for fabricating the same
KR102335109B1 (ko) 미세 패턴 형성 방법 및 이를 이용한 집적회로 소자의 제조 방법
US7718530B2 (en) Method for manufacturing semiconductor device
US8298730B2 (en) Semiconductor devices and methods of manufacturing thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal