KR20150137425A - 하드마스크 층의 형성 방법, 반도체 소자의 제조방법, 및 이에 따른 반도체 소자 - Google Patents

하드마스크 층의 형성 방법, 반도체 소자의 제조방법, 및 이에 따른 반도체 소자 Download PDF

Info

Publication number
KR20150137425A
KR20150137425A KR1020140065273A KR20140065273A KR20150137425A KR 20150137425 A KR20150137425 A KR 20150137425A KR 1020140065273 A KR1020140065273 A KR 1020140065273A KR 20140065273 A KR20140065273 A KR 20140065273A KR 20150137425 A KR20150137425 A KR 20150137425A
Authority
KR
South Korea
Prior art keywords
baking step
temperature
hard mask
baking
layer
Prior art date
Application number
KR1020140065273A
Other languages
English (en)
Other versions
KR101776265B1 (ko
Inventor
문준영
이충헌
최유정
김윤준
박유정
윤용운
Original Assignee
제일모직주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 제일모직주식회사 filed Critical 제일모직주식회사
Priority to KR1020140065273A priority Critical patent/KR101776265B1/ko
Publication of KR20150137425A publication Critical patent/KR20150137425A/ko
Application granted granted Critical
Publication of KR101776265B1 publication Critical patent/KR101776265B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)

Abstract

일 구현예에 따르면, 기판 위에 재료 층을 형성하는 단계, 상기 재료 층 위에 하드마스크 조성물을 적용하는 단계, 그리고 상기 하드마스크 조성물을 다단계(multi-step) 열처리하는 단계를 포함하는 하드마스크 층의 형성 방법으로서, 상기 다단계 열처리는 공정 1 또는 공정 2에 따라 진행되며,
상기 공정 1은 50 ℃ 내지 170 ℃의 온도에서 열처리하는 베이크 공정 1-1, 및 100 ℃ 내지 500 ℃의 온도에서 열처리하는 베이크 공정 1-2를 포함하고, 상기 공정 2는 50 ℃ 내지 300 ℃의 온도에서 열처리하는 베이크 공정 2-1, 100 ℃ 내지 500 ℃의 온도에서 열처리하는 베이크 공정 2-2, 및 150 ℃ 내지 600 ℃의 온도에서 열처리하는 베이크 공정 2-3을 포함하며, 상기 베이크 공정 1-2의 온도는 상기 베이크 공정 1-1의 온도보다 높거나 같고, 상기 베이크 공정 2-2의 온도는 상기 베이크 공정 2-1의 온도보다 높거나 같고 상기 베이크 공정 2-3의 온도는 상기 베이크 공정 2-2의 온도보다 높거나 같은 하드마스크 층의 형성 방법을 제공한다.
단, 상기 베이크 공정 1-1의 완결 시점과 상기 베이크 공정 1-2의 개시 시점이 동일한 경우 상기 베이크 공정 1-2의 온도는 상기 베이크 공정 1-1의 온도보다 높아야 하고, 상기 베이크 공정 2-1의 완결 시점과 상기 베이크 공정 2-2의 개시 시점이 동일한 경우 상기 베이크 공정 2-2의 온도는 상기 베이크 공정 2-1의 온도보다 높아야 하며, 상기 베이크 공정 2-2의 완결 시점과 상기 베이크 공정 2-3의 개시 시점이 동일한 경우 상기 베이크 공정 2-3의 온도는 상기 베이크 공정 2-2의 온도보다 높아야 한다.

Description

하드마스크 층의 형성 방법, 반도체 소자의 제조방법, 및 이에 따른 반도체 소자 {METHOD OF PRODUCING HARDMASK LAYER, METHOD OF PRODUCING SEMICONDUCTOR DEVICE, AND SEMICONDUCTOR DEVICE THEREOF}
다단계 열처리 공정을 포함하는 하드마스크 층의 형성 방법, 반도체 소자의 제조 방법, 및 이에 따라 제조된 반도체 소자에 관한 것이다.
최근 반도체 산업은 수백 나노미터 크기의 패턴에서 수 내지 수십 나노미터 크기의 패턴을 가지는 초미세 기술로 발전하고 있다. 　이러한 초미세 기술을 실현하기 위해서는 효과적인 리쏘그래픽 기법이 필수적이다.
전형적인 리쏘그래픽 기법은 반도체 기판 위에 재료층을 형성하고 그 위에 포토레지스트 층을 코팅하고 노광 및 현상을 하여 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 마스크로 하여 재료층을 식각하는 과정을 포함한다.
근래, 형성하고자 하는 패턴의 크기가 감소함에 따라 상술한 전형적인 리쏘그래픽 기법만으로는 양호한 프로파일을 가진 미세 패턴을 형성하기 어렵다. 이에 따라 식각하고자 하는 재료층과 포토레지스트 층 사이에 일명 하드마스크 층(hardmask layer)이라고 불리는 층을 형성하여 미세 패턴을 형성할 수 있다. 하드마스크 층은 선택적 식각 과정을 통하여 포토레지스트의 미세 패턴을 재료 층으로 전사해주는 중간막으로서 역할을 한다.
일반적으로 하드마스크 조성물을 도포한 후 열처리 하여 하드마스크 조성물의 가교 반응을 일으킴으로써 하드마스크 층을 형성한다. 이 때, 고온의 베이크 공정에 따른 열적 수축(thermal shrinkage)로 인하여 하드마스크 층의 평탄화 특성이 열화되거나 아웃가스 발생이 증가할 수 있고, 이는 포토레지스트 층의 패터닝 불량으로 이어질 수 있다.
일 구현예는 평탄화 특성이 우수한 하드마스크 층의 형성 방법을 제공한다.
다른 구현예는 미세 패턴화가 가능한 반도체 소자의 제조 방법을 제공한다.
또 다른 구현예는 상기 제조 방법에 따라 제조된 반도체 소자를 제공한다.
일 구현예에 따르면, 기판 위에 재료 층을 형성하는 단계, 상기 재료 층 위에 하드마스크 조성물을 적용하는 단계, 그리고 상기 하드마스크 조성물을 다단계(multi-step) 열처리하는 단계를 포함하는 하드마스크 층의 형성 방법으로서, 상기 다단계 열처리는 공정 1 또는 공정 2에 따라 진행되며, 상기 공정 1은 50 ℃ 내지 170 ℃의 온도에서 열처리하는 베이크 공정 1-1, 및 100 ℃ 내지 500 ℃의 온도에서 열처리하는 베이크 공정 1-2를 포함하고, 상기 공정 2는 50 ℃ 내지 300 ℃의 온도에서 열처리하는 베이크 공정 2-1, 100 ℃ 내지 500 ℃의 온도에서 열처리하는 베이크 공정 2-2, 및 150 ℃ 내지 600 ℃의 온도에서 열처리하는 베이크 공정 2-3을 포함하며, 상기 베이크 공정 1-2의 온도는 상기 베이크 공정 1-1의 온도보다 높거나 같고, 상기 베이크 공정 2-2의 온도는 상기 베이크 공정 2-1의 온도보다 높거나 같고 상기 베이크 공정 2-3의 온도는 상기 베이크 공정 2-2의 온도보다 높거나 같은 하드마스크 층의 형성 방법을 제공한다.
단, 상기 베이크 공정 1-1의 완결 시점과 상기 베이크 공정 1-2의 개시 시점이 동일한 경우 상기 베이크 공정 1-2의 온도는 상기 베이크 공정 1-1의 온도보다 높아야 하고, 상기 베이크 공정 2-1의 완결 시점과 상기 베이크 공정 2-2의 개시 시점이 동일한 경우 상기 베이크 공정 2-2의 온도는 상기 베이크 공정 2-1의 온도보다 높아야 하며, 상기 베이크 공정 2-2의 완결 시점과 상기 베이크 공정 2-3의 개시 시점이 동일한 경우 상기 베이크 공정 2-3의 온도는 상기 베이크 공정 2-2의 온도보다 높아야 한다.
상기 베이크 공정 1-1 및 상기 베이크 공정 1-2는 각각 독립적으로 10 초 내지 300 초 동안 진행될 수 있다.
상기 베이크 공정 2-1, 상기 베이크 공정 2-2, 및 상기 베이크 공정 2-3은 각각 독립적으로 10 초 내지 300 초 동안 진행될 수 있다.
상기 베이크 공정 1-1과 상기 베이크 공정 1-2의 진행 시간의 합은 500 초 이하일 수 있다.
상기 베이크 공정 2-1, 상기 베이크 공정 2-2, 및 상기 베이크 공정 2-3의 진행 시간의 합은 500 초 이하일 수 있다.
상기 베이크 공정 1-1과 상기 베이크 공정 1-2 사이에 10 ℃ 내지 50 ℃의 온도에서 열처리하는 베이크 공정 1-3을 더 포함하고, 상기 베이크 공정 1-3의 온도는 상기 베이크 공정 1-1의 온도보다 낮을 수 있다.
상기 베이크 공정 1-3은 10 초 내지 100 초 동안 진행될 수 있다.
상기 베이크 공정 2-1과 상기 베이크 공정 2-2 사이에 10 ℃ 내지 50 ℃의 온도에서 열처리하는 베이크 공정 2-4, 및 상기 베이크 공정 2-2와 상기 베이크 공정 2-3 사이에 10 ℃ 내지 50 ℃의 온도에서 열처리하는 베이크 공정 2-5를 더 포함하고, 상기 베이크 공정 2-4의 온도는 상기 베이크 공정 2-1의 온도보다 낮고, 상기 베이크 공정 2-5의 온도는 상기 베이크 공정 2-2의 온도보다 낮고 상기 베이크 공정 2-4의 온도보다 높거나 같을 수 있다.
상기 베이크 공정 2-4 및 베이크 공정 2-5는 각각 독립적으로 10 초 내지 100 초 동안 진행되고, 상기 베이크 공정 2-4 및 베이크 공정 2-5의 진행 시간의 합은 120초 이하일 수 있다.
상기 하드마스크 조성물을 적용하는 단계는 스핀-온 코팅 방법으로 수행할 수 있다.
다른 구현예에 따르면, 상술한 방법에 따라 형성된 하드마스크 층 위에 포토레지스트 층을 형성하는 단계, 상기 포토레지스트 층을 노광 및 현상하여 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 하드마스크 층을 선택적으로 제거하고 상기 재료 층의 일부를 노출하는 단계, 그리고 상기 재료 층의 노출된 부분을 식각하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
상기 포토레지스트 층을 형성하는 단계 전에 상기 하드마스크 층 위에 실리콘 함유 박막층을 형성하는 단계를 더 포함할 수 있다.
상기 실리콘 함유 박막층은 산화질화규소(SiON)를 함유할 수 있다.
상기 포토레지스트 층을 형성하는 단계 전에 상기 하드마스크 층 위에 바닥 반사 방지 층(BARC)을 형성하는 단계를 더 포함할 수 있다.
상기 하드마스크 조성물은 분자량이 300 내지 3,000인 탄소 함유 모노머, 및 용매를 포함할 수 있다.
상기 탄소 함유 모노머는 방향족 고리기 구조를 포함하는 화합물일 수 있다.
상기 하드마스크 조성물은 중량평균분자량이 1,000 내지 300,000인 탄소 함유 중합체, 및 용매를 포함할 수 있다.
상기 재료층은 금속층 또는 절연층일 수 있다.
또 다른 구현예에 따르면, 상술한 방법에 따라 제조된 반도체 소자를 제공한다.
하드마스크 층의 갭-필 특성 및 평탄화 특성을 개선함으로써 반도체 소자의 미세 패턴화를 가능하게 한다.
도 1은 일 구현예에 따른 하드마스크 층의 형성 방법을 나타내는 흐름도이고,
도 2 및 3은 일 구현예에 따른 하드마스크 층의 형성 방법을 설명하기 위한 도면이고,
도 4는 일 구현예에 따른 다단계 열처리 중 공정 1을 나타내는 도면이고,
도 5는 일 구현예에 따른 다단계 열처리 중 공정 2를 나타내는 도면이고,
도 6은 다른 일 구현예에 따른 다단계 열처리 공정을 나타내는 도면이고,
도 7은 또 다른 일 구현예에 따른 다단계 열처리 공정을 나타내는 도면이고,
도 8은 또 다른 일 구현예에 따른 반도체 소자의 제조 방법을 나타내는 흐름도이고,
도 9 내지 14는 또 다른 일 구현예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면이고,
도 15 내지 17은 실시예 및 비교예에서 제작된 하드마스크 층의 성능을 평가하기 위한 계산식이다.
이하, 본 발명의 구현예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 구현예에 한정되지 않는다.
명세서에서 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이하 일 구현예에 따른 하드마스크 층의 형성 방법을 도 1을 참고하여 설명한다.
도 1은 일 구현예에 따른 하드마스크 층의 형성 방법을 나타낸 흐름도이다.
일 구현예에 따른 하드마스크 층의 형성 방법은 기판 위에 재료 층을 형성하는 단계(S110), 상기 재료 층 위에 하드마스크 조성물을 적용하는 단계(S120), 그리고 상기 하드마스크 조성물을 다단계(multi-step) 열처리하는 단계(S130)를 포함한다.
이하 각 단계를 도 2 내지 3을 참고하여 설명한다. 도 2 및 3은 일 구현예에 따른 하드마스크 층의 형성 방법을 설명하기 위한 도면이다.
먼저, 도 2에 도시된 바와 같이 기판(110) 위에 재료 층(120)을 형성한다.
상기 기판(110)은 예컨대 실리콘웨이퍼, 유리 기판 또는 고분자 기판일 수 있다.
상기 재료 층(120)은 최종적으로 패턴하고자 하는 재료로 형성되며, 예컨대 알루미늄, 구리 등과 같은 금속층, 실리콘과 같은 반도체 층 또는 산화규소, 질화규소 등과 같은 절연층일 수 있다. 상기 금속 층은 예컨대 규소, 티탄, 텅스텐, 하프늄, 지르코늄, 크롬, 게르마늄, 구리, 알루미늄 및 철 중 어느 하나, 또는 이들의 합금을 포함할 수 있다. 상기 재료 층은 예컨대 화학기상증착 방법으로 형성될 수 있다.
다음으로, 도 3에 도시된 바와 같이 재료층(120) 위에 하드마스크 조성물을 적용하여 하드마스크 층(130)을 형성한다.
상기 하드마스크 조성물은 용액 형태로 제조되어 스핀-온　코팅(spin-on　coating) 방법으로 도포될 수 있다. 　이 때 상기 하드마스크 조성물의 도포 두께는 특별히 한정되지 않으나, 예컨대 약 100 내지 10,000Å 두께로 도포될 수 있다.
상기 하드마스크 조성물의 열처리 단계는 소정의 온도에서 베이크 공정을 진행함을 의미하며, 상기 베이크 공정을 통해 하드마스크 조성물에 포함된 화합물의 가교 반응이 일어날 수 있다.
상기 열처리 단계는 2회 이상의 베이크 공정을 포함하는 다단계 열처리 방식으로 진행되며, 도 4에 도시된 바와 같이 2단계의 베이크 공정을 포함하도록 구성되거나, 도 5에 도시된 바와 같이 3단계의 베이크 공정을 포함하도록 구성될 수 있다.
구체적으로 상기 공정 1은 50 ℃ 내지 170 ℃의 온도에서 열처리하는 베이크 공정 1-1 및 100 ℃ 내지 500 ℃의 온도에서 열처리하는 베이크 공정 1-2를 포함하고, 상기 공정 2는 50 ℃ 내지 300 ℃의 온도에서 열처리하는 베이크 공정 2-1, 100 ℃ 내지 500 ℃의 온도에서 열처리하는 베이크 공정 2-2, 및 150 ℃ 내지 600 ℃의 온도에서 열처리하는 베이크 공정 2-3을 포함한다.
이 때, 상기 베이크 공정 1-2의 온도는 상기 베이크 공정 1-1의 온도보다 높거나 같고, 상기 베이크 공정 2-2의 온도는 상기 베이크 공정 2-1의 온도보다 높거나 같으며, 상기 베이크 공정 2-3의 온도는 상기 베이크 공정 2-2의 온도보다 높거나 같다.
상기 공정 1에서, 상기 베이크 공정 1-1이 완결된 후 상기 베이크 공정 1-2가 개시되며, 이 때 상기 베이크 공정 1-1의 완결 시점과 상기 베이크 공정 1-2의 개시 시점 사이의 시간 간격은 원칙적으로 제한되지 않으며, 예컨대 120초 이하일 수 있다. 다만, 상기 베이크 공정 1-1의 완결 시점과 상기 베이크 공정 1-2의 개시 시점 사이의 시간 간격이 없는 경우, 즉 상기 베이크 공정 1-1의 완결 시점과 상기 베이크 공정 1-2의 개시 시점이 동일한 경우 상기 베이크 공정 1-2의 온도는 상기 베이크 공정 1-1의 온도보다 높아야 한다.
상기 공정 2에서, 상기 베이크 공정 2-1이 완결된 후 상기 베이크 공정 2-2가 개시되며, 이 때 상기 베이크 공정 2-1의 완결 시점과 상기 베이크 공정 2-2의 개시 시점 사이의 시간 간격은 원칙적으로 제한되지 않으며, 예컨대 120초 이하일 수 있다. 다만, 상기 베이크 공정 2-1의 완결 시점과 상기 베이크 공정 2-2의 개시 시점 사이의 시간 간격이 없는 경우, 즉 상기 베이크 공정 2-1의 완결 시점과 상기 베이크 공정 2-2의 개시 시점이 동일한 경우 상기 베이크 공정 2-2의 온도는 상기 베이크 공정 2-1의 온도보다 높아야 한다.
마찬가지로, 상기 공정 2에서 상기 베이크 공정 2-2가 완결된 후 상기 베이크 공정 2-3이 개시되며, 이 때 상기 베이크 공정 2-2의 완결 시점과 상기 베이크 공정 2-3의 개시 시점 사이의 시간 간격은 원칙적으로 제한되지 않으며, 예컨대 120초 이하일 수 있다. 다만, 상기 베이크 공정 2-2의 완결 시점과 상기 베이크 공정 2-3의 개시 시점 사이의 시간 간격이 없는 경우, 즉 상기 베이크 공정 2-2의 완결 시점과 상기 베이크 공정 2-3의 개시 시점이 동일한 경우 상기 베이크 공정 2-3의 온도는 상기 베이크 공정 2-2의 온도보다 높아야 한다.
이와 같이 하드마스크 조성물을 다단계 열처리를 통해 경화시킬 경우 하드마스크 층에 가해지는 열적 손상을 최소화하여 보다 안정적으로 하드마스크 층을 형성할 수 있다. 즉, 하드마스크 층의 갭-필 특성 및 평탄화 특성이 개선될 수 있으며, 이에 따라 반도체 소자의 패턴을 보다 미세한 수준으로 형성할 수 있게 된다.
예를 들어, 상기 공정 1에서, 상기 베이크 공정 1-1 및 상기 베이크 공정 1-2는 각각 독립적으로 10 초 내지 300 초 동안 진행될 수 있으며, 이 때 상기 베이크 공정 1-1 및 상기 베이크 공정 1-2 의 진행 시간의 합을 500 초 이하로 제어할 수 있다.
마찬가지로, 상기 공정 2에서, 상기 베이크 공정 2-1, 상기 베이크 공정 2-2, 및 상기 베이크 공정 2-3은 각각 독립적으로 10 초 내지 300 초 동안 진행될 수 있으며, 이 때 상기 베이크 공정 2-1, 상기 베이크 공정 2-2, 및 상기 베이크 공정 2-3의 진행 시간의 합을 500 초 이하로 제어할 수 있다.
상술한 바와 같이 상기 다단계 열처리는 복수의 베이크 공정을 포함한다. 상기 복수의 베이크 공정의 진행 시간의 합은 500 초 이하로 제어할 수 있으며, 이를 만족하는 경우 상기 다단계 열처리는 상기 공정 2에서 베이크 공정 2-3의 온도보다 높거나 같은 온도에서 진행되는 추가의 베이크 공정을 1회 또는 1회 이상 더 포함할 수 있다. 이 경우에도 예컨대 상기 추가의 베이크 공정을 베이크 공정 2-A라 할 때, 상기 베이크 공정 2-3의 완결 시점이 상기 베이크 공정 2-A의 개시 시점과 동일한 경우, 상기 베이크 공정 2-A의 온도는 상기 베이크 공정 2-3의 온도보다 높아야 한다.
일 구현예에 따르면, 상기 각 베이크 공정들의 사이에 그들보다 낮은 온도로 열처리 하여 하드마스크 층을 안정화하는 추가의 베이크 공정을 더 포함할 수 있다.
도 6에 도시한 바와 같이 상기 공정 1에서 상기 베이크 공정 1-1과 상기 베이크 공정 1-2 사이에 10 ℃ 내지 50 ℃의 온도에서 열처리하는 베이크 공정 1-3을 더 포함할 수 있다. 이 때, 상기 베이크 공정 1-3의 온도는 상기 베이크 공정 1-1의 온도보다 낮도록 제어할 수 있다. 상기 공정 1에서 상기 베이크 공정 1-3은 10 초 내지 100 초 동안 진행될 수 있다.
도 7에 도시한 바와 같이, 상기 공정 2에서, 상기 베이크 공정 2-1과 상기 베이크 공정 2-2 사이에 10 ℃ 내지 50 ℃의 온도에서 열처리하는 베이크 공정 2-4, 및 상기 베이크 공정 2-2와 상기 베이크 공정 2-3 사이에 10 ℃ 내지 50 ℃의 온도에서 열처리하는 베이크 공정 2-5를 더 포함할 수 있다. 이 때, 상기 베이크 공정 2-4의 온도는 상기 베이크 공정 2-1의 온도보다 낮고, 상기 베이크 공정 2-5의 온도는 상기 베이크 공정 2-2의 온도보다 낮고 동시에 상기 베이크 공정 2-4의 온도보다는 높거나 같도록 제어할 수 있다. 상기 공정 2에서, 상기 베이크 공정 2-4 및 베이크 공정 2-5는 각각 독립적으로 10 초 내지 100 초 동안 진행되고, 상기 베이크 공정 2-4 및 베이크 공정 2-5의 진행 시간의 합은 120초 이하일 수 있다.
한편, 상기 하드마스크 조성물은 탄소계 화합물 및 용매를 포함할 수 있다.
예를 들어, 상기 탄소계 화합물은 분자량이 300 내지 3,000인 탄소 함유 모노머, 중량평균분자량은 1,000 내지 300,000인 탄소 함유 중합체, 또는 이들의 조합일 수 있다. 상기 탄소 함유 모노머는 예컨대 방향족 고리기 구조를 포함하는 화합물일 수 있다.
상기 용매는 상기 화합물에 대한 충분한 용해성 또는 분산성을 가지는 것이면 특별히 한정되지 않으나, 예컨대 프로필렌글리콜, 프로필렌글리콜 디아세테이트, 메톡시 프로판디올, 디에틸렌글리콜, 디에틸렌글리콜 부틸에테르, 트리(에틸렌글리콜)모노메틸에테르, 프로필렌글리콜 모노메틸에테르, 프로필렌글리콜 모노메틸에테르 아세테이트, 사이클로헥사논, 에틸락테이트, 감마-부티로락톤, N,N-디메틸포름아미드, N,N-디메틸아세트아미드, 메틸피롤리돈, 메틸피롤리디논, 아세틸아세톤 및 에틸 3-에톡시프로피오네이트에서 선택되는 적어도 하나를 포함할 수 있다.
상기 탄소계 화합물은 상기 하드마스크 조성물의 총 함량에 대하여 약 0.1 내지 30 중량%로 포함될 수 있다. 상기 범위로 화합물이 포함됨으로써 하드마스크 층의 두께, 표면 거칠기 및 평탄화 정도를 조절할 수 있다.
상기 하드마스크 조성물은 추가적으로 계면 활성제를 더 포함할 수 있다.
상기 계면 활성제는 예컨대 알킬벤젠설폰산 염, 알킬피리디늄 염, 폴리에틸렌글리콜, 제4 암모늄 염 등을 사용할 수 있으나, 이에 한정되는 것은 아니다.
상기 계면 활성제는 상기 하드마스크 조성물 100 중량부에 대하여 약 0.001 내지 3 중량부로 포함될 수 있다. 　상기 범위로 포함함으로써 하드마스크 조성물의 광학적 특성을 변경시키지 않으면서 용해도를　향상시킬 수 있다.
이하 다른 일 구현예에 따른 반도체 소자의 제조 방법에 관하여 도 8을 참고하여 설명한다.
도 8은 다른 일 구현예에 따른 반도체 소자의 제조 방법을 나타내는 흐름도이다.
일 구현예에 따른 반도체 소자의 제조 방법은 상술한 하드마스크 층 위에 포토레지스트 층을 형성하는 단계(S140), 상기 포토레지스트 층을 노광 및 현상하여 포토레지스트 패턴을 형성하는 단계(S150), 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 하드마스크 층을 선택적으로 제거하고 상기 재료 층의 일부를 노출하는 단계(S160), 그리고 상기 재료 층의 노출된 부분을 식각하는 단계(S170)을 포함한다.
먼저, 도 9 및 10에 도시한 바와 같이 하드마스크 층(130) 위에 포토레지스트 층(140)을 형성하고, 이어서, 포토레지스트 층(140)을 노광 및 현상하여 포토레지스트 패턴(141)을 형성한다. 상기 포토레지스트 층을 노광하는 단계는 예컨대 ArF, KrF 또는 EUV 등을 사용하여 수행할 수 있다. 　또한 노광 후 약　100　내지 500℃에서 열처리　공정을 수행할 수 있다.
이어서, 도 11에 도시한 바와 같이 상기 포토레지스트 패턴(141)을 식각 마스크로 이용하여 상기 하드마스크 층(130) 선택적으로 제거하고 상기 재료 층(120)의 일부를 노출하는 단계를 거친다. 그 후, 도 12에 도시한 바와 같이 상기 재료 층(120)의 노출된 부분을 식각하는 단계를 거친 후 도 13에 도시한 바와 같이 상기 하드마스크 층(130)을 제거할 수 있다.
상기 재료 층의 노출된 부분을 식각하는 단계는 식각 가스를 사용한 건식 식각으로 수행할 수 있으며, 식각　가스는 예컨대 CHF3, CF4, Cl2, BCl3　및 이들의 혼합 가스를 사용할 수 있다.
상기 식각된 재료 층은 복수의 패턴으로 형성될 수 있으며, 상기 복수의 패턴은 금속 패턴, 반도체 패턴, 절연 패턴 등 다양할 수 있으며, 예컨대 반도체 집적 회로 디바이스 내의 다양한 패턴으로 적용될 수 있다.
한편, 상기 포토레지스트 층을 형성하는 단계 이전에 상기 하드마스크 층 위에 실리콘 함유 박막층(150)을 형성하는 단계를 더 포함할 수 있다(도 14). 상기 실리콘 함유 박막층은 질화규소, 산화규소, 또는 이들의 조합으로 형성될 수 있으며, 예컨대 산화질화규소(SiON)를 함유할 수 있다.
또한 상기 포토레지스트 층을 형성하는 단계 전에 상기 실리콘 함유 박막층 (150) 상부에　바닥 반사방지 층(bottom anti-reflective coating, BARC)(160)을 더 형성할 수도 있다(도 14).
본 발명의 다른 일 구현예에 따르면, 상술한 제조방법에 따라 제조되어 미세 패턴을 구현할 수 있는 반도체 소자를 제공한다.
이하 실시예를 통하여 상술한 본 발명의 구현예를 보다 상세하게 설명한다. 다만 하기의 실시예는 단지 설명의 목적을 위한 것이며 본 발명의 범위를 제한하는 것은 아니다.
실시예 : 하드마스크 층의 제조
분자량 200 내지 20,000의 탄소계 화합물, 및 프로필렌글리콜 모노메틸에테르 아세테이트 (Propylene Glycol Monomethyl Ether Acetate, PGMEA)와 사이클로헥사논(cyclohexanone)의 혼합 용액 (혼합비 7:3)에 녹여 하드마스크 조성물을 제조하였다. 이 때 고형분은 전체 조성물의 3 ~ 20중량%가 되도록 조정하였다.
이어서 상기 하드마스크 조성물을 4"/8"/12" 베어(bare) 실리콘 웨이퍼에 스핀 코터 (Mikasa, MS-A200)를 이용하여 1500 RPM/20 sec 의 회전 시간으로 스핀 코팅하였다. 그 후, 핫 플레이트 (iuchi, HTH-500N)를 이용하여 400℃ 및 120 sec 의 조건으로 열처리시 500 내지 3000 Å의 두께가 나올 수 있도록 고형분 양을 조절하여 각 샘플의 두께 맞춤을 실시하였다.
그 후, 실리콘 웨이퍼 위에 상기 두께 맞춤된 샘플을 스핀 코팅하였다.
이어서 각 샘플의 베이크 공정의 조건을 하기 표 1 및 표 2와 같이 구성하여, 복수의 핫 플레이트를 이용하여 다단계 베이크 공정을 거쳐 하드마스크 층을 형성하였다.
표 1에 나타낸 바와 같이 실시예 1 내지 10은 각 단계의 온도를 순차적으로 높여 다단계 베이크를 진행한 것이고, 표 2에 나타낸 바와 같이 실시예 11 내지 13은 각 베이크 공정 사이에 추가로 안정화를 위한 베이크 공정을 더 포함시켜 진행한 것이다.
베이크 진행 순서 1 2 3 4 5
실시예 1 100℃, 30 sec 400℃, 120 sec - - -
실시예 2 100 ℃, 60 sec 400 ℃, 120 sec - - -
실시예 3 150 ℃, 60 sec 400 ℃, 90 sec - - -
실시예 4 100 ℃, 30 sec 400 ℃, 120 sec - - -
실시예 5 150 ℃, 60 sec 400 ℃, 120 sec - - -
실시예 6 100 ℃, 30 sec 240 ℃, 60 sec 400 ℃, 120 sec - -
실시예 7 150 ℃, 60 sec 240 ℃, 120 sec 500 ℃, 120 sec - -
실시예 8 100 ℃, 60 sec 400 ℃, 90 sec 500 ℃, 120 sec - -
실시예 9 200 ℃, 60 sec 400 ℃, 60 sec 500 ℃, 120 sec - -
실시예 10 240 ℃, 60 sec 400 ℃, 120 sec 600 ℃, 180 sec - -
베이크 진행 순서 1 2 3 4 5
실시예 11 100 ℃, 60 sec 25 ℃, 30 sec 400 ℃, 120 sec - -
실시예 12 100 ℃, 60 sec 25 ℃, 30 sec 240 ℃, 120 sec 50 ℃, 30
sec		 400 ℃, 120 sec
실시예 13 240 ℃, 60 sec 50 ℃, 30 sec 400 ℃, 120 sec 50 ℃, 60
sec		 600 ℃, 180 sec
비교예
베이크 공정 조건을 하기 표 3과 같이 구성하여 단일의 베이크 공정을 거쳐 하드마스크 층을 형성하였다. 다단계 베이크 공정 대신 단일의 베이크 공정을 진행한 것을 제외하고는 상기 실시예와 동일한 조건에서 진행하였다.
비교예 1 240℃, 60 sec
비교예 2 240℃, 120 sec
비교예 3 350 ℃, 90 sec
비교예 4 400 ℃, 120 sec
비교예 5 400 ℃, 180 sec
비교예 6 450 ℃, 180 sec
비교예 7 500 ℃, 300 sec
평가 1: 갭-필 특성 및 평탄화 특성
V-SEM을 이용하여 하드마스크 층의 단면을 관찰하여 실시예 1 내지 3, 및 비교예 1 내지 5에 따른 하드마스크 층의 갭-필 특성 및 평탄화 특성을 확인하였다.
갭-필 특성은 패턴 단면을 관찰하여 보이드(void) 발생 유무로 판별하였다. 평탄화 특성은 도 15에 나타낸 계산식 1에 따라 수치화하였다. 도 1에서, h1 및 h2의 차이가 크지 않을수록 평탄화 특성이 우수한 것이다.
그 결과를 표 4에 나타낸다.
평탄화 특성 및 Gap-Fill 특성
Planarity (%) Gap-Fill 특성
실시예　1 26.41 Void 없음
실시예　2 5.19 Void 없음
실시예 3 13.25 Void 없음
비교예 1 48.19 Void 없음
비교예 2 31.37 Void 없음
비교예 3 70.37 Void 없음
비교예 4 55.25 Void 없음
비교예 5 90.85 Void 없음
표 4를 참고하면, 다단계 베이크 공정을 거친 실시예 1 내지 3에 따른 하드마스크 층이 단일의 베이크 공정을 거친 비교예 1 내지 5와 비교하여 갭-필 특성 및 평탄화 특성이 우수함을 알 수 있다.
평가 2: 단차 특성
V-SEM을 이용하여 하드마스크 층의 단면을 관찰하여 실시예 1 내지 3, 및 비교예 1 내지 5에 따른 하드마스크 층의 단차 특성을 확인하였다.
단차 특성은 도 16에 나타낸 계산식 2로 수치화하였다. 단차 특성은 셀(Cell)이 없는 페리(peri) 부분의 도포 두께와 셀 부분의 도포 두께의 차이가 크지 않을수록 우수한 것이다.
그 결과를 표 5에 나타낸다.
　 단차 특성
h0-h1 (nm) h0-h2 (nm) h0-h3 (nm)
실시예　1 5.5 6.5 7.5
실시예　2 3.5 4.0 4.0
실시예 3 5.0 5.5 6.0
비교예 1 15.5 17.0 17.5
비교예 2 30.0 30.0 30.5
비교예 3 20.5 23.0 26.5
비교예 4 55.0 56.0 56.0
비교예 5 25 25.5 28.0
표 5를 참고하면, 다단계 베이크 공정을 거친 실시예 1 내지 3에 따른 하드마스크 층이 단일의 베이크 공정을 거친 비교예 1 내지 5와 비교하여 단차 특성이 우수함을 알 수 있다.
평가 3: 아웃 가스
메인 베이크 공정을 진행하기 이전에 180 ℃에서 1분 간의 프리베이크를 거친 것을 제외하고는 상기 실시예 1 내지 3 및 비교예 1 내지 5와 동일하게 하여 하드마스크 층을 형성하였다.
그 후 각 샘플에 대하여 QCM (Quartz Crystal Microbalance) 설비를 이용하여 도 17에 나타낸 계산식 3에 따라 아웃가스 양을 평가하였다.
그 결과를 표 6에 나타낸다.
　 Outgas 질량 (ng)
실시예　1 3.0
실시예　2 7.5
실시예 3 6.0
비교예 1 30.5
비교예 2 24.5
비교예 3 15.0
비교예 4 12.0
비교예 5 55.0
표 6을 참고하면, 다단계 베이크 공정을 거친 실시예 1 내지 3에 따른 하드마스크 층이 단일의 베이크 공정을 거친 비교예 1 내지 5와 비교하여 아웃가스 발생이 적은 것을 알 수 있다.
이상에서 본 발명의 바람직한 실시예들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.
110 기판
120 재료 층
130 하드마스크 층
140 포토레지스트 층
141 포토레지스트 패턴
150 실리콘 함유 박막층
160 바닥 반사방지 층

Claims (19)

  1. 기판 위에 재료 층을 형성하는 단계,
    상기 재료 층 위에 하드마스크 조성물을 적용하는 단계, 그리고
    상기 하드마스크 조성물을 다단계(multi-step) 열처리하는 단계를 포함하는
    하드마스크 층의 형성 방법으로서,
    상기 다단계 열처리는 공정 1 또는 공정 2에 따라 진행되며,
    상기 공정 1은 50 ℃ 내지 170 ℃의 온도에서 열처리하는 베이크 공정 1-1, 및 100 ℃ 내지 500 ℃의 온도에서 열처리하는 베이크 공정 1-2를 포함하고,
    상기 공정 2는 50 ℃ 내지 300 ℃의 온도에서 열처리하는 베이크 공정 2-1, 100 ℃ 내지 500 ℃의 온도에서 열처리하는 베이크 공정 2-2, 및 150 ℃ 내지 600 ℃의 온도에서 열처리하는 베이크 공정 2-3을 포함하며,
    상기 베이크 공정 1-2의 온도는 상기 베이크 공정 1-1의 온도보다 높거나 같고,
    상기 베이크 공정 2-2의 온도는 상기 베이크 공정 2-1의 온도보다 높거나 같고 상기 베이크 공정 2-3의 온도는 상기 베이크 공정 2-2의 온도보다 높거나 같은
    하드마스크 층의 형성 방법.
    단, 상기 베이크 공정 1-1의 완결 시점과 상기 베이크 공정 1-2의 개시 시점이 동일한 경우 상기 베이크 공정 1-2의 온도는 상기 베이크 공정 1-1의 온도보다 높아야 하고, 상기 베이크 공정 2-1의 완결 시점과 상기 베이크 공정 2-2의 개시 시점이 동일한 경우 상기 베이크 공정 2-2의 온도는 상기 베이크 공정 2-1의 온도보다 높아야 하며, 상기 베이크 공정 2-2의 완결 시점과 상기 베이크 공정 2-3의 개시 시점이 동일한 경우 상기 베이크 공정 2-3의 온도는 상기 베이크 공정 2-2의 온도보다 높아야 한다.
  2. 제1항에서,
    상기 베이크 공정 1-1 및 상기 베이크 공정 1-2는 각각 독립적으로 10 초 내지 300 초 동안 진행되는 하드마스크 층의 형성 방법.
  3. 제1항에서,
    상기 베이크 공정 2-1, 상기 베이크 공정 2-2, 및 상기 베이크 공정 2-3은 각각 독립적으로 10 초 내지 300 초 동안 진행되는 하드마스크 층의 형성 방법.
  4. 제1항에서,
    상기 베이크 공정 1-1과 상기 베이크 공정 1-2의 진행 시간의 합은 500 초 이하인 것인 하드마스크 층의 형성 방법.
  5. 제1항에서,
    상기 베이크 공정 2-1, 상기 베이크 공정 2-2, 및 상기 베이크 공정 2-3의 진행 시간의 합은 500 초 이하인 하드마스크 층의 형성 방법.
  6. 제1항에서,
    상기 베이크 공정 1-1과 상기 베이크 공정 1-2 사이에 10 ℃ 내지 50 ℃의 온도에서 열처리하는 베이크 공정 1-3을 더 포함하고,
    상기 베이크 공정 1-3의 온도는 상기 베이크 공정 1-1의 온도보다 낮은 하드마스크 층의 형성 방법.
  7. 제6항에서,
    상기 베이크 공정 1-3은 10 초 내지 100 초 동안 진행되는 하드마스크 층의 형성 방법.
  8. 제1항에서,
    상기 베이크 공정 2-1과 상기 베이크 공정 2-2 사이에 10 ℃ 내지 50 ℃의 온도에서 열처리하는 베이크 공정 2-4, 및 상기 베이크 공정 2-2와 상기 베이크 공정 2-3 사이에 10 ℃ 내지 50 ℃의 온도에서 열처리하는 베이크 공정 2-5를 더 포함하고,
    상기 베이크 공정 2-4의 온도는 상기 베이크 공정 2-1의 온도보다 낮고, 상기 베이크 공정 2-5의 온도는 상기 베이크 공정 2-2의 온도보다 낮으며 상기 베이크 공정 2-4의 온도보다 높거나 같은 하드마스크 층의 형성 방법.
  9. 제8항에서,
    상기 베이크 공정 2-4 및 베이크 공정 2-5는 각각 독립적으로 10 초 내지 100 초 동안 진행되고,
    상기 베이크 공정 2-4 및 베이크 공정 2-5의 진행 시간의 합은 120초 이하인 하드마스크 층의 형성 방법.
  10. 제1항에서,
    상기 하드마스크 조성물을 적용하는 단계는 스핀-온 코팅 방법으로 수행하는 하드마스크 층의 형성 방법.
  11. 제1항의 방법에 따라 형성된 하드마스크 층 위에 포토레지스트 층을 형성하는 단계,
    상기 포토레지스트 층을 노광 및 현상하여 포토레지스트 패턴을 형성하는 단계,
    상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 하드마스크 층을 선택적으로 제거하고 상기 재료 층의 일부를 노출하는 단계, 그리고
    상기 재료 층의 노출된 부분을 식각하는 단계
    를 포함하는
    반도체 소자의 제조 방법.
  12. 제11항에서,
    상기 포토레지스트 층을 형성하는 단계 전에 상기 하드마스크 층 위에 실리콘 함유 박막층을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  13. 제12항에서,
    상기 실리콘 함유 박막층은 산화질화규소(SiON)를 함유하는 것인 반도체 소자의 제조 방법.
  14. 제11항에서,
    상기 포토레지스트 층을 형성하는 단계 전에 상기 하드마스크 층 위에 바닥 반사 방지 층(BARC)을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  15. 제1항에서,
    상기 하드마스크 조성물은 분자량이 300 내지 3,000인 탄소 함유 모노머, 및 용매를 포함하는 반도체 소자의 제조 방법.
  16. 제15항에서,
    상기 탄소 함유 모노머는 방향족 고리기 구조를 포함하는 화합물인 반도체 소자의 제조 방법.
  17. 제1항에서,
    상기 하드마스크 조성물은 중량평균분자량이 1,000 내지 300,000인 탄소 함유 중합체, 및 용매를 포함하는 반도체 소자의 제조 방법.
  18. 제11항에서,
    상기 재료층은 금속층 또는 절연층인 반도체 소자의 제조 방법.
  19. 제11항의 방법에 따라 제조된 반도체 소자.
KR1020140065273A 2014-05-29 2014-05-29 하드마스크 층의 형성 방법, 반도체 소자의 제조방법, 및 이에 따른 반도체 소자 KR101776265B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020140065273A KR101776265B1 (ko) 2014-05-29 2014-05-29 하드마스크 층의 형성 방법, 반도체 소자의 제조방법, 및 이에 따른 반도체 소자

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140065273A KR101776265B1 (ko) 2014-05-29 2014-05-29 하드마스크 층의 형성 방법, 반도체 소자의 제조방법, 및 이에 따른 반도체 소자

Publications (2)

Publication Number Publication Date
KR20150137425A true KR20150137425A (ko) 2015-12-09
KR101776265B1 KR101776265B1 (ko) 2017-09-19

Family

ID=54873362

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140065273A KR101776265B1 (ko) 2014-05-29 2014-05-29 하드마스크 층의 형성 방법, 반도체 소자의 제조방법, 및 이에 따른 반도체 소자

Country Status (1)

Country Link
KR (1) KR101776265B1 (ko)

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8153348B2 (en) 2008-02-20 2012-04-10 Applied Materials, Inc. Process sequence for formation of patterned hard mask film (RFP) without need for photoresist or dry etch

Also Published As

Publication number Publication date
KR101776265B1 (ko) 2017-09-19

Similar Documents

Publication Publication Date Title
US6207583B1 (en) Photoresist ashing process for organic and inorganic polymer dielectric materials
KR101283837B1 (ko) 유전체 막의 처리 방법 및 피처 형성 방법
KR20110118781A (ko) 폴리실라잔을 사용하는 리버스 톤 상의 형성을 위한 하드마스크 공정
JP2005347636A (ja) トレンチ・アイソレーション構造の形成方法
KR102159209B1 (ko) 3층 제거를 위한 화학적 조성물
JP2007514291A (ja) ビア・ファースト・デュアルダマシン相互接続配線形成のための構造体充填方法
US20150076108A1 (en) Lithography Process Using Directed Self Assembly
TW200529392A (en) Method for manufacturing semiconductor device
TWI301296B (en) Method for fabricating a hard mask polysilicon gate
TWI535697B (zh) 硬罩幕組成物與其使用的單體及其圖案形成方法
JP2002543586A (ja) 反射防止コーティング及びそれに関連する方法
CN115427890A (zh) 一种包含碳材料、金属有机化合物和溶剂的旋涂组合物以及一种在基材上方制造金属氧化物膜的方法
KR102240213B1 (ko) 고두께 스핀 온 카본 하드마스크 조성물 및 이를 이용한 패턴화 방법
TWI641913B (zh) 聚合物、有機層組成物與形成圖案之方法
KR101776265B1 (ko) 하드마스크 층의 형성 방법, 반도체 소자의 제조방법, 및 이에 따른 반도체 소자
Bhave et al. Developer-soluble gap fill materials for patterning metal trenches in via-first dual damascene process
WO2006077684A1 (ja) シリルフェニレン系ポリマーを含有する中間層形成用組成物およびそれを用いたパターン形成方法
JP7428766B2 (ja) ハードマスク組成物、ハードマスク層およびパターン形成方法
US20220334473A1 (en) Chemical Composition for Tri-Layer Removal
KR20180138405A (ko) 유기막 조성물, 중합체 및 패턴 형성 방법
JP2006002125A (ja) カルボシラン系ポリマーを含んでなる被膜形成用組成物、および該組成物から得られた被膜
KR100995080B1 (ko) 레지스트 하층막, 고내에칭성 조성물 및 이를 이용한재료의 패턴화 방법
KR102092798B1 (ko) 유기막 제조 방법 및 패턴형성방법
KR20190063096A (ko) 패턴 형성 방법
CN105884685B (zh) 单体、有机层组合物、有机层以及形成图案的方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant