TWI358752B - Selective etching using a hard mask and a method f - Google Patents
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1358752 九、發明說明: [相關申請案之對照參考資料] 主張2006年9月1日所提出之韓國專利申請案第 1 0-2006-0084390號的優先權,在此以提及方式倂入該韓國 專利申請案之整個揭露。 【發明所屬之技術領域】 本發明係有關於一種用以製造半導體裝置之方法。更 特別地,本發明係有關於使用硬遮罩(hard mask)之選擇性 蝕刻及一種使用選擇性蝕刻以形成記憶體裝置之隔離結構 的方法。 【先前技術】 隨著設計規則之減少及半導體裝置之整合程度的增 加’已有企圖要藉由減少光阻之損失以使圖案較細。例如: 相較於光阻蝕刻遮罩,已使用由具有較高抗蝕刻性及高硬 度之材料(例如:氮化矽(ShN〇或氮氧化矽(SiON))所構成之 蝕刻遮罩。換言之,在蝕刻製程中,已使用由具有比光阻 遮罩材料高之抗蝕刻性的材料所構成之硬遮罩。 由於蝕刻率之增加及光阻圖案之細線寬的需求,已提 出採用具有包括不同絕緣層之多層結構的硬遮罩。特別 地*要簡化具有複雜結構電晶體(例如:NAND快閃記憶體 裝置)之裝置的蝕刻製程,使用多層硬遮罩以蝕刻出用以隔 離在每一單元中之裝置的溝槽。 第1至3圖係綱要性地描述使用傳統硬遮罩之選擇性 蝕刻製程的剖面圖。 1358752 參考第1至3圖’非揮發性裝置(例如:快閃記憶體裝 置)包括具有下面結構之電晶體:將一控制閘極疊合在電荷 儲存層或浮動閘極上。依據該電荷儲存層之第—圖案形成 用以隔離在每一單元中之裝置的裝置隔離結構。亦即,連 續地實施用以第一圖案化該電荷儲存層之選擇性蝕刻製程 及在該第一圖案化期間所暴露之半導體基板上的溝槽蝕刻 製程’藉此簡化該製程。就其本身而論,在選擇性蝕刻多 層蝕刻靶材之企圖中,採用一多層硬遮罩結構。 更特別地’如第1圖所示,在半導體基板11上形成包 括氧化層之穿隧介電層12。在該穿隧介電層12上形成電荷 儲存層1 3 (例如:導電複晶矽層)。在該電荷儲存層1 3上形 成用以選擇性蝕刻該電荷儲存層13之硬遮罩17。將更詳細 描述用以形成該硬遮罩17之製程。首先,在該電荷儲存層 13上形成墊層14。當藉由化學機械硏磨(CMP)平坦化裝置 隔離層時,該墊層14做爲一硏磨中止點。該墊層14較佳 包括氮化砂層。 該硬遮罩17係在該墊層14上所形成之多層結構。該 硬遮罩17可以具有多層結構,其中連續地疊合複數個絕緣 層(例如:氧化矽層15及氮氧化矽層16,每一層具有約800A 之厚度)。然後,在該結果結構上形成用於選擇性蝕刻之光 阻圖案18至約1,700 A之厚度。 如第1圖所示,該光阻圖案1 8用以在選擇性蝕刻時做 爲蝕刻遮罩,以圖案化該多層硬遮罩17或先圖案化該電荷 儲存層1 3。如第2圖所示,該硬遮罩1 7用以在選擇性蝕刻 -6- 1358752 經由該電荷儲存層13之第一圖案所暴露之半導體基板n 的區域時做爲一蝕刻遮罩。 如第3圖所示’該多層硬遮罩1 7用以在選擇性蝕刻時 作爲蝕刻遮罩’以藉由蝕刻該暴露半導體基板11形成一溝 槽19。於是’該硬遮罩17包括複數層之具有不同蝕刻選擇 性的充分厚度之絕緣層’使得該硬遮罩17可抵抗該蝕刻步 驟’以便形成一溝槽19。在蝕刻時會有部分損失在下面的 氧化矽層1 5之風險。於是,考量該蝕刻殘餘物,必須充分 確保在下面的氧化矽層15之厚度。 爲了希望在蝕刻時做爲蝕刻遮罩以圖案化該多層厚硬 遮罩17,形成該光阻圖案18至充分大厚度,同時考量蝕刻 所造成之損害。在形成該光阻圖案1 8至過度厚度之情況 中,變得很難微細地曝光及顯影該光阻圖案18。此外,無 法調整該溝槽19及該電荷儲存層13之線寬至一期望位 準。結果,發生製程邊限(process margin)之減少。再者, 構成該多層硬遮罩1 7之每一絕緣層必需涉及沉積及蝕刻 製程,因而複雜化全部製程。 於是,要簡化全部製程及改善該光阻之細微圖案,需 要發展一種能減少該蝕刻遮罩(包括該硬遮罩1 7及該光阻 圖案18)之總厚度的方法。 【發明內容】 依據一觀點,本發明提供一種選擇性蝕刻方法,其包 括:形成一混合物,該混合物包括一聚合物與奈米碳管; 塗抹該混合物至蝕刻目標層,藉此形成奈米碳管-聚合物複 1358752 合層;藉由圖案化該奈米碳管-聚合物複合層以形成硬遮 罩,藉此選擇性地暴露該蝕刻目標層之一部分;以及選擇 性地蝕刻經由該硬遮罩所暴露之蝕刻目標層。 依據另一觀點,本發明提供一種使用選擇性蝕刻方法 以隔離記憶體裝置之記憶胞元的方法,包括:形成穿險介 電層於半導體基板上;形成電荷儲存層於該穿隧介電層 上;形成墊層於該電荷儲存層上;形成由奈米碳管與聚合 物所構成之複合層於該墊層上以做爲一硬遮罩;連續地選 擇性蝕刻經由該硬遮罩所暴露之該墊層、該電荷儲存層、 該穿隧介電層及該半導體基板,以形成依據該電荷儲存層 之圖案所配置的溝槽;形成絕緣層於該溝槽內部,以便該 絕緣層塡充該溝槽;以及使該絕緣層經歷平坦化,直到暴 露該墊層至外部,以隔離在每一記憶胞元中之結果結構。 該聚合物較佳地包括光阻。 該形成硬遮罩之步驟較佳包括曝光及顯影該奈米碳管 -聚合物複合層。 該聚合物可以選擇地包括有機抗反射塗布層(ARC)。 該墊層較佳包括氮化矽層。 該方法較佳地更包括形成具有小於該氮化矽層之厚度 的氧化矽層於該墊層與該硬遮罩間之界面上,做爲次硬遮 罩(sub hard mask) ° 該電荷儲存層較佳包括導電複晶矽層,以儲存藉由穿 隧注入至該穿隧介電層之電子,以形成快閃記憶體裝置之 控制閘極。 1358752 該本發明係有關於能減少蝕刻遮罩(包括光阻圖案及 硬遮罩)之總厚度的選擇性蝕刻,以及一種使用該選擇性蝕 刻以形成記億體裝置之隔離結構的方法。 【實施方式】 參考下面範例及所附圖式以較詳細說明本發明。然 而,這些範例係用於描述用,而不是意欲限定本發明。這 些範例希望描述本發明給一般熟習該項技藝者。 在一具體實施例中,本發明係有關於用以做爲硬遮罩 之奈米碳管·聚合物複合層。該奈米碳管-聚合物複合層藉 由混合奈米碳管與有機聚合物及塗抹該混合物至半導體基 板所形成。奈米碳管具有一微小結構’其中每一碳原子係 結合至三個相鄰碳原子,以形成六角形環。將以蜂巢式結 構所配置之六角形環的薄片捲成圓柱形管。此一圓柱形管 具有數個奈米(nm)至數十個奈米(n m)之直徑及在約十至數 千範圍內之長度-直徑比。 奈米碳管具有固有電氣特性。特別地,奈米碳管被描 述具有在適溫中之絕佳化學抗性及對熱、機械及電氣應力 之優越抗性。根據這些優點,當相較於一般聚合材料(例 如:光阻及有機抗反射塗布層(ARC))時,奈米碳管對触刻 電漿、電子束之類具有較高抗性。相較於非結晶碳,奈# 碳管顯示優越熱特性、高硬度及絕佳抗蝕刻性。 奈米碳管之這些優越特性主要是根據在相鄰碳原子·間 之共價鍵。再者,奈米碳管展現顯著絕佳導電率。因此, 對於放射熱而言,它們比矽(Si)更有效率。由於此優點,奈 1358752 米碳管防止暴露在光下之聚合物(例如:光阻)的變質。 在本發明中所使用之奈米碳管包括單層奈米碳管、多 層奈米碳管及碳奈米管索。 在本發明之一具體實施例中,藉由使奈米碳管與光阻 混合及塗抹該混合物至半導體基板,以將該等奈米碳管用 於硬遮罩。該光阻較佳地係用於KrF或ArF光源之光阻或 使用在用以製造半導體之微影製程中的抗蝕劑材料。可以 使用有機樹脂(例如:用於抗反射塗布層之有機ARC材料) # 或電子束抗蝕劑材料以取代該聚合物。 當該光阻用以做爲與奈米碳管混合之聚合物時,在微 影製程(包括曝光及顯影製程)期間圖案化奈米碳管-光阻複 合層,因而有利地免除額外圖案化製程之必要性。當使用 ; 有機ARC材料以取代該光阻時,在該有機ARC材料之圖案 •伦製程期間圖案化奈米碳管-ARC複合層,因而有利地免除 額外圖案化製程之必要性。 相較於傳統硬遮罩,包括該奈米碳管-光阻複合層之硬 I 遮罩具有高硬度及高強度。由於此理由,雖然塗抹該硬遮 罩至較薄厚度,但該硬遮罩可有效地做爲蝕刻遮罩。結果, 本發明之硬遮罩可避免製程邊限之縮小,其中製程邊限之 縮小係具有較厚之傳統硬遮罩的缺點。奈米碳管不是直接 結合至下面的薄膜,而是經由聚合層結合至下面的薄膜。 於是,藉由該聚合層之移除,可輕易地將奈米碳管移離下 面的薄膜。 當藉由有機溶劑(例如:稀釋劑)移除該聚合層時,奈 -10- 1358752 米碳管亦可與該聚合層一起被移除。同樣地,當藉由灰化 移除該聚合層(例如•光阻層)時,亦可輕易地使奈米碳管 與在下面的薄膜分離。結果,可輕易地將由該奈米碳管-光 阻複合層所製成之硬遮罩移離下面的薄膜。 第4至7圖係依據本發明之一實施例綱要性地描述使 用硬遮罩之選擇性蝕刻的剖面圖。例如:將更詳細描述用 以形成NAND快閃記億體裝置之裝置隔離結構的製程,其 中對該NAND快閃記憶體裝置實施該選擇性蝕刻。 參考第4圖,在半導體基板110上形成穿隧介電層 1 20,以允許在快閃記憶體裝置中之電子穿隧。該穿隧介電 層120可較佳地包括氧化矽層。然後,在該穿隧介電層120 上形成電荷儲存層130。該電荷儲存層130較佳包括導電複 晶砂層。 u 用以決定硏磨中止位置之墊層140係在該電荷儲存層 130上形成。該墊層140較佳包括氮化矽層。氧化矽層150 係做爲形成於墊層140上之緩衝層或次硬遮罩。該氧化矽 層150具有比第1或2圖所示之氧化矽層小之厚度。相較 於傳統情況,本發明避免該氧化矽層150之損失。於是, 因爲沒有期望損失需要考量’故該氧化矽層150相較於傳 統情況可被形成至一較薄厚度。 在該氧化矽層150上形成由奈米碳管161及聚合基體 165所構成之複合層160。該奈米碳管161可爲粉狀形式。 該聚合基體165係由液態有機材料(例如:光阻或有機ARC) 所製成。 使該等奈米碳管161與該聚合基體165混合。要簡化 -11- 1358752 硬遮罩之圖案化,該聚合基體165較佳地包括一光阻,致 使使用一微影製程(包括曝光及顯影製程)以圖案化該複合 層160。可以根據在該曝光中所施加之光源(例如:ArF、KrF 或E-光束)改變該光阻之型態。不管該光阻型態,該複合層 160之抗蝕刻電漿性的改善主要係藉由奈米碳管161所造 成。 當該等奈米碳管161之相對量增加時,該複合層160 之對化學、熱、電性及磨損應力的抗性改善了。此外,提 高發光效率及抗電子束性。考量製程成本及曝光條件,可 根據所實施之製程選擇該光阻之相對量。 使該用於光阻之聚合基體165與奈米碳管161混合及 將該混合物塗抹至半導體基板110(如第1圖所示之氧化矽 層150上),以形成該奈米碳管-光阻複合層160。雖然未顯 示,在該聚合基體165由有機樹脂(例如:ARC)所製成之情 況中,額外光阻圖案(未顯示)必需要藉由使用硬遮罩而選 擇性鈾刻或圖案化該等奈米碳管及該有機樹脂之複合層。 於是,在使用光阻做爲該聚合基體165之情況中,可藉由 直接使用曝光及顯影製程以圖案化該複合層160。結果,可 實現一簡化製程。 參考第5圖,圖案化該奈米碳管-光阻複合層160,以 形成硬遮罩169»該聚合基體165之使用使硬遮罩169能藉 由使用微影製程(包括曝光及顯影製程)以圖案化。 在圖案化該硬遮罩169後,使用該硬遮罩169做爲蝕 刻遮罩以連續蝕刻已暴露的下面的薄膜(亦即,選定蝕刻之 -12-
1358752 層)。結果,連續地形成包括氧化矽層圖案 之次硬遮罩。藉由連續選擇性蝕刻,形 139。實施此選擇性蝕刻,直到使在下面白 暴露至外部爲止。 —起參考第6圖與第5圖,使用該硬 蝕刻該穿隧介電層120之暴露部分。接著 基板110之暴露部分,以於該半導體基板 槽119。該溝槽119係藉由在該電荷儲存圖 中所涉及之選擇性蝕刻而形成,因而依據 1 39來自我對準。該溝槽1 1 9用以形成裝置 淺溝槽隔離(STI)結構)。該裝置隔離結構係 中配置包括該電荷儲存圖案139之電晶體 用以在該選擇性蝕刻或圖案化製程中 硬遮罩160對蝕刻電漿及磨蝕具有優越抗 統氮氧化矽(SiON)硬遮罩之需要。換言之 罩省略一些層。例如:可省略SiON硬遮譯 係包括於該硬遮罩160中之奈米碳管在以 刻時做爲對電子或電漿之阻障,以及因此 等奈米碳管161之聚合光阻基體165做爲 果,該硬遮罩169依據該等奈米碳管161 蝕刻比。 同時’藉由該等奈米碳管161之加; 所造成之光阻聚合基體165的損失量。Ί 圖案時,可達成該複合層160之厚度的減 159及墊圖案149 成電荷儲存圖案 勺穿隧介電層120 丨遮罩169選擇性 :,鈾刻該半導體 11 0內部形成溝 丨案1 3 9之圖案化 該電荷儲存圖案 ί隔離結構(例如: :爲每一記億胞元 堆疊。 做爲蝕刻遮罩之 :性,因而免除傳 ,可從多層硬遮 【。此省略之理由 .電子束或電漿蝕 ,可使用包含該 該硬遮罩160。結 之含量允許較高 .,可減少因蝕刻 ’相較於傳統光阻 少,該複合層160 -13- 1358752 包含該光阻聚合基體165,該光阻聚合基體165被用以蝕刻 針對蝕刻所選定之下層’例如:該氧化矽層15 〇、該墊層 140及該電荷儲存層13〇(見第4圖)。 因此,因爲包含該光阻聚合基體165之複合層160可 被複雜地曝光及顯影’所以亦可複雜地控制該硬遮罩169 之臨界尺寸(CD)。結果,相較於傳統技術’該結果硬遮罩 169具有較細臨界尺寸(CD)。因此,該電荷儲存層圖案139 及該溝槽119亦具有一相應較細且更精心製作的臨界尺寸 (CD)。 此外,顯著地減少該硬遮罩169之損失量,以及因而 亦可有效地抑制該在下面的氧化矽層140之損失量。此外, 該氧化矽層140可具有較薄厚度。結果,可減少包括所有 層之堆疊的高度(或厚度),以及亦可形成該複合層160至較 薄厚度。 該等奈米碳管161係以在該硬遮罩169中之聚合基體 165來固定,因而與該聚合基體165 —起被移除。亦即,因 爲該等奈米碳管161不是直接結合至下面的薄膜,所以它 們可輕易地與該聚合基體165 —起被移除。於是,當該聚 合基體165係由光阻所製成時,可輕易地藉由用以移除該 光阻之製程(例如:灰化)或使用如稀釋劑之溶劑的濕式剝 離來移除該硬遮罩。 參考第7圖’在該硬遮罩169之移除後,在該溝槽119 內沉積絕緣層170,使得該絕緣層170塡充該溝槽119。使 用該墊層圖案149做爲硏磨中止位置以使該結果結構經歷 -14- 1358752 化學機械硏磨(CMP)平坦化,及使該結果結構在每一記億胞 元中隔離。結果,形成裝置隔離結構。然後,選擇性地移 除該墊層圖案149。再者,藉由在該結果結構上形成內層介 電薄膜(未顯示)及控制閘極以製造快閃記憶體裝置。 .如以上所述,依據本發明使用含奈米碳管硬遮罩之蝕 刻技術係被實施以形成快閃記憶體裝置之溝槽隔離結構。 再者,在一較簡單飩刻製程(例如:針對蝕刻所選定之層的 選擇性蝕刻)中亦可利用使用本發明之硬遮罩的選擇性蝕 刻方法。此外,藉由混合奈米碳管與不同於光阻之有機 ARCs,可修飾該硬遮罩,以防止在暴露在光下時之散射反 射及做爲一硬遮罩。在此情況中,藉由使用該光阻圖案做 爲鈾刻遮罩之選擇性蝕刻製程或圖案化製程,經由硬遮罩 而圖案化該含奈米碳管之有機ARC層。 如從前述可明顯易知’依據本發明’奈米碳管至硬遮 罩之引入允許蝕刻選擇性之增加。結果,由於某些硬遮罩 層之厚度的刪除或減少’故可減少該多層硬遮罩結構之總 厚度。 於是,蝕刻該硬遮罩之光阻圖案可具有一較薄厚度。 此外,因爲該硬遮罩係由光阻與奈米碳管之複合物所構 成,所以可使用曝光及顯影製程直接圖案化該硬遮罩而不 需採用額外光阻圖案。另外’可藉由用以移除該光阻圖案 之製程以移除該硬遮罩。於是’可使用一簡化製程。 再者,因爲本發明之含奈米碳管硬遮罩允許該總硬遮 罩結構且該含奈米碳管硬遮罩具有較薄厚度’所以明顯增 -15- 1358752 加製程邊限中(特別是曝光邊限(exposure margin)),以及因 而可獲得較細圖案。因此,當必需採用非常厚的硬遮罩結 構(例如:用以隔離快閃記憶體裝置之溝槽形成製程)時, 可有效地增加該製程邊限。 雖然爲了描述而掲露本發明之較佳實施例,但是熟習 該項技藝者將領會到在不脫離如所附請求項所界定之本發 明的範圍及精神內之各種修改、附加及取代係可能的。 【圖式簡單說明】 第1至3圖係綱要性地描述使用傳統硬遮罩之選擇性 蝕刻製程的剖面圖; 第4至7圖係依據本發明之一實施例綱要性地描述使 用硬遮罩之選擇性蝕刻及使用選擇性蝕刻以形成記憶體裝 置之隔離結構的方法之剖面圖。 【元件符號說明】 11 半 導 體 基 板 12 穿 隧 介 電 層 13 電 荷 儲 存 層 14 墊 層 15 氧 化 矽 層 16 氮 氧 化 矽 層 17 硬 遮 罩 18 光 阻 圖 案 19 溝 槽 1 10 半 導 體 基 板 -16- 1358752 1 19 溝 槽 120 穿 隧 介 電 層 130 電 荷 儲 存 層 139 電 荷 儲 存 圖 案 140 墊 層 149 墊 圖 案 150 氧 化 矽 層 159 氧 化 矽 層 圖 案 160 複 合 層 161 奈 米 碳 管 165 聚 合 基 體 169 硬 遮 罩 170 絕 緣 層
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Claims (1)
1358752 . " 修正本 第96124240號「使用硬遮罩之選擇性蝕刻及使用其而形成 記憶元件之隔離結構的方法」專利案 (20 1 1年9月26日修正) 十、申請專利範圍: 1. 一種選擇性蝕刻方法,包括: 形成一混合物,該混合物包括有機抗反射塗布層 (ARC)與奈米碳管; 施加該混合物於蝕刻目標層上,藉此形成奈米碳管 # -有機抗反射塗布層(ARC)的複合層: 藉由圖案化該奈米碳管-有機抗反射塗布層(ARC) 的複合層形成硬遮罩,藉此選擇性地暴露該蝕刻目標層 之一部分;以及 - 選擇性地蝕刻經由該硬遮罩所暴露之蝕刻目標層。 . 2. —種使用選擇性蝕刻方法以形成具有記憶胞元之記憶 體裝置的隔離結構之方法,包括: 形成穿隧介電層於半導體基板上; ^ 形成電荷儲存層於該穿隧介電層上; . 形成墊層於該電荷儲存層上; 形成包括有機抗反射塗布層(ARC)與奈米碳管之混 合物; 塗抹該混合物於該墊層上,藉此形成奈米碳管-有 機抗反射塗布層(ARC)的複合層; 藉由將在該奈米碳管·有機抗反射塗布層(ARC)的 複合層上的光阻層曝光及顯影來形成光阻圖案; 藉由將由該光阻圖案所曝露之該奈米碳管-有機抗 丄358752 /知年为外Jr4正本 防 L£甫 反射塗布層(a r c)的複合層加以蝕刻,來形wire·罩; 連續地選擇性蝕刻經由該硬遮罩所暴露之該墊 層、該電荷儲存層、該穿隧介電層及該半導體基板,以 形成依據該電荷儲存層之結果圖案所配置的溝槽; 形成絕緣層於該溝槽內部,以使用該絕緣層塡充該 溝槽;以及 平坦化該絕緣層,直到暴露該墊層爲止,藉此隔離 每一記億胞元。 3. 如申請專利範圍第2項之方法,其中該墊層包括氮化矽 層,以及該方法進一步包括形成具有小於該氮化矽層之 厚度的氧化矽層於該墊層與該硬遮罩間之界面上,以做 爲次硬遮罩。 4. 如申請專利範圍第2項之方法,其中該電荷儲存層包括 導電多晶矽層,該導電多晶矽層能儲存藉由穿隧注入至 該穿隧介電層之電子,以形成快閃記億體裝置之控制閘 極。
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