CN101102647B - 印刷线路基板制造用psap方法 - Google Patents

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Abstract

本发明涉及印刷线路基板制造用PSAP方法，在用于印刷线路基板制造的通常的SAP工序中包含以下阶段而构成：第1等离子体处理阶段；第2等离子体处理阶段；第3等离子体处理阶段；以及第2蚀刻阶段。因此，本发明是执行在用于印刷线路基板制造的SAP工序中必要地方追加等离子体工序的PSAP工序，从而能除去在药品工序中难以除去的微细的浮渣、残渣等，对表面进行改质，实现深度均质的铜蚀刻，快速制造高品位的印刷线路基板，使工序不良最少化，这是所提供的效果。

Description

印刷线路基板制造用PSAP方法
技术领域
本发明涉及印刷线路基板制造用PSAP(Plasma Semi Additive Process，等离子体半加成)方法，具体涉及为制造印刷线路基板，在执行SAP(Semi Additive Process，半加成)工序时利用等离子体进行洗净、蚀刻(etching)及表面改质，从而提高微细线路图形(pattern)和基础(base)基板的贴紧力，制造更高品位的印刷线路基板的印刷线路基板制造用PSAP方法。
背景技术
一般而言，印刷线路基板(PCB)是指其上安装(mount)集成电路、电阻器或开关(switch)等电部品的薄板，是在绝缘体环氧(epoxy)或聚酰亚胺等树脂制成的基板上粘贴铜箔(Copper Foil)之后，接着在必须留下铜箔的线路布线上印刷抗蚀剂(resist)，在能溶化铜的蚀刻液中放入印刷后的基板，腐蚀掉不带抗蚀剂(resist)的部分，此后除去抗蚀剂，以希望的形态留下铜箔，从而在必要部位实装部品而制成的基板。
这样的印刷线路基板根据各种电子设备、电子通信设备、手机、笔记本(note book)PC等用途，制成多种形态，制造方式也是多样化的。
例如，最近，对铜表面进行蚀刻而形成线路图形的通常方式蜕变成以下方式，即在铜表面上粘贴DFR(Dry Film Resister，干膜抗蚀剂)，对其进行印刷、曝光、显影，制成图形壁(Pattern Wall)之后，在图形壁之间实施铜镀敷而制成线路，之后除去由DFR形成的图形壁，在此状态下对基板的铜厚度的程度整体进行蚀刻，在表面上只留下铜线路的方式，通过这种方式的SAP(Semi Additive Process)工序来制造。
然而，这样的SAP工序方式是在铜表面上以DFR进行积层作业时使其与表面的贴紧力增大，之后制成微细的DFR薄膜，之后也要确保DFR图形贴紧力。还有，对干膜，即DFR进行曝光显影，制成DFR图形壁之后，会像图1那样，残渣以线(line)形态很长地留下，这样的显影不良率很高，在DFR图形壁之间进行铜镀敷时，在图形之间还会由于异质物、其他镀敷的干扰作用或DFR图形材质自身的疏水性等而造成镀敷的贴紧性部分地下降，这是其问题。
发明内容
发明打算解决的技术课题
本发明是为把握、解决上述现有技术存在的问题点而新提出的，其主要目的在于提供一种在通过SAP工序来制造印刷线路基板时，在执行主要工序前，利用真空或大气压等离子体进行等离子体处理，从而进行基板的表面改质，并且彻底除去作为工序中产生的异质物的浮渣，在积层作业时提高DFR的贴紧性，增大DFR图形壁贴紧力，减少作为后续工序的铜镀敷的不良，在铜镀敷之后，除去DFR图形壁，然后在作为最终工序的铜蚀刻时均匀流畅地进行铜蚀刻，能制作高品位的印刷线路基板的印刷线路基板制造用PSAP方法。
用于解决课题的方案
本发明为解决上述技术课题，提供一种印刷线路基板制造用PSAP方法，其特征在于，在用于印刷线路基板制造的通常的SAP工序中包含以下阶段：第1等离子体处理阶段，用含铜的导电性高的膜在PI或绝缘基板的两表面或一面上进行涂覆(coating)或浇铸(casting)，在该被涂覆或浇铸的表面上积层(laminate)DFR之前，对该被涂覆或浇铸的表面进行等离子体(plasma)处理，通过微细异质物除去和表面改质使DFR的贴紧力提高；第2等离子体处理阶段，在上述阶段之后形成DFR图形，对该图形及图形壁之间的表面进行等离子体处理，进行除渣和表面改质；第3等离子体处理阶段，在等离子体中对DFR图形均质地进行蚀刻，减小宽度，把DFR图形之间的间距扩大之后，在经等离子体处理后的图形壁之间实施铜镀敷，形成线路，通过第1蚀刻，在基板上只留下铜镀敷面，除去图形壁之后，对露出的基板表面的上述含铜的导电性高的膜及铜镀敷面进行等离子体处理，进行除渣及表面改质；以及第2蚀刻阶段，对经等离子体处理后的基板进行最终蚀刻，完成电线路的制作。
而且，在上述第1、2、3等离子体处理阶段中，其特征在于，等离子体可按如下条件由等离子体产生器来产生、处理：输出用量为1～50kw；频率为1KHz～2.54GHz的高频；电压在真空等离子体的场合为30～1000V，在大气压等离子体的场合为5Kv～20Kv；氛围气气体是从空气、O2、N2、CF4、Ar、H2、NF3中选择的任意一种或两种以上的组合，处理时间为1～60分钟，处理温度为30～100℃。
发明效果
本发明是执行在用于印刷线路基板制造的SAP工序中必要地方追加等离子体工序的PSAP工序，从而能除去在药品工序中难以除去的微细的浮渣、残渣等，对表面进行改质，实现深度均质的铜蚀刻，快速制造高品位的印刷线路基板，使工序不良最少化，这是所提供的效果。
附图说明
图1是表示现有技术的SAP工序中干膜曝光时产生的残渣的例示性的照片。
图2是表示本发明所涉及的PSAP方法的工序图。
标号说明
10....积层板(CCL)
12....基板(绝缘板)
14....铜箔
20....DFR(Dry Film Resister)
30....图形壁(pattern wall)
32....浮渣(scum)
40....铜镀敷
具体实施方式
以下，参考附图对本发明所涉及的优选实施例更加详细地进行说明。图2是表示本发明所涉及的PSAP方法的工序图。
如图2所示，用于制造本发明所涉及的印刷线路基板的PSAP工序大致包括基础(base)基板准备阶段(S100)，第1等离子体处理阶段(S110)，光致抗蚀剂(photo resist)形成阶段(S120)，图形形成阶段(S130)，第2等离子体处理阶段(S140)，线路形成阶段(S150)，第1蚀刻阶段(S160)，第3等离子体处理阶段(S170)以及第2蚀刻阶段(S180)。
在上述基础基板准备阶段(S100)，使用两面粘贴铜箔的积层板(double sided Copper Clad Laminated：CCL)(10)作为基础基板。
上述积层板(CCL)(10)具有在由PI(Poly Imide，聚酰亚胺)或聚合物(Polymer)或者其他绝缘材质制成板型的基板(12)的两表面上加上铜箔(14)的形态。
此时，上述基板(12)根据需要有时也使用环氧(epoxy)、玻璃纤维(glass fiber)。
这样准备好基础基板，就执行第1等离子体处理阶段(S110)。
上述第1等离子体处理阶段(S110)是利用通过真空或大气压等离子体产生器产生了的等离子体，对加在积层板(10)的两表面上的铜箔(14)表面进行洗净及表面改质的阶段。
因此，上述积层板(10)在真空等离子体的场合被具有很多缝隙(slot)的仓架(magazine rack)夹了数十个之后装入等离子体产生器进行大量处理，此时所使用的等离子体产生器，电极配置形态有垂直型、电平型二个类型(type)，都可以。
在这里，在用大气压等离子体进行处理的场合，优选的形态是，在上部或下部设置等离子体产生组件(module)，该组件的等离子体吐出部位面上必须处理的表面隔开一定间隔，一边通过一边处理。
特别是，上述等离子体产生器具有大约1～50kw(根据1次处理PCB的表面积而不同)的等离子体功率(plasma power)用量，频率使用1KHz～2.54GHz的高频，电压在使用真空等离子体时为30～1000V，在使用大气压等离子体时为5Kv～20Kv，这是优选的，氛围气气体根据被处理物的材质而选择性地使用空气、O2、N2、CF4、Ar、H2、NF3等，处理时间随浮渣(scum)、材质的表面而不同，一般优选1～60分钟，处理温度有时也随被处理物的材质而变化，优选的是30～100℃的范围。
数值限定在这样的范围的理由是，根据被处理物的材质可以有多种变化，通常考虑了PCB的材质时，在上述处理范畴内表现出最大的处理效率，例如，功率输出用量超过50kw的话，被处理物表面容易损伤，等离子体的强度难以微细地控制，在本发明中不适合，如果为1kw以下，输出用量非常小，除渣效率大大下降，因而优选的是控制在上述范畴。
并且，在频率区域的场合，在1KHz以下的低频下，在数μ以下的微细孔(hole)、图形(pattern)之间等难以使等离子体分布均等，在2.54GHz以上的高频下，等离子体能量非常大，难以控制，因而优选的是限定在上述范畴；在施加电压的场合，在真空下，如果为1000V以上，原子团(radical)/离子(ion)的强的表面溅射(sputtering)所造成的被处理物的蚀刻(etching)或热化(Heat Dagage)就会产生，如果为30V以下，则不能有效地提高原子团/离子的移动速度(Impact)，因而上述范围是优选的，在大气压下，为了等离子体放电，必须使大气或气体(gas)这样的大的电阻体离子化，因而必须把瞬间电子冲击能量提得特别高，因而最低数百V以上，特别是商业上，5Kv以上的电压是有效的，但超过20Kv的话，等离子体能量控制就很难，电弧(arc)产生的危险度变大，很难维持稳定的等离子体，因而优选的是限定在上述范围；对于氛围气气体，在表面改质、除渣时，优选的是氧、氮、氩、氢等，在表面蚀刻时，优选的是CF4、Ar、H2、NF3等，在用于凹凸、亲水化、疏水化时，优选的是CF4、Ar、H2等。
同时，在表面亲水化时，可以单独使用氧、氩、氢或空气，或者混合氩和氢，或者混合氩，或者氧和氮来使用；在表面疏水化时，可以单独使用CF4，或者单独使用NF3，或者把它们混合起来使用，这样就可以根据被处理物的处理形态或者根据材质，把上述气体单独或二个以上混合使用。
并且，这样来执行第1等离子体处理阶段(S110)的理由是，提高铜箔(14)的表面能量，使积层时光致抗蚀剂(photo resist)所使用的干膜(dryfilm)的贴紧力极大化，从而使DFR图形制造工序的不良极小化。
经过这样的过程，积层板(10)的表面改质了之后，其次执行光致抗蚀剂形成阶段(S120)。
光致抗蚀剂形成阶段(S120)优选的是积层、形成干膜(20)形态的东西。
光致抗蚀剂膜也可以是DFR(Dry Film Resister)(20)或具有同一功能的墨(ink)、膏(paste)。
这样积层了光致抗蚀剂，就执行图形形成阶段(S130)。
图形形成阶段(S130)是指，利用给定的掩膜(mask)在附着的干膜(20)上印刷特定图形，对该特定部分进行曝光(exposure)，对曝光后的部分进行显影，从而形成图形壁(pattern wall)(30)。
此时，在形成上述图形壁(30)的过程中，在曝光、显影时，在上述图形壁(30)之间就会产生作为微细异质物的浮渣(Scum)(32)。
这样的浮渣(32)在后续工序中会引起不良，因而必须除去，以前只是单纯通过湿式洗净处理来除去，所以不能完美地除去，有时湿式洗净处理工序的微细残留物也会残留。
在本发明中，是在上述图形形成阶段(S130)后，在上述第1等离子体处理阶段(S110)那样的类似条件下，实施第2等离子体处理阶段(S140)，通过等离子体的原子团(radical)反应，完美地除去这些浮渣(32)和残渣，实施除渣(descum)作业。
在此过程中，通过上述第2等离子体处理来除渣，并且使图形壁(30)之间的表面(底面)按亲水化来改质，能没有空白(void)而流畅、容易地进行作为后工序的铜镀敷。
如果上述第2等离子体处理阶段(S140)结束，就执行线路形成阶段(S150)。在这里，在线路形成前在等离子体中对DFR图形再一次均质地进行蚀刻，减小宽度，把DFR图形之间扩大，从而在接着进行的铜镀敷时在同一面积内最大限度地扩大铜镀敷的宽度，进一步提高铜图形的安全性，这样就会更好。
线路形成阶段(S150)是通过第2等离子体处理阶段(S130)来进行除渣，为在亲水化了图形壁(30)之间形成通电路而注满铜的一种铜镀敷(40)过程。
即，在图形壁(30)之间镀敷的铜成为铜线路自身，这样的铜线路按所设计的图形来形成，最终通过蚀刻工序就成为完全的线路。此时，上述铜镀敷(40)采用无电解镀敷或电解镀敷等方法形成。
通过铜镀敷(40)而形成了线路，就接着执行第1蚀刻阶段(S160)。上述第1蚀刻阶段(S160)是利用药品或等离子体来除去形成了的图形壁(30)，即由DFR(20)或同一材质作成的图形壁的过程。
即，如果除去了DFR(20)图形，铜线路部位的基板底的铜部位就会出现，要使它们具有电线路的特征，必须整体地除去底的铜部位的厚度程度，确保仅铜线路部位的绝缘性，因而必须整体地对底铜的厚度程度进行蚀刻。
然而，此时蚀刻不均匀而有不良的话，产品的品位就会变低，而且PCB的动作特性也会下降，因而要求更均匀、正确的蚀刻。因此，在本发明中，在上述第1蚀刻阶段(S160)后，实施第3等离子体处理阶段(S170)，实现均匀的蚀刻。上述第3等离子体处理阶段(S170)优选的也是采用与上述第1、2等离子体处理阶段(S110，S140)类似的条件。
通过上述第3等离子体处理，使构成电线路的铜表面改质，各部位以相同的比率提高能量，被亲水化，在同一药品蚀刻过程中，铜部位(底，图形)的蚀刻，与不进行等离子体处理的场合相比，也能在同一蚀刻条件下以2倍程度进一步扩大、均质地进行。
如果这样结束第3等离子体处理阶段(S170)，就通过第2蚀刻阶段(S180)，进行最终蚀刻，对底的铜厚度位全部的部位进行蚀刻，仅留下最终的PCB用电线路。
这样，为了印刷线路基板制造，本发明执行在一般的SAP工序中的光致抗蚀剂形成前，线路形成前，最终蚀刻前，通过等离子体处理所涉及的物理反应和原子团反应，彻底除去基板上存在的浮渣、残渣等异物，改善表面，提高表面能量的PSAP工序，从而提高表面的贴紧性，消除DFR图形不良，在铜镀敷工序中能形成更均质的线路，提高最终线路形成时蚀刻的均质性和效率性，从而使制造上的不良率极小化，而且把1次蚀刻处理厚度扩大到2倍的程度。

Claims (2)

1.一种印刷线路基板制造用等离子体半加成方法，其特征在于，在用于印刷线路基板制造的通常的半加成工序中包含以下阶段：
第1等离子体处理阶段，用含铜的导电性高的膜在聚酰亚胺或绝缘基板的两表面或一面上进行涂覆或浇铸，在该被涂覆或浇铸的表面上积层干膜抗蚀剂之前，对该被涂覆或浇铸的表面进行等离子体处理，通过微细异质物除去和表面改质使干膜抗蚀剂的贴紧力提高；
第2等离子体处理阶段，在上述阶段之后形成干膜抗蚀剂图形，对该图形及图形壁之间的表面进行等离子体处理，进行除渣和表面改质；
第3等离子体处理阶段，在等离子体中对干膜抗蚀剂图形均质地进行蚀刻，减小宽度，把干膜抗蚀剂图形之间的间距扩大之后，在经等离子体处理后的图形壁之间实施铜镀敷，形成线路，通过第1蚀刻，在基板上只留下铜镀敷面，除去图形壁之后，对露出的基板表面的上述含铜的导电性高的膜及铜镀敷面进行等离子体处理，进行除渣及表面改质；以及
第2蚀刻阶段，对经等离子体处理后的基板进行最终蚀刻，完成电线路的制作。
2.根据权利要求1所述的印刷线路基板制造用等离子体半加成方法，其特征在于，在上述第1、2、3等离子体处理阶段中，等离子体按如下条件由等离子体产生器来产生、处理：输出用量为1～50kw；频率为1KHz～2.54GHz的高频；电压在真空等离子体的场合为30～1000V，在大气压等离子体的场合为5Kv～20Kv；氛围气气体是从空气、O2、N2、CF4、Ar、H2、NF3中选择的任意一种或两种以上的组合，处理时间为1～60分钟，处理温度为30～100℃。
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