CN101038919A - 在体硅上制造1t－dram的方法 - Google Patents
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Abstract
一种集成电路，包括体效应技术集成电路(bulk IC)，体效应技术集成电路包括体硅层和制造在体硅层上的互补MOSFET(CMOS)晶体管。集成电路还包括单晶体管动态随机存取存储器(1T DRAM)单元，该单元相邻于体效应集成电路并集成在体效应集成电路中。
Description
相关申请的交叉引用
本申请要求申请日为2006年3月15日、申请号为60/782479的美国临时申请的全部权益。上述申请公开的内容通过引用全部结合于此。
技术领域
本申请涉及存储器阵列，尤其涉及在体硅(bulk silicon)上制造的存储器阵列。
背景技术
本文提供背景技术的说明，以便一般性地介绍本申请的发明背景。背景技术这节所描述的发明人目前所做的工作以及在申请时不作为现有技术的说明书中的内容，都不能明确地或隐含地被当作涉及本发明的现有技术。
某些动态随机存取存储器(DRAM)的存储器单元包括场效应晶体管(FET)和电容器。电容器存储二进制的1和0作为充电或放电状态。通过切换对应的FET来控制电容器，从而也对保存在存储器单元中的数据进行读取控制。
对增大存储器存储容量的需求已导致存储单元密度大幅度增加。由于存储单元密度增加，导致存储单元电容减少，这样才能保证存储器阵列中相邻存储单元之间绝缘。
然而，减少存储单元电容也减少了存储单元的输出，导致读取数据更加困难。
单晶体管(1T)少电容器(capacitor-less)DRAM存储单元更进一步地减小了存储单元的大小。1T DRAM单元使用一个晶体管体区(transistor body)存储电荷，这样可以通过一条位线来偏置漏极电流，从而读出存储器状态。因此，1T DRAM单元不需要在每个存储单元中都有电容器，因而还可以增加存储单元的密度。然而1T DRAM技术需要绝缘体硅(SOI)晶圆，这种晶圆价格昂贵、供应不足，并且与传统的体硅互补金属氧化物半导体(CMOS)器件不兼容。
发明内容
一种集成电路包含体效应技术(bulk technology)集成电路(体效应集成电路)，这种体效应技术集成电路包括体硅层和体硅层之上的互补MOSFET(CMOS)晶体管。该集成电路还包括第一单晶体管动态随机存取存储器(1T DRAM)单元，该单元布置在体效应集成电路附近，并集成在体效应集成电路中。第一1T DRAM单元包括非晶硅层和第一栅极、第二栅极，第一栅极和第二栅极包括相邻于非晶硅层的第一和第二栅极氧化物层(gate oxidelayer)。第一栅极和第二栅极还包括布置在第一和第二栅极氧化物层中的第一和第二栅极多晶硅层(polysilicon layer)。
在其它特征中，第一1T DRAM单元包括相邻于非晶硅层和第一栅极、第二栅极的第一层间电介质(interlayer dielectric，ILD)。体效应集成电路的体硅层包括一个含有第一和第二掺杂区的N阱以及一个含有第三和第四掺杂区的P阱。体效应集成电路还包括第三和第四栅极，第三和第四栅极包括相邻于体硅层的第三和第四栅极氧化物层。体效应集成电路还包括第三和第四栅极多晶硅层，第三和第四栅极多晶硅层布置在第三和第四栅极氧化物层中。
在其它特征中，集成电路包括相邻于体硅层和第三、第四栅极的第二ILD。第一和第二触点(contact)布置在与体硅层的第一和第四掺杂区连通的第二ILD中。第三和第四触点布置在与第一和第二触点连通的第一ILD中。一条金属位线与第三和第四触点连通。
在其它特征中，非晶硅层包括第一、第二和第三掺杂区。第一栅极相邻于第一和第二掺杂区的一部分，而第二栅极相邻于第二和第三掺杂区的一部分。第五触点布置在与非晶硅层的第二掺杂区连通的第一ILD中。一条位线连通CMOS晶体管和第一1T DRAM单元。第一1T DRAM单元包括含有一个栅极区的第一晶体管。第一晶体管还包括一个体区和一个源极区(sourceregion)。体区储存数据并且包括一个非晶硅层。
在其它特征中，集成电路包括第二1T DRAM单元，该单元包括与第一1T DRAM单元的晶体管共享源极区的第二晶体管。第一1T DRAM单元和第二1T DRAM单元存储2位的数据。第一1T DRAM单元包括一个源极区、一个体区和一个漏极区。源极区、体区和漏极区形成在掺杂非晶硅层中，掺杂非晶硅层相邻于体效应集成电路。
在其它特征中，第一1T DRAM单元的源极区包括以镍作为晶种的结晶硅。第一1T DRAM单元的源极区包括已掺入晶种的结晶硅岛(seededcrystallized silicon island)。结晶硅岛和体效应集成电路具有共同的方向。
在其它特征中，一种制造集成电路的方法包括在含有体硅层的体效应技术集成电路上制造互补MOSFET(CMOS)晶体管。该方法还包括使第一单晶体管动态随机存取存储器(1T DRAM)单元相邻于体效应集成电路，并将该单元集成在体效应集成电路中。该方法还包括使含有第一和第二栅极氧化物层的第一和第二栅极相邻于第一1T DRAM单元的非晶硅层。该方法还包括将第一和第二栅极多晶硅层布置在第一和第二栅极氧化物层中。
在其它特征中，该方法包括使第一1T DRAM单元的第一层间电介质(ILD)相邻于非晶硅层和第一、第二栅极。该方法还包括使含有第三和第四栅极氧化物层的体效应集成电路的第三和第四栅极相邻于体硅层。该方法还包括在第三和第四栅极氧化物层中布置第三和第四栅极多晶硅层。体效应集成电路的体硅层包括一个含有第一和第二掺杂区的N阱和一个含有第三和第四掺杂区的P阱。
在其它特征中，该方法包括使第二ILD相邻于体硅层以及第三和第四栅极。该方法还包括在与体硅层第一和第四掺杂区连通的第二ILD中布置第一和第二触点。该方法还包括在第一ILD中布置第三和第四触点。第一和第二触点与第三和第四触点连通。该方法还包括布置一条与第三和第四触点连通的金属位线。该方法还包括使第一栅极相邻于非晶硅层的第一和第二掺杂区的一部分。该方法还包括使第二栅极相邻于非晶硅层的第二和第三掺杂区的一部分。
在其它特征中，该方法包括在第一ILD中布置与非晶硅层的第二掺杂区连通的第五触点。该方法还包括布置一条与CMOS晶体管和第一1T DRAM单元都连通的位线。第一1T DRAM单元包括含有一个栅极区的第一晶体管。第一1T DRAM单元包括一个含有体区和源极区的第一晶体管。
在其它特征中，该方法包括在体区储存数据。体区包括一个非晶硅层。该方法还包括与第二1T DRAM单元的第二晶体管共享第一1T DRAM单元的晶体管的源极区。该方法还包括在第一1T DRAM单元和第二1T DRAM单元中存储两位的数据。该方法还包括在掺杂非晶硅层中形成第一1T DRAM的源极区、体区和漏极区。该方法还包括以镍作为晶种，对第一1T DRAM单元源极区的结晶硅掺入晶种。
在其它特征中，该方法包括在第一1T DRAM单元源极区中掺入晶种。该方法还包括在第一1T DRAM单元的源极区中结晶一个硅岛。该方法还包括使结晶硅岛和体效应集成电路方向相同。
下文提供的详细说明将更清楚地说明本发明适用的领域。应当理解，尽管详细说明和具体实例表明了本发明的优选实施例，但是它们仅是示例性的，不能用于限制本发明的范围。
附图说明
从详细说明和附图中可以更充分地理解本发明，其中
图1A是体硅CMOS集成电路的横截面；
图1B是根据本发明制造于体硅CMOS之上的1T DRAM的部分截面；
图1C是根据本发明制造于体硅CMOS之上的1T DRAM的部分截面；
图1D是根据本发明制造于体硅CMOS之上的1T DRAM的部分截面；
图1E是根据本发明制造于体硅CMOS之上的1T DRAM的部分截面；
图2表示根据本发明在体硅技术之上制造1T DRAM的方法；
图3A是便携式计算机系统的功能块图；
图3B是硬盘驱动器(HDD)的功能块图；
图3C是数字多功能光盘(DVD)的功能块图；
图3D是高清晰度电视的功能块图；
图3E是车辆控制系统(vechicle control system)的功能块图；
图3F是蜂窝电话的功能块图；
图3G是机顶盒的功能块图；以及
图3H是媒体播放器的功能块图。
具体实施方式
下列说明的本质仅仅是示例性的，并不限制本发明以及本发明的应用和使用。为了清楚起见，附图中所用的相同附图标记标识相同的元件。在本文中使用的术语“模块”、“电路”和/或“设备”是指执行一个或多个软件或固件程序的专用集成电路(ASIC)、电子电路、处理器(共享处理器、专用处理器或处理器组)和存储器，以及组合逻辑电路和/或其它提供所述功能的元件。应当理解，方法内部的步骤可以按照不同的顺序执行，而不改变本发明的原理。
根据本发明，描述了一种用于存储器阵列的制造方法，存储器阵列包括布置在体硅集成电路上的单晶体管少电容器动态随机存取存储器(1TDRAM)单元。现在参考图1A，体效应技术集成电路(体效应IC)30包括体硅层32。比如互补金属氧化物半导体(CMOS)晶体管36、38之类的半导体元件是采用任何适当的方法在体效应IC 30中制造的。
利用下列步骤可以制造体效应IC 30。利用图案化(patterning)处理和扩散(diffusion)处理可以在体硅层32中分别形成N阱40和P阱42。此时和/或稍后可以加热体硅层32，从而通过退火(anneal)消除由离子注入(ionimplantion)引起的损伤，并且使N阱40和P阱42充分掺杂。
在体硅层32中形成N阱40和P阱42之后，可以利用一系列图案化和注入(implanting)步骤来限定空穴(hole)密集(p++)区44和46，电子密集(n++)区48和50，以及低密区(p+)52和(n+)54。在这些步骤中，离子注入机(ion implanter)将所选的掺杂剂离子掺杂在体硅层32表面上选定的暴露部分上，从而改变暴露部分的掺杂情况。可以在掺杂前和/或掺杂后进行退火。
一旦对体硅层32进行了掺杂，就在体硅层32上生长氧化物层。在选定区域图案化该氧化物层，从而创建第一栅极氧化物部分58、60。在氧化物层之上沉积多晶硅层，然后对多晶硅层进行图案化，从而在选定区域创建栅极62和64。如有必要，也可以将离子注入多晶硅，从而降低栅极电阻。也可以图案化触点66以及67。在(p+)区域52和(n+)区域54之上分别生成触点66、67，而且这些触点分别与这些区域连通。第一层间电介质(ILD)70布置在体效应IC 30暴露的上表面上。
现在参考图1B，非晶硅薄层(αSi)72沉积在第一ILD 70上。从αSi 72除去部分73、部分74，留下剩余部分75。栅极氧化物80或第二多晶硅栅极氧化物沉积在αSi 72的剩余部分75上。可以在低温下(比如，低于400℃)沉积栅极氧化物80从而使αSi 72处于非晶态。栅极氧化物80上沉积了第二多晶硅层89。
现在参考图1C，图案化多晶硅层89和栅极氧化物层80，从而形成栅极82、84，栅极82、84包括由栅极氧化物隔离的多晶硅。对定义在栅极82、84附近的区域102、104、106进行离子107注入或离子轰击，从而导入已选择的杂质或掺杂剂。图示区域102、104、106变成n+掺杂区108、110、112。区域108成为栅极82、84共享的源极区。区域110、112成为由αSi 72的p+区域114、116(即，晶体管体区(body region))隔开且与源极区108分离的漏极区。
离子注入可以是n+也可以是p+，这取决于所要求的薄膜晶体管(TFT)是正型金属氧化物半导体场效应晶体管(PMOS)还是负型金属氧化物半导体场效应晶体管(NMOS)。
现在参考图1D，第二层间电介质120 ILDn+1沉积在栅极82、84、αSi 72和触点66、67之上。在ILDn+1 120中开口或蚀刻孔170，直到源极区108中N型αSi 72的顶部和触点66、67的顶部。在孔170内沉积有比如镍(Ni)之类的晶种材料174。材料174在αSi 72上引起低温固相外延，从而形成结晶层177、178、179或岛。结晶层在αSi 72上按照与αSi 72基底晶向相同的晶向进行生长。材料174可以在N型αSi 72的顶部或底部形成种子。固相外延将ILDn+1孔中的αSi 72转化成结晶硅岛，并且激活在图1C中注入的离子。
现在参考图1E，可称为第一、第二和第三触点的第二级触点198、200、201填充孔170。利用比如化学机械抛光(CMP)对触点198、200、201的顶部和ILDn+1 120的顶部进行平滑或抛光。在抛光区域上，可以沉积第一金属位线204。然后可以通过传统的处理工艺增加其余的金属层。换句话说，随后贴上第一金属位线204或金属化层(M1)，然后进行图案化。
位线204连接到第二级触点198、200和201，因此通过结晶层177、179接触第一级触点66，67，并通过结晶层178接触源极区108。因此，由薄膜晶体管212、214形成存储器系统210或存储阵列。晶体管可以分别是第一和第二1T DRAM晶体管。这些晶体管可以在薄膜晶体管212、214的p+体区114、116中储存数据。
上述从图1B-1E的步骤可以重复多次，从而生成三维(3D)存储器“立方体”或存储器单元的3D阵列。
现在参考图2，说明一种在体硅上制造1T-DRAM的工艺方法350。在步骤352中，在体硅上形成CMOS或其它半导体元件，并由第一ILD绝缘这些元件。第一ILD中包括多个触点，用于控制CMOS的操作。
在步骤354中，在第一ILD上沉积αSi的薄层。在步骤356中，在低温情况下在αSi上沉积栅极氧化物，从而保持αSi的非晶特性。在步骤358中，在栅极氧化物上沉积多晶硅。在步骤360中，从栅极氧化物和多晶硅层图案化用于1T DRAM晶体管的栅极。
在步骤362中，将离子注入到氧化物层和αSi，形成用于薄膜晶体管的离子密集区。这些区域可以是电子密集区或空穴密集区，这取决于晶体管类型。在步骤364中，电介质沉积在栅极和离子密集区之上。在步骤366中，在步骤364中沉积的电介质上开口或图案化孔。在步骤368中，通过步骤366的孔，晶种金属在第一级触点的上部区域和栅极之间αSi部分中掺入种子。掺入晶种的处理生成结晶硅岛。
在步骤370中，触点填充步骤366中的孔内部剩余的空间。在步骤372中，对电介质顶层和步骤364及370中的触点进行化学机械抛光。在步骤374中，在电介质顶层和步骤364及370中的触点上沉积金属化层。然后可以图案化金属化层，而且可以重复步骤354-372，从而制成大容量存储器器件。
现在参考图3A-3H，表示在体硅上实现1T-DRAM的各种示例性实施例。现在参考图3A，可以在便携式计算机系统400的存储器404中实现体硅上的1T-DRAM。计算机系统400包括通过总线401连接到存储器404的处理器402，存储器404包括由模块控制器416控制的体硅上的1T-DRAM阵列405。计算机系统400包括海量存储(mass storage)设备406。键盘控制器410连接到总线401，用于接收通过键盘、鼠标或类似的输入设备输入的命令或数据。显示设备控制器412也连接到总线401，用于通过适当连接的显示设备414提供输出。输入/输出控制器408也连接到总线401，用于提供处理器402与其它诸如网络接口器件等的设备的接口。
计算机系统400可经由一条或多条有线或无线通信链路与主机设备(未显示)通信，主机设备包括移动计算设备和/或其它设备。移动计算设备比如是个人数字助理(PDA)、蜂窝电话、媒体播放器或MP3播放器等等。
现在参考图3B，可以在硬盘驱动器420的存储器429中实现体硅上的1T-DRAM。存储器429与信号处理电路和/或控制电路两者之一或两者一起、和/或电源423一起协同工作，其中信号处理电路和/或控制电路通常由图3B的422表示。在某些实施例中，信号处理和/或控制电路422和/或HDD 420中的其它电路(未显示)可以处理数据、执行编码和/或加密、进行运算、和/或格式化输出到磁存储介质426的数据、和/或格式化从磁存储介质426接收到的数据。
HDD 420可经由一条或多条有线或无线通信链路428与比如计算机之类的主机设备(未显示)、移动计算设备和/或其它设备进行通信。移动计算设备比如是个人数字助理、蜂窝电话、媒体播放器或MP3播放器等等。
现在参考图3C，可以在数字多功能光盘(DVD)驱动器510的存储器519中实现体硅上的1T-DRAM。存储器519与信号处理电路和/或控制电路两者之一或两者一起、DVD驱动器510的海量数据存储装置518和/或电源513一起协同工作，其中信号处理电路和/或控制电路通常由图3C的512表示。信号处理电路和/或控制电路512和/或DVD 510中的其它电路(未显示)可以处理数据、执行编码和/或加密、进行运算、和/或格式化从光存储介质516读出的数据、和/或格式化写入光存储介质516的数据。在某些实施例中，信号处理和/或控制电路512及DVD 510中的其它电路(未显示)还可以执行比如编码和/或解码的其它功能，和/或任何其它与DVD驱动器相关的信号处理功能。
现在参考图3D，体硅上的1T-DRAM可以实现为高清晰度电视(HDTV)620的存储器628。存储器628可以实现信号处理和/或控制电路两者之一或两者、WLAN接口、HDTV620的海量数据存储装置和/或电源623；和/或通过信号处理电路和/或控制电路两者之一或两者一起、WLAN接口、HDTV 620的海量数据存储装置和/或电源623来实现；其中信号处理电路和/或控制电路通常由图3D的622表示。HDTV 620以有线或无线方式接收HDTV输入信号，然后产生用于显示器626的HDTV输出信号。在某些实施例中，信号处理电路和/或控制电路622和/或HDTV 620中的其它电路(未显示)可以处理数据、执行编码和/或加密、进行运算、格式化数据和/或执行任何其它类型的所需的HDTV处理。
HDTV 620可以与海量数据存储装置627通信。HDD可以是微型HDD，包括一个或多个直径小于约1.8英寸的盘片。HDTV 620可以连接到存储器628。HDTV 620也可支持通过WLAN网络接口629与WLAN连接。
现在参考图3E，体硅上的1T-DRAM可以实现车辆控制系统730的存储器747，和/或在车辆控制系统730的存储器747中被实现。存储器747与传动系(powertrain)控制系统732一起工作，传动系控制系统732从一个或多个传感器接收输入，和/或产生一个或多个输出控制信号。传感器比如是温度传感器、压力传感器、旋转传感器、气流传感器和/或任何其它适合的传感器；输出控制信号比如是引擎工作参数、传输工作参数和/或其它控制信号。
体硅上的1T-DRAM也可以在其它的车辆控制系统740中实现。控制系统740可以从输入传感器742接收信号，和/或向一个或多个输出设备744输出控制信号。在某些实施例中，控制系统740可以是下列系统的一部分：防抱死制动器系统(ABS)、导航系统、远程通信(telematics)系统、车辆远程通信系统、车道偏离系统、自适应巡航控制系统、诸如立体声、DVD、光盘等车载娱乐系统。此外，还可以期望其它的实现方式。
传动系控制系统732可以与海量数据存储装置746连接。传动系控制系统732可以连接到存储器747。传动系控制系统732也可支持通过WLAN网络接口748与WLAN连接。控制系统740也可以包括海量数据存储装置、存储器和/或WLAN接口(均未显示)。
现在参考图3F，体硅上的1T-DRAM可以实现为蜂窝电话850的存储器866，蜂窝电话850可以包括蜂窝天线851。存储器866可与信号处理电路和控制电路两者之一或两者一起、WLAN接口、蜂窝电话850的海量数据存储装置864和/或电源853一起工作，信号处理电路和控制电路通常由图3F的852表示。在某些实施例中，蜂窝电话850包括话筒856、比如扬声器和/或声频输出插孔的音频输出858、显示屏860、和/或输入设备862。输入设备862比如是小键盘、光标位置指示器、语音启动和/或其它输入设备。蜂窝电话850中的信号处理电路和/或控制电路852和/或其它电路(未显示)可以处理数据、执行编码和/或加密、进行计算、格式化数据和/或执行其它的蜂窝电话功能。
蜂窝电话850可以与海量数据存储装置864通信。蜂窝电话850也可支持通过WLAN网络接口868与WLAN连接。
现在参考图3G，体硅上的1T-DRAM可实现为机顶盒980的存储器994。存储器994可与信号处理电路和控制电路两者之一或两者一起、WLAN接口、机顶盒980的海量数据存储装置990和/或电源983一起工作，信号处理电路和控制电路通常由图3G的984表示。机顶盒980从比如宽带信号源的信号源985接收信号并且输出标准和/或高分辨率的音频/视频信号。这些输出的音频/视频信号适用于显示器988，显示器988比如是电视机和/或监视器和/或其它视频和/或音频输出设备。机顶盒980中的信号处理电路和/或控制电路984和/或其它电路(未显示)可处理数据、执行编码和/或加密、进行计算、格式化数据和/或执行其它的机顶盒功能。
机顶盒980可以与按非易失性方式储存数据的海量数据存储装置990通信。机顶盒980也可支持通过WLAN网络接口996与WLAN连接。
现在参考图3H，体硅上的1T-DRAM可实现为媒体播放器1000的存储器1014。存储器1014可与信号处理电路和控制电路两者之一或两者一起、WLAN接口1017、媒体播放器1000的海量数据存储装置1010和/或电源1013一起工作，信号处理电路和控制电路通常由图3H的1004表示。在某些实施例中，媒体播放器1000包括显示器1007和/或比如小键盘、触摸板等用户输入装置1008。在某些实施例中，媒体播放器1000可以采用图形用户界面(GUI)，图形用户界面典型地使用菜单、下拉菜单、图标、和/或用于显示器1007和/或用户输入装置1008的即指即点(point-and-click)接口。媒体播放器1000还包括比如扬声器和/或音频输出孔的音频输出1009。媒体播放器1000的信号处理电路和/或控制电路1004和/或其它电路(未显示)可处理数据、执行编码和/或加密、进行计算、格式化数据和/或执行其它的媒体播放器功能。
媒体播放器1000可以与海量数据存储装置1010通信。海量数据存储装置1010按非易失性的方式存储比如压缩音频和/或视频内容之类的数据。在某些实施例中，压缩的音频文件包括与MP3格式或者其它合适的压缩音频和/或视频格式一致的文件。媒体播放器1000也可支持通过WLAN网络接口1017与WLAN连接。除了上述方式之外，可以期望采用其它的实现方式。
本领域的技术人员现在可以从上述说明中理解，可以采用各种形式实现本发明所教导的内容。因此，尽管本发明包括具体的实施例，但由于本领域的技术人员研究附图、说明书和下列权利要求之后可以很容易地做出其它各种修改，因而本发明的真正范围不限于这些实施例。
Claims (21)
1.一种集成电路，包括：
体效应技术集成电路(体效应集成电路)，包括体硅层和制造在体硅层上的互补MOSFET(CMOS)晶体管；以及
第一单晶体管动态随机存取存储器(1T DRAM)单元，所述单元相邻于所述体效应集成电路并且集成在所述体效应集成电路中。
2.如权利要求1所述的集成电路，其中所述第一1T DRAM单元包括：
非晶硅层；以及
第一和第二栅极，所述第一和第二栅极包括与所述非晶硅层相邻的第一和第二栅极氧化物层以及布置在所述第一和第二栅极氧化物层中的第一和第二栅极多晶硅层。
3.如权利要求2所述的集成电路，其中所述第一1T DRAM单元包括第一层间电介质(ILD)，所述第一层间电介质相邻于所述非晶硅层以及所述第一和第二栅极。
4.如权利要求3所述的集成电路，其中所述体效应集成电路的所述体硅层包括含有第一和第二掺杂区的N阱和含有第三和第四掺杂区的P阱，而且其中所述体效应集成电路还包括第三和第四栅极，所述第三和第四栅极包括相邻于所述体硅层的第三和第四栅极氧化物层以及布置在所述第三和第四栅极氧化物层中的第三和第四栅极多晶硅层。
5.如权利要求4所述的集成电路，还包括相邻于所述体硅层以及所述第三和第四栅极的第二ILD。
6.如权利要求5所述的集成电路，还包括第一和第二触点，所述第一和第二触点布置在所述第二ILD中，并且与所述体硅层的所述第一和第四掺杂区连通。
7.如权利要求6所述的集成电路，还包括布置在所述第一ILD中的第三和第四触点，其中所述第一和第二触点连通所述第三和第四触点。
8.如权利要求7所述的集成电路，还包括与所述第三和第四触点连通的金属位线。
9.如权利要求2所述的集成电路，其中所述非晶硅层包括第一、第二和第三掺杂区，其中所述第一栅极相邻于所述第一和第二掺杂区的一部分，并且所述第二栅极相邻于所述第二和第三掺杂区的一部分。
10.如权利要求9所述的集成电路，还包括第五触点，所述第五触点布置在所述第一ILD中，并且与所述非晶硅层的所述第二掺杂区连通。
11.如权利要求1所述的集成电路，还包括一条位线，该位线连通所述CMOS晶体管和所述第一1T DRAM单元。
12.如权利要求11所述的集成电路，其中所述第一1T DRAM单元包括含有栅极区的第一晶体管。
13.如权利要求1所述的集成电路，其中所述第一1T DRAM单元包括含有体区和源极区的第一晶体管。
14.如权利要求13所述的集成电路，其中所述体区储存数据。
15.如权利要求14所述的集成电路，其中所述体区包括非晶硅层。
16.如权利要求13所述的集成电路，还包括含有第二晶体管的第二1TDRAM单元，所述第二晶体管与所述第一1T DRAM单元的所述晶体管共享所述源极区。
17.如权利要求16所述的集成电路，其中所述第一1T DRAM单元和所述第二1T DRAM单元存储两位的数据。
18.如权利要求1所述的集成电路，其中所述第一1T DRAM包括：
源极区；
体区；以及
漏极区，
其中所述源极区、所述体区和所述漏极区形成在掺杂非晶硅层中，掺杂非晶硅层相邻于所述体效应集成电路。
19.如权利要求18所述的集成电路，其中所述第一1T DRAM单元的所述源极区包括采用镍作为晶种的结晶硅。
20.如权利要求18所述的集成电路，其中所述第一1T DRAM单元的所述源极区包括已掺入晶种的结晶硅岛。
21.如权利要求20所述的集成电路，其中所述结晶硅岛和所述体效应集成电路具有共同的方向。
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