CN100483630C - 多重掩膜和制造不同掺杂区域的方法 - Google Patents
多重掩膜和制造不同掺杂区域的方法 Download PDFInfo
- Publication number
- CN100483630C CN100483630C CNB2005800414754A CN200580041475A CN100483630C CN 100483630 C CN100483630 C CN 100483630C CN B2005800414754 A CNB2005800414754 A CN B2005800414754A CN 200580041475 A CN200580041475 A CN 200580041475A CN 100483630 C CN100483630 C CN 100483630C
- Authority
- CN
- China
- Prior art keywords
- mask
- open
- mask open
- masks
- masks area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title description 5
- 238000002347 injection Methods 0.000 claims description 66
- 239000007924 injection Substances 0.000 claims description 66
- 239000002019 doping agent Substances 0.000 claims description 52
- 239000000758 substrate Substances 0.000 claims description 46
- 238000000034 method Methods 0.000 claims description 24
- 239000000203 mixture Substances 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 2
- 229910052757 nitrogen Inorganic materials 0.000 claims description 2
- 230000008021 deposition Effects 0.000 claims 1
- 150000004767 nitrides Chemical class 0.000 claims 1
- 239000013307 optical fiber Substances 0.000 abstract 5
- 238000001514 detection method Methods 0.000 abstract 1
- 239000000523 sample Substances 0.000 abstract 1
- 239000004065 semiconductor Substances 0.000 description 7
- 238000002513 implantation Methods 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 238000009826 distribution Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- -1 nitrogen ion Chemical class 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- High Energy & Nuclear Physics (AREA)
- Computer Hardware Design (AREA)
- Toxicology (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Health & Medical Sciences (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physical Vapour Deposition (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electroluminescent Light Sources (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
Abstract
本发明的目的是利用单掩模(DM)提供一种在衬底(S)上制造不同掺杂区域(DG)的方法和器件。为此目的,提供了包括各自细长掩模开口(MO)的不同掩模区域,所述掩模开口相对于倾斜注入的空间方向而不同地排列。在第一和第二倾斜注入之间,旋转衬底,由此在第一倾斜注入中得到在不同掩模区域中相反的最大和最小遮蔽,并且一旦旋转衬底,则反转第二倾斜注入中的上述关系。
Description
技术领域
本发明涉及多重掩模和制造不同掺杂区域的方法。
技术领域
为了在半导体材料中制造掺杂,尤其适合的是其中注入深度例如由待注入搀杂剂例如离子搀杂剂的动能所决定的注入方法。此外,作为替代,如果适当,可以通过设置合适的驱入(drive-in)条件,尤其是通过运行合适的温度程序,使注入的掺杂剂进一步扩散到半导体材料中。通过精确协调注入方法和驱入条件,可以以这样的方式产生不同的掺杂分布。用于监控注入深度的其它已知的可能性在于监控所注入掺杂剂的量。
在电子元件适合在50V高压使用的情况下,例如,设置最佳的掺杂分布是尤其重要的,这是由于在存在于元件上的高压影响下特别容易出现电短路例如朝向衬底或朝向其它元件结构的电短路。然而,例如由于碰撞电离,这种不适合的掺杂分布同样会导致不期望的电流。
为了电绝缘晶体管接触,尤其是在高压元件的情况下,通常使用一个布置在另一个中的具有相反电导率的阱,使得在掺杂第一导电型掺杂剂的连接区域和掺杂第二导电型掺杂剂的外部绝缘阱之间的结处,以及在绝缘阱和相反掺杂第一导电型掺杂剂衬底之间的结处,出现构成载流子势垒的额外空间电荷区。
为了在衬底内相互并排制造不同的深掺杂,迄今为止已使用了具有不同掺杂掩模的多个掺杂步骤,以便能够对于随掺杂步骤而不同的注入掺杂剂使用不同的注入剂量或者用于驱入的热预算(thermal budget)。就所需的额外掺杂掩模和与之相关的额外方法步骤而言,与制造具有均匀掺杂深度的掺杂区域相比,这需要增加费用。
为了在衬底内相互并排制造不同类型的掺杂,迄今为止还常使用具有不同掺杂掩模的多个掺杂步骤。
US 5,300,545A披露了一种可以在单一步骤中在不同区域内制造相同类型不同程度的掺杂的方法。为此目的,生产的掩模包括多个具有不同几何特征的区域。由于掩模开口的密度不同,使得掩模中的不同区域不一致。可由此获得的掺杂强度是掩模开口的密度的函数。
US 5,512,498A披露了一种在两个主要步骤中使用相同的掩模在两个不同的区域内制造两种不同掺杂的方法。首先,以相对于旋转衬底的第一角度实施倾斜注入。随后进行基本垂直注入。在第一区域内,掩模开口具有较小的深宽比,使得在倾斜注入期间掺杂剂不能到达衬底。在第二主要掺杂步骤期间,在第一和第二区域之间没有差别。然而,该方法并不能用相同的掩模产生两种相反的掺杂。
发明内容
因此,本发明的一个目的是确定一种可以使用任意类型的两种不同掺杂剂的掩模和用于所述掩模的掺杂方法。
该目的通过包括权利要求1的特征的掩模而实现。
本发明的有利构造以及适合此构造的掺杂方法由其它权利要求表述。
本发明基于产生用于注入的掩模的构思,该掩模负载在衬底上并且具有至少第一和第二掩模区域,其中所述第一和第二掩模区域由于与从不同空间方向进行的注入步骤相比具有不同遮蔽(shading)行为的事实而不同。
不同遮蔽行为通过细长掩模开口实现,其中在第一掩模区域内的第一掩模开口被定向平行于第一取向,而在第二掩模区域内的第二掩模开口被定向平行于第二取向,其中所述第一和第二取向彼此相对形成β<90°的角,所述β角不等于零。这样,在从平行于第一取向的空间方向进行的第一倾斜注入期间,在第一掩模区域可以实现相对于注入的最小遮蔽(shading),而在第二掩模区域可以实现与之相比的较高遮蔽。随后,衬底可以旋转β角,第二倾斜注入可以从平行于第二掩模区域的掩模开口的相同空间方向进行,由此在第二掩模区域获得最小遮蔽,而在第一掩模区域获得较高遮蔽。作为对旋转衬底的替代方案,当然,也可以从不同于β角的空间方向执行第二倾斜注入。
可以利用掩模获得的遮蔽取决于掩模层内掩模开口的深宽比并且也取决于在注入期间被引入到衬底内的掺杂剂离子和原子的入射角α,所述α角相对于垂直衬底的法线测量。在这种情况下,在从横截掩模开口取向的空间方向的倾斜注入的情况下,可以根据注入角来选择深宽比,以使倾斜注入的掺杂剂不能到达掩模开口内的衬底并且被掩模完全遮蔽。如果这种方式在第二注入期间还应用于其它掩模区域,那么可以用相同的掩模制造两种不同的掺杂,更合适的是两种相反的掺杂。换句话说,每一注入步骤在各自掩模区域产生完全遮蔽,结果两个注入步骤在所有情况下选择性地导致在各自掩模区域下方衬底的掺杂,并且在过程中并不相互干扰。
在半导体中充当施主和受主的离子在注入过程中被注入。然而,在本发明的范围内,掺杂剂也理解为是指可以注入从而在半导体内获得特定效果的所有其它离子。
有利的是,在所有情况下在第一和第二掩模区域中提供具有相同宽度b的掩模开口。在这种情况下,掩模区域可以具有多个以相同距离彼此平行排列的相同类型的掩模开口。选择掩模开口的宽度b和它们之间的距离a,以使在掩模开口下方出现注入区域,所述注入区域可以是在热处理步骤后一起生长以形成具有期望掺杂剂浓度的均匀掺杂区域。这意味着对于较浅的掺杂区域选择较小的掩模开口距离a,而对于较深的掺杂区域可以选择较大的距离。
然而,为了在注入掺杂的驱入后在掺杂区域内获得最大均匀性,有利的是选择掩模开口之间的距离a成为最小,以避免扩散的掺杂剂的浓度涨落。
在本发明的一个发展中,提供包括第三掩模开口的第三掩模区域,所述第三掩模开口形成为细长形状并沿第三取向彼此平行。在这种情况下,选择第三掩模区域的取向,如果适当,使其相对于另两个掩模区域的取向形成不同的β角。假设a和b相同,则有利的是选择β角为最大,使得在两个掩模区域的情况下角β=90°,而在三个掩模区域的情况下,满足在两个取向之间的β角在所有情况下为60°。
对于给定的注入角α和给定的掩模开口宽度b,如果平行于第一取向执行倾斜注入,则这对应于第二和第三掩模区域中的最大遮蔽。
作为实施例,掩模自身负载在衬底上并构成图案化光刻胶层。然而,对于该注入方法也可以使用硬掩模,该硬掩模同样可以通过照相技术被图案化,也就是具有光刻胶结构。作为实施例,氧化物掩模或由氮化硅组成的掩模适合作为硬掩模。根据掩模层的材料,还可以考虑其它参数,即考虑在注入期间掺杂剂进入掩模结构的表面,尤其是进入掩模开口侧壁的渗入深度。随着掺杂剂渗入掩模的深度增加,应该相应地选择更高的深宽比或者作为替代方案应当增大注入角α。
最佳注入角例如在45°附近,但是还取决于掩模层的厚度、注入能量和用于掩模生产的光刻技术的分辨率精度,因此可能偏离该范围。对于不同的掺杂剂,不同的注入角也可以是最佳的。例如,假定注入角为45°,利用掩模开口获得完全遮蔽,在注入方向上测得的所述掩模开口的深宽比选择为大于或等于1,亦即其中掩模层的高度h大于或等于掩模开口的宽度b。有利的是,满足相对于掩模开口边缘处散射的容差并考虑下面的事实,即掩模厚度尤其是在掩模开口的下部区域的掩模厚度在倾斜注入期间不再足以完全遮蔽掺杂剂,由此不再足以完全防止它们渗入衬底。
在平行于衬底表面的截面上,掩模开口优选具有细长矩形形式。然而,掩模开口也可以具有不同形式,尤其是细长的平行四边形、梯形或具有圆头。平行四边形是有利的,尤其是当掩模区域是彼此平行定向的矩形并且当两个掩模区域内掩模开口的取向之间的β角偏离90°时(参见图4)。仅当掩模开口形成为横截面平行于衬底的平行四边形时,该掩模区域可以完全被所述掩模开口填充。
而且,根据本发明的掩模不仅可以在不同掩模区域制造不同掺杂,而且可以在不同掩模区域制造不同的掺杂强度。这可以通过增加或减少掩模区域内掩模开口的“密度”来实现。这是通过在相对于其它掩模区域的所有情况下,相应地改变掩模开口之间的距离或者改变掩模开口的宽度b而实现。当然,掺杂强度也可以通过注入的持续时间和由此注入的掺杂剂的量来直接设定。
关于注入,不考虑给定的掩模材料在一定程度或一定深度上透射的事实,如果在掩模开口中避免掺杂剂直接撞击在掩模开口底部处暴露的衬底表面上,则在掩模开口取向相对于投影在平面上的注入方向旋转β角的情况下,高度h乘以注入角α的正切≥宽度b除以β的余弦。由此获得的是,在第一掩模区域中,在注入角α≥αmin(αmin=完全遮蔽的最小角)的第一注入的情况下,掩模导致最小遮蔽,而在第二掩模区域中,其取向相对于第一掩模区域旋转β角,实现防止掺杂剂直接撞击在衬底上的完全掩蔽。
附图说明
下面将根据示例性的实施方案和附图更加详细地说明本发明。这些附图仅用于说明本发明,因此仅示例性地而不是按实际比例绘制。相同或一致的功能部件用相同的附图标记标出。
图1示出包括细长掩模开口的第一掩模区域,
图2示出具有不同取向的第二掩模区域,
图3示出穿过掩模开口的示意性截面图以说明遮蔽,
图4示出包括三个掩模区域的掺杂掩模,
图5示出具有不同取向的两个掩模开口的角度和尺寸关系,
图6示出根据示意性横截面的注入掺杂的驱入。
具体实施方式
图1通过示意性平面图(图1A)和沿截面1b(图1B)的横截面示出包括细长开口MO的掺杂掩模DM。掺杂掩模DM由包括任意期望材料的掩模层所图案化,该材料可以被图案化并且很少或没有透射性,尤其是对于注入而言。用于制造注入用途的掩模的适合材料是,例如,光刻胶层或由例如氮化硅组成的硬掩模。掩模层或由其图案化的掩模DM的高度h既取决于掩模开口的宽度b,又取决于掩模材料相对于注入的掺杂剂的透射率。相对于从注入方向IR2(其由投影在图中平面上的箭头表示)的倾斜注入,平行于x轴取向的细长掩模开口MO具有最小遮蔽。相反,相对于沿注入方向IR1平行于y轴进行的倾斜注入,所述掩模DM具有最大遮蔽。图1b图解说明了沿注入方向IR1以入射角α的注入,所述入射角α相对于与衬底S表面垂直的法线测得,这导致衬底S通过掩模DM相对于注入被完全遮蔽。确定注入角α,使得沿朝向衬底的注入方向加速的掺杂剂可以唯一地撞击在掩模开口MO内的掩模DM侧壁上。
图2示出根据本发明的掩模,所述掩模利用了细长掩模开口的这种遮蔽行为。根据本发明的掩模包含包括第一掩模开口MO1的第一掩模区域MB1和包括第二掩模开口MO2的第二掩模区域MB2,这些掩模开口是细长的并且分别定向平行于x轴和y轴。x轴和y轴彼此相对形成β角,优选90°角。然后,所示包括两个掩模区域MB1、MB2的掩模DM可以随后根据本发明用以从注入方向IR1进行第一注入,在注入期间,第一掩模区域MB1的掩模开口MO1具有最小遮蔽,而对于沿注入方向IR1的所述注入,在第二掩模区域MB2的掩模开口MO2中获得最大遮蔽。如果相应地选择注入角α,则可以在第二掩模区域MB2中获得完全遮蔽,结果在该注入期间,在掩模开口MO2中没有任何掺杂剂进入衬底,但是实际上所述掺杂剂在第一掩模开口MO1中进入衬底。
图2b基于沿图2a中的线AB的示意性横截面示出根据本发明的掩模DM。图示示出了在沿注入方向IR2的注入期间或之后的掩模,其在衬底平面上的投影定向平行于y轴。从图2可以清楚地看出,该注入在掩模开口MO2内导致在掩模开口MO2区域中的衬底内掺杂。在该过程中产生第二注入区IG2。相反,在包括第一掩模开口MO1的第一掩模区域MB1中,注入被掺杂掩模DM完全遮蔽。在这种情况下,掺杂剂唯一地撞击在掩模DM上,并且如果合适的话,渗入到所述掩模表面的较小深度内,如由图2b中相应的阴影线所示。这使得可以在第一掩模区域内利用平行于x轴的第一注入来制造掺杂,以及在第二掩模区域内利用与沿y轴注入横向的注入来制造掺杂(参见注入区域IG2),其中在第二掩模区域MB2内,衬底保持没有来自第一注入的掺杂剂,而在第一掩模区域内,衬底保持没有第二注入的掺杂剂。
因此,根据本发明的相同掩模可以用于两次注入,并且在此之间不需要移除。与已知掩模和使用掺杂掩模的已知注入方法相比,借助于根据本发明的掩模和相关的倾斜注入法,完全取消第二掩模,而对于在衬底S内制造掺杂没有呈现任何缺点。可以这样制造不同掺杂的区域:其中在不同掩模区域中可以利用相同的掩模彼此并排且彼此独立地制造任意掺杂。高度适合的组合是,例如,n型和p型掺杂,但是也可以注入氧或氮离子或其它离子。借助于根据本发明的掩模,也可以制造相同电导率型但具有不同离子的掺杂。作为实施例,在两个注入步骤中,可以在不同的掩模区域引入砷和磷,而衬底可以在所述区域内相应地进行掺杂。然后,例如可以将硼注入到第三掩模区域内。
图3基于横向穿过掩模开口的示意性截面图,示出在以注入角α的倾斜注入期间为了实现百分之百的遮蔽,如何对掩模开口定制尺寸。如果以由注入方向GW表示的极限角进行注入,则正好发生由掩模DM引起的完全遮蔽,涉及的是至少直到掺杂剂直接撞击在掩模开口MO内的衬底S的表面上为止。对于以极限角GW的注入方向,正确的是其对应的相关注入角α的正切等于掩模开口MO的宽度和高度的商b/h。对于小于α的注入角,并不发生完全遮蔽,但是对于注入角α>GW的注入,确实发生完全遮蔽。这意味着对于完全遮蔽而言,应当使h和b的尺寸满足以下条件:
Tanα≥b/h。
图4示出在示意性平面视图中的根据本发明的其它掩模DM,该掩模包括分别具有沿x轴、y轴和z轴取向的三个细长掩模开口MO的掩模区域MB1、MB2和MB3。x轴相对于y轴形成β1角,相对于z轴形成β2角。β3角表示y轴和z轴之间的角。此种掩模也可以实现根据本发明的原理。平行于掩模区域内的掩模开口的取向实施的任意倾斜注入导致此处的最小遮蔽,并且因此导致最大掺杂。相反,在其余的掩模区域内,其取向相应地旋转β角,从而获得相对于这种注入的遮蔽。虽然β1和β2无法同时假定为90°值,但是,通过相应地确定掩模开口MO的尺寸也可以利用在不同掩模区域的掩模开口的不同取向之间的较小β角获得百分之百的遮掩。
然而,为了设置特定的掺杂剂分布,可能希望不将使用掺杂剂的掺杂唯一限定于一个掩模区域,而是在其它掩模区域中产生掺杂强度渐变的较低掺杂强度。借助于沿平行于第二或第三取向的另一注入方向的相反掺杂,也可以对这种较低掺杂进行过度补偿。
图5示出仅在图中彼此相对放置的两个掩模开口MO1、MO2,其与通常彼此隔开并且它们的取向彼此相对形成β角的不同掩模区域有关。如果第一倾斜注入根据第一掩模开口MO1的方向平行于注入方向IR1进行,则所述注入以相对于其取向的β角撞击在第二掩模区域的第二掩模开口MO2上。为了计算在该注入方向IR1下在第二掩模开口MO2中的遮蔽,必须考虑平行于所述注入方向的掩模开口的相应分布。根据第二掩模开口MO2的最小宽度bn,在该等价分布(沿倾斜注入的分布)中,必须考虑倾斜投影宽度b,其满足以下条件:
bn=b·cosβ或者b=bn/cosβ
用于计算由倾斜注入方向产生的总遮蔽的极限角的公式如下:
h·tanα≥bn/cosβ
因此,对于给定的注入角α,为了获得遮蔽,高度h必须选择为大于从该公式得到的值。作为替代方案,掩模开口MO的宽度b也可以选择得较小,以便对于给定的凹陷h确实获得完全遮蔽。
作为注入的结果,首先,在相应的掩模区域或在位于掩模区域的掩模开口MO的下方的衬底区域中制造注入区IG。图6a示出根据通过衬底的示意性横截面的注入区。该注入区相对浅并且在相应掩模区域的每一掩模开口的下方彼此空间分离排列。因此,必须在较深注入区IG内驱入掺杂和在该过程中使彼此空间分离的区域彼此结合。
注入掺杂剂的驱入可以在每一单独注入步骤之后进行。然而,也可以在具有不同掺杂的不同掩模区域内进行所有注入掺杂剂的共同驱入。然而,优选第一种情况,因为不同驱入条件尤其是不同热预算通常需要不同的掺杂剂。因此,在两个驱入步骤之间,可以通过相应分配所需热预算,而平衡具有不同扩散速率的掺杂剂的掺杂。
图6b示出原来分离的注入区IG如何根据驱入条件结合,以形成具有均匀的下侧正面以及对应的驱入深度的共同均匀的掺杂区DG。
当设置驱入条件时,所述驱入条件也包括驱入环境、压力和温度程序,也应该考虑在相应掺杂步骤过程中在掺杂区域IG中产生的掺杂剂浓度。在具有较高的掺杂剂浓度的掺杂区域内,掺杂剂通常较深扩散到衬底S内,结果在具有不同掺杂剂浓度的掩模区域内,则在此处产生的注入区域内,由于该事实而产生驱入至不同深度的掺杂区DG。
根据本发明的方法可以有利地用于制造用于高压元件的绝缘阱,即所谓的PTUB、NTUB、PWELL和NWELL。为此应用目的,优选选择引入条件,使得掺杂剂驱入半导体(衬底S)至约10μm的深度。在对应的不同掺杂区域内,可以实现半导体元件的不同部分,具体例如在硅或其它半导体衬底中用于双极高压元件的晶体管。
尽管仅根据几个示例性具体实施方案说明了本方法,但是,当然其并不限于这些具体实施方案。变化的可能性具体来自掩模开口的精确成型、其数量、尺寸和分布,并且还来自不同掩模区域的彼此相对排列。掩模区域还可以在尺寸和形状上彼此不同;具有不同长度的掩模开口也可以布置在掩模区域内。还可以根据长度将掩模开口分成一系列较短的掩模开口,每一种情况下平行分开的列可以不同或偏移。
对于所示关于示例性具体实施方案的进一步偏离来自衬底和注入期间引入的掺杂剂。也可以在掩模中实现大于三个不同的掩模区域。还可以在掩模区域内通过所述取向实现具有相同的掺杂剂和不同注入方向的注入,在不同的掩模区域中获得相同掺杂剂的不同掺杂水平。还可以相对于掺杂剂将该掺杂与所述不同掺杂组合。还可以利用相同的掩模从不同空间方向以不同的掺杂角来实现掺杂。
附图标记列表
S 衬底
DM 掩模
MO1 第一掩模开口
IR1 第一注入方向
X 第一取向
Y 第二取向
MB1 第一掩模区域
MB2 第二掩模区域
IG1 第一注入区
IG2 第二注入区
GW 极限角
a 两个掩模开口之间的距离
b 掩模开口的宽度
h 掩模的高度
IR1 第一注入方向
N 衬底上方表面的法线
t 掺杂区域的深度
AG 遮蔽区
α 注入角
β 第一和第二掩模开口之间的角
Claims (16)
1.一种用于在衬底内制造不同掺杂的掩模:
所述掩模由负载在所述衬底上的具有均匀高度h的掩模层形成,
包含包括多个第一掩模开口的第一掩模区域,所述第一掩模开口形成为细长形状并定向平行于第一取向,
包含包括多个第二掩模开口的第二掩模区域,所述第二掩模开口形成为细长形状并定向平行于第二取向,
其中所述第一和第二取向形成0°<β≤90°的β角。
2.如权利要求1的掩模,其中所述第一和所述第二掩模开口在所有情况下具有相同的宽度b。
3.如权利要求1或2的掩模,还包含:
包括第三掩模开口的第三掩模区域,所述第三掩模开口形成为细长形状并平行于第三取向,
其中所述第一和第三取向以及所述第二和第三取向在所有情况下形成不等于0°的角。
4.如权利要求3的掩模,其中所述第一、第二和第三掩模开口的取向在所有情况下彼此相对形成60°的角。
5.如权利要求1或2的掩模,其形成为由氧化物或氮化物组成的硬掩模。
6.如权利要求1或2的掩模,其中对于至少一个掩模开口,满足所述掩模开口的宽度b小于所述掩模层的高度h。
7.如权利要求2的掩模,其中每一掩模区域包括多个相同的掩模开口,所述相同的掩模开口在所有情况下以相同距离彼此平行排列。
8.如权利要求1或2的掩模,包括第一和第二掩模区域,所述第一和第二掩模区域的掩模开口彼此相对形成90°角。
9.如权利要求1或2的掩模,其中所述掩模开口具有细长矩形的形式。
10.如权利要求7的掩模,其中掩模区域内所述掩模开口的宽度b和掩模区域内所述掩模开口之间的距离a是相等的。
11.如权利要求7的掩模,其中所述第一掩模区域的掩模开口的宽度b和/或所述第一掩模区域的掩模开口之间的距离a不同于所述第二掩模区域的掩模开口。
12.如权利要求1或2的掩模,
其中对于给定的最小注入角αmin设计所述掩模,
其中所述β角形成在所述第一和第二掩模区域的所述掩模开口的取向之间,其中满足以下条件:h tanα≥bn/cosβ,其中bn为第二掩模开口的最小宽度,
结果,在注入角α≥αmin的注入情况下,所述第一掩模区域设计为最小遮蔽,而所述第二掩模区域设计为被所述掩模完全遮蔽。
13.一种用于制造衬底(S)内的不同掺杂区域(DG)的方法,
其中通过掩模层的沉积和图案化而在衬底上制造掩模(DM),
其中所述掩模具有包括第一掩模开口的第一掩模区域以及包括第二掩模开口的第二掩模区域,所述第一掩模开口形成为细长形状并定向平行于第一取向,所述第二掩模开口形成为细长形状并定向平行于第二取向,
其中所述第一和第二取向形成β角,在此0°<β≤90°,
其中第一掺杂剂的第一注入以相对于衬底(S)表面法线测量的注入角α实施,在此0°<α<90°,其中所述第一掩模开口定向平行于所述注入方向在所述衬底平面上的投影,
其中所述衬底旋转β角,
其中第二不同掺杂剂的第二注入以相对于所述衬底(S)表面法线测量的注入角α′实施,在此0°<α′<90°。
14.如权利要求13的方法,其中根据α′和β角选择所述掩模层的高度h和所述掩模开口的宽度b,使得h tanα≥bn/cosβ,其中bn为第二掩模开口的最小宽度,结果在所述第一注入期间,在所述掩模区域中获得最小遮蔽,而在所述第二掩模区域内中获得被所述掩模完全遮蔽,并且在所述第二注入期间,反转所述条件,在所述第一掩模区域中获得完全遮蔽,而在所述第二掩模区域中获得最小遮蔽。
15.如权利要求13或14的方法,其中在所述第一和第二注入之后,在所有情况下实施用于驱入掺杂剂的热处理步骤。
16.如权利要求13或14的方法,其中相互独立地选自受主、施主、氮和其它离子的掺杂剂通过所述第一和第二注入而被注入。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102004058412.5A DE102004058412B4 (de) | 2004-12-03 | 2004-12-03 | Mehrfachmaske und Verfahren zur Herstellung unterschiedlich dotierter Gebiete und Verwendung des Verfahrens |
DE102004058412.5 | 2004-12-03 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101069269A CN101069269A (zh) | 2007-11-07 |
CN100483630C true CN100483630C (zh) | 2009-04-29 |
Family
ID=35911142
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNB2005800414754A Expired - Fee Related CN100483630C (zh) | 2004-12-03 | 2005-11-03 | 多重掩膜和制造不同掺杂区域的方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US7820342B2 (zh) |
EP (1) | EP1817792B1 (zh) |
JP (1) | JP5108524B2 (zh) |
CN (1) | CN100483630C (zh) |
DE (1) | DE102004058412B4 (zh) |
TW (1) | TWI369722B (zh) |
WO (1) | WO2006058594A2 (zh) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8101927B2 (en) * | 2009-06-08 | 2012-01-24 | Varian Semiconductor Equipment Associates, Inc. | Masking apparatus for an ion implanter |
US8164068B2 (en) * | 2009-07-30 | 2012-04-24 | Varian Semiconductor Equipment Associates, Inc. | Mask health monitor using a faraday probe |
US8912097B2 (en) * | 2009-08-20 | 2014-12-16 | Varian Semiconductor Equipment Associates, Inc. | Method and system for patterning a substrate |
JP5601849B2 (ja) | 2010-02-09 | 2014-10-08 | 三菱電機株式会社 | 炭化珪素半導体装置の製造方法 |
US9077365B2 (en) | 2010-10-15 | 2015-07-07 | S.C. Johnson & Son, Inc. | Application specific integrated circuit including a motion detection system |
US8629026B2 (en) * | 2010-11-12 | 2014-01-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Source tip optimization for high voltage transistor devices |
US9190548B2 (en) * | 2011-10-11 | 2015-11-17 | Varian Semiconductor Equipment Associates, Inc. | Method of creating two dimensional doping patterns in solar cells |
US9299832B2 (en) * | 2013-12-17 | 2016-03-29 | Texas Instruments Incorporated | High voltage lateral DMOS transistor with optimized source-side blocking capability |
JP7331370B2 (ja) * | 2019-02-01 | 2023-08-23 | 株式会社デンソー | 半導体装置の製造方法 |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4648174A (en) * | 1985-02-05 | 1987-03-10 | General Electric Company | Method of making high breakdown voltage semiconductor device |
US4668174A (en) * | 1985-10-02 | 1987-05-26 | Kern's Bakeries, Inc. | Apparatus for dividing, rounding, and panning of doughballs |
JPH06118622A (ja) * | 1992-10-01 | 1994-04-28 | Hitachi Ltd | マスク及びそれを用いた半導体装置の製造方法 |
US5300454A (en) | 1992-11-24 | 1994-04-05 | Motorola, Inc. | Method for forming doped regions within a semiconductor substrate |
JPH07221041A (ja) | 1994-01-28 | 1995-08-18 | Sony Corp | 半導体装置の製造方法 |
JPH07296764A (ja) | 1994-04-27 | 1995-11-10 | Hitachi Ltd | イオン注入方法およびその装置 |
JP2748896B2 (ja) * | 1995-08-14 | 1998-05-13 | 日本電気株式会社 | 半導体集積回路装置の製造方法 |
JPH0963983A (ja) * | 1995-08-29 | 1997-03-07 | Oki Electric Ind Co Ltd | 不純物拡散領域の形成方法、拡散mosトランジスタの製造方法、ダイオードの製造方法 |
JPH09293686A (ja) * | 1996-04-26 | 1997-11-11 | Matsushita Electric Works Ltd | 半導体装置の製造方法 |
JPH11204543A (ja) | 1998-01-12 | 1999-07-30 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
GB9826291D0 (en) * | 1998-12-02 | 1999-01-20 | Koninkl Philips Electronics Nv | Field-effect semi-conductor devices |
JP3988262B2 (ja) * | 1998-07-24 | 2007-10-10 | 富士電機デバイステクノロジー株式会社 | 縦型超接合半導体素子およびその製造方法 |
JP3178525B2 (ja) * | 1999-02-05 | 2001-06-18 | 日本電気株式会社 | 抵抗素子を有する半導体装置及びその製造方法 |
JP4765012B2 (ja) | 2000-02-09 | 2011-09-07 | 富士電機株式会社 | 半導体装置及びその製造方法 |
DE10052680C2 (de) * | 2000-10-24 | 2002-10-24 | Advanced Micro Devices Inc | Verfahren zum Einstellen einer Form einer auf einem Substrat gebildeten Oxidschicht |
TW548710B (en) * | 2002-06-06 | 2003-08-21 | Macronix Int Co Ltd | Method for forming semiconductor hole and contact hole and implantation process |
JP2004207571A (ja) * | 2002-12-26 | 2004-07-22 | Toshiba Corp | 半導体装置の製造方法、半導体製造装置及びステンシルマスク |
US6927153B2 (en) | 2003-02-25 | 2005-08-09 | Xerox Corporation | Ion implantation with multiple concentration levels |
DE10337808B3 (de) * | 2003-08-14 | 2004-10-21 | Infineon Technologies Ag | Verfahren zum Herstellen eines Halbleiterbauelements mit Ladungskompensationsstruktur |
-
2004
- 2004-12-03 DE DE102004058412.5A patent/DE102004058412B4/de not_active Expired - Fee Related
-
2005
- 2005-11-03 WO PCT/EP2005/011774 patent/WO2006058594A2/de active Application Filing
- 2005-11-03 JP JP2007543717A patent/JP5108524B2/ja not_active Expired - Fee Related
- 2005-11-03 CN CNB2005800414754A patent/CN100483630C/zh not_active Expired - Fee Related
- 2005-11-03 EP EP05802410.0A patent/EP1817792B1/de not_active Ceased
- 2005-11-03 US US11/792,464 patent/US7820342B2/en active Active
- 2005-11-30 TW TW094141996A patent/TWI369722B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
TW200633027A (en) | 2006-09-16 |
JP2008522420A (ja) | 2008-06-26 |
US20090098718A1 (en) | 2009-04-16 |
TWI369722B (en) | 2012-08-01 |
CN101069269A (zh) | 2007-11-07 |
DE102004058412B4 (de) | 2017-03-02 |
WO2006058594A2 (de) | 2006-06-08 |
US7820342B2 (en) | 2010-10-26 |
DE102004058412A1 (de) | 2006-06-08 |
EP1817792A2 (de) | 2007-08-15 |
EP1817792B1 (de) | 2016-07-27 |
WO2006058594A3 (de) | 2006-09-21 |
JP5108524B2 (ja) | 2012-12-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN100483630C (zh) | 多重掩膜和制造不同掺杂区域的方法 | |
CN100479100C (zh) | 半导体器件、其制造方法及其评估方法 | |
US7598143B2 (en) | Method for producing an integrated circuit with a trench transistor structure | |
CN102117748B (zh) | 双极晶体管的集电区和集电区埋层的制造方法 | |
CN104321849B (zh) | 双层交叉式p‑n二极管调制器 | |
CN1599045A (zh) | 具有横向漂移区掺杂剂分布的dmos晶体管的制造方法 | |
CN102099870A (zh) | 用于在太阳能电池制作中使用的专用注入系统和方法 | |
KR101919514B1 (ko) | 이면접합형 후방 접촉 솔라셀 및 기판을 프로세싱하기 위한 그 방법 | |
CN103918078A (zh) | 半导体装置及其制造方法 | |
AT2173U1 (de) | Verfahren zur herstellung von begrenzten, dotierten teilgebieten in einem substratmaterial aus monokristallinem silizium | |
CN101882603A (zh) | 将杂质离子掺杂至双栅极的方法和用其制造双栅极的方法 | |
US6933215B2 (en) | Process for doping a semiconductor body | |
CN101386228B (zh) | 通孔形成方法、喷墨头和硅衬底 | |
DE102007026745B4 (de) | Halbleiterbauelement und Verfahren zur Herstellung desselben | |
CN102412255B (zh) | 杂质层形成方法、曝光用掩膜及固体摄像装置的制造方法 | |
DE112015001993B4 (de) | Herstellungsverfahren für eine Halbleitervorrichtung und Halbleitervorrichtung | |
US7863170B2 (en) | Semiconductor body comprising a transistor structure and method for producing a transistor structure | |
CN107611030A (zh) | 超级结的制造方法 | |
CN101483195A (zh) | 具有沟道形场环结构的功率半导体元件 | |
CN101552202A (zh) | 形成双极晶体管的浅基区的方法 | |
US20100163872A1 (en) | Bipolar Junction Transistor and Method of Manufacturing the Same | |
CN103022129A (zh) | 半导体装置及其制造方法 | |
DE10042343C2 (de) | Bipolartransistor in einer vertikalen strukturierten Schichtenfolge, Verfahren zu seiner Herstellung und Verwendung eines solchen | |
US4092185A (en) | Method of manufacturing silicon integrated circuits utilizing selectively doped oxides | |
CN106229336A (zh) | 一种超结器件的制造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090429 |
|
CF01 | Termination of patent right due to non-payment of annual fee |