JPH11204543A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】 （修正有）
【課題】 同一基板内に特性の異なる電界効果トランジ
スタを備えた半導体装置の製造方法に関し、不純物の拡
散工程を用いないイオン注入工程で、同一基板内に特性
の異なる電界効果トランジスタを同時に作製する方法を
提供する。 【解決手段】 基板上の異なる方向に第１および第２の
ゲート電極１１，１２を形成し、上記基板の法線方向か
ら第１のゲート電極１１のゲート形成方向に所定の傾角
θ°を有する方向からｎ型イオン６を注入する。
スタを備えた半導体装置の製造方法に関し、不純物の拡
散工程を用いないイオン注入工程で、同一基板内に特性
の異なる電界効果トランジスタを同時に作製する方法を
提供する。 【解決手段】 基板上の異なる方向に第１および第２の
ゲート電極１１，１２を形成し、上記基板の法線方向か
ら第１のゲート電極１１のゲート形成方向に所定の傾角
θ°を有する方向からｎ型イオン６を注入する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、同一基板内に特性の異なる電界効果トランジ
スタを備えた半導体装置の製造方法およびその構造に関
する。
し、特に、同一基板内に特性の異なる電界効果トランジ
スタを備えた半導体装置の製造方法およびその構造に関
する。
【０００２】
【従来の技術】デジタルＤＣＦＬ回路やＳＣＦＬ回路で
は、しきい値電圧（Ｖth）の異なる電界効果トランジス
タを同一基板上に形成することが必要となる。更に、Ｈ
ＰＡ（高出力アンプ）、ＬＮＡ（低雑音アンプ）等のア
ナログ回路素子を集積化するためには、高耐圧の電界効
果トランジスタ等を、同一基板上に作製することも必要
となる。かかる場合、各トランジスタ毎に、チャネル領
域の不純物注入量を変化させて、例えば、エンハンスメ
ントチャネル（Ｅ−ｃｈ）とデプレッションチャネル
（Ｄ−ｃｈ）とを別々の工程を用いて作製したのでは、
製造工程が複雑化する。そこで、例えば、特開昭６１−
１８９６７０号公報では、（１００）基板上の直交する
＜０１１＞、＜０１１＞方向にそれぞれゲート電極を形
成し、かかるゲート電極をマスクとして基板の法線方向
からイオンを注入した後に、アニール工程で注入イオン
をゲート電極下部に拡散させ、結晶方位によるイオンの
拡散速度の違いを利用して、ゲート電極下部のチャネル
濃度をゲート方向によって異なるようにして、Ｖthの異
なるトランジスタの形成を行っていた。
は、しきい値電圧（Ｖth）の異なる電界効果トランジス
タを同一基板上に形成することが必要となる。更に、Ｈ
ＰＡ（高出力アンプ）、ＬＮＡ（低雑音アンプ）等のア
ナログ回路素子を集積化するためには、高耐圧の電界効
果トランジスタ等を、同一基板上に作製することも必要
となる。かかる場合、各トランジスタ毎に、チャネル領
域の不純物注入量を変化させて、例えば、エンハンスメ
ントチャネル（Ｅ−ｃｈ）とデプレッションチャネル
（Ｄ−ｃｈ）とを別々の工程を用いて作製したのでは、
製造工程が複雑化する。そこで、例えば、特開昭６１−
１８９６７０号公報では、（１００）基板上の直交する
＜０１１＞、＜０１１＞方向にそれぞれゲート電極を形
成し、かかるゲート電極をマスクとして基板の法線方向
からイオンを注入した後に、アニール工程で注入イオン
をゲート電極下部に拡散させ、結晶方位によるイオンの
拡散速度の違いを利用して、ゲート電極下部のチャネル
濃度をゲート方向によって異なるようにして、Ｖthの異
なるトランジスタの形成を行っていた。
【０００３】
【発明が解決しようとする課題】上記注入イオンの拡散
速度を利用して、Ｖthを制御する方法では、例えば、８
５０℃で１０〜２０分間の熱拡散が必要となり、注入イ
オンの拡散時に他の不純物も拡散し、不純物領域の形状
や濃度が変化して設計通りの素子特性が得られないとい
う問題があった。特に、最近のアニール工程には、極め
て短時間（数秒）でアニールを行うことにより不純物拡
散が発生しないＲＴＡ(Rapid Thermal Anneal)法が用い
られるため、かかるＲＴＡ法では上述のようにゲート電
極下部のチャネル濃度を変えることは不可能であった。
そこで、本発明は、不純物の拡散工程を用いないイオン
注入工程で、同一基板内に特性の異なる電界効果トラン
ジスタを同時に作製する半導体装置の製造方法およびそ
の構造を提供することを目的とする。
速度を利用して、Ｖthを制御する方法では、例えば、８
５０℃で１０〜２０分間の熱拡散が必要となり、注入イ
オンの拡散時に他の不純物も拡散し、不純物領域の形状
や濃度が変化して設計通りの素子特性が得られないとい
う問題があった。特に、最近のアニール工程には、極め
て短時間（数秒）でアニールを行うことにより不純物拡
散が発生しないＲＴＡ(Rapid Thermal Anneal)法が用い
られるため、かかるＲＴＡ法では上述のようにゲート電
極下部のチャネル濃度を変えることは不可能であった。
そこで、本発明は、不純物の拡散工程を用いないイオン
注入工程で、同一基板内に特性の異なる電界効果トラン
ジスタを同時に作製する半導体装置の製造方法およびそ
の構造を提供することを目的とする。
【０００４】
【課題を解決するための手段】そこで、発明者らは鋭意
研究の結果、ＧａＡｓ基板上の異なる方向に第１および
第２のゲート電極を形成し、上記基板の法線方向から第
１のゲート電極のゲート幅方向（以後、「ゲート形成方
向」という。）に所定の傾角θ°を有する対称な２方向
からｎ型イオンを注入した場合、第１トランジスタの
特性は、ｎ型イオンを法線方向から注入した場合と変わ
らないこと、第２のゲート電極下部のチャネル領域の
みを短くでき、短チャネル効果を利用することにより、
第２チャネル領域下部の基板領域にも微小電流が流れる
ようにして、第２トランジスタのＶthを負電圧側にシフ
トさせることができることを見出し、本発明を完成し
た。
研究の結果、ＧａＡｓ基板上の異なる方向に第１および
第２のゲート電極を形成し、上記基板の法線方向から第
１のゲート電極のゲート幅方向（以後、「ゲート形成方
向」という。）に所定の傾角θ°を有する対称な２方向
からｎ型イオンを注入した場合、第１トランジスタの
特性は、ｎ型イオンを法線方向から注入した場合と変わ
らないこと、第２のゲート電極下部のチャネル領域の
みを短くでき、短チャネル効果を利用することにより、
第２チャネル領域下部の基板領域にも微小電流が流れる
ようにして、第２トランジスタのＶthを負電圧側にシフ
トさせることができることを見出し、本発明を完成し
た。
【０００５】即ち、本発明は、特性の異なる２種類の電
界効果トランジスタを同一基板上に形成する半導体装置
の製造方法であって、上記基板上に設けたｎ型チャネル
層上に、ゲート形成方向の異なる第１および第２のゲー
ト電極を形成するゲート電極形成工程と、上記第１およ
び第２のゲート電極をマスクとして、上記基板の法線方
向から傾角θ°でｎ型イオンを注入して上記第１および
第２のゲート電極の両側にｎ+領域を形成し、該ｎ+領域
に挟まれた上記ｎ型チャネル層をチャネル領域とするイ
オン注入工程とを備えることを特徴とする半導体装置の
製造方法である。このように、方向の異なる第１および
第２のゲート電極をマスクとして斜めイオン注入を行う
ことにより、第１および第２のゲート電極下部領域に形
成される第１および第２のチャネル領域の位置、チャネ
ル長を異なるように形成できる。従って、トランジスタ
特性の異なる第１トランジスタ（第１のゲート電極を備
えたトランジスタ）と第２トランジスタ（第２のゲート
電極を備えたトランジスタ）とを、同一のイオン注入工
程を用いて形成することが可能となる。
界効果トランジスタを同一基板上に形成する半導体装置
の製造方法であって、上記基板上に設けたｎ型チャネル
層上に、ゲート形成方向の異なる第１および第２のゲー
ト電極を形成するゲート電極形成工程と、上記第１およ
び第２のゲート電極をマスクとして、上記基板の法線方
向から傾角θ°でｎ型イオンを注入して上記第１および
第２のゲート電極の両側にｎ+領域を形成し、該ｎ+領域
に挟まれた上記ｎ型チャネル層をチャネル領域とするイ
オン注入工程とを備えることを特徴とする半導体装置の
製造方法である。このように、方向の異なる第１および
第２のゲート電極をマスクとして斜めイオン注入を行う
ことにより、第１および第２のゲート電極下部領域に形
成される第１および第２のチャネル領域の位置、チャネ
ル長を異なるように形成できる。従って、トランジスタ
特性の異なる第１トランジスタ（第１のゲート電極を備
えたトランジスタ）と第２トランジスタ（第２のゲート
電極を備えたトランジスタ）とを、同一のイオン注入工
程を用いて形成することが可能となる。
【０００６】また、本発明は、上記イオン注入工程が、
上記基板の法線方向から上記第１のゲート電極のゲート
形成方向に傾角θ°の対称な２方向からｎ型イオンをそ
れぞれ注入し、上記第２のゲート電極下部のチャネル領
域が遮断された状態でも該チャネル領域下部の上記基板
内に微小電流が流れるように上記ｎ+領域を形成する工
程であることを特徴とする半導体装置の製造方法でもあ
る。まず、第１トランジスタでは、基板の法線方向から
ゲート幅方向に傾角θ°の対称な２方向からイオン注入
して第１トランジスタを形成した場合、基板の法線方向
からイオン注入する場合に比べて形成されるｎ+領域の
位置は変わらず、トランジスタ特性も同じとなる。一
方、第２トランジスタでは、ゲート電極両側からゲート
電極下部にもｎ+領域が延びているため、チャネル長が
短くなり、短チャネル効果により、チャネル領域を空乏
層で遮断した場合でも、なお、チャネル領域下部に微小
電流が流れる。このため、更にゲート電圧を負に印加し
て、空乏層を伸ばさなければ、ピンチオフしなくなる。
即ち、短チャネル効果を利用することにより、Ｖthを負
電圧側にシフトさせることが可能となる。このように、
本発明によれば、同一のイオン注入工程で、異なるＶth
を有するトランジスタを同時に作製することが可能とな
り、製造工程の簡略化、低コスト化が可能となる。
上記基板の法線方向から上記第１のゲート電極のゲート
形成方向に傾角θ°の対称な２方向からｎ型イオンをそ
れぞれ注入し、上記第２のゲート電極下部のチャネル領
域が遮断された状態でも該チャネル領域下部の上記基板
内に微小電流が流れるように上記ｎ+領域を形成する工
程であることを特徴とする半導体装置の製造方法でもあ
る。まず、第１トランジスタでは、基板の法線方向から
ゲート幅方向に傾角θ°の対称な２方向からイオン注入
して第１トランジスタを形成した場合、基板の法線方向
からイオン注入する場合に比べて形成されるｎ+領域の
位置は変わらず、トランジスタ特性も同じとなる。一
方、第２トランジスタでは、ゲート電極両側からゲート
電極下部にもｎ+領域が延びているため、チャネル長が
短くなり、短チャネル効果により、チャネル領域を空乏
層で遮断した場合でも、なお、チャネル領域下部に微小
電流が流れる。このため、更にゲート電圧を負に印加し
て、空乏層を伸ばさなければ、ピンチオフしなくなる。
即ち、短チャネル効果を利用することにより、Ｖthを負
電圧側にシフトさせることが可能となる。このように、
本発明によれば、同一のイオン注入工程で、異なるＶth
を有するトランジスタを同時に作製することが可能とな
り、製造工程の簡略化、低コスト化が可能となる。
【０００７】また、本発明は、上記イオン注入工程が、
上記基板の法線方向から上記第１のゲート電極のゲート
形成方向に傾角θ°の方向からｎ型イオンを注入し、上
記第２のゲート電極の片側の上記ｎ+領域が該第２のゲ
ート電極から離れるように、上記第２のゲート電極に対
して上記ｎ+領域を非対称に形成する工程であることを
特徴とする半導体装置の製造方法でもある。このよう
に、傾角θ°で一方向からｎ型イオンを注入することに
より、第１トランジスタでは基板の法線方向から注入し
た場合と同様のトランジスタ構造となり、一方、第２ト
ランジスタでは、ゲート電極と一方のｎ+領域との間隔
を大きくしたトランジスタ構造となる。従って、かかる
ゲート電極から離れたｎ+領域をドレイン領域とするこ
とにより、ゲート耐圧の大きいトランジスタとすること
が可能となる。
上記基板の法線方向から上記第１のゲート電極のゲート
形成方向に傾角θ°の方向からｎ型イオンを注入し、上
記第２のゲート電極の片側の上記ｎ+領域が該第２のゲ
ート電極から離れるように、上記第２のゲート電極に対
して上記ｎ+領域を非対称に形成する工程であることを
特徴とする半導体装置の製造方法でもある。このよう
に、傾角θ°で一方向からｎ型イオンを注入することに
より、第１トランジスタでは基板の法線方向から注入し
た場合と同様のトランジスタ構造となり、一方、第２ト
ランジスタでは、ゲート電極と一方のｎ+領域との間隔
を大きくしたトランジスタ構造となる。従って、かかる
ゲート電極から離れたｎ+領域をドレイン領域とするこ
とにより、ゲート耐圧の大きいトランジスタとすること
が可能となる。
【０００８】上記ゲート電極形成工程は、上記ゲート電
極上に形成したＳｉＯ2層をマスクとして該ゲート電極
のサイドエッチを行い、ゲート長方向に張り出したＳｉ
Ｏ2層とする工程を含み、上記イオン注入工程が、上記
ＳｉＯ2層をマスクとしてイオン注入を行う工程であっ
ても良い。このように、ゲート長方向に張り出したＳｉ
Ｏ2層を形成することにより、ゲート電極とｎ+領域との
間隔を調整することが可能となり、例えば、ゲート耐圧
の大きい第１トランジスタの形成が可能となる。
極上に形成したＳｉＯ2層をマスクとして該ゲート電極
のサイドエッチを行い、ゲート長方向に張り出したＳｉ
Ｏ2層とする工程を含み、上記イオン注入工程が、上記
ＳｉＯ2層をマスクとしてイオン注入を行う工程であっ
ても良い。このように、ゲート長方向に張り出したＳｉ
Ｏ2層を形成することにより、ゲート電極とｎ+領域との
間隔を調整することが可能となり、例えば、ゲート耐圧
の大きい第１トランジスタの形成が可能となる。
【０００９】上記ゲート電極形成工程は、ＧａＡｓ（１
００）基板からなる基板平面内の＜１１０＞方向から２
０〜３０°の角度を有する方向を、上記第１のゲート電
極のゲート形成方向とする工程であることが好ましい。
かかる方向をゲート形成方向とすることにより、第１の
ゲート電極のゲート形成方向に所定の傾角θ°で注入す
る場合のチャネリング現象の発生を抑制することがで
き、イオン注入において所望の濃度プロファイルを得る
ことが可能となる。
００）基板からなる基板平面内の＜１１０＞方向から２
０〜３０°の角度を有する方向を、上記第１のゲート電
極のゲート形成方向とする工程であることが好ましい。
かかる方向をゲート形成方向とすることにより、第１の
ゲート電極のゲート形成方向に所定の傾角θ°で注入す
る場合のチャネリング現象の発生を抑制することがで
き、イオン注入において所望の濃度プロファイルを得る
ことが可能となる。
【００１０】上記傾角θ°は、７〜２０°の範囲から選
択されることが好ましい。かかる傾角θ°でイオン注入
することにより、チャネリング現象の発生を抑制するこ
とが可能となる。
択されることが好ましい。かかる傾角θ°でイオン注入
することにより、チャネリング現象の発生を抑制するこ
とが可能となる。
【００１１】また、本発明は、同一基板上に形成された
ゲート形成方向の異なる第１および第２の電界効果トラ
ンジスタを備えた半導体装置であって、上記第２の電界
効果トランジスタが、ゲート電極の両側から該ゲート電
極下部にまで延びるようにｎ型イオン注入で形成された
ｎ+領域と、該ｎ+領域に挟まれたｎ型チャネル領域を備
え、上記ｎ型チャネル領域が遮断された状態でも該ｎ型
チャネル領域下部の上記基板内に微小電流が流れる特性
を有することを特徴とする半導体装置でもある。かかる
半導体装置を用いることにより、同一基板内にＶthの異
なる電界効果トランジスタを作製することができ、ＤＣ
ＦＬ回路等を容易に形成できるからである。
ゲート形成方向の異なる第１および第２の電界効果トラ
ンジスタを備えた半導体装置であって、上記第２の電界
効果トランジスタが、ゲート電極の両側から該ゲート電
極下部にまで延びるようにｎ型イオン注入で形成された
ｎ+領域と、該ｎ+領域に挟まれたｎ型チャネル領域を備
え、上記ｎ型チャネル領域が遮断された状態でも該ｎ型
チャネル領域下部の上記基板内に微小電流が流れる特性
を有することを特徴とする半導体装置でもある。かかる
半導体装置を用いることにより、同一基板内にＶthの異
なる電界効果トランジスタを作製することができ、ＤＣ
ＦＬ回路等を容易に形成できるからである。
【００１２】また、本発明は、上記基板がＧａＡｓ（１
００）基板からなり、上記第１の電界効果トランジスタ
のゲート形成方向が、上記基板平面内の＜１１０＞方向
から２０〜３０°の角度を有する方向であることを特徴
とする半導体装置でもある。かかる方向を第１のゲート
電極のゲート形成方向とすることにより、イオン注入工
程におけるチャネリング現象の発生を抑制し、素子設計
に忠実な半導体装置の形成が可能となる。
００）基板からなり、上記第１の電界効果トランジスタ
のゲート形成方向が、上記基板平面内の＜１１０＞方向
から２０〜３０°の角度を有する方向であることを特徴
とする半導体装置でもある。かかる方向を第１のゲート
電極のゲート形成方向とすることにより、イオン注入工
程におけるチャネリング現象の発生を抑制し、素子設計
に忠実な半導体装置の形成が可能となる。
【００１３】
【発明の実施の形態】実施の形態１．本発明の第１の実
施の形態について、図１、２を参照しながら説明する。
まず、図１に示すように、ｎ型チャネル層２を形成した
ＧａＡｓ（１００）基板１を準備し、ｎ型チャネル層２
上に、ゲート形成方向の異なる第１ゲート電極１１およ
び第２のゲート電極１２を形成する（ゲート電極形成工
程）。本実施の形態１では、第１ゲート電極１１と第２
のゲート電極１２を、互いに直交するように形成した
が、ゲート形成方向は、作製するトランジスタに要求さ
れる特性に合わせて選択される。また、ゲート形成方向
は、ＧａＡｓ（１００）基板１の平面内の＜１１０＞方
向から２０〜３０°の角度を有する方向であることが、
イオン注入工程でのチャネリング現象の発生を防止でき
る点で好ましい。
施の形態について、図１、２を参照しながら説明する。
まず、図１に示すように、ｎ型チャネル層２を形成した
ＧａＡｓ（１００）基板１を準備し、ｎ型チャネル層２
上に、ゲート形成方向の異なる第１ゲート電極１１およ
び第２のゲート電極１２を形成する（ゲート電極形成工
程）。本実施の形態１では、第１ゲート電極１１と第２
のゲート電極１２を、互いに直交するように形成した
が、ゲート形成方向は、作製するトランジスタに要求さ
れる特性に合わせて選択される。また、ゲート形成方向
は、ＧａＡｓ（１００）基板１の平面内の＜１１０＞方
向から２０〜３０°の角度を有する方向であることが、
イオン注入工程でのチャネリング現象の発生を防止でき
る点で好ましい。
【００１４】次に、図２に示すように、第１ゲート電極
１１、第２のゲート電極１２をマスクとして、基板１の
法線方向からゲート形成方向に傾角θ°（図１参照）の
方向にｎ型イオン６を注入する（イオン注入工程）。本
実施の形態１では、上記法線を挟んで対称な２方向か
ら、例えばＳｉイオン等のｎ型イオン６をそれぞれ注入
している。かかる注入工程は、ゲート電極１１、１２の
両側の領域以外の領域には、レジスト等のマスク（図示
せず）を形成して行うため、第１ゲート電極１１および
第２のゲート電極１２の両側にのみ選択的にｎ+領域５
が形成され、かかるｎ+領域５に挟まれたｎ型チャネル
層１がチャネル領域４となる。
１１、第２のゲート電極１２をマスクとして、基板１の
法線方向からゲート形成方向に傾角θ°（図１参照）の
方向にｎ型イオン６を注入する（イオン注入工程）。本
実施の形態１では、上記法線を挟んで対称な２方向か
ら、例えばＳｉイオン等のｎ型イオン６をそれぞれ注入
している。かかる注入工程は、ゲート電極１１、１２の
両側の領域以外の領域には、レジスト等のマスク（図示
せず）を形成して行うため、第１ゲート電極１１および
第２のゲート電極１２の両側にのみ選択的にｎ+領域５
が形成され、かかるｎ+領域５に挟まれたｎ型チャネル
層１がチャネル領域４となる。
【００１５】かかる斜めイオン注入を行うことにより、
図２左図に示す第１トランジスタでは、ゲート形成方向
に傾角θ°でイオン注入されるため、ゲート電極１１直
下がゲート長と同じ幅のチャネル領域４となっている。
かかる構造は、基板１の法線方向からイオン注入した場
合と実質的に同じ構造となり、トランジスタ特性も変わ
らない。一方、図２右図に示す第２トランジスタでは、
ゲート形成方向に対して垂直方向に、傾角θ°でゲート
電極１２の両側からそれぞれイオン注入が行われている
ため、ｎ+領域５がゲート電極１２の両側から電極下部
にも延びた構造となる。このように、第２トランジスタ
では、第１トランジスタよりチャネル長を短く形成する
ことにより、短チャネル効果を故意に発生させることが
できる。即ち、第２トランジスタのチャネル領域４を短
くして短チャネル効果を発生させることにより、チャネ
ル領域４をゲート電極１２から伸びた空乏層で遮断した
場合でも、チャネル領域４下部の基板１に微小電流が流
れるようにすることができる。このような微小電流を遮
断してチャネルを完全にピンチオフするためには、更に
ゲート電極１２に負電圧を印加して空乏層をチャネル領
域４下部の基板１内にまで伸ばす必要がある。この結
果、第２トランジスタのＶthを負電圧側にシフトさせる
ことが可能となる。このように、本発明にかかる方法を
用いることにより、同一のイオン注入工程で、異なるＶ
thを備えた第１および第２トランジスタを同時に作製す
ることが可能となり、製造工程の簡略化、低コスト化が
可能となる。例えば、Ｖthの異なるデプレッション型ト
ランジスタとエンハンスメント型トランジスタが同時に
形成でき、ＤＣＦＬ回路等の作製が可能となる。
図２左図に示す第１トランジスタでは、ゲート形成方向
に傾角θ°でイオン注入されるため、ゲート電極１１直
下がゲート長と同じ幅のチャネル領域４となっている。
かかる構造は、基板１の法線方向からイオン注入した場
合と実質的に同じ構造となり、トランジスタ特性も変わ
らない。一方、図２右図に示す第２トランジスタでは、
ゲート形成方向に対して垂直方向に、傾角θ°でゲート
電極１２の両側からそれぞれイオン注入が行われている
ため、ｎ+領域５がゲート電極１２の両側から電極下部
にも延びた構造となる。このように、第２トランジスタ
では、第１トランジスタよりチャネル長を短く形成する
ことにより、短チャネル効果を故意に発生させることが
できる。即ち、第２トランジスタのチャネル領域４を短
くして短チャネル効果を発生させることにより、チャネ
ル領域４をゲート電極１２から伸びた空乏層で遮断した
場合でも、チャネル領域４下部の基板１に微小電流が流
れるようにすることができる。このような微小電流を遮
断してチャネルを完全にピンチオフするためには、更に
ゲート電極１２に負電圧を印加して空乏層をチャネル領
域４下部の基板１内にまで伸ばす必要がある。この結
果、第２トランジスタのＶthを負電圧側にシフトさせる
ことが可能となる。このように、本発明にかかる方法を
用いることにより、同一のイオン注入工程で、異なるＶ
thを備えた第１および第２トランジスタを同時に作製す
ることが可能となり、製造工程の簡略化、低コスト化が
可能となる。例えば、Ｖthの異なるデプレッション型ト
ランジスタとエンハンスメント型トランジスタが同時に
形成でき、ＤＣＦＬ回路等の作製が可能となる。
【００１６】図２右図の構造では、ゲート電極１２近傍
には、２方向からのイオン注入の内、一方向からの注入
においてのみｎ型イオン６が注入されるため、ゲート電
極１２近傍のｎ+領域５の濃度が比較的低くなり、ゲー
ト耐圧の低下を防止することが可能となる。
には、２方向からのイオン注入の内、一方向からの注入
においてのみｎ型イオン６が注入されるため、ゲート電
極１２近傍のｎ+領域５の濃度が比較的低くなり、ゲー
ト耐圧の低下を防止することが可能となる。
【００１７】なお、本実施の形態１では、第１のゲート
電極１１と第２のゲート電極１２を直交するように形成
したが、第２のゲート電極１２のゲート形成方向を変え
ることにより、第２トランジスタのチャネル幅４が変わ
り、トランジスタ特性を制御することができるため、必
要な素子特性に応じてゲート形成方向を選択すればよ
い。
電極１１と第２のゲート電極１２を直交するように形成
したが、第２のゲート電極１２のゲート形成方向を変え
ることにより、第２トランジスタのチャネル幅４が変わ
り、トランジスタ特性を制御することができるため、必
要な素子特性に応じてゲート形成方向を選択すればよ
い。
【００１８】また、第１ゲート電極のゲート形成方向
と、イオン注入の傾角θ°の方向をずらすことにより、
第１トランジスタのチャネル領域４の長さも、同時に制
御することが可能となる。
と、イオン注入の傾角θ°の方向をずらすことにより、
第１トランジスタのチャネル領域４の長さも、同時に制
御することが可能となる。
【００１９】また、図３に示すように、第１、第２ゲー
ト電極１１、１２の両側に、一定の間隔をおいて、垂直
イオン注入等により予めｎ+領域５’を形成しておき、
更に、注入量を減らしてイオン注入６を行うことによ
り、ＬＤＤ(Lightly Doped Drain)構造を形成すること
も可能となる。
ト電極１１、１２の両側に、一定の間隔をおいて、垂直
イオン注入等により予めｎ+領域５’を形成しておき、
更に、注入量を減らしてイオン注入６を行うことによ
り、ＬＤＤ(Lightly Doped Drain)構造を形成すること
も可能となる。
【００２０】実施の形態２．本発明の第２の実施の形態
について、図３を参照しながら説明する。ゲート電極形
成工程は、ＧａＡｓ（１００）基板１を準備して、上記
実施の形態１と同様に行う。本実施の形態では、第１、
第２ゲート電極１１、１２を覆い、ゲート長方向に張り
出したＳｉＯ2層７が形成される。
について、図３を参照しながら説明する。ゲート電極形
成工程は、ＧａＡｓ（１００）基板１を準備して、上記
実施の形態１と同様に行う。本実施の形態では、第１、
第２ゲート電極１１、１２を覆い、ゲート長方向に張り
出したＳｉＯ2層７が形成される。
【００２１】次に、図４に示すように、第１ゲート電極
１１、第２のゲート電極１２上にそれぞれ形成されたＳ
ｉＯ2層７をマスクとして、基板１の法線方向からゲー
ト形成方向に傾角θ°（図１参照）で、例えばＳｉイオ
ン等のｎ型イオン６を注入する（イオン注入工程）。か
かる注入工程では、ゲート電極１１、１２の両側の領域
以外の領域には、レジスト等のマスク（図示せず）が形
成されるため、第１ゲート電極１１および第２のゲート
電極１２の両側にのみ、選択的にｎ+領域５が形成さ
れ、かかるｎ+領域５に挟まれたｎ型チャネル層１がチ
ャネル領域４となる。
１１、第２のゲート電極１２上にそれぞれ形成されたＳ
ｉＯ2層７をマスクとして、基板１の法線方向からゲー
ト形成方向に傾角θ°（図１参照）で、例えばＳｉイオ
ン等のｎ型イオン６を注入する（イオン注入工程）。か
かる注入工程では、ゲート電極１１、１２の両側の領域
以外の領域には、レジスト等のマスク（図示せず）が形
成されるため、第１ゲート電極１１および第２のゲート
電極１２の両側にのみ、選択的にｎ+領域５が形成さ
れ、かかるｎ+領域５に挟まれたｎ型チャネル層１がチ
ャネル領域４となる。
【００２２】本実施の形態２では、図４に示すように、
イオン注入は１方向からのみ行われる。かかるイオン注
入により、図４左図に示す第１トランジスタでは、ゲー
ト電極１１を挟み、対称で一定の間隔をおいた位置に、
ｎ+領域５が形成される。かかる構造では、基板１の法
線方向からイオン注入した場合と同じ構造となり、トラ
ンジスタ特性も変わらないが、ゲート電極１１とｎ+領
域５との間に間隔を設けることができるため、図２左図
の構造に比較して、ゲート耐圧の向上を図ることが可能
となる。
イオン注入は１方向からのみ行われる。かかるイオン注
入により、図４左図に示す第１トランジスタでは、ゲー
ト電極１１を挟み、対称で一定の間隔をおいた位置に、
ｎ+領域５が形成される。かかる構造では、基板１の法
線方向からイオン注入した場合と同じ構造となり、トラ
ンジスタ特性も変わらないが、ゲート電極１１とｎ+領
域５との間に間隔を設けることができるため、図２左図
の構造に比較して、ゲート耐圧の向上を図ることが可能
となる。
【００２３】一方、第２トランジスタでは、図２右図に
比べて、更にゲート電極１２とドレイン領域（ｎ+領
域）の距離を大きくできるため、ゲート耐圧を更に高く
することが可能となる。
比べて、更にゲート電極１２とドレイン領域（ｎ+領
域）の距離を大きくできるため、ゲート耐圧を更に高く
することが可能となる。
【００２４】本実施の形態２にかかる方法で作製した第
１トランジスタは、例えばローノイズアンプ等のよう
な、耐圧は比較的低くてもよいが、高い相互コンダクタ
ンス（ｇm）が必要なデバイスに適用され、一方、第２
トランジスタは、高出力デバイスのような、高いゲート
耐圧が要求されるデバイスに適用される。
１トランジスタは、例えばローノイズアンプ等のよう
な、耐圧は比較的低くてもよいが、高い相互コンダクタ
ンス（ｇm）が必要なデバイスに適用され、一方、第２
トランジスタは、高出力デバイスのような、高いゲート
耐圧が要求されるデバイスに適用される。
【００２５】実施の形態３．本発明の第３の実施の形態
について、図５を参照しながら説明する。本実施の形態
３は、実施の形態１の２方向注入を、上記実施の形態２
のＳｉＯ2膜７を備えた構造に適用したものである。
について、図５を参照しながら説明する。本実施の形態
３は、実施の形態１の２方向注入を、上記実施の形態２
のＳｉＯ2膜７を備えた構造に適用したものである。
【００２６】本実施の形態にかかる方法で作製した第１
トランジスタは、第２トランジスタに比べて高耐圧なト
ランジスタとなり、第２トランジスタは、耐圧は低い
が、Ｒｓが低く、相互コンダクタンス（ｇm）の高いト
ランジスタとなる。従って、例えば、第１トランジスタ
は、高出力アンプ等に、第２トランジスタは、ローノイ
ズアンプ、論理用トランジスタ等に適用される。
トランジスタは、第２トランジスタに比べて高耐圧なト
ランジスタとなり、第２トランジスタは、耐圧は低い
が、Ｒｓが低く、相互コンダクタンス（ｇm）の高いト
ランジスタとなる。従って、例えば、第１トランジスタ
は、高出力アンプ等に、第２トランジスタは、ローノイ
ズアンプ、論理用トランジスタ等に適用される。
【００２７】なお、実施の形態１〜３において、ＧａＡ
ｓ（１００）基板１に形成したｎ型チャネル層２は、イ
オン注入を用いて作製したものであっても、結晶成長に
より作製したものであっても構わない。また、ＧａＡｓ
（１００）基板１には、０〜１０°程度のオフ基板を用
いることも可能である。
ｓ（１００）基板１に形成したｎ型チャネル層２は、イ
オン注入を用いて作製したものであっても、結晶成長に
より作製したものであっても構わない。また、ＧａＡｓ
（１００）基板１には、０〜１０°程度のオフ基板を用
いることも可能である。
【００２８】また、実施の形態１〜３において、ＧａＡ
ｓ基板１の平面内の＜１１０＞方向から２０〜３０°の
角度を有する方向を、上記第１のゲート電極１１のゲー
ト形成方向とすることが好ましく、上記傾角θ°は、７
〜２０°の範囲から選択されることが好ましい。かかる
条件でイオン注入を行うことにより、チャネリング現象
の発生を防止し、設計通りのデバイス構造を得ることが
可能となる。
ｓ基板１の平面内の＜１１０＞方向から２０〜３０°の
角度を有する方向を、上記第１のゲート電極１１のゲー
ト形成方向とすることが好ましく、上記傾角θ°は、７
〜２０°の範囲から選択されることが好ましい。かかる
条件でイオン注入を行うことにより、チャネリング現象
の発生を防止し、設計通りのデバイス構造を得ることが
可能となる。
【００２９】
【発明の効果】以上の説明から明らかなように、本発明
にかかる半導体装置の製造方法を用いることにより、同
一のイオン注入工程で、異なるＶthを備えたトランジス
タを同時に作製することが可能となり、製造工程の簡略
化、低コスト化が可能となる。
にかかる半導体装置の製造方法を用いることにより、同
一のイオン注入工程で、異なるＶthを備えたトランジス
タを同時に作製することが可能となり、製造工程の簡略
化、低コスト化が可能となる。
【００３０】また、同一のイオン注入工程で、異なるゲ
ート耐圧、相互コンダクタンスを有するトランジスタを
同時に作製することが可能となり、簡単な工程で、仕様
に応じた異なる特性のトランジスタを形成することが可
能となる。
ート耐圧、相互コンダクタンスを有するトランジスタを
同時に作製することが可能となり、簡単な工程で、仕様
に応じた異なる特性のトランジスタを形成することが可
能となる。
【図１】 本発明の第１の実施の形態にかかるゲート電
極形成方向を示す。
極形成方向を示す。
【図２】 本発明の第１の実施の形態にかかるイオン注
入工程を示す。
入工程を示す。
【図３】 本発明の第１の実施の形態にかかるＬＤＤ構
造の電界効果トランジスタを示す。
造の電界効果トランジスタを示す。
【図４】 本発明の第２の実施の形態にかかるイオン注
入工程を示す。
入工程を示す。
【図５】 本発明の第３の実施の形態にかかるイオン注
入工程を示す。
入工程を示す。
１ ＧａＡｓ（１００）基板、２ ｎ型チャネル層、４
チャネル領域、５、５’ ｎ+領域、６ 注入イオ
ン、７ ＳｉＯ2層、１１ 第１のゲート電極、１２
第２のゲート電極。
チャネル領域、５、５’ ｎ+領域、６ 注入イオ
ン、７ ＳｉＯ2層、１１ 第１のゲート電極、１２
第２のゲート電極。
Claims (8)
- 【請求項１】 特性の異なる２種類の電界効果トランジ
スタを同一基板上に形成する半導体装置の製造方法であ
って、 上記基板上に設けたｎ型チャネル層上に、ゲート形成方
向の異なる第１および第２のゲート電極を形成するゲー
ト電極形成工程と、 上記第１および第２のゲート電極をマスクとして、上記
基板の法線方向から傾角θ°でｎ型イオンを注入して上
記第１および第２のゲート電極の両側にｎ+領域を形成
し、該ｎ+領域に挟まれた上記ｎ型チャネル層をチャネ
ル領域とするイオン注入工程とを備えることを特徴とす
る半導体装置の製造方法。 - 【請求項２】 上記イオン注入工程が、上記基板の法線
方向から上記第１のゲート電極のゲート形成方向に傾角
θ°の対称な２方向からｎ型イオンをそれぞれ注入し、 上記第２ゲート電極下部のチャネル領域に電流が増加す
るように、上記ｎ+領域を形成する工程であることを特
徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項３】 上記イオン注入工程が、上記基板の法線
方向から上記第１のゲート電極のゲート形成方向に傾角
θ°の方向からｎ型イオンを注入し、 上記第２のゲート電極の片側の上記ｎ+領域が該第２の
ゲート電極から離れるように、上記第２のゲート電極に
対して上記ｎ+領域を非対称に形成する工程であること
を特徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項４】 上記ゲート電極形成工程が、上記ゲート
電極上に形成したＳｉＯ2層をマスクとして該ゲート電
極のサイドエッチを行い、ゲート長方向に張り出したＳ
ｉＯ2層とする工程を含み、 上記イオン注入工程が、上記ＳｉＯ2層をマスクとして
イオン注入を行う工程であることを特徴とする請求項１
〜３のいずれかに記載の半導体装置の製造方法。 - 【請求項５】 上記ゲート電極形成工程が、ＧａＡｓ
（１００）基板からなる基板平面内の＜１１０＞方向か
ら２０〜３０°の角度を有する方向を、上記第１のゲー
ト電極のゲート形成方向とする工程であることを特徴と
する請求項１〜３のいずれかに記載の半導体装置の製造
方法。 - 【請求項６】 上記傾角θ°が、７〜２０°の範囲から
選択されることを特徴とする請求項１〜３のいずれかに
記載の半導体装置の製造方法。 - 【請求項７】 同一基板上に形成されたゲート形成方向
の異なる第１および第２の電界効果トランジスタを備え
た半導体装置であって、 上記第２の電界効果トランジスタが、ゲート電極の両側
から該ゲート電極下部にまで延びるようにｎ型イオン注
入で形成されたｎ+領域と、該ｎ+領域に挟まれたｎ型チ
ャネル領域を備え、 上記ｎ型チャネル領域が遮断された状態でも該ｎ型チャ
ネル領域下部の上記基板内に微小電流が流れる特性を有
することを特徴とする半導体装置。 - 【請求項８】 上記基板がＧａＡｓ（１００）基板から
なり、上記第１の電界効果トランジスタのゲート形成方
向が、上記基板平面内の＜１１０＞方向から２０〜３０
°の角度を有する方向であることを特徴とする請求項７
に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10003809A JPH11204543A (ja) | 1998-01-12 | 1998-01-12 | 半導体装置およびその製造方法 |
| KR1019980027853A KR19990066716A (ko) | 1998-01-12 | 1998-07-10 | 반도체 장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10003809A JPH11204543A (ja) | 1998-01-12 | 1998-01-12 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11204543A true JPH11204543A (ja) | 1999-07-30 |
Family
ID=11567530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10003809A Pending JPH11204543A (ja) | 1998-01-12 | 1998-01-12 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH11204543A (ja) |
| KR (1) | KR19990066716A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1158572A1 (en) * | 2000-05-23 | 2001-11-28 | Texas Instruments Incorporated | Implantation method for forming an integrated circuit with two sorts of MOSFETs on a substrate |
| WO2006058594A2 (de) * | 2004-12-03 | 2006-06-08 | Austriamicrosystems Ag | Mehrfachmaske und verfahren zur herstellung unterschiedlich dotierter gebiete |
-
1998
- 1998-01-12 JP JP10003809A patent/JPH11204543A/ja active Pending
- 1998-07-10 KR KR1019980027853A patent/KR19990066716A/ko not_active Application Discontinuation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1158572A1 (en) * | 2000-05-23 | 2001-11-28 | Texas Instruments Incorporated | Implantation method for forming an integrated circuit with two sorts of MOSFETs on a substrate |
| WO2006058594A2 (de) * | 2004-12-03 | 2006-06-08 | Austriamicrosystems Ag | Mehrfachmaske und verfahren zur herstellung unterschiedlich dotierter gebiete |
| WO2006058594A3 (de) * | 2004-12-03 | 2006-09-21 | Austriamicrosystems Ag | Mehrfachmaske und verfahren zur herstellung unterschiedlich dotierter gebiete |
| US7820342B2 (en) | 2004-12-03 | 2010-10-26 | Austriamicrosystems Ag | Multiple mask and method for producing differently doped regions |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990066716A (ko) | 1999-08-16 |
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