CN100390924C - 半导体器件及其制造方法和装置 - Google Patents
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Abstract
本发明公开了一种半导体器件及其制造方法和装置，其特征在于：可以增加去耦合电容器；可以有效吸收从电源产生的噪音；以及，可以实现电路的稳定工作。不管区域是否接近于电源线或地线，MOS分布在芯片的所有空区域上，并且通过利用引线层和扩散层连接到电源线和地线。
Description
技术领域
本发明涉及一种半导体器件、产生用于半导体器件的图案的方法、制造半导体器件的方法和用于产生半导体器件的装置。更加具体地，本发明涉及用于甚至在高速驱动设备时也能够减小电磁干扰噪音的半导体器件的图案的产生。
背景技术
当然，在计算机领域以及相应的设备如蜂窝电话、电器、玩具和汽车的领域中，大规模集成电路(LSI)的使用已经广泛普及。另一方面，有上述产品产生的电磁干扰(EMI)引起无线电及电视接收设备中的电波的干扰问题。另外，由上述产品产生的电磁干扰(EMI)可能是引起其它系统故障的原因。
为解决上述问题，可以采取过滤或屏蔽措施来覆盖整个产品。然而，这些对策存在增加零件数目及增加制造成本的缺点，即，很难对整个产品采取措施。从上述观点来看，强烈要求抑制来自LSI封装的噪音的发生。
在上述情况中，LSI作为每种产品的关键器件。为了保证产品的竞争力，需要增加LSI的规模和处理速度。为了在缩短产品周期的同时满足上述需求，有必要自动地设计LSI，且需要采用同步设计作为引进自动设计技术的条件。当整个电路在与参考时钟同步的情况下工作时，特别是在大规模高速LSI的情况下，瞬时电流强度会增至很高。因此，导致电磁干扰的增加。
由于LSI制作精细且LSI的工作频率增加，解决锁存(latch-up)和噪音问题的对策变得十分重要。
通常，在单元基板上的设计方法中，当在衬底单元中形成扩散区和通孔时，形成了接触，且衬底或阱通过该接触固定到电源电势。然而，在采取向基本单元添加衬底接触以解决锁存问题时，会增加芯片的面积。
因此，本发明人提出了下述方法(JP-A-2000-208634)。为了阻止芯片面积增加，衬底接触布置在电源线之下。当旁路单元的电容器布置在电源线与地线之间时，在半导体器件面积的增加被抑制的同时，锁存的耐压增加，而噪音的释放减少且由来自外部的噪音引起的故障减少。
此外，提出下述方法(日本专利申请No.2001-356279)。为减小当半导体器件制作精细且操作频率增加时由电源产生的噪音的发生，探测没有布图存在的空区域并探测电源线区附近的区域。当这些被探测的区域受逻辑操作时，在获得的区域中布置去耦电容器(decoupling capacitor)。
根据上述方法，将去耦电容器布置添加到空区域，该区域是相邻于电源线区域的区域，在其中没有布图存在。因此，可能进一步增加去耦电容器。
根据上述方法，可以减小由电源产生的噪音。然而，目前半导体器件已经制作得更为精细且操作频率被进一步增加。因此增加更大的去耦电容器很重要。
特别地，在设计半导体芯片的情况中，该半导体芯片的LSI的开发已经完成且其布图已经被检验，当对整个半导体芯片计算电磁干扰(EMI)且形成去耦电容器作为减小EMI的对策时，需要提供更大的去耦电容器。
即使增加去耦电容器，仍会遇到下述问题。在布图存在偏差时，不可能对相关层获得十分高的图案精确度。而且对于相关层的上层的图案精确度也会受影响。因此，不可能获得十分高的工艺精确度。
因此，在一些情况中，在对确定芯片布图的最终步骤的工艺条件给予考虑的同时，需要自动化执行布线工作。
发明内容
基于上述实际情况完成了本发明。本发明的一个目的在于提供一种半导体器件，其特征在于，可以增加去耦电容器，可以有效地吸收从电源产生的噪音，并且可以实现电路的稳定工作。
本发明的另一目的在于简化自动生成图案从而有利地提高图案精度。
为了实现上述目的，根据本发明的方法，不管区域相邻于电源线还是地线，MOS电容器遍布整个芯片的空区域并通过利用引线层和扩散层连接至电源线和地线。
本发明提供一种产生用于半导体器件图案的方法，包括：布图形成步骤，根据半导体芯片的功能信息设计和布置功能元件的布图；空区域探测步骤，探测其中没有布图存在的空区域；判断步骤，判断其绝缘膜为栅极氧化膜的MOS电容器单元是否可以布置在空区域中；在判断可以布置MOS电容器单元的区域中布置MOS电容器单元的步骤；以及，布线步骤，形成引线使得MOS电容器单元的栅极导体可以连接到第一电势而衬底可以连接到第二电势。
根据上述方法，当探测到空区域时，可以执行增加去耦电容器的自动设计，在空区域中形成MOS电容器单元并在需要的位置布线。在此连接中，在布置MOS电容器单元的步骤中，从最有效地利用空区域的观点看，需要在判断步骤中判断出可以布置单元的整个区域中布置单元，且如果由于后续步骤中的约束不允许单元的布置，则可以删除布置的单元。
优选地，布线步骤包括其中MOS电容器单元的栅极导体连接到电源线的步骤和其中衬底连接到地线的步骤。
优选地，布线步骤包括其中产生引线布图使得可以形成用于将形成在上层中的引线连接到栅极导体的接触并且该引线可以连接到电源线的步骤。
优选地，产生用于半导体器件的图案的方法还包括产生引线布图使得可以形成用于将在上层中形成的布线连接到衬底的接触且衬底可以连接到地线的步骤。
优选地，该接触经由引线连接到形成在电源线或地线存在于下层上的部分中的接触。
优选地，产生用于半导体器件的布图的方法还包括选取不具有功能单元布图且不具有其上方的信号线的区域的步骤，其中在该被选取的区域中布置引线。
优选地，产生引线布图的步骤包括步骤：从布图中探测前端层图案是否存在；探测功能元件的布图是否存在于同一层上；以及，选取可以在其中产生引线的区域。
优选地，产生引线布图的步骤包括步骤：从布图中探测前端图案是否存在，并且还从布图中探测上层图案是否存在；探测功能元件的布图是否存在于同一层上；以及，选取可以在其中产生位于前端层图案与上层图案之间的中间层引线的区域。
优选地，布线步骤构成为使得虚拟图案单元的两个连续层具有交叉状图案且每一层的虚拟图案单元在与交叉状图案的交叉区域相对应的区域中具有岛状隔离图案。该虚拟图案是用于获取最适合的面积比而额外地形成的图案。
根据上述构造，当MOS电容器单元连接到需要的电势(如电源电势或地电势)时，可以减小引线长度并容易进行连接。可以通过是否在隔离图案上形成用于在浮置状态中要保持连接或不连接的通孔来容易地控制连接状态。
关于分布在电源正下方的去耦电容器，当在该去耦电容器正上方提供通孔时，可以容易地将其连接到电源电势。在电源线为上层的情况中，如果MOS电容器单元的上部开路，即，不形成信号线的话，自动形成用于叠层的通孔和衬垫。
另一方面，关于在离电源线一定距离的位置布置的MOS电容器单元，当引线以与单元相同的间距形成交叉形时，可以容易实现连接。
优选地，虚拟图案单元包括第一层单元并且还包括第二层单元，该第一层单元具有交叉状图案和由交叉状图案划分的四个区域的每一个中的隔离的岛状图案，该第二层单元的图案布置为锐角标记形状，使得其相交于与位于延续至第一层单元的上层或下层上的岛状图案相对应的四个点处，并且第一层和第二层分别包括电源线和地线。
根据上述构造，可以将MOS电容器单元连接到需要的电势(如电源电势或地电势)，且还可在不连接的情况下保持MOS电容器单元处于浮置状态。因此，可以构成简单的虚拟图案。
优选地，产生用于半导体器件的图案的方法还包括：从构成功能元件、MOS电容器元件和引线的每一层的布图中选取面积比的步骤；以及，虚拟图案添加步骤，向布图添加虚拟图案使得在考虑根据构成布图的每一层的工艺条件获得的每一层的布图的最适合的面积比的同时，可以将每一层的掩模图案的面积比调节至相同，其中每一层的面积比被调节至相同。
根据上述方法，当虚拟图案保留在区域中时，在该区域中从电路功能的观点来看，在考虑工艺条件的同时，图案是不必要的，可以阻止蚀刻种(seed)及注入离子集中的情况发生，且还可以从宏观上阻止平坦化的形成。因此，可以提高图案精确度，优化扩散层的杂质轮廓并使表面平坦。“最适合的面积比”是在图案形成区域(整个衬底表面)中由图案占据的面积的最适合的比例。最适合的面积比通常不只是一点，而且可以是一个值与另一个值之间的范围。在此情况下，面积比范围中的中心点就优选定义为最适合的面积比。例如，在合适范围在50％与70％之间的范围内时，采用60％作为最适合的面积比。因为，即使面积比稍微从最适合的面积比偏离，对于比例处于适合范围内的所有情况，仍可以进行精确图案的形成。另外，可以选择面积比范围内设计比例附近的点，其中精确图案可以在工艺条件中获得。
优选地，产生半导体器件的方法还包括：将在布图形成步骤中形成的布图划分成预定尺寸的小区域的步骤；对每一划分的小区域选取布图的面积比的步骤；以及，虚拟图案添加步骤，添加虚拟图案使得可以将掩模图案的面积比调节至相同，其中将每一小区域的每一层的面积比调节至相同。
根据上述构造，当将每一小区域的面积比调节至相同时，有关的整个层的面积比可以被最优化。当对每一小区域调节要添加的虚拟图案的尺寸和间距时，可以容易地优化面积比。在此情况下，小区域可以为等分的区域。并且区域可以根据功能划分。
优选地，产生用于半导体器件的图案的方法还包括：制备多种类型的面积比彼此不同的虚拟图案单元的步骤；以及，虚拟图案添加步骤，包括根据有关小区域的面积比选择预定虚拟图案单元的步骤。
根据上述构造，当从其面积比彼此不相同的虚拟调节单元中选择最适合的虚拟图案单元时，面积比可以容易地被调节至相同。因此，可以对有关整个层优化面积比。关于多种类型的虚拟调节单元，当对每一小区域制备尺寸和间距不相同的附加虚拟图案单元时，可以容易地选择最适合的虚拟调节单元。
优选地，产生用于半导体器件的图案的方法还包括在形成虚拟图案之后计算面积比、判断面积比是否在预定范围内、当面积比不在预定范围内时替换一些虚拟图案、并计算最适合的虚拟单元的步骤。
优选地，对引线层、扩散层、栅极导体和阱中的至少一个执行虚拟图案添加步骤。
如上所述，可以自动有效地产生用于半导体器件的图案。
本发明提供一种产生用于半导体器件的图案的设备，包括：布图形成装置，用于从半导体芯片的布图数据形成布图；空区域探测装置，用于探测其中没有布图存在于半导体芯片上的空区域；逻辑操作装置，用于对通过空区域探测装置探测的区域并根据设计规则执行逻辑操作，同时考虑到从通过布图形成装置形成的布图的设计规则确定的技术；以及，布置装置，用于布置由逻辑操作装置选取的区域使得其可以为去耦电容器添加布置区域。
一种制造本发明的半导体器件的方法包括：在根据上述方法或上述设备产生的用于半导体器件的图案的每一步骤中形成掩模图案的步骤；以及，使用掩模进行每步工艺从而形成半导体器件的步骤。
本发明的半导体器件包括用于由上述方法或上述设备产生的半导体器件的图案。
优选地，半导体器件的特征在于，该半导体器件为由相同尺寸的虚拟电容器元件构成的集合；以及，该半导体器件包括至少一个未被电连接的虚拟电容器单元。
在此连接中，功能元件包括构成LSI的功能元件，如晶体管、存储器和引线。
附图说明
图1是示出本发明第一实施例的图案产生设备的框图；
图2是示出本发明第一实施例的图案产生方法的流程图；
图3是示出本发明第一实施例的图案产生方法的流程图；
图4是示出本发明第一实施例的图案产生工艺的示意图；
图5是示出本发明第一实施例的图案产生工艺的示意图；
图6是示出本发明第一实施例的图案产生工艺的示意图；
图7是示出本发明第一实施例的图案产生工艺的示意图；
图8是示出本发明第一实施例的图案产生工艺的示意图；
图9是示出本发明第一实施例的图案产生工艺的示意图；
图10是示出本发明第一实施例的图案产生工艺的示意图；
图11(a)是取自图11(c)的线A-A的截面图；
图11(b)是取自图11(c)的线B-B的截面图；
图11(c)是示出用于连接电源的图案的截面图；
图12(a)是示出虚拟图案单元的视图；
图12(b)是示出如图12(a)所示的单元的组合的视图；
图12(c)是取自图12(b)的线A-A的截面图；
图13是示出本发明第四实施例的视图；
图14是示出本发明第五实施例的视图；
图15是示出本发明第六实施例的图案产生设备的框图；
图16是示出本发明第六实施例的图案产生方法的流程图；
图17是示出本发明第六实施例的图案产生方法的流程图；
图18是示出本发明第六实施例的图案产生工艺的流程图；
图19是示出本发明第六实施例的图案产生工艺的示意图；以及
图20(a)是示出在面积比过低的情况下的虚拟图案单元的视图；
图20(b)是示出在已将面积比调节到最适当面积比的情况下的虚拟图案单元。
具体实施方式
下面，将参照附图详细介绍本发明的实施例。
(第一实施例)
图1是示出本发明实施例的图案产生设备的框图。该设备包括：布图形成装置101，用于设计和布置半导体芯片的布图；空区域探测装置102，用于探测在其中没有布图存在于半导体芯片上的空区域；逻辑操作装置104，用于在由空区域探测装置102已经探测的区域上根据设计规则执行逻辑操作，同时考虑来自于由布图产生装置形成的布图的设计规则103的技术；以及，布置装置105，用于使由逻辑操作装置选取的区域变为去耦合电容器添加布置区域，其中在空区域中另外布置去耦合电容器，且从布图形成装置101输出再次向其添加数据的布图数据。
在这种情况中，依据设计规则的技术限定为由设计规则算出的技术。诸如单元、旁路电容或引线的构件的尺寸，通过诸如扩散、溅射或蚀刻的每一工艺的设计规则来限定。
如图2和3中示出的流程图所示，向其添加MOS电容器的布图通过图案产生设备形成。
从半导体芯片的布局数据(如图4所示)(步骤S201)，在考虑对电磁干扰的对策的同时完成其LSI的开发，且完成其布图的修改，如图5中所示，选取晶体管布置区T(步骤S202)。在这种情况中，在所有步骤中产生布图数据，同时定位半导体芯片的左下部和右上部，且关注的两点被用作参考。
当晶体管布置区T和有关半导体芯片区受逻辑操作且被倒置时，选取在其中没有晶体管布置在半导体芯片上的区域，并执行以预定宽度W减小该区域的调整尺寸步骤(逻辑操作步骤S203)。由于倒置，获得没有布置晶体管的区域且其通过调整尺寸被减小。在这种方法中，获得其中可以形成单元的空区域V，如图6中所示。
此外，在考虑根据设计规则能够形成的相邻图案之间的距离的同时(S204)，选取能够形成的区域(步骤S205)。
在此之后，产生用于去耦电容器的种图案S(步骤S206)。
然后，对用于去耦电容器的种图案S和空区域进行逻辑操作(步骤S207)，且获得仅用于去耦电容器的种图案CS的半导体器件的布图，如图7所示(步骤S208)。
从半导体芯片的布图数据(S201)选取所有引线图案P(步骤S302)。
在对引线图案布置区域P和有关半导体芯片区域进行逻辑操作并使其倒置时，选取其中没有引线布置在半导体芯片上的区域，并执行以预定宽度W减小该区域的调整尺寸步骤(逻辑操作步骤S303)。利用倒置，可以获得其中没有引线布置的区域。当该区域通过调整尺寸被减小时，可以获得在其中可形成引线层虚拟单元的空区域VC。
此外，在考虑能够根据设计规则形成的彼此相邻的图案之间的距离的同时(S304)，选取在其中可以形成虚拟引线的区域(步骤S305)。
此后，产生用于虚拟引线的种数据D(步骤S306)。
然后，对用于虚拟引线的种数据D和在其中可以形成引线层虚拟单元的空区域VC进行逻辑操作(步骤S307)，且获得仅用于引线层虚拟的种数据的半导体器件，如图8中所示(步骤S308)。
此外，从半导体芯片的布图数据(S201)，为每一引线层引出电源和地线的图案，如图9中所示(步骤S402)。
用于引线层虚拟的种数据和用于去耦电容器的种数据彼此合成(步骤S500)。在合成区域中，准备多个用于替换的图形(步骤S501)。在延伸至边界以至不能形成的区域中，种图案被替换(步骤S502)，且获得仅具有去耦电容器图案和引线虚拟图案的半导体器件(步骤S503)。
此后，在上述步骤S402中从半导体芯片的布图数据(S201)选取的电源线和地线中的每一图案与在上述步骤S503中获得的半导体器件的布图合成，如图10所示(步骤S600)。
从此图案数据，计算出每一层的栅导体、扩散层和引线的面积比(面积比计算步骤S601)。
此后，从工艺条件S701，获得每一层的栅导体、扩散层和引线的最适合的面积比(S702)。在这种情况中，例如使用多栅，且栅导体的最适合的面积比为25％，以及在CMP之前，前端层引线的最适合的面积比不小于65％。
根据在面积比计算步骤S601中获得的每一层的栅导体、扩散层和引线的面积比，调节去耦电容器和虚拟引线的图案，使面积比变为在上述步骤S702中获得的最适合的面积比(步骤S602)。
如上所述，如图11(a)至11(c)所示，产生用于叠层的接触的图案(步骤S603)，且同时，产生用于连接电源的图案(步骤S604)。下面会详述用于连接电源的图案。
然后，初始半导体芯片的布图数据(S201)与其合成(步骤S606)，且可以获得半导体器件最适合的布局数据(步骤S607)。
如图11(a)至11(c)所示，用于连接电源的图案是形成于MOS电容器单元上的虚拟图案单元，该MOS电容器单元以这样一种方式形成：形成在半导体衬底1上的扩散区1S和栅极电极3之间插入栅极氧化膜2作为绝缘膜。该虚拟图案单元具有交叉状图案。交叉状图案的上层或下层的虚拟图案单元分别构成，以便在相应于交叉状图案的交叉区域的区域中形成隔离岛状图案。
该虚拟图案单元包括：具有交叉状图案和通过交叉状图案划分成四个区域的四个隔离岛状图案的第一层单元4，如图11(b)中所示；以及，第二层单元5，其位于延续至第一层单元4的上层或下层上，由布置成可以经过对应于四个岛状图案的四个点的锐角标记状的图案构成。在该结构中，第一层和第二层分别构成电源线和地线。在此情况中，图11(a)是沿图11(c)中的线A-A截取的剖面图，而图11(b)是沿图11(c)中的线B-B截取的剖面图。附图标记10是形成在层与层之间的绝缘膜。
如上所述，为了将MOS电容器单元连接到所需的电势(如电源电势或地电势)，减小引线长度，使得可以容易实现连接。由于在浮置条件下可以保持连接或不连接，可以通过有否在隔离图案上形成通孔来简单地控制连接状态。在形成通孔使其穿透隔离图案时，可以在上层侧或下层侧上越过一层完成与电源的连接。
当在去耦电容器的正上方提供通孔时，全部分布在电源正下方的去耦电容器可以容易地连接到电源电势。在这种情况中，如果MOS电容器单元的上部开路，即如果在MOS电容器单元的上部中没有形成信号线，用于叠层的通孔和焊盘将自动形成。
如上所述，即使当其与电源线有距离时，也可以增大去耦电容器。当引线以与MOS电容器单元的相同的间距形成交叉形时，可以容易实现连接。
在此连接中，通过面积比计算步骤S601之后的步骤而对应于工艺条件等调节面积比，可以获得与布图设计高精确度对应的图案。另外，“工艺条件”表示应用于扩散、溅射、蚀刻等的温度、气体种类、气体密度、气压等等。
原因如下所述。
例如，引线图案按如下形成。在形成诸如多晶硅层、铝层和金属硅化物层的导电层之后，通过光刻形成想要的掩模图案，并在使用该掩模图案作为掩模的同时进行蚀刻。按此方式，可以形成引线图案。
在蚀刻工艺中，选择性地除去从掩模图案暴露的导电膜。然而，即使最优化蚀刻剂的浓度和温度，蚀刻速度由于图案密度(面积比)和掩模图案周长的影响而波动。因此，根据掩模图案的密度或图案间距，蚀刻精确度变得不同。因此，当掩模图案区域太大或太小时，蚀刻精确度劣化。
在形成扩散层时，会遇到相同的问题。当注入离子的区域太小时，在形成扩散层时，离子集中，且不可能获得预定的扩散轮廓。
建议用CMP(化学机械蚀刻)方法用于平坦化衬底表面。根据此方法，在表面上形成绝缘膜之后，例如通过涂覆法或CVD法，在机械抛光的同时进行化学蚀刻，从而可以使表面平坦化。然而，在下引线层的图案密度小的情况中，当其中不存在不小于预定面积的图案的区域存在时，即使形成厚绝缘层，也不可能使表面平坦化。结果，即使在进行CMP之后，形成其中没有引线图案存在的凹陷部分，即表面保留了凹陷。
在布图如上所述地偏离的情况中，不可能获得对于有关层的充分高的图案精确度，且该层的上层的图案精确度也会受影响，且不可能获得充分高的工艺精确度。然而，当在面积比调节步骤中调节面积比时，可以提高工艺精确度。
(第二实施例)
随着虚拟图案单元的变化，采用图12(a)至12(c)中示出的结构是有效的。图12(a)是示出一个单元的视图，图12(b)是示出其中单元彼此连接的主体的视图，而图12(c)是剖面图。如这些图中所示，该虚拟图案单元可以按此种方式形成：具有以与单元相同的间距形成的交叉形的第一层单元4、6、8和由位于延续到第一层单元4、6、8的上或下层上布置的锐角标记图案构成的第二层单元5、7、9可以彼此变换。
在这种情况中，图12(a)是示出一个单元的视图，图12(b)是示出单元组合的视图，而图12(c)是沿图12(b)中的线A-A截取的剖面图。附图标记10是布置在层与层之间的绝缘膜。
根据上述构造，在接近于分布在各处的单元的部分上、沿着横向方向进行到电源线和地线的连接。当电源线和地线沿单元的上方向布置时，可以通过上层引线进行连接。
如上所述，当MOS电容器单元连接到所需的电势如电源电势或地电势时，可以通过减小引线长度来容易地实现连接。
(第三实施例)
当在连接到电源线和地线的情况中不能采用引线时，如图13中所示，单元形状可以按此种方式形成：在布置单元的条件下扩散层1S彼此相连接且栅极3彼此相连接。
根据上述构造，当即使是将一个部分连接到电源线或地线时，所有连接的单元可以作为单元来使用。
在上或下层上不需要形成多余的金属引线。因此可以阻止引线电容器的增加。由于前面所述的原因，在引线电容器接近临界值的区域的情况中，当采用上述结构时，可以在不增加引线电容器的情况下添加耦合电容器。
(第四实施例)
即使是在扩散层1S通过引线M彼此连接时，如图14中所示，可以提供相同的效果。
(第五实施例)
根据本发明的方法，甚至在具有厚栅氧化膜区和薄栅氧化膜区作为MOS电容器单元的LSI的情况中，可以容易地进行自动布线。因此，在根据使用添加条件的同时，可以容易地进行自动布线。
例如，在必须具有高耐压的模拟电路区域的情况中，需要增加栅氧化膜的膜厚。另一方面，在逻辑电路区域的情况中，不需要增加栅氧化膜的膜厚。因此，优选采用这样一种结构，其中在模拟电路区域中增加栅氧化膜的膜厚而在其它逻辑区域中相对地减小栅氧化膜的膜厚，使得可以增加去耦电容器。然而，近来，半导体器件已经高度集成且功能高度提高。因此，为了提高可靠性，存在甚至在逻辑电路区域中采用厚栅氧化膜的趋势。例如，通过耐压规格3.3V确定模拟电路区域，而通过耐压规格1.5V确定其它逻辑电路区域。另一方面，目前，在一些情况中，通过耐压规格3.3V确定其它逻辑电路区域。在这种情况中，当要增加去耦电容器以对逻辑电路区域中的电磁干扰采取措施时，可将去耦电容器增至最大值。
如上所述，根据本发明，可以选取空区域并形成最大值的去耦电容器。因此，可以满足平衡关系，其中一方面减小栅漏而另一方面增加去耦电容器。即，在减小栅漏的同时，可以增加去耦电容器。
如上所述，可以提供具有减小由高频操作产生的磁干扰噪音功能的半导体器件。
当考虑从设计规则判断出的区域的规格和情况，可以提供对每一区域特性不同的旁路电容。例如，在接近于电源线的芯片的外周边部分中，为了对电涌的发生采取措施，需要耐压高。另一方面，在芯片内部，不需要耐压高。因此，在芯片外周边的外围中栅氧化膜厚，而在芯片内部栅氧化膜薄。
此外，可以采用其中仅在芯片外周边的外围中提供多层结构的栅氧化膜的方法。
在功能单元的外围中频率特性很重要。因此，在使用高频的情况中，需要提供大电容器的旁路电容。另一方面，在使用低频的情况中，提供小电容器的旁路电容就足够了。在这种方法中，可以根据所使用的频带来合适地选择旁路电容的电容器。
(第六实施例)
在第一实施例中，探测布图的空区域并在探测到的空区域中布置MOS电容器单元。然而，可以采用下述构造。在考虑每一层面积比的同时，布置虚拟图案。最后，在考虑在扩散区、栅极氧化膜和栅极电极沿垂直方向的布置的同时，形成去耦电容器并形成向其添加MOS电容器的布图。
如图15中所示，图案产生设备包括：布图形成装置1101，用于从在其中考虑对电磁干扰采取措施的同时已经完成其LSI的形成并完成其布局的修改的半导体芯片布局数据中形成布图；空区域探测装置1102，用于根据布图来探测空区域；最适合的面积比选取装置1104，用于选取用来根据设计规则1103形成每一层的图案的最适合的面积比；虚拟图案布置装置1105，用于在从空区域探测装置1102计算出每一层的面积比的同时布置虚拟图案，使得计算的面积比可以成为适合的面积比；以及，电容器布置装置1106，其中在考虑沿虚拟图案中扩散层和栅极导体之间的垂直方向的位置关系的同时，判断是否可以添加去耦电容器，以及电源线和地线是否连接到可以向其增加去耦电容器的区域。
在图16至18的流程图中示出此种情况的图案产生方法。
从在考虑对电磁干扰采取措施的同时已经完成其LSI的形成以及已经修改其布局(S1201)的半导体芯片的布局数据，选取晶体管布置区T(如图5所示)(步骤S1201)。在这种情况中，在整个处理工艺中定位半导体芯片的左下点和右上点，且随后在使用该两点作为参考点的同时产生布局数据。
然后，当该晶体管布置区T和半导体芯片区受逻辑操作并倒置时，选取其中没有晶体管布置在半导体芯片上的区域，并执行调整尺寸的步骤(逻辑操作步骤S1203)，其中此区域的宽度以预定宽度W减小。通过倒置，获得其中没有晶体管布置的区域。当此区域通过调整尺寸减小时，可以获得其中可以形成虚拟图案单元的空区域V，如图6所示。
此外在考虑能够根据设计规则(S1204)形成的相邻图案之间距离的同时，可以选取其中可以形成虚拟图案的区域(步骤S1205)。在这种情况中，对扩散层和栅极导体的每一层执行步骤S1205。
此后，产生用于形成扩散区的虚拟图案的种数据和用于形成栅极导体的虚拟图案的种数据(步骤S1206)。
用于形成扩散区的虚拟图案的种数据和用于形成栅极导体的虚拟图案的种数据中的每一种数据和其中可以形成虚拟图案的区域受逻辑操作(步骤S1207)。按此方式，可以获得仅具有用于形成扩散区的虚拟图案的种图案和用于形成栅极导体的虚拟图案的去耦电容器的种图案的半导体器件，如图19中所示(步骤S1208)。
另一方面，从半导体芯片的布局数据(S1201)，选取所有引线图案(步骤S1302)。
然后，当对此引线图案布置区和半导体芯片区进行逻辑操作并倒置时，选取其中没有晶体管在半导体芯片上布置的区域，并执行调整尺寸的步骤(逻辑操作步骤S1303)，其中此区域的宽度以预定宽度W减小。通过倒置，获得其中没有晶体管布置的区域。当此区域通过调整尺寸减小时，可以获得其中可以形成引线层虚拟单元的空区域。
此外，在考虑能够根据设计规则(S1304)形成的相邻图案之间的距离同时，选取其中可以形成虚拟引线的区域(步骤S1305)。
此后，产生用于虚拟引线的种数据(步骤S1306)。
然后，对用于虚拟引线的种数据和其中可以形成引线层虚拟单元的空区域VC进行逻辑操作(步骤S1307)，且可以获得仅具有用于引线层虚拟的该种图案的半导体器件(步骤S1308)。
这样获得的用于引线层虚拟的种图案、用于形成扩散区的虚拟图案的种数据和用于形成导体的虚拟图案的种数据彼此合成(步骤S1500)，且关于每一块(每一小区)的栅极导体、扩散区和引线进行合成。然后对关于每一层的每一块选取面积比(步骤S1800)。制备多个用于替换的图形(步骤S1501)。对于延伸至边界使得不可以形成的区域，种图案被小种图案替换。对于能够形成的区域，种图案被最适合的种图案替换(步骤S1502)。按此方式，可以获得仅具有用于扩散层的虚拟图案、用于栅极导体的虚拟图案和用于引线层的虚拟图案的半导体器件，这些虚拟图案已被优化使得其与目标面积比交叠(步骤S1600)。
在这种情况中，一个块不是一个整个的芯片而是具有一定尺寸的窗口的框，并且计算框中的面积。按此方式，在窗口的空区域中，在其中窗口中面积比低的图案存在于原始布局中，可以布置面积比高的虚拟图案。因此，该方法对平坦化整个芯片非常有效。
按此方式，可以实现仅具有用于扩散区的虚拟图案、栅极导体虚拟图案和用于引线层的虚拟图案的半导体器件，其已经被优化使得其可以与根据最适合的面积比而设定的目标面积比交叠。
此后，对每一层，将上述步骤S1600中获得的、且仅具有用于扩散区的虚拟图案、栅极导体虚拟图案和用于引线层的已经优化的虚拟图案的半导体器件的布图与已经从半导体芯片的布局数据(S1201)选取的布图合成(步骤S1606)。当不具有虚拟图案的半导体器件的布局数据如上所述合成时，可以实现具有其中没有布置晶体管和引线区的区域的虚拟图案的半导体器件。
此后，从工艺条件，计算作为单个芯片的栅极导体、扩散层和引线的最适合的面积比(S1901)。
然后，再次计算作为单个芯片的面积比。当面积比太低或太高时，虚拟图案单元由选自于用于替换的图形2000的虚拟图案单元D1合适地替换(步骤S2001)。
按此方式，如图20(a)和20(b)所示，可以产生其面积比已经调节至作为单个芯片的最适合的面积比的虚拟图案单元D2(步骤S2002)。
在单元被替换的步骤S2001中，可以先规定虚拟调节均匀布置的位置。因此，在面积比太低的情况中，在区域中均匀布置的虚拟图案均匀地变化为面积比高的虚拟图案，使得产生其面积比可以调节至所需值的虚拟图案。另一方面，在面积比太高的情况中，在区域中均匀布置的虚拟图案均匀地变化为面积比低的虚拟图案，使得产生其面积比可以调节至所需值的虚拟图案。
此外，如图18中所示，添加去耦电容器。
首先，判断是否需要添加去耦电容器(步骤S2003)。当判断要添加去耦电容器时，选取其中可以布置去耦电容器的空区域(步骤S2004)。在这种情况中，判断扩散区图案和栅极导体图案是否沿垂直方向彼此交叠地存在，并选取其中可以形成去耦电容器的空区域。在此实施例中，当布置每一层的图案时，确认并定位芯片的左下部分和右上部分。因此，当每一层的虚拟图案以相同间距布置且以使用所有虚拟图案、使用每隔一个虚拟图案或使用每隔两个虚拟图案的方式调节间距的同时调节面积比时，可以在垂直方向中将图案自动叠层在彼此之上。
因此，利用用于替换的去耦图形S2008替换去耦电容器(步骤S2005)，且可以产生其中执行面积比调节和去耦电容器添加的半导体器件的布图(步骤S2008)。在这种情况中，当扩散区图案或栅极导体图案被调节时，可以添加去耦电容器。
关于电源线和地线与去耦电容器单元之间的连接，当使用在第二至第五实施例中被作为虚拟引线图案解释的虚拟引线单元时，可以容易实现连接。
在上述方法中，可以获得半导体器件最适合的数据。因此，可以提供具有减小由高频操作产生的电磁干扰的优良功能的半导体器件。
在考虑规格的同时，通过设计规则判断区域的状况，可以提供对每一区域特性不同的旁路电容器。例如，在接近电源线的芯片的外部周边部分中，为了避免电涌的影响，耐压必须高。另一方面，在芯片内部，不需要耐压高。因此，在芯片外部周边的外围中，栅极氧化膜厚，而在芯片内部，栅极氧化膜薄。
可以仅在芯片外部周边的外围中使用多层结构的栅极氧化膜。
在功能单元的外围中，频率特性很重要。在高频的情况中，需要形成电容量大的旁路电容。另一方面，在低频情况中，形成电容量小的旁路电容就足够了。按此方式，可以根据所用频带适合地选择旁路电容的电容器。
在此连接中，制备P沟道电容器单元和N沟道电容器单元，且在不可能向P沟道电容器单元提供电源时，可以重布置N沟道电容器单元以便使用。
当制备具有P沟道和N沟道两电容的电容器单元以便布置P沟道和N沟道两电容时，可以将没有偏置的电容器布置到一种导电类型的扩散区。因此，保证均匀性且阻止离子的集中，且可以获得所需的扩散轮廓。
如上所述，根据本发明的半导体器件，在空区域中布置单元以便可以增加去耦电容器。因此，可以在利用不增加芯片面积的空区域的同时通过简单的结构形成电容。因此减小噪音的产生。
在产生图案的情况中，在产生芯片的布图之后，通过利用图形逻辑操作和调整尺寸工艺来自动搜索没有其它层存在的空区域，且利用被这样搜索的区域作为去耦电容器布置区。因此，可以自动产生图案，且可以获得具有高精确度的噪音的减小。
可以形成要被连接的引线层作为图案。因此，可以实现具有高精确度的噪音的减小。在这种情况中，需要在遵守设计规则的同时布置。由于前面所述，可以形成具有高精确度的可靠的图案。
根据上述方法，当探测空区域且在该空区域中形成MOS电容器单元并在需要的地方进行布线时，可以容易实现用于增加去耦电容器的自动化布线。
Claims (19)
1.一种产生用于半导体器件的图案的方法，包括：
布图形成步骤，根据半导体芯片的功能信息设计和布置功能元件的布图；
空区域探测步骤，探测其中没有布图存在的空区域；
判断步骤，基于所述布图和由设计规则确定的技术在被探测的区域上进行逻辑操作，从而判断其绝缘膜为栅极氧化膜的MOS电容器单元是否可以布置在空区域中；
在判断可以布置MOS电容器单元的区域中布置MOS电容器单元的步骤；以及
布线步骤，形成引线使得MOS电容器单元的栅极导体可以连接到第一电势而衬底可以连接到第二电势。
2.根据权利要求1的产生用于半导体器件的图案的方法，其中布线步骤包括其中MOS电容器单元的栅极导体连接到电源线的步骤和其中衬底连接到地线的步骤。
3.根据权利要求2的产生用于半导体器件的图案的方法，其中布线步骤包括其中产生引线布图使得可以形成用于将形成在上层中的引线连接到栅极导体的接触并且该引线可以连接到电源线的步骤。
4.根据权利要求2的产生用于半导体器件的图案的方法，还包括产生引线布图使得可以形成用于将在上层中形成的引线连接到衬底的接触且衬底可以连接到地线的步骤。
5.根据权利要求3或4的产生用于半导体器件的图案的方法，其中该接触经由引线连接到形成在电源线或地线上方的接触。
6.根据权利要求3至4中的一项的产生用于半导体器件的布图的方法，还包括选取不具有功能单元布图且不具有其上方的信号线的区域的步骤，其中在该被选取的区域中布置引线。
7.根据权利要求6的产生用于半导体器件的布图的方法，产生引线布图的步骤包括步骤：
从布图中探测前端层图案是否存在；
探测功能元件的布图是否存在于同一层上；以及
选取可以在其中产生引线的区域。
8.根据权利要求6的产生用于半导体器件的布图的方法，产生引线布图的步骤包括步骤：
从布图中探测前端图案是否存在，并且还从布图中探测上层图案是否存在；
探测功能元件的布图是否存在于同一层上；以及
选取可以在其中产生位于前端层图案与上层图案之间的中间层引线的区域。
9.根据权利要求1的产生用于半导体器件的图案的方法，其中布线步骤构成为使得一虚拟图案单元的两个连续层具有交叉状图案且每一层的虚拟图案单元在与交叉状图案的交叉区域相对应的区域中具有岛状隔离图案。
10.根据权利要求1的产生用于半导体器件的图案的方法，其中布线步骤如此构成从而一虚拟图案单元包括第一层单元并且还包括第二层单元，该第一层单元具有交叉状图案和由交叉状图案划分的四个区域的每一个中的隔离的岛状图案，该第二层单元的图案布置为锐角标记形状，使得其相交于与位于延续至第一层单元的上层或下层上的岛状图案相对应的四个点处，并且第一层和第二层分别包括电源线和地线。
11.根据权利要求1的产生用于半导体器件的图案的方法，还包括：
从构成功能元件、MOS电容器元件和引线的每一层的布图中选取面积比的步骤；以及
虚拟图案添加步骤，向布图添加虚拟图案使得在考虑根据构成布图的每一层的工艺条件获得的每一层的布图的最适合的面积比的同时，可以将每一层的掩模图案的面积比调节至相同，
其中每一层的面积比被调节至相同。
12.根据权利要求11的产生半导体器件的方法，还包括：
将在布图形成步骤中形成的布图划分成预定尺寸的小区域的步骤；
对每一划分的小区域选取布图的面积比的步骤；以及
虚拟图案添加步骤，添加虚拟图案使得可以将掩模图案的面积比调节至相同，
其中将每一小区域的每一层的面积比调节至相同。
13.根据权利要求12的产生用于半导体器件的图案的方法，还包括：
制备多种类型的面积比彼此不同的虚拟图案单元的步骤；以及
虚拟图案添加步骤，包括根据有关小区域的面积比选择预定虚拟图案单元的步骤。
14.根据权利要求12的产生用于半导体器件的图案的方法，还包括在形成虚拟图案之后计算面积比、判断面积比是否在预定范围内、当面积比不在预定范围内时替换一些虚拟图案、并计算最适合的虚拟单元的步骤。
15.根据权利要求11至14中的一项的产生用于半导体器件的图案的方法，其中对引线层、扩散层、栅极导体和阱中的至少一个执行虚拟图案添加步骤。
16.一种产生用于半导体器件的图案的设备，包括：
布图形成装置，用于从半导体芯片的布图数据形成布图；
空区域探测装置，用于探测其中没有布图存在于半导体芯片上的空区域；
逻辑操作装置，用于基于所述布图和由设计规则确定的技术在被探测的空区域上进行逻辑操作；以及
布置装置，用于布置由逻辑操作装置选取的区域使得其可以为去耦电容器添加布置区域。
17.一种制造半导体器件的方法，包括：
在根据权利要求1至15中所述的方法中的一种方法或根据权利要求16中所述的设备的每一步骤中形成掩模图案的步骤；以及
使用掩模进行每步工艺从而形成半导体器件的步骤。
18.一种半导体器件，包括由权利要求1至15中所述的方法中的一种方法或权利要求16中所述的设备产生的用于半导体器件的图案。
19.根据权利要求18的半导体器件，其特征在于：该半导体器件为由相同尺寸的虚拟电容器元件构成的集合；以及，该半导体器件包括至少一个未被电连接的虚拟电容器单元。
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Families Citing this family (29)
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| US7231625B2 (en) * | 2004-09-28 | 2007-06-12 | Lsi Corporation | Method and apparatus for use of hidden decoupling capacitors in an integrated circuit design |
| JP4322839B2 (ja) | 2005-04-11 | 2009-09-02 | エルピーダメモリ株式会社 | 半導体装置 |
| US20070004094A1 (en) * | 2005-06-30 | 2007-01-04 | Hem Takiar | Method of reducing warpage in an over-molded IC package |
| US20070001285A1 (en) * | 2005-06-30 | 2007-01-04 | Hem Takiar | Apparatus having reduced warpage in an over-molded IC package |
| US7538438B2 (en) * | 2005-06-30 | 2009-05-26 | Sandisk Corporation | Substrate warpage control and continuous electrical enhancement |
| US7689961B2 (en) * | 2005-08-10 | 2010-03-30 | International Business Machines Corporation | Increased power line noise immunity in IC using capacitor structure in fill area |
| US7512924B2 (en) * | 2006-01-17 | 2009-03-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device structure and methods of manufacturing the same |
| US7728362B2 (en) | 2006-01-20 | 2010-06-01 | International Business Machines Corporation | Creating integrated circuit capacitance from gate array structures |
| JP4864732B2 (ja) * | 2007-01-11 | 2012-02-01 | ルネサスエレクトロニクス株式会社 | ダミーパターンの配置方法、半導体設計装置及び半導体装置 |
| JP2009053763A (ja) * | 2007-08-23 | 2009-03-12 | Nec Electronics Corp | ダミーパターン配置装置、ダミーパターン配置方法 |
| JP2009151433A (ja) * | 2007-12-19 | 2009-07-09 | Nec Electronics Corp | 半導体集積回路のレイアウト設計装置及びレイアウト設計方法 |
| JP5266826B2 (ja) * | 2008-03-25 | 2013-08-21 | 日本電気株式会社 | 半導体集積回路の設計方法、半導体集積回路の設計プログラム、及び半導体集積回路の設計支援装置 |
| JP4605550B2 (ja) | 2008-10-09 | 2011-01-05 | 日本電気株式会社 | キャパシタ配置方法 |
| JP5629114B2 (ja) * | 2010-04-13 | 2014-11-19 | ルネサスエレクトロニクス株式会社 | 半導体集積回路およびそのパターンレイアウト方法 |
| US8836064B2 (en) * | 2012-03-20 | 2014-09-16 | Intersil Americas LLC | Enhanced lift-off techniques for use with dielectric optical coatings and light sensors produced therefrom |
| KR101896664B1 (ko) | 2012-05-09 | 2018-09-07 | 삼성전자주식회사 | 커패시터를 포함하는 반도체 장치 및 반도체 메모리 장치 |
| JP2014149738A (ja) * | 2013-02-01 | 2014-08-21 | Fujitsu Ltd | 回路解析装置、回路解析方法およびプログラム |
| USD729808S1 (en) * | 2013-03-13 | 2015-05-19 | Nagrastar Llc | Smart card interface |
| US9335624B2 (en) * | 2013-10-30 | 2016-05-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Multi-patterning system and method using pre-coloring or locked patterns |
| US20150186586A1 (en) * | 2013-12-30 | 2015-07-02 | Samsung Electronics Co., Ltd. | Integrated circuit layouts and methods to improve performance |
| JP6328974B2 (ja) * | 2014-03-28 | 2018-05-23 | 株式会社メガチップス | 半導体装置及び半導体装置の設計手法 |
| USD780763S1 (en) * | 2015-03-20 | 2017-03-07 | Nagrastar Llc | Smart card interface |
| JP6245295B2 (ja) * | 2016-03-15 | 2017-12-13 | 日本電気株式会社 | 集積回路、その設計方法、設計装置、設計プログラム |
| JP6798318B2 (ja) * | 2017-01-05 | 2020-12-09 | 富士通株式会社 | 設計支援装置、設計支援方法、および設計支援プログラム |
| FR3076660B1 (fr) * | 2018-01-09 | 2020-02-07 | Stmicroelectronics (Rousset) Sas | Dispositif integre de cellule capacitive de remplissage et procede de fabrication correspondant |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000208634A (ja) * | 1999-01-19 | 2000-07-28 | Matsushita Electric Ind Co Ltd | パタ―ン生成方法 |
| US6157067A (en) * | 1999-01-04 | 2000-12-05 | International Business Machines Corporation | Metal oxide semiconductor capacitor utilizing dummy lithographic patterns |
| CN1294365A (zh) * | 1999-10-28 | 2001-05-09 | 日本电气株式会社 | 电源去耦电路设计方法 |
| JP2001291775A (ja) * | 2000-04-07 | 2001-10-19 | Nec Microsystems Ltd | 集積回路のレイアウト設計方法 |
| US20010039643A1 (en) * | 2000-05-05 | 2001-11-08 | Sachi Kuroda | Design support apparatus for semiconductor devices |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5631492A (en) | 1994-01-21 | 1997-05-20 | Motorola | Standard cell having a capacitor and a power supply capacitor for reducing noise and method of formation |
| US5885856A (en) | 1996-08-21 | 1999-03-23 | Motorola, Inc. | Integrated circuit having a dummy structure and method of making |
| JP2001356279A (ja) | 2000-06-14 | 2001-12-26 | Toshiba Plant Kensetsu Co Ltd | カメラケーブルの姿勢操作装置および操作方法 |
-
2002
- 2002-08-06 JP JP2002229216A patent/JP2004071837A/ja active Pending
-
2003
- 2003-08-06 US US10/634,989 patent/US7062732B2/en not_active Expired - Fee Related
- 2003-08-06 CN CNB031649475A patent/CN100390924C/zh not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6157067A (en) * | 1999-01-04 | 2000-12-05 | International Business Machines Corporation | Metal oxide semiconductor capacitor utilizing dummy lithographic patterns |
| JP2000208634A (ja) * | 1999-01-19 | 2000-07-28 | Matsushita Electric Ind Co Ltd | パタ―ン生成方法 |
| CN1294365A (zh) * | 1999-10-28 | 2001-05-09 | 日本电气株式会社 | 电源去耦电路设计方法 |
| JP2001291775A (ja) * | 2000-04-07 | 2001-10-19 | Nec Microsystems Ltd | 集積回路のレイアウト設計方法 |
| US20010039643A1 (en) * | 2000-05-05 | 2001-11-08 | Sachi Kuroda | Design support apparatus for semiconductor devices |
Also Published As
| Publication number | Publication date |
|---|---|
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