JP2005293056A - レイアウト検証ルールファイル自動生成装置、自動生成用テンプレート及び自動生成方法 - Google Patents

Abstract

【課題】
実負荷抽出までを考慮したレイアウト検証ルールファイルを自動的に生成し、寄生素子の抽出を容易に行う。
【解決手段】
定義ファイル作成部１１と、ルールファイル作成部１２とを具備するレイアウト検証ルールファイル自動生成装置１０を用いる。定義ファイル作成部１１は、半導体装置のレイアウト設計におけるレイアウト検証に用いる複数のデータとテンプレートとに基づいて、レイアウト検証に用いる定義ファイルを作成する。ルールファイル作成部１２は、定義ファイルに基づいて、レイアウト検証ルールファイルを自動生成する。テンプレートは、半導体装置の三次元的な構造を示す複数のパラメータを備える。定義ファイルは、複数のデータにおける複数のパラメータに関するデータを含む。三次元的な構造は、半導体装置の各構成の三次元的な構造及び各構成間の三次元的な位置関係の少なくとも一方を含む。
【選択図】 図１

Description

本発明は、レイアウト検証ルールファイル自動生成装置、レイアウト検証ルールファイル自動生成用テンプレート及びレイアウト検証ルールファイル自動生成方法に関し、特に寄生素子の抽出を容易とするレイアウト検証ルールファイル自動生成装置、レイアウト検証ルールファイル自動生成用テンプレート及びレイアウト検証ルールファイル自動生成方法に関する。

ＬＳＩの設計において、詳細な論理設計によって出来上がったネットリスト（回路図）を、ＬＳＩの製造で使用するマスクパターンに置き換えるレイアウト設計が知られている。現在のレイアウト設計では、回路図とレイアウトとの電気的な接続性の確認を、市販または内製のＬＶＳ（ｌａｙｏｕｔ ｖｅｒｓｕｓ ｓｃｈｅｍａｔｉｃ）ソフトウェアで実施している。ＬＳＩが微細化するに従い、ＬＳＩ上に製造された信号配線などに寄生的に付加される容量まは抵抗などを、詳細に抽出（実負荷抽出）する必要がある。この実負荷抽出に関しては、市販または内製のＬＰＥ（ｌａｙｏｕｔ ｐａｒａｓｉｔｉｃ ｅｘｔｒａｃｔｉｏｎ）ソフトウェアで実施している。

単にＬＶＳ検証を行う場合には、回路図とレイアウトとの電気的な接続性をチェックするだけなので、例えば、同じポリシリコンの導体であれば、トランジスタ素子のゲート部分と、容量素子部分ゲート部分と、配線のポリシリコン部分とを、各々論理で分ける必要がない。しかしながら、実負荷抽出を行う場合には、例えば、同じポリシリコンの導体であっても、トランジスタ素子のゲート部分と、容量素子部分ゲート部分と、配線のポリシリコン部分とでは、三次元構造が異なるため、寄生の容量値が異なる。したがって、実負荷抽出の前段階であるＬＶＳ検証において、三次元構造を考慮して、各々論理を明確に分けてＬＶＳ検証を実行する必要がある。同じ理由より、ＶＩＡ、コンタクトにおいても三次元的な接続を考慮して、上地が同じであっても下地が異なる場合には明確な分離が必要である。

この場合、以下の状況が発生する。
（１）単に回路図とレイアウトとの電気的な接続性をチェックするＬＶＳ検証、及び実負荷抽出であるＬＰＥを実行する前処理としてＬＶＳ検証を行うという２回のＬＶＳ検証を実行しなければならない。これにより、余分な工数が発生することになる。
（２）実負荷抽出であるＬＰＥを実行する前処理としてＬＶＳ検証を行う場合、三次元構造を考慮して、単に回路図とレイアウトとの電気的な接続性をチェックするＬＶＳ検証より大幅に変更を行う必要がある。

これらを解決するために、三次元的な構成を考慮したＬＶＳルールファイルを効率的に作成すること、かつ、作成されたＬＶＳルールファイルが実負荷抽出に有効的に機能する技術が望まれている。

レイアウト設計側では、実際のウェハを反映したイオン注入領域と、その注入されるイオンの種類によって決定されるトランジスタ素子の種類とを明記したテンプレートを作成している。実際のＬＶＳルールファイルを作成する場合、検証ツールに関わらず、このテンプレートを参照して作成している。しかし、現状のテンプレートでは、トランジスタ素子以外に関しては、テンプレートで表記されていない。ＬＶＳルールファイルを作成する場合、広くテンプレートを用いることが可能な技術が求められる。

関連する技術として特開平１０−６３６９９号公報に半導体設計検証ルールファイル自動生成装置の技術が開示されている。この半導体設計検証ルールファイル自動生成装置は、半導体レイアウト設計のデザインルール検証を行うルールファイルを生成するために必要なデータを文字入力する入力手段と、入力されたデータをルールファイルの文法へ翻訳する変換手段を有することを特徴とする。上記データは、テンプレートファイルに格納された検証対象図形のレイヤー名、ならびに検証対象図形の幅、検証対象図形の間隔、およびこれらの検証値を含んでいても良い。この技術では、特に三次元的なデバイスデータの使用に関する記載はない。

関連する技術として特開平９−２８８６８６号公報に、レイアウトパターン設計基準・検証ルール作成支援方法及びそのシステムの技術が開示されている。この技術は、第１から第５ステップを備えたことを特徴とする。第１ステップは、複数のプロセスにそれぞれ対応したレイアウトパターン設計基準を、レイアウトパターン設計基準・検証ルール作成支援システムに入力してデータベースとしておく。第２ステップは、データベース化された前記レイアウトパターン設計基準に基づいてレイアウトパターンの検査を行うときに用いられるＤＲＣルールを作成するために必要なデータをＤＲＣルールファイルジェネレータモジュールに入力して、前記ＤＲＣルールファイルを作成する。第３ステップは、前記レイアウトパターン設計基準と、作成された前記ＤＲＣルールファイルとを参照し、回路素子に関するデータをＬＶＳ回路抽出ルールファイルジェネレータモジュールに入力して、レイアウトパターンから回路素子の接続情報を取り出すためのＬＶＳ回路抽出ルールファイルを作成する。第４ステップは、前記レイアウトパターン設計基準を参照し、回路素子のイメージを表すレイアウトシンボルデータから回路素子のレイアウトマスクパターンデータを発生するためのマスクパターンデータ自動発生公式ファイルを作成するために必要なデータをマスクパターンデータ自動発生公式ファイルジェネレータに入力して、前記マスクパターンデータ自動発生公式を作成する。第５ステップは、作成された前記マスクパターンデータ自動発生公式ファイルを用いて、シンボルデータからマスクパターンデータを生成して、前記マスクパターンデータ自動発生公式ファイルが正しいか否かを検証する。第６ステップは、前記レイアウトパターン設計基準を参照し、回路素子のレイアウトシンボルデータをパラメタライズド・セルジェネレータモジュールに入力して、レイアウトシンボルデータを用いてレイアウトを構成するためのレイアウトセルライブラリを生成する。

特開平１０−６３６９９号公報 特開平９−２８８６８６号公報

従って、本発明の目的は、三次元的な構成を考慮したＬＶＳルールファイルを作成することが可能なレイアウト検証ルールファイル自動生成装置、レイアウト検証ルールファイル自動生成用テンプレート及びレイアウト検証ルールファイル自動生成方法を提供することにある。

また、本発明の他の目的は、実負荷抽出を容易に行うことができるＬＶＳルールファイルを作成することが可能なレイアウト検証ルールファイル自動生成装置、レイアウト検証ルールファイル自動生成用テンプレート及びレイアウト検証ルールファイル自動生成方法を提供することにある。

本発明の更に他の目的は、ＬＶＳルールファイルを作成する際に、実負荷抽出に役立つテンプレートを用いることが可能なレイアウト検証ルールファイル自動生成装置、レイアウト検証ルールファイル自動生成用テンプレート及びレイアウト検証ルールファイル自動生成方法を提供することにある。

以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

従って、上記課題を解決するために、本発明のレイアウト検証ルールファイル自動生成装置（１０）は、定義ファイル作成部（１１）と、ルールファイル作成部（１２）とを具備する。定義ファイル作成部（１１）は、半導体装置のレイアウト設計におけるレイアウト検証に用いる複数のデータとテンプレートとに基づいて、レイアウト検証に用いる定義ファイル（２〜５）を作成する。ルールファイル作成部（１２）は、定義ファイル（２〜５）に基づいて、レイアウト検証ルールファイルを自動生成する。テンプレートは、半導体装置の三次元的な構造を示す複数のパラメータを備える。定義ファイルは、複数のデータにおける複数のパラメータに関するデータを含む。

上記のレイアウト検証ルールファイル自動生成装置において、三次元的な構造は、半導体装置の各構成の三次元的な構造及び各構成間の三次元的な位置関係の少なくとも一方を含む。

上記のレイアウト検証ルールファイル自動生成装置において、ルールファイル作成部（１２）は、定義ファイル（２〜５）における複数のデータを含む複数のパラメータを、レイアウト設計用のルールに翻訳して、レイアウト検証ルールファイルを自動生成する。

上記のレイアウト検証ルールファイル自動生成装置において、ルールファイル作成部（１２）は、第１定義部（１２−３）と、図形演算部（１２−４）と、第２定義部（１２−５）と、比較部（１２−６）とを備える。第１定義部（１２−３）は、定義ファイルに基づいて、半導体装置における所定の構成要素のパラメータを複数のパラメータから選択し、構成要素を定義する。図形演算部（１２−４）は、定義ファイルに基づいて、選択された構成要素における部分要素を導出する。そして、導出された部分要素と、導出された部分要素を取り除いた構成要素とをそれぞれ再定義する。第２定義部（１２−５）は、再定義された部分要素及び構成要素について、電気的な接続を定義する。比較部（１２−６）は、再定義された部分要素及び構成要素について、半導体装置の回路図上の素子との対応付けを行う。

上記のレイアウト検証ルールファイル自動生成装置において、複数のパラメータは、半導体装置におけるイオン注入の領域に関するパラメータと、イオン注入により決定される全てのデバイス素子に関するパラメータとを有する。

上記のレイアウト検証ルールファイル自動生成装置において、複数のパラメータは、半導体装置における導体層、マスタスライス層及びＬＶＳ検証用のテキスト層に関するパラメータを有する。

上記課題を解決するために、本発明のレイアウト検証ルールファイル自動生成用テンプレートは、半導体装置のレイアウト設計におけるレイアウト検証の基準としてのレイアウト検証ルールファイルを生成するときに用いる。半導体装置の各構成の三次元的な構造を示す第１パラメータ、及び、半導体装置の各構成の三次元的な位置関係を示す第２パラメータの少なくとも一方を備える。

上記のレイアウト検証ルールファイル自動生成用テンプレートにおいて、半導体装置におけるイオン注入の領域に関する第３パラメータと、半導体装置におけるイオン注入により決定される全てのデバイス素子に関する第４パラメータとを更に備える。

上記のレイアウト検証ルールファイル自動生成用テンプレートにおいて、半導体装置における導体層、マスタスライス層及びＬＶＳ検証用のテキスト層の少なくとも一つに関する第５パラメータとを更に備える。

上記課題を解決するために、本発明のレイアウト検証ルールファイル自動生成方法は、半導体装置のレイアウト設計におけるレイアウト検証に用いる複数のデータとテンプレートとに基づいて、レイアウト検証に用いる定義ファイルを作成するステップと、定義ファイルに基づいて、レイアウト検証ルールファイルを自動生成するステップとを具備する。テンプレートは、半導体装置の各構成の三次元的な構造及び各構成間の三次元的な位置関係の少なくとも一方を示す複数のパラメータを備える。定義ファイルは、複数のデータにおける複数のパラメータに関するデータを含む。

上記課題を解決するために、本発明のレイアウト検証ルールファイル自動生成方法をコンピュータに実行させるためのプログラムは、半導体装置のレイアウト設計におけるレイアウト検証に用いる複数のデータとテンプレートとに基づいて、レイアウト検証に用いる定義ファイルを作成するステップと、定義ファイルに基づいて、レイアウト検証ルールファイルを自動生成するステップとを具備する。テンプレートは、半導体装置の三次元的な構造を示す複数のパラメータを備える。定義ファイルは、複数のデータにおける複数のパラメータに関するデータを含む。

上記のプログラムにおいて、三次元的な構造は、半導体装置の各構成の三次元的な構造及び各構成間の三次元的な位置関係の少なくとも一方を含む。

上記のプログラムにおいて、レイアウト検証ルールファイルを自動生成するステップは、定義ファイルにおける複数のデータを含む複数のパラメータを、レイアウト設計用のルールに翻訳して、レイアウト検証ルールファイルを自動生成する。

上記のプログラムにおいて、レイアウト検証ルールファイルを自動生成するステップは、定義ファイルに基づいて、半導体装置における所定の構成要素のパラメータを複数のパラメータから選択し、構成要素を定義するステップと、定義ファイルに基づいて、選択された構成要素における部分要素を導出し、導出された部分要素と、導出された部分要素を取り除いた構成要素とをそれぞれ再定義するステップと、再定義された部分要素及び構成要素について、電気的な接続を定義するステップと、再定義された部分要素及び構成要素について、半導体装置の回路図上の素子との対応付けを行うステップとを備える。

上記のプログラムにおいて、複数のパラメータは、半導体装置におけるイオン注入の領域に関するパラメータと、イオン注入により決定される全てのデバイス素子に関するパラメータとを有する。

上記のプログラムにおいて、複数のパラメータは、半導体装置における導体層、マスタスライス層及びＬＶＳ検証用のテキスト層に関するパラメータを有する。

本発明では、三次元的なデバイスデータが明記されたテンプレートを用いているので、実負荷抽出までを考慮したレイアウト検証ルールファイルを自動的に生成することができる。それにより、寄生素子の抽出を容易に行うことが可能となる。

以下、本発明のレイアウト検証ルールファイル自動生成装置の実施の形態に関して、添付図面を参照して説明する。

まず、本発明のレイアウト検証ルールファイル自動生成装置の実施の形態の構成について、添付図面を参照して説明する。図１は、本発明のレイアウト検証ルールファイル自動生成装置の実施の形態の構成を説明する図である。レイアウト検証ルールファイル自動生成装置１０は、三次元構造を考慮したテンプレート、素子定義ファイルに基づいて、実負荷（例示：寄生素子）抽出のためのレイアウト検証ルールファイルを作成する。ワークステーションに例示される情報処理装置である。プログラムとしての定義ファイル作成部１１及びルールファイル作成部１２、記憶装置としてのテンプレート記憶部１３及び定義ファイル記憶部１４をそれぞれ具備する。

テンプレート記憶部１３は、定義ファイルを作成する際に用いるテンプレートを格納する。ハードディスクやＲＡＭ、記録用光ディスクに例示される書き込み可能な記憶装置である。テンプレートは、イオンインプランテーション（以下、「インプラ」と記す）注入領域及びトランジスタ素子用テンプレート、三次元素子用テンプレート、三次元コンタクト接続用テンプレート、及び導体層用テンプレートに例示される。

定義ファイル作成部１１は、テンプレート記憶部１３に格納された各テンプレートを表示装置に表示する。表示されたテンプレートへのユーザの入力に基づいて、素子定義ファイルを作成する。素子定義ファイルは、インプラ注入領域及びトランジスタ素子定義ファイル、三次元素子定義ファイル、三次元コンタクト接続定義ファイル、及び導体層定義ファイルに例示される。

定義ファイル記憶部１４は、定義ファイル作成部１１で作成された各素子定義ファイルを格納する。ハードディスクやＲＡＭ、記録用光ディスクに例示される書き込み可能な記憶装置である。

ルールファイル作成部１２は、定義ファイル記憶部１４に格納された（又は定義ファイル作成部１１で作成された）各素子定義ファイルに基づいて、各パラメータをＬＶＳ検証用のルールに翻訳し、レイアウト検証ルールファイルを作成する。レイアウト検証ルールファイル自動生成プログラムである。

ルールファイル作成部１２は、ＬＶＳ処理対象データ指定部１２−１と、データ処理オプション設定部１２−２と、レイアウトデータ入力層定義部１２−３と、レイアウトデータ図形演算論理部１２−４と、レイアウトデータ図形接続定義部１２−５と、ネットリスト比較部１２−６と、ＬＶＳ処理結果出力指定部１２−７とを備える。

ＬＶＳ処理対象データ指定部１２−１は、ユーザの入力に基づいて、レイアウト（ｌａｙｏｕｔ）データ及び回路図（ｓｃｈｅｍａｔｉｃ）データを参照して、ＬＶＳ検証に用いる構成要素を指定する。データ処理オプション設定部１２−２は、ＬＶＳ処理対象データ指定部１２−１で指定されたデータのオプション処理を指定する。
レイアウトデータ入力層定義部１２−３は、各素子定義ファイルに基づいて、半導体装置における所定の構成要素（例示：ポリシリコン）のパラメータを複数のパラメータから選択し、構成要素を定義する。レイアウトデータ図形演算論理部１２−４は、各素子定義ファイルに基づいて、選択された構成要素における部分要素（例示：トランジスタ素子のゲート部分、容量素子のゲート部分、配線部分）を導出する。そして、導出された部分要素と、導出された部分要素を取り除いた構成要素とをそれぞれ再定義する。レイアウトデータ図形接続定義部１２−５は、再定義された部分要素及び構成要素について、電気的な接続を定義する。ネットリスト比較部１２−６は、レイアウトデータと回路図データとの構成要素の対応付けを行う。
ＬＶＳ処理結果出力指定部１２−７は、ＬＶＳ検証を行った結果を出力する方法及び手段を指定する。

図２は、本発明における素子定義ファイルの構成を示す図である。素子定義ファイル１は、三次元構造を考慮した素子定義ファイルの一群である。インプラ注入領域及びトランジスタ素子定義ファイル２、三次元素子定義ファイル３、三次元コンタクト接続定義ファイル４及び導体層定義ファイル５を含む。

インプラ注入領域及びトランジスタ素子定義ファイル２は、実際のウエハを反映したイオン注入領域と、その注入されるイオンの種類によって決定される全てのトランジスタ素子名（例示：ＰＭＯＳ、ＮＭＯＳ）と容量素子を定義している。三次元素子定義ファイル３は、トランジスタ素子と容量素子以外のデバイス素子の三次元的な構造（例示：抵抗素子、ダイオード素子など）を定義している。三次元コンタクト接続定義ファイル４は、三次元的なＶＩＡ、コンタクトなどの接続を定義している。導体層定義ファイル５は、導体層の種類、マスタスライス層、ＬＶＳ用のテキスト層を定義している。各定義ファイルの詳細は後述する。

図３は、インプラ注入領域及びトランジスタ素子定義ファイルの詳細な構成の一例を示す表である。ここで、このインプラ注入領域及びトランジスタ素子定義ファイル２から具体的なデータ（名称、数値など）を除いた残りの部分が、インプラ注入領域及びトランジスタ素子用テンプレートの一例を示している。

インプラ注入領域及びトランジスタ素子定義ファイル２は、１７個のインプラ注入工程（符号２４０〜２５６で記載、以下同様）及び１個のトランジスタ識別工程（２５７）と、トランジスタ素子に関する４種類のトランジスタ素子（２５８〜２６１）とが定義されている。インプラ注入領域及びトランジスタ素子定義ファイル２は、インプラ注入領域に関するデータ（２２２〜２２７）とトランジスタ素子（２５８〜２６１）とを関連付けている。

Ｎｏ２２２は、その下に続く欄が、トランジスタ素子を形成するための各工程を識別する番号を示す。工程名２２３は、その下に続く欄が、各工程の名称を示す。ＬＶＳ名称２２４は、その下に続く欄が、ＬＶＳルールファイル上で使用される場合の名称を示す。データ２２５は、レティクルを作製する場合、各工程のデータが正転するか否かを示す。Ｌａｙｅｒ番号２２６は、各工程に対応したレイアウト設計上でのＬａｙｅｒ番号を示す。入力層２２７は、２２８から２３９の欄で定義されるトランジスタ素子をレイアウト設計する場合、各工程に対応したレイアウト層の入力層がある場合に、Ｌａｙｅｒ番号を定義する。

図３の例では、例えば、インプラ注入工程２４０としてのＮｏ．１のＤｅｅｐＮｗｅｌｌ工程は、ＬＶＳルールファイル上ではＤＮＷＬとなり、レティクルを作製する場合にデータが反転し、レイアウトデータでは第３０層となることが定義されている。以下順に、インプラ注入工程２５６としてのＮＯ．１７のＬＤＤＥＢ工程までが、インプラ注入工程である。トランジスタ識別工程２５７としてのＮＯ．１８のＥＳＤ認識は、インプラ工程ではないが、トランジスタ素子を識別するためにレイアウト設計上で定義された認識層があることを示す。この場合、ＬＶＳルールファイル上ではＥＳＤとなり、実際にはレティクルを作製しないトランジスタ識別工程の場合では２２５の列を正転と定義しておき、レイアウトデータでは第２３６、２３７、２３８層の何れかで形成されると定義されている。

Ｎｏ２２８は、トランジスタ素子を識別する番号を示す。呼称２２９、シミュレーション・モデル２３０、Ｔｏｘ（Å）２３１、ＤａｔａＬ値（μｍ）２３２は、各トランジスタ素子の呼称、各トランジスタ素子用のシミュレーション・モデル名、各トランジスタ素子の酸化膜厚（Å）、各トランジスタ素子のレイアウト設計上のゲート長（μｍ）をそれぞれ示す。ｓｐｉｃｅモデル名２３３は、各トランジスタ素子のＬＶＳ回路ｓｐｉｃｅ上でのトランジスタモデル名を示す。トランジスタ・タイプ２３４は、各トランジスタ素子のトランジスタ・タイプがＮＭＯＳであるか、或いはＰＭＯＳであるかを示す。直列縮退２３５は、ＬＶＳ検証をする際に、トランジスタ素子を直列縮退する（ＴＲＵＥ）か、或いはしない（ＦＡＬＳＥ）を定義する。並列縮退２３６は、ＬＶＳ検証をする際に、トランジスタを並列縮退する（ＴＲＵＥ）か、或いはしない（ＦＡＬＳＥ）を定義する。Ｔｏｌｅｒａｎｃｅ（Ｌ）２３７は、ＬＶＳ検証における、回路ｓｐｉｃｅのトランジスタのゲート長（Ｌ）寸法と、レイアウトｓｐｉｃｅのトランジスタのゲート長（Ｌ）寸法とを比較する場合の許容公差を、パーセント指定したものである。Ｔｏｌｅｒａｎｃｅ（Ｗ）２３８は、ＬＶＳ検証における、回路ｓｐｉｃｅのトランジスタのゲート幅（Ｗ）寸法と、レイアウトｓｐｉｃｅのトランジスタのゲート幅（Ｗ）寸法とを比較する場合の許容公差を、パーセント指定したものである。デバパラ（Ω／ｓｑ）２３９は、ゲートポリシリコンのデバイス・パラメータ（Ω／ｓｑ）を示している。

図３の例では、例えば、トランジスタ素子２５８としてのＮｏ．１のトランジスタ素子は、呼称がＮＯＲＭＡＬ、シミュレーション・モデル名はＮ３６、トランジスタのＴｏｘは３６Å、レイアウト設計上のゲート長は０．１７μｍ、ｓｐｉｃｅモデル名はＮＣＨｄｎｗ、トランジスタ・タイプはＮＭＯＳである。ＬＶＳ検証をする際のトランジスタの縮退に関しては、直列縮退をせず（ＦＡＬＳＥ）、並列縮退もしない（ＦＡＬＳＥ）。このＬＶＳ検証における、回路ｓｐｉｃｅのトランジスタのゲート長（Ｌ）寸法と、レイアウトｓｐｉｃｅのトランジスタのゲート長（Ｌ）寸法とを比較する場合の許容公差は、０％で指定されている。ゲート幅（Ｗ）寸法を比較する場合の許容公差は、１％で指定されている。ゲートポリシリコンのデバイス・パラメータは、２（Ω／ｓｑ）と定義されている。以下順に、トランジスタ素子２６１としてのＮｏ．４のＨｉｇｈ Ｖｏｌｔａｇｅと呼ばれるトランジスタ素子までが定義されている。

上記説明により、インプラ注入領域及びトランジスタ素子定義ファイルにより、全てのインプラ注入工程とトランジスタ素子の識別工程、及び、全てのトランジスタの種類を定義することが出来る。

次に、個々のトランジスタの種類ごとに、異なるインプラの組合せとなっている部分の説明する。
入力層２６２には、トランジスタ素子２５８としてのＮｏ．１のトランジスタ素子（回路ｓｐｉｃｅモデル名：ＮＣＨｄｎｗ）を形成するために必要なインプラ注入工程を入力する。すなわち、インプラ注入工程２４０としてのＤｅｅｐＮｗｅｌｌ工程からランジスタ素子の識別工程２５７としてのＥＳＤ認識工程までに関して、レイアウトデータで入力される層を定義する。この場合、インプラ注入工程２４０としてのＤｅｅｐＮｗｅｌｌ工程の第３０層、インプラ注入工程２４３としてのＳＤＢＦ２工程の第１８層、インプラ注入工程２４４としてのＮゲートボロン１工程の第１０層、インプラ注入工程２５１としてのマルチオキサイド工程の第５６層、及び、インプラ注入工程２５２にとしてのＬＤＤＡｓ工程の第４３層が、レイアウトデータで入力される。以下順に、入力層２６５に関して、トランジスタ素子２６１としてのＮｏ．４のＨｉｇｈ Ｖｏｌｔａｇｅと呼ばれるトランジスタ素子までのレイアウトデータの入力方法を定義する。

ここでは、トランジスタ素子（２５８〜２６１）のみが定義されているが、そのほかに、ゲートポリシリコンと注入されるイオンの種類によって決定される容量素子を定義していても良い。それにより、実負荷抽出のとき素子の特定が容易となる。その場合、トランジスタ素子に関するデータ（２２９〜２３９）を、定義する容量素子に対応するパラメータに変更し、それと共に、インプラ注入等の工程（２４０〜２５７）との関連を入力層（２２７）として記入すればよい。これにより、インプラ注入領域及びデバイス素子定義ファイルにより、全てのインプラ注入工程とデバイス素子の識別工程、及び、全てのトランジスタ素子と容量素子の種類を定義することが出来る。

単にＬＶＳ検証を行う場合には、回路図とレイアウトとの電気的な接続性をチェックするだけなので、上記の場合、同じポリシリコンの導体であれば、トランジスタ素子のゲート部分と、容量素子部分ゲート部分と、配線のポリシリコン部分とを、各々論理で分ける必要がない。つまり、上記の場合、ポリシリコンとして一つのポリシリコンを定義すれば良い。
しかしながら、実負荷抽出を行う場合の重要な事項は、同じ導体の材質であっても三次元構造が異なる場合には、寄生の容量値が異なる為に、各々の論理を分けておく必要がある。すなわち、実負荷抽出の前段階であるＬＶＳ検証において、同じポリシリコンの導体であっても、トランジスタ素子のゲート部分と、容量素子部分のゲート部分と、配線のポリシリコン部分とでは、三次元構造が異なり寄生の容量値が異なる為に、各々を論理で分ける必要がある。これを実現するための手立てとして、上記の定義が非常に有効で、容易に論理を分けることができる。

図４は、トランジスタ素子と容量素子以外の三次元素子定義ファイルの詳細な構成の一例として、ダイオード素子の定義を示す表である。ここで、この三次元素子定義ファイル３ａから具体的なデータ（名称、数値など）を除いた残りの部分が、三次元素子としてのダイオード素子用テンプレートの一例を示している。

三次元素子定義ファイル３ａは、ＰＮ（Ｐｃｈ−Ｎｗｅｌｌ）ダイオード素子と、ＮＰ（Ｎｃｈ−Ｐｗｅｌｌ）ダイオード素子とが定義されている。認識層３７２は、ＰＮ（Ｐｃｈ−Ｎｗｅｌｌ）ダイオード素子を、レイアウト設計上で識別するための認識層である。断面構造３７３は、ＰＮ（Ｐｃｈ−Ｎｗｅｌｌ）ダイオード素子部分に関する、半導体基板の断面の構造を示した模式図である。以下同様に、認識層３７４は、ＮＰ（Ｎｃｈ−Ｐｗｅｌｌ）ダイオード素子を、レイアウト設計上で識別する為の認識層である。断面構造７５は、ＮＰ（Ｎｃｈ−Ｐｗｅｌｌ）ダイオード素子部分に関する、半導体基板の断面の構造を示した模式図である。

名称３７６は、認識層３７２に該当するデバイス認識層の名称を示す。ＬＶＳモデル名３７７は、ＬＶＳルールファイル上でのＰＮ（Ｐｃｈ−Ｎｗｅｌｌ）ダイオード素子認識層の名称を示す。ｓｐｉｃｅモデル名３７８は、回路ｓｐｉｃｅモデル名を示す。直列縮退３７９は、ＬＶＳ検証をする際に、ダイオード素子を直列縮退する（ＴＲＵＥ）か、或いはしない（ＦＡＬＳＥ）を定義する。同様に、並列縮退３８０は、ＬＶＳ検証をする際に、ダイオード素子を並列縮退する（ＴＲＵＥ）か、或いはしない（ＦＡＬＳＥ）を定義する。Ｔｏｌｅｒａｎｃｅ３８１は、ＬＶＳ検証における、回路ｓｐｉｃｅのダイオード素子の面積（ＡＲＥＡ）寸法と、レイアウトｓｐｉｃｅのダイオード素子の面積（ＡＲＥＡ）寸法とを比較する場合の許容公差を、パーセント指定したものである。デバパラ３８２は、デバイス・パラメータを指定する箇所であるが、ダイオード素子に関しては、特に指定をしていない。

欄３８３は、認識層３７２に相当するＰＮ（Ｐｃｈ−Ｎｗｅｌｌ）ダイオード素子認識層の箇所で、第８９層がレイアウトデータとして入力されており、そのダイオード素子の認識層は、ＬＶＳルールファイル上ではＤＭＫ＿ＤＩＯＰとして定義されている。回路ｓｐｉｃｅモデル名はＰＤＩＯであり、ＬＶＳ検証をする際に、ダイオード素子を直列縮退しない（ＦＡＬＳＥ）。ＬＶＳ検証をする際、ダイオード素子を並列縮退する（ＴＲＵＥ）。ＬＶＳ検証における、回路ｓｐｉｃｅのダイオード素子の面積（ＡＲＥＡ）寸法と、レイアウトｓｐｉｃｅのダイオード素子の面積（ＡＲＥＡ）寸法を比較する場合の許容公差は、０．００１％で指定されている。同様に、欄３８４は、認識層３７４に相当するＮＰ（Ｎｃｈ−Ｐｗｅｌｌ）ダイオード素子認識層の箇所で、第８９層がレイアウトデータとして入力され、Ｔｏｌｅｒａｎｃｅ３８１に相当する項目までが順に定義されている。

図５は、トランジスタ素子と容量素子、及びダイオード素子以外の三次元素子定義ファイルの詳細な構成の他の一例として、抵抗素子の定義を示す表である。ここで、この三次元素子定義ファイル３ｂから具体的なデータ（名称、数値など）を除いた残りの部分が、三次元素子としての抵抗素子用テンプレートの他の一例を示している。

三次元素子定義ファイル３ｂでは、配線材質として用いられる導体に関して形成される抵抗素子が定義されている。認識層３９２は、第２ＡＬで形成される抵抗素子を、レイアウト設計上で識別するための認識層である。認識層３９３は、ＬＶＳルールファイル上での第２ＡＬの名称を示す。これら認識層３９３上に認識層３９２がある構成が、実際のレイアウト設計においても、第２ＡＬのレイアウトデータ上に、第２ＡＬの抵抗素子認識層が被せられていることを示す。但し、この三次元素子定義ファイル３ｂの例では、認識層３９２の箇所には何も入力されていない。このような場合には、該当する第２ＡＬの抵抗素子が無いことを示す。以下同様に、認識層３９４と認識層３９５との組合せで、第１ＡＬに関する抵抗素子の定義を、認識層３９６と認識層３９７との組合せで、容量プレートに関する抵抗素子の定義を、認識層３９８と認識層３９９との組合せで、配線タングステンに関する抵抗素子の定義を、認識層３００と認識層３０１との組合せで、ゲートポリに関する抵抗素子の定義を、各々行っている。この三次元素子定義ファイル３ｂの例では、認識層３９４の箇所に第１８３層が入力され、また、認識層３９８の箇所に第２１２層が入力されていることにより、第１ＡＬの抵抗素子と、配線タングステンの抵抗素子が、レイアウトデータ上に存在することが分かる。

名称３０２は、認識層３９２に該当するデバイス認識層の名称を示す。ＬＶＳモデル名３０３は、ＬＶＳルールファイル上での第２ＡＬ抵抗認識層の名称を示す。ｓｐｉｃｅモデル名３０４は、回路ｓｐｉｃｅモデル名を示す。直列縮退３０５は、ＬＶＳ検証をする際に、第２ＡＬ抵抗素子を直列縮退する（ＴＲＵＥ）か、或いはしない（ＦＡＬＳＥ）を定義する。同様に、並列縮退３０６は、ＬＶＳ検証をする際に、第２ＡＬ抵抗素子を並列縮退する（ＴＲＵＥ）か、或いはしない（ＦＡＬＳＥ）を定義する。Ｔｏｌｅｒａｎｃｅ３０７は、ＬＶＳ検証における、回路ｓｐｉｃｅの第２ＡＬ抵抗素子の抵抗値（Ｒｖａｌｕｅ）と、レイアウトｓｐｉｃｅの第２ＡＬ抵抗素子の抵抗値（Ｒｖａｌｕｅ）とを比較する場合の許容公差を、パーセント指定したものである。デバパラ３０８は、第２ＡＬのデバイス・パラメータ［Ω／ｓｑ］を指定する箇所である。

欄３０９から３１３に関しては、第２ＡＬの抵抗素子、第１ＡＬの抵抗素子、容量プレートの抵抗素子、配線タングステンの抵抗素子、ゲートポリシリコンの抵抗素子に関して、回路ｓｐｉｃｅモデル名３０４から、デバパラ３０８までを順次定義する。この三次元素子定義ファイル３ｂの例では、第１ＡＬの抵抗素子と、配線タングステンの抵抗素子が定義されている。欄３１０では、ＬＶＳルールファイル上ではＲＭＫ ＭＥＴ２として定義されている。第１ＡＬの抵抗素子に関する回路ｓｐｉｃｅモデル名がＲＥＳ２５と定義され、ＬＶＳ検証をする際、第１ＡＬ抵抗素子を直列縮退する（ＴＲＵＥ）が、並列縮退しない（ＦＡＬＳＥ）。ＬＶＳ検証における、回路ｓｐｉｃｅの第１ＡＬ抵抗素子の抵抗値（Ｒｖａｌｕｅ）と、レイアウトｓｐｉｃｅの第１ＡＬ抵抗素子の抵抗値（Ｒｖａｌｕｅ）とを比較する場合の許容公差は、１％で定義されている。第１ＡＬのデバイス・パラメータは、７（Ω／ｓｑ）と定義されている。同様に、欄３１２では、ＬＶＳルールファイル上ではＲＭＫ ＭＥＴ１として定義されている。配線タングステン抵抗素子に関する回路ｓｐｉｃｅモデル名がＲＥＳＢＬと定義され、ＬＶＳ検証をする際、配線タングステン抵抗素子を直列縮退する（ＴＲＵＥ）が、並列縮退しない（ＦＡＬＳＥ）。ＬＶＳ検証における、回路ｓｐｉｃｅの配線タングステン抵抗素子の抵抗値（Ｒｖａｌｕｅ）と、レイアウトｓｐｉｃｅの配線タングステン抵抗素子の抵抗値（Ｒｖａｌｕｅ）とを比較する場合の許容公差は、１％で定義されている。配線タングステンのデバイス・パラメータは、４５（Ω／ｓｑ）と定義されている。

なお、ＬＶＳモデル名３０３のＬＶＳルールファイル上での抵抗認識層の名称に関しては、抵抗認識層が無い場合、在る場合に限らず、始めから名称を定義している。認識層が在る場合に、ＬＶＳルールファイル上で、抵抗認識層の名称が使用される。この三次元素子定義ファイル３ｂの例では、第１ＡＬの抵抗素子と、配線タングステンの抵抗素子が定義されており、ＬＶＳルールファイル上では、それらの認識層に該当するＲＭＫ＿ＭＥＴ２とＲＭＫ＿ＭＥＴ１が使用されている。

三次元素子定義ファイル３ａ、３ｂにより、従来からある平面的（二次元的）な定義に加えて、デバイス素子の三次元的な構造を定義することができる。

ダイオード素子を例にして従来例と本発明との決定的な違いを説明する。
従来からある平面的（二次元的）な定義の場合、単に、アノード（陽極）、カソード（陰極）とだけでダイオード素子が記述されているならば、デバイス構造上での半導体基板表面に対する陽極と陰極の上下関係を、定義する事はできない。
一方、三次元素子定義ファイル３ａでは、実際のデバイス構造に即して陽極、陰極、及びその外側のＢＵＬＫ材質までが定義されている。

図６〜図７は、三次元コンタクト接続定義ファイルの詳細な構成の一例を示す表である。ここで、この三次元コンタクト接続定義ファイルから具体的なデータ（名称、数値など）を除いた残りの部分が、三次元コンタクト接続用テンプレートの一例を示している。

三次元コンタクト接続定義ファイルは大きく次の２つの部分より構成される。一つ目は、三次元コンタクト接続定義ファイル４ａの例（図６）で示されるように、コンタクトが接続する上位の導体と下位の導体の種類を定義している。加えて、ＬＶＳルールファイル上でのコンタクトの名称と、レイアウト設計する際のレイアウト層を示している。二つ目は、三次元コンタクト接続定義ファイル４ｂの例（図７）で示されるように、コンタクトの寸法とコンタクトの抵抗値、及び、導体のシート抵抗値を示している。

図６を参照して、三次元コンタクト接続定義ファイル４ａの例では、４３２〜４３９の欄において、コンタクトが接続する上位の導体の種類を定義している。４２４〜４３１の欄において、コンタクトが接続する下位の導体の種類を定義している。

下位の導体について、導体４２３から下に続く４２４〜４３１の欄は、下位の導体の名称を示す。半導体基板の断面構造上で、上の位置にある導体から、順（上から下）に定義されている。第２ＡＬ４２４、第１ＡＬ４２５の、容量プレート４２６、配線タングステン４２７、ゲートポリ（シリコン）４２８が、半導体基板の断面構造上で、上の位置からこの順に存在していることを示している。但し、Ｐ＋拡散層４２９、Ｎ＋拡散層４３０及びＮ＋拡散層４３１に関しては、半導体基板の断面構造上で、４２８のゲートポリより、下の位置にあるが、それらは、互いに同じ高さの位置関係にある。Ｎ＋拡散層が、Ｎ＋拡散層４３０とＮ＋拡散層４３１の２種類で定義されているのは、Ｎ＋拡散層に接続するコンタクトが２種類あるからである。これらをそれぞれ別々に定義するために分けている。ＬＶＳ名称４２２に続く欄は、下位の導体の名称に対応するＬＶＳルールファイル上での下位の導体の名称を示す。

上位の導体について、４３２〜４３９の欄は、上位の導体の名称を示す。半導体基板の断面構造上で、上の位置にある導体から、順（左から右）に定義されている。上位導体層ＭＥＴ３：４３２は、最上位の第２ＡＬ（＝ＬＶＳ名称：ＭＥＴ３）が定義されている。次に、上位導体層ＭＥＴ２：４３３と上位導体層ＭＥＴ２：４３４で第１ＡＬ（＝ＬＶＳ名称：ＭＥＴ２）が定義されている。ここで、第１ＡＬ（ＭＥＴ２）が、２回定義されているのは、第１ＡＬ（ＭＥＴ２）に接続するコンタクトが２種類あるためである。これらをそれぞれ別々に定義するために分けている。以下同様に、上位導体層ＭＥＴ１：４３５から上位導体層ＭＥＴ１：４３９で、配線タングステン（＝ＬＶＳ名称：ＭＥＴ１）が定義されている。

４４０〜４６３の欄は、第２ＡＬ４２４からＮ＋拡散層４３１で定義されるコンタクトが接続する下位の導体の種類と、上位導体層ＭＥＴ３：４３２から上位導体層ＭＥＴ１：４３９で定義されるコンタクトが接続する上位の導体の種類とを、互いに接続するコンタクトを定義する。４４０〜４５５の欄は、項目（層名、層番号）を示す。コンタクト４５６は、上位の第２ＡＬ（ＭＥＴ３）と、下位の第１ＡＬ（ＭＥＴ２）とを接続するコンタクトとして定義されている。ＬＶＳルールファイル上の層名４４０として、ＴＨ２が定義され、レイアウト設計上の層番号４４１として、第２５層と第７９層とが定義されている。コンタクト４５７は、上位の第１ＡＬ（ＭＥＴ２）と、下位の容量プレート（＝ＬＶＳ名称：ＰＬＡＴＥ）とを接続するコンタクトとして定義されている。ＬＶＳルールファイル上の層名４４２として、ＴＨ１Ｐが定義され、レイアウト設計上の層番号４４３として、第５層と第１６５層が定義されている。コンタクト４５８は、上位の第１ＡＬ（ＭＥＴ２）と、下位の配線タングステン（ＭＥＴ１）とを接続するコンタクトとして定義されている。ＬＶＳルールファイル上の層名４４４として、ＴＨ１Ｗが定義され、レイアウト設計上の層番号４４５として、第５層と第１６５層が定義されている。コンタクト４５９は、上位の配線タングステン（ＭＥＴ１）と、下位のゲートポリ（＝ＬＶＳ名称：ＧＰＯＬＹ）とを接続するコンタクトが定義されている。ＬＶＳルールファイル上の層名４４６として、ＣＮＴＧが定義され、レイアウト設計上の層番号４４７として、第１５層、第３５層、第４２層、第１６層、及び第４５層が定義されている。コンタクト４６０は、上位の配線タングステン（ＭＥＴ１）と、下位のＰ＋拡散層（＝ＬＶＳ名称：ＰＤＩＦＦ）とを接続するコンタクトが定義されている。ＬＶＳルールファイル上の層名４４８として、ＣＮＴＰが定義され、レイアウト設計上の層番号４４９として、第１５層、第３５層、第４２層、第１６層、及び第４５層が定義されている。コンタクト４６１は、上位の配線タングステン（ＭＥＴ１）と、下位のＮ＋拡散層（＝ＬＶＳ名称：ＮＤＩＦＦ）とを接続するコンタクトが定義されている。ＬＶＳルールファイル上の層名４５０として、ＣＮＴＮが定義され、レイアウト設計上の層番号４５１として、第１５層、第３５層、第４２層、第１６層、及び第４５層が定義されている。

次に、半導体プロセスにおいて、レイアウト上の同じ箇所に、２回のコンタクトプロセス工程を介して、下位の導体と上位の導体とを接続する事が可能になる特殊なコンタクト（以下、「積層コンタクト」と記す）がある。それを示すのが、コンタクト４６２及びコンタクト４６３である。この積層コンタクト（４６２＋４６３）は、上位の配線タングステン（ＭＥＴ１）と、下位のＮ＋拡散層（ＮＤＩＦＦ）を接続する。コンタクト４６２は、積層コンタクトにおける上位のコンタクトを示す。ＬＶＳルールファイル上の層名４５２として、ＢＴＣＮが定義され、レイアウト設計上の層番号が層番号１５３に定義される。コンタクト４６３は、積層コンタクトにおける下位のコンタクトを示す。ＬＶＳルールファイル上の層名４５４として、ＣＬＣＮが定義され、レイアウト設計上の層番号が層番号１５５に定義される。三次元コンタクト接続定義ファイル４ａの例では、層番号１５３と層番号１５５とが、共に空欄になっている。この場合、積層コンタクトが無いことを示す。

図７を参照して、三次元コンタクト接続定義ファイル４ｂの例では、導体４７３及びその下に続く４７４〜４８１の欄は、図６の導体４２３及びその下に続く４２４〜４３１の欄の構成に対応して同じに構成されている。すなわち、図６と同じ下位の導体の名称を示す。シート抵抗値（Ω）４７２に続く欄は、下位の導体の名称に対応しコンタクトが接続する下位の導体のシート抵抗値［Ω／ｓｑ］を、種類ごとに定義する。例えば、第１ＡＬ４７５は、図６の第１ＡＬ４２５（ＭＥＴ２）と同じであり、そのシート抵抗値は、０．１４［Ω／ｓｑ］である。

４８２〜４９９、４００〜４０３の欄は、第２ＡＬ４７４からＮ＋拡散層４８１で定義されるコンタクトの一辺の寸法（μｍ）（４８２，４８４，４８６，４８８，４９０，４９２，４９４）と、コンタクト一つの抵抗値（Ω／個）（４８３，４８５，４８７，４８９，４９１，４９３，４９５）とを、種類ごとに定義する。特に、４９６〜４９９、４００〜４０３の欄は、それぞれ図６の４５６から４６３に対応している。

コンタクト４９６は、上位の第２ＡＬ（ＭＥＴ３）と、下位の第１ＡＬ（ＭＥＴ２）とを接続するコンタクト（ＴＨ２）である。一辺の寸法が０．３６（μｍ）、一つのコンタクト抵抗値が４．５（Ω／個）である。コンタクト４９７は、上位の第１ＡＬ（ＭＥＴ２）と、下位の容量プレート（ＰＬＡＴＥ）とを接続するコンタクト（ＴＨ１Ｐ）である。一辺の寸法が０．２４（μｍ）、一つのコンタクト抵抗値が４．５（Ω／個）である。コンタクト４９８は、上位の第１ＡＬ（ＭＥＴ２）と、下位の配線タングステン（ＭＥＴ１）とを接続するコンタクト（ＴＨ１Ｗ）である。一辺の寸法が０．２４（μｍ）であり、その１つのコンタクト抵抗値が１５（Ω／個）である。コンタクト４９９は、上位の配線タングステン（ＭＥＴ１）と、下位のゲートポリ（ＧＰＯＬＹ）とを接続するコンタクト（ＣＮＴＧ）である。一辺の寸法が０．２（μｍ）であり、一つのコンタクト抵抗値が９０（Ω／個）である。コンタクト４００は、上位の配線タングステン（ＭＥＴ１）と、下位のＰ＋拡散層（ＰＤＩＦＦ）とを接続するコンタクト（ＣＮＴＰ）である。一辺の寸法が０．２（μｍ）であり、一つのコンタクト抵抗値が１１００（Ω／個）である。コンタクト４０１は、上位の配線タングステン（ＭＥＴ１）と、下位のＮ＋拡散層（ＮＤＩＦＦ）とを接続するコンタクト（ＣＮＴＮ）である。一辺の寸法が０．２（μｍ）であり、一つのコンタクト抵抗値が５００（Ω／個）である。

図６のコンタクト１６２、１６３で構成される積層コンタクトに関しては、図７において積層コンタクトの一辺の寸法（μｍ）を、４０２の欄で定義し、また、積層コンタクト一つの抵抗値（Ω／個）を、４０３の欄で定義する。但し、図６の例では、積層コンタクトにおける上位のコンタクト１６２の層番号１５３と、積層コンタクトにおける下位のコンタクト１６３の層番号１５５が、共に空欄になっており、この場合、積層コンタクトが無い。従って、図７において、積層コンタクトの一辺の寸法（μｍ）を示す４０２と、積層コンタクト１つの抵抗値（Ω／個）を示す４０３も、空欄となる。

このように、三次元コンタクト接続定義ファイル４ａ〜４ｂは、ＶＩＡ、コンタクトなどの接続関連の構成に関して、上下方向の接続関係を定義している。それと共に、それらの構造（例示：寸法、個数）や特性（例示：抵抗値）を定義している。それにより、従来からある平面的（二次元的）な定義に加えて、三次元的な接続関係、構造を定義することが可能となる。

実際の半導体プロセス工程において、上地の第１ＡＬ（ＭＥＴ２）と、下地の容量プレート（ＰＬＡＴＥ）または下地の配線タングステン（ＭＥＴ１）を接続するスルーホールとは、一つの半導体プロセス工程で同時に加工される。
この場合、従来からある平面的（二次元的）な定義の場合で、単にＬＶＳ検証をする際には、回路図とレイアウトとの電気的な接続性をチェックするだけなので、上地の第１ＡＬ（ＭＥＴ２）と、下地の容量プレート（ＰＬＡＴＥ）または下地の配線タングステン（ＭＥＴ１）とを接続する２種類のスルーホールを、各々論理で分ける必要がない。つまり、上記の場合、２種類のスルーホールとして一つのスルーホールを定義すれば良い。
しかし、実負荷抽出を行う場合の重要な事項は、同じスルーホールであっても、三次元構造が異なる場合には、そのスルーホールの周囲の寄生の容量値が異なる事、また下地の導体の材質によって、スルーホールの抵抗値も異なる。その為に、各々のスルーホールを論理で分けておく必要がある。すなわち、実負荷抽出の前段階であるＬＶＳ検証において、同じスルーホールであっても、下地が容量プレート（ＰＬＡＴＥ）の場合と下地が配線タングステン（ＭＥＴ１）の場合とでは三次元構造が異なるので、寄生の容量値、寄生の抵抗値が異なる為に、各々を論理で分ける必要がある。
同様の考えで、上地の配線タングステン（ＭＥＴ１）と、下地のゲートポリ（ＧＰＯＬＹ）、下地のＰ＋拡散層（ＰＤＩＦＦ）、または下地のＮ＋拡散層（ＮＤＩＦＦ）とを接続する３種類のコンタクトを、各々論理で分ける必要がある。
これを実現するための手立てとして、三次元コンタクト接続定義ファイル４ａ〜４ｂの上記の定義が非常に有効で、容易に論理を分けることができる。

図８〜図９は、導体層定義ファイルの詳細な構成の一例を示す表である。ここで、この導体層定義ファイルから具体的なデータ（名称、数値など）を除いた残りの部分が、導体層用テンプレートの一例を示している。

導体層定義ファイルは大きく次の２つの部分より構成される。一つ目は、導体層定義ファイル５ａの例（図８）で示されるように、半導体基板のＮｗｅｌｌ部分とＰｗｅｌｌ部分のシート抵抗値を定義している。二つ目は、導体層定義ファイル５ｂの例（図９）で示されるように、半導体プロセスで導体層となる全ての工程を、ＬＶＳルールファイル上で、各々一意的に定義している。

図８を参照して、導体層定義ファイル５ａの例では、導体５１３の下に続く５１４〜５１５の欄は、導体の種類を示す。シート抵抗値（Ω）５１２の下に続く欄は、導体の種類に対応するシート抵抗値（Ω／ｓｑ）を示す。すなわち、半導体基板のＮｗｅｌｌ５１４部分のシート抵抗値は５００（Ω／ｓｑ）、Ｐｗｅｌｌ５１５部分のシート抵抗値は１０００（Ω／ｓｑ）である。

導体層定義ファイル５ｂの例では、半導体プロセスで導体層となる全ての工程を、ＬＶＳルールファイル上で、各々一意的に定義する。すなわち、半導体プロセスの第２ＡＬ工程５２３は、ＬＶＳルールファイル上５２２でＭＥＴ３工程として定義されている。以下同様に、半導体プロセスの第１ＡＬ工程５２４は、ＬＶＳルールファイル上でＭＥＴ２工程として定義されている。半導体プロセスの容量プレート工程５２５は、ＬＶＳルールファイル上でＰＬＡＴＥ工程として定義されている。半導体プロセスの配線タングステン（Ｗ）工程５２６は、ＬＶＳルールファイル上でＭＥＴ１工程として定義されている。半導体プロセスのゲートポリ工程５２７は、ＬＶＳルールファイル上でＧＰＯＬＹ工程として定義されている。半導体プロセスの拡散層工程５２８は、ＬＶＳルールファイル上でＤＩＦＦとして定義されている。

更に、５２９から５４０の欄において、半導体プロセスで導体層となる全ての工程に対して、ＬＶＳルールファイル上で、各々一意的に定義される場合の、層番号の構成と、ＴＥＸＴ層の構成、及び、メタルオプションの切換え（マスタスライス）を定義する。すなわち、オプション（１）５２９は、第１番目のメタルオプションの切換え（マスタスライス）を定義しており、オプション名５３０が、第１番目のメタルオプションの名前を定義する。層番号５３１は、第１番目のメタルオプションに関するレイアウト設計時の層番号の構成を示す。ＴＥＸＴ５３２は、第１番目のメタルオプションで使用されるレイアウト設計上のＴＥＸＴ層を示す。

オプション（２）５３３が、第２番目のメタルオプションの切換え（マスタスライス）を定義する。オプション名５３４が、第２番目のメタルオプションの名前を定義する。層番号５３５は、第２番目のメタルオプションに関するレイアウト設計時の層番号の構成を示す。ＴＥＸＴ５３６は、第２番目のメタルオプションで使用されるレイアウト設計上のＴＥＸＴ層を示す。

オプション（３）５３７が、第３番目のメタルオプションの切換え（マスタスライス）を定義する。オプション名５３８が、第３番目のメタルオプションの名前を定義する。層番号５３９は、第３番目のメタルオプションに関するレイアウト設計時の層番号の構成を示す。ＴＥＸＴ５４０は、第３番目のメタルオプションで使用されるレイアウト設計上のＴＥＸＴ層を示す。

５４１は、半導体プロセスの第２ＡＬ（ＬＶＳルールファイル上のＭＥＴ３）が、３つのメタルオプションの切換え（マスタスライス）から構成されていることを示している。第１番目のメタルオプションは、Ｘ１６という名称で、レイアウト設計時の層番号の構成は、第２６層、第４６層、第４７層、第４８層、及び第１４５層である。レイアウト設計上のＴＥＸＴ層は、第７３層である。第２番目のメタルオプションは、Ｘ８という名称で、レイアウト設計時の層番号の構成は、第２６層、第４６層、第４７層、第４８層、及び第１４６層である。レイアウト設計上のＴＥＸＴ層は、第７３層である。第３番目のメタルオプションは、Ｘ４という名称で、レイアウト設計時の層番号の構成は、第２６層、第４６層、第４７層、第４８層、及び第１４７層である。レイアウト設計上のＴＥＸＴ層は、第７３層である。

５４２は、半導体プロセスの第１ＡＬ（ＬＶＳルールファイル上のＭＥＴ２）が、２つのメタルオプションの切換え（マスタスライス）から構成されていることを示している。第１番目のメタルオプションは、ＯＦＦという名称で、レイアウト設計時の層番号の構成は、第６層、第３６層、第３７層、及び第１４３層である。レイアウト設計上のＴＥＸＴ層は、第７２層である。第２番目のメタルオプションは、ＯＮという名称で、レイアウト設計時の層番号の構成は、第６層、第３６層、第３７層、及び第１４４層である。レイアウト設計上のＴＥＸＴ層は、第７２層である。

５４３は、半導体プロセスの容量プレート（ＬＶＳルールファイル上のＰＬＡＴＥ）が、１つのメタルオプションの切換え（マスタスライス）から構成されていることを示している。すなわち、メタルオプションの切換えが無いことを示している。この場合、メタルオプションの切換えが無いので、該当する５３０の項目は空欄となる。レイアウト設計時の層番号の構成は、第２４層のみ層である。レイアウト設計上のＴＥＸＴ層はないので、該当する５３２の項目が空欄になる。

５４４は、半導体プロセスの配線タングステン（Ｗ）（ＬＶＳルールファイル上のＭＥＴ１）が、１つのメタルオプションの切換え（マスタスライス）から構成されている事を示している。すなわち、メタルオプションの切換えが無いことを示している。この場合、メタルオプションの切換えが無いので、該当する５３０の項目は空欄となる。レイアウト設計時の層番号の構成は、第１３層、第１６層、第１７層、第２３層、及び第１０２層である。レイアウト設計上のＴＥＸＴ層は、第７１層である。

５４５は、半導体プロセスのゲートポリ（ＬＶＳルールファイル上のＧＰＯＬＹ）が、１つのメタルオプションの切換え（マスタスライス）から構成されていることを示している。すなわち、メタルオプションの切換えが無いことを示している。この場合、メタルオプションの切換えが無いので、該当する５３０の項目は空欄となる。レイアウト設計時の層番号の構成は、第４層、第２７層、第２８層、第４９層、第５２層、第５３層、第５４層、第６５層、第６６層、及び第１０１層である。レイアウト設計上のＴＥＸＴ層は、第７０層である。

５４６は、半導体プロセスの拡散層（ＬＶＳルールファイル上のＤＩＦＦ）が、１つのメタルオプションの切換え（マスタスライス）から構成されていることを示している。すなわち、メタルオプションの切換えが無いことを示している。この場合、メタルオプションの切換えが無いので、該当する５３０の項目は空欄となる。レイアウト設計時の層番号の構成は、第２層、第１２層、第２２層、第３２層、第３８層、第３９層、第６２層、及び第１１２層である。レイアウト設計上のＴＥＸＴ層は、第６９層である。

この導体層定義ファイル５ｂにより、各導体層とレイヤー（層）との関係を明確にすることができる。

以上説明した三次元的なデバイスデータが明記された図２から図９の定義ファイルに対応するテンプレートに基づき、実負荷抽出までを考慮したレイアウト検証ルールファイルを自動生成する。レイアウト検証ルールファイルは、レイアウト検証ルールファイル自動生成プログラムによって生成される。このレイアウト検証ルールファイルにより、三次元的なデバイスデータに基づいたルールとなっているので、実負荷抽出が可能となり、寄生素子を抽出することができる。

以下では改めて、単なるＬＶＳ検証と、実負荷抽出を行う事を目的としたＬＶＳ検証の違いを対比させて説明をする。
単にＬＶＳ検証を行う場合には、回路図とレイアウトとの電気的な接続性をチェックするだけなので、同じポリシリコンの導体であれば、トランジスタ素子のゲート部分と、容量素子部分ゲート部分と、配線のポリシリコン部分とを、各々論理で分ける必要がない。この場合、ポリシリコンとして一つのポリシリコンを定義すれば良い。
しかしながら、実負荷抽出を行う事を目的としたＬＶＳ検証では、同じ導体の材質であっても三次元構造が異なる場合には、寄生の容量値が異なる為に、各々の論理を分けておく必要がある。すなわち同じポリシリコンの導体であっても、トランジスタ素子のゲート部分と、容量素子部分のゲート部分と、配線のポリシリコン部分とでは、三次元構造が異なり寄生の容量値が異なる為に、各々を論理で分ける必要がある。
また、実際の半導体プロセス工程において、上地の第１ＡＬ（ＭＥＴ２）と、下地の容量プレート（ＰＬＡＴＥ）または下地の配線タングステン（ＭＥＴ１）とを接続する２種類のスルーホールが、一つの半導体プロセス工程で同時に加工される場合、従来からある平面的（二次元的）な定義では、単にＬＶＳ検証をする際に、回路図とレイアウトとの電気的な接続性をチェックするだけである。そのため、上地の第１ＡＬ（ＭＥＴ２）と、下地の容量プレート（ＰＬＡＴＥ）または下地の配線タングステン（ＭＥＴ１）とを接続する２種類のスルーホールを、各々論理で分ける必要がない。つまり、上記の場合、２種類のスルーホールとして一つのスルーホールを定義すれば良い。
しかしながら、実負荷抽出を行う事を目的としたＬＶＳ検証では、同じスルーホールであっても、三次元構造が異なる場合には、そのスルーホールの周囲の寄生の容量値が異なる事、また下地の導体の材質によって、スルーホールの抵抗値も異なる。その為に、各々のスルーホールを論理で分けておく必要がある。
すなわち、同じスルーホールであっても、下地が容量プレート（ＰＬＡＴＥ）の場合と、下地の配線タングステン（ＭＥＴ１）の場合とでは、三次元構造が異なり寄生の容量値、寄生の抵抗値が異なる為に、各々を論理で分ける必要がある。
同様の考えで、上地の配線タングステン（ＭＥＴ１）と、下地のゲートポリ（ＧＰＯＬＹ）、下地のＰ＋拡散層（ＰＤＩＦＦ）、または下地のＮ＋拡散層（ＮＤＩＦＦ）を接続するコンタクトを、各々論理で分ける必要がある。
上記の説明による本発明の各テンプレート及びそれに基づく定義ファイルは、三次元の構造及び三次元の位置関係を明確に定義することができるので、実負荷抽出が可能となり、寄生素子を抽出することができる。

次に、本発明のレイアウト検証ルールファイル自動生成装置の実施の形態の動作について、添付図面を参照して説明する。図１０は、本発明のレイアウト検証ルールファイル自動生成装置の実施の形態の動作を示すフローチャートである。
（１）ステップＳ０１
三次元構造を考慮した素子定義ファイルの生成Ｓ０１では、定義ファイル作成部１１によって、テンプレート記憶部１３に格納された各テンプレート（図３〜図９で説明）が表示装置に表示される。ユーザは、表示されたテンプレートへ所定のデータを入力する。所定のデータは、図示されない記憶装置に予め格納されたものを自動的に取得する方法や、通信により外部から自動的に取得する方法を用いることも可能である。定義ファイル作成部１１は、取得した所定のデータに基づいて、素子定義ファイルを作成する。素子定義ファイルは、図３〜図９に例示される三次元構造を考慮した素子定義ファイルである。素子定義ファイルを定義ファイル記憶部１４に格納しても良い。
（２）ステップＳ０２
レイアウト検証ルールファイルの生成Ｓ０２では、三次元構造を考慮した素子定義ファイルの生成のステップＳ０１で作成された（又は定義ファイル記憶部１４に格納された）各素子定義ファイルに基づいて、ルールファイル作成部１２によって、各パラメータがＬＶＳ検証用のルールに翻訳され、実負荷抽出（寄生素子抽出）のためのレイアウト検証ルールファイルが作成される。
（３）ステップＳ０３
レイアウト検証ルールファイルの出力Ｓ０３では、レイアウト検証ルールファイルの生成のステップＳ０２で作成された実負荷抽出（寄生素子抽出）のためのレイアウト検証ルールファイルが、ルールファイル作成部１２によって、出力される。出力先としては、例えば表示装置や、所定の記憶装置が例示される。

以上のプロセスにより、三次元構造を考慮した素子定義ファイルを入力データとして、寄生素子抽出（実負荷抽出）のためのレイアウト検証ルールファイル自動生成プログラムによって、寄生素子抽出のためのレイアウト検証ルールファイルが作成される。

次に、上記ステップＳ０２におけるレイアウト検証ルールファイルの生成について、、添付図面を参照して詳細に説明する。図１１は、上記ステップＳ０２の動作を示すフローチャートである。各ステップにおいて、ポリシリコンを例として説明する。ただし、ＬＶＳ処理対象データ指定部１２−１及びデータ処理オプション設定部１２−２の動作（ステップＳ１１の前）、及び、ＬＶＳ処理結果出力指定部１２−７の動作（ステップＳ１６の後）は、従来と同様であるのでその説明を省略する。
なお、この動作における「定義」とは、各パラメータをＬＶＳ検証ツールの文法（構文）に対応したＬＶＳ検証用のルールに翻訳することを示す。

（１）ステップＳ１１
レイアウトデータ入力層定義部１２−３は、三次元構造を考慮した素子定義ファイルの生成のステップＳ０１で作成された（又は定義ファイル記憶部１４に格納された）各素子定義ファイルに基づいて、半導体装置における対象となる所定の構成要素のパラメータを選択し、構成要素を定義する。対象となる構成要素は、ＬＶＳ処理対象データ指定部１２−１により既に指定されている。そのリストは、予め記憶部（図示されず）に格納されている。各素子定義ファイル上に対象を明示する項目を追加していても良い。
例えば、導体の定義箇所において、各素子定義ファイルのポリシリコンに関連するパラメータを選択し、対象となる構成要素であるポリシリコンとして定義する。
その他の構成要素は、拡散層、配線タングステン、容量プレート、第１ＡＬ、第２ＡＬに例示される。
（２）ステップＳ１２
レイアウトデータ図形演算論理部１２−４は、各素子定義ファイルに基づいて、選択された構成要素でのデバイス素子における部分要素を導出する。ポリシリコンに関する部分要素は、トランジスタ素子のゲート部分、容量素子のゲート部分である。その他の例として、拡散層に関する部分要素を例示すると、ランジスタ素子のソース／ドレイン部分、ダイオード素子のｐ／ｎ層部分、バイポーラ素子のコレクタ／ベース／エミッタ部分、接合型電界効果トランジスタ（ＪＦＥＴ）素子のゲート／ソース／ドレイン部分が挙げられる。
例えば、各素子定義ファイルに基づいて、選択されたポリシリコンのトランジスタ素子におけるゲート部分、及び、容量素子におけるゲート部分を導出する。
（３）ステップＳ１３
レイアウトデータ図形演算論理部１２−４は、ステップＳ１１で定義された構成要素から、ステップＳ１２で導出された部分要素を取り除く図形論理演算を行う。すなわち、それぞれ異なる形状として論理上分離する。そして、ステップＳ１２で導出された部分要素、及び、導出された部分要素を取り除いた構成要素を、それぞれ再定義する。
例えば、定義されたポリシリコンから、トランジスタ素子におけるゲート部分と容量素子におけるゲート部分とを取り除き、各部分を異なる形状として論理上分離する。そして、トランジスタ素子におけるゲート部分として導出された部分要素を、トランジスタ素子のゲート部分として再定義する。容量素子におけるゲート部分として導出された部分要素を、容量素子のゲート部分として再定義する。残された部分を、配線のポリシリコンとして再定義する。この段階で、ポリシリコンは、トランジスタ素子のゲート部分、容量素子のゲート部分、配線のポリシリコン部分に、各々完全に分離される。
（４）ステップＳ１４
レイアウトデータ図形演算論理部１２−４は、全ての対象となる構成要素について、ステップＳ１１〜Ｓ１３を実行している場合（Ｓ１４：Ｙｅｓ）ステップＳ１５へ進む。実行していない場合（Ｓ１４：Ｎｏ）ステップＳ１１へ戻る。
（５）ステップＳ１５
レイアウトデータ図形接続定義部１２−５は、接続の定義箇所において、定義（再定義を含む）された各構成要素について、電気的な接続を定義する。
例えば、定義されたトランジスタ素子のゲート部分と、容量素子のゲート部分と、配線のポリシリコン部分とを、互いに電気的に接続することとして定義する。
ステップＳ１３では、ポリシリコンを、トランジスタ素子のゲート部分、容量素子のゲート部分及び配線のポリシリコン部分の各々に、完全に分離している。ただし、実際の半導体デバイス上では電気的に、互いに接続しているので、この接続の定義箇所で、互いに電気的に接続することを定義する。すなわち、論理で互いに形状を分離しても、電気的な接続性を保持させる。
（６）ステップＳ１６
ネットリスト比較部１２−６は、レイアウトデータと回路図データとの構成要素の対応付けを行う。すなわち、レイアウトデータ（例示：レイアウトネットリストのデータ）の各部分要素で構成される素子を、回路図データ（例示：回路ネットリストのデータ）のデバイス素子とを対応させて定義する。
例えば、トランジスタ素子を定義する構文として、以下が例示される。
Ａ＝Ｂ Ｃ Ｄ Ｅ Ｆ
Ａ：回路ネットリストのトランジスタ名称。
Ｂ：レイアウトネットリストのトランジスタ名称。
Ｃ：レイアウトデータ図形演算の結果のドレイン名称。
Ｄ：レイアウトデータ図形演算の結果のゲートポリ名称。
Ｅ：レイアウトデータ図形演算の結果のソース名称。
Ｆ：レイアウトデータ図形演算の結果のＢＵＬＫ名称。
各名称により、デバイス素子のデータが各部分要素のデータに関連付けられている。

上記プロセスにより、半導体装置における三次元的な構造及び三次元的な位置関係を含むレイアウト検証ルールファイルを自動的に生成することができる。このようなレイアウト検証ルールファイルは実負荷抽出まで考慮されているので、寄生素子の抽出を容易に行うことが可能となる。

通常は、導体の定義箇所において、例えば単にポリシリコンを定義することで終了するところを、上記動作により、トランジスタ素子のゲート部分、容量素子のゲート部分、及び配線部分とに分離し、それらの電気的な接続関係を保持させ、実際の半導体装置上のデバイスとして把握することができる。

実負荷抽出を行う事を目的としたＬＶＳ検証では、同じ導体の材質であっても三次元構造が異なる場合には、寄生の容量値が異なる為に、各々の論理を分けておく必要がある。すなわち同じポリシリコンの導体であっても、トランジスタ素子のゲート部分と、容量素子のゲート部分と、配線のポリシリコン部分とでは、三次元構造が異なり寄生の容量値が異なる為に、各々を論理で分ける必要がある。
また、実際の半導体プロセス工程において、上地の第１ＡＬ（ＭＥＴ２）と、下地の容量プレート（ＰＬＡＴＥ）または下地の配線タングステン（ＭＥＴ１）とを接続する２種類のスルーホールが、一つの半導体プロセス工程で同時に加工される場合、同様に、実負荷抽出を行う事を目的としたＬＶＳ検証では、同じスルーホールであっても、三次元構造が異なる場合には、そのスルーホールの周囲の寄生の容量値が異なる事、また下地の導体の材質によって、スルーホールの抵抗値も異なる。その為に、各々のスルーホールを論理で分けておく必要がある。すなわち、同じスルーホールであっても、下地が容量プレート（ＰＬＡＴＥ）の場合と、下地が配線タングステン（ＭＥＴ１）の場合とでは、三次元構造が異なり寄生の容量値、寄生の抵抗値が異なる為に、各々を論理で分ける必要がある。
同様の考えで、上地の配線タングステン（ＭＥＴ１）と、下地のゲートポリ（ＧＰＯＬＹ）、下地のＰ＋拡散層（ＰＤＩＦＦ）、または下地のＮ＋拡散層（ＮＤＩＦＦ）とを接続する３種類のコンタクトを、各々論理で分ける必要がある。
本発明では、三次元的なデバイスデータが明記されたテンプレートに基づき、このような実負荷抽出までを考慮した寄生素子抽出のためののレイアウト検証ルールファイルを、自動的に生成することができる。

図１は、本発明のレイアウト検証ルールファイル自動生成装置の実施の形態の構成を説明する図である。 図２は、本発明における素子定義ファイルの構成を示す図である。 図３は、インプラ注入領域及びトランジスタ素子定義ファイルの詳細な構成の一例を示す表である。 図４は、三次元素子定義ファイルの詳細な構成の一例を示す表である。 図５は、三次元素子定義ファイルの詳細な構成の他の一例を示す表である。 図６は、三次元コンタクト接続定義ファイルの詳細な構成の一例を示す表である。 図７は、三次元コンタクト接続定義ファイルの詳細な構成の一例を示す表である。 図８は、導体層定義ファイルの詳細な構成の一例を示す表である。 図９は、導体層定義ファイルの詳細な構成の他の一例を示す表である。 図１０は、本発明のレイアウト検証ルールファイル自動生成装置の実施の形態の動作を示すフローチャートである。 図１１は、ステップＳ０２の動作を示すフローチャートである。

符号の説明

１ 素子定義ファイル
２ インプラ注入領域及びトランジスタ素子定義ファイル
３、３ａ、３ｂ 三次元素子定義ファイル
４、４ａ、４ｂ 三次元コンタクト接続定義ファイル
５、５ａ、５ｂ 導体層定義ファイル
１０ レイアウト検証ルールファイル自動生成装置
１１ 定義ファイル作成部
１２ ルールファイル作成部
１２−１ ＬＶＳ処理対象データ指定部
１２−２ データ処理オプション設定部
１２−３ レイアウトデータ入力層定義部
１２−４ レイアウトデータ図形演算論理部
１２−５ レイアウトデータ図形接続定義部
１２−６ ネットリスト比較部
１２−７ ＬＶＳ処理結果出力指定部
１３ テンプレート記憶部
１４ 定義ファイル記憶部

Claims (16)

1. 半導体装置のレイアウト設計におけるレイアウト検証に用いる複数のデータとテンプレートとに基づいて、前記レイアウト検証に用いる定義ファイルを作成する定義ファイル作成部と、
   前記定義ファイルに基づいて、レイアウト検証ルールファイルを自動生成するルールファイル作成部と
   を具備し、
   前記テンプレートは、前記半導体装置の三次元的な構造を示す複数のパラメータを備え、
   前記定義ファイルは、前記複数のデータにおける前記複数のパラメータに関するデータを含む
   レイアウト検証ルールファイル自動生成装置。
2. 請求項１に記載のレイアウト検証ルールファイル自動生成装置において、
   前記三次元的な構造は、前記半導体装置の各構成の三次元的な構造及び前記各構成間の三次元的な位置関係の少なくとも一方を含む
   レイアウト検証ルールファイル自動生成装置。
3. 請求項１又は２に記載のレイアウト検証ルールファイル自動生成装置において、
   前記ルールファイル作成部は、前記定義ファイルにおける前記複数のデータを含む前記複数のパラメータを、前記レイアウト設計用のルールに翻訳して、前記レイアウト検証ルールファイルを自動生成する
   レイアウト検証ルールファイル自動生成装置。
4. 請求項３に記載のレイアウト検証ルールファイル自動生成装置において、
   前記ルールファイル作成部は、
   前記定義ファイルに基づいて、前記半導体装置における所定の構成要素のパラメータを前記複数のパラメータから選択し、前記構成要素を定義する第１定義部と、
   前記定義ファイルに基づいて、選択された前記構成要素における部分要素を導出し、導出された前記部分要素と、導出された前記部分要素を取り除いた前記構成要素とをそれぞれ再定義する図形演算部と、
   再定義された前記部分要素及び前記構成要素について、電気的な接続を定義する第２定義部と、
   再定義された前記部分要素及び前記構成要素について、前記半導体装置の回路図上の素子との対応付けを行う比較部と
   を備える
   レイアウト検証ルールファイル自動生成装置。
5. 請求項１乃至４に記載のレイアウト検証ルールファイル自動生成装置において、
   前記複数のパラメータは、前記半導体装置におけるイオン注入の領域に関するパラメータと、前記イオン注入により決定される全てのデバイス素子に関するパラメータとを有する
   レイアウト検証ルールファイル自動生成装置。
6. 請求項１乃至５のいずれか一項に記載のレイアウト検証ルールファイル自動生成装置において、
   前記複数のパラメータは、前記半導体装置における導体層、マスタスライス層及びＬＶＳ検証用のテキスト層に関するパラメータを有する
   レイアウト検証ルールファイル自動生成装置。
7. 半導体装置のレイアウト設計におけるレイアウト検証の基準としてのレイアウト検証ルールファイルを生成するときに用いるレイアウト検証ルールファイル生成用テンプレートであって、
   前記半導体装置の各構成の三次元的な構造を示す第１パラメータ、及び、前記半導体装置の各構成の三次元的な位置関係を示す第２パラメータの少なくとも一方
   を備える
   レイアウト検証ルールファイル自動生成用テンプレート。
8. 請求項７に記載のレイアウト検証ルールファイル自動生成用テンプレートにおいて、
   前記半導体装置におけるイオン注入の領域に関する第３パラメータと、
   前記半導体装置における前記イオン注入により決定される全てのデバイス素子に関する第４パラメータと
   を更に備える
   レイアウト検証ルールファイル自動生成用テンプレート。
9. 請求項７又は８に記載のレイアウト検証ルールファイル自動生成用テンプレートにおいて、
   前記半導体装置における導体層、マスタスライス層及びＬＶＳ検証用のテキスト層の少なくとも一つに関する第５パラメータと
   を更に備える
   レイアウト検証ルールファイル自動生成用テンプレート。
10. 半導体装置のレイアウト設計におけるレイアウト検証に用いる複数のデータとテンプレートとに基づいて、前記レイアウト検証に用いる定義ファイルを作成するステップと、
    前記定義ファイルに基づいて、レイアウト検証ルールファイルを自動生成するステップと
    を具備し、
    前記テンプレートは、前記半導体装置の各構成の三次元的な構造及び前記各構成間の三次元的な位置関係の少なくとも一方を示す複数のパラメータを備え、
    前記定義ファイルは、前記複数のデータにおける前記複数のパラメータに関するデータを含む
    レイアウト検証ルールファイル自動生成方法。
11. 半導体装置のレイアウト設計におけるレイアウト検証に用いる複数のデータとテンプレートとに基づいて、前記レイアウト検証に用いる定義ファイルを作成するステップと、
    前記定義ファイルに基づいて、レイアウト検証ルールファイルを自動生成するステップと
    を具備し、
    前記テンプレートは、前記半導体装置の三次元的な構造を示す複数のパラメータを備え、
    前記定義ファイルは、前記複数のデータにおける前記複数のパラメータに関するデータを含む
    レイアウト検証ルールファイル自動生成方法をコンピュータに実行させるためのプログラム。
12. 請求項１１に記載のプログラムにおいて、
    前記三次元的な構造は、前記半導体装置の各構成の三次元的な構造及び前記各構成間の三次元的な位置関係の少なくとも一方を含む
    プログラム。
13. 請求項１１又は１２に記載のプログラムにおいて、
    前記レイアウト検証ルールファイルを自動生成するステップは、前記定義ファイルにおける前記複数のデータを含む前記複数のパラメータを、前記レイアウト設計用のルールに翻訳して、前記レイアウト検証ルールファイルを自動生成する
    プログラム。
14. 請求項１３に記載のプログラムにおいて、
    前記レイアウト検証ルールファイルを自動生成するステップは、
    前記定義ファイルに基づいて、前記半導体装置における所定の構成要素のパラメータを前記複数のパラメータから選択し、前記構成要素を定義するステップと、
    前記定義ファイルに基づいて、選択された前記構成要素における部分要素を導出し、導出された前記部分要素と、導出された前記部分要素を取り除いた前記構成要素とをそれぞれ再定義するステップと、
    再定義された前記部分要素及び前記構成要素について、電気的な接続を定義するステップと
    再定義された前記部分要素及び前記構成要素について、前記半導体装置の回路図上の素子との対応付けを行うステップと
    を備える
    プログラム。
15. 請求項１１乃至１４に記載のプログラムにおいて、
    前記複数のパラメータは、前記半導体装置におけるイオン注入の領域に関するパラメータと、前記イオン注入により決定される全てのデバイス素子に関するパラメータとを有する
    プログラム。
16. 請求項１１乃至１５のいずれか一項に記載のプログラムにおいて、
    前記複数のパラメータは、前記半導体装置における導体層、マスタスライス層及びＬＶＳ検証用のテキスト層に関するパラメータを有する
    プログラム。

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