CN100385649C - 半导体器件 - Google Patents

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Abstract

提供一种高密度封装的半导体器件，包括一个多层衬底；一个与多层衬底电连接的第一级芯片；多个另外的封装衬底，按三级层叠在多层衬底上，并且各通过焊接球与一个下面的布线衬底连接；第二级、第三级和第四级芯片，分别与按三级层叠的另外的封装衬底电连接；和多个焊接球，设置在底部多层衬底上。具有一个逻辑芯片的底部多层衬底中的布线层数分别大于具有存储芯片的封装衬底中的布线层数，由此半导体器件能具有一个不用于对焊接球分布导线的布线层，并且布线层中的布线例如能用于安装另一个半导体元件或一个无源部件，以获得一种作为层叠型封装的高密度封装的半导体器件。

Description

半导体器件
本申请要求2003年7月18日提交的日本专利申请JP2003-199467，2003年6月4日提交的JP 2003-159305，和2003年6月20日提交的JP 2003-175792的优先权，这些申请的内容据此通过参考引入本申请中。
技术领域
本发明涉及一种半导体器件。特别地，本发明涉及一种有效地应用于半导体器件的技术，这种半导体器件具有一种层叠结构的布线衬底。
背景技术
在常规层叠型半导体器件中，在一个外部衬底上层叠两个或多个半导体器件，且使半导体器件本身制成很薄，其中每一个半导体器件具有安装在一个绝缘衬底中形成的凹槽中的一个半导体元件，此外，能在三个维度上安装多种类型的半导体元件(例如，见专利文献1)。
[专利文献1]
日本未审查专利出版物平成No.7(1995)-106509(图1)
发明内容
在关于层叠型和小尺寸高功能半导体器件进行各种研究之后，本发明发现以下问题。
对安装在便携式小尺寸电子装置等中的半导体器件的要求主要是减小尺寸和厚度，并且达到高功能。关于这一点，为了以小尺寸BGA(球网格阵列)达到更高功能，如果使半导体芯片数增加，则在检选芯片的产量的影响下，出现难以减小成本的问题。
在一种作为逻辑/专用集成电路(ASIC)和存储器的组合的封装系统中，由于共引脚与独立引脚之间的位置关系而引起，出现难以在引线键合时分布引线的问题。
此外，在小尺寸和薄封装的引线键合时，在环路高度的影响下，难以将封装高度保持在一定水平。
本发明的一个目的是提供一种能够达到高密度封装的半导体器件。
本发明的另一个目的是提供一种能够提高可靠性的半导体器件。
本发明的又一个目的是提供一种能够达到更高功能的半导体器件。
由以下描述和附图，本发明的以上和其他目的和新颖特点将变得显而易见。
以下简短描述如这里公开的本发明的典型方式。
按照本发明，提供一种半导体器件，包括一个布线衬底，具有一个第一主表面和一个第二主表面，一个半导体芯片，与布线衬底键合并且电连接，其他布线衬底，按一级或多级层叠在布线衬底的第一主表面上，并且各通过多个凸起电极与下面布线衬底电连接，其他半导体芯片，安装并且电连接在按一级或多级层叠的其他布线衬底上，和多个外部端子，在布线衬底的第二主表面上形成，其中布线衬底中的布线层数大于其他布线衬底中的布线层数。
附图说明
图1是表示按照本发明的第一实施例的半导体器件的结构例子的截面图；
图2是表示将图1说明的半导体器件安装在一个安装衬底上的安装结构的侧视图；
图3是表示按照第一实施例的一个变更的半导体器件的结构的侧视图；
图4是表示图3说明的半导体器件所用的存储芯片安装布线衬底上的焊接区阵列的例子的底视图；
图5是表示图3说明的半导体器件所用的逻辑芯片安装布线衬底上的焊接区阵列的例子的底视图；
图6是表示按照本发明的第二实施例的半导体器件的结构例子的截面图；
图7是表示图6说明的半导体器件中的底级布线衬底中的第一层中导线分布的例子的平面图；
图8是表示图6说明的半导体器件中的底级布线衬底中的第二层中导线分布的例子的平面图；
图9是表示图6说明的半导体器件中的底级布线衬底中的第三层中导线分布的例子的平面图；
图10是表示图6说明的半导体器件中的底级布线衬底中的第四层中导线分布的例子的平面图；
图11是表示六层结构的半导体器件中的顶级布线衬底中导线分布的例子的平面图；
图12是表示六层结构的半导体器件中从底部起第五级的布线衬底中导线分布的例子的平面图；
图13是表示六层结构的半导体器件中从底部起第四级的布线衬底中导线分布的例子的平面图；
图14是表示六层结构的半导体器件中从底部起第三级的布线衬底中导线分布的例子的平面图；
图15是表示六层结构的半导体器件中从底部起第二级的布线衬底中导线分布的例子的平面图；
图16是表示按照本发明的第三实施例的半导体器件的结构例子的截面图；
图17是表示装配图16说明的半导体器件的下填密封法的例子的截面图；
图18是表示图17说明的下填密封法的部分透视图；
图19是表示装配图16说明的半导体器件的过程的例子的制造工艺流程图；
图20是表示利用图18说明的下填密封法的树脂扩散状态的例子的平面图；
图21是表示在使用按照第三实施例的一个变更的布线衬底的情况下，利用下填密封法的树脂扩散状态的平面图；
图22是表示在使用按照第三实施例的另一个变更的布线衬底的情况下，利用下填密封法的树脂扩散状态的平面图；
图23是表示在使用按照第三实施例的又一个变更的利用布线衬底的情况下，下填密封法的截面图；
图24是表示按照第三实施例的又一个变更的布线衬底的表面侧结构的平面图；
图25是表示图24说明的布线衬底的背表面侧结构的后视图；
图26是表示按照本发明的第四实施例的半导体器件的结构例子的截面图；
图27是表示装配图26说明的半导体器件的过程的例子的制造工艺流程图；
图28是表示按照本发明的第五实施例的半导体器件的结构例子的截面图；
图29是表示图28说明的半导体器件中的多层布线衬底的布线层中，倒装连接与引出导线之间连接状态的例子的放大部分截面图；
图30是表示结合在图28说明的半导体器件中的多层布线衬底的表面层中导线分布的例子的平面图；
图31是表示结合在图28说明的半导体器件中的多层布线衬底的第二层中导线分布的例子的平面图；
图32是表示结合在图28说明的半导体器件中的多层布线衬底的第三层中导线分布的例子的平面图；
图33是表示结合在图28说明的半导体器件中的多层布线衬底的第四层中导线分布的例子的平面图；
图34是表示结合在图28说明的半导体器件中的多层布线衬底的表面层中焊接区阵列的例子的平面图；
图35是表示图34说明的用于倒装连接的焊接区阵列的详细的放大平面图；
图36是表示图35说明的各焊接区的直径，以及还表示焊接区与通孔的连接状态的例子的放大部分透视图；
图37是表示图35说明的焊接区阵列中焊接区间距的各种例子的部分平面图；
图38是表示结合在图28说明的半导体器件中的半导体芯片的主表面上的焊盘阵列的例子的平面图；
图39是表示图38说明的半导体芯片与多层布线衬底之间的连接方法的例子的侧视图；
图40是表示第五实施例所用的多层布线衬底的表面层中焊接抗蚀剂中的孔形状的例子的放大部分平面图；
图41是表示图34说明的多层布线衬底中各布线层中导线分布规则的例子的平面图；
图42是表示一个衬底上的焊接区阵列的例子的平面图，作为与图34说明的第五实施例所用的多层布线衬底比较的一个比较例；
图43是表示结合在按照第五实施例的扇出型半导体器件中的多层布线衬底中各布线层中导线分布规则的例子的平面图；
图44是表示结合在按照第五实施例的扇入/扇出型半导体器件中的多层布线衬底中各布线层中导线分布规则的例子的平面图；
图45是表示按照本发明的第六实施例的半导体器件的结构例子的截面图；
图46是表示结合在图45说明的半导体器件中的多层布线衬底中各布线层中导线分布规则的例子的平面图；以及
图47是表示按照第六实施例的一个变更的半导体器件的结构的截面图。
具体实施方式
在以下实施例中，关于相同或相似部分，原则上除必要之处之外将省略其重复解释。
为了方便的原因所要求的，将按分开方式分成多个部分或实施例描述以下实施例，然而除非另有说明，它们并不是相互无关的，而是有关系的，以便一个是另一个的部分或全部的变更、细节的描述或辅助解释。
在以下实施例中，当提及元件数时(包括数、数值、数量和范围)，对所提及的数无限制，然而对所提及的数之上或之下的数字也将可行，除非另有说明，并且除基本明显地对所提及数字作出限制的情况外。
以下将参考附图详细描述本发明的实施例。在用于解释实施例的所有附图中，具有相同功能的部件用同样标号识别，并且将省略其重复解释。
(实施例1)
图1是表示按照本发明的第一实施例的半导体器件的结构例子的截面图，图2是表示将图1说明的半导体器件安装在一个安装衬底上的安装结构的例子的侧视图，图3是表示按照第一实施例的一个变更的半导体器件的结构的侧视图，图4是表示图3说明的半导体器件中一个存储芯片安装布线衬底上的焊接区阵列的例子的底视图，以及图5是表示图3说明的半导体器件中一个逻辑芯片安装布线衬底上的焊接区阵列的例子的底视图。
本第一实施例的半导体器件是一种层叠型封装38，其中将一个半导体芯片31与一个布线衬底倒装连接，并且层叠多个这样的结构。
更具体地，本第一实施例的半导体器件是一种模块产品，其中在一个包括与布线衬底倒装连接的半导体芯片31的第一封装结构32上，层叠外观上具有相同结构的一个或多个另外第一封装结构32。
图1所示的层叠封装38包括一个薄封装衬底(布线衬底)33，具有一个作为第一主表面的背表面33b和一个作为第二主表面的表面33a，一个半导体芯片31，与封装衬底33键合并且电连接，另外的封装衬底(另外的布线衬底)，按多级层叠在封装衬底33的背表面33b上，并且各通过多个焊接球(凸起电极)37与下面布线衬底电连接，另外的半导体芯片31，分别安装并且电连接在按多级层叠的另外的封装衬底33上，和多个作为外部端子的焊接球35，在底层中的封装衬底33的表面(第二主表面)33a上形成。安装在底部封装衬底33上的半导体芯片31小于安装在第二级和较高级上的另外的半导体芯片31。
因而，层叠型封装38包括总计四层封装结构，它们是布置在底层的第一封装结构32，和按三级层叠在底部第一封装结构上的相同结构的另外三个第一封装结构32。在这种情况下，安装在底部封装衬底33上的半导体芯片31小于安装在第二级和较高级封装衬底33上的另外的半导体芯片31。
各第一封装结构32包括一个封装衬底33，一个半导体芯片31，与封装衬底33的表面(第二主表面，下表面)33a倒装连接，多个作为凸起电极的金凸块31c，以连接在半导体芯片31与封装衬底33之间，一个密封部分36，不仅保护使用金凸块的倒装连接，而且减小芯片与衬底之间的热膨胀量的差，和多个作为外部端子的焊接球35，在封装衬底33上的半导体芯片31外面和周围形成。
封装衬底33的表面33a和半导体芯片31的主表面31a相互相对布置，并且通过金凸块31c相互电连接。此外，本倒装连接利用下填密封法用树脂来密封，并且在半导体芯片31外面和周围安排多个作为外部端子的焊接球35，因而构成一个扇出型层叠封装。
例如，封装衬底33是一种薄的两层布线结构，其中在衬底的外围上并排安排多个作为电极的焊接区33d，用于安装焊接球35和37。当附在焊接区33d上时，焊接球35和37按四边形状并排安排，以便围绕半导体芯片31的外面。
在接近封装衬底33的表面(第二主表面)33a的中心，形成一个向表面33a和背表面(第一主表面)33b敞开的通孔33c。在装配层叠型封装38时，以及在利用下填密封法密封倒装连接的时候，通过通孔33c注入树脂。
在第一实施例的层叠型封装38中的各封装结构32中，在如封装衬底33的安装芯片侧的相同侧的表面33a上，设置焊接球35和37。
因而，在层叠型封装38中，由于使个别第一封装结构32层叠，所以形成各第一封装结构32，以便半导体芯片32关于封装衬底33低于球35和37。
更具体地，在各第一封装结构32中，半导体芯片31的背表面31b离封装衬底33的高度低于从封装衬底33到各焊接球35和37的顶部的高度，由此能肯定地实现层叠，而不使半导体芯片31的背表面31b与上面或下面的第一封装结构32中的封装衬底33接触。
此外，由于焊接球35和37设置在如封装衬底33的半导体芯片31安装表面的相同表面上，所以有可能达到减小层叠结构的厚度。
也就是，在半导体芯片31与封装衬底33的表面33a倒装连接的情况下，将焊接球35和37安装在相同表面33a上，由此当另一个第一封装结构32层叠在第一封装结构32上时，将半导体芯片31布置在顶层的第一封装结构32中的封装衬底32的下侧上，以便半导体芯片31不从封装衬底33伸突出，因而使得有可能减小层叠型封装38的厚度。
倒装连接的半导体芯片31与封装衬底33之间的间隙例如为非常窄的30μm至50μm。作为用于倒装连接的凸起电极的金凸块31c例如是通过应用引线键合技术形成的短柱凸快。然而，由涂敷或焊接形成的凸块电极也将可行。
附在各第一封装结构32上的多个焊接球35和37包括作为层叠型封装38的外部端子的引脚，和用于与下面的另外的第一封装结构32连接的引脚。
在各第一封装结构32中，通过与焊接区33d连接的焊接膏34，实行与上面的另外的第一封装结构32的电连接。
在层叠型封装38中，安装在底层的封装衬底33上的半导体芯片31小于安装在上面的另外的封装衬底33上的另外的半导体芯片31。
也就是，在按多级(图1为四级)层叠的第一封装结构32中，安装在最低级的第一封装结构32上的半导体芯片31与另外的上面的半导体芯片31比较尺寸最小。
由于这样使得安装在最低级的第一封装结构32上的半导体芯片31尺寸相对小，所以有可能在作为外部端子的焊接球35与半导体芯片31的外围之间形成一个间隔。
也就是，如图2部分A所示，有可能在作为外部端子的各焊接球35与半导体芯片31之间形成长距离，并且在它们之间形成一个间隔。结果，即使在将层叠型封装38安装在安装衬底42上之后，在可靠性试验中由于热而引起弯曲应力施加于层叠型封装38上，弯曲应力也能在焊接球35与半导体芯片31之间的衬底间隔部分中被吸收和减轻。
结果，有可能提高层叠型封装38的安装可靠性。
其次，将在以下给出关于第一实施例的一个变更的描述。
与图1所示的层叠型封装38那样，按照图3所示的变更的层叠型封装(半导体器件)41是一种多个(三个)第一封装结构32的层叠结构，然而与图1的层叠型封装38不同在于，在各第一封装结构32中，将半导体芯片31安装在与封装衬底33的外部端子安装侧的相对侧。
也就是，在各第一封装结构32中，将半导体芯片31安装在作为封装衬底33的第一主表面的背表面33b(上表面)上，而将多个作为外部端子的焊接球35设置在位于背表面相对侧的作为第二主表面的表面33a(下表面)上。
按照本布置，在最低层的封装衬底33中，半导体芯片31不安装在作为下表面的表面33a上，因此能在表面33a上在与半导体芯片31的里面和外面分别对应的两个区域内，布置多个作为外部端子的焊接球35。
因而，层叠封装38能制成扇入/扇出型，并且因此有可能达到一种多引脚结构。图4表示在第二级和第三级封装衬底33各自的表面33a(下表面)上的焊接区阵列，其中用于安装焊接球37的焊接区33d仅安排在作为芯片的外面区域的周缘部分上。
另一方面，图5表示在最低层的封装衬底33的表面33a(下表面)上的焊接区阵列，其中在芯片的里面和外面区域都安排多个焊接区33d，用于安装作为外部端子的焊接球35。
安装在最底层的第一封装结构32上的半导体芯片31尺寸小于安装在上面的另外的第一封装结构32上的半导体芯片31。
按照这样结构，在层叠封装41具有一个存储芯片和一个逻辑芯片的情况下，存储芯片一般尺寸大于并且引脚数小于逻辑芯片。因此，通过将具有逻辑电路的半导体芯片31安装在最低层的第一封装结构的封装衬底32上，有可能保证外部端子(焊接球35)的要求数的引脚，而不增加封装尺寸。
因此，有可能达到一种高功能的层叠型封装41。
在图3所示的封装衬底33中，由于焊接球35也布置在最低层的封装衬底33上安装的半导体芯片31之下，所以难以减弱例如在封装之后在可靠性试验中由于热而产生的内部应力。在这样情况下，优选地采用一种结构，其中如图3所示，在构成上层封装结构32的封装衬底33上安装尺寸较大的存储芯片，并且在最低层封装衬底33与最低层半导体芯片31之间形成一个间隙。按照这种结构，有可能减弱从较大芯片尺寸的存储芯片产生的较大热应力，并且因此有可能改进对于封装之后由热而引起的内部应力的耐久性。
(第二实施例)
图6是表示按照本发明的第二实施例的半导体器件的结构例子的截面图，图7是表示图6说明的半导体器件中底级布线衬底中第一层中导线分布的例子的平面图，图8是表示图6说明的半导体器件中底级布线衬底中第二层中导线分布的例子的平面图，图9是表示图6说明的半导体器件中底级布线衬底中第三层中导线分布的例子的平面图，图10是表示图6说明的半导体器件中底级布线衬底中第四层中导线分布的例子的平面图，图11是表示六层结构的半导体器件中顶级布线衬底中导线分布的例子的平面图，图12是表示六层结构的半导体器件中从底部起第五级布线衬底中导线分布的例子的平面图，图13是表示六层结构的半导体器件中从底部起第四级布线衬底中导线分布的例子的平面图，图14是表示六层结构的半导体器件中从底部起第三级布线衬底中导线分布的例子的平面图，以及图15是表示六层结构的半导体器件中从底部起第二级布线衬底中导线分布的例子的平面图。
图6说明按照的本发明的第二实施例的半导体器件，与第一实施例的层叠型封装38那样，它是一个通过层叠多个半导体封装而构成的层叠型封装46。然而，与其中仅层叠多个第一封装结构32的第一实施例的层叠型封装38不同，将一个具有多层衬底(布线衬底)43的第二封装结构44布置为一个底部衬底，并且在其上层叠多级(本第二实施例为三级)的第一封装结构32。
因而，本第二实施例的层叠封装46具有一种总计四级封装的层叠结构。
最低层的第二封装结构44中的多层衬底(第一布线衬底)43比第二级和较高级第一封装结构32中的另外的封装衬底33(另外的布线衬底，或第二布线衬底)布线层数较大并且因此较厚。例如，在各第一封装结构32中的封装衬底33上的布线层是分别在衬底的表面和背表面上形成的两层，而第二封装结构44中的多层衬底43具有如图7至图10所示的这样四层布线结构。
同样在第二封装结构44中，第一级芯片(第一半导体芯片)47通过焊接凸块45与多层衬底43倒装连接，并且在多层衬底43上在接近第一级芯片47的中心形成一个通孔43c，以在装配中在倒装连接之后在下填密封步骤时，从作为多层衬底43的第二主表面的表面43a侧(倒装连接侧)相对的背表面(第一主表面)43b侧，通过通孔43c注入树脂。
如图6所示，在第二封装结构44中，在通过倒装连接安装的第一级芯片47外面和周围，按多行(例如三行)设置多个作为外部端子的焊接球35。焊接球35设置在如安装第一级芯片47侧的相同侧上。也就是，第二封装结构44是一个扇出型封装结构。
例如在布置在底级中结合的第二封装结构44的具有逻辑/ASIC的第一级芯片47，并且在层叠在第二封装结构44上的第一封装结构32中，通过金凸块31c将一个主要具有存储芯片的作为第二级半导体芯片的第二级芯片(另一个半导体芯片，或第二半导体芯片)48与封装衬底33倒装连接。
此外，在第三级的第一封装结构32中，通过金凸块31c将一个作为第三级半导体芯片的第三级芯片(另一个半导体芯片)49与封装衬底33倒装连接。类似地，在第四级的第一封装结构32中，通过金凸块31c将一个作为第四级或顶级半导体芯片的第四级芯片(另一个半导体芯片)50与封装衬底33倒装连接。
在本第二实施例的层叠型封装46中，第二级芯片48、第三级芯片49和第四级芯片50各设有一个存储电路。在第二级和更高级封装衬底33上形成的作为凸起电极的焊接球37为相同端子类型和布置，以便它们能在各级与上面级和下面的级连接。
此外，在第二封装结构44中，用于在第二级至第四级按相同布置电连接的焊接球37与作为外部端子的对应焊接球35之间，连接的连接导线43g(见图9)全部在底级多层衬底43上形成。
例如，在第二级和第三级的封装衬底33上，不形成将层叠型封装46中第四级的第一封装结构32上所形成的作为凸起电极的焊接球37与作为外部端子的焊接球35连接的导线，而是在从第四级的第一封装结构32至第一级多层衬底43的背表面43b的相关级中，通过焊接球37设置直接连接，并且在底级多层衬底43上形成连接导线43g。
在本第二实施例的层叠型封装46中，底级多层衬底43中的布线层数大于第二级和更高级封装衬底33各自中的布线层数，因而允许在底级多层衬底43上形成连接导线43g。因此，有可能利于第二级和更高级封装衬底33中的导线分布。
更具体地，在层叠型封装46中的第二级和更高级第一封装结构32的封装衬底33中，仅形成用于各封装(芯片)的导线(芯片与焊接球37之间的导线)，而不形成与作为外部端子的焊接球35连接的导线，与焊接球35连接的这些导线全部为在具有较大布线层数的底级中的第二封装结构44的多层衬底43上形成。
例如，在多层衬底43具有四层布线结构，并且第二级和更高级封装衬底33各有两个表面和背面布线层的情况下，将一个具有逻辑/ASIC的第一级芯片47结合在底级的第二封装结构44中，并且将一个存储芯片结合在第二级和更高级第一封装结构32各自中，由此在多层衬底43中，变得有可能将导线分布给四个布线层中的三层中的外部端子，并且剩余一层能用于另外导线分布。
当在存储芯片与逻辑芯片之间作比较时，一般地存储芯片比逻辑芯片尺寸大且引脚数小。而且关于电路布局，逻辑芯片比存储芯片复杂。也就是，在存储芯片情况下，地址和数据相互清楚地分开，以便有可能容易地分布导线，而逻辑芯片引脚数大且电路布局复杂。
因此，在本第二实施例的层叠型封装46中，在具有较大布线层数的底部多层衬底43上安装具有较大引脚数的逻辑芯片，并且在第二级和更高级封装衬底33各自上，安装具有较小引脚数的存储芯片，由此将第二级和更高级封装衬底33的连接导线(43g)抽出到底部多层衬底43，并且在多层衬底43的布线层中制成分布给作为外部端子的焊接球35的连接导线。
结果，在第二级和更高级封装衬底33中，能容易实现导线分布，而且在底部多层衬底43中，能在上述四个布线层中的三层中实现对外部端子的导线分布，并且剩余一层能用于另外导线分布。
例如，剩余一层可以用于安装另一个半导体元件、一个无源元件或一个插座，以及用于其布线时导线分布，或可以用作安装层叠型封装46的衬底的安装衬底(见图2)上布线的一部分，以在外部端子至外部端子之间设置连接。
因而，在本第二实施例的层叠型封装46中，使其上安装的具有逻辑/ASIC芯片的衬底比存储芯片安装衬底布线层数较大，由此导线分布变得较容易，并且因此有可能使导线不用于分布给外部端子。
因此，布线层中布线的一部分能在其安装状态下用于另一个半导体元件、一个无源元件或一个插座的导线分布。
结果，有可能达到一种半导体器件的高密度封装(层叠型封装46)。
而且，由于变得有可能安装另一个半导体元件、一个无源元件或一个插座，所以能以低成本实现一种高功能半导体器件(层叠型封装46)。
此外，由于在层叠型封装46中使用具有四个布线层的多层衬底43，并且在多层衬底43上层叠另外的第一封装结构32，所以有可能防止层叠型封装46的翘曲，并且因此有可能改进用户侧的衬底封装特性。
图7至图10表示多层衬底43的布线层中导线分布的例子，其中图7表示从底部起第一层中的导线分布，图8表示从底部起第二层中的导线分布，图9表示从底部起第三层中的导线分布，以及图10表示从底部起第四层中的导线分布。
在图7所示的第一布线层中，为了通过焊接凸块45与第一级芯片47倒装连接，以及为了与作为层叠型封装46的外部端子的焊接球35连接，在中心区域按点阵格状安排多个作为电极的内焊接区43d，以用于倒装连接，并且在周围区域按三行安排多个作为电极的外焊接区43e，以与焊接球35连接。
关于图7至图10所示的内焊接区43d、外焊接区43e和通孔43h的连接，黑电极表示单独用于存储的电极，白电极表示单独用于逻辑的电极，而阴影线电极表示共电极，例如电源/GND。
在图7所示的第一布线层中，形成多个引出导线43f，以连接在用于倒装连接的内焊接区43d的外面两行和连接到焊接球35的外焊接区43e之间。在第一布线层中形成的引出导线43f主要用于逻辑的引出导线，并且还形成用于共电极例如电源/GND的引出导线43f，然而其数目小。
在图8所示的第二布线层中，形成多个通孔43h，并且通过引出导线43f分别将用于逻辑和倒装连接的内焊接区43d，和用于逻辑和外焊接区连接的通孔43h，以及用于共电极和倒装连接的内焊接区43d，和用于共电极和外焊接区连接的通孔43h连接在一起。
在图9所示的第三布线层中，形成多个通孔43h，并且通过引出导线43f分别将用于逻辑和倒装连接的内焊接区43d，和用于逻辑和外焊接区连接的通孔，以及用于共电极和倒装连接的内焊接区43d，和用于共电极和外焊接区连接的通孔43h连接在一起，此外，通过连接导线43g将用于存储器(黑)的通孔43h连接在一起，并且通过连接导线43g将用于电源/GND(阴影线)的通孔43h连接在一起。
在图10所示的第四布线层中，形成用于与焊接球37连接的多个外焊接区43e，在布线层的周围区域并排安排的外焊接区43e，以及多个通孔43h。外焊接区43e和通孔43h通过连接导线43g连接在一起。此外，通过引出导线43f将用于倒装连接的内焊接区43d和外焊接区43e连接在一起。在第四布线层中不形成用于逻辑的导线。
其次，现在将关于图11至图15所示的布线给出以下描述。
图11至图15表示在一种六层封装结构的层叠型封装46中封装衬底33的布线层中的导线分布，这种层叠型封装46具有结合在从底部起第二级和更高级芯片中多种类型的存储电路。
图11表示第六级或顶级封装衬底33中的布线，和安装在该衬底上的一个第六级芯片(另一个半导体芯片)52。例如，在第六级芯片52中结合一个闪存电路。如该图所示，在这个布线层中，形成连接导线54，以连接在第六级芯片52上作为表面电极的焊盘53与对应焊接区33d之间。在图11至图15所示的焊接区33d中，黑电极表示5芯片共引脚，而白电极表示单独用于芯片的引脚。
图12表示从底部起第五级封装衬底33中的布线，和安装在该衬底上的第五级芯片(另一个半导体芯片)51。例如，在第五级芯片51中结合一个闪存电路。如图12所示，在这个布线层中，形成连接导线54，以连接在第五级芯片51上作为表面电极的焊盘53与对应焊接区33d之间。
图13表示从底部起第四级封装衬底33中的布线，和安装在该衬底上的一个第四级芯片(另一个半导体芯片)50。例如，在第四级芯片50中结合另一个闪存电路。如图13所示，在这个布线层中，形成连接导线54，以连接在第四级芯片50上作为表面电极的焊盘53与对应焊接区33d之间。
图14表示从底部起第三级封装衬底33中的布线，和安装在该衬底上的一个第三级芯片(另一个半导体芯片)49。例如，在第三级芯片49中结合一个SRAM(静态随机存取存储器)电路。如图14所示，在这个布线层中，形成连接导线54，以连接在第三级芯片49上作为表面电极的焊盘53与对应焊接区33d之间。
图15表示从底部起第二级封装衬底33中的布线，和安装在该衬底上的一个第二级芯片(另一个半导体芯片)48。例如，在第二级芯片48中结合一个伪SRAM(伪静态随机存取存储器)电路。如图15所示，在这个布线层中，形成连接导线54，以连接在第二级芯片48上作为表面电极的焊盘53与对应焊接区33d之间。
如图11至图15所示，在第二实施例的层叠型封装46中，有可能使第二级和更高级封装衬底33中的导线分布变得容易。
优选地在第二级和更高级封装衬底33各自上安装一个具有存储电路的芯片。在这种情况下，任选地存储电路数为一个或多个。
(第三实施例)
图16是表示按照本发明的第三实施例的半导体器件的结构例子的截面图，图17是表示在装配图16说明的半导体器件时的下填密封法的例子的截面图，图18是表示图17说明的下填密封法的部分透视图，图19是表示装配图16说明的半导体器件的过程的例子的制造工艺流程图，图20是表示利用图18说明的下填密封法的树脂扩散状态的例子的平面图，图21是表示在使用按照第三实施例的一个变更的布线衬底的情况下，利用下填密封法的树脂扩散状态的平面图，图22是表示在使用按照第三实施例的另一个变更的布线衬底的情况下，利用下填密封法的树脂扩散状态的平面图，图23是表示在使用按照第三实施例的又一个变更的布线衬底的情况下，下填密封法的截面图，图24是表示按照第三实施例的又一个变更的布线衬底的表面侧结构的平面图，以及图25是表示图24说明的布线衬底的背表面侧结构的后视图。
本第三实施例的半导体器件是一种层叠型封装10，其中将一个半导体芯片1与一个布线衬底倒装连接，并且层叠多个这样结构。
更具体地，本第三实施例的半导体器件是一个层叠结构的模块产品，其中在一个第一封装结构2上，它包括一个与一个布线衬底倒装连接的半导体芯片1，层叠有一个或多个相同结构的另外第一封装结构2。
现在将给出关于图16所示的层叠型封装10的详细结构的描述。层叠型封装10是一种总计四级的封装结构，它包括一个布置在最低级的第一封装结构2，和三个按三级层叠其上的另外的第一封装结构2。
首先将描述第一封装结构2的构造。第一封装结构2包括一个作为薄布线衬底的封装衬底3，一个通过倒装连接安装在封装衬底3的表面3a上的半导体芯片1，多个作为凸起电极的金凸块1c，以连接在半导体芯片1与封装衬底3之间，一个密封部分6，以保护使用金凸块1c的倒装连接，并且减弱芯片与衬底之间的热膨胀量的差，和多个作为外部端子的焊接球8，安排在封装衬底3上半导体芯片1外面和周围。
因而，所讨论的封装结构是一种扇出型封装结构，其中封装衬底3的表面3a和半导体芯片1的主表面1a相互相对，并且通过金凸块1c相互电连接，此外，倒装连接利用下填密封法用树脂密封，并且在半导体芯片1外面和周围安排多个作为外部端子的焊接球8。
例如，封装衬底3是一种很薄的两层布线衬底，其中在衬底的外围区域并排安排多个作为电极的焊接区3d，以安装焊接球8，并且按四边形式并排安排多个焊接球8，以便当将焊接球8附在焊接区3d上时围绕半导体芯片1的外面。在这种情况下，将多个焊接球8各布置在半导体芯片1附近，以达到减小层叠型封装10的尺寸。
在表面3a的芯片安装区3h的接近中心处，形成向封装衬底3的表面3a和背表面3b两者敞开的通孔3c。在作为半导体器件装配层叠型封装10的时候，在利用下填密封法使倒装连接密封时，从封装衬底3的背表面3b侧向通孔3c中注入密封树脂12，以便送在半导体芯片1与封装衬底3之间，如图17所示。
因此，如图18和图20所示，在封装衬底3中，优选地在芯片的中心部分，在包括半导体芯片1的主表面1a上两条对角线的交叉点所对应的位置，形成通孔3c，由此使密封树脂12在通过通孔3c注入时能几乎均匀地分散，以便密封树脂12的扩散方向7(见图20)覆盖整个圆周(360°)。另外，密封树脂12能以几乎相等量送给，并且在整个圆周扩散。
而且，由于在层叠型封装10中层叠个别半导体器件结构，所以各第一封装结构2中的半导体芯片1关于封装衬底3比焊接球8形成得较低。
换句话说，在各半导体器件结构中，半导体芯片1的背表面1b离封装衬底3的高度低于从封装衬底3直到各焊接球8的顶部的高度，由此在层叠半导体器件结构的时候，能确定地在半导体芯片1的背表面1b不与上面或下面半导体器件结构的封装衬底3接触下，使结构层叠。
在层叠型封装10中，为了达到减小层叠结构的厚度，在封装衬底3上如半导体芯片1安装侧的相同侧上设置焊接球8。
也就是，在半导体芯片1与封装衬底3的表面3a倒装连接的情况下，焊接球8安装在相同表面3a上。通过这样做，当另一个第一封装结构2层叠在该第一封装结构2上时，半导体芯片1布置在上面另一个第一封装结构2中封装衬底3的下侧，也就是，半导体芯片1不在封装衬底3上突出，以便有可能减小层叠型封装10的厚度。
而且，在本第三实施例的层叠型封装10中，具有抛光背表面1b的半导体芯片1在各半导体器件结构中与封装衬底倒装连接，由此能减小层叠型封装10的厚度。例如，使其背表面1b侧抛光的半导体芯片1的厚度大约为90μm。
倒装连接半导体芯片1与封装衬底3之间的间隔例如大约为30μm至50μm，这个间隔非常窄。用于倒装连接的作为凸起电极的金凸块1c例如是通过应用引线键合技术形成的短柱凸块。然而，它们可以是用涂敷或焊接形成的凸块电极。
附在各第一封装结构2上的多个焊接球8包括在层叠型封装10中作为外部端子的引脚，和与下面另一个第一封装衬底2连接的引脚。
其次，参考图19的制造工艺流程图，将在以下关于制造本第三实施例的层叠型封装10的方法给出描述。
首先，提供一个作为布线衬底的封装衬底3，它在接近芯片安装区3h的中心形成一个通孔3c(见图4)。另一方面，提供一个半导体芯片1，其中将用于倒装连接的作为凸起电极的金凸块1c附在作为芯片主表面1a的表面电极的焊盘1d上(见图17)。
凸起电极可以是用涂敷或焊接形成的凸块电极。
其后，执行图19中步骤S1所示的芯片安装。更具体地，将封装衬底3的表面3a和半导体芯片1的主表面1a相互相对布置，并且在这种状态下执行热压键合，以通过Au(金)-Au(金)连接或Au(金)-Sn(锡)连接实行倒装连接。然而，在凸起电极是用焊接形成的凸块电极的情况下，用回流执行倒装连接。
其后，在步骤S2，利用下填树脂执行密封。
更具体地，如图17和图18所示，使用一个管嘴5将下填密封树脂12从封装衬底3的背表面3b侧逐滴注入通孔3c中，以将密封树脂12送在半导体芯片1a与封装衬底3之间。
这样将密封树脂12从封装衬底3的背表面3b侧注入在接近衬底的芯片安装区3h的中心形成的通孔3c，以将树脂送在半导体芯片1与封装衬底3之间。因而，由于密封树脂12是从接近芯片1的中心部分灌注到芯片与封装衬底3之间的空间，所以有可能防止密封树脂12粘附在封装衬底3上芯片外面形成的焊接区3d上。因此，有可能改进半导体器件(层叠型封装10)的质量。
此外，由于密封树脂12从封装衬底3的背表面3b注入，所以不担心密封树脂会慢慢流动到半导体芯片1的背表面1b上，并且能在该第一封装结构2上层叠另一个第一封装结构2。
特别地，在通过焊接球8层叠封装衬底3的情况下，为了减小半导体器件的尺寸，防止密封树脂12的慢慢流动非常重要。在考虑密封树脂12会慢慢流动到半导体芯片1的背表面1b的可能性下设计半导体器件的情况下，有必要做出设计，以便与半导体芯片1的原始厚度比较，相邻封装衬底之间的间隔足够。增加各焊接球8的高度对扩大相邻封装衬底3之间的间隔是必需的。然而，焊接球8在它们形成或连接的时候溶化，因此为了增加它们的高度，还必须与此成比例地增加它们的直径。
在焊接球8如本第三实施例的半导体器件那样安排在半导体芯片1周围的情况下，增加各焊接球8的直径直接导致增加半导体器件的尺寸。关于这一点，如本发明那样，通过从封装衬底3的背表面3b注入密封树脂12，以防止密封树脂慢慢流动到半导体芯片1的背表面1b上，有可能使相邻封装衬底3之间的间隔设置得窄，并且因此有可能达到减小焊接球8的尺寸。
此外，由于密封树脂12从接近芯片的中心注入，所以密封树脂能从芯片中心向外扩散，并且与其中密封树脂从芯片的侧面注入的常规方法比较，有可能减少由于树脂的堆积现象而引起的空隙的形成。因此，有可能改进层叠型封装10的可靠性。
在树脂密封步骤结束之后，在步骤S3供给焊接膏。
在步骤S3，为了与上面第一封装结构2中的焊接球8连接，将焊接膏4应用于封装衬底3的背表面3b上的焊接区3d。关于焊接膏4，例如使用无Pb焊接。
随后，在步骤S4供给焊接球。在这个步骤，在安排在封装衬底3上的半导体芯片1外面和周围的多个焊接区3d上，设置作为外部端子的焊接球8。
更具体地，在如封装衬底3的芯片安装表面的相同表面3a上形成的焊接区3d上，安排焊接球8，并且通过回流固定在焊接区3d上。这样，在半导体封装3中，焊接球8安排在如芯片安装侧的相同侧，并且因此有可能达到减小第一封装结构2的厚度。关于焊接膏4，例如使用无Pb焊接。
其后，在步骤S5执行切成个别块和分类。在本步骤，通过切成个别块形成第一封装结构2，并且通过分类获得良好质量的多个第一封装结构。
然后，在步骤S6执行层叠。在本步骤中，将一个第一封装结构2布置在底级，并且将另外第一封装结构2按多级层叠在其上。另外第一封装结构2与底级的第一封装结构2结构上完全相同。
首先，在底级第一封装结构2中，在与封装衬底3的设有焊接球8的表面(表面3a)相对的表面(背表面3b)上，层叠如底级第一封装结构2相同结构的另一个第一封装结构2。
在这种情况下，当底级中第一封装结构2的封装衬底3上的焊接区和上面另一个第一封装结构2中的焊接球8相互对准的时候，执行层叠。
随后，在另一个第一封装结构上层叠又一个第一封装结构2。这种层叠操作重复多次。
其后，使第二级和更高级第一封装结构2中的焊接球8和下面第一封装结构2的封装衬底上的焊接区3d相互电连接。焊接区3d与焊接球8之间的连接通过回流实行。
这样完成本第三实施例的层叠型封装10的装配。
现在将给出第三实施例的变更的描述。
在图20所示的封装结构中，如上所述在接近封装衬底3的中心形成一个圆形通孔3c。在正方形半导体芯片1的情况下，圆形通孔3c更有效地适用。也就是，由于从通孔3c到芯片的四边的距离相等，所以树脂通过逐滴注入从中心部分各向同性地扩散。
结果，有可能减少由于树脂的堆积现象而形成的空隙；另外，与从芯片的侧面应用树脂比较，有可能缩短树脂注入时间。而且，通过尽可能扩大通孔3c的直径，能进一步缩短注入密封树脂21所需的时间。
另一方面，在图21所示的变更中，形成通孔3c，以便其开口部分的形状符合半导体芯片1的主表面1a的轮廓形状。也就是，在半导体芯片1为矩形形状的情况下，也使通孔3c制成矩形，以便像图20所示形状那样，从通孔到芯片的四边的距离成为相等。通过这样做，有可能减少由于树脂的堆积现象而形成的空隙，并且缩短注入树脂所需的时间。
在图22所示的变更中，形成通孔3c，以便其开口部分的形状是交叉形状。同样应用这种形状，有可能缩短树脂注入时间。
按照图23所示的变更，提供一个采用薄膜带衬底9作为布线衬底的封装。即使使用形成有通孔9a的带衬底9的结构，也能获得如上相同效果。
在图24和图25所示的变更中，封装衬底3在其表面3a上具有一个平坦部分3g，它具有与半导体芯片1的尺寸对应的尺寸，并且其中不形成导线3e。此外，一个其上安装半导体芯片1的芯片安装区3h包括平坦部分3g，并且在平坦部分3g中形成通孔3c。图24表示表面3a侧，以及图25表示背表面3b侧。
也就是，表面3a上芯片安装区3h的大部分被平坦部分3g占据，其中不形成布线3e和通孔3f。导线3e通过通孔3f在背表面3b上形成。
使用上述封装衬底3装配第一封装结构2。
首先，在芯片安装步骤，将封装衬底3的表面3a上的芯片安装区3h中的平坦部分3g和半导体芯片1的主表面1a相互相对地定位，其后通过金凸块1c使半导体芯片1与芯片安装区3h倒装连接。
在随后密封步骤中，将密封树脂12通过通孔3c从封装衬底3的背表面3b侧注入，并且允许沿封装衬底3的表面3a的平坦部分3g流动，以便填满半导体芯片1与封装衬底3之间。
因而，将表面3a上用于封装衬底3的倒装连接的芯片安装区3h的较大部分形成为平坦部分3g，也就是，不存在对密封树脂12的流动的阻碍，以便有可能减少空隙的形成，并且因此有可能改进层叠型封装10的可靠性。
同样在表面3a的芯片安装区3h中形成布线3e的情况下，如果使相邻导线之间的间距例如比半导体芯片1上相邻焊盘1d(见图17)之间的间距足够大，则有可能减少对密封树脂12的流动的阻碍，并且从而减少空隙的形成。
也就是，通过将布线衬底上相邻导线3e之间的间距足够加宽到这样程度，以便不阻碍密封树脂12的流动，则有可能减少空隙的形成。在难以足够加宽相邻导线3e之间的间距的情况下，可以按照布线规则使间距尽可能窄，允许小到不致引起缺陷的空隙的形成。
(第四实施例)
图26是表示按照本发明的第四实施例的半导体器件的结构例子的截面图，以及图27是表示装配图26说明的半导体器件的过程的例子的制造工艺流程图。
在本第四实施例中，将给出层叠型BGA(球网格阵列)11的描述。关于BGA衬底，例如使用一个四层布线结构的多层衬底(布线衬底)13，使用该多层衬底13装配一个作为第二半导体器件的第二封装14，并且在第二封装结构14上按多级(本实施例为三级)层叠第一封装结构2，作为第三实施例所述的层叠型封装10的组成结构。因而，本第四实施例的半导体器件是一种包括总计四层封装结构的层叠型BGA 11。
半导体芯片1也与第二封装结构14倒装连接，并且在装配工作时在倒装连接之后的下填树脂密封步骤中，在多层衬底13上接近半导体芯片1的中心形成一个通孔13c，以通过通孔13c从与多层衬底13的表面13a(倒装连接侧)相对的背表面13b侧注入密封树脂12(见图18)。
如图26所示，在第二封装结构14中，在通过倒装连接安装的半导体芯片1的外面和周围，按多行(例如三行)安排多个作为外部端子的焊接球8。焊接球8设置在如安装半导体芯片1侧的相同侧。也就是，第二封装结构14是一种扇出型封装结构。
布置在底级的第二封装结构14中所结合的半导体芯片1例如是一个具有逻辑电路的半导体芯片，而层叠在其上的各第一封装结构2中结合的半导体芯片1例如是一个具有存储电路的半导体芯片。
其次，参考图17的制造工艺流程图，将给出制造本第四实施例的BGA的方法的描述。
关于怎样装配第二封装结构14上层叠的第一封装结构2，如第三实施例所述的相同，并且因此这里将省略其重复解释。
首先，提供一个作为布线衬底的多层衬底13，它具有一个在接近安装半导体芯片1的区域的中心形成的通孔13c。另一方面，提供一个半导体芯片1，它具有作为电极的焊盘1d(见图17)，在芯片的主表面1a上形成。
随后，在图27所示的步骤S11执行芯片安装操作。在这个步骤，通过焊接凸块15使多层衬底13的表面13a和半导体芯片1的主表面13a相互相对布置，然后在这种状态下通过回流使芯片倒装连接在衬底上。
其后，在步骤S12供给焊接球。在这个步骤，通过回流在多层衬底13上半导体芯片1外面和周围安装多个作为外部端子的焊接球8。
在这种情况下，在作为多层衬底13的芯片安装表面的相同表面13a上安排焊接球8，并且通过回流固定。结果，在多层衬底13上，在如半导体芯片1的安装侧的相同侧安排焊接球8，由此有可能减小第二封装结构14的厚度。为了固定焊接球，例如使用无Pb的焊接膏4。
然后，在步骤S13，用下填树脂执行密封。
在这个步骤，同样在本第四实施例的半导体器件制造方法中，将下填密封树脂12(见图17)从多层衬底13的背表面13b侧逐滴注入通孔13中，并且送在半导体芯片1与多层衬底13之间。
这样将密封树脂12从多层衬底13的背表面13b侧注入接近半导体芯片1的中心部分，并且送到芯片与衬底之间，由此如第三实施例的情况那样，能防止填充树脂12粘附在多层衬底13上的芯片外面安排的焊接球8上，并且因此有可能改进BGA 11的质量。
而且，由于密封树脂12从多层衬底13的背表面13b侧注入，所以树脂不会慢慢流动到半导体芯片1的背表面1b上，并且有可能防止芯片1从焊接球8突出。结果，有可能防止在封装BGA 11的时候出现的任何不便。
此外，由于密封树脂12从接近芯片的中心部分注入，所以树脂能从芯片的中心部分向外扩散，并且与其中从芯片的侧面注入树脂的常规方法比较，有可能减少由于树脂的堆积现象而引起的空隙的形成。因此，有可能改进BGA 11的可靠性。
在密封步骤之后，跟随步骤S14中的切成单独块并且分类。在这个步骤，通过切成个别块形成第二封装结构14，通过分类从这些个别块中获得良好质量的多个第二封装结构14。
其后，在步骤S15供给焊接膏。
在这个步骤，为了将第一封装结构2层叠并且电连接在以上形成的各第二封装结构14上，对多层衬底13的背表面13b上的预定端子应用焊接膏4。关于焊接膏4，例如使用无Pb焊接。
随后，在步骤S 16执行层叠。在这个步骤，将第二封装结构14布置在底级，并且在其上按多级(本实施例为三级)层叠第三实施例所述的第一封装结构2。
更具体地，在第二封装结构14上按多级层叠第一封装2，同时相互对准。
其后，在第一封装结构2之间形成焊接球8的电连接。
这样完成图4所示的本第四实施例的层叠型BGA 11的装配。
(第五实施例)
图28是表示按照本发明的第五实施例的半导体器件的结构例子的截面图，图29是表示在图28说明的半导体器件中多层布线衬底的布线层中，倒装连接与引出导线之间的连接状态的例子的放大部分截面图，图30是表示结合在图28说明的半导体器件中的多层布线衬底的表面层中导线分布的例子的平面图，图31是表示结合在图28说明的半导体器件中的多层布线衬底的第二层中导线分布的例子的平面图，图32是表示结合在图28说明的半导体器件中的多层布线衬底的第三层中导线分布的例子的平面图，图33是表示结合在图28说明的半导体器件中的多层布线衬底的第四层中导线分布的例子的平面图，图34是表示结合在图28说明的半导体器件中的多层衬底的表面层中焊接区阵列的例子的平面图，图35是表示图34说明的倒装连接的焊接区阵列的详细的放大平面图，图36是表示图35说明的各焊接区的直径，并且还表示焊接区与通孔的连接状态的例子的放大部分透视图，图37是表示图35说明的焊接区阵列中焊接区间距的多种例子的部分平面图，图38是表示结合在图28说明的半导体器件中的半导体芯片的主表面上焊盘阵列的例子的平面图，图39是表示将图38说明的半导体芯片与多层布线衬底连接的方法的例子的侧视图，图40是表示第五实施例所用的多层布线衬底的表面层中焊接抗蚀剂中孔形状的例子的放大部分平面图，图41是表示图34说明的多层布线衬底中各布线层中导线分布规则的例子的平面图，图42是表示衬底上焊接区阵列的例子的平面图，作为与图34说明的第五实施例所用的多层布线衬底比较的一个比较例子，图43是表示结合在按照第五实施例的扇出型半导体器件中的多层布线衬底中，各布线层中导线分布规则的例子的平面图，以及图44是表示结合在按照第五实施例的扇入/扇出型半导体器件中的多层布线衬底中，各布线层中导线分布规则的例子的平面图。
图28说明的本第五实施例的半导体器件是一个BGA(球网格阵列)，其中半导体芯片21与多层布线衬底23倒装连接。
如图29所示，在半导体芯片21的主表面21a上接点阵形格状形成多个作为表面电极的焊盘21b，并且在焊盘21b上形成用于倒装连接的作为凸起电极的金凸块21c。
安装在本第五实施例的BGA 22中的半导体芯片21为小尺寸，并且具有相对大量的引脚。例如，它是一个具有逻辑/ASIC的半导体芯片。
芯片上的焊盘以窄间距安排。在外围布置中，其中在半导体芯片2的主表面21a的外围区域中安排焊盘21b，如果除焊盘间距变窄外还增加引脚数，则允许倒装连接的焊盘间距遇到限制，并且变得不可能实行倒装连接。鉴于这点，为了允许倒装连接，将芯片上的焊盘从外围布置重新安排成如图38所示的阵列形状(点阵形状)，以给予允许倒装连接的间距。
因此，为了减小成本，本第五实施例的BGA 22采用一种通过减去法制造的多层布线衬底23，并且具有一种结构，其中通过倒装连接将半导体芯片21安装在衬底上。因而，在考虑符合减去法的基本设计规则下，在BGA 22中结合具有高效导线分布的多层布线衬底23。
现在将给出图28所示的BGA的结构的描述。BGA 22包括一个具有多个布线层的多层布线衬底23，各设有多个焊接区23d，一个半导体芯片21，与多层布线衬底23的表面层23a上按点阵形状安排的焊接区23d倒装连接，多个作为凸起电极的金凸块21c，布置在多层布线衬底23与半导体芯片21之间，多个作为外部端子的焊接球24，与半导体芯片21电连接，并且按环形设置在多层布线衬底23上，和一个密封部件25，布置在多层布线衬底23与半导体芯片21之间，并且在作为倒装连接的金凸块21c周围，密封部件25利用下填密封法形成。
按照下填密封法，通过在多层布线衬底23中形成的通孔23c，从多层布线衬底23的背表面23b侧注入密封树脂，由此形成密封部件25。
而且，在BGA 22中，在多层布线衬底23上与芯片安装侧相对的侧，按多行并且按环形安排多个作为外部端子的焊接球24。也就是，在多层布线衬底23的背表面23b上设置多个焊接球24。
在这种情况下，所有多个焊接球8安排在半导体芯片21外面和周围。这样的BGA 22称为扇出型BGA 22。
如图30所示，多层布线衬底23在其布线层各自中设有引出导线23e，以在用于倒装连接的焊接区23d与用于焊接球连接的焊接区23d之间电连接。此外，如图41所示，多层布线衬底23在其多个布线层的任何一个中设有第一焊接区行23g，以使引出导线23e经过用于倒装连接的相邻焊接区23d之间，和第二焊接区行23h，以使引出导线23e不经过用于倒装连接的焊接区23d之间。形成第一焊接区行23g和第二焊接区行23h，以便第一焊接区行23g中相邻焊接区23d之间的间距大于第二焊接区行23h中相邻焊接区23d之间的间距(例如，图35中间距b＞间距c)。
也就是，如图35所示，以不同间距安排用于倒装连接的多个焊接区23d，使它们在结合在本第五实施例的BGA 22中的多层布线衬底23的表面层23a上形成。
此外，关于多层布线衬底23的表面层23a上安排的用于倒装连接的多个焊接区23d，如图36通过通孔23f与内层(第二层、第三层和第四层)的引出导线23e连接的各焊接区23d的直径(B)，大于与表面层23a(第一层)上安排的引出导线23e直接连接的各焊接区23d的直径(A)。
例如，(B)＝250μm，(A)＝200μm，两者关系为(B)＞(A)。
与各内层的引出导线23e连接的相邻通孔23f之间的间距(d)例如为(d)＝300μm。此外，安排在表面层23a上的各引出导线23e的线宽(P)和相邻导线23e之间的间隔(Q)例如为(P)＝40μm和(Q)＝40μm。
因而，在本第五实施例中在多层布线衬底23的表面层23a上形成的用于倒装连接的多个焊接区23d按不同间距安排，并且具有多个直径。
现在关于从图29至图33所示的多层布线衬底23中各布线层中用于倒装连接的焊接区23d，直到用于焊接球连接的焊接区23d抽出导线的方式给出以下描述。
在如图29所示具有四个布线层的这样的多层布线衬底23中，优选地在多层布线衬底23的表面层23a中用于倒装连接的点阵状安排的焊接区23d，与各布线层中引出导线23e之间的连接，以每两行的用于倒装连接的点阵状安排的焊接区23d制成。
也就是，如图30所示，在第一层(表面层23a)中，将用于倒装连接的点阵状安排的焊接区23d中位于外面两行的焊接区23d和引出导线23e连接在一起，然后将引出导线23e连接到用于焊接球连接的预定焊接区23d。
随后，如图31所示，在第二层中，将用于倒装连接的点阵状安排的焊接区23d中从外面起位于第三行和第四行中的焊接区23d和引出导线23e连接在一起，然后将引出导线23e连接到用于焊接球连接的预定焊接区23d。
此外，如图32所示，在第三层中，将用于倒装连接的点阵状安排的焊接区23d中从外面起位于第五行和第六行中的焊接区23d和引出导线23e连接在一起，然后将引出导线23e连接到用于焊接球连接的预定焊接区23d。
最后，如图33所示，在第四层中，将用于倒装连接的点阵状安排的焊接区23d中位于里面两行的焊接区23d的一部分和引出导线23e连接在一起，然后将引出导线23e连接到用于焊接连接的焊接区23d。
然而，在各布线层中，不与引出导线23e连接的非接触焊接区23d包括在用于焊接球连接的焊接区23d中。
因而，在多层布线衬底23中，在按照布线层数的用于倒装连接的点阵状安排的焊接区23d中，按多行例如两行执行各布线层中用于倒装连接的点阵状安排的焊接区23d与引出导线23e之间的连接，由此能有效地分布导线。
其次，在采用通过减去法制造的多层布线衬底23的情况下，考虑符合衬底设计规则，给出以下关于焊接区间距、焊接区直径和导线分布的描述。
图34表示在多层布线衬底23的表面层23a中，用于倒装连接的焊接区23d和用于焊接球连接的焊接区23d的阵列，以及图35以较大比例仅表示用于倒装连接的焊接区23d的阵列。焊接球24与衬底的背表面23b上用于焊接球连接的焊接区23d连接。
如图35所示，在本第五实施例的BGA 22中，在采用通过减去法制造的多层布线衬底23的情况下，考虑符合衬底设计规则，将多层布线衬底23上用于倒装连接的焊接区23d的数设定为最大数。
也就是，设定多个焊接区直径和多个焊接区-焊接区间距。
首先，如图36所示，关于焊接区直径，有两个焊接区直径，其中一个是通过通孔23f与内层(第二层、第三层和第四层)中的引出导线23e连接的焊接区23d，而其中另一个是与布置在表面层23a(第一层)的引出导线23e直接连接的焊接区23d。通过通孔23f与内层引出导线23e连接的各焊接区23d的直径(B)大于与表面层23a上引出导线23e直接连接的焊接区23d的直径(A)。例如，(B)＝250μm，(A)＝200μm，并且(B)＞(A)。
在用于倒装连接的点阵列状安排的焊接区23d中的外面两行，安排与表面层23a上引出导线23e直接连接的较小直径的焊接区23d。也就是，如图35所示，在用于倒装连接的点阵状焊接区23d中，外面两行全部包括较小直径的焊接区23d。
关于焊接区-焊接区间距，在图35所示例子中，在(a)、(b)、(c)、(d)、(e)、(f)、(g)、(h)、(i)、(j)和(k)十一个位置，设定总计八个间距，包括图中垂直间距和横向间距。在与各布线层连接的两行中，外行包括以允许经过一条导线的间距(b)安排的焊接区23d，而内行包括能够以最小间距(c)安排的焊接区23d。因而，内行的焊接区比外行的焊接区以较窄间距安排。
由于与内层的引出导线23e连接的各焊接区23d的直径(B)大于与表面层23a上的引出导线23e直接连接的焊接区23d的直径(A)，所以外面两行(a)的焊接区能比里面行(b)焊接区以较窄间距安排。
此外，相邻行之间的间隔能设定在允许焊接区23d布置的最小间距(d)。
这样确定间距(a)、(b)、(c)和(d)。此外，在接近焊接区行的中心，安排焊接区23d，以便它们的位置位于中心线，或关于中心线对称，以确定间距(e)、(f)、(g)、(h)、(i)、(j)和(k)。
例如，如图37所示，在具有6mm×6mm尺寸的半导体芯片21的情况下，(a)＝320μm，(b)＝370μm，(c)＝300μm，(d)＝300μm，(e)＝330μm，(f)＝370μm，(g)＝550μm，(h)＝325μm，(i)＝415μm，(j)＝325μm，和(k)＝325μm。
因而，即使在采用通过减去法制造的低成本的多层布线衬底23的情况下，考虑符合衬底设计规则，也能增加用于倒装连接的焊接区23d的数。
作为增加用于倒装连接的焊接区23d的数的结果，不仅变得有可能对于小芯片或多引脚的BGA 22也实行较高密度封装，而且有可能改进BGA 22的电特性。
而且，由于通过减去法制造的多层布线衬底23也能用于倒装连接，所以有可能达到减小BGA 22的成本，其中具有点阵状安排的金凸块21c的半导体芯片21与多层布线衬底23连接，如图38和图39所示。
此外，由于能增加用于倒装连接的焊接区23d的数，所以变得有可能增加有效引脚的数，并且因此有可能改进BGA 22的性能。
如图35所示的用于倒装连接的焊接区阵列那样，通过以不同焊接区直径和焊接区-焊接区间距安排焊接区23，有可能安排320个用于倒装连接的焊接区23d。
另一方面，如图42所示的比较例子那样，在相同尺寸的芯片上以一个焊接区直径和一个焊接区-焊接区间距安排焊接区23d的情况下，能够安排的焊接区23d的数是225。也就是，在第一实施例的BGA 22中，与比较例子比较，能使能够安排的焊接区的数增加95。
因而，有可能增加用于倒装连接的有效引脚的数。
如图36和图40所示，在多层布线衬底23中，通过通孔23f与各内层的引出导线23e连接的焊接区3d，和与表面层23a上安排的引出导线23e直接连接的焊接区各用具有相同尺寸的圆形孔23j的焊接抗蚀剂23i覆盖，孔23j各自定位在焊接区23d上。
也就是，通过通孔23f与各内层的引出导线23e连接的焊接区23d，和与表面层23a上安排的引出导线23e直接连接的焊接区23d直径不同，然而由焊接抗蚀剂23i的孔23j所限定的用于倒装连接的暴露端子部分是相同尺寸的圆形部分。
因此，即使焊接区23d尺寸不同，也能使通过金凸块21的倒装连接就连接强度来说稳定，并且有可能防止在金凸块21c中出现缺陷连接。
其次，在图41所示的BGA 22的多层布线衬底23中各布线层中，关于用于倒装连接的焊接区23d和用于焊接球连接的焊接区23d的导线分布，将在以下给出描述。
图41表示多层布线衬底23中各布线层中衬底主表面的仅四分之一范围内的导线分布，然而在BGA 22的多层布线衬底中，说明的导线分布覆盖衬底主表面的整个范围。
首先，在第一布线层(表面层23a)中，在用于倒装连接的点阵状安排的焊接区23d中，位于最外周位置的第一焊接区行23g中的焊接区23d，和从最外周起第二行(第二焊接区行23h)中的焊接区23d由引出导线23e抽出，并且与位于一个最内周行和位于最内行外面的行中的用于焊接球连接的焊接区23d连接。
在这种情况下，由于位于两个最外周行的用于倒装连接的焊接区23d不通过通孔23f而与引出导线23e直接连接，所以焊接区直径设定得小，并且焊接区-焊接区间距设定为最小窄间距。然而，在位于最外周位置的第一焊接区行23g中，在相邻焊接区之间布置一条导线。从最外周起第三行和随后行中用于倒装连接的焊接区23d通过通孔23f与下一层连接，并且在这种情况下因为与通孔23f连接，所以焊接区直径大于最外两行中的直径。
随后，在第二布线层中，将从最外周起第三行和第四行中用于倒装连接的焊接区23d抽出，并且与用于焊接球连接的预定焊接区23d连接。
第三行(第一焊接区行23g)的焊接区以允许在相邻焊接区之间布置一条导线的间距安排。第四行(第二焊接区行23h)的焊接区因为不必在相邻焊接区之间经过一条导线，所以仅以最小间隔安排。因而，存在关系，即第三行(第一焊接区行23g)的焊接区-焊接区间距＞第四行(第二焊接区行23h)的焊接区-焊接区间距。
其次，在第三布线层中，将第五行和第六行的焊接区抽出。
第五行(第一焊接区行23g)的焊接区以允许在相邻焊接区之间布置一条导线的间距安排。在第六行(第二焊接区行23h)中，因为不必在相邻焊接区之间经过一条导线，所以焊接区以最小间隔安排。因而，存在关系，即第五行(第一焊接区行23g)的焊接区-焊接区间距＞第六行(第二焊接区行23h)的焊接区-焊接区间距。
随后，在第四布线层中，将第七行和第八行的焊接区从最外周抽出。
第七行的焊接区以允许在相邻焊接区之间布置一条导线的间距安排。第八行的焊接区因为不必在相邻焊接区之间经过一条导线，所以仅以最小间隔安排。因而，存在关系，即第七行的焊接区-焊接区间距＞第八行的焊接区-焊接区间距。
这样，在各布线层中，将用于倒装连接的焊接区23d和用于焊接球连接的焊接区23d通过引出导线23e抽出并且连接。
其次，描述本发明的第五实施例的一个变更。
图43和图44分别表示扇出型半导体器件和扇入/扇出型半导体器件中导线分布的方法。
扇出型半导体器件为一种结构，其中所有多个外部端子安排在半导体芯片21外面和周围，而扇入/扇出型半导体器件为一种结构，其中在一个衬底背表面上安排多个外部端子，以便跨过半导体芯片21的里面区域和外面区域两者。
图43和图44分别表示在扇出型半导体器件和扇入/扇出型半导体器件中，在多层布线衬底23中的各布线层中，用于倒装连接的焊接区23d与用于焊接球连接的焊接区23d之间的导线分布。
同样在图43和图44各自所示的多层布线衬底中的各布线层中，导线分布仅以衬底主表面的四分之一范围表示，然而在各半导体器件的多层布线衬底23中说明的导线分布覆盖衬底主表面的整个范围。
首先将参考图43所示的扇出型半导体器件中的导线分布。在第一布线层(表面层23a)中，在用于倒装连接的点阵状安排的焊接区23d中，位于最外周位置的第一焊接区行23g中的焊接区23d和从最外周起第二行(第二焊接区行23h)中的焊接区23d通过引出导线23e抽出，并且与位于最外周的用于焊接球连接的预定焊接区23d连接。
在这种情况下，由于在最外周两行中用于倒装连接的焊接区23d是不通过通孔23f而与引出导线23e直接连接的焊接区，所以焊接区直径设定得小，并且焊接区-焊接区间距设定为最小窄间距。然而，在第一最外行23g中的相邻焊接区之间布置一条导线。从最外行起将第三行和随后行中用于倒装连接的焊接区23d通过通孔23f与下一层连接。在这种情况下，因为与通孔23f连接，所以焊接区直径大于最外两行中焊接区直径。
随后，在第二布线层中，从最外周起将第三行和第四行中用于倒装连接的焊接区抽出，并且与从最外周起第二行和第三行中用于焊接球连接的焊接区连接。第三行(第一焊接区行23g)中用于倒装连接的焊接区以允许在相邻焊接区之间布置一条导线的间距安排。第四行(第二行23h)的焊接区因为不必在相邻焊接区之间经过一条导线，所以以最小间隔安排。因而，存在关系，即第三行(第一焊接区行23g)的焊接区-焊接区间距＞第四行(第二焊接区行23h)的焊接区-焊接区间距。
然后，在第三布线层中，从最外周起将第五行和第六行中用于倒装连接的焊接区抽出，并且与从最外周起第三行和第四行中用于焊接球连接的焊接区连接。第五行(第一焊接区行23g)中用于倒装连接的焊接区以允许在相邻焊接区之间布置一条导线的间距安排。第六行(第二焊接区行23h)中的焊接区因为不必在相邻焊接区之间经过一条导线，所以仅以最小间隔安排。因而，存在关系，即第五行(第一焊接区行23g)中的焊接区-焊接区间距＞第六行(第二焊接区行23h)中的焊接区-焊接区间距。
随后，将第七行和第八行中用于倒装连接的焊接区抽出，并且与从最外周起第四行中用于焊接球连接的焊接区连接。第七行中用于倒装连接的焊接区以允许在相邻焊接区之间布置一条导线的间距安排。此外，第八行中的焊接区因为不必在相邻焊接区之间经过一条导线，所以仅以最小间隔安排。因而，存在关系，即第七行中的焊接区-焊接区间距＞第八行中的焊接区-焊接区间距。
这样，在各布线层中，用于倒装连接的焊接区23d和用于焊接球连接的焊接区23d通过引出导线23e连接，以完成扇出型半导体器件中的导线分布。
其次，将给出关于图44所示的扇入/扇出型半导体器件中的导线分布的描述。在第一布线层(表面层23a)中，在用于倒装连接的点阵状安排的焊接区23d中，将位于最外周位置的第一焊接区行23g中的焊接区23d和从最外周起第二行(第二焊接区行23h)中的焊接区23d通过引出导线23e抽出，并且与最外第一行、第二行和第三行中用于焊接球连接的预定焊接区23d连接。
在这种情况下，关于最外两行中用于倒装连接的焊接区23d，由于它们是不通过通孔23f而与引出导线23e直接连接的焊接区，所以焊接区直径设定得小，并且焊接区-焊接区间距设定为最小窄间距。然而，在第一最外焊接区行23g中的相邻焊接区之间布置一条导线。从最外周起将第三行和随后行中用于倒装的焊接区23d通过通孔23f与下一层连接。在这种情况下，因为与通孔23f连接，所以焊接区直径大于最外两行中的焊接区直径。
随后，在第二布线层中，从最外周起将第三行和第四行中用于倒装连接的焊接区抽出，并且与从最外周起第三行和第四行中用于焊接球连接的焊接区连接。在这种情况下，将第四行和随后行中用于焊接球连接的焊接区23d布置在芯片之下，以给予扇入布局，然而因为在第一层中制成倒装连接，所以有可能制成焊接球24的扇入布局。
同样在这种情况下，将第三行(第一焊接区行23g)中用于倒装连接的焊接区以允许在相邻焊接区之间布置一条导线的间距安排。第四行(第二焊接区行23h)中的焊接区因为不必在相邻焊接区之间经过一条导线，所以仅以最小间隔安排。因而，存在关系，即第三行(第一焊接区行23g)中的焊接区-焊接区间距＞第四行(第二焊接区行23h)中的焊接区-焊接区间距的。
然后，在第三布线层中，从最外周起将第四行、第五行和第六行中用于倒装连接的焊接区抽出，并且与第五行和第六行中用于焊接球连接的焊接区连接。将第四行和第五行中用于倒装连接的焊接区23d以允许在相邻焊接区之间布置一条导线的间距安排。
其次，在第四布线层中，从最外周起将第五行和第六行中用于倒装连接的焊接区抽出，并且与从最外周起第六行中用于焊接球连接的焊接区连接。第七行和第八行中用于倒装连接的焊接区是非接触引脚，它们不与引出导线23e连接。
这样，在各布线层中，用于倒装连接的焊接区23d和用于焊接球连接的焊接区23d通过引出导线23e连接，以完成扇入/扇出半导体器件中的导线分布。
(第六实施例)
图46是表示结合在图45说明的半导体器件中的多层布线衬底中各布线层中导线分布规则的例子的平面图，以及图47是表示按照第六实施例的一个变更的半导体器件的结构的截面图。
本第六实施例的半导体器件是一种结构的BGA 26，其中在如多层布线衬底23的芯片安装侧的相同侧上的半导体芯片21外面和周围，安排多个作为外部端子的焊接球24。
如图45所示，在BGA 26中，在多层布线衬底23的一个相同表面上设置半导体芯片21和多个焊接球24。如图46所示，在BGA 26中，在多层布线衬底23中的内层中形成作为电源的固化布线的电源平面23k的情况下，按以下方式执行各布线层中的导线分布。
在图46所示的多层布线衬底23中的各布线层中，导线分布仅以衬底主表面的四分之一范围示出，然而在半导体器件的多层布线衬底23中，说明的导线分布覆盖衬底主表面的整个范围。
首先，在第一布线层(表面层23a)中，在用于倒装连接的点阵状安排的焊接区23d中，将位于最外周位置的第一焊接区行23g中的焊接区23d和从最外周起第二行(第二焊接区行23h)中的焊接区23d抽出，并且与位于最内周和最外周的用于焊接球连接的预定焊接区23d连接。
在这种情况下，由于最外两行中用于倒装连接的焊接区23d是不通过通孔23f而与引出导线23e直接连接的焊接区，所以焊接区直径设定得小，并且焊接区-焊接区间距设定为最小窄间距。然而，在位于最外位置的第一焊接区行23g中的相邻焊接区之间布置一条导线。从最外周起将第三行和随后行中用于倒装连接的焊接区23d通过通孔23f与下一层连接。在这种情况下，因为与通孔23f连接，所以焊接区直径大于最外两行中的焊接区直径。
随后，在第二布线层中，从最外周起将第三行(第一焊接区行23g)和第四行(第二焊接区行23h)中用于倒装连接的焊接区抽出，并且与从最外周起第二行和第三行中用于焊接球连接的焊接区连接。在这种情况下，第三行(第一焊接区行23g)中用于倒装连接的焊接区以允许在相邻焊接区之间布置一条导线的间距安排。第四行(第二焊接区行23h)中的焊接区因为不必在相邻焊接区之间经过一条导线，所以仅以最小间隔安排。因而，存在关系，即第三行(第一焊接区行23g)中的焊接区-焊接区间距＞第四行(第二焊接区行23h)中的焊接区-焊接区间距。
在第二布线层中，设有一个电源平面23k。用于倒装连接的相邻焊接区之间的间隔窄，并且不可能保证关于不与电源平面23k连接的焊接区23d的间隙，由于这个原因，布置电源平面23k，以便围绕用于倒装连接的焊接区23d。
关于用于焊接球连接的焊接区23d，有可能保证关于不与电源平面23k连接的焊接区23d的间隙，并且因此有可能布置电源平面23k。
在第二布线层中需要布线的情况下，优选地在BGA 26的四角一起抽出导线，由此无需切割电源平面23k。
随后，在第三布线层中，从最外周起将第五行和第六行中用于倒装连接的焊接区抽出，并且与从最外周起第二行和第三行中用于焊接球连接的焊接区连接。在这种情况下，第五行(第一焊接区行23g)中用于倒装连接的焊接区以允许在相邻焊接区之间布置一条导线的间距安排。此外，第六行(第二焊接区行23h)中的焊接区因为不必在相邻焊接区之间经过一条导线，所以仅以最小间隔安排。因而，存在关系，即第五行(第一焊接区行23g)中的焊接区-焊接区间距＞第六行(第二焊接区行23h)中的焊接区-焊接区间距。
同样在第三层中设有一个电源平面23k。由于用于倒装连接的焊接区之间的间隔窄，并且不可能保证关于不与电源平面23k连接的焊接区23d的间隙，所以布置电源平面23k，以便围绕用于倒装连接的焊接区23d。
如第二层那样，关于用于焊接球连接的焊接区23d，因为有可能保证关于不与电源平面23k连接的焊接区23d的间隙，所以能布置电源平面23k。
其次，在第四布线层中，从最外周起将第六行、第七行和第八行(包括第五行一部分)中用于倒装连接的焊接区抽出，并且与从最外周起第一行、第二行和第三行中用于焊接球连接的焊接区连接。在用于倒装连接的第八行中的四个引脚中，三个引脚为非接触引脚，它们不与引出导线23e连接。
这样，在各布线层中，将用于倒装连接的焊接区23d和用于焊接球连接的焊接区23d抽出，并且通过引出导线23e连接，以完成BGA26中的导线分布。
如本第六实施例的BGA 26的情况那样，即使当半导体芯片1和多个焊接球24设置在多层布线衬底23的一个相同侧，并且作为固化布线的电源平面23k设置在多层布线衬底23的内层时，也有可能如图46那样在各布线层中分布导线，并且因此即使在本第六实施例的BGA中，也有可能获得如第五实施例的BGA 22相同效果。
图47表示按照第六实施例的一个变更的BGA 27。BGA 27为一种结构，其中如BGA 26那样在从用于倒装连接的点阵状安排的焊接区23d中抽出引出导线23e的时候，在各布线层中一次将焊接区抽取一行而不是两行。
更具体地，作为多引脚结构的半导体器件，BGA 27按照用于倒装连接的点阵状安排的焊接区23d的多行，使用具有布线层的多层布线衬底23。在图47所示结构中，多层布线衬底23具有八个布线层。
即使在这种情况下，将各布线层中用于倒装连接的焊接区23d一次一行抽出，并且与用于焊接球连接的预定焊接区23d连接，由此在BGA 27中也能获得如BGA 26相同的效果。
虽然已经基于其实施例具体地描述了本发明，但是不用说本发明不限于以上实施例，而是在不违反本发明的要旨的范围内可以实现各种改变。
在以上第一、第二、第三和第四实施例的每一个中，主要关于一种包括总计四层封装结构的半导体封装给出了描述，但是层叠封装结构的个数不特别地限于这个范围，因为各封装结构具有一种倒装连接结构，并且这样封装结构在用下填树脂密封状态下按两级或多级层叠。
在以上第五和第六实施例中，当从用于倒装连接的点阵状安排的焊接区23d中抽出引出导线23e时，关于在各层中一次一行或两行地抽出引出导线23e的情况给出了描述。然而，各层中抽出的行数不特别地限制，根据引脚数、焊接区-焊接区间距或多层布线衬底23中的布线层述，可以实现各种改变。
以下将概括如这里公开的本发明的典型方式所获得的效果。
通过使其上安装有逻辑/ASIC芯片的衬底中的布线层数大于其上安装有存储芯片的衬底中的布线层数，变得较容易实行导线分布，并且因此有可能使半导体芯片具有不用于分布给外部端子的布线层。结果，能安装另一个半导体元件、一个无源部件或一个插座，并且为了其导线分布，能使用上述布线层上的布线，并且因此有可能达到一种高密度封装的半导体器件。

Claims (13)

1.一种半导体器件，包括：
第一布线衬底，具有第一主表面和第二主表面；
第一半导体芯片，安装在所述第一布线衬底上并且电连接到所述第一布线衬底；
至少一个第二布线衬底，各具有第一主表面和第二主表面，所述至少一个第二布线衬底按一级或多级层叠在所述第一布线衬底的所述第一主表面上方，并且通过多个凸起电极电连接；
至少一个第二半导体芯片，各安装到所述至少一个第二布线衬底的对应的一个，并且电连接到所述至少一个第二布线衬底；和
多个外部端子，形成在所述第一布线衬底的所述第二主表面上方，
其中所述第一布线衬底中的布线层数大于所述至少一个第二布线衬底中的布线层数；
其中所述第一半导体芯片具有逻辑电路；以及
其中所述至少一个第二半导体芯片具有存储电路。
2.根据权利要求1的半导体器件，其中所述至少一个第二布线衬底按多级层叠，安装在所述至少一个第二布线衬底的每一个上方的所述至少一个第二半导体芯片分别具有存储电路，并且在所述至少一个第二布线衬底上方形成的所述凸起电极在所有所述多级中按相同方式安排。
3.根据权利要求2的半导体器件，其中在所述至少一个第二半导体芯片中的所述存储电路具有至少两种类型。
4.根据权利要求1的半导体器件，其中在所述第一布线衬底上方形成导线，以将对其安装所述至少一个第二半导体芯片的所述至少一个第二布线衬底上方所形成的所述凸起电极，与在所述第一布线衬底上方所设置的所述外部端子连接。
5.根据权利要求1的半导体器件，其中所述第一半导体芯片和所述至少一个第二半导体芯片与所述各自衬底倒装连接。
6.根据权利要求1的半导体器件，其中所述至少一个第二布线衬底为薄膜带衬底。
7.根据权利要求1的半导体器件，其中在对应于所述第一半导体芯片的近中心的所述第一布线衬底的部分处，形成一个通孔。
8.根据权利要求1的半导体器件，其中所述第一布线衬底的厚度厚于各第二布线衬底的厚度。
9.根据权利要求1的半导体器件，其中所述第一半导体芯片的尺寸小于各第二半导体芯片的尺寸。
10.根据权利要求1的半导体器件，其中：
所述第一半导体芯片和所述至少一个第二半导体芯片分别具有多个引脚，并且
所述第一半导体芯片的引脚数大于所述至少一个第二半导体芯片的引脚数。
11.一种半导体器件，包括：
第一布线衬底，具有第一主表面和与所述第一主表面相对的第二主表面；
第一半导体芯片，安装在所述第一布线衬底的所述第二主表面上方，并且电连接到所述第一布线衬底；
至少一个第二布线衬底，各具有第一主表面和与所述第一主表面相对的第二主表面，并且所述至少一个第二布线衬底通过多个凸起电极，按一级或多级层叠在所述第一布线衬底的所述第一主表面上方；
至少一个第二半导体芯片，安装在所述至少一个第二布线衬底的对应的一个的所述第二主表面上方，并且电连接到所述至少一个第二布线衬底；和
多个外部端子，形成在所述第一布线衬底的所述第二主表面上方，并且形成在所述第一半导体芯片周围，
其中所述第一布线衬底中的布线层数大于任何所述第二布线衬底中的布线层数；
其中所述第一半导体芯片具有逻辑电路；以及
其中所述至少一个第二半导体芯片具有存储电路。
12.根据权利要求11的半导体器件，其中：
所述第一半导体芯片和所述至少一个第二半导体芯片的每一个分别具有多个引脚，并且
所述第一半导体芯片的所述多个引脚的数目大于任何所述第二半导体芯片的引脚数。
13.根据权利要求11的半导体器件，其中所述至少一个第二布线衬底为薄膜带衬底。
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4688526B2 (ja) * 2005-03-03 2011-05-25 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
KR100734264B1 (ko) * 2005-06-16 2007-07-02 삼성전자주식회사 집적회로 패키지와 집적회로 모듈
JP4867280B2 (ja) * 2005-10-18 2012-02-01 株式会社ジェイテクト コーティング剤塗布方法
JP4512545B2 (ja) * 2005-10-27 2010-07-28 パナソニック株式会社 積層型半導体モジュール
JP2007139912A (ja) * 2005-11-15 2007-06-07 Sharp Corp 駆動素子実装表示装置
KR100697553B1 (ko) 2005-12-19 2007-03-21 삼성전자주식회사 멀티 스택 패키지 및 이의 제조 방법
US7652361B1 (en) 2006-03-03 2010-01-26 Amkor Technology, Inc. Land patterns for a semiconductor stacking structure and method therefor
JP2007250764A (ja) * 2006-03-15 2007-09-27 Elpida Memory Inc 半導体装置及びその製造方法
US20080087999A1 (en) * 2006-10-16 2008-04-17 Powertech Technology Inc. Micro BGA package having multi-chip stack
US7994643B2 (en) * 2007-04-04 2011-08-09 Samsung Electronics Co., Ltd. Stack package, a method of manufacturing the stack package, and a digital device having the stack package
CN101828254B (zh) * 2007-10-03 2012-06-06 株式会社藤仓 模块、配线板及模块的制造方法
TW200921612A (en) * 2007-11-08 2009-05-16 Etron Technology Inc An overdrive device for enhancing the response time of LCD display
KR100924547B1 (ko) 2007-11-09 2009-11-02 주식회사 하이닉스반도체 반도체 패키지 모듈
JP5352146B2 (ja) * 2008-07-23 2013-11-27 ルネサスエレクトロニクス株式会社 半導体装置
US20100032820A1 (en) * 2008-08-06 2010-02-11 Michael Bruennert Stacked Memory Module
US8110908B2 (en) * 2008-12-04 2012-02-07 Stats Chippac Ltd. Integrated circuit packaging system using bottom flip chip die bonding and method of manufacture thereof
JP2010161102A (ja) * 2009-01-06 2010-07-22 Elpida Memory Inc 半導体装置
US8466562B2 (en) * 2009-09-24 2013-06-18 Headway Technologies, Inc. Layered chip package
US8796834B2 (en) * 2010-06-16 2014-08-05 SK Hynix Inc. Stack type semiconductor package
JP5862126B2 (ja) * 2011-09-06 2016-02-16 ソニー株式会社 撮像素子および方法、並びに、撮像装置
JP5624578B2 (ja) * 2012-03-23 2014-11-12 株式会社東芝 メモリシステム
US9589946B2 (en) * 2015-04-28 2017-03-07 Kabushiki Kaisha Toshiba Chip with a bump connected to a plurality of wirings
JP2017112325A (ja) * 2015-12-18 2017-06-22 Ｔｏｗａ株式会社 半導体装置及びその製造方法
JP6822253B2 (ja) * 2017-03-22 2021-01-27 富士通株式会社 電子装置及びその製造方法、電子部品
WO2018198188A1 (ja) 2017-04-25 2018-11-01 オリンパス株式会社 内視鏡、および、撮像モジュール
US11569173B2 (en) * 2017-12-29 2023-01-31 Intel Corporation Bridge hub tiling architecture
CN108681663B (zh) * 2018-05-22 2021-02-09 广东润星科技有限公司 一种具有与数控机床绑定功能的新型矩阵式操作面板的加解密方法
CN112520686A (zh) * 2020-12-25 2021-03-19 华景科技无锡有限公司 一种mems麦克风晶圆级封装结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07106509A (ja) * 1993-09-29 1995-04-21 Nitto Denko Corp 多層構造半導体装置
US20010028104A1 (en) * 2000-01-28 2001-10-11 Kenta Fukatsu Semiconductor device, stacked-type semiconductor unit and method for manufacturing the same
US6335565B1 (en) * 1996-12-04 2002-01-01 Hitachi, Ltd. Semiconductor device
US20030080441A1 (en) * 2001-10-26 2003-05-01 Bolken Todd O. Flip chip integrated package mount support

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6492719B2 (en) * 1999-07-30 2002-12-10 Hitachi, Ltd. Semiconductor device
JP4306835B2 (ja) 1998-09-28 2009-08-05 キヤノン株式会社 超音波モータを備えた画像形成装置
US6607937B1 (en) * 2000-08-23 2003-08-19 Micron Technology, Inc. Stacked microelectronic dies and methods for stacking microelectronic dies
DE10138278C1 (de) * 2001-08-10 2003-04-03 Infineon Technologies Ag Elektronisches Bauteil mit aufeinander gestapelten elektronischen Bauelementen und Verfahren zur Herstellung derselben
DE10142117A1 (de) * 2001-08-30 2003-03-27 Infineon Technologies Ag Elektronisches Bauteil mit wenigstens zwei gestapelten Halbleiterchips sowie Verfahren zu seiner Herstellung
JP2003318361A (ja) * 2002-04-19 2003-11-07 Fujitsu Ltd 半導体装置及びその製造方法
KR20050074961A (ko) * 2002-10-08 2005-07-19 치팩, 인코포레이티드 역전된 제 2 패키지를 구비한 반도체 적층형 멀티-패키지모듈
JP3680839B2 (ja) * 2003-03-18 2005-08-10 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07106509A (ja) * 1993-09-29 1995-04-21 Nitto Denko Corp 多層構造半導体装置
US6335565B1 (en) * 1996-12-04 2002-01-01 Hitachi, Ltd. Semiconductor device
US20010028104A1 (en) * 2000-01-28 2001-10-11 Kenta Fukatsu Semiconductor device, stacked-type semiconductor unit and method for manufacturing the same
US20030080441A1 (en) * 2001-10-26 2003-05-01 Bolken Todd O. Flip chip integrated package mount support

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CN1574302A (zh) 2005-02-02
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