JP2004363289A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】貫通孔3cが形成されたパッケージ基板3を準備し、パッケージ基板3の表面3aに半導体チップ1をフリップチップ接続し、パッケージ基板3の裏面3b側から貫通孔3cを介して封止用樹脂12を注入して半導体チップ1とパッケージ基板3との間に封止用樹脂12を供給し、パッケージ基板3における半導体チップ1の外側周囲に複数のはんだボールを設けて第1パッケージ構造体を組み立て、前記第1パッケージ構造体のパッケージ基板3の表面3a上に他の第1パッケージ構造体を積層配置して積層型パッケージを組み立てることにより、封止の際に、パッケージ基板3の裏面3b側から貫通孔3cを介して封止用樹脂12を注入するため、基板のチップ外側のランドに封止用樹脂12が付着することを防止でき、前記積層型パッケージの品質向上を図ることができる。
【選択図】 図2
Description
【発明の属する技術分野】
本発明は、半導体製造技術に関し、特にフリップチップ接続部へのアンダーフィル封止に適用して有効な技術に関する。
【0002】
【従来の技術】
従来のフリップチップ実装における樹脂封止では、封止樹脂を供給するための貫通孔をインターポーザ基板の半導体素子の投影領域内に形成するとともに、前記貫通孔の供給口側に円筒形の窪みを形成し、この窪みを充填量緩衝用のバッファとして利用して樹脂を充填している(例えば、特許文献1参照)。
【0003】
【特許文献1】
特開2000−260791号公報(図1)
【0004】
【発明が解決しようとする課題】
本発明者は、積層型で、かつ外部端子である複数の半田ボールが半導体チップの外側周囲に配置された(以降、このような構造をファンアウト型ともいう)半導体装置におけるフリップチップ接続部へのアンダーフィル封止について検討した結果、以下のような問題点を見出した。
【0005】
すなわち、ファンアウト型のフリップチップ接続におけるアンダーフィル封止の方法には、半導体チップの2辺に対して外周側面に沿って封止用樹脂を滴下してチップ側面から半導体チップと配線基板との間に封止用樹脂を供給する方法と、配線基板に貫通孔を設け、配線基板の裏面側からこの貫通孔に封止用樹脂を注入して半導体チップと配線基板との間に封止用樹脂を供給する方法とがある。
【0006】
チップ側面から封止用樹脂を供給する前者の場合、封止用樹脂をチップ側面に塗布する際、外部端子を取り付ける基板のランドとチップ側面との距離が、半導体装置の小型化に伴って短くなっており、チップ側面に滴下した封止用樹脂が流れてランドに付着し、外部端子である半田ボールがランドに付かなくなるという問題が起こる。
【0007】
さらに、半導体装置の薄型化により、チップ厚を薄くした場合、チップ側面に滴下した封止用樹脂がチップ裏面に這い上がってしまい、チップ−基板の組み立て体(半導体装置構造体)の積層を行った際に、チップ裏面の封止用樹脂が上段のチップ−基板の組み立て体に接触して積層できなくなることが問題である。
【0008】
また、チップ側面から封止用樹脂を流し込む方法では、半導体チップの隣り合った2辺から封止用樹脂を流し込むため、封止用樹脂の2方向からの流れの衝突による巻き込みボイドが発生することが問題となる。
【0009】
さらに、半導体装置の薄型化により、フリップチップ接続部の高さも低く抑えなければならず、半導体チップと配線基板との間隔も狭くなっており、したがって、チップ側面から封止用樹脂を流し込む方法の場合、配線基板の配線による凹凸が封止用樹脂の流れを妨げて配線間にボイドが形成されるという問題も起こる。
【0010】
したがって、ファンアウト型で、かつ積層型の半導体装置では、配線基板の裏面側から貫通孔に封止用樹脂を注入して半導体チップと配線基板との間に封止用樹脂を供給する方法を採用することが必須となる。
【0011】
本発明の目的は、品質の向上を図る半導体装置の製造方法を提供することにある。
【0012】
本発明のその他の目的は、信頼性の向上を図る半導体装置の製造方法を提供することにある。
【0013】
本発明の前記ならびにその他の課題、および目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0014】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【0015】
すなわち、本発明は、貫通孔が形成された配線基板を準備する工程と、前記配線基板の一方の主面に突起電極を介して半導体チップをフリップチップ接続する工程と、前記配線基板の他方の主面側から封止用樹脂を前記貫通孔を介して注入して、前記半導体チップと前記配線基板との間に前記封止用樹脂を供給する工程と、前記配線基板における前記半導体チップの外側周囲に複数の外部端子を設けて第1半導体装置構造体を組み立てる工程と、前記第1半導体装置構造体の前記配線基板における外部端子を設けた面と反対側の面上に前記第1半導体装置構造体と同様の構造の他の第1半導体装置構造体を配置する工程と、前記他の第1半導体装置構造体の外部端子と前記第1半導体装置構造体の配線基板とを電気的に接続する工程とを有するものである。
【0016】
【発明の実施の形態】
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0017】
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【0018】
また、以下の実施の形態において、要素の数など(個数、数値、量、範囲などを含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
【0019】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【0020】
(実施の形態1)
図1は本発明の実施の形態1の半導体装置の製造方法によって組み立てられる半導体装置の構造の一例を示す断面図、図2は図1に示す半導体装置の組み立てにおけるアンダーフィル封止方法の一例を示す断面図、図3は図2に示すアンダーフィル封止方法を示す部分斜視図、図4は図1に示す半導体装置の組み立て手順の一例を示す製造プロセスフロー図、図5は図3に示すアンダーフィル封止による樹脂の拡散状態の一例を示す平面図、図6は本発明の実施の形態1の変形例の配線基板を用いた際のアンダーフィル封止による樹脂の拡散状態を示す平面図、図7は本発明の実施の形態1の変形例の配線基板を用いた際のアンダーフィル封止による樹脂の拡散状態を示す平面図、図8は本発明の実施の形態1の変形例の配線基板を用いた際のアンダーフィル封止方法を示す断面図、図9は本発明の実施の形態1の半導体装置の製造方法で用いられる変形例の配線基板の表面側の構造を示す平面図、図10は図9に示す変形例の配線基板の裏面側の構造を示す裏面図である。
【0021】
本実施の形態1の半導体装置は、半導体チップ1がフリップチップ接続によって配線基板に接続された積層型パッケージ10である。
【0022】
すなわち、半導体チップ1が配線基板にフリップチップ接続されてなる第1パッケージ構造体(第1半導体装置構造体)2上に、これと同様の構造の他の第1パッケージ構造体2を1つまたは複数個積層させた(積み上げた)構造のモジュール製品である。
【0023】
図1に示す積層型パッケージ10の詳細構造について説明すると、最下層に配置された第1パッケージ構造体2と、その上に3段に積み上げた3つの他の第1パッケージ構造体2とからなり、合計4層パッケージ構造の積層型パッケージ10である。
【0024】
まず、第1パッケージ構造体2の構成について説明すると、薄型の配線基板であるパッケージ基板3と、このパッケージ基板3の表面(一方の主面)3aにフリップチップ接続で実装された半導体チップ1と、半導体チップ1とパッケージ基板3とを接続する突起電極である複数の金バンプ1cと、金バンプ1cによるフリップチップ接続部を保護するとともに、チップ/基板間の熱膨張量の差を緩和する封止部6と、パッケージ基板3の半導体チップ1の外側周囲に設けられた外部端子である複数のはんだボール8とから成る。
【0025】
すなわち、パッケージ基板3の表面3aと半導体チップ1の主面1aとが対向して配置されるとともに両者が金バンプ1cによって電気的に接続され、さらに、このフリップチップ接続部がアンダーフィル封止によって樹脂封止され、かつ半導体チップ1の外側周囲に外部端子として複数のはんだボール8が配置されたファンアウト型のものである。
【0026】
なお、パッケージ基板3は、例えば、薄型の2層配線構造のものであり、はんだボール8を取り付けるための電極である複数のランド3dが、基板外周部に並んで配置されており、このランド3dにはんだボール8が取り付けられた際には、複数のはんだボール8が半導体チップ1の外側を取り囲むようにして四角形に並んで配置される。その際、積層型パッケージ10の小型化を図るため、複数のはんだボール8それぞれは半導体チップ1に近接して配置される。
【0027】
また、パッケージ基板3には、その表面3aのチップ搭載領域3hの略中央部に表面3aと裏面(他方の主面)3bとに開口する貫通孔3cが設けられている。この貫通孔3cは、半導体装置である積層型パッケージ10の組み立てにおいて、フリップチップ接続部の封止であるアンダーフィル封止を行う際に、図2に示すようにパッケージ基板3の裏面3b側から封止用樹脂12を貫通孔3cに注入して半導体チップ1とパッケージ基板3との間に供給するために用いられるものである。
【0028】
したがって、貫通孔3cは、パッケージ基板3において、図3および図5に示すように、半導体チップ1の主面1aにおける2つの対角線の交点を含むチップ中央部に対応した箇所に形成されていることが好ましく、これによって、貫通孔3cから封止用樹脂12を注入した際の封止用樹脂12の拡散方向7(図5参照)を全周(360°)に亘ってほぼ均等に分散させることができ、封止用樹脂12を全周に亘ってほぼ均等な量で、かつ均等な速度で供給することができる。
【0029】
また、積層型パッケージ10では、個々の半導体装置構造体が積層されるため、それぞれの第1パッケージ構造体2において、パッケージ基板3を基準にしてはんだボール8より半導体チップ1が低く形成されている。
【0030】
すなわち、それぞれの半導体装置構造体において、半導体チップ1のパッケージ基板3からの裏面1bの高さは、パッケージ基板3からはんだボール8の頂点までの高さより低くなっており、これにより、積層時に半導体チップ1の裏面1bが上段もしくは下段の半導体装置構造体のパッケージ基板3に接触せずに、確実に積層することができる。
【0031】
また、積層型パッケージ10では、積層構造の薄型化を図るために、それぞれの半導体装置構造体において、パッケージ基板3の半導体チップ1を搭載した面と同一面にはんだボール8を設けている。
【0032】
すなわち、パッケージ基板3の表面3aに半導体チップ1がフリップチップ接続されている場合、これと同じ表面3aにはんだボール8を搭載する。これにより、第1パッケージ構造体2上に他の第1パッケージ構造体2を積層した際に、最上層の他の第1パッケージ構造体2においては、半導体チップ1がパッケージ基板3の下側に配置されるため、パッケージ基板3上に半導体チップ1が突出して配置されずに積層型パッケージ10の薄型化を図ることができる。
【0033】
さらに、本実施の形態1の積層型パッケージ10では、各半導体装置構造体においてそれぞれ裏面1bが研磨された半導体チップ1をフリップチップ接続しており、これによって、積層型パッケージ10の薄型化を図ることができる。なお、裏面1bが研磨された半導体チップ1の厚さは、例えば、90μm程度である。
【0034】
また、フリップチップ接続が行われる半導体チップ1とパッケージ基板3との間の間隙は、例えば、30〜50μm程度であり、非常に狭い間隔となっている。なお、フリップチップ接続用の突起電極である金バンプ1cは、例えば、ワイヤボンディング技術を応用して形成されたスタッドバンプであるが、メッキやはんだによって形成されたバンプ電極であってもよい。
【0035】
また、それぞれの第1パッケージ構造体2に取り付けられた複数のはんだボール8は、積層型パッケージ10の外部端子としてのピンと、それぞれ下層の他の第1パッケージ構造体2と接続するためのピンとを含んでいる。
【0036】
次に、本実施の形態1の積層型パッケージ10の製造方法を図4に示す製造プロセスフロー図を用いて説明する。
【0037】
まず、チップ搭載領域3h(図9参照)のほぼ中央部に貫通孔3cが形成された配線基板であるパッケージ基板3を準備する。一方、主面1aの表面電極であるパッド1d(図2参照)にフリップチップ接続用の突起電極である金バンプ1cが取り付けられた半導体チップ1を準備する。
【0038】
なお、前記突起電極は、メッキやはんだによるバンプ電極であってもよい。
【0039】
その後、図4のステップS1に示すチップマウントを行う。すなわち、パッケージ基板3の表面(一方の主面)3aと半導体チップ1の主面1aとを対向して配置し、この状態で熱圧着を行ってAu(金)−Au(金)接続あるいは、Au(金)−Sn(錫)接続でフリップチップ接続する。ただし、突起電極がはんだによるバンプ電極の場合は、リフローによってフリップチップ接続する。
【0040】
その後、ステップS2に示すアンダーフィル樹脂による封止を行う。
【0041】
その際、図2や図3に示すように、パッケージ基板3の裏面(他方の主面)3b側からアンダーフィル封止用の封止用樹脂12をノズル5を用いて貫通孔3c内に滴下し、これにより、貫通孔3cから封止用樹脂12を注入して、半導体チップ1とパッケージ基板3との間に封止用樹脂12を供給する。
【0042】
このように、パッケージ基板3の裏面3b側からこの基板のチップ搭載領域3hの中央付近に設けられた貫通孔3cに封止用樹脂12を注入して半導体チップ1とパッケージ基板3との間に封止用樹脂12を供給することにより、チップ中央付近から封止用樹脂12を流し込んで充填させるため、パッケージ基板3のチップ外側に配置されたランド3dに封止用樹脂12が付着することを防止できる。これにより、半導体装置(積層型パッケージ10)の品質の向上を図ることができる。
【0043】
さらに、パッケージ基板3の裏面3b側から封止用樹脂12を注入するため、半導体チップ1の裏面1b側に封止用樹脂12が這い上がることもなくなり、第1パッケージ構造体2上に他の第1パッケージ構造体2を積層させることができる。
【0044】
特に、はんだボール8を介してパッケージ基板3を積層する場合、封止用樹脂12の這い上がりを防ぐことは、半導体装置の小型化において非常に重要である。封止用樹脂12が半導体チップ1の裏面1bに這い上がる可能性を考慮して半導体装置を設計すると、パッケージ基板3の間隔は、半導体チップ1の本来の厚さに比較して、十分な余裕を持って設計する必要がある。パッケージ基板3の間隔を大きくするためには、はんだボール8の高さを高くすることが不可欠となるが、はんだボール8は形成するときや接続させるときに溶融させるため、その高さを高くするためには、直径もそれに応じて大きくする必要がある。
【0045】
本実施の形態における半導体装置のように、半導体チップ1の周囲にはんだボール8が配列される場合において、はんだボール8の直径の大型化は、半導体装置の大型化に直結する問題となる。そこで、本発明のように、パッケージ基板3の裏面3b側から封止用樹脂12を注入し、半導体チップ1の裏面1b側に封止用樹脂12が這い上がるのを防ぐことによって、パッケージ基板3の間隔を狭く設定することができ、はんだボール8の小型化を達成することができる。
【0046】
また、チップ中央付近から封止用樹脂12を流し込んで充填させるため、チップ中央から外方に向けて封止用樹脂12を拡散させることができ、従来のチップ側面から充填する方法に比較して、樹脂の巻き込みによるボイドの発生を低減することができる。これにより、積層型パッケージ10の信頼性を向上させることができる。
【0047】
なお、封止用樹脂12が充填された領域は、配線パターンの凹凸がなくなるため、充填速度が均一になり、ボイドの発生を防ぐことができる。これにより、積層型パッケージ10の信頼性を向上させることができる。
【0048】
封止終了後、ステップS3のはんだペースト供給を行う。
【0049】
ここでは、上層側の第1パッケージ構造体2のはんだボール8を接続するために、パッケージ基板3の裏面3b側の各ランド3dにはんだペースト4を塗布する。なお、はんだペースト4は、例えばPbフリーはんだを使用する。
【0050】
その後、ステップS4のはんだボール供給を行う。ここでは、パッケージ基板3における半導体チップ1の外側周囲に配置された複数のランド3dに外部端子であるはんだボール8を設ける。
【0051】
その際、はんだボール8をパッケージ基板3のチップ搭載側と同じ表面3aの各ランド3dに配置してリフローによってはんだボール8のランド3dへの固定を行う。これによって、パッケージ基板3において、半導体チップ1搭載側と同じ側にはんだボール8が配置され、第1パッケージ構造体2の薄型化を図ることができる。なお、はんだペースト4は、例えばPbフリーはんだを使用する。
【0052】
その後、ステップS5の個片切断・選別を行う。すなわち、個片化によって第1パッケージ構造体2を形成するとともに、選別を行って複数の良品の第1パッケージ構造体2を取得する。
【0053】
その後、ステップS6の積層を行う。ここでは、最下層に第1パッケージ構造体2を配置して、その上層に複数段(ここでは3段)に亘って他の第1パッケージ構造体2を積層する。なお、他の第1パッケージ構造体2は、第1パッケージ構造体2と全く同じ構造のものである。
【0054】
まず、第1パッケージ構造体2のパッケージ基板3におけるはんだボール8を設けた面(表面3a)と反対側の面(裏面3b)上に、第1パッケージ構造体2と同様の構造の他の第1パッケージ構造体2を積層する。
【0055】
その際、第1パッケージ構造体2のパッケージ基板3の各ランド3dと、その上層の他の第1パッケージ構造体2のはんだボール8との位置を合わせて積層する。
【0056】
続いて、他の第1パッケージ構造体2の上層に別の他の第1パッケージ構造体2を順次積層し、これを複数段繰り返す。
【0057】
その後、2段め以上の上層の第1パッケージ構造体2のはんだボール8とその下層の第1パッケージ構造体2のパッケージ基板3のランド3dとをそれぞれ電気的に接続する。なお、ランド3dとはんだボール8との接続はリフローによって行う。
【0058】
このようにして本実施の形態1の積層型パッケージ10の組み立てを完了する。
【0059】
次に、本実施の形態1の変形例について説明する。
【0060】
まず、図5に示すパッケージ基板3は、前記したようにパッケージ基板3のほぼ中央部に円形の貫通孔3cが形成されているものである。円形の貫通孔3cは、正方形の半導体チップ1の場合に適用するとより有効である。すなわち、貫通孔3cからチップ4辺までの距離が等しいため、中央部から滴下することにより、等方的に充填される。
【0061】
これにより、巻き込みボイドを低減することができ、さらに、従来のチップ側面からの塗布に比較して充填時間の短縮化を図ることができる。また、貫通孔3cの直径をできる限り大きくすることにより、封止用樹脂12の充填時間をさらに短縮することができる。
【0062】
一方、図6に示す変形例は、貫通孔3cの開口部の形状を半導体チップ1の主面1aの外形形状に対応させたものである。すなわち、半導体チップ1が長方形の場合に、図5の形状と同様、貫通孔3cからチップ4辺までの距離が等しくなるように貫通孔3cも長方形とする。これにより、巻き込みボイドを低減することができ、かつ充填時間の短縮化を図ることができる。
【0063】
また、図7に示す変形例は、半導体チップ1の形状に係わらず、貫通孔3cの開口部の形状を十字形にするものであり、この形状によっても充填時間の短縮化を図ることができる。
【0064】
また、図8に示す変形例は、配線基板にフィルム状のテープ基板9を採用したパッケージであり、貫通孔9aが形成されたテープ基板9を用いた構造であっても同様の効果を得ることができる。
【0065】
次に、図9および図10に示す変形例は、パッケージ基板3が、半導体チップ1の大きさに対応した広さで、かつ配線3eが形成されていない平坦部3gを表面3aに有しているとともに、半導体チップ1が搭載されるチップ搭載領域3hが平坦部3gを含んでおり、さらにこの平坦部3gに貫通孔3cが形成されているものである。図9はパッケージ基板3の表面3a側を示しており、図10は裏面3b側をそれぞれ示している。
【0066】
すなわち、表面3aのチップ搭載領域3hにおけるそのほとんどが、配線3eやスルーホール3fなどが形成されていない平坦部3gであり、配線3eは、スルーホール3fを介して裏面3b側に形成されている。
【0067】
このようなパッケージ基板3を準備して第1パッケージ構造体2を組み立てる。
【0068】
まず、チップマウント工程では、パッケージ基板3の表面(一方の主面)3aのチップ搭載領域3hの平坦部3gと半導体チップ1の主面1aとを対向させて配置した後、チップ搭載領域3hに金バンプ1cを介して半導体チップ1をフリップチップ接続する。
【0069】
その後、封止工程では、パッケージ基板3の裏面(他方の主面)3b側から封止用樹脂12を貫通孔3cを介して注入して、パッケージ基板3の表面3aの平坦部3gに沿って封止用樹脂12を流動させて半導体チップ1とパッケージ基板3との間に封止用樹脂12を充填する。
【0070】
このように、パッケージ基板3のフリップチップ接続を行う表面3aのチップ搭載領域3hの大半を平坦部3gとすることにより、封止用樹脂12の流動を妨げる部材が存在しないため、ボイドの形成の低減化を図ることができ、積層型パッケージ10の信頼性を向上させることができる。
【0071】
また、表面3aのチップ搭載領域3hに配線3eを設ける場合においても、隣接する配線間のピッチを、例えば、半導体チップ1のパッド1d(図2参照)間のピッチより十分に大きくすることにより、封止用樹脂12の流動の妨げを少なくすることができ、ボイドの形成の低減化を図ることができる。
【0072】
すなわち、配線基板において配線3eのピッチを封止用樹脂12の流れを妨げない程度に十分広くすることにより、ボイドの形成の低減化を図ることができる。なお、配線3eのピッチを十分に広げることが困難な場合には、配線3eのピッチを配線ルールにしたがって可能な限り狭くすることにより、不良にならない程度の小さなボイドを形成するようにしてもよい。
【0073】
(実施の形態2)
図11は本発明の実施の形態2の半導体装置の製造方法によって組み立てられる半導体装置の構造の一例を示す断面図、図12は図11に示す半導体装置の組み立て手順の一例を示す製造プロセスフロー図である。
【0074】
本実施の形態2は、積層型のBGA(Ball Grid Array)11について説明するものであり、BGA基板として、例えば、4層配線構造などの多層基板(配線基板)13を用い、この多層基板13を用いて第2半導体装置構造体である第2パッケージ構造体14を組み立て、さらに第2パッケージ構造体14上に、実施の形態1で説明した積層型パッケージ10の構造体である第1パッケージ構造体2を複数段(ここでは3段)に亘って積層したものであり、合計4層パッケージ構造の積層型のBGA11である。
【0075】
その際、第2パッケージ構造体14においても半導体チップ1がフリップチップ接続され、その組み立てのフリップチップ接続後のアンダーフィル封止の工程で、多層基板13の表面13a(フリップチップ接続を行った側の面)と反対側の裏面13b側から貫通孔13cを介して封止用樹脂12(図3参照)を注入するため、多層基板13の半導体チップ1のほぼ中央に対応した箇所に貫通孔13cが形成されている。
【0076】
また、図11に示すように第2パッケージ構造体14において、フリップチップ接続によって搭載された半導体チップ1の外側周囲には、複数列(例えば、3列)に亘って外部端子である複数のはんだボール8が、半導体チップ1が搭載された面と同一側の面に設けられている。すなわち、第2パッケージ構造体14は、ファンアウト型のものである。
【0077】
なお、最下層に配置される第2パッケージ構造体14には、例えば、ロジック回路を有した半導体チップ1が組み込まれており、その上に積層される第1パッケージ構造体2には、例えば、主にメモリ回路を有した半導体チップ1が組み込まれている。
【0078】
次に、本実施の形態2のBGA11の製造方法を図12に示す製造プロセスフロー図を用いて説明する。
【0079】
なお、第2パッケージ構造体14の上に積層される第1パッケージ構造体2の組み立てについては実施の形態1で説明したものと同様であるためその重複説明は省略する。
【0080】
まず、半導体チップ1を搭載する領域のほぼ中央部に貫通孔13cが形成された配線基板である多層基板13を準備する。一方、主面1aに表面電極であるパッド1d(図2参照)が形成された半導体チップ1を準備する。
【0081】
その後、図12のステップS11に示すチップマウントを行う。すなわち、多層基板13の表面13aと半導体チップ1の主面1aとをはんだバンプ15を介して対向して配置し、配置後、この状態でリフローを行ってフリップチップ接続する。
【0082】
チップマウント終了後、ステップS12のはんだボール供給を行う。ここでは、多層基板13における半導体チップ1の外側周囲に外部端子である複数のはんだボール8をリフローによって取り付ける。
【0083】
その際、はんだボール8を多層基板13のチップ搭載側と同じ表面13aに配置してリフローによって固定する。これによって、多層基板13において、半導体チップ1搭載側と同じ側にはんだボール8が配置され、第2パッケージ構造体14の薄型化を図ることができる。なお、はんだペースト4は、例えばPbフリーはんだを使用する。
【0084】
その後、ステップS13に示すアンダーフィル樹脂による封止を行う。
【0085】
その際、本実施の形態2の半導体装置の製造方法においても、多層基板13の裏面13b側からアンダーフィル封止用の封止用樹脂12(図2参照)を貫通孔13c内に滴下し、これにより、貫通孔13cから封止用樹脂12を注入して、半導体チップ1と多層基板13との間に封止用樹脂12を供給する。
【0086】
このように、多層基板13の裏面13b側から半導体チップ1の中央付近に対して封止用樹脂12を注入して半導体チップ1と多層基板13との間に封止用樹脂12を供給することにより、実施の形態1の場合と同様に、多層基板13のチップ外側に配置されたはんだボール8に封止用樹脂12が付着することを防止できる。これにより、BGA11の品質の向上を図ることができる。
【0087】
さらに、多層基板13の裏面13b側から封止用樹脂12を注入するため、半導体チップ1の裏面1b側に封止用樹脂12が這い上がることもなく、はんだボール8より半導体チップ1が突出することを防止でき、その結果、BGA11の実装時の不具合を防止することができる。
【0088】
また、チップ中央付近から封止用樹脂12を流し込んで充填させるため、チップ中央から外方に向けて封止用樹脂12を拡散させることができ、従来のチップ側面から充填する方法に比較して、樹脂の巻き込みによるボイドの発生を低減することができる。これにより、BGA11の信頼性を向上できる。
【0089】
封止終了後、ステップS14の個片切断・選別を行う。すなわち、個片化によって第2パッケージ構造体14を形成するとともに、選別を行って複数の良品の第2パッケージ構造体14を取得する。
【0090】
その後、ステップS15のはんだペースト供給を行う。
【0091】
ここでは、第2パッケージ構造体14の上に第1パッケージ構造体2を積層して電気的に接続するために、多層基板13の裏面13bの所定の端子にはんだペースト4を塗布する。なお、はんだペースト4は、例えばPbフリーはんだを使用する。
【0092】
その後、ステップS16の積層を行う。ここでは、最下層に第2パッケージ構造体14を配置して、実施の形態1で説明した第1パッケージ構造体2をその上層に複数段(ここでは3段)に亘って積層する。
【0093】
すなわち、第2パッケージ構造体14上に第1パッケージ構造体2を複数段に亘ってそれぞれ位置を合わせて積層する。
【0094】
その後、リフローを行って各第1パッケージ構造体2のはんだボール8の電気的接続を行う。
【0095】
このようにして本実施の形態2の図11に示す積層型のBGA11の組み立てを完了する。
【0096】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【0097】
前記実施の形態1、2では、パッケージ構造体を合計4層に積層した半導体パッケージの場合を説明したが、パッケージ構造体の積層数については、それぞれのパッケージ構造体がフリップチップ接続構造で、かつアンダーフィル封止されたもの同士の2段以上の積層であれば、何層であってもよい。
【0098】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【0099】
配線基板の裏面側から基板の貫通孔に封止用樹脂を注入して半導体チップと配線基板との間に封止用樹脂を供給することにより、基板裏面のチップ中央付近から封止用樹脂を流し込めるため、チップ外側のランドに封止用樹脂が付着することを防止でき、その結果、半導体装置の品質の向上を図ることができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1の半導体装置の製造方法によって組み立てられる半導体装置の構造の一例を示す断面図である。
【図2】図1に示す半導体装置の組み立てにおけるアンダーフィル封止方法の一例を示す断面図である。
【図3】図2に示すアンダーフィル封止方法を示す部分斜視図である。
【図4】図1に示す半導体装置の組み立て手順の一例を示す製造プロセスフロー図である。
【図5】図3に示すアンダーフィル封止による樹脂の拡散状態の一例を示す平面図である。
【図6】本発明の実施の形態1の変形例の配線基板を用いた際のアンダーフィル封止による樹脂の拡散状態を示す平面図である。
【図7】本発明の実施の形態1の変形例の配線基板を用いた際のアンダーフィル封止による樹脂の拡散状態を示す平面図である。
【図8】本発明の実施の形態1の変形例の配線基板を用いた際のアンダーフィル封止方法を示す断面図である。
【図9】本発明の実施の形態1の半導体装置の製造方法で用いられる変形例の配線基板の表面側の構造を示す平面図である。
【図10】図9に示す変形例の配線基板の裏面側の構造を示す裏面図である。
【図11】本発明の実施の形態2の半導体装置の製造方法によって組み立てられる半導体装置の構造の一例を示す断面図である。
【図12】図11に示す半導体装置の組み立て手順の一例を示す製造プロセスフロー図である。
【符号の説明】
1 半導体チップ
1a 主面
1b 裏面
1c 金バンプ(突起電極)
1d パッド(表面電極)
2 第1パッケージ構造体(第1半導体装置構造体)
3 パッケージ基板(配線基板)
3a 表面(一方の主面)
3b 裏面(他方の主面)
3c 貫通孔
3d ランド
3e 配線
3f スルーホール
3g 平坦部
3h チップ搭載領域
4 はんだペースト
5 ノズル
6 封止部
7 拡散方向
8 はんだボール(外部端子)
9 テープ基板(配線基板)
9a 貫通孔
10 積層型パッケージ(半導体装置)
11 BGA(半導体装置)
12 封止用樹脂
13 多層基板(配線基板)
13a 表面
13b 裏面
13c 貫通孔
14 第2パッケージ構造体(第2半導体装置構造体)
15 はんだバンプ
Claims (15)
- (a)貫通孔が形成された配線基板を準備する工程と、
(b)前記配線基板の一方の主面に突起電極を介して半導体チップをフリップチップ接続する工程と、
(c)前記配線基板の他方の主面側から封止用樹脂を前記貫通孔を介して注入して、前記半導体チップと前記配線基板との間に前記封止用樹脂を供給する工程と、
(d)前記配線基板における前記半導体チップの外側周囲に複数の外部端子を設けて第1半導体装置構造体を組み立てる工程と、
(e)前記第1半導体装置構造体の前記配線基板における外部端子を設けた面と反対側の面上に前記第1半導体装置構造体と同様の構造の他の第1半導体装置構造体を配置する工程と、
(f)前記他の第1半導体装置構造体の外部端子と前記第1半導体装置構造体の配線基板とを電気的に接続する工程とを有することを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法であって、前記(d)工程で前記複数の外部端子を前記配線基板に設ける際に、前記配線基板の前記半導体チップを搭載した面と同一面に前記外部端子を設けることを特徴とする半導体装置の製造方法。
- 請求項1記載の半導体装置の製造方法であって、前記第1半導体装置構造体および他の第1半導体装置構造体において、前記配線基板を基準にして前記外部端子より前記半導体チップが低くなるように製造することを特徴とする半導体装置の製造方法。
- 請求項1記載の半導体装置の製造方法であって、前記(b)工程において、裏面が研磨された前記半導体チップをフリップチップ接続することを特徴とする半導体装置の製造方法。
- 請求項1記載の半導体装置の製造方法であって、前記第1半導体装置構造体上に前記他の第1半導体装置構造体を複数段に亘って積層することを特徴とする半導体装置の製造方法。
- 請求項1記載の半導体装置の製造方法であって、前記配線基板における隣接する配線間のピッチは、前記半導体チップの表面電極の設置ピッチより大きいことを特徴とする半導体装置の製造方法。
- 請求項1記載の半導体装置の製造方法であって、前記配線基板における前記貫通孔の開口部の形状は、前記半導体チップの主面の外形形状に対応していることを特徴とする半導体装置の製造方法。
- 請求項1記載の半導体装置の製造方法であって、前記配線基板において、前記半導体チップの主面における2つの対角線の交点を含むチップ中央部に対応した箇所に前記貫通孔が形成されていることを特徴とする半導体装置の製造方法。
- 請求項1記載の半導体装置の製造方法であって、
(a)貫通孔が形成された配線基板を準備する工程と、
(b)前記配線基板の一方の主面に突起電極を介して半導体チップをフリップチップ接続する工程と、
(c)前記配線基板における前記半導体チップの外側周囲に複数の外部端子を設ける工程と、
(d)前記配線基板の他方の主面側から封止用樹脂を前記貫通孔を介して注入して、前記半導体チップと前記配線基板との間に前記封止用樹脂を供給して第2半導体装置構造体を組み立てる工程と、
(e)前記第2半導体装置構造体の前記配線基板における外部端子を設けた面と反対側の面上に前記第1半導体装置構造体を配置する工程と、
(f)前記第1半導体装置構造体の外部端子と前記第2半導体装置構造体の配線基板とを電気的に接続する工程とを有することを特徴とする半導体装置の製造方法。 - (a)半導体チップの大きさに対応した広さで配線が形成されていない平坦部を一方の主面に有しており、半導体チップが搭載されるチップ搭載領域が前記平坦部を含んでおり、前記平坦部に貫通孔が形成された配線基板を準備する工程と、
(b)前記配線基板の一方の主面の前記平坦部と前記半導体チップとを対向させて配置した後、前記チップ搭載領域に突起電極を介して前記半導体チップをフリップチップ接続する工程と、
(c)前記配線基板の他方の主面側から封止用樹脂を前記貫通孔を介して注入して、前記配線基板の前記一方の主面の前記平坦部に沿って前記封止用樹脂を流動させて前記半導体チップと前記配線基板との間に前記封止用樹脂を供給する工程と、
(d)前記配線基板における前記半導体チップの外側周囲に複数の外部端子を設けて第1半導体装置構造体を組み立てる工程と、
(e)前記第1半導体装置構造体の前記配線基板における外部端子を設けた面と反対側の面上に前記第1半導体装置構造体と同様の構造の他の第1半導体装置構造体を配置する工程と、
(f)前記他の第1半導体装置構造体の外部端子と前記第1半導体装置構造体の配線基板とを電気的に接続する工程とを有することを特徴とする半導体装置の製造方法。 - 請求項10記載の半導体装置の製造方法であって、前記(d)工程で前記複数の外部端子を前記配線基板に設ける際に、前記配線基板の前記半導体チップを搭載した面と同一面に前記外部端子を設けることを特徴とする半導体装置の製造方法。
- 請求項10記載の半導体装置の製造方法であって、前記第1半導体装置構造体および他の第1半導体装置構造体において、前記配線基板を基準にして前記外部端子より前記半導体チップが低くなるように製造することを特徴とする半導体装置の製造方法。
- (a)主面と、裏面と、前記主面上に形成された複数の配線と、前記複数の配線と電気的に接続しており、前記主面上に形成された複数の電極と、前記主面から前記裏面に貫通する貫通孔とを有する第1の配線基板を準備する工程と、
(b)主面と、裏面と、前記主面上に形成された複数の突起電極とを有する第1の半導体チップを準備する工程と、
(c)前記第1の半導体チップの主面が、前記配線基板の貫通孔に対向するように、前記第1の半導体チップを前記配線基板の主面上に配置し、前記第1の半導体チップの複数の突起電極を前記配線基板の複数の配線と電気的に接続する工程と、
(d)前記(c)工程の後に、前記貫通孔を介して、前記第1の半導体チップと前記配線基板の主面との間に樹脂を供給し、前記樹脂によって前記第1の半導体チップの主面および複数の突起電極を封止する工程と、
(e)主面と、裏面と、前記主面上に形成された複数の配線と、前記裏面上に形成された複数の電極とを有する第2の配線基板を準備する工程と、
(f)前記(d)工程の後に、前記第1の配線基板の主面上に、前記第2の配線基板の裏面を対向させて配置し、前記第1の配線基板の複数の電極と、前記第2の配線基板の複数の電極とをそれぞれはんだバンプを介して接続する工程とを有することを特徴とする半導体装置の製造方法。 - 請求項13記載の半導体装置の製造方法であって、前記第2の配線基板の主面上には、第2の半導体チップが搭載されており、前記第2の半導体チップは、前記第2の配線基板の複数の配線を介して、前記第2の配線基板の複数の電極と電気的に接続していることを特徴とする半導体装置の製造方法。
- 請求項14記載の半導体装置の製造方法であって、前記第2の配線基板の主面上には、複数の外部端子が形成されており、前記複数の外部端子は、前記はんだバンプを介して前記第1の半導体チップと電気的に接続していることを特徴とする半導体装置の製造方法。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003159305A JP2004363289A (ja) | 2003-06-04 | 2003-06-04 | 半導体装置の製造方法 |
TW093111633A TW200504895A (en) | 2003-06-04 | 2004-04-26 | Semiconductor device |
CNB2004100383382A CN100385649C (zh) | 2003-06-04 | 2004-05-19 | 半导体器件 |
CN200810082878.9A CN101241905A (zh) | 2003-06-04 | 2004-05-19 | 半导体器件 |
KR1020040038646A KR20040104907A (ko) | 2003-06-04 | 2004-05-29 | 반도체 장치 |
US10/559,345 US20060136089A1 (en) | 2003-06-04 | 2004-06-03 | Numerical control device for machine tool and numerical control method for machine tool |
US10/860,073 US7332800B2 (en) | 2003-06-04 | 2004-06-04 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003159305A JP2004363289A (ja) | 2003-06-04 | 2003-06-04 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004363289A true JP2004363289A (ja) | 2004-12-24 |
Family
ID=34052406
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003159305A Pending JP2004363289A (ja) | 2003-06-04 | 2003-06-04 | 半導体装置の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20060136089A1 (ja) |
JP (1) | JP2004363289A (ja) |
CN (1) | CN101241905A (ja) |
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Also Published As
Publication number | Publication date |
---|---|
CN101241905A (zh) | 2008-08-13 |
US20060136089A1 (en) | 2006-06-22 |
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