WO2023279596A1 - 电容孔的形成方法及半导体结构 - Google Patents

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    • H10P76/4085—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials characterised by their sizes, orientations, dispositions, behaviours or shapes characterised by the processes involved to create the masks

Definitions

  • the disclosure includes but is not limited to a method for forming a capacitor hole and a semiconductor structure.
  • the current immersion lithography process usually uses two layers of photomasks to form linear patterns in two directions, and the linear patterns in two directions form a blank parallelogram pattern. After dry etching, the pattern is transferred down, and finally form a roughly hexagonal array of capacitors.
  • the capacitor hole changes from the original parallelogram to an ellipse and shifts downward. Due to the load effect of etching, the top of the capacitor hole is constantly subjected to plasma action, showing a more regular circular shape. , near the bottom of the capacitor hole is dominated by the bombardment of the etching gas, causing the bottom of the capacitor hole to maintain the original elliptical shape. The ellipse of the capacitor hole increases continuously from the top to the bottom. On the one hand, the adhesion between the high dielectric material and the bottom electrode is limited, and there is a difference in thermal expansion coefficient. At the two ends of the capacitor hole with larger ellipse curvature, the stress is greater.
  • Voids are prone to occur during thermal processing.
  • the electric field distribution in the capacitor hole is uneven, and the electric field density in the area with a larger curvature is higher, resulting in poor leakage.
  • a method for forming a capacitor hole includes: providing a substrate in which electrodes are formed; forming a pattern definition layer on the surface of the substrate; Three groups of grooves are sequentially formed in the pattern definition layer, the three groups of grooves intersect each other at 120°, and a hexagonal hole is formed in the pattern definition layer at the intersection position; the pattern definition layer is used as a mask And etching the substrate along the hole to form a capacitor hole in the substrate, under the action of the etching load effect, the bottom of the capacitor hole is circular, and the electrode is exposed to the capacitor hole bottom.
  • a semiconductor structure having a capacitor hole wherein the capacitor hole is formed by the method for forming the capacitor hole proposed in the present disclosure and described in the above-mentioned embodiments.
  • Figures 1 to 3, Figures 5 to 8, Figures 10 to 13, Figure 15 and Figure 17 are structural schematic diagrams of semiconductor structures in several steps of the method for forming capacitor holes proposed in the present disclosure
  • FIG. 4 , FIG. 9 , FIG. 14 , FIG. 16 and FIG. 18 are respectively plan views of the semiconductor structure in several steps of the method for forming the capacitor hole proposed in the present disclosure.
  • Pattern definition layer 430. Second sacrificial layer;
  • the first passivation layer 431.
  • the second trench structure 431.
  • the first anti-reflection layer 510.
  • the third mask layer 510.
  • the second passivation layer 512.
  • the fourth anti-reflection layer 512.
  • the second anti-reflection layer 520.
  • the third photoresist layer 520.
  • the third passivation layer G3. Groove;
  • the third anti-reflection layer H. Capacitor hole;
  • the method for forming a capacitance hole proposed by the present disclosure includes:
  • a substrate 100 is provided, and an electrode 101 is formed in the substrate 100;
  • Three sets of grooves G1, G2, and G3 are sequentially formed in the pattern definition layer 200, the three sets of grooves G1, G2, and G3 intersect each other at 120°, and a hexagonal hole h is formed in the pattern definition layer 200 at the intersection position ;
  • the pattern definition layer 200 as a mask and etching the substrate 100 along the hole h to form a capacitor hole H in the substrate 100, under the action of the etching load effect, the bottom of the capacitor hole H is circular, and the electrode 101 is exposed to Bottom of capacitor hole H.
  • the method for forming the capacitor hole proposed in the present disclosure uses three exposure processes to form a hexagonal hole h, and in the process of transferring the hole h downward to form the capacitor hole H, the etching load effect Under the action, the capacitive hole H changes from a hexagonal straight edge profile at the top to a circular arc to form a more regular circle, thereby significantly improving the shape of the bottom of the capacitive hole H.
  • the present disclosure can ensure that the bottom of the capacitance hole H is circular, so that the curvature of the capacitance hole H remains uniform.
  • the first anti-reflection layer 220 is formed on the surface of the first passivation layer 210.
  • the first anti-reflection layer 220 and the first passivation layer 210 jointly form the pattern definition layer 200.
  • Three groups of grooves G1, G2, and G3 are formed on the first anti-reflection layer.
  • reflective layer 220 is formed on the first anti-reflection layer.
  • the first anti-reflection layer 220 forms a hole h in the first passivation layer 210 at the intersection of the three groups of grooves G1 , G2 , G3 after forming the three groups of grooves G1 , G2 , G3 , and the hole h is the pattern of the pattern definition layer 200 .
  • the pattern definition layer 200 is etched using the first mask layer 310 as a mask, and the first groove structure 331 is transferred to the pattern definition layer 200 to form the first group of grooves G1.
  • a second anti-reflection layer 312 is formed on the surface of the second passivation layer 311 , and the second anti-reflection layer 312 and the second passivation layer 311 jointly form the first mask layer 310 .
  • the specific steps can include:
  • first sacrificial layer 330 Forming a first sacrificial layer 330 on the surface of the first mask layer 310 and the first photoresist layer 320, the first sacrificial layer 330 covers the sidewall and the bottom wall of the first opening 321;
  • the first sacrificial layer 330 on the surface of the first mask layer 310 and the top of the first photoresist layer 320 is removed by etching, and the remaining first sacrificial layer 330 is the first trench structure 331 .
  • the semiconductor structure typically shows a schematic structural view of the semiconductor structure in the step of "forming the first sacrificial layer 330 on the surface of the first mask layer 310 and the first photoresist layer 320 ".
  • the semiconductor structure includes a substrate 100 , a pattern definition layer 200 , a first mask layer 310 , a patterned first photoresist layer 320 and a first sacrificial layer 330 .
  • an electrode 101 is formed in the substrate 100 .
  • the pattern definition layer 200 is formed on the surface of the substrate 100 and includes a first passivation layer 210 and a first anti-reflection layer 220 .
  • the first mask layer 310 is formed on the surface of the pattern definition layer 200 and includes a second passivation layer 311 and a second anti-reflection layer 312 .
  • the first photoresist layer 320 is formed on the surface of the first mask layer 310 , and the first photoresist layer 320 is patterned to form a first opening 321 .
  • the first sacrificial layer 330 is formed on the surface of the first mask layer 310 and the remaining surface of the first photoresist layer 320, that is, the first sacrificial layer 330 covers the surface of the first mask layer 310 exposed to the first opening 321, and at the same time The sidewall and the bottom wall of the first opening 321 are covered.
  • the substrate 100 in this embodiment specifically includes a silicon base and a stacked structure.
  • the electrode 101 is formed in the silicon base and exposed on its surface, and the stacked structure is formed on the surface of the silicon base. And cover the electrode 101 , and in the step of forming the capacitance hole H described later, the capacitance hole H is formed after removing part of the stacked structure.
  • substrate 100 the above-mentioned silicon substrate and stacked structure are collectively referred to as "substrate 100" in this specification, which is hereby described.
  • the material of the electrode 101 may include, but not limited to, tungsten (W).
  • the first passivation layer 210 may include, but is not limited to, a DLC coating (diamond-like carbon, diamond-like carbon coating).
  • the material of the first anti-reflection layer 220 may include, but is not limited to, silicon oxynitride (SiON).
  • the second passivation layer 311 may include, but is not limited to, a DLC coating.
  • the material of the first sacrificial layer 330 may include, but is not limited to, silicon dioxide (SiO 2 ).
  • the material of the second anti-reflection layer 312 may be, but not limited to, silicon oxynitride.
  • FIG. 2 it typically shows a schematic structural view of the semiconductor structure in the step of "forming the first trench structure 331 on the surface of the first mask layer 310 ".
  • the semiconductor structure includes the substrate 100 , the pattern definition layer 200 , the first mask layer 310 and the remaining first sacrificial layer 330 .
  • the part of the first sacrificial layer 330 located on the surface of the first mask layer 310 and the top surface of the first photoresist layer 320 is etched away, and the remaining first sacrificial layer 330 forms the first trench Structure 331.
  • the remaining first photoresist layer 320 is completely removed.
  • FIG. 3 it typically shows a schematic structural view of the semiconductor structure in the step of “transferring the first trench structure 331 to the pattern definition layer 200 to form the first group of trenches G1 ”.
  • FIG. 4 it typically shows a plan view of the semiconductor structure in the step of “transferring the first trench structure 331 to the pattern definition layer 200 to form the first group of trenches G1 ”.
  • the semiconductor structure includes a substrate 100 and a pattern definition layer 200 formed with a first group of grooves G1 .
  • the first groove structure 331 can be transferred to the first anti-reflection layer 220 of the pattern definition layer 200 through a dry etching process, thereby forming a first group of grooves on the surface of the first anti-reflection layer 220 Slot G1. Moreover, during the above etching process, the first trench structure 331 (that is, the remaining first sacrificial layer 330 ) and the first mask layer 310 are all removed.
  • the step of "forming the second group of grooves G2 in the pattern definition layer 200" it may specifically include:
  • the pattern definition layer 200 is etched by using the second mask layer 410 as a mask, and the second groove structure 431 is transferred to the pattern definition layer 200 to form the second group of grooves G2.
  • a third anti-reflection layer 412 is formed on the surface of the third passivation layer 411 , and the third anti-reflection layer 412 and the third passivation layer 411 jointly form a second mask layer 410 .
  • the second sacrificial layer 430 covers the sidewall and the bottom wall of the second opening 421;
  • the second sacrificial layer 430 on the surface of the second mask layer 410 and the top of the second photoresist layer 420 is removed by etching, and the remaining second sacrificial layer 430 is the second trench structure 431 .
  • the semiconductor structure includes a substrate 100 , a pattern definition layer 200 formed with a first group of grooves G1 , a second mask layer 410 and a patterned second photoresist layer 420 .
  • the second mask layer 410 is formed on the surface of the pattern definition layer 200, and the second mask layer 410 is filled in the first group of grooves G1 on the surface of the first anti-reflection layer 220, and the second mask layer 410 includes a third blunt layer 411 and a third anti-reflection layer 412.
  • the second photoresist layer 420 is formed on the surface of the second mask layer 410 , and the second photoresist layer 420 is patterned to form a second opening 421 .
  • the third passivation layer 411 may be formed on the pattern definition layer 200 by a spin-coating process.
  • the material of the third anti-reflection layer 412 may be, but not limited to, silicon oxynitride.
  • the semiconductor structure typically shows a schematic structural view of the semiconductor structure in the step of "forming the second sacrificial layer 430 on the surface of the second mask layer 410 and the second photoresist layer 420".
  • the semiconductor structure includes a substrate 100 , a pattern definition layer 200 formed with a first group of grooves G1 , a second mask layer 410 , a patterned second photoresist layer 420 and a second sacrificial layer 430 .
  • the second sacrificial layer 430 is formed on the surface of the second mask layer 410 and the remaining surface of the second photoresist layer 420, that is, the second sacrificial layer 430 covers the surface of the second mask layer 410 exposed to the second opening 421 , simultaneously covering the side wall and the bottom wall of the second opening 421 .
  • the material of the second sacrificial layer 430 may be, but not limited to, silicon dioxide.
  • FIG. 7 it typically shows a schematic structural view of the semiconductor structure in the step of "forming the second trench structure 431 on the surface of the second mask layer 410 ".
  • the semiconductor structure includes the substrate 100 , the pattern definition layer 200 formed with the first group of grooves G1 , the second mask layer 410 and the remaining second sacrificial layer 430 .
  • the part of the second sacrificial layer 430 located on the surface of the second mask layer 410 and the top surface of the second photoresist layer 420 is etched away, and the remaining second sacrificial layer 430 forms a second trench Structure 431.
  • the remaining second photoresist layer 420 is completely removed.
  • the semiconductor structure includes a substrate 100 and a pattern definition layer 200 formed with the first group of grooves G1 and the second group of grooves G2 .
  • the second groove structure 431 can be transferred to the first anti-reflection layer 220 of the pattern definition layer 200 through a dry etching process, so that the first group of grooves G1 already formed A second group of grooves G2 is formed on the surface of the anti-reflection layer 220 . Moreover, during the above etching process, the second trench structure 431 (ie, the remaining second sacrificial layer 430 ) and the second mask layer 410 are all removed. Wherein, in the plan view of the semiconductor structure shown in FIG. 9 , the first group of trenches G1 and the second group of trenches G2 have an included angle of 120°.
  • a third mask layer 510 is formed on the surface of the pattern definition layer 200, and the third mask layer 510 fills the first group of grooves G1 and the second group of grooves G2;
  • the pattern definition layer 200 is etched by using the third mask layer 510 as a mask, and the third groove structure 531 is transferred to the pattern definition layer 200 to form the third group of grooves G3.
  • a fourth antireflection layer 512 is formed on the surface of the fourth passivation layer 511 , and the fourth antireflection layer 512 and the fourth passivation layer 511 together form a third mask layer 510 .
  • the third sacrificial layer 530 covers the sidewall and the bottom wall of the third opening 521;
  • the third sacrificial layer 530 on the surface of the third mask layer 510 and the top of the third photoresist layer 520 is removed by etching, and the remaining third sacrificial layer 530 is a third trench structure 531 .
  • the semiconductor structure typically shows a schematic structural view of the semiconductor structure in the step of "forming the third photoresist layer 520 on the third mask layer 510 ".
  • the semiconductor structure includes a substrate 100, a pattern definition layer 200 formed with a first group of grooves G1 and a second group of grooves G2, a third mask layer 510, and a patterned third photoresist layer 520 .
  • the third mask layer 510 is formed on the surface of the pattern definition layer 200, and the third mask layer 510 is filled in the first group of grooves G1 and the second group of grooves G2 on the surface of the first anti-reflection layer 220, the third mask layer
  • the film layer 510 includes a fourth passivation layer 511 and a fourth anti-reflection layer 512 .
  • the third photoresist layer 520 is formed on the surface of the third mask layer 510 , and the third photoresist layer 520 is patterned to form a third opening 521 .
  • the fourth passivation layer 511 may be formed on the pattern definition layer 200 by a spin-coating process.
  • the material of the fourth anti-reflection layer 512 may be, but not limited to, silicon oxynitride.
  • the semiconductor structure typically shows a schematic structural view of the semiconductor structure in the step of "forming the third sacrificial layer 530 on the surface of the third mask layer 510 and the third photoresist layer 520 ".
  • the semiconductor structure includes a substrate 100, a pattern definition layer 200 formed with a first group of grooves G1 and a second group of grooves G2, a third mask layer 510, and a patterned third photoresist layer 520 and the third sacrificial layer 530 .
  • the third sacrificial layer 530 is formed on the surface of the third mask layer 510 and the remaining surface of the third photoresist layer 520, that is, the third sacrificial layer 530 covers the surface of the third mask layer 510 exposed to the third opening 521 , simultaneously covering the side wall and the bottom wall of the third opening 521 .
  • the material of the third sacrificial layer 530 may be, but not limited to, silicon dioxide.
  • the semiconductor structure includes the substrate 100 , the pattern definition layer 200 formed with the first group of grooves G1 and the second group of grooves G2 , the third mask layer 510 and the remaining third sacrificial layer 530 .
  • the part of the third sacrificial layer 530 located on the surface of the third mask layer 510 and the top surface of the third photoresist layer 520 is etched away, and the remaining third sacrificial layer 530 forms a third trench Structure 531.
  • the remaining third photoresist layer 520 is completely removed.
  • the semiconductor structure includes a substrate 100 and a pattern definition layer 200 formed with the first group of trenches G1 , the second group of trenches G2 and the third group of trenches G3 .
  • the third groove structure 531 can be transferred to the first anti-reflection layer 220 of the pattern definition layer 200 through a dry etching process, so that the first group of grooves G1 and the second group of grooves G1 have been formed.
  • a third group of grooves G3 is formed on the surface of the first anti-reflection layer 220 of the group of grooves G2.
  • the third trench structure 531 ie, the remaining third sacrificial layer 530
  • the third mask layer 510 are all removed.
  • the first group of grooves G1 and the third group of grooves G3 have an included angle of 120°
  • the second group of grooves G2 and the third group of grooves G3 have an angle of 120°.
  • ° that is, the three groups of grooves G1, G2, and G3 have an included angle of 120° with each other.
  • FIG. 15 it typically shows a schematic structural view of the semiconductor structure in the step of “forming the hole h of the pattern definition layer 200 ”, and FIG. 16 typically shows a plan view of the semiconductor structure in this step. .
  • the first passivation A hole h is formed in the layer 210. Since the three groups of grooves G1, G2, and G3 have an angle of 120° with each other, the hole h formed in the pattern definition layer 200 is formed at the intersection of the three groups of grooves G1, G2, and G3. It is hexagonal.
  • FIG. 17 it typically shows a schematic structural view of the semiconductor structure in the step of “forming the capacitor hole H”
  • FIG. 18 typically shows a plan view of the semiconductor structure in this step.
  • the capacitive hole H changes from the top hexagonal straight edge profile to a circular arc to form a more regular circle
  • the electrode 101 in the substrate 100 is exposed to the bottom of the capacitor hole H.
  • the semiconductor structure proposed in the present disclosure has a capacitor hole, and the capacitor hole of the semiconductor structure is formed through the method for forming the capacitor hole proposed in the present disclosure and described in detail in the above embodiments.
  • the method for forming a capacitor hole proposed in this disclosure uses three exposure processes to form a hexagonal hole, and when the hole is transferred downward to form a capacitor hole, under the effect of etching load, This makes the capacitive hole change from the hexagonal straight edge profile at the top to a circular arc to form a more regular circle, thereby significantly improving the shape of the bottom of the capacitive hole.
  • the present disclosure can ensure that the bottom of the capacitance hole is circular, so that the curvature of the capacitance hole remains uniform.
  • the method for forming a capacitor hole proposed in this disclosure uses a three-time exposure process to form a hexagonal hole.
  • the hole is transferred downward to form a capacitor hole, under the effect of the etching load, the capacitor hole is formed from the top
  • the straight-sided profile of the hexagon is transformed into an arc to form a more regular circle, which significantly improves the shape of the bottom of the capacitor hole.
  • the present disclosure can ensure that the bottom of the capacitance hole is circular, so that the curvature of the capacitance hole remains uniform.

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Abstract

本公开提出一种电容孔的形成方法及半导体结构，形成方法包含：提供一衬底，衬底中形成有电极；在衬底表面形成图案定义层；在图案定义层中依次形成三组沟槽，三组沟槽互为120°交叉，且于交叉位置在图案定义层中形成六边形的孔洞；以图案定义层为掩膜并沿孔洞刻蚀衬底，以于衬底中形成电容孔，在刻蚀负载效应的作用下，电容孔底部呈圆形，电极暴露于电容孔底部。

Description

电容孔的形成方法及半导体结构
本公开要求在2021年07月05日提交中国专利局、申请号为202110758236.1、发明名称为“电容孔的形成方法及半导体结构”的中国专利申请的优先权，其全部内容通过引用结合在本公开中。
技术领域
本公开包括但不限于一种电容孔的形成方法及半导体结构。
背景技术
在现有半导体结构的电容管制造方案中，由于曝光极限，目前沉浸式光刻工艺通常采用两层光罩形成两个方向的线性图案，两个方向的线性图案围成空白的平行四边形图案，经过干法蚀刻，将图案向下转移，并最终形成大致呈六边形排列方式的电容阵列。
然而，以单根电容为例，电容孔从原始的平行四边形开始变成椭圆形，并向下转移，由于刻蚀的负载效应，电容孔最顶部不断经受等离子体作用，呈现较规则的圆形，临近电容孔底部则以刻蚀气体的轰击作用为主，导致电容孔底部保持原有的椭圆形状。电容孔从顶部到底部的椭圆程度不断增大，一方面，高介电材料与底电极之间粘附力有限，且热膨胀系数存在差异，在电容孔椭圆曲率较大的两头，应力较大，在热制程过程中易产生空洞。另一方面，由于电容孔的曲率分布不均，导致电容孔中的电场分布不均，曲率较大的区域电场密度较大，导致漏电不良。
发明内容
根据本公开的一个方面，提供一种电容孔的形成方法，其中，形成方法包含：提供一衬底，所述衬底中形成有电极；在所述衬底表面形成图案定义层；在所述图案定义层中依次形成三组沟槽，三组所述沟槽互为120°交叉，且于交叉位置在所述图案定义层中形成六边形的孔洞；以所述图案定义层为掩膜并沿所述孔洞刻蚀所述衬底，以于所述衬底中形成电容孔，在刻蚀负载 效应的作用下，所述电容孔底部呈圆形，所述电极暴露于所述电容孔底部。
根据本公开的另一个方面，提供一种半导体结构，具有电容孔，其中，所述电容孔经由本公开提出的并在上述实施方式中所述的电容孔的形成方法形成。
附图说明
并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
通过结合附图考虑以下对本公开的优选实施方式的详细说明，本公开的各种目标、特征和优点将变得更加显而易见。附图仅为本公开的示范性图解，并非一定是按比例绘制。在附图中，同样的附图标记始终表示相同或类似的部件。其中：
图1至图3、图5至图8、图10至图13、图15和图17分别是本公开提出的电容孔的形成方法的几个步骤下的半导体结构的结构示意图；
图4、图9、图14、图16和图18分别是本公开提出的电容孔的形成方法的几个步骤下的半导体结构的平面图。
附图标记说明如下：
100.衬底；                        420.第二光刻胶层；
101.电极；                        421.第二开口；
200.图案定义层；                  430.第二牺牲层；
210.第一钝化层；                  431.第二沟槽结构；
220.第一抗反射层；                510.第三掩膜层；
310.第一掩膜层；                  511.第四钝化层；
311.第二钝化层；                  512.第四抗反射层；
312.第二抗反射层；                520.第三光刻胶层；
320.第一光刻胶层；                521.第三开口；
321.第一开口；                    530.第三牺牲层；
330.第一牺牲层；                  531.第三沟槽结构；
331.第一沟槽结构；                G1.沟槽；
410.第二掩膜层；                  G2.沟槽；
411.第三钝化层；                  G3.沟槽；
412.第三抗反射层；                H.电容孔；
                                  h.孔洞。
具体实施方式
体现本公开特征与优点的典型实施例将在以下的说明中详细叙述。应理解的是本公开能够在不同的实施例上具有各种的变化，其皆不脱离本公开的范围，且其中的说明及附图在本质上是作说明之用，而非用以限制本公开。
在对本公开的不同示例性实施方式的下面描述中，参照附图进行，所述附图形成本公开的一部分，并且其中以示例方式显示了可实现本公开的多个方面的不同示例性结构、系统和步骤。应理解的是，可以使用部件、结构、示例性装置、系统和步骤的其他特定方案，并且可在不偏离本公开范围的情况下进行结构和功能性修改。而且，虽然本说明书中可使用术语“之上”、“之间”、“之内”等来描述本公开的不同示例性特征和元件，但是这些术语用于本文中仅出于方便，例如根据附图中所述的示例的方向。本说明书中的任何内容都不应理解为需要结构的特定三维方向才落入本公开的范围内。
参阅图1至图3、图5至图8、图10至图13、图15和图17，其分别代表性地示出了本公开提出的电容孔的形成方法的几个步骤下的半导体结构的结构示意图。在该示例性实施方式中，本公开提出的电容孔的形成方法是以沉浸式光刻工艺形成半导体结构的电容管的制造工艺为例进行说明的。本领域技术人员容易理解的是，为将本公开的相关设计应用于其他类型的电容结构或其他工艺中，而对下述的具体实施方式做出多种改型、添加、替代、删除或其他变化，这些变化仍在本公开提出的电容孔的形成方法的原理的范围内。
如图1至图3、图5至图8、图10至图13、图15和图17所示，在本实施方式中，本公开提出的电容孔的形成方法包含：
提供一衬底100，衬底100中形成有电极101；
在衬底100表面形成图案定义层200；
在图案定义层200中依次形成三组沟槽G1、G2、G3，三组沟槽G1、G2、G3互为120°交叉，且于交叉位置在图案定义层200中形成六边形的孔洞h；
以图案定义层200为掩膜并沿孔洞h刻蚀衬底100，以于衬底100中形成电容孔H，在刻蚀负载效应的作用下，电容孔H底部呈圆形，电极101暴露于电容孔H底部。
承上所述，本公开提出的电容孔的形成方法，通过采用三次曝光工艺形成六边形的孔洞h，在该孔洞h向下转移而形成电容孔H的过程中，在刻蚀负载效应的作用下，使得电容孔H由顶部的六边形直边轮廓转变为圆弧而形成较为规则的圆形，从而显著改善电容孔H底部的形状。通过上述设计，本公开能够保证电容孔H底部呈圆形，使电容孔H曲率保持均匀。
如图1至图3、图5至图8、图10至图13、图15和图17所示，在本实施方式中，在“在衬底100表面形成图案定义层200”的步骤中，具体可以包含：
在衬底100表面形成第一钝化层210；
在第一钝化层210表面形成第一抗反射层220，第一抗反射层220与第一钝化层210共同形成图案定义层200，三组沟槽G1、G2、G3形成于第一抗反射层220。
如图3、图8、图13和图15所示，基于上述形成图案定义层200的工艺设计，在本实施方式中，对于“形成孔洞h”的步骤而言，是在第一抗反射层220形成三组沟槽G1、G2、G3后，于三组沟槽G1、G2、G3的交叉位置在第一钝化层210中形成孔洞h，该孔洞h即为图案定义层200的图案。
如图1至图3所示，在“在图案定义层200中形成第一组沟槽G1”的步骤中，具体可以包含：
在图案定义层200表面形成第一掩膜层310；
通过间距倍增工艺在第一掩膜层310表面形成第一沟槽结构331；
以第一掩膜层310为掩膜刻蚀图案定义层200，将第一沟槽结构331转 移至图案定义层200而形成第一组沟槽G1。
如图1至图3所示，基于上述形成第一组沟槽G1的工艺设计，在本实施方式中，在“在图案定义层200表面形成第一掩膜层310”的步骤中，具体可以包含：
在图案定义层200表面形成第二钝化层311；
在第二钝化层311表面形成第二抗反射层312，第二抗反射层312与第二钝化层311共同形成第一掩膜层310。
如图1至图3所示，基于上述形成第一组沟槽G1的工艺设计，在本实施方式中，在“通过间距倍增工艺在第一掩膜层310表面形成第一沟槽结构331”的步骤中，具体可以包含：
在第一掩膜层310表面形成第一光刻胶层320；
图案化第一光刻胶层320，形成第一开口321；
在第一掩膜层310和第一光刻胶层320表面形成第一牺牲层330，第一牺牲层330覆盖第一开口321的侧壁和底壁；
刻蚀去除位于第一掩膜层310表面和第一光刻胶层320顶部的第一牺牲层330，剩余的第一牺牲层330为第一沟槽结构331。
如图1所示，其代表性地示出了半导体结构在“在第一掩膜层310和第一光刻胶层320表面形成第一牺牲层330”的步骤中的结构示意图。在该步骤中，半导体结构包含衬底100、图案定义层200、第一掩膜层310、图案化的第一光刻胶层320以及第一牺牲层330。其中，衬底100中形成有电极101。图案定义层200形成于衬底100表面，并包含第一钝化层210和第一抗反射层220。第一掩膜层310形成于图案定义层200表面，并包含第二钝化层311和第二抗反射层312。第一光刻胶层320形成于第一掩膜层310表面，且第一光刻胶层320经由图案化形成第一开口321。第一牺牲层330形成于第一掩膜层310表面和剩余的第一光刻胶层320表面，即第一牺牲层330覆盖第一掩膜层310的暴露于第一开口321的表面，同时覆盖第一开口321的侧壁和底壁。
如图1所示，本实施方式中的衬底100是具体包含硅基底和叠层结构，在此基础上，电极101形成于硅基底中并显露于其表面，叠层结构形成于硅基底表面并覆盖电极101，且在后述的形成电容孔H的步骤中，电容孔H是 具体由该叠层结构部分去除后形成。为了便于理解和说明，本说明书中将上述硅基底及叠层结构统称为“衬底100”，特此说明。
在本实施方式中，电极101的材质可以但不限于包含钨(W)。
在本实施方式中，第一钝化层210可以但不限于包含DLC涂层(diamond-like carbon，类金刚石涂层)。
在本实施方式中，第一抗反射层220的材质可以但不限于包含氮氧化硅(SiON)。
在本实施方式中，第二钝化层311可以但不限于包含DLC涂层。
在本实施方式中，第一牺牲层330的材质可以但不限于包含二氧化硅(SiO 2)。
在本实施方式中，第二抗反射层312的材质可以但不限于包含氮氧化硅。
如图2所示，其代表性地示出了半导体结构在“在第一掩膜层310表面形成第一沟槽结构331”的步骤中的结构示意图。在该步骤中，半导体结构包含衬底100、图案定义层200、第一掩膜层310以及剩余的第一牺牲层330。其中，经由间距倍增工艺，第一牺牲层330的位于第一掩膜层310表面和第一光刻胶层320顶面的部分被刻蚀去除，剩余的第一牺牲层330形成第一沟槽结构331。并且，在上述刻蚀过程中，剩余的第一光刻胶层320被全部去除。
如图3所示，其代表性地示出了半导体结构在“将第一沟槽结构331转移至图案定义层200而形成第一组沟槽G1”的步骤中的结构示意图。如图4所示，其代表性地示出了半导体结构在“将第一沟槽结构331转移至图案定义层200而形成第一组沟槽G1”的步骤中的平面图。在该步骤中，半导体结构包含衬底100以及形成有第一组沟槽G1的图案定义层200。其中，在该步骤中，可以通过干法刻蚀工艺，将第一沟槽结构331转移至图案定义层200的第一抗反射层220，从而在第一抗反射层220表面形成第一组沟槽G1。并且，在上述刻蚀过程中，第一沟槽结构331(即剩余的第一牺牲层330)和第一掩膜层310被全部去除。
如图5至图8所示，在“在图案定义层200中形成第二组沟槽G2”的步骤中，具体可以包含：
在图案定义层200表面形成第二掩膜层410，第二掩膜层410填充第一 组沟槽G1；
通过间距倍增工艺在第二掩膜层410表面形成第二沟槽结构431；
以第二掩膜层410为掩膜刻蚀图案定义层200，将第二沟槽结构431转移至图案定义层200而形成第二组沟槽G2。
如图5至图8所示，基于上述形成第二组沟槽G2的工艺设计，在本实施方式中，在“在图案定义层200表面形成第二掩膜层410”的步骤中，具体可以包含：
在图案定义层200表面形成第三钝化层411；
在第三钝化层411表面形成第三抗反射层412，第三抗反射层412与第三钝化层411共同形成第二掩膜层410。
如图5至图8所示，基于上述形成第二组沟槽G2的工艺设计，在本实施方式中，在“通过间距倍增工艺在第二掩膜层410表面形成第二沟槽结构431”的步骤中，具体可以包含：
在第二掩膜层410表面形成第二光刻胶层420；
图案化第二光刻胶层420，形成第二开口421；
在第二掩膜层410和第二光刻胶层420表面形成第二牺牲层430，第二牺牲层430覆盖第二开口421的侧壁和底壁；
刻蚀去除位于第二掩膜层410表面和第二光刻胶层420顶部的第二牺牲层430，剩余的第二牺牲层430为第二沟槽结构431。
如图5所示，其代表性地示出了半导体结构在“在第二掩膜层410形成第二光刻胶层420”的步骤中的结构示意图。在该步骤中，半导体结构包含衬底100、形成有第一组沟槽G1的图案定义层200、第二掩膜层410以及图案化的第二光刻胶层420。其中，第二掩膜层410形成于图案定义层200表面，且第二掩膜层410填充于第一抗反射层220表面的第一组沟槽G1，第二掩膜层410包含第三钝化层411和第三抗反射层412。第二光刻胶层420形成于第二掩膜层410表面，且第二光刻胶层420经由图案化形成第二开口421。
在本实施方式中，第三钝化层411可以通过旋涂工艺形成于图案定义层200。
在本实施方式中，第三抗反射层412的材质可以但不限于包含氮氧化硅。
如图6所示，其代表性地示出了半导体结构在“在第二掩膜层410和第 二光刻胶层420表面形成第二牺牲层430”的步骤中的结构示意图。在该步骤中，半导体结构包含衬底100、形成有第一组沟槽G1的图案定义层200、第二掩膜层410、图案化的第二光刻胶层420以及第二牺牲层430。其中，第二牺牲层430形成于第二掩膜层410表面和剩余的第二光刻胶层420表面，即第二牺牲层430覆盖第二掩膜层410的暴露于第二开口421的表面，同时覆盖第二开口421的侧壁和底壁。
在本实施方式中，第二牺牲层430的材质可以但不限于包含二氧化硅。
如图7所示，其代表性地示出了半导体结构在“在第二掩膜层410表面形成第二沟槽结构431”的步骤中的结构示意图。在该步骤中，半导体结构包含衬底100、形成有第一组沟槽G1的图案定义层200、第二掩膜层410以及剩余的第二牺牲层430。其中，经由间距倍增工艺，第二牺牲层430的位于第二掩膜层410表面和第二光刻胶层420顶面的部分被刻蚀去除，剩余的第二牺牲层430形成第二沟槽结构431。并且，在上述刻蚀过程中，剩余的第二光刻胶层420被全部去除。
如图8所示，其代表性地示出了半导体结构在“将第二沟槽结构431转移至图案定义层200而形成第二组沟槽G2”的步骤中的结构示意图。如图9所示，其代表性地示出了半导体结构在“将第二沟槽结构431转移至图案定义层200而形成第二组沟槽G2”的步骤中的平面图。在该步骤中，半导体结构包含衬底100以及形成有第一组沟槽G1和第二组沟槽G2的图案定义层200。其中，在该步骤中，可以通过干法刻蚀工艺，将第二沟槽结构431转移至图案定义层200的第一抗反射层220，从而在已经形成有第一组沟槽G1的第一抗反射层220表面形成第二组沟槽G2。并且，在上述刻蚀过程中，第二沟槽结构431(即剩余的第二牺牲层430)和第二掩膜层410被全部去除。其中，在图9示出的半导体结构的平面图中，第一组沟槽G1与第二组沟槽G2具有120°的夹角。
如图10至图13所示，在“在图案定义层200中形成第三组沟槽G3”的步骤中，具体可以包含：
在图案定义层200表面形成第三掩膜层510，第三掩膜层510填充第一组沟槽G1和第二组沟槽G2；
通过间距倍增工艺在第三掩膜层510表面形成第三沟槽结构531；
以第三掩膜层510为掩膜刻蚀图案定义层200，将第三沟槽结构531转移至图案定义层200而形成第三组沟槽G3。
如图10至图13所示，基于上述形成第三组沟槽G3的工艺设计，在本实施方式中，在“在图案定义层200表面形成第三掩膜层510”的步骤中，具体可以包含：
在图案定义层200表面形成第四钝化层511；
在第四钝化层511表面形成第四抗反射层512，第四抗反射层512与第四钝化层511共同形成第三掩膜层510。
如图10至图13所示，基于上述形成第三组沟槽G3的工艺设计，在本实施方式中，在“通过间距倍增工艺在第三掩膜层510表面形成第三沟槽结构531”的步骤中，具体可以包含：
在第三掩膜层510表面形成第三光刻胶层520；
图案化第三光刻胶层520，形成第三开口521；
在第三掩膜层510和第三光刻胶层520表面形成第三牺牲层530，第三牺牲层530覆盖第三开口521的侧壁和底壁；
刻蚀去除位于第三掩膜层510表面和第三光刻胶层520顶部的第三牺牲层530，剩余的第三牺牲层530为第三沟槽结构531。
如图10所示，其代表性地示出了半导体结构在“在第三掩膜层510形成第三光刻胶层520”的步骤中的结构示意图。在该步骤中，半导体结构包含衬底100、形成有第一组沟槽G1和第二组沟槽G2的图案定义层200、第三掩膜层510以及图案化的第三光刻胶层520。其中，第三掩膜层510形成于图案定义层200表面，且第三掩膜层510填充于第一抗反射层220表面的第一组沟槽G1和第二组沟槽G2，第三掩膜层510包含第四钝化层511和第四抗反射层512。第三光刻胶层520形成于第三掩膜层510表面，且第三光刻胶层520经由图案化形成第三开口521。
在本实施方式中，第四钝化层511可以通过旋涂工艺形成于图案定义层200。
在本实施方式中，第四抗反射层512的材质可以但不限于包含氮氧化硅。
如图11所示，其代表性地示出了半导体结构在“在第三掩膜层510和第三光刻胶层520表面形成第三牺牲层530”的步骤中的结构示意图。在该步 骤中，半导体结构包含衬底100、形成有第一组沟槽G1和第二组沟槽G2的图案定义层200、第三掩膜层510、图案化的第三光刻胶层520以及第三牺牲层530。其中，第三牺牲层530形成于第三掩膜层510表面和剩余的第三光刻胶层520表面，即第三牺牲层530覆盖第三掩膜层510的暴露于第三开口521的表面，同时覆盖第三开口521的侧壁和底壁。
在本实施方式中，第三牺牲层530的材质可以但不限于包含二氧化硅。
如图12所示，其代表性地示出了半导体结构在“在第三掩膜层510表面形成第三沟槽结构531”的步骤中的结构示意图。在该步骤中，半导体结构包含衬底100、形成有第一组沟槽G1和第二组沟槽G2的图案定义层200、第三掩膜层510以及剩余的第三牺牲层530。其中，经由间距倍增工艺，第三牺牲层530的位于第三掩膜层510表面和第三光刻胶层520顶面的部分被刻蚀去除，剩余的第三牺牲层530形成第三沟槽结构531。并且，在上述刻蚀过程中，剩余的第三光刻胶层520被全部去除。
如图13所示，其代表性地示出了半导体结构在“将第三沟槽结构531转移至图案定义层200而形成第三组沟槽G3”的步骤中的结构示意图。如图14所示，其代表性地示出了半导体结构在“将第三沟槽结构531转移至图案定义层200而形成第三组沟槽G3”的步骤中的平面图。在该步骤中，半导体结构包含衬底100以及形成有第一组沟槽G1、第二组沟槽G2和第三组沟槽G3的图案定义层200。其中，在该步骤中，可以通过干法刻蚀工艺，将第三沟槽结构531转移至图案定义层200的第一抗反射层220，从而在已经形成有第一组沟槽G1和第二组沟槽G2的第一抗反射层220表面形成第三组沟槽G3。并且，在上述刻蚀过程中，第三沟槽结构531(即剩余的第三牺牲层530)和第三掩膜层510被全部去除。其中，在图14示出的半导体结构的平面图中，第一组沟槽G1与第三组沟槽G3具有120°的夹角，且第而组沟槽G2与第三组沟槽G3具有120°的夹角，即三组沟槽G1、G2、G3相互具有120°的夹角。
如图15所示，其代表性地示出了半导体结构在“形成图案定义层200的孔洞h”的步骤中的结构示意图，且图16代表性地示出了半导体结构在该步骤中的平面图。在该步骤中，可以在第一抗反射层220形成三组沟槽G1、G2、G3后，于三组沟槽G1、G2、G3在第一抗反射层220的交叉位置在第一钝化 层210中形成孔洞h，，由于三组沟槽G1、G2、G3相互具有120°的夹角，使得于三组沟槽G1、G2、G3的交叉位置在图案定义层200中形成的孔洞h呈六边形。
如图17所示，其代表性地示出了半导体结构在“形成电容孔H”的步骤中的结构示意图，且图18代表性地示出了半导体结构在该步骤中的平面图。在该步骤中，随着图案定义层200的孔洞h向下转移，在刻蚀负载效应的作用下，使得电容孔H由顶部的六边形直边轮廓转变为圆弧而形成较为规则的圆形，衬底100中的电极101暴露于电容孔H的底部。
在此应注意，附图中示出而且在本说明书中描述的电容孔的形成方法仅仅是能够采用本公开原理的许多种形成方法中的几个示例。应当清楚地理解，本公开的原理绝非仅限于附图中示出或本说明书中描述的电容孔的形成方法的任何细节或任何步骤。
基于上述对本公开提出的电容孔的形成方法的几个示例性实施方式的详细说明，以下将对本公开提出的半导体结构的一示例性实施方式进行说明。
在本实施方式中，本公开提出的半导体结构具有电容孔，且半导体结构的电容孔是经由本公开提出的并在上述实施方式中详细说明的电容孔的形成方法形成。
在此应注意，附图中示出而且在本说明书中描述的半导体结构仅仅是能够采用本公开原理的许多种半导体结构中的几个示例。应当清楚地理解，本公开的原理绝非仅限于附图中示出或本说明书中描述的半导体结构的任何细节或任何部件。
综上所述，本公开提出的电容孔的形成方法，通过采用三次曝光工艺形成六边形的孔洞，在该孔洞向下转移而形成电容孔的过程中，在刻蚀负载效应的作用下，使得电容孔由顶部的六边形直边轮廓转变为圆弧而形成较为规则的圆形，从而显著改善电容孔底部的形状。通过上述设计，本公开能够保证电容孔底部呈圆形，使电容孔曲率保持均匀。
以上详细地描述和/或图示了本公开提出的电容孔的形成方法及半导体结构的示例性实施方式。在本说明书的描述中，参考术语“实施例”、“示例性的实施例”、“一些实施方式”、“示意性实施方式”、“示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的 至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。
在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。
工业实用性
本公开提出的电容孔的形成方法，通过采用三次曝光工艺形成六边形的孔洞，在该孔洞向下转移而形成电容孔的过程中，在刻蚀负载效应的作用下，使得电容孔由顶部的六边形直边轮廓转变为圆弧而形成较为规则的圆形，从而显著改善电容孔底部的形状。通过上述设计，本公开能够保证电容孔底部呈圆形，使电容孔曲率保持均匀。

Claims (15)

  1. 一种电容孔的形成方法，所述电容的形成方法包含：
    提供一衬底，所述衬底中形成有电极；
    在所述衬底表面形成图案定义层；
    在所述图案定义层中依次形成三组沟槽，三组所述沟槽互为120°交叉，且于交叉位置在所述图案定义层中形成六边形的孔洞；
    以所述图案定义层为掩膜并沿所述孔洞刻蚀所述衬底，以于所述衬底中形成电容孔，在刻蚀负载效应的作用下，所述电容孔底部呈圆形，所述电极暴露于所述电容孔底部。
  2. 根据权利要求1所述的电容孔的形成方法，其中，所述的在衬底表面形成图案定义层的步骤包含：
    在所述衬底表面形成第一钝化层；
    在所述第一钝化层表面形成第一抗反射层，所述第一抗反射层与所述第一钝化层共同形成所述图案定义层，所述三组沟槽形成于所述第一抗反射层。
  3. 根据权利要求2所述的电容孔的形成方法，其中，所述第一抗反射层形成所述三组沟槽后，于所述三组沟槽的交叉位置在所述第一钝化层中形成所述孔洞。
  4. 根据权利要求1所述的电容孔的形成方法，其中，所述的在图案定义层中形成第一组沟槽的步骤包含：
    在所述图案定义层表面形成第一掩膜层；
    通过间距倍增工艺在所述第一掩膜层表面形成第一沟槽结构；
    以所述第一掩膜层为掩膜刻蚀所述图案定义层，将第一沟槽结构转移至所述图案定义层而形成第一组沟槽。
  5. 根据权利要求4所述的电容孔的形成方法，其中，所述的通过间距倍增工艺在第一掩膜层表面形成第一沟槽结构的步骤包含：
    在所述第一掩膜层表面形成第一光刻胶层；
    图案化所述第一光刻胶层，形成第一开口；
    在所述第一掩膜层和所述第一光刻胶层表面形成第一牺牲层，所述第一牺牲层覆盖所述第一开口的侧壁和底壁；
    刻蚀去除位于所述第一掩膜层表面和所述第一光刻胶层顶部的所述第一牺 牲层，剩余的所述第一牺牲层为所述第一沟槽结构。
  6. 根据权利要求4所述的电容孔的形成方法，其中，所述的在图案定义层表面形成第一掩膜层的步骤包含：
    在所述图案定义层表面形成第二钝化层；
    在所述第二钝化层表面形成第二抗反射层，所述第二抗反射层与所述第二钝化层共同形成所述第一掩膜层。
  7. 根据权利要求1所述的电容孔的形成方法，其中，所述的在图案定义层中形成第二组沟槽的步骤包含：
    在所述图案定义层表面形成第二掩膜层，所述第二掩膜层填充第一组沟槽；
    通过间距倍增工艺在所述第二掩膜层表面形成第二沟槽结构；
    以所述第二掩膜层为掩膜刻蚀所述图案定义层，将第二沟槽结构转移至所述图案定义层而形成第二组沟槽。
  8. 根据权利要求7所述的电容孔的形成方法，其中，所述的通过间距倍增工艺在第二掩膜层表面形成第二沟槽结构的步骤包含：
    在所述第二掩膜层表面形成第二光刻胶层；
    图案化所述第二光刻胶层，形成第二开口；
    在所述第二掩膜层和所述第二光刻胶层表面形成第二牺牲层，所述第二牺牲层覆盖所述第二开口的侧壁和底壁；
    刻蚀去除位于所述第二掩膜层表面和所述第二光刻胶层顶部的所述第二牺牲层，剩余的所述第二牺牲层为所述第二沟槽结构。
  9. 根据权利要求7所述的电容孔的形成方法，其中，所述的在图案定义层表面形成第二掩膜层的步骤包含：
    在所述图案定义层表面形成第三钝化层，所述第三钝化层填充第一组沟槽；
    在所述第三钝化层表面形成第三抗反射层，所述第三抗反射层与所述第三钝化层共同形成所述第二掩膜层。
  10. 根据权利要求9所述的电容孔的形成方法，其中，所述第三钝化层是通过旋涂工艺形成于所述图案定义层。
  11. 根据权利要求1所述的电容孔的形成方法，其中，所述的在图案定义层中形成第三组沟槽的步骤包含：
    在所述图案定义层表面形成第三掩膜层，所述第三掩膜层填充第一组沟槽 和第二组沟槽；
    通过间距倍增工艺在所述第三掩膜层表面形成第三沟槽结构；
    以所述第三掩膜层为掩膜刻蚀所述图案定义层，将第三沟槽结构转移至所述图案定义层而形成第三组沟槽。
  12. 根据权利要求11所述的电容孔的形成方法，其中，所述的通过间距倍增工艺在第三掩膜层表面形成第三沟槽结构的步骤包含：
    在所述第三掩膜层表面形成第三光刻胶层；
    图案化所述第三光刻胶层，形成第三开口；
    在所述第三掩膜层和所述第三光刻胶层表面形成第三牺牲层，所述第三牺牲层覆盖所述第三开口的侧壁和底壁；
    刻蚀去除位于所述第三掩膜层表面和所述第三光刻胶层顶部的所述第三牺牲层，剩余的所述第三牺牲层为所述第三沟槽结构。
  13. 根据权利要求11所述的电容孔的形成方法，其中，所述的在图案定义层表面形成第三掩膜层的步骤包含：
    在所述图案定义层表面形成第四钝化层，所述第四钝化层填充第一组沟槽和第二组沟槽；
    在所述第四钝化层表面形成第四抗反射层，所述第四抗反射层与所述第四钝化层共同形成所述第三掩膜层。
  14. 根据权利要求13所述的电容孔的形成方法，其中，所述第四钝化层是通过旋涂工艺形成于所述图案定义层。
  15. 一种半导体结构，具有电容孔，其中，所述电容孔经由权利要求1～14任一项所述的电容孔的形成方法形成。
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