WO2023103964A1 - 封装结构及其制作方法 - Google Patents
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- 238000004806 packaging method and process Methods 0.000 title claims abstract description 61
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 238000005538 encapsulation Methods 0.000 claims description 56
- 238000000034 method Methods 0.000 claims description 27
- 238000001465 metallisation Methods 0.000 claims description 15
- 239000003292 glue Substances 0.000 claims description 7
- 238000000465 moulding Methods 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 133
- 239000000463 material Substances 0.000 description 6
- 239000000758 substrate Substances 0.000 description 5
- 230000009286 beneficial effect Effects 0.000 description 4
- 238000000608 laser ablation Methods 0.000 description 3
- 239000012790 adhesive layer Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000009434 installation Methods 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- OINMNSFDYTYXEQ-UHFFFAOYSA-M 2-bromoethyl(trimethyl)azanium;bromide Chemical compound [Br-].C[N+](C)(C)CCBr OINMNSFDYTYXEQ-UHFFFAOYSA-M 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000004026 adhesive bonding Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000005022 packaging material Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5386—Geometry or layout of the interconnection structure
Definitions
- the included angle is 90°.
- the packaging structure 100 is mainly composed of the first module 10 , the second module 20 and the packaging layer 30 .
- the first module 10 is mainly composed of a first dielectric layer 11 , a first circuit 12 and a first device 13 .
- a first circuit 12 and a first device 13 are provided on the first dielectric layer 11 .
- the first module 10 may use a packaging substrate (Substrate) or a redistribution layer (RDL).
- the first module group 10 comprises the first dielectric layer 11, the first circuit 12 and the first device 13, the first circuit 12 and the first device 13 are arranged on the first dielectric layer 11, the first circuit 12 It is electrically connected with the first device 13 .
- the second module 20 can extend in the up and down direction, which not only realizes Utilization of the height space also realizes the turning of the electrical connection lead-out part of the second module 20 .
- the second module 20 and the first module 10 are vertically arranged with an included angle of 90°, which is beneficial to realize box-type packaging.
- a second dielectric layer 21 is set on one side of the second device 23, and a first electrical connection part 24 is made on the second dielectric layer 21, and the first electrical connection part 24 is connected to the second dielectric layer 21.
- the second device 23 is electrically connected.
- a general wafer manufacturing process is used to prepare the rewiring layer, and the process includes gluing, exposure, development, sputtering, electroplating, and the like.
- the passivation materials include PI, BCB, silicon oxide, silicon nitride and other dielectric materials.
- Materials for RDL rewiring include metal materials such as copper, aluminum, and gold. The number of layers of RDL redistribution depends on the number of electrical interconnections.
- the signals interconnected with the first module 10 are led out to the edge of the first packaging layer 31 . This step may be called rewiring.
- the metallization layer 60 may include various materials such as gold layer, stainless steel layer, aluminum layer, etc., and the thickness of the metal layer depends on the design. This step may be referred to as side 28 metallization.
- the surface mount step can be carried out, and the second module group 20 and the first device 13 are integrally mounted on the first dielectric layer 11, wherein the second module group 20 for lateral protection.
- the third device 36 is disposed on the second encapsulation layer 32 and electrically connected to the conductive member 34 . For example, paste the third device 36 on the corresponding filling position of the conductive glue.
- the three-dimensional space can be fully utilized to achieve high integration.
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- Engineering & Computer Science (AREA)
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Abstract
一种封装结构及其制作方法。封装结构包括：第一模组，第一模组包括第一介质层、第一电路和第一器件，第一电路和第一器件设于第一介质层，第一电路与第一器件电连接，第一介质层沿第一方向延伸；第二模组，第二模组包括第二介质层、第二电路和第二器件，第二电路和第二器件设于第二介质层，第二电路分别与第二器件和第一电路电连接，第二介质层沿第二方向延伸，第二方向与第一方向之间具有夹角；封装层，封装层包裹在第一器件和第二器件的外侧面的至少一部分。
Description
本公开要求于2021年12月06日提交中国专利局，申请号为202111481971.9，申请名称为“封装结构及其制作方法”的中国专利申请的优先权，其全部内容通过引用结合在本公开中。
本公开属于半导体封装技术领域，具体地，本公开涉及一种封装结构以及封装结构的制作方法。
传统电子模组的封装布局方案主要为2D平铺，各个器件平行放置，需要占用较大的面积，后续进一步发展出芯片堆叠的3D封装结构，减少了封装所需占用的面积，但3D堆叠在空间方面的利用仍然有一些不足。
因此，如何实现一种更高空间的利用、更加高密度的集成的封装结构的问题急需得到解决。
发明内容
本公开的一个目的是提供一种封装结构。
本公开的另一个目的是提供一种封装结构的制作方法。
根据本公开的第一方面，提供了一种封装结构，包括：第一模组，所述第一模组包括第一介质层、第一电路和第一器件，所述第一电路和所述第一器件设于所述第一介质层，所述第一电路与所述第一器件电连接，所述第一介质层沿第一方向延伸；第二模组，所述第二模组包括第二介质层、第二电路和第二器件，所述第二电路和所述第二器件设于所述第二介质层，所述第二电路分别与所述第二器件和所述第一电路电连接，所述第二介质层沿第二方向延伸，所述第二方向与所述第一方向之间具有夹角；封装层，所述封装层包裹在所述第一器件和所述第二器件的外侧面的至少一部分。
可选地，所述第二模组包括重布线层，所述重布线层包括所述第二介质层和所述第二电路的至少一部分。
可选地，所述第二电路包括：第一电连接部，所述第一电连接部设于所述第二介质层，且与所述第一电路电连接；第二电连接部，所述第二电连接部的一部分设于所述第二介质层，所述第二电连接部分别与所述第一电连接部和所述第二器件电连接。
可选地，所述第一电连接部沿所述第一方向延伸，所述第二电连接部沿所述第二方向延伸。
可选地，所述第二模组为长方体，所述长方体具有顶面、底面和四个侧面，所述顶面和所述底面相对设置，所述第二介质层设于一个侧面，所述第二电连接部设于所述底面。
可选地，所述第一电连接部与所述第一电路焊接或者通过导电胶连接。
可选地，所述第二模组的数量为多个。
可选地，多个所述第二模组与所述第一模组之间围合有腔室，所述第一器件位于所述腔室。
可选地，所述第二模组的数量为4个，所述腔室的横截面的形状为矩形。
可选地，所述夹角为90°。
可选地，所述封装层包括：第一封装层，所述第一封装层与所述第二介质层连接，且包裹所述第二器件；第二封装层，所述第二封装层与所述第一介质层连接，且包裹所述第一器件和所述第二模组的外侧面。
可选地，所述第二封装层上设有穿塑孔，所述穿塑孔内设有与所述第一电路电连接的导电件，所述封装层还包括：第三封装层，所述第三封装层设于所述第一封装层远离所述第一介质层的一侧，在所述第三封装层和所述第一封装层之间设有第三器件，所述第三器件与所述导电件电连接。
本公开的又一方面还提供了一种封装结构的制作方法，包括以下步骤：制作第一模组，所述第一模组包括第一介质层、第一电路和第一器件，所述第一电路和所述第一器件设于所述第一介质层，所述第一电路与所述 第一器件电连接；制作第二模组，所述第二模组包括第二介质层、第二电路和第二器件，所述第二电路和所述第二器件设于所述第二介质层，所述第二电路与所述第二器件电连接；将所述第二模组设于所述第一模组的一侧，且将所述第二电路与所述第一电路电连接，且所述第一介质层沿第一方向延伸，所述第二介质层沿第二方向延伸，所述第二方向与所述第一方向之间具有夹角。
可选地，所述第二模组与所述第一模组垂直设置，所述夹角为90°。
可选地，所述第二电路包括第一电连接部和第二电连接部，所述的制作第二模组的方法包括：在所述第二器件的第一侧设置第一封装层，在第二器件的第二侧设置所述第二介质层，在所述第二介质层上制作有第一电连接部，所述第一电连接部与所述第二器件电连接；在第二介质层上制作所述第二电连接部，所述第二电连接部漏出所述第二介质层且与所述第一电连接部电连接。
可选地，制作所述第一电连接部的方法包括：在临时载片的表面设置临时键合件，将所述第二器件设置在所述临时键合件上；对所述第二器件进行塑封，得到第一封装层；将所述临时载片和所述临时键合件与所述第二器件分离，漏出所述第二器件；在所述第二器件的一侧设置所述第二介质层，并在所述第二介质层上制作所述第一电连接部，所述第一电连接部与所述第二器件电连接；切割并漏出所述第一电连接部的一部分，形成所述第二模组的一部分。
可选地，制作所述第二电连接部的方法包括：对所述第二模组上漏出所述第一电连接部的一侧进行金属化，得到金属化层；将所述金属化层上去除部分金属，得到所述第二电连接部。
可选地，所述的方法还包括以下步骤：将贴装完成的所述第一模组和所述第二模组进行整体塑封，得到第二封装层；在所述第二封装层上设置穿塑孔，在所述穿塑孔内填充导电件，所述导电件与所述第一电路电连接；将第三器件设置在第二封装层上，且与所述导电件电连接；对所述第三器件进行塑封，得到第三封装层；在所述第一介质层上进行植球，通过与所述第一电路电连接以将信号引出。
本公开的一个技术效果在于，本公开实施例的封装结构，通过采用沿不同方向延伸的第一模组和第二模组相配合，充分利用高度空间，实现更加高密度的集成的封装结构。
通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征及其优点将会变得清楚。
被结合在说明书中并构成说明书的一部分的附图示出了本公开的实施例，并且连同其说明一起用于解释本公开的原理。
图1至图15是本公开提供的封装结构的制作方法的示意图；
图16是本公开提供的封装结构的制作方法的流程图。
附图标记
封装结构100；
第一模组10；第一介质层11；第一电路12；第一器件13；
第二模组20；第二介质层21；第二电路22；第二器件23；第一电连接部24；第二电连接部25；顶面26；底面27；侧面28；
封装层30；第一封装层31；第二封装层32；穿塑孔33；导电件34；第三封装层35；第三器件36；
临时载片40；临时键合件50；金属化层60；保护层70。
现在将参照附图来详细描述本公开的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。
在这里示出和讨论的所有例子中，任何具体值应被解释为仅仅是示例 性的，而不是作为限制。因此，示例性实施例的其它例子可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
下面结合附图具体描述根据本公开实施例的封装结构100。
如图1至图16所示，根据本公开实施例的封装结构100包括第一模组10、第二模组20和封装层30。
具体而言，第一模组10包括第一介质层11、第一电路12和第一器件13，第一电路12和第一器件13设于第一介质层11，第一电路12与第一器件13电连接，第一介质层11沿第一方向延伸。
第二模组20包括第二介质层21、第二电路22和第二器件23，第二电路22和第二器件23设于第二介质层21，第二电路22分别与第二器件23和第一电路12电连接，第二介质层21沿第二方向延伸，第二方向与第一方向之间具有夹角，封装层30包裹在第一器件13和第二器件23的外侧面28的至少一部分。
换言之，根据本公开实施例的封装结构100主要由第一模组10、第二模组20和封装层30组成。其中，第一模组10主要由第一介质层11、第一电路12和第一器件13组成。在第一介质层11设有第一电路12和第一器件13。其中，第一模组10可以采用封装基板(Substrate)或者采用重布线层(RDL)。
第二模组20主要由第二介质层21、第二电路22和第二器件23组成。在第二介质层21设有第二电路22和第二器件23。第二模组20也可以采用封装基板(Substrate)或者采用重布线层(RDL)。
由于第一电路12与第一器件13连接，第二电路22分别与第一电路12和第二器件23连接，因此，能够实现整体电导通。
又由于第一介质层11沿第一方向延伸，第二介质层21沿第二方向延伸，第一方向和第二方向不平行，因此，在第一方向大致沿水平方向延伸时，第二方向可大致沿上下方向延伸，利用了高度方向的空间。
需要说明的是，第一器件13、第二器件23和第三器件36可以相同或者不同，且种类不限制，例如可以为芯片。
由此，根据本公开实施例的封装结构100，通过采用沿不同方向延伸的第一模组10和第二模组20相配合，充分利用高度空间，实现更加高密度的集成的封装结构100。
根据本公开的一个实施例，第二模组20包括重布线层，重布线层包括第二介质层21和第二电路22的至少一部分。在本实施例中，第二模组20采用重布线层，采用晶圆级封装，无需封装基板，具有布线密度更大，封装成本低等优势。
在本公开的一些具体实施方式中，如图7所示，第二电路22包括：第一电连接部24和第二电连接部25。第一电连接部24设于第二介质层21，且与第一电路12电连接，第二电连接部25的一部分设于第二介质层21，第二电连接部25分别与第一电连接部24和第二器件23电连接。
其中，第一电连接部24可以是重布线层的一部分。第二电连接部25可以用于实现第一模组10和第二模组20之间的电连接。
在本实施例中，通过采用第一电连接部24和第二电连接部25相配合，不仅能够实现第一器件13的电导通，还有利于第一模组10和第二模组20之间的电连接。
根据本公开的一个实施例，结合图4和图15可知，第一电连接部24沿第一方向延伸，第二电连接部25沿第二方向延伸。在本实施例中，通过限定第一电连接部24和第二电连接部25的延伸方向，有利于第一模组10和第二模组20之间的电连接。
在本公开的一些具体实施方式中，如图7至图9所示，第二模组20为长方体，长方体具有顶面26、底面27和四个侧面28，顶面26和底面27相对设置，第二介质层21设于一个侧面28，第二电连接部25设于底面27。在安装时，将底面27设置在第一模组10上。例如，第一模组10沿水平方向延伸，第二模组20沿竖直方向延伸。第一电连接部24沿上下方向分布，且与第二器件23电连接。第二电连接部25设于底面27，第二电连接部25的一端与第一电连接部24的下端连接，第二电连接部25的另一端 与第一电路12连接。
根据本公开的一个实施例，第一电连接部24与第一电路12焊接或者通过导电胶连接，能够实现第一电连接部24和第一电路12之间电连接即可。
在本公开的一些具体实施方式中，如图15所示，第二模组20的数量为多个，也就是说，在本公开中，不限定贴装器件的数量和种类。
根据本公开的一个实施例，多个第二模组20与第一模组10之间围合有腔室，第一器件13位于腔室，有利于高度集成化设计。
根据本公开的一个实施例，第二模组20的数量为4个，腔室的横截面的形状为矩形，能够实现4D箱式封装。
在本公开的一些具体实施方式中，夹角为90°，例如第一模组10沿水平方向延伸，第二模组20沿竖直方向延伸。
根据本公开的一个实施例，如图15所示，封装层30包括：第一封装层31和第二封装层32，第一封装层31与第二介质层21连接，且包裹第二器件23，第二封装层32与第一介质层11连接，且包裹第一器件13和第二模组20的外侧面28。其中，第一封装层31和第二封装层32可为塑封层。
在本公开的一些具体实施方式中，如图1和图12所示，第二封装层32上设有穿塑孔33，穿塑孔33内设有与第一电路12电连接的导电件34。封装层30还包括第三封装层35，第三封装层35设于第一封装层31远离第一介质层11的一侧，在第三封装层35和第一封装层31之间设有第三器件36，第三器件36与导电件34电连接。即采用TMV技术连接封装顶部的第三器件36，具有通信线路短，有利于减少信号的损耗的优点。
本公开还提供了一种封装结构100的制作方法。如图16所示，制作方法包括以下步骤：
制作第一模组10，第一模组10包括第一介质层11、第一电路12和第一器件13，第一电路12和第一器件13设于第一介质层11，第一电路12与第一器件13电连接。
如图1至图8所示，制作第二模组20，第二模组20包括第二介质层 21、第二电路22和第二器件23，第二电路22和第二器件23设于第二介质层21，第二电路22与第二器件23电连接。
如图9至图15所示，将第二模组20设于第一模组10的一侧，且将第二电路22与第一电路12电连接，且第一介质层11沿第一方向延伸，第二介质层21沿第二方向延伸，第二方向与第一方向之间具有夹角。
在本实施例中，通过限定第一模组10和第二模组20的延伸方向，在第一模组10沿水平方向延伸时，第二模组20能够沿上下方向延伸，不仅实现了对于高度空间的利用，还实现了第二模组20的电连接引出部位的转向。
根据本公开的一个实施例，如图9至图15所示，第二模组20与第一模组10垂直设置，夹角为90°，有利于实现箱式封装。
在本公开的一些具体实施方式中，第二电路22包括第一电连接部24和第二电连接部25，制作第二模组20的方法包括：
如图1至图3所示，在第二器件23的第一侧设置第一封装层31，在第二器件23的第二侧设置第二介质层21，在第二介质层21上制作有第一电连接部24，第一电连接部24与第二器件23电连接。
如图4所示，在第二介质层21上制作第二电连接部25，第二电连接部25漏出第二介质层21且与第一电连接部24电连接。
在本实施例中，通过将第二电路22分为第一电连接部24和第二电连接部25，不仅有利于第二器件23的电导通，还通过将第二电连接部25漏出，实现第二电连接部25与第一电路12之间的连接。此外，还有利于将第一模组10和第二模组20分别沿不同方向延伸，实现转向的目的。
根据本公开的一个实施例，制作第一电连接部24的方法包括：
如图1所示，在临时载片40的表面设置临时键合件50，将第二器件23设置在临时键合件50上。其中，在将临时键合件50设置在临时载片40上时，可以采用粘贴的方式。临时载片40的材料可以为硅、玻璃封。临时键合件50的材料可以为激光解键合胶、热解键合胶等，临时键合件50可以为膜层。在将第二器件23设置在临时键合件50上时，可以采用粘贴的方式。此步骤可以称为临时键合。
如图2所示，在临时键合步骤完成后，对第二器件23进行塑封，得到第一封装层31。也就是说，对整个结构进行塑封，确保整个结构可以完全塑封包围，塑封料的厚度可以按照一定的要求进行控制。此步骤可以称为圆片塑封。
如图3所示，在圆片塑封步骤完成后，将临时载片40和临时键合件50与第二器件23分离，漏出第二器件23。例如，可以通过激光或加热等方式，将临时载片40和临时键合件50去除，漏出第二器件23。此步骤可以称为解键合。
如图4所示，在解键合步骤完成后，在第二器件23的一侧设置第二介质层21，并在第二介质层21上制作第一电连接部24，第一电连接部24与第二器件23电连接。例如采用一般晶圆制作工艺制备重布线层，工艺包括涂胶、曝光、显影、溅射、电镀等。其中钝化材料包括PI、BCB、氧化硅、氮化硅等多种介质材料。RDL重布线的材料包括铜、铝、金等金属材料。RDL重布线的层数依据电互连的数量而定。布线时，将与第一模组10互连的信号引出到第一封装层31的边缘。此步骤可以称为再布线。
在再布线步骤完成后，切割并漏出第一电连接部24的一部分，形成第二模组20的一部分。例如，将圆片进行切割，形成封装单体，侧边漏出互联线，形成一个单体模组，即第二模组20的一部分。此步骤可以称为切割。
在本实施例中，通过多个步骤，实现了第一电连接部24的制作，实现了第一电连接部24的暴露，有利于后续沿不同方向设置的第一模组10和第二模组20之间的电连接。
在本公开的一些具体实施方式中，制作第二电连接部25的方法包括：
如图6所示，对第二模组20上漏出第一电连接部24的一侧进行金属化，得到金属化层60。也就是说，对第二模组20的侧边进行金属化，得到金属化区域。如图5所示，在金属化前，可以先对第二模组20进行保护，再对待金属化的面进行处理。例如第二模组20一共具有六个面，其中一个面是待金属化的面，在金属化操作前，对第二模组20的其余五个面均进行保护。具体地，可以采用胶层或膜等保护层70进行贴片保护，此步骤可以 称为正背面保护。在金属化时，可以采用溅射、蒸镀、化镀等方式。金属化层60可以包括金层、不锈钢层、铝层等多种材料，金属层厚度根据设计而定。此步骤可以称为侧面28金属化。
如图7和图8所示，在侧面28金属化步骤完成后，将金属化层60上去除部分金属，得到第二电连接部25。例如，将金属化层60进行激光烧蚀，去除无需互联部分的金属，留下需要的信号引出部分。最后将顶面26和底面27的保护胶层去除，去除方法可以采用撕膜、或者显影等方式。完成单体模组的封装。此步骤可以称为激光烧蚀。
如图9所示，在完成激光烧蚀的步骤后，可以进行表面贴装步骤，将第二模组20和第一器件13整体贴装在第一介质层11上，其中，第二模组20进行侧向防止。
根据本公开的一个实施例，制作方法还包括以下步骤：
如图10所示，将贴装完成的第一模组10和第二模组20进行整体塑封，得到第二封装层32。也就是说，在完成表面贴装步骤后，可以进行整体塑封步骤，将贴装完成的部分进行整体的塑封。
如图11所示，在第二封装层32上设置穿塑孔33，如图12所示，在穿塑孔33内填充导电件34，导电件34与第一电路12电连接。例如，在完成整体塑封步骤后，根据预留位置，进行激光打孔，去除相应位置的材料，形成穿塑孔33，然后填充导电胶。
如图13所示，将第三器件36设置在第二封装层32上，且与导电件34电连接。例如，将第三器件36贴在相应的导电胶的填充位置。
如图14所示，对第三器件36进行塑封，得到第三封装层35。即对贴装后的第三器件36进行塑封。
如图15所示，在第一介质层11上进行植球，通过与第一电路12电连接以将信号引出。即在第一介质层11的背面进行植球，将信号引出。
总而言之，根据本公开实施例的封装结构100以及制作方法，能够充分利用三维空间，实现高度集成化。
虽然已经通过例子对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上例子仅是为了进行说明，而不是为了限 制本公开的范围。本领域的技术人员应该理解，可在不脱离本公开的范围和精神的情况下，对以上实施例进行修改。本公开的范围由所附权利要求来限定。
Claims (18)
- 一种封装结构(100)，其特征在于，包括：第一模组(10)，所述第一模组(10)包括第一介质层(11)、第一电路(12)和第一器件(13)，所述第一电路(12)和所述第一器件(13)设于所述第一介质层(11)，所述第一电路(12)与所述第一器件(13)电连接，所述第一介质层(11)沿第一方向延伸；第二模组(20)，所述第二模组(20)包括第二介质层(21)、第二电路(22)和第二器件(23)，所述第二电路(22)和所述第二器件(23)设于所述第二介质层(21)，所述第二电路(22)分别与所述第二器件(23)和所述第一电路(12)电连接，所述第二介质层(21)沿第二方向延伸，所述第二方向与所述第一方向之间具有夹角；封装层(30)，所述封装层(30)包裹在所述第一器件(13)和所述第二器件(23)的外侧面(28)的至少一部分。
- 根据权利要求1所述的封装结构(100)，其特征在于，所述第二模组(20)包括重布线层，所述重布线层包括所述第二介质层(21)和所述第二电路(22)的至少一部分。
- 根据权利要求1或2所述的封装结构(100)，其特征在于，所述第二电路(22)包括：第一电连接部(24)，所述第一电连接部(24)设于所述第二介质层(21)，且与所述第一电路(12)电连接；第二电连接部(25)，所述第二电连接部(25)的一部分设于所述第二介质层(21)，所述第二电连接部(25)分别与所述第一电连接部(24)和所述第二器件(23)电连接。
- 根据权利要求1-3任一项所述的封装结构(100)，其特征在于，所述第一电连接部(24)沿所述第一方向延伸，所述第二电连接部(25)沿所述第二方向延伸。
- 根据权利要求1-4任一项所述的封装结构(100)，其特征在于，所述第二模组(20)为长方体，所述长方体具有顶面(26)、底面(27)和四个侧面(28)，所述顶面(26)和所述底面(27)相对设置，所述第 二介质层(21)设于一个侧面(28)，所述第二电连接部(25)设于所述底面(27)。
- 根据权利要求1-5任一项所述的封装结构(100)，其特征在于，所述第一电连接部(24)与所述第一电路(12)焊接或者通过导电胶连接。
- 根据权利要求1-6任一项所述的封装结构(100)，其特征在于，所述第二模组(20)的数量为多个。
- 根据权利要求1-7任一项所述的封装结构(100)，其特征在于，多个所述第二模组(20)与所述第一模组(10)之间围合有腔室，所述第一器件(13)位于所述腔室。
- 根据权利要求1-8任一项所述的封装结构(100)，其特征在于，所述第二模组(20)的数量为4个，所述腔室的横截面的形状为矩形。
- 根据权利要求1-9任一项所述的封装结构(100)，其特征在于，所述夹角为90°。
- 根据权利要求1-10任一项所述的封装结构(100)，其特征在于，所述封装层(30)包括：第一封装层(31)，所述第一封装层(31)与所述第二介质层(21)连接，且包裹所述第二器件(23)；第二封装层(32)，所述第二封装层(32)与所述第一介质层(11)连接，且包裹所述第一器件(13)和所述第二模组(20)的外侧面(28)。
- 根据权利要求1-11任一项所述的封装结构(100)，其特征在于，所述第二封装层(32)上设有穿塑孔(33)，所述穿塑孔(33)内设有与所述第一电路(12)电连接的导电件(34)，所述封装层(30)还包括：第三封装层(35)，所述第三封装层(35)设于所述第一封装层(31)远离所述第一介质层(11)的一侧，在所述第三封装层(35)和所述第一封装层(31)之间设有第三器件(36)，所述第三器件(36)与所述导电件(34)电连接。
- 一种封装结构(100)的制作方法，其特征在于，包括以下步骤：制作第一模组(10)，所述第一模组(10)包括第一介质层(11)、第一电路(12)和第一器件(13)，所述第一电路(12)和所述第一器件 (13)设于所述第一介质层(11)，所述第一电路(12)与所述第一器件(13)电连接；制作第二模组(20)，所述第二模组(20)包括第二介质层(21)、第二电路(22)和第二器件(23)，所述第二电路(22)和所述第二器件(23)设于所述第二介质层(21)，所述第二电路(22)与所述第二器件(23)电连接；将所述第二模组(20)设于所述第一模组(10)的一侧，且将所述第二电路(22)与所述第一电路(12)电连接，且所述第一介质层(11)沿第一方向延伸，所述第二介质层(21)沿第二方向延伸，所述第二方向与所述第一方向之间具有夹角。
- 根据权利要求13所述的方法，其特征在于，所述第二模组(20)与所述第一模组(10)垂直设置，所述夹角为90°。
- 根据权利要求13或14所述的方法，其特征在于，所述第二电路(22)包括第一电连接部(24)和第二电连接部(25)，所述的制作第二模组(20)的方法包括：在所述第二器件(23)的第一侧设置第一封装层(31)，在第二器件(23)的第二侧设置所述第二介质层(21)，在所述第二介质层(21)上制作有第一电连接部(24)，所述第一电连接部(24)与所述第二器件(23)电连接；在第二介质层(21)上制作所述第二电连接部(25)，所述第二电连接部(25)漏出所述第二介质层(21)且与所述第一电连接部(24)电连接。
- 根据权利要求13-15中任一项所述的方法，其特征在于，制作所述第一电连接部(24)的方法包括：在临时载片(40)的表面设置临时键合件(50)，将所述第二器件(23)设置在所述临时键合件(50)上；对所述第二器件(23)进行塑封，得到第一封装层(31)；将所述临时载片(40)和所述临时键合件(50)与所述第二器件(23)分离，漏出所述第二器件(23)；在所述第二器件(23)的一侧设置所述第二介质层(21)，并在所述第二介质层(21)上制作所述第一电连接部(24)，所述第一电连接部(24)与所述第二器件(23)电连接；切割并漏出所述第一电连接部(24)的一部分，形成所述第二模组(20)的一部分。
- 根据权利要求13-16中任一项所述的方法，其特征在于，制作所述第二电连接部(25)的方法包括：对所述第二模组(20)上漏出所述第一电连接部(24)的一侧进行金属化，得到金属化层(60)；将所述金属化层(60)上去除部分金属，得到所述第二电连接部(25)。
- 根据权利要求13-17中任一项所述的方法，其特征在于，还包括以下步骤：将贴装完成的所述第一模组(10)和所述第二模组(20)进行整体塑封，得到第二封装层(32)；在所述第二封装层(32)上设置穿塑孔(33)，在所述穿塑孔(33)内填充导电件(34)，所述导电件(34)与所述第一电路(12)电连接；将第三器件(36)设置在第二封装层(32)上，且与所述导电件(34)电连接；对所述第三器件(36)进行塑封，得到第三封装层(35)；在所述第一介质层(11)上进行植球，通过与所述第一电路(12)电连接以将信号引出。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111481971.9A CN114171490A (zh) | 2021-12-06 | 2021-12-06 | 封装结构及其制作方法 |
| CN202111481971.9 | 2021-12-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| WO2023103964A1 true WO2023103964A1 (zh) | 2023-06-15 |
Family
ID=80483923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PCT/CN2022/136608 WO2023103964A1 (zh) | 2021-12-06 | 2022-12-05 | 封装结构及其制作方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN114171490A (zh) |
| WO (1) | WO2023103964A1 (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114171490A (zh) * | 2021-12-06 | 2022-03-11 | 青岛歌尔智能传感器有限公司 | 封装结构及其制作方法 |
| CN115413115A (zh) * | 2022-09-27 | 2022-11-29 | 荣成歌尔微电子有限公司 | 封装结构、封装结构的制备方法及电子产品 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN207250499U (zh) * | 2017-10-13 | 2018-04-17 | 中芯长电半导体（江阴）有限公司 | 3d芯片封装结构 |
| CN113161335A (zh) * | 2021-02-23 | 2021-07-23 | 青岛歌尔智能传感器有限公司 | 心率模组封装结构及其制备方法、以及可穿戴电子设备 |
| CN214505473U (zh) * | 2021-04-25 | 2021-10-26 | 青岛歌尔智能传感器有限公司 | 模组封装结构 |
| CN114171490A (zh) * | 2021-12-06 | 2022-03-11 | 青岛歌尔智能传感器有限公司 | 封装结构及其制作方法 |
-
2021
- 2021-12-06 CN CN202111481971.9A patent/CN114171490A/zh active Pending
-
2022
- 2022-12-05 WO PCT/CN2022/136608 patent/WO2023103964A1/zh unknown
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN207250499U (zh) * | 2017-10-13 | 2018-04-17 | 中芯长电半导体（江阴）有限公司 | 3d芯片封装结构 |
| CN113161335A (zh) * | 2021-02-23 | 2021-07-23 | 青岛歌尔智能传感器有限公司 | 心率模组封装结构及其制备方法、以及可穿戴电子设备 |
| CN214505473U (zh) * | 2021-04-25 | 2021-10-26 | 青岛歌尔智能传感器有限公司 | 模组封装结构 |
| CN114171490A (zh) * | 2021-12-06 | 2022-03-11 | 青岛歌尔智能传感器有限公司 | 封装结构及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN114171490A (zh) | 2022-03-11 |
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