WO2023103052A1 - 阵列基板与显示装置 - Google Patents

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Definitions

  • an array substrate which includes a first substrate, a flexible circuit substrate, a first pad group, a second pad group, a source driver chip and a gate driver chip.
  • the flexible circuit substrate is connected to the first substrate, has a first region close to the first substrate, a second region located on a side of the first region away from the first substrate, and a second region located away from the second region. A third area on one side of the first area.
  • the flexible circuit substrate includes a second substrate, a first film layer and a second film layer.
  • the first film layer is disposed above the second substrate and is formed with a plurality of wires.
  • the second film layer is disposed under the second substrate and is formed with a plurality of wires.
  • Fig. 3 is a schematic diagram showing a pad configuration according to an embodiment of the present application.
  • Fig. 1 is a schematic diagram of an array substrate 100 according to some embodiments of the present application.
  • the array substrate 100 may be included in a display device, and is disposed opposite to a third substrate (not shown in the figure) of the display device.
  • the third substrate may be a color filter substrate, and a liquid crystal layer may be disposed between the third substrate and the array substrate 100 .
  • the display device is an organic light-emitting diode (Organic Light-Emitting Diode, OLED) display device
  • the third substrate may be a protective substrate, and an organic luminous layer.
  • the flexible circuit substrate 120 is a double-layer (namely the first film layer 123 and the second film layer 125 ) COF substrate and has double rows of pads (ie the first pad group 150 and the second pad group 160 )the design of.
  • the first pad group 150 and the second pad group 160 are located in the second area A2 (also called the bonding area), and are disposed on the first film layer 123 .
  • the first pad group 150 is located on a side of the second pad group 160 close to the first substrate 110 (ie, close to the first area A1 ).
  • the plurality of pads 151 of the first pad group 150 and the plurality of pads 161 of the second pad group 160 are arranged in a staggered arrangement along the X axis, so that they are aligned with the pads 151
  • the wires connected to the pads 161 can be directly drawn out without bending, thereby simplifying the design of the circuit layout. Relatively, the alignment bonding between the pads 151 and the pads 161 is relatively difficult.
  • the double-row pads of the present invention may choose one of the above-mentioned designs according to the actual situation, and the present invention is not limited thereto.
  • the gate driver chip 130 and the source driver chip 140 are located in the third area A3 and disposed on the first film layer 123 , wherein the gate driver chip 130 is located on a side of the source driver chip 140 away from the first pad group 150 . In other words, in the Y-axis direction, the source driver chip 140 is closer to the second pad group 160 than the gate driver chip 130 .
  • a gate driver chip 130 and a source driver chip 140 are disposed on the flexible circuit substrate 120 .
  • one gate driver chip 130 and two source driver chips 140 may be provided on the flexible circuit substrate 120 , and the two source driver chips 140 are larger than the gate driver chip 130 . close to the second pad group 160, but the invention is not limited thereto.
  • the plurality of first output terminals (for example, data signal output terminals) of the source driver chip 140 can use a corresponding number of wires of the first film layer 123 on the fourth area A4 (that is, the first film layer 123 four top traces) are directly connected to the corresponding number of pads 161 in the second pad group 160 .
  • multiple second output terminals (for example, data signal output terminals) of the source driver chip 140 can pass through the fourth via holes V4 and the corresponding number of fourth top traces on the fourth area A4 through the corresponding number of fourth top traces.
  • the wiring of the second film layer 125 (that is, the fourth bottom wiring) is connected, and the fourth bottom wiring also passes through the corresponding second bottom wiring and the first bottom wiring, and passes through the first via hole V1 and the first bottom wiring.
  • a corresponding number of first top traces in the first area A1 are connected, and are connected to a corresponding number of pads 151 in the first pad group 150 through the first top traces.
  • the gate driver chip 130 uses the third via hole V3 in the third area A3 instead of the fourth via hole V4 in the fourth area A4 (also called the bending area), and the second via hole V4 in the second
  • the wiring of the film layer 125 is connected, and then the wiring of the second film layer 125 is connected to the pad 151 of the first pad group 150 through the first via hole V1, so the number of via holes in the bending area can be greatly reduced ( Only a small part (that is, the second output end) of the output end of the source driver chip 140 is connected to the wiring of the second film layer 125 by using the fourth via hole V4), so as to avoid the situation of poor bending of the flexible circuit substrate 120 occur.
  • the gate driver chip 130 and the source driver chip 140 are arranged together on a double-layer and double-row pad design.
  • the side of the array substrate 100 of the display device does not need to be provided with a gate driver circuit or a bonding area of the gate driver chip, thereby further reducing the frame of the display device.

Abstract

本申请公开一种阵列基板与显示装置，阵列基板包括柔性电路基板、第一焊盘组、第二焊盘组、源极驱动芯片以及栅极驱动芯片。柔性电路基板包括基板、第一膜层及第二膜层。栅极驱动芯片的输出端通过第一膜层的走线穿过第三过孔与第二膜层的走线连接，第二膜层的走线再穿过第一过孔，并且通过其他第一膜层的走线与第一焊盘组中的焊盘连接。源极驱动芯片的第一输出端利用位于弯折区的第一膜层的走线与第二焊盘组的焊盘连接。通过将栅极驱动芯片与源极驱动芯片一并设置在柔性电路基板上，使得阵列基板的侧边无须再设置栅极驱动电路或栅极驱动芯片绑定区，从而进一步缩减显示装置的边框。

Description

阵列基板与显示装置 技术领域
本申请涉及显示技术领域，更具体地说，涉及一种阵列基板与显示装置。
 背景技术
随着消费品电子设备向轻薄、窄边框、高分辨率、屏占比高等方面发展，需求将显示模组的下边框尺寸越来越小，集成电路芯片绑定在玻璃上（chip on glass ，COG）是当前显示模组中用到较多的技术，但这种将集成电路芯片（IC）直接绑定在显示面板玻璃上会占用显示面板的屏幕非显示区域，不利于实现显示面板的超窄边框或是全面屏的设计。
目前，为了达到超窄边框的设计，通常使用薄膜覆晶（chip on film，COF）的封装技术，将显示面板所需的驱动芯片（例如，源极驱动芯片）设置在与显示面板连接的柔性电路板上，从而减少用来设置驱动芯片的阵列基板面积。然而，对于使用阵列基板驱动（gate driver on array，GOA）的显示面板来说，虽然将栅极驱动电路设置在阵列基板的两侧可节省使用栅极驱动芯片的成本，但同时显示面板的两端的阵列基板驱动电路限制了超窄边框的设计，而无法进一步达到无边框的需求。因此，有必要提供一种新的薄膜覆晶技术以实现无边框的设计。
 技术问题
本申请提供一种具有新型薄膜覆晶封装结构的阵列基板，以解决显示面板的边框无法进一步缩减的问题。
 技术解决方案
为了解决上述问题，本申请的一个方案提供一种阵列基板，其包括第一基板、柔性电路基板、第一焊盘组、第二焊盘组、源极驱动芯片及栅极驱动芯片。柔性电路基板与所述第一基板连接，具有靠近所述第一基板的第一区域、位于所述第一区域远离所述第一基板的一侧的第二区域及位于所述第二区域远离所述第一区域的一侧的第三区域。所述柔性电路基板包括第二基板、第一膜层及第二膜层。第一膜层设置在所述第二基板上方并形成有多个走线。第二膜层设置在所述第二基板下方并形成有多个走线。所述第一膜层与所述第二膜层之间形成有位于所述第一区域的多个第一过孔与位于所述第三区域的多个第三过孔。第一焊盘组设置在所述第一膜层上并位于所述第二区域。第二焊盘组设置在所述第一膜层上并位于所述第二区域，且位于所述第一焊盘组远离所述第一基板的一侧。源极驱动芯片设置在所述第一膜层上并位于所述第三区域，其中所述源极驱动芯片的第一输出端通过所述第一膜层的走线与所述第二焊盘组中的焊盘连接。栅极驱动芯片设置在所述第一膜层上并位于所述第三区域，以及位于所述源极驱动芯片远离所述第二焊盘组的一侧。所述栅极驱动芯片的输出端通过所述第一膜层的走线穿过所述第三过孔与所述第二膜层的走线连接，所述第二膜层的走线穿过所述第一过孔并通过所述第一膜层的走线与所述第一焊盘组中的焊盘连接。
在一些实施例中，所述柔性电路基板还具有位于所述第二区域和所述第三区域之间的第四区域，所述第一膜层与所述第二膜层之间还形成有位于所述第四区域的多个第四过孔，其中所述源极驱动芯片的第二输出端通过所述第一膜层的走线穿过所述第四过孔与所述第二膜层的走线连接，所述第二膜层的走线穿过所述第一过孔并通过所述第一膜层的走线与所述第一焊盘组中的焊盘连接。
在一些实施例中，所述第一膜层在所述第一区域、所述第三区域和所述第四区域分别形成有多个第一顶部走线、多个第三顶部走线和多个第四顶部走线，其中所述栅极驱动芯片的所述输出端通过所述第三顶部走线穿过所述第三过孔与所述第二膜层的走线连接，所述第二膜层的走线穿过所述第一过孔与所述第一顶部走线连接，以及所述第一顶部走线与所述第一焊盘组中的焊盘连接。
在一些实施例中，所述源极驱动芯片的所述第一输出端通过所述第四顶部走线直接与所述第二焊盘组中的焊盘连接。
在一些实施例中，所述源极驱动芯片的所述第二输出端通过所述第四顶部走线穿过所述第四过孔与所述第二膜层的走线连接，所述第二膜层的走线穿过所述第一过孔与所述第一顶部走线连接，以及所述第一顶部走线与所述第一焊盘组中的焊盘连接。
在一些实施例中，所述第一输出端的数量大于所述第二输出端的数量。
在一些实施例中，所述第一焊盘组的多个焊盘与所述第二焊盘组的多个焊盘彼此平行对齐设置。
在一些实施例中，所述第一焊盘组的多个焊盘与所述第二焊盘组的多个焊盘彼此交错排列设置。
在一些实施例中，在所述第一区域的所述第一膜层的走线进一步被引出并且与测试焊盘连接。
本申请的另一个方案提供一种显示装置，其包括上述任一实施例所述的阵列基板与第三基板。第三基板与所述阵列基板相对设置。
 有益效果
在本申请实施例的阵列基板与显示装置中，栅极驱动芯片与源极驱动芯片一并设置在柔性电路基板上，使得显示装置的阵列基板的侧边无须再设置栅极驱动电路或栅极驱动芯片的绑定区，从而进一步缩减显示装置的边框。另外，栅极驱动芯片通过在第三区域的第三过孔、第二膜层的走线和第一区域的第一过孔连接到第一焊盘组，而无须利用在弯折区（亦即，第四区域）的第四过孔，从而大幅减少弯折区的过孔数量，避免柔性电路基板弯折不良的情况发生。再者，与源极驱动芯片连接的走线和与栅极驱动芯片连接的走线大部分都错开，从而避免线路在绑定区（亦即，第二区域）短路的情况发生，并且使得第一膜层的走线之间与第二膜层的走线之间的线距可以进一步缩减，从而减小柔性电路基板所需的面积，并且简化了线路布局设计的复杂度。
 附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1是根据本申请一些实施例示出的一种阵列基板的示意图。
图2是根据图1的柔性电路基板沿切线LL的截面侧视图。
图3是根据本申请一实施例示出的一种焊盘配置的示意图。
图4是根据本申请一实施例示出的一种驱动芯片配置的示意图。
 本发明的实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
以下各实施例的说明是参考附加的图示，用以例示本申请可用以实施的特定实施例。本申请所提到的方向用语，例如“上”、“下”、“前”、“后”、“左”、“右” 、“顶”、“底” 、“内”、“外”、等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本申请，而非用以限制本申请。在图中，结构相似的单元是用以相同标号表示。在附图中，为了清晰理解和便于描述，夸大了一些层和区域的厚度。即附图中示出的每个组件的尺寸和厚度是任意示出的，但是本申请不限于此。
需要说明的是，在本申请的描述中，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
图1是根据本申请一些实施例示出的一种阵列基板100的示意图。阵列基板100可被包括在显示装置中，并且与显示装置的第三基板（图未绘示）相对设置。在一些实施例中，若所述显示装置为液晶显示装置，则第三基板可为彩色滤光片基板，且第三基板与阵列基板100之间可设置有液晶层。在一些实施例中，若所述显示装置为有机发光二极管（Organic Light-Emitting Diode，OLED）显示装置，则第三基板可为保护基板，且第三基板与阵列基板100之间可设置有有机发光层。
阵列基板100可包括第一基板110和多个柔性电路基板120。第一基板110上可形成有包含开关晶体管的像素阵列。在一实施例中，第一基板110可使用刚性基板（例如玻璃）所制成。在另一实施例中，第一基板110可使用柔性基板（例如聚酰亚胺）所制成，本发明并不以此为限。柔性电路基板120可使用覆晶薄膜（Chip On Film，COF）结构以绑定（bonding）在第一基板110上，并且可弯折至第一基板110（亦即，显示装置）的后方。柔性电路基板120上设有包括多个焊盘151的第一焊盘组150与包括多个焊盘161的第二焊盘组160。在本实施例中，栅极驱动芯片130及源极驱动芯片140一并设置在柔性电路基板120上。栅极驱动芯片130通过柔性电路基板120上的走线与第一焊盘组150里的焊盘连接，进而连接至阵列基板100的第一基板110中对应每个柔性电路基板120的像素群里的每个像素的开关晶体管的栅极端（图未绘示），从而提供栅极驱动信号给对应的开关晶体管。源极驱动芯片140通过柔性电路基板120上的走线与第一焊盘组150和第二焊盘组160里的焊盘连接，进而连接至阵列基板100的第一基板110中对应每个柔性电路基板120的像素群里的每个像素的开关晶体管的源极端（图未绘示），从而提供影像数据信号给对应的开关晶体管。
请一并参照图2，图2是根据图1的柔性电路基板120沿切线LL的截面侧视图。柔性电路基板120具有连接的第一区域A1、第二区域A2、第三区域A3与第四区域A4。第二区域A2位于第一区域A1远离显示面板130的一侧，第三区域A3位于第二区域A2远离第一区域A1的一侧，而第四区域A4位于第二区域A2与第三区域A3之间。柔性电路基板120包括第二基板121、设置在第二基板121上方的第一膜层123及设置在第二基板121下方的第二膜层125。第二基板121、第一膜层123及第二膜层125的材料可为聚酰亚胺。
在一实施例中，第一膜层123可在第一区域A1、第二区域A2、第三区域A3与第四区域A4分别形成有第一顶部走线、第二顶部走线、第三顶部走线以及第四顶部走线。第二膜层125可在第一区域A1、第二区域A2、第三区域A3与第四区域A4分别形成有第一底部走线、第二底部走线、第三底部走线以及第四底部走线。
在本实施例中，柔性电路基板120为双层（即第一膜层123与第二膜层125）COF基板且具有双排焊盘（即第一焊盘组150与第二焊盘组160）的设计。第一焊盘组150与第二焊盘组160位于第二区域A2（又可称绑定区），且设置在第一膜层123上。第一焊盘组150位于第二焊盘组160靠近第一基板110（亦即，靠近第一区域A1）的一侧。在图1的实施例中，第一焊盘组150的多个焊盘151与第二焊盘组160的多个焊盘161沿X轴平行对齐设置，进而有利于焊盘151与焊盘161之间的对位绑定（bonding），使得绑定良率提升。然而，在这样的设计中，与焊盘151和焊盘161连接的走线必须弯折，避免短路，对于线路布局的设计比较复杂。在另一实施例中，如图3所示，第一焊盘组150的多个焊盘151与第二焊盘组160的多个焊盘161沿X轴交错排列设置，因此与焊盘151和焊盘161连接的走线可直接引出而无须弯折，从而简化线路布局的设计。相对地，焊盘151与焊盘161之间的对位绑定比较不易。本发明的双排焊盘可视实际情况选择上述设计中的其中一种，本发明并不以此为限。
栅极驱动芯片130与源极驱动芯片140位于第三区域A3且设置在第一膜层123上，其中栅极驱动芯片130位于源极驱动芯片140远离第一焊盘组150的一侧。换句话说，在Y轴方向上，源极驱动芯片140较栅极驱动芯片130靠近第二焊盘组160。在图1的实施例中，柔性电路基板120上设有一个栅极驱动芯片130与一个源极驱动芯片140。在另一实施例中，如图4所示，柔性电路基板120上可设有一个栅极驱动芯片130与两个源极驱动芯片140，两个源极驱动芯片140均较栅极驱动芯片130靠近第二焊盘组160，但本发明并不以此为限。
在本实施例中，在第三区域A3中，在第一膜层123与第二膜层125之间形成有多个第三过孔V3。在第一区域A1中，在第一膜层123与第二膜层125之间形成有多个第一过孔V1。在第四区域A4中，在第一膜层123与第二膜层125之间形成有多个第四过孔V4。
在一实施例中，栅极驱动芯片130的多个输出端（例如，栅极驱动信号输出端）可通过在第三区域A3中相应数量的第一膜层123的走线（亦即，第三顶部走线），穿过相应数量的第三过孔V3与第二膜层125的走线（亦即，第三底部走线）连接，且第三底部走线还通过第二底部走线与第一底部走线，并且穿过第一过孔V1与在第一区域A1的相应数量的第一膜层123的走线（亦即，第一顶部走线）连接，并通过所述第一顶部走线与第一焊盘组150中相应数量的焊盘151连接。
在一实施例中，源极驱动芯片140的多个第一输出端（例如，数据信号输出端）可利用在第四区域A4上相应数量的第一膜层123的走线（亦即，第四顶部走线）直接与第二焊盘组160中相应数量的焊盘161连接。同时，源极驱动芯片140的多个第二输出端（例如，数据信号输出端）可通过在第四区域A4上相应数量的第四顶部走线穿过第四过孔V4与相应数量的第二膜层125的走线（亦即，第四底部走线）连接，且第四底部走线还通过对应的第二底部走线与第一底部走线，并且穿过第一过孔V1与在第一区域A1中相应数量的第一顶部走线连接，并通过所述第一顶部走线与第一焊盘组150中相应数量的焊盘151连接。
具体来说，由于本发明将用于提供栅极驱动信号的栅极驱动芯片130与源极驱动芯片140一并设置在柔性电路基板120上，因此阵列基板100的侧边边框无须再设置栅极驱动电路或栅极驱动芯片的绑定区，使得显示装置的边框可进一步缩减到极小化，达到超窄边框甚至是无边框的目的。另外，由于栅极驱动芯片130相较于源极驱动芯片140离焊盘组较远，因此用来与栅极驱动芯片130的输出端连接的所有焊盘皆位于靠近第一基板110的第一焊盘组150中，且栅极驱动芯片130利用在第三区域A3的第三过孔V3，而不是第四区域A4（又称作弯折区）的第四过孔V4，与位于第二膜层125的走线连接，再通过第二膜层125的走线穿过第一过孔V1与第一焊盘组150的焊盘151连接，因此可大幅减少弯折区的过孔数量（仅有少部分（亦即，第二输出端）的源极驱动芯片140的输出端利用第四过孔V4与第二膜层125的走线连接），避免柔性电路基板120弯折不良的情况发生。
在一些实施例中，第一输出端的数量大于第二输出端的数量。由于源极驱动芯片140的大部分输出端（亦即，第一输出端）利用第一膜层123上的走线（亦即，第四顶部走线）直接与第二焊盘组160的焊盘161连接，使得与用于跟栅极驱动芯片130连接的走线以及与源极驱动芯片140的小部分输出端（亦即，第二输出端）连接的走线错开，从而避免线路在第二区域A2（亦即，绑定区）短路的情况发生。如此一来，第一膜层123的走线之间与第二膜层125的走线之间的线距可以进一步缩减，以减小柔性电路基板120所需的面积，并且简化了线路布局设计的复杂度。
在一实施例中，在第一区域A1中，用于与栅极驱动芯片130和第一焊盘组150的焊盘151连接的第一顶部走线还可进一步地引出并且例如与测试焊盘连接。测试焊盘可用于薄膜覆晶（COF）的良率测试。类似地，在第一区域A1中，用于与源极驱动芯片140的多个第二输出端和第一焊盘组150的焊盘151连接的第一顶部走线亦可进一步地引出并且类似地与测试焊盘连接以用于薄膜覆晶的良率测试。
在一实施例中，在第四区域A4中，用于与源极驱动芯片140的多个第一输出端连接的第四顶部走线，还可进一步地通过第四过孔V4与第四底部走线连接，且所述第四底部走线通过第二底部走线与第一底部走线，并且穿过第一过孔V1与第一区域A1中相应的第一顶部走线连接，接着所述第一顶部走线可被引出以与测试焊盘连接，用于薄膜覆晶的良率测试。
综上所述，在本发明实施例所提供的具有COF封装结构的阵列基板与显示装置中，栅极驱动芯片130与源极驱动芯片140一并设置在双膜层且双排焊盘设计的柔性电路基板120上，使得显示装置的阵列基板100的侧边无须再设置栅极驱动电路或栅极驱动芯片的绑定区，从而进一步缩减显示装置的边框。另外，栅极驱动芯片130通过在第三区域A3的第三过孔V3、第二膜层125的走线和第一区域A1的第一过孔V1连接到第一焊盘组150，而无须利用在弯折区（亦即，第四区域A4）的第四过孔V4，从而大幅减少弯折区的过孔数量，避免柔性电路基板120弯折不良的情况发生。再者，与源极驱动芯片140连接的走线和与栅极驱动芯片130连接的走线大部分都错开，从而避免线路在绑定区（亦即，第二区域A2）短路的情况发生，并且使得第一膜层123的走线之间与第二膜层125的走线之间的线距可以进一步缩减，从而减小柔性电路基板120所需的面积，并且简化了线路布局设计的复杂度。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (20)

  1. 一种阵列基板，包括：
    第一基板；
    柔性电路基板，与所述第一基板连接，具有靠近所述第一基板的第一区域、位于所述第一区域远离所述第一基板的一侧的第二区域及位于所述第二区域远离所述第一区域的一侧的第三区域，所述柔性电路基板包括：
    第二基板；
    第一膜层，设置在所述第二基板上方并形成有多个走线；以及
    第二膜层，设置在所述第二基板下方并形成有多个走线，其中所述第一膜层与所述第二膜层之间形成有位于所述第一区域的多个第一过孔与位于所述第三区域的多个第三过孔；
    第一焊盘组，设置在所述第一膜层上并位于所述第二区域；
    第二焊盘组，设置在所述第一膜层上并位于所述第二区域，且位于所述第一焊盘组远离所述第一基板的一侧；
    源极驱动芯片，设置在所述第一膜层上并位于所述第三区域，其中所述源极驱动芯片的第一输出端通过所述第一膜层的走线与所述第二焊盘组中的焊盘连接；以及
    栅极驱动芯片，设置在所述第一膜层上并位于所述第三区域，以及位于所述源极驱动芯片远离所述第二焊盘组的一侧，其中所述栅极驱动芯片的输出端通过所述第一膜层的走线穿过所述第三过孔与所述第二膜层的走线连接，所述第二膜层的走线穿过所述第一过孔并通过所述第一膜层的走线与所述第一焊盘组中的焊盘连接。
  2. 根据权利要求1所述的阵列基板，其中所述柔性电路基板还具有位于所述第二区域和所述第三区域之间的第四区域，所述第一膜层与所述第二膜层之间还形成有位于所述第四区域的多个第四过孔，其中所述源极驱动芯片的第二输出端通过所述第一膜层的走线穿过所述第四过孔与所述第二膜层的走线连接，所述第二膜层的走线穿过所述第一过孔并通过所述第一膜层的走线与所述第一焊盘组中的焊盘连接。
  3. 根据权利要求2所述的阵列基板，其中所述第一膜层在所述第一区域、所述第三区域和所述第四区域分别形成有多个第一顶部走线、多个第三顶部走线和多个第四顶部走线，其中所述栅极驱动芯片的所述输出端通过所述第三顶部走线穿过所述第三过孔与所述第二膜层的走线连接，所述第二膜层的走线穿过所述第一过孔与所述第一顶部走线连接，以及所述第一顶部走线与所述第一焊盘组中的焊盘连接。
  4. 根据权利要求3所述的阵列基板，其中所述源极驱动芯片的所述第一输出端通过所述第四顶部走线直接与所述第二焊盘组中的焊盘连接。
  5. 根据权利要求3所述的阵列基板，其中所述源极驱动芯片的所述第二输出端通过所述第四顶部走线穿过所述第四过孔与所述第二膜层的走线连接，所述第二膜层的走线穿过所述第一过孔与所述第一顶部走线连接，以及所述第一顶部走线与所述第一焊盘组中的焊盘连接。
  6. 根据权利要求2所述的阵列基板，其中所述第一输出端的数量大于所述第二输出端的数量。
  7. 根据权利要求1所述的阵列基板，其中所述第一焊盘组的多个焊盘与所述第二焊盘组的多个焊盘彼此平行对齐设置。
  8. 根据权利要求1所述的阵列基板，其中所述第一焊盘组的多个焊盘与所述第二焊盘组的多个焊盘彼此交错排列设置。
  9. 根据权利要求1所述的阵列基板，其中在所述第一区域的所述第一膜层的走线进一步被引出并且与测试焊盘连接。
  10. 一种显示装置，包括：
    第三基板；
    第一基板，与所述第三基板相对设置；
    柔性电路基板，与所述第一基板连接，具有靠近所述第一基板的第一区域、位于所述第一区域远离所述第一基板的一侧的第二区域及位于所述第二区域远离所述第一区域的一侧的第三区域，所述柔性电路基板包括：
    第二基板；
    第一膜层，设置在所述第二基板上方并形成有多个走线；以及
    第二膜层，设置在所述第二基板下方并形成有多个走线，其中所述第一膜层与所述第二膜层之间形成有位于所述第一区域的多个第一过孔与位于所述第三区域的多个第三过孔；
    第一焊盘组，设置在所述第一膜层上并位于所述第二区域；
    第二焊盘组，设置在所述第一膜层上并位于所述第二区域，且位于所述第一焊盘组远离所述第一基板的一侧；
    源极驱动芯片，设置在所述第一膜层上并位于所述第三区域，其中所述源极驱动芯片的第一输出端通过所述第一膜层的走线与所述第二焊盘组中的焊盘连接；以及
    栅极驱动芯片，设置在所述第一膜层上并位于所述第三区域，以及位于所述源极驱动芯片远离所述第二焊盘组的一侧，其中所述栅极驱动芯片的输出端通过所述第一膜层的走线穿过所述第三过孔与所述第二膜层的走线连接，所述第二膜层的走线穿过所述第一过孔并通过所述第一膜层的走线与所述第一焊盘组中的焊盘连接。
  11. 根据权利要求10所述的显示装置，其中所述柔性电路基板还具有位于所述第二区域和所述第三区域之间的第四区域，所述第一膜层与所述第二膜层之间还形成有位于所述第四区域的多个第四过孔，其中所述源极驱动芯片的第二输出端通过所述第一膜层的走线穿过所述第四过孔与所述第二膜层的走线连接，所述第二膜层的走线穿过所述第一过孔并通过所述第一膜层的走线与所述第一焊盘组中的焊盘连接。
  12. 根据权利要求11所述的显示装置，其中所述第一膜层在所述第一区域、所述第三区域和所述第四区域分别形成有多个第一顶部走线、多个第三顶部走线和多个第四顶部走线，其中所述栅极驱动芯片的所述输出端通过所述第三顶部走线穿过所述第三过孔与所述第二膜层的走线连接，所述第二膜层的走线穿过所述第一过孔与所述第一顶部走线连接，以及所述第一顶部走线与所述第一焊盘组中的焊盘连接。
  13. 根据权利要求12所述的显示装置，其中所述源极驱动芯片的所述第一输出端通过所述第四顶部走线直接与所述第二焊盘组中的焊盘连接。
  14. 根据权利要求12所述的阵列基板，其中所述源极驱动芯片的所述第二输出端通过所述第四顶部走线穿过所述第四过孔与所述第二膜层的走线连接，所述第二膜层的走线穿过所述第一过孔与所述第一顶部走线连接，以及所述第一顶部走线与所述第一焊盘组中的焊盘连接。
  15. 根据权利要求11所述的显示装置，其中所述第一输出端的数量大于所述第二输出端的数量。
  16. 根据权利要求10所述的显示装置，其中所述第一焊盘组的多个焊盘与所述第二焊盘组的多个焊盘彼此平行对齐设置。
  17. 根据权利要求10所述的显示装置，其中所述第一焊盘组的多个焊盘与所述第二焊盘组的多个焊盘彼此交错排列设置。
  18. 根据权利要求10所述的显示装置，其中在所述第一区域的所述第一膜层的走线进一步被引出并且与测试焊盘连接。
  19. 根据权利要求10所述的显示装置，其中在所述第一基板与所述第三基板之间还设置有液晶层或是有机发光层。
  20. 根据权利要求19所述的显示装置，其中在所述第一基板与所述第三基板之间设置有所述液晶层的情况下，所述第三基板为彩色滤光片基板；在所述第一基板与所述第三基板之间设置有所述有机发光层的情况下，所述第三基板为保护基板。
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