JP5307240B2 - 表示用駆動回路およびそれを備える基板モジュール - Google Patents

Description

本発明は、表示用駆動回路およびそれを備える基板モジュールに関し、より詳しくは、２種類以上の入力インタフェース用端子を有する表示用駆動回路およびそれを備える基板モジュールに関する。

従来より、液晶表示装置などの表示部を駆動するための表示用駆動回路は、例えばガラス基板上に例えばチップの形で実装されており、このガラス基板に接続されるフレキシブルプリント配線（Flexible Printed Circuit：以下、「ＦＰＣ」という）基板を介して外部から与えられる映像信号を受け取り、表示部に映像を表示する。

このＦＰＣ基板を介して外部から与えられる映像信号の伝送方式には、大別してシリアル方式およびパラレル方式の２種類のインタフェース仕様が使用される。通常はこれらの方式のうちのいずれか一方が採用されるが、これらの方式がともに使用されることがある。例えば携帯電話や携帯型コンピュータなどの１つの装置に、２つ以上の表示部および対応する同数の表示用駆動回路が備えられるものがある。

この構成では、典型的には映像信号を生成するメイン基板から近い表示部の駆動回路にはパラレル方式で映像信号を伝送し、当該メイン基板から遠い表示部の駆動回路にはシリアル方式で映像信号を伝送する。このような装置では、各表示部の駆動回路毎に、いずれか一方のインタフェース仕様のみに対応した異なる表示用駆動回路を使用することも考えられるが、部品点数が多くなるため装置の製造コストが上昇する。

そこで、上記２種類のインタフェース仕様に対応した入力端子をそれぞれ設けた表示駆動用回路を使用すれば、いずれの表示部に対しても同一構成（同種類）の駆動回路を使用することができるので、製造コストを下げることができる。

また、異なる２つのインタフェース仕様が使用される２種類の表示装置に対して、この２種類のインタフェース仕様に対応した入力端子をそれぞれ設けた表示駆動用回路を使用すれば、いずれの表示装置に対しても同一構成の駆動回路を共通して使用することができるので、やはり製造コストを下げることができる。

なお、日本実開平１−７９１３７号公報には、パラレルインタフェースおよびシリアルインタフェースの仕様の双方に対応したグラフィックディスプレイ装置の構成が開示されている。

日本実開平１−７９１３７号公報

しかし、２種類のインタフェース仕様に対応した入力端子をそれぞれ設けた表示用駆動回路は、１種類のみに対応した場合よりも入力端子の数が増加するので、入力端子が配置される表示用駆動回路の外周サイズ、特にその長辺の長さが大きくなる。

例えば、上記表示用駆動回路は、表示部近傍に配置され、一般的には表示部に近い側の長辺に沿って表示用出力端子が設けられ、その反対側（すなわちＦＰＣ基板に近い側）の長辺に沿って入力端子が設けられる。したがって、出力端子の総数にその端子間距離（ピッチ）を乗算した（出力端子全体の）長さが、入力端子総数にその端子間距離（ピッチ）を乗算した（入力端子全体の）長さよりも小さい場合、入力端子が増加するほど表示用駆動回路の長辺の長さがより大きくなる。

このように回路のサイズ（特に長辺の長さ）が大きくなると、配置可能面積が限られているガラス基板上に当該回路を設けることが困難になる場合がある。また当該回路を含むチップを１つのウェハから製造するとき、チップサイズが大きいほど１つのウェハから製造できる数が少なくなり、結果的に当該表示用駆動回路の製造コストが増加する。

そこで、本発明は、２種類以上のインタフェース仕様それぞれに対応した入力端子が設けられる場合において、（全入力端子が一列に配置されるときの長さよりも）長辺の長さが小さい表示用駆動回路、およびそれを備える基板モジュールを提供することを目的とする。

本発明の第１の局面は、長辺と短辺とを有する矩形の形状を有しており、画像を表示する表示部を含む透明基板上に設けられるべき表示用駆動回路であって、
第１のインタフェース仕様に基づく第１の信号を受け取るための第１の入力端子群と、
前記第１のインタフェース仕様よりも振幅値が小さいかまたは周波数が高い信号を使用する第２のインタフェース仕様に基づく第２の信号を受け取るための第２の入力端子群と、
前記第１および第２の信号の少なくとも一方に基づき生成される、前記画像を表示するための表示信号を前記表示部へ与えるための出力端子群と
を備え、
前記出力端子群と、前記第１の入力端子群の少なくとも一部とは、前記長辺の一方に沿って配列され、
前記第２の入力端子群は、前記長辺の他方に沿って配列されることを特徴とする。

本発明の第２の局面は、本発明の第１の局面において、
前記第１の信号は、パラレルインタフェース仕様に基づくパラレルデータ信号およびパラレルクロック信号を含み、
前記第２の信号は、シリアルインタフェース仕様に基づくシリアルデータ信号およびシリアルクロック信号を含むことを特徴とする。

本発明の第３の局面は、本発明の第２の局面において、
前記長辺の一方に沿って配列される前記第１の入力端子群は、前記パラレルデータ信号および前記パラレルクロック信号のうちの少なくとも一部を受け取るためのパラレル入力端子を含むことを特徴とする。

本発明の第４の局面は、本発明の第３の局面において、
前記パラレル入力端子は、前記短辺の近傍に配置されることを特徴とする。

本発明の第５の局面は、本発明の第２の局面において、
前記第１の入力端子群のうち、前記パラレルデータ信号および前記パラレルクロック信号のうちの少なくとも一部を受け取るためのパラレル入力端子は、前記短辺に沿って配置されることを特徴とする。

本発明の第６の局面は、本発明の第２の局面において、
前記長辺の他方に沿って配列される前記第２の入力端子群は、前記シリアルデータ信号および前記シリアルクロック信号を受け取るための入力端子を含むことを特徴とする。

本発明の第７の局面は、基板モジュールであって、
本発明の第１の局面に記載の表示用駆動回路および表示部と、
透明基板と、
前記透明基板上に形成されており、前記出力端子群から前記表示部へ前記表示信号を伝送するための表示用配線と、
前記透明基板上に形成されており、外部から与えられる前記第１および第２の信号の少なくとも一方を、前記第１および第２の入力端子群の少なくとも一方へ伝送するための入力用配線と
を備え、
前記表示用駆動回路は、前記出力端子群が配置される長辺の一方が前記表示部に近接するよう配置されることを特徴とする。

本発明の第８の局面は、本発明の第７の局面において、
前記第１の信号は、パラレルインタフェース仕様に基づくパラレルデータ信号およびパラレルクロック信号を含み、
前記第２の信号は、シリアルインタフェース仕様に基づくシリアルデータ信号およびシリアルクロック信号を含み、
前記長辺の一方に沿って配列される前記第１の入力端子群は、前記パラレルデータ信号および前記パラレルクロック信号のうちの少なくとも一部を受け取るためのパラレル入力端子を含むことを特徴とする。

本発明の第９の局面は、本発明の第８の局面において、
前記表示用駆動回路は、前記透明基板上に回路チップとして取り付けられており、
前記パラレル入力端子は、前記短辺の近傍に配置され、
前記パラレル入力端子に接続される入力用配線は、前記回路チップの下側から前記短辺を通るよう配置されることを特徴とする。

本発明の第１０の局面は、本発明の第８の局面において、
前記パラレル入力端子に接続される入力用配線は、前記長辺の他方に沿って配列される前記第２の入力端子群に接続される入力配線よりも幅が大きいことを特徴とする。

本発明の第１の局面によれば、出力端子群と第１の入力端子群の少なくとも一部とは、表示用駆動回路の長辺の一方に沿って配列され、第２の入力端子群は、長辺の他方に沿って配列されるので、長辺の長さを（全入力端子が一列に配置されるときの長さよりも）小さくすることができ、その製造コストを下げることができる。

本発明の第２の局面によれば、パラレルインタフェース仕様およびシリアルインタフェース仕様に基づく信号を受け取る第１および第２の入力端子群を適宜に配列することにより、長辺の長さを小さくすることができ、その製造コストを下げることができる。

本発明の第３の局面によれば、典型的には比較的大振幅かつ低周波であるため配線インピーダンスが大きくても伝送可能なパラレルデータ信号およびパラレルクロック信号の少なくとも一部を受け取るパラレル入力端子は、長辺の一方に沿って配列されるので、長辺の長さを小さくすることができ、その製造コストを下げることができる。なお、パラレルインタフェース仕様における電源線や接地線は、通常小さい配線インピーダンスが必要であるので、これらはパラレル入力端子に含まれず、上記長辺の一方に沿って配列されないことが好ましい。

本発明の第４の局面によれば、パラレル入力端子が短辺の近傍に配置されるので、パラレル入力端子と同じ長辺に沿って配列される出力端子群に干渉されることなく、例えば当該短辺直下や短辺の近傍を通って配線を設けることができるので、パラレル入力端子からの配線距離を小さくすることができ、その配線インピーダンスを小さくすることができる。

本発明の第５の局面によれば、パラレル入力端子は、短辺に沿って配置されるので、長辺の長さを小さくすることができ、その製造コストを下げることができる。また出力端子群が配置される長辺に沿って配置される場合よりも、パラレル入力端子からの配線距離を小さくすることができ、その配線インピーダンスを小さくすることができる。

本発明の第６の局面によれば、シリアルデータ信号およびシリアルクロック信号を受け取るための入力端子が出力端子群とは異なる側の長辺に沿って配置されるので、例えばＦＰＣ基板などからの入力用配線を短くすることができ、その配線インピーダンスを小さくすることができる。

本発明の第７の局面によれば、本発明の第１の局面と同様の効果を奏する表示用駆動回路を備えた、例えば液晶モジュールなどの（表示用）基板モジュールを提供することができる。

本発明の第８の局面によれば、本発明の第３の局面と同様の効果を奏する表示用駆動回路を備えた、例えば液晶モジュールなどの（表示用）基板モジュールを提供することができる。

本発明の第９の局面によれば、短辺の近傍に配置されるパラレル入力端子に接続される入力用配線は、回路チップの下側から短辺を通るよう配置されるので、その配線距離を小さくすることができ、その配線インピーダンスを小さくすることができる。

本発明の第１０の局面によれば、パラレル入力端子に接続される入力用配線は、第２の入力端子群に接続される入力配線よりも幅が大きいので、その配線距離が大きくなるにもかかわらず、その配線インピーダンスを小さくすることができる。

本発明の一実施形態に係る液晶表示装置の構成を簡略に示す斜視図である。 上記実施形態において、図１に示す液晶表示装置の構成を簡略に示す図である。 上記実施形態における第１の液晶モジュールの構成を示す模式平面図である。 上記実施形態における第２の液晶モジュールの構成を示す模式平面図である。 上記実施形態におけるＬＳＩチップおよびその周辺部分をガラス基板の裏面側から見た平面図である。 上記実施形態において、シリアルインタフェースに使用される信号およびパラレルインタフェースに使用される信号の波形を簡略に示す図である。

＜１． 液晶表示装置の構成＞
図１は、本発明の一実施形態に係る液晶表示装置の構成を簡略に示す斜視図であり、図２はその構成を示す模式平面図である。図１に示されるように、この液晶表示装置は、ＰＤＡ（Personal Digital Assistant）や携帯電話端末等の携帯情報端末であって、第１の液晶モジュール１１０およびメイン基板１００と、これらを収納する第１の筐体１０１と、第２の液晶モジュール２１０と、これを収納する第２の筐体２０１とを備える。また、第１の液晶モジュール１１０とメイン基板１００とは、第１のＦＰＣ基板１５０により接続されており、第２の液晶モジュール２１０とメイン基板１００とは、第２のＦＰＣ基板２５０により接続されている。なお、これら各構成要素の配置位置や、大きさ、形状などは、見やすくするために実際とは異なるように記載されている。

このように液晶表示装置である携帯情報端末は、第１および第２の液晶モジュール１１０，２１０により表示される２つの画面を有している。なお、およそ２画面以上を有する表示装置であれば本実施形態における上記構成を変更することなく適用することができる。また、１画面の表示装置においても同様に適用できるが、詳しくは変形例において後述する。

ここで、図２に示されるように、第２のＦＰＣ基板２５０は、メイン基板１００上に設けられるシリアルインタフェース用コネクタ１５２に接続されており、第１のＦＰＣ基板１５０は、メイン基板１００上に設けられるパラレルインタフェース用コネクタ１５１に接続されている。

後述するように、上記シリアルインタフェースに必要な（電源等を含む）信号線の数は、上記パラレルインタフェースに必要な（電源等を含む）信号線の数よりも少なく、またシリアルインタフェースによる信号伝送を行うと電磁妨害（ＥＭＩ：Electro-Magnetic Interference）の低減にも効果があるため、伝送距離の長い第２のＦＰＣ基板２５０では、シリアルインタフェースによる信号伝送が行われる場合がある。もっとも、シリアルインタフェースによる信号伝送を行うと消費電力が増加するため、伝送距離の長い第１のＦＰＣ基板１５０では、パラレルインタフェースによる信号伝送が行われる場合がある。なお、これらのインタフェース仕様が採用される上記理由は一例であって、様々な理由によりこれらのインタフェース仕様は適宜に使用される。

このように２種類のインタフェース仕様が採用される場合、第１の液晶モジュール１１０と第２の液晶モジュール２１０とで、いずれか一方のインタフェース仕様のみに対応した異なる表示用駆動回路を使用することも考えられるが、部品点数が多くなるため装置の製造コストが上昇する。そこで、上記２種類のインタフェース仕様それぞれに対応した入力端子を設けた表示駆動用回路を使用すれば、いずれの液晶表示モジュールに対しても同一の表示駆動回路を使用することができるので、製造コストを下げることができる。このことから、本実施形態では、第１の液晶モジュール１１０と第２の液晶モジュール２１０とにおいて、同一の表示駆動回路を含むＬＳＩチップが使用される。以下、図３および図４を参照して、これらの液晶モジュールの構成について説明する。

＜２． 液晶モジュールの構成＞
図３は、本発明の一実施形態に係る第１の液晶モジュール１１０の構成を示す模式平面図であり、図４は、本発明の一実施形態に係る第２の液晶モジュール２１０の構成を示す模式平面図である。なお、これらの図中に示される各構成要素の配置位置や形状は、見やすくするために実際とは異なるように記載されている。

まず、第１の液晶モジュール１１０は、図３に示すように、対向して配置された２枚のガラス基板１２０、１２５と、表示駆動用のＬＳＩチップ１４０とを備えている。なお、さらにコンデンサ等の電子部品を備えていてもよい。また、第２の液晶モジュール２１０も同様に、図４に示すように、対向して配置された２枚のガラス基板２２０、２２５と、第１の液晶モジュール１１０に備えられるものと同一構成の表示駆動用のＬＳＩチップ１４０とを備えている。

第１の液晶モジュール１１０に備えられる２枚のガラス基板１２０、１２５に挟まれた空間には、シール材（図示しない）によって液晶（図示しない）が封止された表示部１３０が形成される。ガラス基板１２０の張出部１２０ａには、液晶を駆動するために必要なドライバ機能を有するＬＳＩチップ１４０や、外部に接続される第１のＦＰＣ基板１５０が実装されている。メイン基板１００から第１のＦＰＣ基板１５０を介してＬＳＩチップ１４０にパラレルインタフェースにより伝送される映像信号が与えられると、ＬＳＩチップ１４０は表示部１３０に対して表示信号を与えることにより映像を表示する。

また第２の液晶モジュール２１０も同様に、ガラス基板２２０、２２５に挟まれた空間には、液晶が封止された表示部２３０が形成されており、ガラス基板２２０の張出部２２０ａには、ＬＳＩチップ１４０および第２のＦＰＣ基板２５０が実装されている。メイン基板から第２のＦＰＣ基板２５０を介してＬＳＩチップ１４０にシリアルインタフェースにより伝送される映像信号が与えられると、ＬＳＩチップ１４０は表示部２３０に対して表示信号を与えることにより映像を表示する。

ＬＳＩチップ１４０は、ゲートドライバ、ソースドライバおよびＤＣ／ＤＣコンバータの回路パターン等が微細加工技術を用いてシリコン基板の表面に形成されるとともに、それらの回路パターンを外部に接続するための接続端子としてのバンプ電極が形成されたベアチップ（パッケージングを行う前のチップ）である。なおバンプ電極の高さは、例えば約１５μｍである。なおこのようにベアチップであるＬＳＩチップ１４０を張出部１２０ａにフェイスダウンボンディングする構成は一例であって、例えばＬＳＩチップ１４０を表面実装型のパッケージにパッケージングしたＬＳＩデバイスをガラス基板１２０上に実装してもよい。

第１および第２のＦＰＣ基板１５０，２５０は、例えば厚み１２〜５０μｍの可撓性の絶縁性フィルムの片面に、厚み８〜５０μｍの銅箔からなる複数本の配線層１７４，２７４が形成された基板であり、自由に折り曲げられる。なお、配線層１７４，２７４は、絶縁性フィルムの片面だけでなく、両面に形成されていてもよい。

図３に示すように、第１の液晶モジュール１１０に備えられるＬＳＩチップ１４０は、張出部１２０ａに形成されたＦＰＣ用配線１７３の一端および表示部１３０に延びる表示用配線１２３と接続されている。また、第１のＦＰＣ基板１５０の配線層１７４も、ＦＰＣ用配線１７３の他端に接続されている。このようにして、第１のＦＰＣ基板１５０の配線層１７４とＬＳＩチップ１４０の入力端子とがＦＰＣ用配線１７３を介して接続されるので、メイン基板１００から第１のＦＰＣ基板１５０の各配線層１７４に与えられる映像信号、クロック信号などの信号、基準電圧などはそれぞれＬＳＩチップ１４０の対応する入力端子に与えられる。なおこのような接続には、通常、異方性導電膜（ＡＣＦ：Anisotropic Conductive Film）が用いられ、熱圧着により接続される。なお、このような構成は第２の液晶モジュール２１０に備えられる各配線も同様であるため，説明を省略する。次に、上記ＬＳＩチップ１４０の各端子と各配線との接続関係について、図５を参照して説明する。

図５は、ＬＳＩチップ１４０およびその周辺部分をガラス基板１２０の裏面側から見た平面図である。なお、表示用配線１２３およびＦＰＣ用配線１７３とそれに対応するバンプ電極である出力端子１４１ａおよび入力端子１４１ｂとの数は、後述するように数十ないし数百であるが、図中では簡略に示されており、配線の幅や間隔なども実際とは異なり簡略に示されている。

図５に示されるように、表示部１３０に繋がる表示用配線１２３は、出力端子１４１ａに接続されており、ＬＳＩチップ１４０におけるこれらの出力端子１４１ａは、全て表示部１３０側の（ＬＳＩチップ１４０の）長辺に沿って配置されている。また、この長辺に沿って、入力端子１４１ｂの一部が設けられており、この出力端子１４１ａと並んで配置される一部の入力端子１４１ｂは、ＦＰＣ用配線１７３の一部であるパラレルデータ配線１７３ａに接続されている。さらに、第１のＦＰＣ基板１５０側（表示部１３０とは反対側）の（ＬＳＩチップ１４０の）長辺に沿って入力端子１４１ｂが設けられており、これらの入力端子１４１ｂは、ＦＰＣ用配線１７３の一部である各種配線１７３ｂに接続されている。

ここで、第１および第２のＦＰＣ基板１５０，２５０の配線は、例えば厚みが８μｍ以上の銅箔（Ｃｕ）によって形成されており、十分に低いシート抵抗にすることができる。これに対して、銅はエッチングによる加工が困難であるため、第１および第２の液晶モジュール１１０，２１０の製造プロセスでは使用されない。そこで、その製造プロセスでも使用されるタンタル（Ｔａ）またはアルミニウム（Ａｌ）を用いてガラス基板上に各種配線が形成される。

もっとも例えばタンタルまたはアルミニウムの厚みを０．２〜０．４μｍとした場合に、タンタルおよびアルミニウムのシート抵抗は、銅のシート抵抗に比べて数十倍から数百倍も高くなる。また、ガラス基板上の各配線は、ＦＰＣ基板のように多層化することができないのが一般的である。そのため、ガラス基板上に形成される各配線の数および配線の幅には所定の限界がある。そこでこの限界に応じて、ＬＳＩチップ１４０における出力端子１４１ａおよび入力端子１４１ｂの数やピッチが定められることになる。

ここで具体的な一例を以下に示す。ＬＳＩチップ１４０の出力端子１４１ａは、表示部１３０のデータ信号線数と同数の４８０個であり、出力端子間のピッチは２０μｍである。また、パラレルデータ配線１７３ａに接続されている入力端子１４１ｂは２４個であり、各種配線１７３ｂに接続されている入力端子１４１ｂの数は１６２個（その内訳は後述する）であり、入力端子間のピッチは７０μｍである。このように出力端子間のピッチが入力端子間のピッチよりも小さいのは、出力端子よりも入力端子のほうが配線インピーダンスを小さくする必要があるからである。

もっとも、入力端子間のピッチは、入力されるべきシリアルインタフェース用またはパラレルインタフェース用の各信号が（配線のインピーダンスにより）異常な値を取らない程度の大きさになるよう定められる。したがって、回路の安定動作のためにさらに低いインピーダンスが要求される電源線や接地線のためのピッチとしては小さすぎる。そこで、ここでは２０個の入力端子１４１ｂが１つにまとめられて、同一のシリアルインタフェース用またはパラレルインタフェース用の電源線や接地線に接続される。そうすれば、シリアルインタフェース用またはパラレルインタフェース用の電源線や接地線の配線幅を約２０倍にすることができるので、その配線インピーダンスを十分に下げることができる。

また、入力端子１４１ｂには、液晶駆動用の電源線および接地線も接続される。安定して液晶駆動を行うためには、これらの配線インピーダンスは特に小さい必要がある。そこで、ここでは３０個の入力端子１４１ｂが１つにまとめられて、同一の液晶駆動用の電源線や接地線に接続される。そうすれば、配線幅を約３０倍にすることができるので、その配線インピーダンスをさらに十分に下げることができる。

さらに入力端子１４１ｂには、パラレルインタフェースとシリアルインタフェースとを切り替えるといったＬＳＩチップ１４０の各種動作を制御するための設定信号配線も接続される。ここではこれらに接続される入力端子１４１ｂの数は１３個である。なお、これらの全部または一部を省略し、所定のコマンドを伝送することによりパラレルインタフェースとシリアルインタフェースとを切り替える構成であってもよい。

また、ここではシリアルインタフェースに使用されるクロック信号線は２本であり、シリアルインタフェースに使用されるデータ信号線は４本であり、上述したようにシリアルインタフェースに使用される電源線および接地線にはそれぞれ入力端子１４１ｂが２０個ずつ接続されるので、シリアルインタフェースに使用される入力端子１４１ｂの総数は４６個（＝２＋４＋２０＋２０）である。

さらにまた、ここではパラレルインタフェースに使用されるクロック信号線は１本であり、パラレルインタフェースに使用されるデータ信号線は２４本であり、パラレルインタフェースに使用される同期信号線は２本であり、上述したようにパラレルインタフェースに使用される電源線および接地線にはそれぞれ入力端子１４１ｂが２０個ずつ接続されるので、パラレルインタフェースに使用される入力端子１４１ｂの総数は６７個（＝１＋２４＋２＋２０＋２０）である。ここで、パラレルインタフェースに使用されるデータ信号線は、表示部１３０側の（ＬＳＩチップ１４０の）長辺に配置される２４個の入力端子１４１ｂと接続されている。また、液晶駆動用の電源線および接地線と、設定信号配線とに接続される入力端子１４１ｂの総数は７３個（＝３０＋３０＋１３）である。

以上より、ここでは上記入力端子１４１ｂの総数は１８６個であるが、これらの入力端子１４１ｂは、ＬＳＩチップ１４０の第１のＦＰＣ基板１５０側の長辺だけでなく、表示部１３０側の長辺にも２４個が分かれて配されている。したがって、ＬＳＩチップの入力端子が全てＦＰＣ基板側に配置される従来の構成よりも、１６８０μｍ（＝２４×７０）だけ長辺の長さを小さくすることができる。

なお、ＬＳＩチップ１４０のベアチップとしての実際の外形サイズは、例えばその長辺の長さが１２０００μｍ、短辺の長さが１０００μｍである。ここで、短辺にも入力端子１４１ｂを配置すればさらに長辺の長さを小さくすることができるが、通常この短辺の長さが大きくなると、１つのウェハから製造できる回路数が少なくなり製造コストが上昇する。そのため、短辺の長さは回路規模のみを考慮して決定され、短辺に沿って入力端子を配置する場合、配置できる端子数が制約される場合がある。

次に、表示部１３０側の（ＬＳＩチップ１４０の）長辺に沿って配置される２４個の入力端子１４１ｂに対して、パラレルインタフェースに使用されるデータ信号線を接続する理由について、図６を参照して説明する。

図６は、シリアルインタフェースに使用される信号およびパラレルインタフェースに使用される信号の波形を簡略に示す図である。この図６には、シリアルクロック信号ＳＣＫ＋，ＳＣＫ−と、シリアルデータ信号ＳＤＡＴ＋，ＳＤＡＴ−と、パラレルクロック信号ＰＣＫと、パラレルデータ信号ＰＤＡＴ１〜３とが示されている。

ここでシリアルクロック信号とは、所定のシリアルインタフェース仕様におけるクロック信号を意味し、シリアルデータ信号とは、当該仕様におけるデータ信号を意味する。また、パラレルクロック信号とは、所定のパラレルインタフェース仕様におけるクロック信号を意味し、パラレルデータ信号とは、当該仕様におけるデータ信号を意味する。

なお、上述のシリアルデータ信号は４種類あり、また上述のパラレルデータ信号は２４種類ある場合について述べているが、この図６では説明を簡単にするため、２つのシリアルデータ信号ＳＤＡＴ＋，ＳＤＡＴ−と、３つのパラレルデータ信号ＰＤＡＴ１〜３とが使用される例で説明する。また、各データは、対応するクロックの両方のエッジ（立ち上がり時点および立ち下がり時点）でサンプリングされる構成となっているが、片方のエッジでのみサンプリングされる構成であってもよい。

図６に示されるように、シリアルクロック信号ＳＣＫ＋，ＳＣＫ−およびシリアルデータ信号ＳＤＡＴ＋，ＳＤＡＴ−は、差動信号の関係にあるプラス信号とマイナス信号との２種類が存在し、これらの信号のＤＣ電圧レベルは、ここではロジック電源電圧の１．８Ｖの半分である０．９Ｖである。またその振幅は±１００ｍＶとなっている。

このようにシリアルインタフェースに使用されるデータ信号およびクロック信号は、その振幅が小さい反面、その周波数が高く設定される。このことにより、ＥＭＩの発生を抑制することができ、かつ高速なデータ伝送が可能となっている。しかしそのために、消費電力は大きくなる。

これに対して、図６に示されるように、パラレルクロック信号ＰＣＫと、パラレルデータ信号ＰＤＡＴ１〜３の振幅は、ロジック電源電圧の１．８Ｖであり、その振幅が大きく、周波数も低く設定される。このことにより、少ない消費電力でデータ伝送が可能となっている。また単位時間内に必要なデータ伝送量を確保するため、シリアルインタフェースに使用される信号数（ここでは４）よりも多い信号数（ここでは２４）が必要となる。

このように、シリアルインタフェースに使用されるデータ信号およびクロック信号は、高周波かつ小振幅である。具体的には、周波数が高いことから信号のセットアップ時間やホールド時間が短くなって耐ノイズ性が低くなり、また振幅が小さいことから信号レベルを認識可能な電圧範囲が小さくなってやはり耐ノイズ性が低くなる。そのため、抵抗値が極めて小さいＦＰＣ基板が使用される場合、これらの信号は比較的長い距離を伝送可能であるが、前述したように抵抗値が比較的大きいガラス基板上の配線により上記信号が伝送される場合、十分な耐ノイズ性を確保するためにはこれらの配線はできるだけ短いことが好ましい。

また前述したように、電源線や接地線は、回路の安定動作のためにできるだけ低いインピーダンスとなることが要求される。よって、抵抗値が比較的大きいガラス基板上の配線により電源線や接地線を接続する場合、これらの配線はできるだけ短いことが好ましい。

これに対して、パラレルインタフェースに使用されるデータ信号およびクロック信号は、低周波かつ大振幅である。具体的には、周波数が低いことから信号のセットアップ時間やホールド時間が長くなって耐ノイズ性が高くなり、また振幅が大きいことから信号レベルを認識可能な電圧範囲が大きくなってやはり耐ノイズ性が高くなる。そのため、ＦＰＣ基板が使用される場合はもちろん、抵抗値が比較的大きいガラス基板上の配線が使用される場合でも、これらの信号は誤動作を生じない限度で比較的長い距離を伝送することができる。

このようにシリアルインタフェースにおいて安定動作に必要とされる配線インピーダンスの上限値は、パラレルインタフェースにおいて安定動作に必要とされる配線インピーダンスの上限値よりも小さい。

本実施形態ではこの点に着目し、パラレルインタフェースに使用される２４本のデータ信号線をそれぞれ、ＦＰＣ基板１５０から遠い側である表示部１３０側の（ＬＳＩチップ１４０の）長辺に沿って配置される２４個の入力端子１４１ｂに対して接続する。そうすれば、ノイズ等による誤動作を生じることなく、ＬＳＩチップの入力端子が全てＦＰＣ基板側に配置される従来の構成よりも、（１６８０μｍだけ）長辺の長さを小さくすることができる。なお、上記２４個の入力端子１４１ｂに対して、パラレルインタフェースに使用されるクロック信号線の一部または全てが接続される構成であってもよい。また、パラレルインタフェースに使用される同期信号線（その他、電源線や接地線を除く信号線）の一部または全てが接続される構成であってもよい。

ここで、図５に示されるように、上記２４個の入力端子１４１ｂと、（ＦＰＣ基板１５０に含まれる配線層１７４のうちの）２４本のデータ信号線とは、パラレルデータ配線１７３ａにより接続される。このパラレルデータ配線１７３ａは、ＬＳＩチップ１４０における（図の右側の）短辺の直下を通るよう配置されている。もちろん、ＬＳＩチップ１４０の直下を通らないようにパラレルデータ配線１７３ａを外側へ引き回してもよいが、その場合にはパラレルデータ配線１７３ａがより長くなる。その場合、パラレルデータ配線１７３ａのインピーダンスが大きくなるため、場合によっては誤動作が生じる可能性もある。したがって、表示部１３０側の長辺に沿って配置される２４個の入力端子１４１ｂに接続される配線（ここではパラレルデータ配線１７３ａ）は、ＬＳＩチップ１４０の直下を通り、端子が存在しないＬＳＩチップ１４０の短辺直下を通って引き出されるように配置されることが好ましい。但し、チップ短辺直下を通って引き出される端子数は、チップ短辺サイズにより、制約される場合もある。その場合は、一部の端子はチップ短辺直下を通り、残りの端子は外側へ引き回してもよい。

また、この構成では、上記２４個の入力端子１４１ｂは、当該ＬＳＩチップ１４０の短辺近傍に配置されることがさらに好ましい。そうすればパラレルデータ配線１７３ａを短くすることができるので、インピーダンスを小さくして誤動作が生じる可能性を下げることができる。なお、ＬＳＩチップ１４０の直下を通らないようにパラレルデータ配線１７３ａを外側へ引き回す構成であっても、上記２４個の入力端子１４１ｂをＬＳＩチップ１４０の短辺近傍に配置すれば、パラレルデータ配線１７３ａを短くすることができるので好適である。

さらに、上記２４個の入力端子１４１ｂに接続されるパラレルデータ配線１７３ａは、その他のＦＰＣ用配線１７３である各種配線１７３ｂよりも、その幅が大きく形成されていることが好ましい。またそのためには上記２４個の入力端子１４１ｂのピッチを（７０μｍよりも）大きくすることが好ましい。このように構成すれば、パラレルデータ配線１７３ａのインピーダンスを小さくすることができるので、誤動作が生じる可能性をより小さくすることができる。

＜３． 効果＞
以上のように、ＬＳＩチップ１４０の入力端子のうちパラレルインタフェース用の入力端子の一部（ここではパラレルデータ信号を受け取る２４の入力端子）と出力端子とが表示部１３０側の長辺に沿って配置され、残りのパラレルインタフェース用の入力端子がＦＰＣ基板１５０側の長辺に沿って配置される。この構成により、表示用駆動回路であるＬＳＩチップ１４０の長辺の長さを（全入力端子が一列に配置されるときの長さよりも）小さくすることができ、その製造コストを下げることができる。

＜４． 変形例＞
上記実施形態では、パラレルインタフェース用の入力端子の一部（ここではパラレルデータ信号を受け取る２４の入力端子）が表示部１３０側の長辺に沿って配置されるが、これらの一部（またはその他のパラレルインタフェース用信号、例えばパラレルクロック信号ＰＣＫを受け取る入力端子）がＬＳＩチップ１４０の短辺に沿って配置されてもよい。このような構成であっても表示用駆動回路であるＬＳＩチップ１４０の長辺の長さを（全入力端子が一列に配置される長さよりも）小さくすることができるので、その製造コストを下げることができる。

上記実施形態では、１つの携帯情報端末（液晶表示装置）に内蔵される２つの液晶モジュールに対して同一のＬＳＩチップ１４０が搭載される構成であるが、内蔵される液晶モジュールやＬＳＩチップ１４０の数は、本発明の適用にあたって特に問題とはならず、ＬＳＩチップ１４０にシリアルインタフェース用入力端子と、パラレルインタフェース用入力端子とが備えられる構成であればよい。例えば、シリアルインタフェースのみが使用される液晶表示装置と、パラレルインタフェースのみが使用される液晶表示装置とがある場合、これらの装置に同一構成のＬＳＩチップ１４０が使用される場合には、上記実施形態の場合と同様にその製造コストを下げることができる。

上記実施形態では、各液晶モジュールにおけるガラス基板上に同一のＬＳＩチップ１４０がそれぞれ搭載される構成であるが、これに代えて、その表示用駆動回路がガラス基板上の、表示部に隣接した領域に連続粒界結晶シリコン（ＣＧシリコン：Continuous Grain Silicon）、アモルファスシリコン、多結晶シリコンなどの薄膜を用いて形成されるモノリシック型が採用されてもよい。この構成ではプロセスルールによりサイズが大きくなることが多いが、使用可能なサイズに形成できる場合には、各配線が形成される前の第１および第２の液晶モジュール１１０，２１０の構成を同一とすることができるので、同様に製造コストを下げることができる。また、上記実施形態では、タンタル（Ｔａ）またはアルミニウム（Ａｌ）を用いてガラス基板上に各種配線が形成されるが、その他の周知の配線材料を使用することができる。さらに、上記実施形態では、ガラス基板上に各種配線が形成されるが、透明基板であるガラス基板に代えて周知の素材からなる透明プラスティック基板が使用されてもよい。この場合にも各種配線材料を使用可能であるが、典型的には透明であるＩＴＯ（酸化インジウムスズ）が使用される。

上記実施形態では液晶モジュールである基板モジュールについて説明したが、液晶表示装置に使用される液晶モジュールに限定されず、有機または無機のＥＬ（Electro Luminescence）ディスプレイ、プラズマディスプレイパネル（Plasma Display Panel；ＰＤＰ）、真空蛍光ディスプレイ（Vacuum Fluorescent Display）、電子ペーパなどの各種表示装置に使用される基板モジュールにも同様に適用することができ、また表示装置以外に使用される各種基板モジュールにも同様に適用することができる。

以上において本発明を詳細に説明したが、以上の説明は全ての面で例示的なものであって制限的なものではない。多数の他の変更や変形が本発明の範囲を逸脱することなく案出可能である。

本発明は、表示用駆動回路およびそれを備える例えば液晶モジュールのような基板モジュールに適用されるものであって、より詳しくは、例えば携帯情報端末などに使用される２種類以上の入力インタフェース用端子を有する表示用駆動回路およびそれを備える基板モジュールに適している。

１００…メイン基板
１０１…第１の筐体
１１０…第１の液晶モジュール
１２０，１２５、２２０，２２５…ガラス基板
１２０ａ，２２０ａ…張出部
１２３，２２３…表示用配線
１３０，２３０…表示部
１４０…ＬＳＩチップ
１４１ａ…出力端子
１４１ｂ…入力端子
１５０，２５０…ＦＰＣ基板
１７３，２７３…ＦＰＣ用配線
１７３ａ…パラレルデータ配線
１７４，２７４…ＦＰＣ基板の配線層
２０１…第２の筐体
２１０…第２の液晶モジュール

Claims (10)

1. 長辺と短辺とを有する矩形の形状を有しており、画像を表示する表示部を含む透明基板上に設けられるべき表示用駆動回路であって、
   第１のインタフェース仕様に基づく第１の信号を受け取るための第１の入力端子群と、
   前記第１のインタフェース仕様よりも振幅値が小さいかまたは周波数が高い信号を使用する第２のインタフェース仕様に基づく第２の信号を受け取るための第２の入力端子群と、
   前記第１および第２の信号の少なくとも一方に基づき生成される、前記画像を表示するための表示信号を前記表示部へ与えるための出力端子群と
   を備え、
   前記出力端子群と、前記第１の入力端子群の少なくとも一部とは、前記長辺の一方に沿って配列され、
   前記第２の入力端子群は、前記長辺の他方に沿って配列されることを特徴とする、表示用駆動回路。
2. 前記第１の信号は、パラレルインタフェース仕様に基づくパラレルデータ信号およびパラレルクロック信号を含み、
   前記第２の信号は、シリアルインタフェース仕様に基づくシリアルデータ信号およびシリアルクロック信号を含むことを特徴とする、請求項１に記載の表示用駆動回路。
3. 前記長辺の一方に沿って配列される前記第１の入力端子群は、前記パラレルデータ信号および前記パラレルクロック信号のうちの少なくとも一部を受け取るためのパラレル入力端子を含むことを特徴とする、請求項２に記載の表示用駆動回路。
4. 前記パラレル入力端子は、前記短辺の近傍に配置されることを特徴とする、請求項３に記載の表示用駆動回路。
5. 前記第１の入力端子群のうち、前記パラレルデータ信号および前記パラレルクロック信号のうちの少なくとも一部を受け取るためのパラレル入力端子は、前記短辺に沿って配置されることを特徴とする、請求項２に記載の表示用駆動回路。
6. 前記長辺の他方に沿って配列される前記第２の入力端子群は、前記シリアルデータ信号および前記シリアルクロック信号を受け取るための入力端子を含むことを特徴とする、請求項２に記載の表示用駆動回路。
7. 請求項１に記載の表示用駆動回路および表示部と、
   透明基板と、
   前記透明基板上に形成されており、前記出力端子群から前記表示部へ前記表示信号を伝送するための表示用配線と、
   前記透明基板上に形成されており、外部から与えられる前記第１および第２の信号の少なくとも一方を、前記第１および第２の入力端子群の少なくとも一方へ伝送するための入力用配線と
   を備え、
   前記表示用駆動回路は、前記出力端子群が配置される長辺の一方が前記表示部に近接するよう配置されることを特徴とする、基板モジュール。
8. 前記第１の信号は、パラレルインタフェース仕様に基づくパラレルデータ信号およびパラレルクロック信号を含み、
   前記第２の信号は、シリアルインタフェース仕様に基づくシリアルデータ信号およびシリアルクロック信号を含み、
   前記長辺の一方に沿って配列される前記第１の入力端子群は、前記パラレルデータ信号および前記パラレルクロック信号のうちの少なくとも一部を受け取るためのパラレル入力端子を含むことを特徴とする、請求項７に記載の基板モジュール。
9. 前記表示用駆動回路は、前記透明基板上に回路チップとして取り付けられており、
   前記パラレル入力端子は、前記短辺の近傍に配置され、
   前記パラレル入力端子に接続される入力用配線は、前記回路チップの下側から前記短辺を通るよう配置されることを特徴とする、請求項８に記載の基板モジュール。
10. 前記パラレル入力端子に接続される入力用配線は、前記長辺の他方に沿って配列される前記第２の入力端子群に接続される入力配線よりも幅が大きいことを特徴とする、請求項８に記載の基板モジュール。

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