WO2022030244A1

WO2022030244A1 - 半導体装置

Info

Publication number: WO2022030244A1
Application number: PCT/JP2021/027095
Authority: WO
Inventors: 沢水神田; 諒介福田
Original assignee: ローム株式会社
Priority date: 2020-08-05
Filing date: 2021-07-20
Publication date: 2022-02-10
Also published as: CN116057696A; US20230299036A1; DE112021002615T5; JPWO2022030244A1; DE212021000214U1

Abstract

半導体装置は、厚さ方向を向く第１主面を有する第１導電板と、前記第１主面と同じ側を向く第２主面を有するとともに、前記厚さ方向に直交する第１方向において前記第１導電板から離間する第２導電板と、前記第１主面に接合された複数の半導体素子と、導電部材とを備える。各半導体素子は、前記第１主面の反対側に設けられた電極を有する。前記導電部材は、本体部と、前記複数の半導体素子それぞれの電極に対して個別かつ電気的に接合された複数の第１接合部と、前記第２主面に電気的に接合された第２接合部とを有する。さらに前記導電部材は、前記本体部および前記複数の第１接合部をつなぐ第１連結部と、前記本体部および前記第２接合部をつなぐ第２連結部とを有する。

Description

半導体装置

　本開示は、スイッチング素子などの複数の半導体素子が搭載された半導体装置に関する。

　電気信号に基づき電流を変換するという、複数のスイッチング素子が搭載された半導体装置が広く知られている。このような半導体装置は、たとえばインバータといった電力変換回路に使用されている。特許文献１には、複数のスイッチング素子が搭載された半導体装置の一例が開示されている。当該半導体装置は、第１金属パターンに接合された複数のスイッチング素子（半導体チップ）を備える。複数のスイッチング素子の各々は、下面電極および上面電極を有する。下面電極は、第１金属パターンに電気的に接合されている。上面電極には、複数のワイヤの各々の一端が電気的に接合されている。当該複数のワイヤの各々の他端は、第１金属パターンの隣に位置する第２金属パターンに電気的に接合されている。

　特許文献１に開示されている半導体装置は、複数のスイッチング素子と、第２金属パターンとの導通が複数のワイヤでなされている。このため、当該半導体装置は、より大きな電流を流すことに不向きな構成である。さらに、複数のワイヤの各々は、複数のスイッチング素子の上面電極と、第２金属パターンとに対して個別に接合される。このため、複数のワイヤの接合に時間を要するため、当該半導体装置の製造効率の低下を招く要因となっている。したがって、これらについての改善が望まれる。

特開２０１６－７２４２１号公報

　本開示は上記事情に鑑み、より大きな電流に対応しつつ、装置の製造効率の向上を図ることが可能な半導体装置を提供することをその一の課題とする。

　本開示によって提供される半導体装置は、厚さ方向を向く第１主面を有する第１導電板と；前記厚さ方向において前記第１主面と同じ側を向く第２主面を有するとともに、前記厚さ方向に対して直交する第１方向において前記第１導電板から離れて位置する第２導電板と；前記厚さ方向において前記第１主面が向く側に設けられた電極を有するとともに、前記第１主面に接合された複数の半導体素子と；前記複数の半導体素子の前記電極と、前記第２主面と、の各々に電気的に接合された導電部材と、を備える。前記導電部材は、本体部と、前記複数の半導体素子の前記電極に対して個別かつ電気的に接合された複数の第１接合部と、前記第２主面に電気的に接合された第２接合部と、前記本体部および前記複数の第１接合部をつなぐ第１連結部と、前記本体部および前記第２接合部をつなぐ第２連結部と、を有する。

　本開示にかかる半導体装置によれば、より大きな電流に対応しつつ、当該装置の製造効率の向上を図ることが可能となる。

　本開示のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。

本開示の第１実施形態にかかる半導体装置の斜視図である。図１に示す半導体装置の平面図である。図２に対応する平面図であり、封止樹脂を透過している。図１に示す半導体装置の底面図である。図１に示す半導体装置の正面図である。図１に示す半導体装置の右側面図である。図３のＶＩＩ－ＶＩＩ線に沿う断面図である。図３のＶＩＩＩ－ＶＩＩＩ線に沿う断面図である。図３のＩＸ－ＩＸ線に沿う断面図である。図３のＸ－Ｘ線に沿う断面図である。図３のＸＩ－ＸＩ線に沿う断面図である。図１に示す半導体装置の第１導電部材の平面図である。図１に示す半導体装置の第２導電部材の平面図である。図３の部分拡大図である。図７の部分拡大図である。図３の部分拡大図である。図８の部分拡大図である。図７の部分拡大図である。本開示の第２実施形態にかかる半導体装置の斜視図である。図１９に対応する斜視図であり、封止樹脂の図示を省略している。図１９に対応する斜視図であり、封止樹脂および第２導電部材の図示を省略している。図１９に示す半導体装置の平面図である。図２２に対応する平面図であり、封止樹脂を透過している。図２３の部分拡大図である。図２２に対応する平面図であり、封止樹脂および第２導電部材の図示を省略している。図２５の部分拡大図である。図１９に示す半導体装置の右側面図である。図１９に示す半導体装置の底面図である。図１９に示す半導体装置の背面図である。図１９に示す半導体装置の正面図である。図２３のＸＸＸＩ－ＸＸＸＩ線に沿う断面図である。図２３のＸＸＸＩＩ－ＸＸＸＩＩ線に沿う断面図である。図３２の部分拡大図である。図２３のＸＸＸＩＶ－ＸＸＸＩＶ線に沿う断面図である。図２３のＸＸＸＶ－ＸＸＸＶ線に沿う断面図である。図２３のＸＸＸＶＩ－ＸＸＸＶＩ線に沿う断面図である。図１９に示す半導体装置の回路図である。

　本開示を実施するための形態について、添付図面に基づいて説明する。

　図１～図１８に基づき、本開示の第１実施形態にかかる半導体装置Ａ１０について説明する。半導体装置Ａ１０は、第１導電板１１、第２導電板１２、第１入力端子１３、出力端子１４、第２入力端子１５、複数の半導体素子２０、ダイボンディング層２３、第１導電部材３１、複数の第１接合層３３、第２接合層３４および封止樹脂５０を備える。半導体装置Ａ１０においては、複数の半導体素子２０は、一対のスイッチング素子２１、および一対の保護素子２２を含む。さらに半導体装置Ａ１０は、第１ゲート端子１６１、第２ゲート端子１６２、第１検出端子１７１、第２検出端子１７２、第２導電部材３２、複数の第３接合層３５、第４接合層３６、一対のゲートワイヤ４１、および一対の検出ワイヤ４２を備える。ここで、図３は、理解の便宜上、封止樹脂５０を透過している。図３では、透過した封止樹脂５０を想像線（二点鎖線）で示している。図３において、ＩＸ－ＩＸ線、およびＸ－Ｘ線をそれぞれ一点鎖線で示している。

　半導体装置Ａ１０の説明においては、便宜上、第１導電板１１および第２導電板１２の各々の厚さ方向を「厚さ方向ｚ」と呼ぶ。厚さ方向ｚに対して直交する方向を「第１方向ｘ」と呼ぶ。厚さ方向ｚおよび第１方向ｘの双方に対して直交する方向を「第２方向ｙ」と呼ぶ。

　半導体装置Ａ１０は、第１入力端子１３および第２入力端子１５に印加された直流の電源電圧を、一対のスイッチング素子２１により交流電力に変換する。変換された交流電力は、出力端子１４からモータなどの電力供給対象に入力される。半導体装置Ａ１０は、たとえばインバータといった電力変換回路に使用される。

　第１導電板１１は、図３、図７および図８に示すように、一対のスイッチング素子２１のうち一方の当該スイッチング素子２１（後述する第１素子２１Ａ）と、一対の保護素子２２のうち一方の当該保護素子２２（後述する第１ダイオード２２Ａ）とを搭載する導電部材である。第１導電板１１は、第２導電板１２、第１入力端子１３、出力端子１４、第２入力端子１５、第１ゲート端子１６１、第２ゲート端子１６２、第１検出端子１７１および第２検出端子１７２とともに、同一のリードフレームから構成されている。当該リードフレームは、銅（Ｃｕ）、または銅合金である。このため、第１導電板１１、第２導電板１２、第１入力端子１３、出力端子１４、第２入力端子１５、第１ゲート端子１６１、第２ゲート端子１６２、第１検出端子１７１および第２検出端子１７２の各々の組成は、銅を含む（すなわち、各部材は銅を含有する）。第１導電板１１は、第１主面１１１および第１裏面１１２を有する。第１主面１１１は、厚さ方向ｚを向く。第１主面１１１の上に、後述する第１素子２１Ａと、後述する第１ダイオード２２Ａとが搭載されている。第１裏面１１２は、厚さ方向ｚにおいて第１主面１１１とは反対側を向く。第１裏面１１２には、たとえば錫（Ｓｎ）めっきが施されている。図７および図８に示すように、第１導電板１１の厚さＴ１は、第１導電部材３１の最大厚さｔ_maxよりも大である。

　第２導電板１２は、図３、図７および図８に示すように、一対のスイッチング素子２１のうち他方の当該スイッチング素子２１（後述する第２素子２１Ｂ）と、一対の保護素子２２のうち一方の当該保護素子２２（後述する第２ダイオード２２Ｂ）とを搭載する導電部材である。第２導電板１２は、第１方向ｘにおいて第１導電板１１から離れて位置する。第２導電板１２は、第２主面１２１および第２裏面１２２を有する。第２主面１２１は、厚さ方向ｚにおいて第１主面１１１と同じ側を向く。第２主面１２１の上に、後述する第２素子２１Ｂと、後述する第２ダイオード２２Ｂとが搭載されている。第２裏面１２２は、厚さ方向ｚにおいて第２裏面１２２とは反対側を向く。第２裏面１２２には、たとえば錫めっきが施されている。図７および図８に示すように、第２導電板１２の厚さＴ２は、第１導電部材３１の最大厚さｔ_maxよりも大である。

　一対のスイッチング素子２１は、図３および図７に示すように、第１素子２１Ａおよび第２素子２１Ｂを含む。第１素子２１Ａは、第１導電板１１の第１主面１１１に接合されている。第２素子２１Ｂは、第２導電板１２の第２主面１２１に接合されている。一対のスイッチング素子２１は、たとえばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。半導体装置Ａ１０の説明においては、一対のスイッチング素子２１は、ｎチャンネル型であり、かつ縦型構造のＭＯＳＦＥＴを対象とする。一対のスイッチング素子２１の各々は、化合物半導体基板を含む。当該化合物半導体基板は、炭化ケイ素（ＳｉＣ）を含有する。この他、当該化合物半導体基板は、窒化ガリウム（ＧａＮ）を含有する場合でもよい。図１５に示すように、一対のスイッチング素子２１の各々は、第１電極２１１、第２電極２１２および第３電極２１３を有する。

　図１５に示すように、第１電極２１１は、第１導電板１１の第１主面１１１、および第２導電板１２の第２主面１２１のいずれかに対向して設けられている。第１電極２１１には、変換対象となる電力に対応する電圧が印加される。すなわち、第１電極２１１は、ドレイン電極に相当する。

　図１５に示すように、第２電極２１２は、厚さ方向ｚにおいて第１導電板１１の第１主面１１１が向く側、すなわち第１電極２１１とは反対側に設けられている。第２電極２１２には、一対のスイッチング素子２１のいずれかにより変換された電力に対応する電流が流れる。すなわち、第２電極２１２は、ソース電極に相当する。第２電極２１２は、複数の金属めっき層を含む。第２電極２１２は、ニッケル（Ｎｉ）めっき層と、当該ニッケルめっき層の上に積層された金（Ａｕ）めっき層を含む。この他、第２電極２１２は、ニッケルめっき層と、当該ニッケルめっき層の上に積層されたパラジウム（Ｐｄ）めっき層と、当該パラジウムめっき層の上に積層された金めっき層を含む場合でもよい。

　図１４および図１５に示すように、第３電極２１３は、厚さ方向ｚにおいて第２電極２１２と同じ側に設けられ、かつ第２電極２１２から離れて位置する。第３電極２１３には、一対のスイッチング素子２１のいずれかが駆動するためのゲート電圧が印加される。すなわち、第３電極２１３は、ゲート電極に相当する。一対のスイッチング素子２１の各々においては、当該ゲート電圧に基づき、第１電極２１１に印加された電圧に対応する電流を変換する。厚さ方向ｚに沿って視て、第３電極２１３の面積は、第２電極２１２の面積よりも小である。

　一対の保護素子２２は、図３および図８に示すように、第１ダイオード２２Ａおよび第２ダイオード２２Ｂを含む。第１ダイオード２２Ａは、第１導電板１１の第１主面１１１に接合されている。第２ダイオード２２Ｂは、第２導電板１２の第２主面１２１に接合されている。一対の保護素子２２は、たとえばショットキーバリアダイオードである。第１ダイオード２２Ａは、第１素子２１Ａに対して並列接続されている。第２ダイオード２２Ｂは、第２素子２１Ｂに対して並列接続されている。一対の保護素子２２の各々は、一対のスイッチング素子２１の各々に逆バイアスが印加された場合、当該スイッチング素子２１ではなく、それに対して並列接続された当該保護素子２２に電流を流すという、いわゆる還流ダイオードである。図１８に示すように、一対の保護素子２２の各々は、上面電極２２１および下面電極２２２を有する。

　図１７に示すように、上面電極２２１は、厚さ方向ｚにおいて第１導電板１１の第１主面１１１が向く側（図１７における上側）に設けられている。一対の保護素子２２の各々において、上面電極２２１は、当該保護素子２２に対して並列接続されている一対のスイッチング素子２１のいずれかの第２電極２１２に導通している。すなわち、上面電極２２１は、アノード電極に相当する。

　図１７に示すように、下面電極２２２は、厚さ方向ｚにおいて上面電極２２１とは反対側に設けられている。一対の保護素子２２の各々において、下面電極２２２は、当該保護素子２２に対して並列接続されている一対のスイッチング素子２１のいずれかの第１電極２１１に導通している。すなわち、下面電極２２２は、カソード電極に相当する。

　図３に示すように、第１導電板１１の第１主面１１１において、第１素子２１Ａおよび第１ダイオード２２Ａが第２方向ｙに沿って配列されている。第２導電板１２の第２主面１２１において、第２素子２１Ｂおよび第２ダイオード２２Ｂが第２方向ｙに沿って配列されている。このように半導体装置Ａ１０においては、複数の半導体素子２０が第２方向ｙに沿って配列されている。

　ダイボンディング層２３は、図３、図１５および図１８に示すように、第１導電板１１の第１主面１１１、および第２導電板１２の第２主面１２１と、一対のスイッチング素子２１の第１電極２１１、および一対の保護素子２２の下面電極２２２との間に位置する部分を含む。ダイボンディング層２３は、導電性を有する。ダイボンディング層２３は、たとえば鉛フリーハンダである。その他、ダイボンディング層２３は、鉛ハンダでもよい。ダイボンディング層２３は、第１素子２１Ａの第１電極２１１、および第１ダイオード２２Ａの下面電極２２２と、第１主面１１１とを電気的に接合する。これにより、第１素子２１Ａの第１電極２１１、および第１ダイオード２２Ａの下面電極２２２は、第１導電板１１に導通する。ダイボンディング層２３は、第２素子２１Ｂの第１電極２１１、および第２ダイオード２２Ｂの下面電極２２２と、第２主面１２１とを電気的に接合する。これにより、第２素子２１Ｂの第１電極２１１、および第２ダイオード２２Ｂの下面電極２２２は、第２導電板１２に導通する。

　第１入力端子１３は、図３に示すように、第２方向ｙに沿って延びる部分を含むとともに、第１導電板１１につながっている。このため、第１入力端子１３は、第１導電板１１に導通している。第１入力端子１３は、電力変換対象となる直流の電源電圧が印加されるＰ端子（正極）である。第１入力端子１３は、被覆部１３Ａおよび露出部１３Ｂを有する。図９に示すように、被覆部１３Ａは、第１導電板１１につながり、かつ封止樹脂５０に覆われている。第１方向ｘに沿って視て、被覆部１３Ａは、屈曲している。図２～図５に示すように、露出部１３Ｂは、被覆部１３Ａにつながり、かつ封止樹脂５０から露出している。露出部１３Ｂは、第２方向ｙにおいて第１導電板１１から遠ざかる側に延びている。露出部１３Ｂの表面には、たとえば錫めっきが施されている。

　出力端子１４は、図３に示すように、第２方向ｙに沿って延びる部分を含むとともに、第２導電板１２につながっている。このため、出力端子１４は、第２導電板１２に導通している。出力端子１４から、一対のスイッチング素子２１により変換された交流電力が出力される。出力端子１４は、被覆部１４Ａおよび露出部１４Ｂを有する。被覆部１４Ａは、第２導電板１２につながり、かつ封止樹脂５０に覆われている（図１１参照）。第１方向ｘに沿って視て、被覆部１４Ａは、第１入力端子１３の被覆部１３Ａと同様に屈曲している。図２～図５に示すように、露出部１４Ｂは、被覆部１４Ａにつながり、かつ封止樹脂５０から露出している。露出部１４Ｂは、第２方向ｙにおいて第２導電板１２から遠ざかる側に延びている。露出部１４Ｂの表面には、たとえば錫めっきが施されている。

　第２入力端子１５は、図３に示すように、第２方向ｙにおいて第１導電板１１および第２導電板１２の双方から離れて位置し、かつ第１方向ｘにおいて第１入力端子１３と出力端子１４との間に位置する。第２入力端子１５は、第２方向ｙに沿って延びている。第２入力端子１５は、第２素子２１Ｂの第２電極２１２と、第２ダイオード２２Ｂの上面電極２２１とに導通している。第２入力端子１５は、電力変換対象となる直流の電源電圧が印加されるＮ端子（負極）である。第２入力端子１５は、被覆部１５Ａおよび露出部１５Ｂを有する。図１０に示すように、被覆部１５Ａは、封止樹脂５０に覆われている。図２～図５に示すように、露出部１５Ｂは、被覆部１５Ａにつながり、かつ封止樹脂５０から露出している。露出部１５Ｂは、第２方向ｙにおいて第１導電板１１および第２導電板１２の双方から遠ざかる側に延びている。露出部１５Ｂの表面には、たとえば錫めっきが施されている。

　第１ゲート端子１６１は、図３に示すように、第２方向ｙにおいて第１導電板１１から離れて位置し、かつ第１方向ｘの一方端に位置する。第２ゲート端子１６２は、図３に示すように、第２方向ｙにおいて第２導電板１２から離れて位置し、かつ第１方向ｘの他方端に位置する。第１ゲート端子１６１は、第１素子２１Ａの第３電極２１３に導通している。第１ゲート端子１６１には、第１素子２１Ａが駆動するためのゲート電圧が印加される。第２ゲート端子１６２は、第２素子２１Ｂの第３電極２１３に導通している。第２ゲート端子１６２には、第２素子２１Ｂが駆動するためのゲート電圧が印加される。

　図３に示すように、第１ゲート端子１６１は、被覆部１６１Ａおよび露出部１６１Ｂを有する。図１１に示すように、被覆部１６１Ａは、封止樹脂５０に覆われている。図２～図５に示すように、露出部１６１Ｂは、被覆部１６１Ａにつながり、かつ封止樹脂５０から露出している。露出部１６１Ｂは、第２方向ｙにおいて第１導電板１１から遠ざかる側に延びている。露出部１６１Ｂの表面には、たとえば錫めっきが施されている。

　図３に示すように、第２ゲート端子１６２は、被覆部１６２Ａおよび露出部１６２Ｂを有する。図１１に示すように、被覆部１６２Ａは、封止樹脂５０に覆われている。図２～図５に示すように、露出部１６２Ｂは、被覆部１６２Ａにつながり、かつ封止樹脂５０から露出している。露出部１６２Ｂは、第２方向ｙにおいて第２導電板１２から遠ざかる側に延びている。露出部１６２Ｂの表面には、たとえば錫めっきが施されている。

　第１検出端子１７１は、図３に示すように、第２方向ｙにおいて第１導電板１１から離れて位置し、かつ第１方向ｘにおいて第１入力端子１３と第１ゲート端子１６１との間に位置する。第２検出端子１７２は、図３に示すように、第２方向ｙにおいて第２導電板１２から離れて位置し、かつ第１方向ｘにおいて出力端子１４と第２ゲート端子１６２との間に位置する。第１検出端子１７１は、第１素子２１Ａの第２電極２１２に導通している。第１検出端子１７１には、第１素子２１Ａの第２電極２１２に流れる電流に対応した電圧が印加される。第２検出端子１７２は、第２素子２１Ｂの第２電極２１２に導通している。第２検出端子１７２には、第２素子２１Ｂの第２電極２１２に流れる電流に対応した電圧が印加される。

　図３に示すように、第１検出端子１７１は、被覆部１７１Ａおよび露出部１７１Ｂを有する。図１１に示すように、被覆部１７１Ａは、封止樹脂５０に覆われている。図２～図５に示すように、露出部１７１Ｂは、被覆部１７１Ａにつながり、かつ封止樹脂５０から露出している。露出部１７１Ｂは、第２方向ｙにおいて第１導電板１１から遠ざかる側に延びている。露出部１７１Ｂの表面には、たとえば錫めっきが施されている。

　図３に示すように、第２検出端子１７２は、被覆部１７２Ａおよび露出部１７２Ｂを有する。図１１に示すように、被覆部１７２Ａは、封止樹脂５０に覆われている。図２～図５に示すように、露出部１７２Ｂは、被覆部１７２Ａにつながり、かつ封止樹脂５０から露出している。露出部１７２Ｂは、第２方向ｙにおいて第２導電板１２から遠ざかる側に延びている。露出部１７２Ｂの表面には、たとえば錫めっきが施されている。

　図５に示すように、半導体装置Ａ１０において、第１入力端子１３の露出部１３Ｂ、出力端子１４の露出部１４Ｂ、および第２入力端子１５の露出部１５Ｂの各々の高さｈは、いずれも同一である。さらに、これらの各々の厚さは、いずれも同一である。このため、第１方向ｘに沿って視て、第２入力端子１５の少なくとも一部（露出部１５Ｂ）が、第１入力端子１３および出力端子１４の各々に重なっている（図６参照）。

　第１導電部材３１は、図３に示すように、第１素子２１Ａの第２電極２１２と、第１ダイオード２２Ａの上面電極２２１と、第２導電板１２の第２主面１２１とに電気的に接合されている。これにより、第１素子２１Ａの第２電極２１２と、第１ダイオード２２Ａの上面電極２２１とは、これらが相互に導通された状態で第２導電板１２に導通している。第１導電部材３１は、銅を含有する。半導体装置Ａ１０においては、第１導電部材３１は、金属クリップである。図１２に示すように、第１導電部材３１は、本体部３１１、複数の第１接合部３１２、第１連結部３１３、第２接合部３１４および第２連結部３１５を有する。

　図１２に示すように、本体部３１１は、第１導電部材３１の主要部をなしている。本体部３１１は、第２方向ｙに沿って延びている。図７および図８に示すように、本体部３１１は、第１導電板１１の第１主面１１１に対して平行である。図３に示すように、厚さ方向ｚに沿って視て、本体部３１１の一部が第１主面１１１に重なっている。

　図３、図７および図８に示すように、複数の第１接合部３１２は、第１素子２１Ａの第２電極２１２、および第１ダイオード２２Ａの上面電極２２１に対して個別かつ電気的に接合されている。複数の第１接合部３１２の各々は、第１素子２１Ａの第２電極２１２、および第１ダイオード２２Ａの上面電極２２１のいずれかに対向している。図１４および図１６に示すように、複数の第１接合部３１２の各々は、開口３１２Ａを有する。開口３１２Ａは、複数の第１接合部３１２のいずれかを厚さ方向ｚに貫通している。開口３１２Ａは、厚さ方向ｚに沿って視て円形状である。開口３１２Ａの開口面積は、０．２５ｍｍ²以上である。複数の第１接合部３１２の各々は、重複領域３１２Ｂを含む。厚さ方向ｚに沿って視て、重複領域３１２Ｂは、第１素子２１Ａの第２電極２１２、および第１ダイオード２２Ａの上面電極２２１のいずれかに重なる領域（ただし、開口３１２Ａを除く。）を指す。厚さ方向ｚに沿って視て、重複領域３１２Ｂの面積は、第１素子２１Ａの第２電極２１２、および第１ダイオード２２Ａの上面電極２２１の各々の面積の７０％以上である。

　図７および図１２に示すように、第１連結部３１３は、本体部３１１と、複数の第１接合部３１２とをつないでいる。図７に示すように、第２方向ｙに沿って視て、第１連結部３１３は、複数の第１接合部３１２から本体部３１１に向かうほど、第１導電板１１の第１主面１１１から離れる向きに傾斜している。第２方向ｙに沿って視て、複数の第１接合部３１２の各々に対して第１連結部３１３がなす鋭角α（図１５および図１７参照）の大きさは、３０°以上６０°以下である。

　図３、図１０および図１１に示すように、第２接合部３１４は、第２導電板１２の第２主面１２１に電気的に接合されている。第２接合部３１４は、第２主面１２１に対向している。半導体装置Ａ１０においては、第２接合部３１４は、第２方向ｙにおいて互いに離れて位置する２つの領域を含む。

　図７、図８および図１２に示すように、第２連結部３１５は、本体部３１１と第２接合部３１４とをつないでいる。第２導電板１２の第２主面１２１の面内方向（半導体装置Ａ１０では第２方向ｙ）に沿って視て、第２連結部３１５は、第２接合部３１４から本体部３１１に向かうほど、第２主面１２１から離れる向きに傾斜している。

　複数の第１接合層３３の各々は、図１５および図１７に示すように、第１素子２１Ａの第２電極２１２、および第１ダイオード２２Ａの上面電極２２１のいずれかと、それに対向する第１導電部材３１の複数の第１接合部３１２のいずれかとの間に位置する部分を含む。複数の第１接合層３３は、導電性を有する。複数の第１接合層３３は、たとえば鉛フリーハンダである。その他、複数の第１接合層３３は、鉛ハンダでもよい。複数の第１接合層３３は、複数の第１接合部３１２と、第１素子２１Ａの第２電極２１２、および第１ダイオード２２Ａの上面電極２２１とを個別かつ電気的に接合する。したがって、第１導電部材３１は、複数の第１接合層３３により、第１素子２１Ａの第２電極２１２と、第１ダイオード２２Ａの上面電極２２１とに電気的に接合されている。図１４および図１６に示すように、厚さ方向ｚに沿って視て、複数の第１接合層３３の各々は、複数の第１接合部３１２のいずれかの重複領域３１２Ｂよりも外方にはみ出した部分を含む。複数の第１接合部３１２のいずれかの重複領域３１２Ｂよりも外方にはみ出した当該第１接合層３３には、フィレットが形成される。図１４～図１７に示すように、ハンダである当該第１接合層３３が当該重複領域３１２Ｂから外方に離れるほど、フィレットは、第１素子２１Ａの第２電極２１２の表面、および第１ダイオード２２Ａの上面電極２２１の表面のいずれかに向けて当該フィレットの厚さ方向ｚの寸法が徐々に小となる形状をなす。

　図１５および図１７に示すように、複数の第１接合層３３は、複数の第１接合部３１２に対して個別に接している。さらに複数の第１接合層３３の各々は、複数の第１接合部３１２の各々の開口３１２Ａを規定する当該第１接合部３１２の内周面にも接している。このため、複数の第１接合層３３の各々は、複数の第１接合部３１２のいずれかの開口３１２Ａに陥入した部分を含む。複数の第１接合部３１２の各々の厚さｔは、０．１ｍｍ以上、かつ複数の第１接合層３３の各々の最大厚さＴ_maxの２倍以下である。ここで、複数の第１接合層３３の各々の最大厚さＴ_maxは、開口３１２Ａに貫入した当該第１接合層３３の部分を含まない。複数の第１接合層３３の各々の最大厚さＴ_maxは、複数の半導体素子２０の各々の厚さよりも大である。

　第２接合層３４は、図８および図１６に示すように、第２導電板１２の第２主面１２１と、それに対向する第１導電部材３１の第２接合部３１４との間に位置する部分を含む。第２接合層３４は、導電性を有する。第２接合層３４は、たとえば鉛フリーハンダである。その他、第２接合層３４は、鉛ハンダでもよい。第２接合層３４は、第２接合部３１４と第２主面１２１とを電気的に接合する。したがって、第１導電部材３１は、第２接合層３４により第２主面１２１に電気的に接合されている。

　第２導電部材３２は、図３に示すように、第２素子２１Ｂの第２電極２１２と、第２ダイオード２２Ｂの上面電極２２１と、第２入力端子１５の被覆部１５Ａとに接合されている。これにより、第２素子２１Ｂの第２電極２１２と、第２ダイオード２２Ｂの上面電極２２１とは、これらが相互に導通された状態で第２入力端子１５に導通している。第２導電部材３２は、銅を含有する。半導体装置Ａ１０においては、第２導電部材３２は、金属クリップである。図１３に示すように、第２導電部材３２は、本体部３２１、複数の第３接合部３２２、第３連結部３２３、第４接合部３２４および第４連結部３２５を有する。

　図１３に示すように、本体部３２１は、第２導電部材３２の主要部をなしている。本体部３２１は、第２方向ｙに沿って延びている。図７、図８および図１０に示すように、本体部３１１は、第２導電板１２の第２主面１２１に対して平行である。本体部３２１は、第１導電部材３１の本体部３１１よりも第１導電板１１の第１主面１１１、および第２主面１２１の双方から離れて位置するとともに、第１導電部材３１の第２接合部３１４を跨いでいる。

　図３、図７および図８に示すように、複数の第３接合部３２２は、第２素子２１Ｂの第２電極２１２、および第２ダイオード２２Ｂの上面電極２２１に対して個別かつ電気的に接合されている。複数の第３接合部３２２の各々は、第２素子２１Ｂの第２電極２１２、および第２ダイオード２２Ｂの上面電極２２１のいずれかに対向している。

　図８および図１３に示すように、第３連結部３２３は、本体部３２１と、複数の第３接合部３２２とをつないでいる。図８に示すように、第２方向ｙに沿って視て、第３連結部３２３は、複数の第３接合部３２２から本体部３２１に向かうほど、第２導電板１２の第２主面１２１から離れる向きに傾斜している。

　図３、図１０および図１１に示すように、第４接合部３２４は、第２入力端子１５の被覆部１５Ａに電気的に接合されている。第４接合部３２４は、被覆部１５Ａに対向している。

　図１０に示すように、第４連結部３２５は、本体部３２１と第４接合部３２４とをつないでいる。第１方向ｘに沿って視て、第４連結部３２５は、第４接合部３２４から本体部３２１に向かうほど、第２導電板１２の第２主面１２１から離れる向きに傾斜している。

　複数の第３接合層３５の各々は、図７および図８、第１ダイオード２２Ａの第２電極２１２、および第２ダイオード２２Ｂの上面電極２２１のいずれかと、それに対向する第２導電部材３２の複数の第３接合部３２２のいずれかとの間に位置する部分を含む。複数の第３接合層３５は、導電性を有する。複数の第３接合層３５は、たとえば鉛フリーハンダである。その他、複数の第３接合層３５は、鉛ハンダでもよい。複数の第３接合層３５は、複数の第３接合部３２２と、第２素子２１Ｂの第２電極２１２、および第２ダイオード２２Ｂの上面電極２２１とを個別かつ電気的に接合する。したがって、第２導電部材３２は、複数の第３接合層３５により、第２素子２１Ｂの第２電極２１２と、第２ダイオード２２Ｂの上面電極２２１とに電気的に接合されている。

　第４接合層３６は、図１０および図１１に示すように、第２入力端子１５の被覆部１５Ａと、それに対向する第２導電部材３２の第４接合部３２４との間に位置する部分を含む。第４接合層３６は、導電性を有する。第４接合層３６は、たとえば鉛フリーハンダである。その他、第４接合層３６は、鉛ハンダでもよい。第４接合層３６は、第４接合部３２４と被覆部１５Ａとを電気的に接合する。したがって、第２導電部材３２は、第４接合層３６により被覆部１５Ａに電気的に接合されている。

　一対のゲートワイヤ４１は、図３および図１４に示すように、一対のスイッチング素子２１の第３電極２１３と、第１ゲート端子１６１の被覆部１６１Ａ、および第２ゲート端子１６２の被覆部１６２Ａとに、個別かつ電気的に接合されている。これにより、第１ゲート端子１６１は、第１素子２１Ａの第３電極２１３に導通している。第２ゲート端子１６２は、第２素子２１Ｂの第３電極２１３に導通している。一対のゲートワイヤ４１の各々は、金を含有する。この他、一対のゲートワイヤ４１の各々は、銅を含有する場合や、アルミニウム（Ａｌ）を含有する場合でもよい。

　一対の検出ワイヤ４２は、図３および図１４に示すように、一対のスイッチング素子２１の第２電極２１２と、第１検出端子１７１の被覆部１７１Ａ、および第２検出端子１７２の被覆部１７２Ａとに、個別かつ電気的に接合されている。これにより、第１検出端子１７１は、第１素子２１Ａの第２電極２１２に導通している。第２検出端子１７２は、第２素子２１Ｂの第２電極２１２に導通している。一対の検出ワイヤ４２の各々は、金を含有する。この他、一対の検出ワイヤ４２の各々は、銅を含有する場合や、アルミニウムを含有する場合でもよい。

　封止樹脂５０は、図３、および図７～図１０に示すように、一対のスイッチング素子２１、一対の保護素子２２、第１導電部材３１および第２導電部材３２と、第１導電板１１および第２導電板１２の各々の一部ずつとを覆っている。封止樹脂５０は、電気絶縁性を有する。封止樹脂５０は、たとえば黒色のエポキシ樹脂を含む材料からなる。封止樹脂５０は、頂面５１、底面５２、一対の第１側面５３、一対の第２側面５４、複数の凹部５５、および溝部５６を有する。

　図７～図１０に示すように、頂面５１は、厚さ方向ｚにおいて第１導電板１１の第１主面１１１と同じ側を向く。図７～図１０に示すように、底面５２は、厚さ方向ｚにおいて頂面５１とは反対側を向く。図４に示すように、底面５２から第１導電板１１の第１裏面１１２、および第２導電板１２の第２裏面１２２が露出している。

　図２、図４および図６に示すように、一対の第１側面５３は、第１方向ｘにおいて互いに離れて位置する。一対の第１側面５３の各々は、頂面５１および底面５２につながっている。

　図２、図４および図５に示すように、一対の第２側面５４は、第２方向ｙにおいて互いに離れて位置する。一対の第２側面５４の各々は、頂面５１および底面５２につながっている。図５に示すように、一対の第２側面５４のうち一方の当該第２側面５４から、第１入力端子１３の露出部１３Ｂ、出力端子１４の露出部１４Ｂ、および第２入力端子１５の露出部１５Ｂが露出している。さらに当該第２側面５４から、第１ゲート端子１６１の露出部１６１Ｂ、第２ゲート端子１６２の露出部１６２Ｂ、第１検出端子１７１の露出部１７１Ｂ、および第２検出端子１７２の露出部１７２Ｂが露出している。

　図２、図４および図５に示すように、複数の凹部５５は、一対の第２側面５４のうち第１入力端子１３の露出部１３Ｂなどが露出する第２側面５４から第１方向ｘに向けて凹むとともに、厚さ方向ｚにおいて頂面５１から底面５２に至っている。第１方向ｘにおいて、複数の凹部５５は、第１入力端子１３と第１検出端子１７１との間、第１入力端子１３と第２入力端子１５との間、出力端子１４と第２入力端子１５との間、および出力端子１４と第２検出端子１７２との間に対して個別に位置する。複数の凹部５５により、第１入力端子１３、出力端子１４、第２入力端子１５、第１検出端子１７１および第２検出端子１７２のいずれか２つにかかる封止樹脂５０の沿面距離がより長く確保される。さらに第１ゲート端子１６１および第２ゲート端子１６２のいずれかと、第１入力端子１３、出力端子１４および第２入力端子１５のいずれかとにかかる封止樹脂５０の沿面距離がより長く確保される。このことは、半導体装置Ａ１０の絶縁耐圧の向上を図る上で好適である。

　図４、図６、および図９～図１１に示すように、溝部５６は、底面５２から厚さ方向ｚに凹むとともに、第１方向ｘに沿って延びている。溝部５６の第１方向ｘの両端は、一対の第１側面５３につながっている。溝部５６により、第１導電板１１および第２導電板１２と、第１入力端子１３、出力端子１４、第２入力端子１５、第１ゲート端子１６１、第２ゲート端子１６２、第１検出端子１７１および第２検出端子１７２とにかかる封止樹脂５０の沿面距離がより長く確保される。このことは、半導体装置Ａ１０の絶縁耐圧の向上を図る上で好適である。

　次に、半導体装置Ａ１０の作用効果について説明する。

　半導体装置Ａ１０は、複数の半導体素子２０の電極（半導体装置Ａ１０では第１素子２１Ａの第２電極２１２、および第１ダイオード２２Ａの上面電極２２１）と、第２導電板１２の第２主面１２１と、の各々に電気的に接合された導電部材（第１導電部材３１）を備える。導電部材は、本体部３１１、複数の第１接合部３１２、第１連結部３１３、第２接合部３１４および第３接合層３５を有する。複数の第１接合部３１２は、複数の半導体素子２０の電極に対して個別かつ電気的に接合されている。第２接合部３１４は、第２主面１２１に電気的に接合されている。これにより、導電部材のこれらの部分の接合は一括的なものとなるため、より短時間でかつ効率的に、当該導電部材を複数の半導体素子２０の電極に対して個別かつ電気的に接合することができる。したがって、半導体装置Ａ１０によれば、より大きな電流に対応しつつ、半導体装置Ａ１０の製造効率の向上を図ることが可能となる。

　複数の第１接合部３１２の各々は、厚さ方向ｚに沿って視て複数の半導体素子２０のいずれかの電極に重なる重複領域３１２Ｂを含む。厚さ方向ｚに沿って視て、重複領域３１２Ｂの面積は、複数の半導体素子２０の各々の電極の面積の７０％以上である。このことは、複数の半導体素子２０の各々により大きな電流を流すことを可能としつつ、第１接合層３３と、複数の第１接合部３１２の各々に作用する熱応力集中の緩和に好適である。

　厚さ方向ｚに沿って視て、本体部３１１の少なくとも一部が第１導電板１１の第１主面１１１に重なっている。このことは、半導体装置Ａ１０の第１方向ｘの寸法を縮小する上で効果的である。

　第２方向ｙに沿って視て、第１連結部３１３は、第１接合部３１２から本体部３１１に向かうほど、第１導電板１１の第１主面１１１から離れる向きに傾斜している。これにより、複数の第１接合層３３の各々には、複数の半導体素子２０のいずれかの電極の第１方向ｘの一方に位置するフィレットが形成されやすくなる。したがって、複数の半導体素子２０の各々の電極と、第１接合層３３との界面に作用する熱応力集中を、より効果的に低減することができる。この場合において、第２方向ｙに沿って視て、第１接合部３１２に対して第１連結部３１３がなす鋭角αの大きさは、３０°以上６０°以下であることが、当該熱応力集中の緩和に適したフィレットの形状となる。一方、鋭角αが３０°未満である場合は、複数の半導体素子２０のいずれかと、導電部材（第１導電部材３１）との間との距離が過度に小となるため、当該半導体素子２０の耐圧破壊を防止する観点から好ましくない。他方、鋭角αが６０°を超える場合は、複数の第１接合層３３のいずれかに形成されたフィレットの体積が過大となり、当該第１接合層３３に発生する熱応力が集中しやすくなる。このことは、当該第１接合層３３における熱応力集中の緩和の観点から好ましくない。

　第１接合部３１２の厚さｔは、第１接合層３３の最大厚さＴ_maxの２倍以下である。これにより、第１接合層３３の熱耐久性を確保しつつ、第１接合層３３と第１接合部３１２との界面に作用する熱応力集中を低減することができる。

　複数の第１接合部３１２の各々は、厚さ方向ｚに貫通する開口３１２Ａを有する。第１接合層３３により第１接合部３１２を複数の半導体素子２０の各々の電極に電気的に接合する際、開口３１２Ａを設けることにより、溶融した第１接合層３３に含まれる気泡を外部に放出させることができる。さらに第１接合層３３は、開口３１２Ａを規定する第１接合部３１２の内周面に接している。これにより、溶融した第１接合層３３には、第１接合部３１２の位置をスイッチング素子２１の電極に対して所定な位置にするセルフアライメント効果が得られる。

　導電部材は、銅を含有する。これにより、アルミニウムを含有するワイヤと比較して、導電部材の電気抵抗を低減させることができる。このことは、スイッチング素子２１により大きな電流を流すことに好適である。

　第１導電板１１は、銅を含有する。さらに、第１導電板１１の厚さＴ１は、導電部材の最大厚さｔ_maxよりも大である。これにより、第１導電板１１の熱伝導率の向上を図りつつ、第１主面１１１の面内方向（第１方向ｘおよび第２方向ｙ）の熱伝導の効率を高めることができる。このことは、半導体装置Ａ１０の放熱性の向上に寄与する。

　図１９～図３７に基づき、本開示の第２実施形態にかかる半導体装置Ａ２０について説明する。これらの図において、先述した半導体装置Ａ１０と同一、または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図２０は、理解の便宜上、封止樹脂５０の図示を省略している。図２１および図２５の各々は、理解の便宜上、封止樹脂５０および第２導電部材３２の図示を省略している。図２３は、理解の便宜上、封止樹脂５０を透過している。図２３では、透過した封止樹脂５０を想像線で示している。

　半導体装置Ａ２０は、半導体装置Ａ１０に対して、支持基板６０、一対の第１ダイオード端子１８１、一対の第２ダイオード端子１８２、一対の制御配線７０、および複数のダイオードワイヤ４３をさらに備える。

　支持基板６０は、図２０および図２１に示すように、第１導電板１１および第２導電板１２を支持している。半導体装置Ａ２０においては、支持基板６０は、ＤＢＣ（Direct Bonded Copper）基板から構成される。図３１～図３６に示すように、支持基板６０は、絶縁層６１、一対の第１金属層６２、および第２金属層６３を有する。支持基板６０は、第２金属層６３の一部を除き、封止樹脂５０に覆われている。

　図３１～図３６に示すように、絶縁層６１は、厚さ方向ｚにおいて一対の第１金属層６２と、第２金属層６３との間に介在する部分を含む。絶縁層６１は、熱伝導性が比較的高い材料からなる。絶縁層６１は、たとえば窒化アルミニウム（ＡｌＮ）を含むセラミックスからなる。絶縁層６１は、セラミックスの他、絶縁樹脂シートからなる構成でもよい。

　図３１～図３６に示すように、一対の第１金属層６２は、絶縁層６１の厚さ方向ｚの一方側に位置する。一対の第１金属層６２は、第１方向ｘにおいて互いに離れて位置する。一対の第１金属層６２の各々は、銅を含有する。一対の第１金属層６２のうち一方の当該第１金属層６２に、第１導電板１１の第１裏面１１２が接合層６９により接合されている。一対の第１金属層６２のうち他方の当該第１金属層６２に、第２導電板１２の第２裏面１２２が接合層６９により接合されている。これにより、半導体装置Ａ２０において、第１導電板１１および第２導電板１２が支持基板６０に支持された構成となる。接合層６９は、たとえば銀（Ａｇ）を含有するろう材である。図２５に示すように、厚さ方向ｚに沿って視て、一対の第１金属層６２の各々は、絶縁層６１の周縁よりも内方に位置する。

　図３１～図３６に示すように、第２金属層６３は、絶縁層６１の厚さ方向ｚの他方側に位置する。図２８に示すように、第２金属層６３の表面（厚さ方向ｚを向く面）は、封止樹脂５０の底面５２から露出している。当該表面は、ヒートシンク（図示略）に接合される。第２金属層６３は、銅を含有する。厚さ方向ｚに沿って視て、第２金属層６３の周縁は、絶縁層６１の周縁よりも内方に位置する。

　第１入力端子１３は、図２３および図３２に示すように、第１方向ｘの一方側に位置し、かつ第１導電板１１と一体となっている。第１入力端子１３は、第１導電板１１から第１方向ｘに沿って延びている。第１入力端子１３の厚さは、第１導電板１１の厚さＴ１よりも小である。出力端子１４は、図２３および図３２に示すように、第１方向ｘの他方側に位置し、かつ第２導電板１２と一体となっている。半導体装置Ａ２０においては、出力端子１４は、第２方向ｙにおいて互いに離れて位置する一対の領域を含む。当該一対の領域の各々は、第２導電板１２から第１方向ｘに沿って延びている。当該一対の領域の各々の厚さは、第２導電板１２の厚さＴ２よりも小である。第２入力端子１５は、図２３および図３１に示すように、第１方向ｘの一方側に位置する。第２入力端子１５は、第１導電板１１から第１方向ｘに離れて位置する。半導体装置Ａ２０においては、第２入力端子１５は、第２方向ｙにおいて互いに離れて位置する一対の領域を含む。当該一対の領域は、第１入力端子１３の第２方向ｙの両側に位置する。当該一対の領域の各々は、第１方向ｘに沿って延びている。

　半導体装置Ａ２０においては、複数の半導体素子２０は、複数のスイッチング素子２１を含む。図２３および図２５に示すように、複数のスイッチング素子２１は、一対の第１素子２１Ａ、一対の第２素子２１Ｂ、第３素子２１Ｃおよび第４素子２１Ｄを含む。これらのうち、第３素子２１Ｃおよび第４素子２１Ｄの各々の構成は、一対の第１素子２１Ａ、および一対の第２素子２１Ｂの各々の構成と異なる。第３素子２１Ｃおよび第４素子２１Ｄは、互いに同一の構成である。第３素子２１Ｃは、第１導電板１１の第１主面１１１に接合されている。第４素子２１Ｄは、第２導電板１２の第２主面１２１に接合されている。

　複数のスイッチング素子２１の各々は、図３７に示すスイッチング機能部Ｑ１と、還流ダイオードＤ２とを備える。複数のスイッチング素子２１のうち、第３素子２１Ｃおよび第４素子２１Ｄの各々は、スイッチング機能部Ｑ１および還流ダイオードＤ２の他に、図３７に示すダイオード機能部Ｄ１をさらに備える。第３素子２１Ｃおよび第４素子２１Ｄの各々は、第１電極２１１、第２電極２１２および第３電極２１３の他に、第４電極２１４、および一対の第５電極２１５をさらに有する。第３素子２１Ｃおよび第４素子２１Ｄの各々において、第４電極２１４には、第２電極２１２に流れる電流と同一の電流が流れる。第３素子２１Ｃおよび第４素子２１Ｄの各々において、一対の第５電極２１５は、ダイオード機能部Ｄ１に導通している。

　図３７に示すように、半導体装置Ａ２０は、ハーフブリッジ型のスイッチング回路を構成している。一対の第１素子２１Ａ、および第３素子２１Ｃは、上アーム回路を構成している。当該上アーム回路において、一対の第１素子２１Ａ、および第３素子２１Ｃは、互いに並列接続されている。一対の第２素子２１Ｂ、および第４素子２１Ｄは、下アーム回路を構成している。当該下アーム回路において、一対の第２素子２１Ｂ、および第４素子２１Ｄは、互いに並列接続されている。

　図２３および図２５に示すように、第１導電板１１の第１主面１１１において、一対の第１素子２１Ａ、および第３素子２１Ｃが第２方向ｙに沿って配列されている。第２導電板１２の第２主面１２１において、一対の第２素子２１Ｂ、および第４素子２１Ｄが第２方向ｙに沿って配列されている。このように半導体装置Ａ２０においても、複数の半導体素子２０が第２方向ｙに沿って配列されている。

　一対の制御配線７０は、第１ゲート端子１６１、第２ゲート端子１６２、第１検出端子１７１、第２検出端子１７２、一対の第１ダイオード端子１８１、および一対の第２ダイオード端子１８２と、複数のスイッチング素子２１との導電経路の一部を構成している。図２３～図２５に示すように、一対の制御配線７０は、第１配線７０Ａおよび第２配線７０Ｂを含む。第１方向ｘにおいて、第１配線７０Ａは、一対の第１素子２１Ａ、および第３素子２１Ｃと、第１入力端子１３および第２入力端子１５との間に位置する。第１配線７０Ａは、第１導電板１１の第１主面１１１に接合されている。第１方向ｘにおいて、第２配線７０Ｂは、一対の第２素子２１Ｂ、および第４素子２１Ｄと、出力端子１４との間に位置する。第２配線７０Ｂは、第２導電板１２の第２主面１２１に接合されている。図３２よび図３６に示すように、一対の制御配線７０の各々は、絶縁層７１、複数の配線層７２、金属層７３、複数のホルダ７４、および複数の被覆層７５を有する。制御配線７０は、複数のホルダ７４の各々の一部と、複数の被覆層７５とを除き、封止樹脂５０に覆われている。

　図３３に示すように、絶縁層７１は、厚さ方向ｚにおいて複数の配線層７２と、金属層７３との間に介在する部分を含む。絶縁層７１は、たとえばセラミックスからなる。絶縁層７１は、セラミックスの他、絶縁樹脂シートからなる構成でもよい。

　図３３に示すように、複数の配線層７２は、絶縁層７１の厚さ方向ｚの一方側に位置する。複数の配線層７２の各々は、銅を含有する。図２５に示すように、複数の配線層７２は、第１配線層７２１、第２配線層７２２、および一対の第３配線層７２３を含む。厚さ方向ｚに沿って視て、一対の第３配線層７２３の各々の面積は、第１配線層７２１および第２配線層７２２の各々の面積よりも小である。

　図３３に示すように、金属層７３は、絶縁層７１の厚さ方向ｚの他方側に位置する。金属層７３は、銅を含有する。第１配線７０Ａの金属層７３は、接合層７８により第１導電板１１の第１主面１１１に接合されている。第２配線７０Ｂの金属層７３は、接合層７８により第２導電板１２の第２主面１２１に接合されている。接合層７８は、導電性の有無を問わない材料からなる。接合層７８は、たとえば鉛フリーハンダである。

　図３３に示すように、複数のホルダ７４は、ホルダ接合層７９により複数の配線層７２に対して個別かつ電気的に接合されている。複数のホルダ７４は、金属などの導電性材料からなる。複数のホルダ７４の各々は、厚さ方向ｚに沿って延びる筒状である。複数のホルダ７４の各々の厚さ方向ｚの下端は、複数の配線層７２のいずれかに電気的に接合されている。複数のホルダ７４の各々の厚さ方向ｚの上端は、封止樹脂５０から露出している。ホルダ接合層７９は、導電性を有する。ホルダ接合層７９は、たとえば鉛フリーハンダである。

　図３２および図３６に示すように、複数の被覆層７５は、複数のホルダ７４の厚さ方向ｚの上端に対して個別に覆っている。複数の被覆層７５は、後述する封止樹脂５０の第２凸部５８に対して個別に接して配置されている。複数の被覆層７５の各々は、電気絶縁性を有する。複数の被覆層７５の各々は、合成樹脂を含む材料からなる。

　半導体装置Ａ２０においては、図１９～図２１に示すように、第１ゲート端子１６１、第２ゲート端子１６２、第１検出端子１７１、第２検出端子１７２、一対の第１ダイオード端子１８１、および一対の第２ダイオード端子１８２の各々は、厚さ方向ｚに延びる金属ピンからなる。これらの端子は、一対の制御配線７０の複数のホルダ７４に対して個別に圧入されている。これにより、これらの端子は、複数のホルダ７４に対して個別に支持されている。さらに、図２９、図３０および図３６に示すように、これらの端子の各々の一部は、制御配線７０の複数の被覆層７５のいずれかに覆われている。

　第１ゲート端子１６１は、図２４に示すように、複数のホルダ７４のうち、第１配線７０Ａの第１配線層７２１に接合された当該ホルダ７４に圧入されている。これにより、第１ゲート端子１６１は、当該ホルダ７４に支持されるとともに、第１配線７０Ａの第１配線層７２１に導通している。

　第１検出端子１７１は、図２４および図３３に示すように、複数のホルダ７４のうち、第１配線７０Ａの第２配線層７２２に接合された当該ホルダ７４に圧入されている。これにより、第１検出端子１７１は、当該ホルダ７４に支持されるとともに、第１配線７０Ａの第２配線層７２２に導通している。

　一対の第１ダイオード端子１８１は、図２４に示すように、複数のホルダ７４のうち、第１配線７０Ａの一対の第３配線層７２３に接合された当該一対のホルダ７４に対して個別に圧入されている。これにより、一対の第１ダイオード端子１８１は、当該一対のホルダ７４に支持されるとともに、第１配線７０Ａの一対の第３配線層７２３に個別に導通している。

　第２ゲート端子１６２は、図２５および図３６に示すように、複数のホルダ７４のうち、第２配線７０Ｂの第１配線層７２１に接合された当該ホルダ７４に圧入されている。これにより、第２ゲート端子１６２は、当該ホルダ７４に支持されるとともに、第２配線７０Ｂの第１配線層７２１に導通している。

　第２検出端子１７２は、図２５および図３６に示すように、複数のホルダ７４のうち、第２配線７０Ｂの第２配線層７２２に接合された当該ホルダ７４に圧入されている。これにより、第２検出端子１７２は、当該ホルダ７４に支持されるとともに、第２配線７０Ｂの第２配線層７２２に導通している。

　一対の第２ダイオード端子１８２は、図２５および図３６に示すように、複数のホルダ７４のうち、第２配線７０Ｂの一対の第３配線層７２３に接合された当該一対のホルダ７４に対して個別に圧入されている。これにより、一対の第２ダイオード端子１８２は、当該一対のホルダ７４に支持されるとともに、第２配線７０Ｂの一対の第３配線層７２３に個別に導通している。

　複数のゲートワイヤ４１は、図２５に示すように、複数のスイッチング素子２１の第３電極２１３と、第１配線７０Ａの第１配線層７２１、および第２配線７０Ｂの第１配線層７２１とに、個別かつ電気的に接合されている。これにより、第１ゲート端子１６１は、一対の第１素子２１Ａの第３電極２１３、および第３素子２１Ｃの第３電極２１３に導通している。第２ゲート端子１６２は、一対の第２素子２１Ｂの第３電極２１３、および第４素子２１Ｄの第３電極２１３に導通している。

　複数の検出ワイヤ４２は、図２５に示すように、一対の第１素子２１Ａの第２電極２１２、一対の第２素子２１Ｂの第２電極２１２、第３素子２１Ｃの第４電極２１４、および第４素子２１Ｄの第４電極２１４と、第１配線７０Ａの第２配線層７２２、および第２配線７０Ｂの第２配線層７２２とに、個別かつ電気的に接合されている。これにより、第１検出端子１７１は、一対の第１素子２１Ａの第２電極２１２、および第３素子２１Ｃの第４電極２１４に導通している。第２検出端子１７２は、一対の第２素子２１Ｂの第２電極２１２、および第４素子２１Ｄの第４電極２１４に導通している。

　複数のダイオードワイヤ４３は、図２５に示すように、第３素子２１Ｃの一対の第５電極２１５、および第４素子２１Ｄの一対の第５電極２１５と、第１配線７０Ａの一対の第３配線層７２３、および第２配線７０Ｂの一対の第３配線層７２３とに、個別かつ電気的に接合されている。これにより、一対の第１ダイオード端子１８１は、第３素子２１Ｃの一対の第５電極２１５に個別に導通している。一対の第２ダイオード端子１８２は、第４素子２１Ｄの一対の第５電極２１５に個別に導通している。複数のダイオードワイヤ４３の各々は、金を含有する。この他、複数のダイオードワイヤ４３の各々は、銅を含有する場合や、アルミニウムを含有する場合でもよい。

　第１導電部材３１は、図２５に示すように、一対の第１素子２１Ａの第２電極２１２と、第３素子２１Ｃの第２電極２１２と、第２導電板１２の第２主面１２１とに電気的に接合されている。これにより、一対の第１素子２１Ａの第２電極２１２と、第３素子２１Ｃの第２電極２１２とは、これらが相互に導通された状態で第２導電板１２に導通している。

　半導体装置Ａ２０においては、図２５、図２６および図３３に示すように、複数の第１接合部３１２は、一対の第１素子２１Ａの第２電極２１２、および第３素子２１Ｃの第２電極２１２に対して個別かつ電気的に接合されている。複数の第１接合部３１２の各々は、一対の第１素子２１Ａの第２電極２１２、および第３素子２１Ｃの第２電極２１２のいずれかに対向している。

　半導体装置Ａ２０においては、図２５に示すように、第１導電部材３１の第１連結部３１３は、複数の連結領域３１３Ａ（図２５では３つの連結領域３１３Ａ）を含む。複数の連結領域３１３Ａは、第２方向ｙにおいて互いに離れて位置する。複数の連結領域３１３Ａは、第１導電部材３１の複数の第１接合部３１２に対して個別につながっている。図３２に示すように、第２方向ｙに沿って視て、複数の連結領域３１３Ａの各々は、複数の第１接合部３１２のいずれかから第１導電部材３１の本体部３１１に向かうほど、第１導電板１１の第１主面１１１から離れる向きに傾斜している。第２方向ｙに沿って視て、複数の第１接合部３１２の各々に対して当該第１接合部３１２につながる複数の連結領域３１３Ａのいずれかがなす鋭角α（図３３参照）の大きさは、３０°以上６０°以下である。

　第２導電部材３２は、図２４に示すように、一対の第２素子２１Ｂの第２電極２１２と、第４素子２１Ｄの第２電極２１２と、第２入力端子１５の被覆部１５Ａとに接合されている。これにより、一対の第２素子２１Ｂの第２電極２１２と、第４素子２１Ｄの第２電極２１２とは、これらが相互に導通された状態で第２入力端子１５に導通している。半導体装置Ａ２０においては、図２４に示すように、第２導電部材３２は、一対の本体部３２１、複数の第３接合部３２２、複数の第３連結部３２３、一対の第４接合部３２４、一対の第４連結部３２５、一対の中間部３２６、および複数の横梁部３２７を有する。

　図２４に示すように、一対の本体部３２１は、第２方向ｙにおいて互いに離れて位置する。一対の本体部３２１の各々は、第１方向ｘに沿って延びている。図３１に示すように、一対の本体部３２１の各々は、第１導電板１１の第１主面１１１、および第２導電板１２の第２主面１２１の双方に対して平行である。一対の本体部３２１は、第１導電部材３１の本体部３１１よりも第１主面１１１および第２主面１２１の双方から離れて位置する。

　図２４に示すように、一対の中間部３２６は、第２方向ｙにおいて互いに離れて位置するとともに、第２方向ｙにおいて一対の本体部３２１の間に位置する。一対の中間部３２６の各々は、第１方向ｘに沿って延びている。一対の中間部３２６の各々の第１方向ｘの寸法は、一対の本体部３２１の各々の第１方向ｘの寸法よりも小である。厚さ方向ｚに沿って視て、一対の中間部３２６のうち一方の中間部３２６の第２方向ｙの両側に、一対の第２素子２１Ｂが位置する。厚さ方向ｚに沿って視て、一対の中間部３２６のうち他方の中間部３２６の第２方向ｙの両側に、一対の第２素子２１Ｂのいずれかと、第４素子２１Ｄとが位置する。

　図２４に示すように、複数の第３接合部３２２は、一対の第２素子２１Ｂの第２電極２１２、および第４素子２１Ｄの第２電極２１２に対して個別かつ電気的に接合されている。複数の第３接合部３２２の各々は、一対の第２素子２１Ｂの第２電極２１２、および第４素子２１Ｄの第２電極２１２のいずれかに対向している。

　図２４および図３５に示すように、複数の第３連結部３２３のうち一対の当該第３連結部３２３は、複数の第３接合部３２２のいずれかの第２方向ｙの両端につながっている。一対の当該第３連結部３２３は、一対の中間部３２６に、または一対の中間部３２６のいずれか、および一対の本体部３２１のいずれかにつながっている。第１方向ｘに沿って視て、複数の第３連結部３２３の各々は、複数の第３接合部３２２のいずれかから、一対の本体部３２１のいずれか、または一対の中間部３２６のいずれかに向かうほど、第２導電板１２の第２主面１２１から離れる向きに傾斜している。

　図２４および図３１に示すように、一対の第４接合部３２４は、第２入力端子１５の被覆部１５Ａの一対の領域に対して、個別かつ電気的に接合されている。一対の第４接合部３２４の各々は、被覆部１５Ａの当該一対の領域のいずれかに対向している。

　図２４および図３１に示すように、一対の第４連結部３２５は、一対の本体部３２１と、一対の第４接合部３２４とを個別につないでいる。第２方向ｙに沿って視て、一対の第４連結部３２５の各々は、一対の第４接合部３２４のいずれかから一対の本体部３２１のいずれかに向かうほど、第１導電板１１の第１主面１１１から離れる向きに傾斜している。

　図２４および図３４に示すように、複数の横梁部３２７は、第２方向ｙに沿って配列されている。厚さ方向ｚに沿って視て、複数の横梁部３２７は、第１導電部材３１の複数の第１接合部３１２に対して個別に重なる領域を含む。複数の横梁部３２７の各々の第２方向ｙの両端は、一対の中間部３２６に、または一対の中間部３２６のいずれか、および一対の本体部３２１のいずれかにつながっている。第１方向ｘに沿って視て、複数の横梁部３２７の各々は、厚さ方向ｚのうち第１導電板１１の第１主面１１１が向く側に凸状をなしている。

　半導体装置Ａ２０においては、図２２、および図２７～図３０に示すように、封止樹脂５０は、頂面５１、底面５２、一対の第１側面５３、一対の第２側面５４、複数の凹部５５、および溝部５６の他に、複数の第１凸部５７、および複数の第２凸部５８をさらに有する。

　図２７、図２９および図３０に示すように、複数の第１凸部５７は、頂面５１から厚さ方向ｚに向けて突出している。図２２に示すように、厚さ方向ｚに沿って視て、複数の第１凸部５７は、封止樹脂５０の四隅に配置されている。複数の第１凸部５７の各々の外形は、円錐台状である。図２２および図３１に示すように、複数の第１凸部５７の各々は、取付け孔５７１を有する。複数の第１凸部５７の各々の取付け孔５７１は、当該取付け孔５７１を厚さ方向ｚに貫通していない。複数の第１凸部５７は、半導体装置Ａ２０にドライバモジュールを搭載する際に利用される。当該ドライバモジュールは、半導体装置Ａ２０の駆動および制御を担う。

　図２７、図２９および図３０に示すように、複数の第２凸部５８は、頂面５１から厚さ方向ｚに向けて突出している。図２２に示すように、複数の第２凸部５８は、第１ゲート端子１６１、第２ゲート端子１６２、第１検出端子１７１、第２検出端子１７２、一対の第１ダイオード端子１８１、および一対の第２ダイオード端子１８２に対して個別に配置されている。図３２および図３６に示すように、複数の第２凸部５８の各々は、一対の制御配線７０の複数のホルダ７４のいずれかの一部を覆っている。複数の第２凸部５８の各々から、複数のホルダ７４のいずれかの厚さ方向ｚの上端が露出している。

　半導体装置Ａ２０においては、図２９および図３０に示すように、一対の第１側面５３のうち一方の当該第１側面５３から、第１入力端子１３の露出部１３Ｂ、および第２入力端子１５の露出部１５Ｂが露出している。一対の第１側面５３のうち他方の当該第１側面５３から、出力端子１４の露出部１４Ｂが露出している。

　半導体装置Ａ２０においては、図２２、図２８および図２９に示すように、複数の凹部５５は、一対の第１側面５３のうち第１入力端子１３の露出部１３Ｂ、および第２入力端子１５の露出部１５Ｂが露出する当該第１側面５３から第１方向ｘに向けて凹むとともに、厚さ方向ｚにおいて頂面５１から底面５２に至っている。第２方向ｙにおいて、複数の凹部５５は、第１入力端子１３の第２方向ｙの両側に位置する。複数の凹部５５により、第１入力端子１３および第２入力端子１５にかかる封止樹脂５０の沿面距離がより長く確保される。このことは、半導体装置Ａ２０の絶縁耐圧の向上を図る上で好適である。

　半導体装置Ａ２０においては、図２７、図２８、図３１および図３２に示すように、溝部５６は、底面５２から厚さ方向ｚに凹むとともに、第２方向ｙに沿って延びている。溝部５６の第２方向ｙの両端は、一対の第２側面５４につながっている。溝部５６は、第１方向ｘにおいて互いに離れて位置する一対の領域を含む。第１方向ｘにおいて、当該一対の領域の間に支持基板６０の第２金属層６３が位置する。溝部５６により、第１入力端子１３および第２入力端子１５と、出力端子１４とにかかる封止樹脂５０の沿面距離がより長く確保される。このことは、半導体装置Ａ２０の絶縁耐圧の向上を図る上で好適である。

　次に、半導体装置Ａ２０の作用効果について説明する。

　半導体装置Ａ２０は、複数の半導体素子２０の電極（半導体装置Ａ２０では一対の第１素子２１Ａの第２電極２１２、および第４素子２１Ｄの第２電極２１２）と、第２導電板１２の第２主面１２１と、の各々に電気的に接合された導電部材（第１導電部材３１）を備える。導電部材は、本体部３１１、複数の第１接合部３１２、第１連結部３１３、第２接合部３１４および第３接合層３５を有する。複数の第１接合部３１２は、複数の半導体素子２０の電極に対して個別かつ電気的に接合されている。第２接合部３１４は、第２主面１２１に電気的に接合されている。導電部材のこれらの部分の接合は、一括的なものとなっている。したがって、半導体装置Ａ２０によっても、より大きな電流に対応しつつ、半導体装置Ａ２０の製造効率の向上を図ることが可能となる。

　半導体装置Ａ２０においては、第１導電部材３１の第１連結部３１３は、第２方向ｙにおいて互いに離れて位置する複数の連結領域３１３Ａを含む。複数の連結領域３１３Ａは、第１導電部材３１の複数の第１接合部３１２に対して個別につながっている。さらに、第２方向ｙに沿って視て、複数の連結領域３１３Ａの各々は、複数の第１接合部３１２のいずれかから第１導電部材３１の本体部３１１に向かうほど、第１導電板１１の第１主面１１１から離れる向きに傾斜している。これにより、複数の第１接合層３３の各々には、複数の半導体素子２０のいずれかの電極の第１方向ｘの一方に位置するフィレットが形成されやすくなる。さらに、複数の連結領域３１３Ａの各々と本体部３１１との境界を含み、かつ第１方向ｘとを面外方向とする第１導電部材３１の断面において、当該断面の断面二次モーメントがより小となるため、本体部３１１に対する第１連結部３１３の曲げ加工がより容易なものとすることができる。

　本開示は、先述した実施形態に限定されるものではない。本開示の各部の具体的な構成は、種々に設計変更自在である。

　本開示は、以下の付記に記載された構成を含む。
　付記１．
　厚さ方向を向く第１主面を有する第１導電板と、
　前記厚さ方向において前記第１主面と同じ側を向く第２主面を有するとともに、前記厚さ方向に対して直交する第１方向において前記第１導電板から離れて位置する第２導電板と、
　前記厚さ方向において前記第１主面が向く側に設けられた電極を有するとともに、前記第１主面に接合された複数の半導体素子と、
　前記複数の半導体素子の前記電極と、前記第２主面と、の各々に電気的に接合された導電部材と、を備え、
　前記導電部材は、本体部と、前記複数の半導体素子の前記電極に対して個別かつ電気的に接合された複数の第１接合部と、前記第２主面に電気的に接合された第２接合部と、前記本体部、および前記複数の第１接合部をつなぐ第１連結部と、前記本体部および前記第２接合部をつなぐ第２連結部と、を有する、半導体装置。
　付記２．
　前記複数の第１接合部の各々は、前記厚さ方向に沿って視て前記複数の半導体素子のいずれかの前記電極に重なる重複領域を含み、
　前記厚さ方向に沿って視て、前記重複領域の面積は、前記複数の半導体素子の各々の前記電極の面積の７０％以上である、付記１に記載の半導体装置。
　付記３．
　前記厚さ方向に沿って視て、前記本体部の少なくとも一部が前記第１主面に重なっている、付記２に記載の半導体装置。
　付記４．
　前記複数の半導体素子は、前記厚さ方向および前記第１方向の双方に対して直交する第２方向に沿って配列され、
　前記本体部は、前記第２方向に沿って延びている、付記２または３に記載の半導体装置。
　付記５．
　前記第１連結部は、前記第２方向において互いに離れて位置する複数の連結領域を含み、
　前記複数の連結領域は、前記複数の第１接合部に対して個別につながっている、付記４に記載の半導体装置。
　付記６．
　前記第２方向に沿って視て、前記複数の連結領域の各々は、前記複数の第１接合部のいずれかから前記本体部に向かうほど、前記第１主面から離れる向きに傾斜している、付記５に記載の半導体装置。
　付記７．
　前記第２方向に沿って視て、前記複数の第１接合部の各々に対して当該第１接合部につながる複数の連結領域のいずれかがなす鋭角の大きさは、３０°以上６０°以下である、付記６に記載の半導体装置。
　付記８．
　導電性を有するとともに、前記複数の第１接合部と、前記複数の半導体素子の前記電極と、を個別かつ電気的に接合する複数の第１接合層をさらに備え、
　前記厚さ方向に沿って視て、前記複数の第１接合層の各々は、前記複数の第１接合部のいずれかの前記重複領域よりも外方にはみ出した部分を含む、付記２ないし７のいずれかに記載の半導体装置。
　付記９．
　前記複数の第１接合層は、錫を含有する、付記８に記載の半導体装置。
　付記１０．
　前記複数の第１接合部の各々の厚さは、当該第１接合部に接する前記複数の第１接合層のいずれかの最大厚さの２倍以下である、付記９に記載の半導体装置。
　付記１１．
　前記複数の第１接合層の各々の最大厚さは、１００μｍ以上である、付記１０に記載の半導体装置。
　付記１２．
　前記複数の第１接合部の各々は、前記厚さ方向に貫通する開口を有し、
　前記開口を規定する当該第１接合部の内周面に、前記複数の第１接合層のいずれかが接している、付記８ないし１１のいずれかに記載の半導体装置。
　付記１３．
　導電性を有するとともに、前記第２接合部と前記第２主面とを電気的に接合する第２接合層をさらに備え、
　前記第２接合層は、前記複数の第１接合層と同一の材料からなる、付記８ないし１２のいずれかに記載の半導体装置。
　付記１４．
　前記第１導電板、前記第２導電板および前記導電部材の各々は、いずれも銅を含有する、付記１ないし１３のいずれかに記載の半導体装置。
　付記１５．
　前記第１導電板および前記第２導電板の各々の厚さは、前記導電部材の最大厚さよりも大である、付記１ないし１４のいずれかに記載の半導体装置。
　付記１６．
　前記第２主面の面内方向に沿って視て、前記第２連結部は、前記第２接合部から前記本体部に向かうほど、前記第２主面から離れる向きに傾斜している、付記１ないし１５のいずれかに記載の半導体装置。
　付記１７．
　前記複数の半導体素子、および前記導電部材を覆う封止樹脂をさらに備え、
　前記封止樹脂は、前記第１主面および前記第２主面に接している、付記１ないし１６のいずれかに記載の半導体装置。
　付記１８．
　前記第１導電板は、前記厚さ方向において前記第１主面とは反対側を向く第１裏面を有し、
　前記第２導電板は、前記厚さ方向において前記第２主面とは反対側を向く第２裏面を有し、
　前記封止樹脂から前記第１裏面および前記第２裏面が露出している、付記１７に記載の半導体装置。
　付記１９．
　前記複数の半導体素子の少なくともいずれかは、化合物半導体基板を含む、付記１ないし１８のいずれかに記載の半導体装置。
　付記２０．
　前記化合物半導体基板は、炭化ケイ素を含有する、付記１９に記載の半導体装置。

Ａ１０，Ａ２０：半導体装置　　　１１：第１導電板
１１１：第１主面　　　１１２：第１裏面
１２：第２導電板　　　１２１：第２主面
１２２：第２裏面　　　１３：第１入力端子
１３Ａ：被覆部　　　１３Ｂ：露出部
１４：出力端子　　　１４Ａ：被覆部
１４Ｂ：露出部　　　１５：第２入力端子
１５Ａ：被覆部　　　１５Ｂ：露出部
１６１：第１ゲート端子　　　１６１Ａ：被覆部
１６１Ｂ：露出部　　　１６２：第２ゲート端子
１６２Ａ：被覆部　　　１６２Ｂ：露出部
１７１：第１検出端子　　　１７１Ａ：被覆部
１７１Ｂ：露出部　　　１７２：第２検出端子
１７２Ａ：被覆部　　　１７２Ｂ：露出部
１８１：第１ダイオード端子　　　１８２：第２ダイオード端子
２０：半導体素子　　　２１：スイッチング素子
２１Ａ：第１素子　　　２１Ｂ：第２素子
２１Ｃ：第３素子　　　２１Ｄ：第４素子
２１１：第１電極　　　２１２：第２電極
２１３：第３電極　　　２１４：第４電極
２１５：第５電極　　　２２：保護素子
２２Ａ：第１ダイオード　　　２２Ｂ：第２ダイオード
２２１：上面電極　　　２２２：下面電極
２３：ダイボンディング層　　　３１：第１導電部材
３１１：本体部　　　３１２：第１接合部
３１２Ａ：開口　　　３１２Ｂ：重複領域
３１３：第１連結部　　　３１３Ａ：連結領域
３１４：第２接合部　　　３１５：第２連結部
３２：第２導電部材　　　３２１：本体部
３２２：第３接合部　　　３２２Ａ：開口
３２３：第３連結部　　　３２４：第４接合部
３２５：第４連結部　　　３２６：中間部
３２７：横梁部　　　３３：第１接合層
３４：第２接合層　　　３５：第３接合層
３６：第４接合層　　　４１：ゲートワイヤ
４２：検出ワイヤ　　　４３：ダイオードワイヤ
５０：封止樹脂　　　５１：頂面
５２：底面　　　５３：第１側面
５４：第２側面　　　５５：凹部
５６：溝部　　　５７：第１凸部
５７１：取付け孔　　　５８：第２凸部
６０：支持基板　　　６１：絶縁層
６２：第１金属層　　　６３：第２金属層
６９：接合層　　　７０：制御配線
７０Ａ：第１配線　　　７０Ｂ：第２配線
７１：絶縁層　　　７２：配線層
７２１：第１配線層　　　７２２：第２配線層
７２３：第３配線層　　　７３：金属層
７４：ホルダ　　　７５：被覆層
７８：接合層　　　７９：ホルダ接合層
ｚ：厚さ方向　　　ｘ：第１方向　　　ｙ：第２方向

Claims

　厚さ方向を向く第１主面を有する第１導電板と、
　前記厚さ方向において前記第１主面と同じ側を向く第２主面を有するとともに、前記厚さ方向に対して直交する第１方向において前記第１導電板から離れて位置する第２導電板と、
　前記厚さ方向において前記第１主面が向く側に設けられた電極を有するとともに、前記第１主面に接合された複数の半導体素子と、
　前記複数の半導体素子の前記電極と、前記第２主面と、の各々に電気的に接合された導電部材と、を備え、
　前記導電部材は、本体部と、前記複数の半導体素子の前記電極に対して個別かつ電気的に接合された複数の第１接合部と、前記第２主面に電気的に接合された第２接合部と、前記本体部、および前記複数の第１接合部をつなぐ第１連結部と、前記本体部および前記第２接合部をつなぐ第２連結部と、を有する、半導体装置。
　前記複数の第１接合部の各々は、前記厚さ方向に沿って視て前記複数の半導体素子のいずれかの前記電極に重なる重複領域を含み、
　前記厚さ方向に沿って視て、前記重複領域の面積は、前記複数の半導体素子の各々の前記電極の面積の７０％以上である、請求項１に記載の半導体装置。
　前記厚さ方向に沿って視て、前記本体部の少なくとも一部が前記第１主面に重なっている、請求項２に記載の半導体装置。
　前記複数の半導体素子は、前記厚さ方向および前記第１方向の双方に対して直交する第２方向に沿って配列され、
　前記本体部は、前記第２方向に沿って延びている、請求項２または３に記載の半導体装置。
　前記第１連結部は、前記第２方向において互いに離れて位置する複数の連結領域を含み、
　前記複数の連結領域は、前記複数の第１接合部に対して個別につながっている、請求項４に記載の半導体装置。
　前記第２方向に沿って視て、前記複数の連結領域の各々は、前記複数の第１接合部のいずれかから前記本体部に向かうほど、前記第１主面から離れる向きに傾斜している、請求項５に記載の半導体装置。
　前記第２方向に沿って視て、前記複数の第１接合部の各々に対して当該第１接合部につながる複数の連結領域のいずれかがなす鋭角の大きさは、３０°以上６０°以下である、請求項６に記載の半導体装置。
　導電性を有するとともに、前記複数の第１接合部と、前記複数の半導体素子の前記電極と、を個別かつ電気的に接合する複数の第１接合層をさらに備え、
　前記厚さ方向に沿って視て、前記複数の第１接合層の各々は、前記複数の第１接合部のいずれかの前記重複領域よりも外方にはみ出した部分を含む、請求項２ないし７のいずれかに記載の半導体装置。
　前記複数の第１接合層の各々は、錫を含有する、請求項８に記載の半導体装置。
　前記複数の第１接合部の各々の厚さは、当該第１接合部に接する前記複数の第１接合層のいずれかの最大厚さの２倍以下である、請求項９に記載の半導体装置。
　前記複数の第１接合層の各々の最大厚さは、１００μｍ以上である、請求項１０に記載の半導体装置。
　導電性を有するとともに、前記第２接合部と前記第２主面とを電気的に接合する第２接合層をさらに備え、
　前記第２接合層は、前記複数の第１接合層と同一の材料からなる、請求項８ないし１１のいずれかに記載の半導体装置。
　前記第１導電板、前記第２導電板および前記導電部材の各々は、いずれも銅を含有する、請求項１ないし１２のいずれかに記載の半導体装置。
　前記第１導電板および前記第２導電板の各々の厚さは、前記導電部材の最大厚さよりも大である、請求項１ないし１３のいずれかに記載の半導体装置。
　前記第２主面の面内方向に沿って視て、前記第２連結部は、前記第２接合部から前記本体部に向かうほど、前記第２主面から離れる向きに傾斜している、請求項１ないし１４のいずれかに記載の半導体装置。