WO2022019023A1 - 半導体装置 - Google Patents

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joint
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沢水 神田
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ローム株式会社
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
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    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
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    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
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Abstract

半導体装置は、厚さ方向を向く第１主面を有する第１ダイパッドと、前記厚さ方向において前記第１主面が向く側に設けられた電極を有するとともに、前記第１主面に接合された半導体素子と；前記電極に電気的に接合された導電部材と、前記導電部材と前記電極とを電気的に接合する第１接合層と、を備える。前記導電部材は、本体部と、前記第１接合層により前記電極に電気的に接合された第１接合部と、前記本体部および前記第１接合部をつなぐ第１連結部と、前記第１連結部から離れて位置し、かつ前記第１接合部につながる先端部とを有する。前記第１主面の面内方向に沿って視て、前記先端部は、前記第１接合部から離れるほど、前記電極から遠ざかる向きに傾斜している。前記厚さ方向に沿って視て、前記電極は、前記面内方向において前記先端部に対して前記第１接合部とは反対側に前記導電部材からはみ出した拡張領域を含む。

Description

半導体装置
　本開示は、半導体素子を備えた半導体装置に関する。
　従来、ＭＯＳＦＥＴなどの半導体素子を備えた半導体装置が広く知られている。このような半導体装置は、たとえば電力変換回路（インバータ等）に使用され、所定の電気信号に基づき電流変換を行う。特許文献１には、ＭＯＳＦＥＴを備える半導体装置の一例が開示されている。当該半導体装置は、電源電圧が印加されるドレイン端子と、電気信号を入力するためのゲート端子と、変換後の電流が流れるソース端子とを備える。一方、ＭＯＳＦＥＴは、ドレイン端子に導通するドレイン電極と、ゲート端子に導通するゲート電極と、ソース端子に導通するソース電極とを有する。ＭＯＳＦＥＴのドレイン電極は、ハンダ（第１導電性接合材）を介してダイパッド（ドレイン端子につながる）に電気的に接合されている。ＭＯＳＦＥＴのソース電極は、ハンダ（第２導電性接合材）を介して導電部材（金属クリップ）に接合されている。この導電部材には、ソース端子も接合されている。このような構成により、当該半導体装置に大きな電流を流すことが可能である。
　特許文献１に開示された半導体装置では、使用にあたって、ソース電極と第２導電性接合材との界面に熱応力が集中しやすい。これは、ＭＯＳＦＥＴから発生した熱が、ソース電極を介して第２導電性接合材に伝導されることによる。なお、ＭＯＳＦＥＴから発生した熱は、ドレイン電極を介して第１導電性接合材にも伝導する。しかし、ソース電極の大きさがドレイン電極の大きさよりも小であるため、熱応力の集中は、ソース電極と第２導電性接合材との間において顕著となる。熱応力が集中すると、ソース電極および第２導電性接合材の双方に亀裂が発生するおそれがある。したがって、熱応力の集中を低減させることにより、ＭＯＳＦＥＴに作用する熱応力を緩和する方策が望まれる。
特開２０１６－１９２４５０号公報
　本開示は上記事情に鑑み、より大きな電流に対応しつつ、半導体素子に作用する熱応力を緩和することが可能な半導体装置を提供することをその一の課題とする。
　本開示によって提供される半導体装置は、厚さ方向を向く第１主面を有する第１ダイパッドと；前記厚さ方向において前記第１主面が向く側に設けられた電極を有するとともに、前記第１主面に接合された半導体素子と；前記電極に電気的に接合された導電部材と；前記導電部材と前記電極とを電気的に接合する第１接合層と；を備える。前記導電部材は、本体部と、前記第１接合層により前記電極に電気的に接合された第１接合部と、前記本体部および前記第１接合部をつなぐ第１連結部と、前記第１連結部から離れて位置し、かつ前記第１接合部につながる先端部とを有する。前記第１主面の面内方向に沿って視て、前記先端部は、前記第１接合部から離れるほど、前記電極から遠ざかる向きに傾斜している。前記厚さ方向に沿って視て、前記電極は、前記面内方向において前記先端部に対して前記第１接合部とは反対側に前記導電部材からはみ出した拡張領域を含む。
　上記構成によれば、半導体装置は、より大きな電流に対応しつつ、半導体素子に作用する熱応力を緩和することが可能となる。
　本開示のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
本開示の第１実施形態にかかる半導体装置の斜視図である。 図１に示す半導体装置の平面図である。 図２に対応する平面図であり、封止樹脂を透過している。 図１に示す半導体装置の底面図である。 図１に示す半導体装置の正面図である。 図１に示す半導体装置の右側面図である。 図３のＶＩＩ－ＶＩＩ線に沿う断面図である。 図３のＶＩＩＩ－ＶＩＩＩ線に沿う断面図である。 図３のＩＸ－ＩＸ線に沿う断面図である。 図３のＸ－Ｘ線に沿う断面図である。 図３のＸＩ－ＸＩ線に沿う断面図である。 図１に示す半導体装置の第１導電部材の平面図である。 図１に示す半導体装置の第２導電部材の平面図である。 図３の部分拡大図である。 図７の部分拡大図である。 図７の部分拡大図である。 図３の部分拡大図である。 図８の部分拡大図である。 本開示の第２実施形態にかかる半導体装置の平面図であり、封止樹脂を透過している。 図１９の部分拡大図である。 図２０のＸＸＩ－ＸＸＩ線に沿う断面図である。
　本開示の実施形態について、添付図面に基づいて説明する。
　図１～図１８に基づき、本開示の第１実施形態にかかる半導体装置Ａ１０について説明する。半導体装置Ａ１０は、第１ダイパッド１１、第２ダイパッド１２、第１入力端子１３、出力端子１４、第２入力端子１５、一対の半導体素子２１、ダイボンディング層２３、第１接合層２４、第２接合層２５、第１導電部材３０Ａ、第２導電部材３０Ｂおよび封止樹脂５０を備える。さらに半導体装置Ａ１０は、第１ゲート端子１６１、第２ゲート端子１６２、第１検出端子１７１、第２検出端子１７２、一対の保護素子２２、第３接合層２６、一対のゲートワイヤ４１、および一対の検出ワイヤ４２を備える。図３は、理解の便宜上、封止樹脂５０を透過しており、封止樹脂５０は想像線（二点鎖線）で示している。ＩＸ－ＩＸ線、およびＸ－Ｘ線は、それぞれ一点鎖線で示している。
　以下の説明においては、便宜上、たとえば第１ダイパッド１１（または第２ダイパッド１２）の厚さ方向を「厚さ方向ｚ」と呼ぶ。厚さ方向ｚに対して直交する一の方向を「第１方向ｘ」と呼ぶ。厚さ方向ｚおよび第１方向ｘの双方に対して直交する方向を「第２方向ｙ」と呼ぶ。第１ダイパッド１１の第１主面１１１の「面内方向」とは、当該第１主面に平行な方向であり、本開示では、場面に応じて第１方向ｘおよび第２方向ｙのいずれかを指す。たとえば、ある部材についての説明においては、「面内方向」は第１方向ｘであり、別の部材についての説明においては、「面内方向」は第２方向ｙである。
　半導体装置Ａ１０は、第１入力端子１３および第２入力端子１５に印加された直流の電源電圧を、一対の半導体素子２１により交流電力に変換する。変換された交流電力は、出力端子１４からモータなどの電力供給対象に入力される。半導体装置Ａ１０は、たとえばインバータといった電力変換回路に使用される。
　第１ダイパッド１１は、図３、図７および図８に示すように、一対の半導体素子２１のうち一方の半導体素子２１（第１スイッチング素子２１Ａ）と、一対の保護素子２２のうち一方の保護素子２２（第１ダイオード２２Ａ）とを搭載する導電部材である。第１ダイパッド１１は、第２ダイパッド１２、第１入力端子１３、出力端子１４、第２入力端子１５、第１ゲート端子１６１、第２ゲート端子１６２、第１検出端子１７１および第２検出端子１７２とともに、同一のリードフレームから構成されている。当該リードフレームは、銅（Ｃｕ）、または銅合金である。このため、第１ダイパッド１１、第２ダイパッド１２、第１入力端子１３、出力端子１４、第２入力端子１５、第１ゲート端子１６１、第２ゲート端子１６２、第１検出端子１７１および第２検出端子１７２の各々の組成は、銅を含む（すなわち、上記各部材は銅を含有する）。第１ダイパッド１１は、第１主面１１１および第１裏面１１２を有する。第１主面１１１は、厚さ方向ｚを向く。第１主面１１１上に、第１スイッチング素子２１Ａと、第１ダイオード２２Ａとが搭載されている。なお、本開示において、ある部材Ａ上に別の部材Ｂが搭載されている（配置されている、設けられている、等）と言うときには、部材Ａと部材Ｂとが直接当接している場合もあれば、部材Ａと部材Ｂとの間に少なくとも１つの別の部材が介在している場合もある。第１裏面１１２は、厚さ方向ｚにおいて第１主面１１１とは反対側を向く。第１裏面１１２には、たとえば錫（Ｓｎ）めっきが施されている。図７および図８に示すように、第１ダイパッド１１の厚さＴ１は、第１導電部材３０Ａの最大厚さｔmaxよりも大である。
　第２ダイパッド１２は、図３、図７および図８に示すように、一対の半導体素子２１のうち他方の半導体素子２１（第２スイッチング素子２１Ｂ）と、一対の保護素子２２のうち一方の保護素子２２（第２ダイオード２２Ｂ）とを搭載する導電部材である。第２ダイパッド１２は、第１ダイパッド１１に対して面内方向（第２方向ｙ）に離れて位置する。第２ダイパッド１２は、第２主面１２１および第２裏面１２２を有する。第２主面１２１は、厚さ方向ｚにおいて第１主面１１１と同じ側を向く。第２主面１２１上に、第２スイッチング素子２１Ｂと、第２ダイオード２２Ｂとが搭載されている。第２裏面１２２は、厚さ方向ｚにおいて第２裏面１２２とは反対側を向く。第２裏面１２２には、たとえば錫めっきが施されている。図７および図８に示すように、第２ダイパッド１２の厚さＴ２は、第１導電部材３０Ａの最大厚さｔmaxよりも大である。
　一対の半導体素子２１は、図３および図７に示すように、第１スイッチング素子２１Ａおよび第２スイッチング素子２１Ｂを含む。第１スイッチング素子２１Ａは、第１ダイパッド１１の第１主面１１１に接合されている。第２スイッチング素子２１Ｂは、第２ダイパッド１２の第２主面１２１に接合されている。一対の半導体素子２１は、たとえばＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。半導体装置Ａ１０の説明においては、一対の半導体素子２１は、ｎチャンネル型であり、かつ縦型構造のＭＯＳＦＥＴを対象とする。各半導体素子２１は、化合物半導体基板を含む。当該化合物半導体基板の組成は、炭化ケイ素（ＳｉＣ）を含む。この他、当該化合物半導体基板の組成は、窒化ガリウム（ＧａＮ）を含んでいてもよい。図１５に示すように、各半導体素子２１は、第１電極２１１、第２電極２１２および第３電極２１３を有する。
　図１５に示すように、第１電極２１１は、第１ダイパッド１１の第１主面１１１、および第２ダイパッド１２の第２主面１２１のいずれかに（ダイボンディング層２３を介し）対向して設けられている。第１電極２１１には、変換対象となる電力に対応する電圧が印加される。第１電極２１１は、ドレイン電極に相当する。
　図１５に示すように、第２電極２１２は、厚さ方向ｚにおいて第１電極２１１とは反対側に設けられている。すなわち、第２電極２１２は、第１ダイパッド１１の第１主面１１１と同じ方向を向く側に設けられている。第２電極２１２には、一対の半導体素子２１のいずれかにより変換された電力に対応する電流が流れる。第２電極２１２は、ソース電極に相当する。第２電極２１２は、複数の金属めっき層を含む。第２電極２１２は、ニッケル（Ｎｉ）めっき層と、当該ニッケルめっき層上に積層された金（Ａｕ）めっき層を含む。この他、第２電極２１２は、ニッケルめっき層と、当該ニッケルめっき層上に積層されたパラジウム（Ｐｄ）めっき層と、当該パラジウムめっき層上に積層された金めっき層を含む場合でもよい。
　図１４および図１５に示すように、第３電極２１３は、厚さ方向ｚにおいて第２電極２１２と同じ側に設けられ、かつ第２電極２１２から離れて位置する。第３電極２１３には、一対の半導体素子２１のいずれかが駆動するためのゲート電圧が印加される。第３電極２１３は、ゲート電極に相当する。各半導体素子２１においては、第１電極２１１に印加された電圧に対応する電流を、ゲート電圧に基づき変換する。厚さ方向ｚに沿って視て、第３電極２１３の面積は、第２電極２１２の面積よりも小である。
　一対の保護素子２２は、図３および図８に示すように、第１ダイオード２２Ａおよび第２ダイオード２２Ｂを含む。第１ダイオード２２Ａは、第１ダイパッド１１の第１主面１１１に接合されている。第２ダイオード２２Ｂは、第２ダイパッド１２の第２主面１２１に接合されている。各保護素子２２は、たとえばショットキーバリアダイオードである。第１ダイオード２２Ａは、第１スイッチング素子２１Ａに対して並列接続されている。第２ダイオード２２Ｂは、第２スイッチング素子２１Ｂに対して並列接続されている。各保護素子２２は、いわゆる還流ダイオードである。すなわち、各半導体素子２１に逆バイアスが印加された場合、電流は当該半導体素子２１ではなく、それに対して並列接続された保護素子２２に流れる。図１８に示すように、各保護素子２２は、上面電極２２１および下面電極２２２を有する。
　図１８に示すように、上面電極２２１は、厚さ方向ｚにおいて第１ダイパッド１１の第１主面１１１が向く側に設けられている。各保護素子２２において、上面電極２２１は、当該保護素子２２に対して並列接続されている半導体素子２１の第２電極２１２に導通している。上面電極２２１は、アノード電極に相当する。
　図１８に示すように、下面電極２２２は、厚さ方向ｚにおいて上面電極２２１とは反対側に設けられている。各保護素子２２において、下面電極２２２は、当該保護素子２２に対して並列接続されている半導体素子２１の第１電極２１１に導通している。下面電極２２２は、カソード電極に相当する。
　ダイボンディング層２３は、図３、図１５および図１８に示すように、第１ダイパッド１１の第１主面１１１、および第２ダイパッド１２の第２主面１２１と、一対の半導体素子２１の第１電極２１１、および一対の保護素子２２の下面電極２２２との間に位置する部分を含む。ダイボンディング層２３は、導電性を有する材料からなる。ダイボンディング層２３は、たとえば鉛フリーハンダである。その他、ダイボンディング層２３は、鉛ハンダでもよい。ダイボンディング層２３は、第１スイッチング素子２１Ａの第１電極２１１、および第１ダイオード２２Ａの下面電極２２２と、第１主面１１１とを電気的に接合する。これにより、第１スイッチング素子２１Ａの第１電極２１１、および第１ダイオード２２Ａの下面電極２２２は、第１ダイパッド１１に導通する。ダイボンディング層２３は、第２スイッチング素子２１Ｂの第１電極２１１、および第２ダイオード２２Ｂの下面電極２２２と、第２主面１２１とを電気的に接合する。これにより、第２スイッチング素子２１Ｂの第１電極２１１、および第２ダイオード２２Ｂの下面電極２２２は、第２ダイパッド１２に導通する。
　第１入力端子１３は、図３に示すように、第１方向ｘに沿って延びる部分を含むとともに、第１ダイパッド１１につながっている。このため、第１入力端子１３は、第１ダイパッド１１に導通している。第１入力端子１３は、電力変換対象となる直流の電源電圧が印加されるＰ端子（正極）である。第１入力端子１３は、被覆部１３Ａおよび露出部１３Ｂを有する。図９に示すように、被覆部１３Ａは、第１ダイパッド１１につながり、かつ封止樹脂５０に覆われている。第２方向ｙに沿って視て、被覆部１３Ａは、屈曲している。図２～図５に示すように、露出部１３Ｂは、被覆部１３Ａにつながり、かつ封止樹脂５０から露出している。露出部１３Ｂは、第１方向ｘにおいて第１ダイパッド１１から遠ざかる側に延びている。露出部１３Ｂの表面には、たとえば錫めっきが施されている。
　出力端子１４は、図３に示すように、第１方向ｘに沿って延びる部分を含むとともに、第２ダイパッド１２につながっている。このため、出力端子１４は、第２ダイパッド１２に導通している。出力端子１４から、各半導体素子２１により変換された交流電力が出力される。出力端子１４は、被覆部１４Ａおよび露出部１４Ｂを有する。被覆部１４Ａは、第２ダイパッド１２につながり、かつ封止樹脂５０に覆われている（図１１参照）。第２方向ｙに沿って視て、被覆部１４Ａは、第１入力端子１３の被覆部１３Ａと同様に屈曲している。図２～図５に示すように、露出部１４Ｂは、被覆部１４Ａにつながり、かつ封止樹脂５０から露出している。露出部１４Ｂは、第１方向ｘにおいて第２ダイパッド１２から遠ざかる側に延びている。露出部１４Ｂの表面には、たとえば錫めっきが施されている。
　第２入力端子１５は、図３に示すように、第１方向ｘにおいて第１ダイパッド１１および第２ダイパッド１２の双方から離れて位置し、かつ第２方向ｙにおいて第１入力端子１３と出力端子１４との間に位置する。第２入力端子１５は、第１方向ｘに沿って延びている。第２入力端子１５は、第２スイッチング素子２１Ｂの第２電極２１２と、第２ダイオード２２Ｂの上面電極２２１とに導通している。第２入力端子１５は、電源電圧（電力変換対象となる直流に対応する）が印加されるＮ端子（負極）である。第２入力端子１５は、被覆部１５Ａおよび露出部１５Ｂを有する。図１０に示すように、被覆部１５Ａは、封止樹脂５０に覆われている。図２～図５に示すように、露出部１５Ｂは、被覆部１５Ａにつながり、かつ封止樹脂５０から露出している。露出部１５Ｂは、第１方向ｘにおいて第１ダイパッド１１および第２ダイパッド１２の双方から遠ざかる側に延びている。露出部１５Ｂの表面には、たとえば錫めっきが施されている。
　第１ゲート端子１６１は、図３に示すように、第１方向ｘにおいて第１ダイパッド１１から離れて位置し、かつ第２方向ｙの一方端に位置する。第２ゲート端子１６２は、図３に示すように、第１方向ｘにおいて第２ダイパッド１２から離れて位置し、かつ第２方向ｙの他方端に位置する。第１ゲート端子１６１は、第１スイッチング素子２１Ａの第３電極２１３に導通している。第１ゲート端子１６１には、第１スイッチング素子２１Ａが駆動するためのゲート電圧が印加される。第２ゲート端子１６２は、第２スイッチング素子２１Ｂの第３電極２１３に導通している。第２ゲート端子１６２には、第２スイッチング素子２１Ｂが駆動するためのゲート電圧が印加される。
　図３に示すように、第１ゲート端子１６１は、被覆部１６１Ａおよび露出部１６１Ｂを有する。図１１に示すように、被覆部１６１Ａは、封止樹脂５０に覆われている。図２～図５に示すように、露出部１６１Ｂは、被覆部１６１Ａにつながり、かつ封止樹脂５０から露出している。露出部１６１Ｂは、第１方向ｘにおいて第１ダイパッド１１から遠ざかる側に延びている。露出部１６１Ｂの表面には、たとえば錫めっきが施されている。
　図３に示すように、第２ゲート端子１６２は、被覆部１６２Ａおよび露出部１６２Ｂを有する。図１１に示すように、被覆部１６２Ａは、封止樹脂５０に覆われている。図２～図５に示すように、露出部１６２Ｂは、被覆部１６２Ａにつながり、かつ封止樹脂５０から露出している。露出部１６２Ｂは、第１方向ｘにおいて第２ダイパッド１２から遠ざかる側に延びている。露出部１６２Ｂの表面には、たとえば錫めっきが施されている。
　第１検出端子１７１は、図３に示すように、第１方向ｘにおいて第１ダイパッド１１から離れて位置し、かつ第２方向ｙにおいて第１入力端子１３と第１ゲート端子１６１との間に位置する。第２検出端子１７２は、図３に示すように、第１方向ｘにおいて第２ダイパッド１２から離れて位置し、かつ第２方向ｙにおいて出力端子１４と第２ゲート端子１６２との間に位置する。第１検出端子１７１は、第１スイッチング素子２１Ａの第２電極２１２に導通している。第１検出端子１７１には、第１スイッチング素子２１Ａの第２電極２１２に流れる電流に対応した電圧が印加される。第２検出端子１７２は、第２スイッチング素子２１Ｂの第２電極２１２に導通している。第２検出端子１７２には、第２スイッチング素子２１Ｂの第２電極２１２に流れる電流に対応した電圧が印加される。
　図３に示すように、第１検出端子１７１は、被覆部１７１Ａおよび露出部１７１Ｂを有する。図１１に示すように、被覆部１７１Ａは、封止樹脂５０に覆われている。図２～図５に示すように、露出部１７１Ｂは、被覆部１７１Ａにつながり、かつ封止樹脂５０から露出している。露出部１７１Ｂは、第１方向ｘにおいて第１ダイパッド１１から遠ざかる側に延びている。露出部１７１Ｂの表面には、たとえば錫めっきが施されている。
　図３に示すように、第２検出端子１７２は、被覆部１７２Ａおよび露出部１７２Ｂを有する。図１１に示すように、被覆部１７２Ａは、封止樹脂５０に覆われている。図２～図５に示すように、露出部１７２Ｂは、被覆部１７２Ａにつながり、かつ封止樹脂５０から露出している。露出部１７２Ｂは、第１方向ｘにおいて第２ダイパッド１２から遠ざかる側に延びている。露出部１７２Ｂの表面には、たとえば錫めっきが施されている。
　図５に示すように、半導体装置Ａ１０において、第１入力端子１３の露出部１３Ｂ、出力端子１４の露出部１４Ｂ、および第２入力端子１５の露出部１５Ｂの各々の高さｈは等しい。また、これら露出部の厚さも互いに等しい。このため、第２方向ｙに沿って視て、第２入力端子１５の少なくとも一部（露出部１５Ｂ）が、第１入力端子１３および出力端子１４の各々に重なっている（図６参照）。
　第１導電部材３０Ａは、図３に示すように、第１スイッチング素子２１Ａの第２電極２１２と、第１ダイオード２２Ａの上面電極２２１と、第２ダイパッド１２の第２主面１２１とに電気的に接合されている。これにより、第１スイッチング素子２１Ａの第２電極２１２と、第１ダイオード２２Ａの上面電極２２１とは、これらが相互に導通された状態で第２ダイパッド１２に導通している。第２導電部材３０Ｂは、図３に示すように、第２スイッチング素子２１Ｂの第２電極２１２と、第２ダイオード２２Ｂの上面電極２２１と、第２入力端子１５の被覆部１５Ａとに接合されている。これにより、第２スイッチング素子２１Ｂの第２電極２１２と、第２ダイオード２２Ｂの上面電極２２１とは、これらが相互に導通された状態で第２入力端子１５に導通している。
　第１導電部材３０Ａおよび第２導電部材３０Ｂの各々の組成は、銅を含む。半導体装置Ａ１０においては、第１導電部材３０Ａおよび第２導電部材３０Ｂの各々は、金属クリップである。図１２および図１３に示すように、第１導電部材３０Ａおよび第２導電部材３０Ｂの各々は、本体部３１、第１接合部３２、第１連結部３３、先端部３４、第２接合部３５、第２連結部３６、第３接合部３７および先端部３８を有する。
　図１２および図１３に示すように、本体部３１は、第１導電部材３０Ａおよび第２導電部材３０Ｂの各々の主要部をなしている。図７、図８および図１０に示すように、本体部３１は、第１ダイパッド１１の第１主面１１１、および第２ダイパッド１２の第２主面１２１に対して平行である。第２導電部材３０Ｂの本体部３１は、第１導電部材３０Ａの本体部３１よりも第１主面１１１および第２主面１２１の双方から離れて位置するとともに、第１導電部材３０Ａの第２接合部３５を跨いでいる。
　図３および図７に示すように、第１接合部３２は、一対の半導体素子２１のいずれかの第２電極２１２に電気的に接合されている。第１導電部材３０Ａの第１接合部３２は、第１スイッチング素子２１Ａの第２電極２１２に電気的に接合されている。第２導電部材３０Ｂの第１接合部３２は、第２スイッチング素子２１Ｂの第２電極２１２に電気的に接合されている。第１接合部３２は、一対の半導体素子２１のいずれかの第２電極２１２に対して平行である。図１５に示すように、第１接合部３２は、第１接合面３２１および第１開口３２２を有する。第１接合面３２１は、一対の半導体素子２１のいずれかの第２電極２１２に対向している。第１開口３２２は、第１接合部３２を厚さ方向ｚに貫通している。図１４に示すように、第１開口３２２は、厚さ方向ｚに沿って視て円形状である。第１開口３２２の面積（開口面積）は、０．２５ｍｍ2以上である。
　図７、図１２および図１３に示すように、第１連結部３３は、本体部３１および第１接合部３２をつないでいる。図７に示すように、面内方向（第１方向ｘ）に沿って視て、第１連結部３３は、第１接合部３２から本体部３１に向かうほど、第１ダイパッド１１の第１主面１１１、および第２ダイパッド１２の第２主面１２１のいずれかから離れる向きに傾斜している。図１５に示すように、第１連結部３３は、第１傾斜面３３１および境界３３２を有する。第１傾斜面３３１は、第１接合部３２の第１接合面３２１につながり、かつ第１接合面３２１に対して傾斜している。面内方向（第１方向ｘ）に沿って視て、第１接合面３２１に対して第１傾斜面３３１がなす傾斜角α１の大きさは、３０°以上および６０°以下である。境界３３２は、第１接合面３２１と第１傾斜面３３１との交わり線を指す。図１４に示すように、厚さ方向ｚに沿って視て、境界３３２は、一対の半導体素子２１のいずれかの周縁よりも内方に位置する。当該周縁と境界３３２との最短距離ｄ１は、０．２ｍｍ以上および０．５ｍｍ以下である。
　図７、図１２および図１３に示すように、先端部３４は、第１連結部３３から離れて位置し、かつ第１接合部３２につながっている。面内方向（第２方向ｙ）において、先端部３４は、第１接合部３２に対して第１連結部３３とは反対側に位置する。図１５に示すように、面内方向（第１方向ｘ）に沿って視て、先端部３４は、第１接合部３２から離れるほど、一対の半導体素子２１のいずれかの第２電極２１２から離れる向きに傾斜している。図１４に示すように、第１スイッチング素子２１Ａの第２電極２１２は、面内方向（第２方向ｙ）において先端部３４に対して第１接合部３２とは反対側に第１導電部材３０Ａからはみ出した拡張領域２１２Ａを含む。図示は省略するが、第２スイッチング素子２１Ｂの第２電極２１２も、第２導電部材３０Ｂから同様にはみ出した拡張領域２１２Ａを含む。厚さ方向ｚに沿って視て、拡張領域２１２Ａの最小寸法ｄ２（半導体装置Ａ１０では第２方向ｙにおける寸法）は、０．１ｍｍ以上および０．２ｍｍ以下である。
　図１５に示すように、先端部３４は、反り面３４１を有する。反り面３４１は、第１接合部３２の第１接合面３２１につながり、かつ第１接合面３２１に対して傾斜している。面内方向（第１方向ｘ）に沿って視て、反り面３４１は、第１接合面３２１に対して傾斜角α２をなしている。
　厚さ方向ｚに沿って視て、一対の半導体素子２１のいずれかの第２電極２１２の面積に対する、第１接合部３２と先端部３４との合計面積（ただし、第１開口３２２の開口面積を除く。）の割合は、５０％以上および９０％以下である。
　図３、図１０および図１１に示すように、第２接合部３５は、第２ダイパッド１２の第２主面１２１、および第２入力端子１５の被覆部１５Ａのいずれかに電気的に接合されている。第１導電部材３０Ａの第２接合部３５は、第２主面１２１に電気的に接合され、かつ第２主面１２１に対して平行である。半導体装置Ａ１０においては、第１導電部材３０Ａの第２接合部３５は、第１方向ｘにおいて互いに離れて位置する２つの領域を含む。第２導電部材３０Ｂの第２接合部３５は、被覆部１５Ａに電気的に接合され、かつ被覆部１５Ａに対して平行である。図１６に示すように、第２接合部３５は、第２接合面３５１および第２開口３５２を有する。第２接合面３５１は、第２主面１２１および被覆部１５Ａのいずれかに対向している。第２開口３５２は、第２接合部３５を厚さ方向ｚに貫通している。図１２および図１３に示すように、第２開口３５２は、厚さ方向ｚに沿って視て円形状である。第２開口３５２の開口面積は、０．２５ｍｍ2以上である。
　図７、図８、図１０、図１２および図１３に示すように、第２連結部３６は、本体部３１および第２接合部３５をつないでいる。第１導電部材３０Ａの第２連結部３６は、面内方向（第１方向ｘ）に沿って視て、第２接合部３５から本体部３１に向かうほど、第２ダイパッド１２の第２主面１２１から離れる向きに傾斜している。第２導電部材３０Ｂの第２連結部３６は、面内方向（第２方向ｙ）に沿って視て、第２接合部３５から本体部３１に向かうほど、第２入力端子１５の被覆部１５Ａから離れる向きに傾斜している。図１６に示すように、第２連結部３６は、第２傾斜面３６１を有する。第２傾斜面３６１は、第２接合部３５の第２接合面３５１につながり、かつ第２接合面３５１に対して傾斜している。
　図３および図８に示すように、第３接合部３７は、一対の保護素子２２のいずれかの上面電極２２１に電気的に接合されている。第１導電部材３０Ａの第３接合部３７は、第１ダイオード２２Ａの上面電極２２１に電気的に接合されている。第２導電部材３０Ｂの第３接合部３７は、第２ダイオード２２Ｂの上面電極２２１に電気的に接合されている。第３接合部３７は、一対の保護素子２２のいずれかの上面電極２２１に対して平行である。図１２および図１３に示すように、第３接合部３７は、第１連結部３３につながっている。図１８に示すように、第３接合部３７は、第３接合面３７１および第３開口３７２を有する。第３接合面３７１は、一対の保護素子２２のいずれかの上面電極２２１に対向している。第３接合面３７１は、第１連結部３３の第１傾斜面３３１につながっている。これにより、面内方向（第１方向ｘ）に沿って視て、第１傾斜面３３１は、第３接合面３７１に対して傾斜角α１をなしている。第３開口３７２は、第３接合部３７を厚さ方向ｚに貫通している。図１７に示すように、第３開口３７２は、厚さ方向ｚに沿って視て円形状である。第３開口３７２の開口面積は、０．２５ｍｍ2以上である。
　図７、図１２および図１３に示すように、先端部３８は、第１連結部３３から離れて位置し、かつ第３接合部３７につながっている。面内方向（第２方向ｙ）において、先端部３８は、第３接合部３７に対して第１連結部３３とは反対側に位置する。図１８に示すように、面内方向（第１方向ｘ）に沿って視て、先端部３８は、第３接合部３７から離れるほど、一対の保護素子２２のいずれかの上面電極２２１から離れる向きに傾斜している。図１７に示すように、第１ダイオード２２Ａの上面電極２２１は、面内方向（第２方向ｙ）において先端部３８に対して第３接合部３７とは反対側に第１導電部材３０Ａからはみ出した拡張領域２２１Ａを含む。図示は省略するが、第２ダイオード２２Ｂの上面電極２２１も、第２導電部材３０Ｂから同様にはみ出した拡張領域２２１Ａを含む。
　図１８に示すように、先端部３８は、反り面３８１を有する。反り面３８１は、第３接合部３７の第３接合面３７１につながり、かつ第３接合面３７１に対して傾斜している。面内方向（第１方向ｘ）に沿って視て、反り面３８１は、第３接合面３７１に対して傾斜角α３をなしている。
　第１接合層２４は、図７および図１５に示すように、一対の半導体素子２１の各々の第２電極２１２と、第１導電部材３０Ａおよび第２導電部材３０Ｂのいずれかの第１接合部３２との間に位置する部分を含む。第１接合層２４は、導電性を有する。第１接合層２４は、たとえば鉛フリーハンダである。その他、第１接合層２４は、鉛ハンダでもよい。第１接合層２４は、第１導電部材３０Ａおよび第２導電部材３０Ｂの各々と、一対の半導体素子２１のいずれかの第２電極２１２とを電気的に接合する。したがって、第１導電部材３０Ａの第１接合部３２は、第１接合層２４により第１スイッチング素子２１Ａの第２電極２１２に電気的に接合されている。第２導電部材３０Ｂの第１接合部３２は、第１接合層２４により第２スイッチング素子２１Ｂの第２電極２１２に電気的に接合されている。
　図１５に示すように、第１接合層２４は、第１導電部材３０Ａおよび第２導電部材３０Ｂの各々の第１接合部３２の第１接合面３２１に接している。さらに第１接合層２４は、第１接合部３２の第１開口３２２を規定する第１接合部３２の内周面にも接している。このため、第１接合層２４は、第１開口３２２に貫入した部分を含む。第１接合部３２の厚さｔは、０．１ｍｍ以上、かつ第１接合層２４の最大厚さＴmaxの２倍以下である。ここで、第１接合層２４の最大厚さＴmaxは、第１開口３２２に貫入した第１接合層２４の部分を含まない。第１接合層２４の最大厚さＴmaxは、一対の半導体素子２１の各々の厚さよりも大である。
　図１５に示すように、面内方向（第１方向ｘ）に沿って視て、第１接合層２４には、第１スイッチング素子２１Ａの第２電極２１２から第１導電部材３０Ａに至るとともに、当該第２電極２１２に対して傾斜したフィレット２４１が形成されている。図示は省略するが、フィレット２４１は、第２スイッチング素子２１Ｂの第２電極２１２と、第２導電部材３０Ｂの第１接合部３２との間に位置する部分を含む第１接合層２４にも形成されている。ここでの説明は、第１スイッチング素子２１Ａの第２電極２１２と、第１導電部材３０Ａの第１接合部３２との間に位置する部分を含む第１接合層２４に形成されたフィレット２４１を対象とする。図１５に示すように、フィレット２４１は、第１スイッチング素子２１Ａの第２電極２１２に接する第１端縁２４１Ａと、第１導電部材３０Ａに接する第２端縁２４１Ｂを有する。図１４に示すように、厚さ方向ｚに沿って視て、第１端縁２４１Ａは、第２端縁２４１Ｂよりも外方に位置する。さらに、厚さ方向に沿って視て、第１端縁２４１Ａは、第２端縁２４１Ｂよりも第１スイッチング素子２１Ａの外縁（図１４では右側の縁）に近い側に位置する。半導体装置Ａ１０においては、第２端縁２４１Ｂは、先端部３４の反り面３４１に接している。面内方向（第１方向ｘ）に沿って視て、第１スイッチング素子２１Ａの第２電極２１２に対してフィレット２４１がなす傾斜角β１は、第１接合部３２の第１接合面３２１に対して反り面３４１がなす傾斜角α２よりも小である。
　第２接合層２５は、図８および図１６に示すように、第２ダイパッド１２の第２主面１２１と、第１導電部材３０Ａの第２接合部３５との間に位置する部分を含み、かつ当該第２接合部３５の第２接合面３５１に接している。第２接合層２５は、導電性を有する。第２接合層２５は、たとえば鉛フリーハンダである。その他、第２接合層２５は、鉛ハンダでもよい。第２接合層２５は、第１導電部材３０Ａと、第２主面１２１とを電気的に接合する。したがって、第１導電部材３０Ａの第２接合部３５は、第２接合層２５により第２主面１２１に電気的に接合されている。さらに第２接合層２５は、図１０および図１１に示すように、第２入力端子１５の被覆部１５Ａと、第２導電部材３０Ｂの第２接合部３５との間に位置する部分を含み、かつ当該第２接合部３５に接している。第２接合層２５は、第２導電部材３０Ｂと、被覆部１５Ａとを電気的に接合する。したがって、第２導電部材３０Ｂの第２接合部３５は、第２接合層２５により被覆部１５Ａに電気的に接合されている。図１６に示すように、第２接合層２５は、第２接合部３５の第２開口３５２を規定する第２接合部３５の内周面にも接している。このため、第２接合層２５は、第２開口３５２に貫入した部分を含む。
　第３接合層２６は、図８および図１８に示すように、一対の保護素子２２の各々の上面電極２２１と、第１導電部材３０Ａおよび第２導電部材３０Ｂのいずれかの第３接合部３７との間に位置する部分を含む。第３接合層２６は、導電性を有する。第３接合層２６は、たとえば鉛フリーハンダである。その他、第３接合層２６は、鉛ハンダでもよい。第３接合層２６は、第１導電部材３０Ａおよび第２導電部材３０Ｂの各々と、一対の保護素子２２のいずれかの上面電極２２１とを電気的に接合する。したがって、第１導電部材３０Ａの第３接合部３７は、第３接合層２６により第１ダイオード２２Ａの上面電極２２１に電気的に接合されている。第２導電部材３０Ｂの第３接合部３７は、第３接合層２６により第２ダイオード２２Ｂの上面電極２２１に電気的に接合されている。
　図１８に示すように、第３接合層２６は、第１導電部材３０Ａおよび第２導電部材３０Ｂの各々の第３接合部３７の第３接合面３７１に接している。さらに第３接合層２６は、第３接合部３７の第３開口３７２を規定する第３接合部３７の内周面にも接している。このため、第３接合層２６は、第３開口３７２に貫入した部分を含む。
　図１８に示すように、面内方向（第１方向ｘ）に沿って視て、第３接合層２６には、第１ダイオード２２Ａの上面電極２２１から第１導電部材３０Ａに至るとともに、当該上面電極２２１に対して傾斜したフィレット２６１が形成されている。図示は省略するが、フィレット２６１は、第２ダイオード２２Ｂの上面電極２２１と、第２導電部材３０Ｂの第３接合部３７との間に位置する部分を含む第３接合層２６にも形成されている。ここでの説明は、第１ダイオード２２Ａの上面電極２２１と、第１導電部材３０Ａの第３接合部３７との間に位置する部分を含む第３接合層２６に形成されたフィレット２６１を対象とする。図１８に示すように、フィレット２６１は、第１ダイオード２２Ａの上面電極２２１に接する第１端縁２６１Ａと、第１導電部材３０Ａに接する第２端縁２６１Ｂを有する。図１７に示すように、厚さ方向ｚに沿って視て、第１端縁２６１Ａは、第２端縁２６１Ｂよりも外方に位置する。半導体装置Ａ１０においては、第２端縁２６１Ｂは、先端部３８の反り面３８１に接している。面内方向（第１方向ｘ）に沿って視て、第１ダイオード２２Ａの上面電極２２１に対してフィレット２６１がなす傾斜角β２は、第３接合部３７の第３接合面３７１に対して反り面３８１がなす傾斜角α３よりも小である。
　図３に示すように、一対のゲートワイヤ４１は、第１のゲートワイヤ４１（たとえば右側のゲートワイヤ４１）および第２のゲートワイヤ４１（たとえば左側のゲートワイヤ４１）を含む。第１のゲートワイヤ４１は、一対の半導体素子２１のうちの一方の第３電極２１３（図１４参照）と、第１ゲート端子１６１の被覆部１６１Ａとに電気的に接合されている。第２のゲートワイヤ４１は、一対の半導体素子２１のうちの他方の第３電極２１３と、第２ゲート端子１６２の被覆部１６２Ａとに電気的に接合されている。これにより、第１ゲート端子１６１は、第１スイッチング素子２１Ａの第３電極２１３に導通しており、第２ゲート端子１６２は、第２スイッチング素子２１Ｂの第３電極２１３に導通している。各ゲートワイヤ４１の組成は、金を含むが、本開示はこれに限定されない。たとえば、各ゲートワイヤ４１の組成は、銅を含んでいてもよいし、アルミニウム（Ａｌ）を含んでいてもよい。
　図３に示すように、一対の検出ワイヤ４２は、第１の検出ワイヤ４２（たとえば右側の検出ワイヤ４２）および第２の検出ワイヤ４２（たとえば左側の検出ワイヤ４２）を含む。第１の検出ワイヤ４２は、一対の半導体素子２１のうちの一方の第２電極２１２（図１４参照）と、第１検出端子１７１の被覆部１７１Ａとに電気的に接合されている。第２の検出ワイヤ４２は、一対の半導体素子２１のうちの他方の第２電極２１２と、第２検出端子１７２の被覆部１７２Ａとに電気的に接合されている。これにより、第１検出端子１７１は、第１スイッチング素子２１Ａの第２電極２１２に導通しており、第２検出端子１７２は、第２スイッチング素子２１Ｂの第２電極２１２に導通している。各検出ワイヤ４２の組成は、金を含むが、本開示はこれに限定されない。たとえば、各検出ワイヤ４２の組成は、銅を含んでいてもよいし、アルミニウムを含んでいてもよい。
　封止樹脂５０は、図３、および図７～図１０に示すように、各半導体素子２１、各保護素子２２、第１導電部材３０Ａおよび第２導電部材３０Ｂを覆っている。また、封止樹脂５０は、第１ダイパッド１１の一部および第２ダイパッド１２の一部を覆っている。封止樹脂５０は、電気絶縁性を有する。封止樹脂５０は、たとえば黒色のエポキシ樹脂を含む材料からなる。封止樹脂５０は、頂面５１、底面５２、一対の第１側面５３、一対の第２側面５４、複数の凹部５５、および溝部５６を有する。
　図７～図１０に示すように、頂面５１は、厚さ方向ｚにおいて第１ダイパッド１１の第１主面１１１と同じ側を向く。図７～図１０に示すように、底面５２は、厚さ方向ｚにおいて頂面５１とは反対側を向く。図４に示すように、底面５２において第１ダイパッド１１の第１裏面１１２、および第２ダイパッド１２の第２裏面１２２が外部に露出している。
　図２、図４および図６に示すように、一対の第１側面５３は、第１方向ｘにおいて互いに離れて位置する。各第１側面５３は、頂面５１および底面５２につながっている。図５に示すように、一方の第１側面５３から、第１入力端子１３の露出部１３Ｂ、出力端子１４の露出部１４Ｂ、および第２入力端子１５の露出部１５Ｂが露出している。さらに当該第１側面５３から、第１ゲート端子１６１の露出部１６１Ｂ、第２ゲート端子１６２の露出部１６２Ｂ、第１検出端子１７１の露出部１７１Ｂ、および第２検出端子１７２の露出部１７２Ｂが露出している。
　図２、図４および図５に示すように、一対の第２側面５４は、第２方向ｙにおいて互いに離れて位置する。各第２側面５４は、頂面５１および底面５２につながっている。
　図２、図４および図５に示すように、複数の凹部５５の各々は、第１側面５３（第１入力端子１３を含む複数の端子が突出している第１側面５３）から第１方向ｘに向けて凹むとともに、厚さ方向ｚにおいて頂面５１から底面５２に至って延びている。図示の例では、４つの凹部５５が設けられているが、本開示はこれに限定されない。４つの凹部５５のうちの第１の凹部５５（たとえば図２において一番右側の凹部５５）は、第２方向ｙにおいて、第１入力端子１３と第１検出端子１７１との間に位置している。また、第２の凹部５５は、第１入力端子１３と第２入力端子１５との間に、第３の凹部５５は、出力端子１４と第２入力端子１５との間に、および、第４の凹部５５（図２において一番左側の凹部５５）は、出力端子１４と第２検出端子１７２との間に、それぞれ位置している。このように複数の凹部５５を設けることで、所望の２つの端子間における封止樹脂５０の沿面距離（封止樹脂５０の表面に沿って測定した距離）を長くすることができる。たとえば、複数の凹部５５により、第１入力端子１３、出力端子１４、第２入力端子１５、第１検出端子１７１および第２検出端子１７２のうちの２つの端子間における封止樹脂５０の沿面距離を、これら凹部を設けない場合よりも長くすることができる。同様に、第１ゲート端子１６１および第２ゲート端子１６２のいずれかの端子と、第１入力端子１３、出力端子１４および第２入力端子１５のいずれかの端子との間における封止樹脂５０の沿面距離を相対的に長くすることができる。このことは、半導体装置Ａ１０の絶縁耐圧の向上を図る上で好適である。
　図４、図６、および図９～図１１に示すように、溝部５６は、底面５２から厚さ方向ｚに凹むとともに、第２方向ｙに沿って長く延びている。溝部５６は、第２方向ｙに離間する２つの端部を有しており、各端部は、一対の第２側面５４のうちの対応する一の第２側面５４につながっている。溝部５６により、第１ダイパッド１１と上記７つの端子（第１入力端子１３、出力端子１４、第２入力端子１５、第１ゲート端子１６１、第２ゲート端子１６２、第１検出端子１７１および第２検出端子１７２）のうちの一の端子との間の封止樹脂５０の沿面距離を長くすることができる。同様に、溝部５６により、第２ダイパッド１２と上記７つの端子のうちの一の端子との間の封止樹脂５０の沿面距離を長くすることができる。このことは、半導体装置Ａ１０の絶縁耐圧の向上を図る上で好適である。
　次に、半導体装置Ａ１０の作用効果について説明する。
　半導体装置Ａ１０は、本体部３１、第１接合部３２、第１連結部３３および先端部３４を有する導電部材（第１導電部材３０Ａ）と、当該導電部材と、半導体素子２１（第１スイッチング素子２１Ａ）の電極（第２電極２１２）とを電気的に接合する第１接合層２４と、を備える。面内方向（半導体装置Ａ１０では第１方向ｘ）に沿って視て、先端部３４は、第１接合部３２から離れるほど、半導体素子２１の電極から遠ざかる向きに傾斜している。さらに、厚さ方向ｚに沿って視て、半導体素子２１の電極は、面内方向（半導体装置Ａ１０では第２方向ｙ）において先端部３４に対して第１接合部３２とは反対側に先端部３４からはみ出した拡張領域２１２Ａを含む。この構成をとることにより、図１５に示すように、第１接合層２４が先端部３４の反り面３４１に這い上がるため、第１接合層２４には比較的体積が大であるフィレット２４１が形成される。面内方向（半導体装置Ａ１０では第１方向ｘ）に沿って視て、半導体素子２１の電極に対してフィレット２４１がなす傾斜角β１は、比較的小なものとなる。このようなフィレット２４１が形成されることにより、半導体素子２１の電極と、第１接合層２４との界面に作用する熱応力集中を低減することができる。したがって、半導体装置Ａ１０によれば、より大きな電流に対応しつつ、半導体素子２１に作用する熱応力を緩和することが可能となる。
　面内方向（半導体装置Ａ１０では第１方向ｘ）に沿って視て、半導体素子２１の電極に対してフィレット２４１がなす傾斜角β１は、第１接合部３２の第１接合面３２１に対して先端部３４の反り面３４１がなす傾斜角α２よりも小である。この関係が成立する場合、フィレット２４１の形状は、半導体素子２１の電極と、第１接合層２４との界面に作用する熱応力集中を低減することに好適なものとなる。
　面内方向（半導体装置Ａ１０では第１方向ｘ）に沿って視て、第１連結部３３は、第１接合部３２から本体部３１に向かうほど、第１ダイパッド１１の第１主面１１１から離れる向きに傾斜している。厚さ方向ｚに沿って視て、第１接合部３２の第１接合面３２１と、第１連結部３３の第１傾斜面３３１との境界３３２は、半導体素子２１の周縁よりも内方に位置する。これにより、第１接合層２４には、半導体素子２１の電極の面内方向（半導体装置Ａ１０では第２方向ｙ）の両端にフィレット２４１が形成される。したがって、半導体素子２１の電極と、第１接合層２４との界面に作用する熱応力集中を、より効果的に低減することができる。この場合において、面内方向（半導体装置Ａ１０では第１方向ｘ）に沿って視て、第１接合面３２１に対する第１傾斜面３３１がなす傾斜角α１の大きさは、３０°以上および６０°以下であることが、当該熱応力集中の緩和に適したフィレット２４１の形状となる。
　第１接合部３２の厚さｔは、第１接合層２４の最大厚さＴmaxの２倍以下である。これにより、第１接合層２４の熱耐久性を確保しつつ、第１接合層２４と第１接合部３２との界面に作用する熱応力集中を低減することができる。
　第１接合部３２は、厚さ方向ｚに貫通する第１開口３２２を有する。第１接合層２４により第１接合部３２を半導体素子２１の電極に電気的に接合する際、第１開口３２２を設けることにより、溶融した第１接合層２４に含まれる気泡を外部に放出させることができる。さらに第１接合層２４は、第１開口３２２を規定する第１接合部３２の内周面に接している。これにより、溶融した第１接合層２４には、第１接合部３２の位置を半導体素子２１の電極に対して所定な位置にするセルフアライメント効果が得られる。
　導電部材の組成は、銅を含む。これにより、アルミニウムを組成に含むワイヤと比較して、導電部材の電気抵抗を低減させることができる。このことは、半導体素子２１により大きな電流を流すことに好適である。
　第１ダイパッド１１の組成は、銅を含む。さらに、第１ダイパッド１１の厚さＴ１は、導電部材の最大厚さｔmaxよりも大である。これにより、第１ダイパッド１１の熱伝導率の向上を図りつつ、面内方向の熱伝導の効率を高めることができる。このことは、半導体装置Ａ１０の放熱性の向上に寄与する。
　図１９～図２１に基づき、本開示の第２実施形態にかかる半導体装置Ａ２０について説明する。これらの図において、先述した半導体装置Ａ１０と同一、または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図１９は、理解の便宜上、封止樹脂５０を透過している。図１９では、透過した封止樹脂５０を想像線で示している。
　半導体装置Ａ２０においては、一対の半導体素子２１の各々の第２電極２１２の構成と、第１導電部材３０Ａおよび第２導電部材３０Ｂの各々の第１接合部３２の構成とが、先述した半導体装置Ａ１０と異なる。
　図１９に示すように、各半導体素子２１の第２電極２１２は、第１方向ｘにおいて互いに離れて位置する一対の領域を含む。第１導電部材３０Ａおよび第２導電部材３０Ｂの各々の第１接合部３２は、第１方向ｘにおいて互いに離れて位置する一対の領域を含む。図２０および図２１に示すように、第１導電部材３０Ａの第１接合部３２の一対の領域は、第１接合層２４により第１スイッチング素子２１Ａの第２電極２１２の一対の領域に対して個別かつ電気的に接合されている。同様に、第２導電部材３０Ｂの第１接合部３２の一対の領域は、第１接合層２４により第２スイッチング素子２１Ｂの第２電極２１２の一対の領域に対して個別かつ電気的に接合されている。
　次に、半導体装置Ａ２０の作用効果について説明する。
　半導体装置Ａ２０は、本体部３１、第１接合部３２、第１連結部３３および先端部３４を有する導電部材（第１導電部材３０Ａ）と、当該導電部材と、半導体素子２１（第１スイッチング素子２１Ａ）の電極（第２電極２１２）とを電気的に接合する第１接合層２４と、を備える。面内方向（半導体装置Ａ１０では第１方向ｘ）に沿って視て、先端部３４は、第１接合部３２から離れるほど、半導体素子２１の電極から遠ざかる向きに傾斜している。さらに、厚さ方向ｚに沿って視て、半導体素子２１の電極は、面内方向（半導体装置Ａ１０では第２方向ｙ）において先端部３４に対して第１接合部３２とは反対側に先端部３４からはみ出した拡張領域２１２Ａを含む。したがって、半導体装置Ａ２０によっても、より大きな電流に対応しつつ、半導体素子２１に作用する熱応力を緩和することが可能となる。さらに、半導体装置Ａ２０によっても、半導体装置Ａ１０によって得られる上記以外の作用効果を得ることができる。
　本開示は、先述した実施形態に限定されるものではない。本開示の各部の具体的な構成は、種々に設計変更自在である。
　本開示によって提供される半導体装置、および半導体装置の製造方法は、以下の付記に記載されたものを含む。
　付記１．
　厚さ方向を向く第１主面を有する第１ダイパッドと、
　前記厚さ方向において前記第１主面が向く側に設けられた電極を有するとともに、前記第１主面に接合された半導体素子と、
　前記電極に電気的に接合された導電部材と、
　前記導電部材と前記電極とを電気的に接合する第１接合層と、を備え、
　前記導電部材は、本体部と、前記第１接合層により前記電極に電気的に接合された第１接合部と、前記本体部および前記第１接合部をつなぐ第１連結部と、前記第１連結部から離れて位置し、かつ前記第１接合部につながる先端部と、を有し、
　前記第１主面の面内方向に沿って視て、前記先端部は、前記第１接合部から離れるほど、前記電極から遠ざかる向きに傾斜しており、
　前記厚さ方向に沿って視て、前記電極は、前記面内方向において前記先端部に対して前記第１接合部とは反対側に前記導電部材からはみ出した拡張領域を含む、半導体装置。
　付記２．
　前記第１ダイパッドおよび前記導電部材の各々は、銅を含有する、付記１に記載の半導体装置。
　付記３．
　前記第１接合層は、錫を含有する、付記１または２に記載の半導体装置。
　付記４．
　前記面内方向に沿って視て、前記第１接合層には、前記電極から前記導電部材に至るとともに、前記電極に対して傾斜したフィレットが形成され、
　前記フィレットは、前記電極に接する第１端縁と、前記導電部材に接する第２端縁と、を有し、
　前記厚さ方向に沿って視て、前記第１端縁は、前記第２端縁よりも外方に位置する、付記３に記載の半導体装置。
　付記５．
　前記第１接合部は、前記電極に対向し、かつ前記第１接合層が接する接合面を有し、
　前記先端部は、前記接合面につながり、かつ前記接合面に対して傾斜した反り面を有し、
　前記面内方向に沿って視て、前記電極に対して前記フィレットがなす傾斜角は、前記接合面に対して前記反り面がなす傾斜角よりも小である、付記４に記載の半導体装置。
　付記６．
　前記第２端縁は、前記反り面に接している、付記５に記載の半導体装置。
　付記７．
　前記面内方向に沿って視て、前記第１連結部は、前記第１接合部から前記本体部に向かうほど、前記第１主面から離れる向きに傾斜している、付記５または６に記載の半導体装置。
　付記８．
　前記第１連結部は、前記接合面につながり、かつ前記接合面に対して傾斜した傾斜面を有し、
　前記厚さ方向に沿って視て、前記接合面と前記傾斜面との境界は、前記半導体素子の周縁よりも内方に位置する、付記７に記載の半導体装置。
　付記９．
　前記面内方向に沿って視て、前記接合面に対して前記傾斜面がなす傾斜角は、３０°以上および６０°以下である、付記８に記載の半導体装置。
　付記１０．
　前記第１接合部の厚さは、前記第１接合層の最大厚さの２倍以下である、付記３ないし９のいずれかに記載の半導体装置。
　付記１１．
　前記第１接合部は、前記厚さ方向に貫通する開口を有し、
　前記開口を規定する前記第１接合部の内周面に、前記第１接合層が接している、付記３ないし１０に記載の半導体装置。
　付記１２．
　前記第１ダイパッドの厚さは、前記導電部材の最大厚さよりも大である、付記１ないし１１のいずれかに記載の半導体装置。
　付記１３．
　前記厚さ方向において前記第１主面と同じ側を向く第２主面を有するとともに、前記第１ダイパッドに対して前記面内方向に離れて位置する第２ダイパッドと、
　前記導電部材と前記第２主面とを電気的に接合する第２接合層と、をさらに備え、
　前記導電部材は、前記第２接合層により前記第２主面に電気的に接合された第２接合部と、前記本体部および前記第２接合部をつなぐ第２連結部を有し、
　前記第２ダイパッドは、銅を含有し、
　前記第２接合層は、錫を含有する、付記１ないし１２のいずれかに記載の半導体装置。
　付記１４．
　前記面内方向に沿って視て、前記第２連結部は、前記第２接合部から前記本体部に向かうほど、前記第２主面から離れる向きに傾斜している、付記１３に記載の半導体装置。
　付記１５．
　前記第２ダイパッドの厚さは、前記導電部材の最大厚さよりも大である、付記１３または１４に記載の半導体装置。
　付記１６．
　前記第１ダイパッドおよび前記第２ダイパッドの各々の一部と、前記半導体素子および前記導電部材と、を覆う封止樹脂をさらに備え、
　前記第１ダイパッドは、前記厚さ方向において前記第１主面とは反対側を向く第１裏面を有し、
　前記第２ダイパッドは、前記厚さ方向において前記第２主面とは反対側を向く第２裏面を有し、
　前記封止樹脂から前記第１裏面および前記第２裏面が露出している、付記１３ないし１５のいずれかに記載の半導体装置。
　付記１７．
　前記半導体素子は、化合物半導体基板を含む、付記１ないし１６のいずれかに記載の半導体装置。
　付記１８．
　前記化合物半導体基板は、炭化ケイ素を含有する、付記１７に記載の半導体装置。
Ａ１０，Ａ２０：半導体装置　　　　１１：第１ダイパッド
１１１：第１主面　　　　１１２：第１裏面
１２：第２ダイパッド　　　　１２１：第２主面
１２２：第２裏面　　　　１３：第１入力端子
１３Ａ：被覆部　　　　１３Ｂ：露出部
１４：出力端子　　　　１４Ａ：被覆部
１４Ｂ：露出部　　　　１５：第２入力端子
１５Ａ：被覆部　　　　１５Ｂ：露出部
１６１：第１ゲート端子　　　　１６１Ａ：被覆部
１６１Ｂ：露出部　　　　１６２：第２ゲート端子
１６２Ａ：被覆部　　　　１６２Ｂ：露出部
１７１：第１検出端子　　　　１７１Ａ：被覆部
１７１Ｂ：露出部　　　　１７２：第２検出端子
１７２Ａ：被覆部　　　　１７２Ｂ：露出部
２１：半導体素子　　　　２１Ａ：第１スイッチング素子
２１Ｂ：第２スイッチング素子　　　　２１１：第１電極
２１２：第２電極　　　　２１２Ａ：拡張領域
２１３：第３電極　　　　２２：保護素子
２２Ａ：第１ダイオード　　　　２２Ｂ：第２ダイオード
２２１：上面電極　　　　２２１Ａ：拡張領域
２２２：下面電極　　　　２３：ダイボンディング層
２４：第１接合層　　　　２４１：フィレット
２４１Ａ：第１端縁　　　　２４１Ｂ：第２端縁
２５：第２接合層　　　　２６：第３接合層
２６１：フィレット　　　　２６１Ａ：第１端縁
２６１Ｂ：第２端縁　　　　３０Ａ：第１導電部材
３０Ｂ：第２導電部材　　　　３１：本体部
３２：第１接合部　　　　３２１：第１接合面
３２２：第１開口　　　　３３：第１連結部
３３１：第１傾斜面　　　　３３２：境界
３４：先端部　　　　３４１：反り面
３５：第２接合部　　　　３５１：第２接合面
３５２：第２開口　　　　３６：第２連結部
３６１：第２傾斜面　　　　３７：第３接合部
３７１：第３接合面　　　　３７２：第３開口
３８：先端部　　　　３８１：反り面
４１：ゲートワイヤ　　　　４２：検出ワイヤ
５０：封止樹脂　　　　５１：頂面
５２：底面　　　　５３：第１側面
５４：第２側面　　　　５５：凹部
５６：溝部　　　　ｚ：厚さ方向
ｘ：第１方向　　　　ｙ：第２方向

Claims (15)

  1. 　厚さ方向を向く第１主面を有する第１ダイパッドと、
    　前記厚さ方向において前記第１主面が向く側に設けられた電極を有するとともに、前記第１主面に接合された半導体素子と、
    　前記電極に電気的に接合された導電部材と、
    　前記導電部材と前記電極とを電気的に接合する第１接合層と、を備え、
    　前記導電部材は、本体部と、前記第１接合層により前記電極に電気的に接合された第１接合部と、前記本体部および前記第１接合部をつなぐ第１連結部と、前記第１連結部から離れて位置し、かつ前記第１接合部につながる先端部と、を有し、
    　前記第１主面の面内方向に沿って視て、前記先端部は、前記第１接合部から離れるほど、前記電極から遠ざかる向きに傾斜しており、
    　前記厚さ方向に沿って視て、前記電極は、前記面内方向において前記先端部に対して前記第１接合部とは反対側に前記導電部材からはみ出した拡張領域を含む、半導体装置。
  2. 　前記第１ダイパッドおよび前記導電部材の各々は、銅を含有する、請求項１に記載の半導体装置。
  3. 　前記第１接合層は、錫を含有する、請求項１または２に記載の半導体装置。
  4. 　前記面内方向に沿って視て、前記第１接合層には、前記電極から前記導電部材に至るとともに、前記電極に対して傾斜したフィレットが形成され、
    　前記フィレットは、前記電極に接する第１端縁と、前記導電部材に接する第２端縁と、を有し、
    　前記厚さ方向に沿って視て、前記第１端縁は、前記第２端縁よりも外方に位置する、請求項３に記載の半導体装置。
  5. 　前記第１接合部は、前記電極に対向し、かつ前記第１接合層が接する接合面を有し、
    　前記先端部は、前記接合面につながり、かつ前記接合面に対して傾斜した反り面を有し、
    　前記面内方向に沿って視て、前記電極に対して前記フィレットがなす傾斜角は、前記接合面に対して前記反り面がなす傾斜角よりも小である、請求項４に記載の半導体装置。
  6. 　前記第２端縁は、前記反り面に接している、請求項５に記載の半導体装置。
  7. 　前記面内方向に沿って視て、前記第１連結部は、前記第１接合部から前記本体部に向かうほど、前記第１主面から離れる向きに傾斜している、請求項５または６に記載の半導体装置。
  8. 　前記第１連結部は、前記接合面につながり、かつ前記接合面に対して傾斜した傾斜面を有し、
    　前記厚さ方向に沿って視て、前記接合面と前記傾斜面との境界は、前記半導体素子の周縁よりも内方に位置する、請求項７に記載の半導体装置。
  9. 　前記面内方向に沿って視て、前記接合面に対して前記傾斜面がなす傾斜角は、３０°以上および６０°以下である、請求項８に記載の半導体装置。
  10. 　前記第１接合部の厚さは、前記第１接合層の最大厚さの２倍以下である、請求項３ないし９のいずれかに記載の半導体装置。
  11. 　前記第１ダイパッドの厚さは、前記導電部材の最大厚さよりも大である、請求項１ないし１０のいずれかに記載の半導体装置。
  12. 　前記厚さ方向において前記第１主面と同じ側を向く第２主面を有するとともに、前記第１ダイパッドに対して前記面内方向に離れて位置する第２ダイパッドと、
    　前記導電部材と前記第２主面とを電気的に接合する第２接合層と、をさらに備え、
    　前記導電部材は、前記第２接合層により前記第２主面に電気的に接合された第２接合部と、前記本体部および前記第２接合部をつなぐ第２連結部を有し、
    　前記第２ダイパッドは、銅を含有し、
    　前記第２接合層は、錫を含有する、請求項１ないし１１のいずれかに記載の半導体装置。
  13. 　前記面内方向に沿って視て、前記第２連結部は、前記第２接合部から前記本体部に向かうほど、前記第２主面から離れる向きに傾斜している、請求項１２に記載の半導体装置。
  14. 　前記第２ダイパッドの厚さは、前記導電部材の最大厚さよりも大である、請求項１２または１３に記載の半導体装置。
  15. 　前記第１ダイパッドおよび前記第２ダイパッドの各々の一部と、前記半導体素子および前記導電部材と、を覆う封止樹脂をさらに備え、
    　前記第１ダイパッドは、前記厚さ方向において前記第１主面とは反対側を向く第１裏面を有し、
    　前記第２ダイパッドは、前記厚さ方向において前記第２主面とは反対側を向く第２裏面を有し、
    　前記封止樹脂から前記第１裏面および前記第２裏面が露出している、請求項１２ないし１４のいずれかに記載の半導体装置。
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