WO2021015149A1 - 薄膜トランジスタの製造方法 - Google Patents

薄膜トランジスタの製造方法 Download PDF

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sputtering
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松尾　大輔
靖典 安東
佳孝 瀬戸口
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日新電機株式会社
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Definitions

  • the present invention relates to a method for manufacturing a thin film transistor.
  • the present invention relates to a method for manufacturing a thin film transistor in which a target is sputtered using plasma to form an oxide semiconductor layer.
  • an oxide semiconductor layer in an oxygen excess state is formed by sputtering a target metal oxide with the ratio of the oxygen flow rate to the total flow rate of the sputtering gas set to 90% or more and 100% or less.
  • a method of obtaining a thin film having an oxygen-rich oxide semiconductor layer by covering the oxide semiconductor layer with a dense metal oxide is disclosed.
  • Patent Document 1 uses a high-concentration oxygen gas as the sputtering gas, the density of plasma generated near the surface of the target decreases. Therefore, there is a problem that the sputtering rate is lowered and the oxide semiconductor layer cannot be efficiently formed.
  • the present invention has been made in view of such a problem, and its main object is to provide a method for manufacturing a thin film transistor capable of efficiently forming an oxide semiconductor layer having few defects such as oxygen deficiency at an interface with another layer. Is what you do.
  • the method for manufacturing a thin film transistor of the present invention is a method for manufacturing a thin film transistor in which a gate electrode, a gate insulating layer, an oxide semiconductor layer, a source electrode and a drain electrode are laminated on a substrate, and uses plasma.
  • a high-speed film forming step including a semiconductor layer forming step of forming the oxide semiconductor layer by sputtering a target, and the semiconductor layer forming step applying a bias voltage of a predetermined value to the target to perform sputtering. It is characterized by including a low-speed film forming step in which a bias voltage having an absolute value smaller than the predetermined value is applied to the target to perform sputtering.
  • the film density of the oxide semiconductor to be filmed is lower than that in the low-speed film formation process, but more.
  • Oxide semiconductors can be formed at a high film formation rate.
  • the low-speed film formation process by applying a bias voltage having a smaller absolute value than the high-speed film formation process and performing sputtering, the film formation speed is lower than that in the high-speed film formation process, but the film density is higher.
  • An oxide semiconductor can be formed.
  • the high-speed film forming step by combining this high-speed film forming step and the low-speed film forming step in the semiconductor layer forming step, for example, in the step of growing the thickness of the oxide semiconductor layer (bulk step), the high-speed film forming step
  • the oxide semiconductor layer has a high film density and few defects at the interface with another layer by switching to a low-speed film formation process and performing sputtering. Can be efficiently formed. As a result, the defect density at the interface can be reduced, so that an excellent thin film transistor having high reliability can be manufactured.
  • the high-speed film forming step is performed after the low-speed film forming step, and then the low-speed film forming step is further performed.
  • the film density can be increased at all the interfaces formed by the oxide semiconductor layer with the other layer, so that a thin film transistor having more excellent electrical characteristics can be manufactured.
  • the sputtering time in the low-speed film forming step is preferably shorter than the sputtering time in the high-speed film forming step.
  • the high-speed film forming step and the low-speed film forming step it is preferable to perform sputtering using targets having the same composition. By doing so, it is not necessary to replace the target in the middle of the semiconductor layer forming step, so that the oxide semiconductor layer can be formed more efficiently.
  • the high-speed film forming step and the low-speed film forming step it is preferable to supply sputtering gas having the same composition to perform sputtering. By doing so, it is not necessary to replace the sputtering gas in the middle of the semiconductor layer forming step, so that the oxide semiconductor layer can be formed more efficiently.
  • the film forming rate can be increased as compared with the case where oxygen gas or the like is supplied in addition to the argon gas, and the oxide semiconductor layer can be formed more efficiently.
  • "supplying only argon gas as the sputtering gas” means that the concentration of argon gas in the supplied sputtering gas is 99.9999% or more.
  • the high-speed film forming step applies a negative bias voltage of -1 kV or more and less than ⁇ 0.4 kV to the target to perform sputtering, and the low speed film forming step is ⁇ 0.4 kV or more and 0 kV. It is preferable to apply a negative bias voltage less than or equal to the target to perform sputtering. By doing so, since the absolute value of the bias voltage applied to the target is as small as 1 kV or less, the generation of sputtered particles desorbed from oxygen can be suppressed. As a result, a film that maintains the same oxide state as the target material is formed on the substrate, and a higher quality oxide semiconductor layer having a higher film density can be formed.
  • IGZO can be mentioned as a specific embodiment of the oxide semiconductor constituting the oxide semiconductor layer.
  • a vacuum container that is evacuated and introduced with gas, a substrate holding portion that holds a substrate in the vacuum vessel, and a substrate facing the substrate in the vacuum vessel.
  • Sputtering is performed using a sputtering apparatus including a target holding portion that holds the target and a plurality of antennas that are arranged along the surface of the substrate held by the substrate holding portion and generate the plasma. Is preferable.
  • the high frequency voltage supplied to the antenna and the bias voltage applied to the target can be set independently, so that the bias voltage applied to the target independently of the plasma generation can be set.
  • the bias voltage can be set to a low voltage such that ions in the plasma are drawn into the target and sputtered independently of the generation of the plasma. Therefore, the negative bias voltage applied to the target during sputtering can be set to a small value of -1 kV or more.
  • the vertical sectional view which shows typically the structure of the thin film transistor of this embodiment.
  • the cross-sectional view which shows typically the manufacturing process of the thin film transistor of the same embodiment.
  • the cross-sectional view which shows typically the manufacturing process of the thin film transistor of the same embodiment.
  • the graph which shows the relationship between a target voltage, a film density and a film formation rate.
  • the vertical sectional view which shows typically the structure of the thin film transistor of another embodiment.
  • the thin film transistor and the manufacturing method thereof according to the embodiment of the present invention will be described below.
  • the thin film transistor 1 of the present embodiment is a so-called bottom gate type. Specifically, as shown in FIG. 1, it has a substrate 2, a gate electrode 3, a gate insulating layer 4, an oxide semiconductor layer 5 as a channel layer, a source electrode 6, and a drain electrode 7. They are arranged (formed) in this order from the substrate 2 side. Each part will be described in detail below.
  • the substrate 2 is made of a material capable of transmitting light, for example, polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyether sulfone (PES), acrylic, polyimide and other plastics (synthetic resin). It may be composed of glass or the like.
  • a gate electrode 3 is provided on the surface of the substrate 2.
  • the gate electrode 3 is made of a material having high conductivity, and may be made of one or more metals selected from, for example, Si, Al, Mo, Cr, Ta, Ti, Pt, Au, Ag and the like. Further, the conductivity of metal oxides such as Al-Nd, Ag alloy, tin oxide, zinc oxide, indium oxide, indium tin oxide (ITO), indium zinc oxide (IZO), and In-Ga-Zn-O (IGZO). It may be composed of a membrane.
  • the gate electrode 3 may be composed of a single-layer structure of these conductive films or a laminated structure of two or more layers.
  • a gate insulating layer 4 is arranged on the gate electrode 3.
  • the gate insulating layer 4 is made of a material having high insulating properties, and is selected from, for example, SiO 2 , SiN x , SiON, Al 2 O 3 , Y 2 O 3 , Ta 2 O 5 , Hf 2 and the like 1 It may be an insulating film containing one or more oxides.
  • the gate insulating layer 4 may have a single-layer structure or a laminated structure of two or more layers of these conductive films.
  • An oxide semiconductor layer 5 is arranged on the gate insulating layer 4.
  • the oxide semiconductor layer 5 is composed of an amorphous oxide semiconductor containing an oxide containing In as a main component.
  • the oxide containing In is, for example, an oxide such as In—Ga—Zn—O, In—Al—Mg—O, In—Al—Zn—O or In—Hf—Zn—O.
  • the oxide semiconductor layer 5 is formed by laminating a plurality of (three in this case) films having different film densities.
  • the oxide semiconductor layer 5 is a second oxide semiconductor film 5b that forms an interface between the first oxide semiconductor film 5a that forms an interface with the gate insulating layer 4 and the source electrode 6 and the drain electrode 7.
  • a third oxide semiconductor film 5c arranged between the first oxide semiconductor film 5a and the second oxide semiconductor film 5b.
  • the film densities of the first oxide semiconductor film 5a and the second oxide semiconductor film 5b are higher than the film densities of the third oxide semiconductor film 5c.
  • the film thickness of the third oxide semiconductor film 5c is configured to be larger than the film thickness of each of the first oxide semiconductor film 5a and the second oxide semiconductor film 5b.
  • a source electrode 6 and a drain electrode 7 are arranged on the oxide semiconductor layer 5.
  • the source electrode 6 and the drain electrode 7 are each made of a material having high conductivity so as to function as an electrode. For example, it may be made of the same material as the gate electrode 2, or it may be made of a different material.
  • the source electrode 6 and the drain electrode 7 may be composed of a single-layer structure of a metal or a conductive oxide, or may be composed of a laminated structure of two or more layers.
  • a protective film 8 for maintaining these may be arranged on the oxide semiconductor 5, the source electrode 6, and the drain electrode 7.
  • the protective film 8 may be composed of, for example, a silicon oxide film (SiO 2 ), a fluorinated silicon nitride film (SiN: F) containing fluorine in the silicon nitride film, or the like.
  • the method for manufacturing the thin film transistor 1 of the present embodiment includes a gate electrode forming step, a gate insulating layer forming step, a semiconductor layer forming step, and a source / drain electrode forming step. Hereinafter, each step will be described.
  • a substrate 2 made of, for example, quartz glass is prepared, and a gate electrode 3 is formed on the surface of the substrate 2.
  • the method for forming the gate electrode 3 is not particularly limited, and the gate electrode 3 may be formed by a known method such as a vacuum vapor deposition method or a DC sputtering method.
  • the gate insulating layer 4 is formed so as to cover the surfaces of the substrate 2 and the gate electrode 3.
  • the method for forming the gate insulating layer 4 is not particularly limited, and the gate insulating layer 4 may be formed by a known method.
  • an oxide semiconductor layer 5 as a channel layer is formed on the gate insulating layer 4.
  • the first oxide semiconductor film 5a, the third oxide semiconductor film 5c, and the second oxide semiconductor film 5b are placed on the gate insulating layer 4 by sputtering the target using plasma.
  • the oxide semiconductor layer 5 is formed by forming a film in this order.
  • a sputtering device 100 that sputters a target T using an inductively coupled plasma P as shown in FIG. 4 is used.
  • the sputtering apparatus 100 includes a vacuum vessel 20, a substrate holding portion 30 that holds the substrate 2 in the vacuum vessel 20, a target holding portion 40 that holds the target T facing the substrate 2 in the vacuum vessel 20, and a substrate holding unit.
  • a plurality of antennas 50 that are arranged along the surface of the substrate 2 held by the portion 30 and generate plasma P, and a high frequency for generating an induction coupling type plasma P in the vacuum vessel 20 are transmitted to the plurality of antennas 50.
  • a high frequency power supply 60 to be applied and a target bias power supply 11 to apply a target bias voltage to the target T are provided.
  • the high frequency voltage supplied to the antenna 50 and the bias voltage of the target T can be set independently. Therefore, the bias voltage can be set to a low voltage such that the ions in the plasma are drawn into the target and sputtered independently of the generation of the plasma P, and the negative bias voltage applied to the target T during sputtering can be set to ⁇ . It is possible to set a negative voltage of 1 kV or more (that is, an absolute value of 1 kV or less).
  • the value of the bias voltage applied to the target T can be arbitrarily changed during sputtering independently of the generation of the plasma P.
  • Sputtering is performed by arranging a target (for example, IGZO) T in the target holding portion 40 of the sputtering apparatus 100 and arranging the substrate 2 in the substrate holding portion 30.
  • a target for example, IGZO
  • a high-speed film formation step in which a negative bias voltage of a predetermined value is applied to the target T to perform sputtering and a high-speed formation step are performed.
  • a low-speed film forming step first low-speed film forming step and second low-speed film forming step
  • a negative bias voltage having an absolute value smaller than the bias voltage applied in the film step is applied to the target T and sputtering is performed.
  • an oxide semiconductor film having a relatively low film density is formed at high speed in the high-speed film forming step, and the low-speed film forming step is performed. Then, an oxide semiconductor film having a relatively high film density can be formed at a low speed.
  • the bias voltage applied to the target T is changed to perform sputtering, so that the oxide semiconductor layer 5 having an oxide semiconductor film having a high film density at the interface with another layer is made efficient.
  • a first oxide semiconductor film 5a is formed on the gate insulating layer 4 by the first low-speed film forming step.
  • the vacuum vessel 20 of the sputtering apparatus 100 is evacuated to 3 ⁇ 10 -6 Torr or less
  • the pressure inside the vacuum vessel 20 is 0.5 Pa or more while introducing the sputtering gas 90 at 50 sccm or more and 200 sccm or less. Adjust to 3.1 Pa or less.
  • high-frequency power of 1 kW or more and 10 kW or less is supplied to the plurality of antennas 50 to generate and maintain inductively coupled plasma.
  • a DC voltage pulse is applied to the target to sputter the target.
  • the voltage applied to the target T is higher than the bias voltage applied in the high-speed film forming step from the viewpoint of forming an oxide semiconductor film having a high film density at the interface with the gate insulating layer 4. It is preferable that the absolute value becomes small, and specifically, the negative voltage is ⁇ 0.4 kV or more and less than 0 V.
  • the sputtering conditions other than the bias voltage value such as the pressure in the vacuum vessel 20, the flow rate of the sputtering gas, and the amount of power supplied to the antenna may be changed as appropriate.
  • the third oxide semiconductor is placed on the first oxide semiconductor film 5a by the high-speed film formation step as shown in FIG. 2 (d).
  • a film 5c is formed.
  • the third oxide semiconductor film 5c is formed by sputtering the target T using the sputtering apparatus 100 in the same manner as in the first low-speed film forming step.
  • the bias voltage applied to the target T has a larger absolute value than the bias voltage applied in the first low-speed film formation step and the second low-speed film formation step. Specifically, it is preferable to set the negative voltage to -1 kV or more and less than -0.4 kV.
  • the sputtering conditions in the high-speed film formation step other than the bias voltage applied to the target T may be different from those in the first low-speed film formation step, but are the same as those in the first low-speed film formation step from the viewpoint of improving the film formation speed. It is preferable to have.
  • (3-2-3) Second low-speed film forming step After the high-speed film forming step, the second low-speed film forming step causes the second oxidation on the third oxide semiconductor film 5c as shown in FIG. 3 (e). A product semiconductor film 5b is formed. Specifically, the second oxide semiconductor film 5b is formed by sputtering the target T using the sputtering apparatus 100 in the same manner as in the first low-speed film forming step and the high-speed film forming step.
  • the voltage applied to the target T is applied in the high-speed film forming step from the viewpoint of forming an oxide semiconductor film having a high film density at the interface between the source electrode 6 and the drain electrode 7.
  • the absolute value is made smaller than that, and specifically, the negative voltage is set to -0.4 kV or more and less than 0 V.
  • the value of the bias voltage applied to the target T in the second low-speed film forming step may be the same as or different from the value of the bias voltage applied to the target T in the first low-speed film forming step.
  • the sputtering conditions in the second low-speed film formation step other than the bias voltage applied to the target T may be different from those in the high-speed film formation step, but are the same as those in the high-speed film formation step from the viewpoint of improving the film formation speed. Is preferable.
  • the composition of the sputtering gas supplied in the high-speed film forming step and the low-speed film forming step is the same, and the sputtering gas
  • the concentration of oxygen gas contained in the gas is more preferably 2 v Chromel% or less in terms of volume fraction, and it is further preferable that only argon gas (that is, the volume fraction is 99.999 v Cincinnatil% or more) is supplied as the sputtering gas.
  • the time for sputtering in the low-speed film forming step is shorter than the time for sputtering in the high-speed film forming step. Is preferable.
  • sputtering may be performed to such an extent that an oxide semiconductor film having a film thickness of about 10 nm or more can be formed.
  • the source electrode 6 and the drain electrode 7 are formed on the oxide semiconductor layer 5.
  • the source electrode 6 and the drain electrode 7 can be formed by, for example, a known method using RF magnetron sputtering or the like.
  • the protective film 8 is applied so as to cover the upper surfaces of the formed oxide semiconductor layer 5, the source electrode 6 and the drain electrode 7, for example, by using a plasma CVD method. May be formed. If necessary, the heat treatment may be performed in an atmosphere containing oxygen under atmospheric pressure.
  • the thin film transistor 1 of the present embodiment can be obtained.
  • sputtering is performed by a low-speed film forming step in the initial stage and the final stage of the semiconductor forming step of forming an interface with another layer, so that the gate insulating layer 4
  • a first oxide semiconductor film 5a having a high film density and few defects is formed at the interface between the two, and a second film having a high film density and few defects is formed at the interface between the source electrode 6, the drain electrode 7, and the protective film 8.
  • the oxide semiconductor film 5b can be formed.
  • sputtering is performed by a high-speed film forming step, so that the oxide semiconductor layer 5 can be grown efficiently.
  • the oxide semiconductor layer 5 having few defects such as oxygen deficiency at the interface with the other layer can be efficiently formed, and the thin film transistor 1 having high reliability can be manufactured.
  • the thin film transistor 1 of the above embodiment is a bottom gate type in which a gate electrode 3, a gate insulating layer 4, and an oxide semiconductor layer 5 are laminated in order from the substrate 2 side, but the present invention is not limited to this.
  • the thin film transistor 1 may be a top gate type in which the oxide semiconductor layer 5, the gate insulating layer 4, and the gate electrode 3 are laminated in order from the substrate 2 side. Good.
  • the manufacturing method of the above-described embodiment is not limited to the method of performing the low-speed film forming step twice with the high-speed film forming step sandwiched in the oxide semiconductor layer forming step.
  • the high-speed film forming step and the low-speed film forming step may be performed once in order.
  • the thin film transistor 1 is a bottom gate type
  • the thin film transistor 1 is a top gate type
  • the value of the bias voltage applied to the target T in the high-speed film forming step and the low-speed film forming step may or may not be constant in each step.
  • the configuration has a plurality of target holding units 40, but a configuration having one target holding unit 40 may be used. Even in this case, a configuration having a plurality of antennas 50 is desirable, but a configuration having one antenna 50 may be used.

Abstract

他層との界面における酸素欠損等の欠陥が少ない酸化物半導体層を効率よく形成できる薄膜トランジスタの製造方法を提供する。ゲート電極と、ゲート絶縁層と、酸化物半導体層と、ソース電極及びドレイン電極とが基板上に積層された薄膜トランジスタの製造方法であって、プラズマを用いてターゲットをスパッタリングすることにより前記酸化物半導体層を形成する半導体層形成工程を含み、前記半導体層形成工程が、所定の値のバイアス電圧を前記ターゲットに印加してスパッタリングを行う高速成膜工程と、前記所定の値よりも絶対値が小さいバイアス電圧を前記ターゲットに印加してスパッタリングを行う低速成膜工程と、を含む、薄膜トランジスタの製造方法である。

Description

薄膜トランジスタの製造方法
  本発明は、薄膜トランジスタの製造方法に関するものである。特に、プラズマを用いてターゲットをスパッタリングして酸化物半導体層を形成する薄膜トランジスタの製造方法に関するものである。
  近年、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系（ＩＧＺＯ）の酸化物半導体をチャネル層に用いた薄膜トランジスタの開発が活発に行われている。このような酸化物半導体層を有する薄膜トランジスタの製造工程においては、酸化物半導体層中、特に他層との界面に酸素欠損等の欠陥が多く存在すると、その電気伝導度が変化し、薄膜トランジスタの電気的特性を劣化する恐れがある。そのため酸化物半導体層中の酸素欠損等の欠陥を低減するべく、従来種々の試みが行われている。
  例えば特許文献１には、スパッタリングガスの全流量に対する酸素流量の割合を９０％以上１００％以下としてターゲットたる金属酸化物をスパッタリングすることで、酸素過剰な状態の酸化物半導体層を形成し、該酸化物半導体層を緻密な金属酸化物で覆う構成とすることで、酸素過剰な酸化物半導体層を有する薄膜トランジスタを得る方法が開示されている。
特開２０１２－１１９６７２号公報
  しかし、特許文献１に開示される方法は、スパッタリングガスとして高濃度の酸素ガスを用いているため、ターゲットの表面近傍に生成されるプラズマの密度が低下する。そのため、スパッタ率が低下して酸化物半導体層を効率よく形成することができないという問題がある。
  本発明はこのような問題に鑑みてなされたものであり、他層との界面における酸素欠損等の欠陥が少ない酸化物半導体層を効率よく形成できる薄膜トランジスタの製造方法を提供することを主たる課題とするものである。
  すなわち本発明の薄膜トランジスタの製造方法は、ゲート電極と、ゲート絶縁層と、酸化物半導体層と、ソース電極及びドレイン電極とが基板上に積層された薄膜トランジスタの製造方法であって、プラズマを用いてターゲットをスパッタリングすることにより前記酸化物半導体層を形成する半導体層形成工程を含み、前記半導体層形成工程が、所定の値のバイアス電圧を前記ターゲットに印加してスパッタリングを行う高速成膜工程と、前記所定の値よりも絶対値が小さいバイアス電圧を前記ターゲットに印加してスパッタリングを行う低速成膜工程と、を含むことを特徴とする。
  高速成膜工程において、低速成膜工程よりも絶対値が大きなバイアス電圧を印加してスパッタリングを行うことで、低速成膜工程よりも成膜される酸化物半導体の膜密度が低くなるものの、より大きな成膜速度で酸化物半導体を成膜することができる。一方低速成膜工程において、高速成膜工程よりも絶対値が小さなバイアス電圧を印加してスパッタリングを行うことで、高速成膜工程よりも成膜速度が小さくなるものの、より緻密で膜密度が高い酸化物半導体を成膜することができる。
  本発明の製造方法によれば、半導体層形成工程においてこの高速成膜工程と低速成膜工程とを組み合わせることで、例えば酸化物半導体層の厚みを成長させる段階（バルク段階）では高速成膜工程によりスパッタリングを行い、ゲート絶縁層等の他層との界面を形成する段階では低速成膜工程に切り替えてスパッタリングを行うことで、他層との界面における膜密度が高く欠陥が少ない酸化物半導体層を効率よく形成することができる。これにより、界面の欠損密度を低下させることができるため、高い信頼性を有する優れた薄膜トランジスタを製造することができる。
  前記半導体層形成工程において、前記低速成膜工程を行った後に前記高速成膜工程を行い、その後更に前記低速成膜工程を行うことが好ましい。
  このようにすれば、酸化物半導体層が他層との間で形成する全ての界面において膜密度を高くすることができるので、より電気的特性に優れた薄膜トランジスタを製造することができる。
  前記低速成膜工程におけるスパッタリング時間は、前記高速成膜工程におけるスパッタリング時間よりも短いことが好ましい。
  このようにすれば、低速成膜工程よりも成膜速度が大きい高速成膜工程を長くすることで、より効率的に酸化物半導体層を形成することができる。
  前記高速成膜工程及び前記低速成膜工程において、同一組成のターゲットを用いてスパッタリングを行うことが好ましい。
  このようにすれば、半導体層形成工程の途中でターゲットを交換する必要がないので、より効率的に酸化物半導体層を形成することができる。
  前記高速成膜工程及び前記低速成膜工程において、同一組成のスパッタリングガスを供給してスパッタリングを行うことが好ましい。
  このようにすれば、半導体層形成工程の途中でスパッタリングガスを交換する必要がないので、より効率的に酸化物半導体層を形成することができる。
  前記高速成膜工程及び前記低速成膜工程において、スパッタリングガスとしてアルゴンガスのみを供給してスパッタリングを行うことが好ましい。
  このようにすれば、アルゴンガスに加えて酸素ガス等を供給する場合に比べて成膜速度を速くすることができ、より効率的に酸化物半導体層を形成することができる。なお、“スパッタリングガスとしてアルゴンガスのみを供給する”とは、供給するスパッタリングガスにおけるアルゴンガスの濃度が９９．９９９９％以上であることを意味する。
  前記半導体層形成工程において、前記高速成膜工程は－１ｋＶ以上－０．４ｋＶ未満の負のバイアス電圧を前記ターゲットに印加してスパッタリングを行い、前記低速成膜工程は、－０．４ｋＶ以上０ｋＶ未満の負のバイアス電圧を前記ターゲットに印加してスパッタリングを行うことが好ましい。
  このようにすれば、ターゲットに印加するバイアス電圧の絶対値が１ｋＶ以下と小さいので、酸素が脱離したスパッタ粒子の生成を抑制できる。その結果、基板には、ターゲット材料と同じ酸化物状態を維持した膜が形成され、より膜密度が高いより高品質の酸化物半導体層を形成することができる。
  酸化物半導体層を構成する酸化物半導体の具体的態様として、ＩＧＺＯを挙げることができる。
  前記高速成膜工程及び前記低速成膜工程において、真空排気され且つガスが導入される真空容器と、前記真空容器内において基板を保持する基板保持部と、前記真空容器内において前記基板と対向して前記ターゲットを保持するターゲット保持部と、前記基板保持部に保持された前記基板の表面に沿って配列され、前記プラズマを発生させる複数のアンテナと、を備えるスパッタリング装置を用いてスパッタリングを行うことが好ましい。
  このようなスパッタリング装置を用いることにより、アンテナに供給する高周波電圧とターゲットに印加するバイアス電圧との設定を独立して行うことができるので、プラズマの生成とは独立してターゲットに印加するバイアス電圧の値を変更できるので、スパッタリング中に高速成膜工程と低速成膜工程とを任意に変更することができる。また、プラズマの生成とは独立して、バイアス電圧をプラズマ中のイオンをターゲットに引き込んでスパッタさせる程度の低電圧に設定することができる。そのため、スパッタリング時にターゲットに印加する負のバイアス電圧を－１ｋＶ以上の小さな値に設定することが可能になる。
  このように構成した本発明によれば、他層との界面における酸素欠損等の欠陥が少ない酸化物半導体層を効率よく形成できる薄膜トランジスタの製造方法を提供することができる。
本実施形態の薄膜トランジスタの構成を模式的に示す縦断面図。 同実施形態の薄膜トランジスタの製造工程を模式的に示す断面図。 同実施形態の薄膜トランジスタの製造工程を模式的に示す断面図。 同実施形態の薄膜トランジスタの半導体層形成工程で用いられるスパッタリング装置の構成を模式的に示す図。 同実施形態の半導体層形成工程の流れを模式的に示す図。 ターゲット電圧と膜密度及び成膜速度との関係を示すグラフ。 別の実施形態の薄膜トランジスタの構成を模式的に示す縦断面図。
  以下に、本発明の一実施形態に係る薄膜トランジスタおよびその製造方法について説明する。
＜１．薄膜トランジスタ＞
  本実施形態の薄膜トランジスタ１は所謂ボトムゲート型のものである。具体的には図１に示すように、基板２と、ゲート電極３と、ゲート絶縁層４と、チャネル層たる酸化物半導体層５と、ソース電極６及びドレイン電極７とを有しており、基板２側からこの順に配置（形成）されている。以下、各部について詳述する。
  基板２は光を透過できるような材料から構成されており、例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル、ポリイミド等のプラスチック（合成樹脂）やガラス等によって構成されてよい。
  基板２の表面にはゲート電極３が設けられている。ゲート電極３は高い導電性を有する材料から構成されており、例えばＳｉ、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ｐｔ、Ａｕ、Ａｇ等から選択される１種以上の金属から構成されてよい。また、Ａｌ－Ｎｄ、Ａｇ合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）、Ｉｎ－Ｇａ－Ｚｎ－Ｏ（ＩＧＺＯ）等の金属酸化物の導電性膜から構成されてよい。ゲート電極３は、これらの導電性膜の単層構造又は２層以上の積層構造から構成されてもよい。
  ゲート電極３の上にはゲート絶縁層４が配置されている。ゲート絶縁層４は高い絶縁性を有する材料から構成されており、例えば、ＳｉＯ２、ＳｉＮｘ、ＳｉＯＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｔａ２Ｏ５、Ｈｆ２等から選択される１つ以上の酸化物を含む絶縁膜であってよい。ゲート絶縁層４は、これらの導電性膜を単層構造又は２層以上の積層構造としたものであってよい。
  ゲート絶縁層４の上には酸化物半導体層５が配置されている。
  酸化物半導体層５は、Ｉｎを含む酸化物を主成分とする非晶質（アモルファス）の酸化物半導体から構成されている。Ｉｎを含む酸化物とは、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ、Ｉｎ－Ａｌ－Ｍｇ－Ｏ、Ｉｎ－Ａｌ－Ｚｎ－Ｏ又はＩｎ－Ｈｆ－Ｚｎ－Ｏ等の酸化物である。なお、酸化物半導体層５が非晶質の酸化物半導体であることは、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ（ＩＧＺＯ）であれば、上記したＸＲＤ（Ｘ線回折）による測定において２θ＝３１°近傍に急峻なピークが現れないことにより確認できる。
  酸化物半導体層５は、膜密度の異なる複数（ここでは３つ）の膜が積層して構成されている。具体的には酸化物半導体層５は、ゲート絶縁層４との界面を形成する第１酸化物半導体膜５ａと、ソース電極６及びドレイン電極７との界面を形成する第２酸化物半導体膜５ｂと、第１酸化物半導体膜５ａと第２酸化物半導体膜５ｂとの間に配置された第３酸化物半導体膜５ｃとを含む。第１酸化物半導体膜５ａ及び第２酸化物半導体膜５ｂの膜密度は、第３酸化物半導体５ｃの膜密度よりも高くなっている。第３酸化物半導体膜５ｃの膜厚は、第１酸化物半導体膜５ａ及び第２酸化物半導体膜５ｂのそれぞれの膜厚よりも大きくなるように構成している。
  酸化物半導体層５の上には、ソース電極６およびドレイン電極７が配置されている。ソース電極６及びドレイン電極７はそれぞれ、電極として機能するように高い導電性を有する材料から構成されている。例えばゲート電極２と同様の材料により構成されてもよく、異なる材料により構成されてもよい。ソース電極６及びドレイン電極７は、金属や導電性酸化物の単層構造から構成されてもよく、２層以上の積層構造から構成されてもよい。
  酸化物半導体５、ソース電極６およびドレイン電極７の上には、これらを保するための保護膜８が配置されていてもよい。保護膜８は、例えばシリコン酸化膜（ＳｉＯ２）、シリコン窒化膜中にフッ素を含有するフッ素化シリコン窒化膜（ＳｉＮ：Ｆ）等によって構成されてもよい。
＜２．薄膜トランジスタの製造方法＞
  次に、上述した構造の薄膜トランジスタ１の製造方法を、図２及び図３を参照して説明する。
  本実施形態の薄膜トランジスタ１の製造方法は、ゲート電極形成工程、ゲート絶縁層形成工程、半導体層形成工程、ソース・ドレイン電極形成工程を含む。以下、各工程について説明する。
（１）ゲート電極形成工程
  まず図２（ａ）に示すように、例えば石英ガラスからなる基板２を準備し、基板２の表
面にゲート電極３を形成する。ゲート電極３の形成方法は特に制限されず、例えば真空蒸着法、ＤＣスパッタリング法等の既知の方法により形成してよい。
（２）ゲート絶縁層形成工程
  次に、図２（ｂ）に示すように、基板２及びゲート電極３の表面を覆うようにゲート絶縁層４を形成する。ゲート絶縁層４の形成方法は特に限定されず、既知の方法により形成してよい。
（３）半導体層形成工程
  次に、図２（ｃ）～図３（ｅ）に示すように、ゲート絶縁層４上にチャネル層としての酸化物半導体層５を形成する。この半導体層形成工程では、プラズマを用いてターゲットをスパッタリングすることにより、前記した第１酸化物半導体膜５ａ、第３酸化物半導体膜５ｃ及び第２酸化物半導体膜５ｂを、ゲート絶縁層４上に順に成膜して、酸化物半導体層５を形成する。
（３－１）スパッタリング装置
  この半導体層形成工程では、図４に示すような、誘導結合型のプラズマＰを用いてターゲットＴをスパッタリングするスパッタリング装置１００が用いられる。スパッタリング装置１００は、真空容器２０と、真空容器２０内において基板２を保持する基板保持部３０と、真空容器２０内において基板２と対向してターゲットＴを保持するターゲット保持部４０と、基板保持部３０に保持された基板２の表面に沿って配列され、プラズマＰを発生させる複数のアンテナ５０と、真空容器２０内に誘導結合型のプラズマＰを生成するための高周波を複数のアンテナ５０に印加する高周波電源６０と、ターゲットＴにターゲットバイアス電圧を印加するターゲットバイアス電源１１とを備える。このようなスパッタリング装置１００を使用することにより、アンテナ５０に供給する高周波電圧とターゲットＴのバイアス電圧との設定を独立して行うことができる。そのため、プラズマＰの生成とは独立して、バイアス電圧をプラズマ中のイオンをターゲットに引き込んでスパッタさせる程度の低電圧に設定することができ、スパッタリング時にターゲットＴに印加する負のバイアス電圧を－１ｋＶ以上（すなわち絶対値が１ｋＶ以下）の負電圧に設定することが可能になる。さらには、プラズマＰの生成とは独立して、ターゲットＴに印加するバイアス電圧の値をスパッタリング中に任意に変更することができる。スパッタリング装置１００のターゲット保持部４０にターゲット（例えばＩＧＺＯ）Ｔを配置し、基板保持部３０に基板２を配置してスパッタリングが行われる。
（３－２）高速成膜工程及び低速成膜工程
  本実施形態の半導体層形成工程では、所定の値の負のバイアス電圧をターゲットＴに印加してスパッタリングを行う高速成膜工程と、高速成膜工程において印加するバイアス電圧よりも絶対値が小さい負のバイアス電圧をターゲットＴに印加してスパッタリングを行う低速成膜工程（第１低速成膜工程及び第２低速成膜工程）とを含んでいる。図５に示すように、ターゲットＴに印加するバイアス電圧の大きさを変更することで、高速成膜工程では相対的に膜密度が低い酸化物半導体膜を高速で成膜し、低速成膜工程では相対的に膜密度が高い酸化物半導体膜を低速で成膜することができる。これらの成膜工程を組み合わせることにより、ターゲットＴに印加するバイアス電圧を変更してスパッタリングを行うことで、他層との界面における膜密度が高い酸化物半導体膜を有する酸化物半導体層５を効率的に形成することができる。
（３－２－１）第１低速成膜工程
  まず第１低速成膜工程により、図２（ｃ）に示すように、ゲート絶縁層４上に第１酸化物半導体膜５ａを形成する。具体的には、スパッタリング装置１００の真空容器２０を３×１０－６Ｔｏｒｒ以下に真空排気した後、５０ｓｃｃｍ以上２００ｓｃｃｍ以下でスパッタリングガス９０を導入しつつ、真空容器内２０の圧力を０．５Ｐａ以上３．１Ｐａ以下に調整する。そして複数のアンテナ５０に１ｋＷ以上１０ｋＷ以下の高周波電力を供給し、誘導結合型のプラズマを生成し、これを維持する。ターゲットに直流電圧パルスを印加して、ターゲットのスパッタリングを行う。
  ここで第１低速成膜工程では、ゲート絶縁層４との界面において膜密度が高い酸化物半導体膜を形成する観点から、ターゲットＴに印加する電圧を高速成膜工程において印加するバイアス電圧よりも絶対値が小さくなるようにし、具体的には－０．４ｋＶ以上０Ｖ未満の負電圧とすることが好ましい。なお、真空容器２０内の圧力、スパッタリングガスの流量、アンテナに供給する電力量等のバイアス電圧値以外のスパッタリング条件は適宜変更されてもよい。
（３－２－２）高速成膜工程
  第１低速成膜工程の後、高速成膜工程により、図２（ｄ）に示すように第１酸化物半導体膜５ａの上に第３酸化物半導体膜５ｃを形成する。具体的には、第１低速成膜工程と同様に、スパッタリング装置１００を用いてターゲットＴのスパッタリングを行うことにより第３酸化物半導体膜５ｃを形成する。
  この高速成膜工程では、成膜速度を向上させる観点から、ターゲットＴに印加するバイアス電圧を、第１低速成膜工程及び第２低速成膜工程おいて印加するバイアス電圧よりも絶対値が大きくなるようにし、具体的には－１ｋＶ以上－０．４ｋＶ未満の負電圧とすることが好ましい。高速成膜工程における、ターゲットＴに印加するバイアス電圧以外のスパッタリング条件は、第１低速成膜工程と異なっていてもよいが、成膜速度を向上させる観点から第１低速成膜工程と同じであることが好ましい。
（３－２－３）第２低速成膜工程
  高速成膜工程の後、第２低速成膜工程により、図３（ｅ）に示すように、第３酸化物半導体膜５ｃ上に第２酸化物半導体膜５ｂを形成する。具体的には、第１低速成膜工程及び高速成膜工程と同様に、スパッタリング装置１００を用いてターゲットＴのスパッタリングを行うことにより第２酸化物半導体膜５ｂを形成する。
  この第２低速成膜工程では、ソース電極６及びドレイン電極７との界面において膜密度が高い酸化物半導体膜を形成する観点から、ターゲットＴに印加する電圧を高速成膜工程において印加するバイアス電圧よりも絶対値が小さくなるようにし、具体的には－０．４ｋＶ以上０Ｖ未満の負電圧とする。なお第２低速成膜工程においてターゲットＴに印加するバイアス電圧の値は、第１低速成膜工程においてターゲットＴに印加するバイアス電圧の値と同じでもよく、異なっていてもよい。第２低速成膜工程における、ターゲットＴに印加するバイアス電圧以外のスパッタリング条件は、高速成膜工程と異なっていてもよいが、成膜速度を向上させる観点から高速成膜工程と同じであることが好ましい。
（３－３）スパッタリングガス
  酸化物半導体層５を効率よく形成する観点から、本実施形態では高速成膜工程及び低速成膜工程において供給するスパッタリングガスの組成が同一であることが好ましく、スパッタリングガスに含まれる酸素ガス濃度は体積分率で２ｖоｌ％以下であることがより好ましく、スパッタリングガスとしてアルゴンガスのみ（すなわち、体積分率が９９．９９９ｖоｌ％以上）が供給されることが更に好ましい。
（３－４）スパッタリング時間
  また酸化物半導体層５を効率よく形成する観点から、本実施形態では低速成膜工程においてスパッタリングを行う時間は、高速成膜工程においてスパッタリングを行う時間よりも短くすることが好ましい。各低速成膜工程では、約１０ｎｍ以上の膜厚を有する酸化物半導体膜を形成できる程度にスパッタリングを行えばよい。
（４）ソース・ドレイン電極形成工程
  次に、図３（ｆ）に示すように、酸化物半導体層５の上にソース電極６およびドレイン電極７を形成する。ソース電極６およびドレイン電極７の形成は、例えば、ＲＦマグネトロンスパッタリング等を用いた既知の方法により形成することができる。
（５）その他
  その後、図３（ｇ）に示すように、形成された酸化物半導体層５、ソース電極６及びドレイン電極７の上面を覆うように、例えばプラズマＣＶＤ法を用いて保護膜８を形成してよい。また必要に応じて、酸素を含む大気圧下の雰囲気中で熱処理を行ってもよい。
  以上により、本実施形態の薄膜トランジスタ１を得ることができる。
＜３．ターゲット電圧と、膜密度及び成膜速度との関係＞
  上記した本実施形態のスパッタリング装置１００を用いて、ターゲットＴに印加するバイアス電圧の大きさと、成膜される酸化物半導体膜の膜密度及び成膜速度との関係を確認した。
  具体的には、スパッタリング装置１００の真空容器２０を真空排気した後、スパッタリングガスとしてアルゴンガスのみを供給して、真空容器内２０内の圧力を１．３３Ｐａに調整した。そして複数のアンテナ５０に７ｋＷの高周波電力を供給し、誘導結合型のプラズマを生成し、これを維持した。ターゲットＴとしてＩＧＺＯ（１１１４）を使用し、ターゲットＴに直流電圧パルスを印加してスパッタリングを行った。ターゲットＴに印加するバイアス電圧の大きさを変更しながら成膜を行い、各バイアス電圧における成膜速度、及び成膜した酸化物半導体膜の膜密度を測定した。膜密度の測定は、Ｘ線反射率法（ＸＲＲ法、測定機器：Ｂｒｕｋｅｒ社  Ｄ８  ＤＩＳＣＯＶＥＲ）により行った。その結果を図６に示す。
  図６から分かるように、ターゲット電圧を大きくするほど、酸化物半導体膜の成膜速度が大きくなるものの、その膜密度が小さくなることを確認できた。一方で、ターゲット電圧を小さくするほど、酸化物半導体膜の成膜速度が小さくなるものの、その膜密度が大きくなり、ＩＧＺＯの１１１４単相結晶の理論密度（６．３７８ｇ／ｃｍ３）に近づくことが分かった。
＜４．本実施形態の効果＞
  このようにした本実施形態の薄膜トランジスタ１の製造方法によれば、他層との界面を形成する半導体形成工程の初期段階と最終段階において低速成膜工程によりスパッタリングを行うので、ゲート絶縁層４との間の界面に膜密度が高く欠陥が少ない第１酸化物半導体膜５ａを成膜し、ソース電極６及びドレイン電極７並びに保護膜８との間の界面に膜密度が高く欠陥が少ない第２酸化物半導体膜５ｂを成膜することができる。そして酸化物半導体層５を成長させるバルク段階では、高速成膜工程によりスパッタリングを行うので、酸化物半導体層５を効率よく成長させることができる。これにより、他層との界面における酸素欠損等の欠陥が少ない酸化物半導体層５を効率よく形成し、高い信頼性を有する薄膜トランジスタ１を製造することができる。
＜５．その他の変形実施形態＞
  なお、本発明は前記実施形態に限られるものではない。
  前記実施形態の薄膜トランジスタ１は、ゲート電極３、ゲート絶縁層４及び酸化物半導体層５が基板２側から順に積層されたボトムゲート型のものであったがこれに限らない。他の実施形態では、薄膜トランジスタ１は、図７に示すように、酸化物半導体層５、ゲート絶縁層４、及びゲート電極３が基板２側から順に積層されたトップゲート型のものであってもよい。
  前記実施形態の製造方法は、酸化物半導体層形成工程において、高速成膜工程を挟んで低速成膜工程を２度行うものであったがこれに限らない。他の実施形態では、高速成膜工程と低速成膜工程とを順に１度ずつ行ってもよい。この場合、薄膜トランジスタ１がボトムゲート型の場合には、まず低速成膜工程を行い、次いで高速成膜工程を行うことが好ましい。一方、薄膜トランジスタ１がトップゲート型の場合には、まず高速成膜工程を行い、次いで低速成膜工程を行うことが好ましい。このようにすれば、膜密度が相対的に高い酸化物半導体膜をゲート絶縁層４との界面に形成することができる。
  高速成膜工程及び低速成膜工程においてターゲットＴに印加するバイアス電圧の値は、各工程において一定でもよいし、一定でなくてもよい。
  前記実施形態では、複数のターゲット保持部４０を有する構成であったが、１つのターゲット保持部４０を有する構成であってもよい。この場合であっても、複数のアンテナ５０を有する構成が望ましいが、１つのアンテナ５０を有する構成であってもよい。
  その他、本発明は前記実施形態に限られず、その趣旨を逸脱しない範囲で種々の変形が可能であるのは言うまでもない。
  １    ・・・薄膜トランジスタ
  ２    ・・・基板
  ３    ・・・ゲート電極
  ４    ・・・ゲート絶縁層
  ５    ・・・酸化物半導体層
  ６    ・・・ソース電極
  ７    ・・・ドレイン電極

Claims (9)

  1.   ゲート電極と、ゲート絶縁層と、酸化物半導体層と、ソース電極及びドレイン電極とが
    基板上に積層された薄膜トランジスタの製造方法であって、
      プラズマを用いてターゲットをスパッタリングすることにより前記酸化物半導体層を形成する半導体層形成工程を含み、
      前記半導体層形成工程が、所定の値のバイアス電圧を前記ターゲットに印加してスパッタリングを行う高速成膜工程と、
      前記所定の値よりも絶対値が小さいバイアス電圧を前記ターゲットに印加してスパッタリングを行う低速成膜工程と、を含む、薄膜トランジスタの製造方法。
  2.   前記半導体層形成工程において、前記低速成膜工程を行った後に前記高速成膜工程を行い、その後更に前記低速成膜工程を行う、請求項１に記載の薄膜トランジスタの製造方法。
  3.   前記低速成膜工程におけるスパッタリング時間は、前記高速成膜工程におけるスパッタリング時間よりも短い請求項１又は２に記載の薄膜トランジスタの製造方法。
  4.   前記高速成膜工程及び前記低速成膜工程において、同一組成のターゲットを用いてスパッタリングを行う請求項１～３のいずれか１項に記載の薄膜トランジスタの製造方法。
  5.   前記高速成膜工程及び前記低速成膜工程において、同一組成のスパッタリングガスを供給してスパッタリングを行う請求項１～４のいずれか１項に記載の薄膜トランジスタの製造方法。
  6.   前記高速成膜工程及び前記低速成膜工程において、スパッタリングガスとしてアルゴンガスのみを供給してスパッタリングを行う請求項５に記載の薄膜トランジスタの製造方法。
  7.   前記高速成膜工程は－１ｋＶ以上－０．４ｋＶ未満の負のバイアス電圧を前記ターゲットに印加してスパッタリングを行い、
      前記低速成膜工程は－０．４ｋＶ以上０ｋＶ未満の負のバイアス電圧を前記ターゲットに印加してスパッタリングを行う、請求項１～６のいずれか１項に記載の薄膜トランジスタの製造方法。
  8.   酸化物半導体層を構成する酸化物半導体がＩＧＺＯである請求項１～７のいずれか１項に記載の薄膜トランジスタの製造方法。
  9.   前記高速成膜工程及び前記低速成膜工程において、真空排気され且つガスが導入される真空容器と、前記真空容器内において基板を保持する基板保持部と、前記真空容器内において前記基板と対向して前記ターゲットを保持するターゲット保持部と、前記基板保持部に保持された前記基板の表面に沿って配列され、前記プラズマを発生させる複数のアンテナと、を備えるスパッタリング装置を用いてスパッタリングを行う請求項１～８のいずれか１項に記載の薄膜トランジスタの製造方法。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011187506A (ja) * 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
JP2013239521A (ja) * 2012-05-14 2013-11-28 Fujifilm Corp 電界効果型トランジスタの製造方法
WO2018225822A1 (ja) * 2017-06-07 2018-12-13 日新電機株式会社 薄膜トランジスタの製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110139394A (ko) * 2010-06-23 2011-12-29 주성엔지니어링(주) 박막 트랜지스터 및 그 제조 방법
WO2012029612A1 (en) * 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Sputtering target and method for manufacturing semiconductor device
JP5886491B2 (ja) 2010-11-12 2016-03-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2012091297A1 (ko) * 2010-12-30 2012-07-05 주성엔지니어링㈜ 박막 트랜지스터 및 그 제조 방법
KR101621644B1 (ko) * 2012-05-09 2016-05-16 가부시키가이샤 고베 세이코쇼 박막 트랜지스터 및 표시 장치
US20170077243A1 (en) * 2014-03-14 2017-03-16 Sumitomo Metal Mining Co., Ltd. Sintered oxide, sputtering target, and oxide semiconductor thin film obtained using sputtering target

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011187506A (ja) * 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
JP2013239521A (ja) * 2012-05-14 2013-11-28 Fujifilm Corp 電界効果型トランジスタの製造方法
WO2018225822A1 (ja) * 2017-06-07 2018-12-13 日新電機株式会社 薄膜トランジスタの製造方法

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