WO2020191888A1 - 显示面板、显示模组及制作方法 - Google Patents

显示面板、显示模组及制作方法 Download PDF

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WO2020191888A1
WO2020191888A1 PCT/CN2019/086942 CN2019086942W WO2020191888A1 WO 2020191888 A1 WO2020191888 A1 WO 2020191888A1 CN 2019086942 W CN2019086942 W CN 2019086942W WO 2020191888 A1 WO2020191888 A1 WO 2020191888A1
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WO
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layer
thin film
film transistor
display panel
via hole
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Application number
PCT/CN2019/086942
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English (en)
French (fr)
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欧阳齐
郑敏
Original Assignee
武汉华星光电半导体显示技术有限公司
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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • G09F9/301—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements flexible foldable or roll-able electronic displays, e.g. thin LCD, OLED
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment

Definitions

  • This application relates to the field of display, and in particular to a display panel, a display module and a manufacturing method.
  • the present application provides a display panel, a display module and a manufacturing method thereof, so as to solve the technical problem of abnormal picture display when the existing flexible screen is bent.
  • the present application provides a display panel, which includes a display area
  • At least two pixel units and at least one first via hole located between two adjacent pixel units are arranged in the display area;
  • the first via is located in the inorganic layer of the display panel.
  • a substrate and a thin film transistor layer on the substrate are provided in the display area;
  • the thin film transistor layer includes at least two thin film transistor units
  • One said thin film transistor unit corresponds to one said pixel unit
  • the first via hole is located between two adjacent thin film transistor units
  • the first via hole is filled with organic material.
  • At least one first via hole is included between two adjacent thin film transistor units.
  • the first via hole penetrates the interlayer dielectric layer of the thin film transistor layer.
  • the first via hole penetrates the interlayer dielectric layer of the thin film transistor layer and the gate insulating layer.
  • the display panel further includes a non-display area located at the periphery of the display area;
  • the non-display area includes a bending area, and a first groove is disposed in the bending area;
  • the first groove and the first via are formed in the same etching process.
  • the first groove is formed by a first etching process and a second etching process
  • the first etching process removes the interlayer dielectric layer, the second gate insulating layer, and the first gate insulating layer in the first groove;
  • the second etching process removes the buffer layer and the barrier layer.
  • This application proposes a method for manufacturing a display panel, which includes:
  • the first via hole is located between two adjacent pixel units of the display panel.
  • the display panel includes a non-display area
  • the non-display area includes a bending area, and a first groove is disposed in the bending area;
  • the first groove is filled with an organic flexible material.
  • the first via hole When the first via hole is formed on the interlayer dielectric layer, the first via hole penetrates the interlayer dielectric layer, and the first via hole and the first groove are formed by different etching processes form.
  • the first via hole When the first via hole is formed on the interlayer dielectric layer and the gate insulating layer, the first via hole penetrates the interlayer dielectric layer and the gate insulating layer, and the first groove And the first via is formed in the same etching process.
  • the display panel includes a substrate and a thin film transistor layer on the substrate;
  • the thin film transistor layer includes at least two thin film transistor units
  • One said thin film transistor unit corresponds to one said pixel unit
  • the first via hole is located between two adjacent thin film transistor units
  • the first via hole is filled with a flexible material.
  • the first groove is formed by a first etching process and a second etching process
  • the first etching process removes the interlayer dielectric layer, the second gate insulating layer, and the first gate insulating layer in the first groove;
  • the second etching process removes the buffer layer and the barrier layer.
  • the present application also proposes a display module, including a display panel and a polarizer layer and a cover layer on the display panel, wherein the display panel includes a display area;
  • At least two pixel units and at least one first via hole located between two adjacent pixel units are arranged in the display area;
  • the first via is located in the inorganic layer of the display panel.
  • a substrate and a thin film transistor layer on the substrate are arranged in the display area;
  • the thin film transistor layer includes at least two thin film transistor units
  • One said thin film transistor unit corresponds to one said pixel unit
  • the first via hole is located between two adjacent thin film transistor units
  • the first via hole is filled with organic material.
  • At least one first via hole is included between two adjacent thin film transistor units.
  • the first via hole penetrates the interlayer dielectric layer of the thin film transistor layer.
  • the first via hole penetrates the interlayer dielectric layer of the thin film transistor layer and the gate insulating layer.
  • the display panel further includes a non-display area located at the periphery of the display area;
  • the non-display area includes a bending area, and a first groove is disposed in the bending area;
  • the first groove and the first via are formed in the same etching process.
  • the first groove is formed by a first etching process and a second etching process
  • the first etching process removes the interlayer dielectric layer, the second gate insulating layer, and the first gate insulating layer in the first groove;
  • the second etching process removes the buffer layer and the barrier layer.
  • a plurality of first via holes are arranged in the inorganic layer of the display panel, and a flexible material is filled in the first via holes to reduce the bending stress of the display panel and improve the quality of the display panel.
  • Figure 1 is the first structure diagram of the display panel of this application.
  • Figure 2 is a second structure diagram of the display panel of this application.
  • FIG. 3 is a step diagram of the manufacturing method of the display panel of this application.
  • 4A to 4E are process steps diagrams of the manufacturing method of the display panel of this application.
  • the present application proposes a display panel 100.
  • the display panel 100 includes a display area 200 and a non-display area 300 located at the periphery of the display area 200. At least two pixel units and at least one first via 22 located between two adjacent pixel units are provided in the display area 200.
  • the first via 22 is located in the inorganic layer of the display panel 100, and the first via 22 is filled with organic material.
  • FIG. 1 is a first structure diagram of the display panel 100 of this application.
  • a substrate 201 and a thin film transistor layer 20 on the substrate 201 are arranged in the display area 200.
  • the thin film transistor layer 20 includes at least two thin film transistor units 21.
  • the substrate 201 may be one of a glass substrate, a quartz substrate, and a resin substrate.
  • the substrate 201 may be a flexible substrate.
  • the material of the flexible substrate may include polyimide.
  • one thin film transistor unit 21 corresponds to one pixel unit.
  • the first via 22 in the present application is located between two adjacent thin film transistor units 21.
  • At least one first via 22 is included between two adjacent thin film transistor units 21.
  • the thin film transistor layer 20 may include an etching stop layer 202 type, a back channel etching type or a top gate thin film transistor type structure, which is not specifically limited.
  • the thin film transistor layer 20 of the top gate thin film transistor type includes: a barrier layer 202, a buffer layer 203, an active layer 204, a first gate insulating layer 205, a first metal layer 206, a second gate insulating layer 207, and a second The metal layer 208, the interlayer dielectric layer 209, the third metal layer 210, and the flat layer 211.
  • first metal layer 206 and the second metal layer 208 can be collectively referred to as gate layers, and the first gate insulating layer 205 and the second gate insulating layer 207 can be collectively referred to as gate insulating layers.
  • first metal layer 206 and the second metal layer 208 can be collectively referred to as gate layers, and the first gate insulating layer 205 and the second gate insulating layer 207 can be collectively referred to as gate insulating layers.
  • gate layers the first metal layer 206 and the second metal layer 208 can be collectively referred to as gate layers
  • first gate insulating layer 205 and the second gate insulating layer 207 can be collectively referred to as gate insulating layers.
  • the barrier layer 202 is located on the substrate 201.
  • the material of the barrier layer 202 may include silicon oxide.
  • the buffer layer 203 is formed on the barrier layer 202, and is mainly used to buffer the pressure between the layer structure of the membrane, and may also have a certain function of blocking water and oxygen.
  • the material of the buffer layer 203 includes one or more combinations of silicon nitride or silicon oxide.
  • the active layer 204 is formed on the buffer layer 203, and the active layer 204 includes ion-doped doped regions.
  • the first gate insulating layer 205 is formed on the active layer 204.
  • the first gate insulating layer 205 covers the active layer 204, and the first gate insulating layer 205 is mainly used to isolate the active layer 204 from the metal layer located on the active layer 204.
  • the first metal layer 206 is located on the first gate insulating layer 205.
  • the first metal layer 206 is the gate of the display panel 100.
  • the metal material of the gate can generally be one of molybdenum, aluminum, aluminum-nickel alloy, molybdenum-tungsten alloy, chromium, or copper, or a combination of the foregoing metal materials.
  • the metal material of the first metal layer 206 may be molybdenum.
  • the second gate insulating layer 207 is formed on the first metal layer 206.
  • the second gate insulating layer 207 is mainly used to isolate the first metal layer 206 from the second metal layer 208.
  • the material of the first gate insulating layer 205 and the second gate insulating layer 207 may be other insulating inorganic materials such as silicon nitride, silicon oxide, or silicon oxynitride.
  • the second metal layer 208 is formed on the second gate insulating layer 207.
  • the metal material of the second metal layer 208 may be the same as the metal material of the first metal layer 206.
  • the interlayer dielectric layer 209 is formed on the second metal layer 208, and the interlayer dielectric layer 209 covers the second metal layer 208, and is mainly used to connect the second metal layer 208 with the third metal layer 208. Layer 210 is isolated.
  • the material of the interlayer dielectric layer 209 may be the same as the first gate insulating layer 205 and the second gate insulating layer 207.
  • the third metal layer 210 is formed on the interlayer dielectric layer 209.
  • the third metal layer 210 is the source and drain of the display panel 100.
  • the metal material of the source and drain electrodes can be one of molybdenum, aluminum, aluminum-nickel alloy, molybdenum tungsten alloy, chromium, copper, or titanium aluminum alloy, or a combination of the foregoing metal materials.
  • the third metal layer 210 is electrically connected to the active layer 204 through a second via hole.
  • the metal material of the third metal layer 210 may be titanium aluminum alloy.
  • the flat layer 211 is formed on the third metal layer 210 to ensure the flatness of the film structure of the array substrate.
  • the display panel 100 further includes a light emitting device layer (not shown) and an encapsulation layer (not shown) on the flat layer 211.
  • the first via 22 is located on the interlayer dielectric layer 209.
  • first via holes 22 are provided between two adjacent thin film transistor units 21.
  • the first via hole 22 penetrates the interlayer dielectric layer 209.
  • the first via hole 22 is filled with organic material.
  • the material in the first via 22 is the same as the material of the flat layer 211.
  • FIG. 2 is a second structure diagram of the display panel 100 of this application.
  • the first via 22 is located on the interlayer dielectric layer 209 and the gate insulating layer.
  • the gate insulating layer includes a first gate insulating layer 205 and a second gate insulating layer 207.
  • the first via hole 22 penetrates the interlayer dielectric layer 209, the first gate insulating layer 205, and the second gate insulating layer 207.
  • a bending area 30 is provided in the non-display area 300.
  • the bending area 30 is located on one side of the display area 200.
  • a substrate 201 and a flexible layer 301 on the substrate 201 are arranged in the bending area 30.
  • the flexible layer 301 is located in the first groove 302.
  • the first groove 302 is formed by a first etching process and a second etching process.
  • the first etching process removes the interlayer dielectric layer 209, the second gate insulating layer 207, and the first gate insulating layer 205 in the first groove 302.
  • the second etching process removes the buffer layer 203 and the barrier layer 202.
  • the first via 22 in this embodiment penetrates the interlayer dielectric layer 209, the first gate insulating layer 205, and the second gate insulating layer 207, the first via 22 can also Formed by the first etching process.
  • the first etching process and the second etching process may be dry etching.
  • the first via 22 may be located in the barrier layer 202, the buffer layer 203, the first gate insulating layer 205, the second gate insulating layer 207, and the interlayer dielectric On layer 209.
  • the first via hole 22 penetrates the barrier layer 202, the buffer layer 203, the first gate insulating layer 205, the second gate insulating layer 207 and the interlayer dielectric layer 209.
  • the first via 22 may also continue to be etched by the second etching process. There is no need to add an additional etching process, which increases the process efficiency and reduces the production cost.
  • the first via hole 22 is filled with organic material.
  • the bending stress of the display panel 100 is reduced, the stress concentration of the inorganic layer is relieved, and the quality of the display panel 100 is improved.
  • FIG. 3 is a step diagram of the manufacturing method of the display panel 100 of this application.
  • FIG. 4A to FIG. 4E are process diagrams of the manufacturing method of the display panel 100 of this application.
  • the manufacturing method of the display panel 100 includes:
  • a barrier layer 202, a buffer layer 203, an active layer 204, a first gate insulating layer 205, a first metal layer 206, a second gate insulating layer 207, and a second metal are sequentially formed on the substrate 201 Layer 208, interlayer dielectric layer 209.
  • the first metal layer 206 and the second metal layer 208 may be collectively referred to as gate layers, and the first gate insulating layer 205 and the second gate insulating layer 207 may be collectively referred to as gate insulating layers.
  • the substrate 201 may be one of a glass substrate, a quartz substrate, and a resin substrate.
  • the substrate 201 may also be a flexible substrate.
  • the material of the flexible substrate may include polyimide.
  • the barrier layer 202 is located on the substrate 201.
  • the material of the barrier layer 202 may include silicon oxide.
  • the buffer layer 203 is formed on the barrier layer 202, and is mainly used to buffer the pressure between the layer structure of the membrane, and may also have a certain function of blocking water and oxygen.
  • the material of the buffer layer 203 includes one or more combinations of silicon nitride or silicon oxide.
  • the active layer 204 is formed on the buffer layer 203.
  • the first gate insulating layer 205 is formed on the active layer 204.
  • the first gate insulating layer 205 covers the active layer 204, and the first gate insulating layer 205 is mainly used to isolate the active layer 204 from the metal layer located on the active layer 204.
  • the first metal layer 206 is located on the first gate insulating layer 205.
  • the first metal layer 206 is the gate of the display panel 100.
  • the metal material of the gate can generally be one of molybdenum, aluminum, aluminum-nickel alloy, molybdenum-tungsten alloy, chromium, or copper, or a combination of the foregoing metal materials.
  • the metal material of the first metal layer 206 may be molybdenum.
  • the second gate insulating layer 207 is formed on the first metal layer 206.
  • the second gate insulating layer 207 is mainly used to isolate the first metal layer 206 from the second metal layer 208.
  • the material of the first gate insulating layer 205 and the second gate insulating layer 207 may be other insulating inorganic materials such as silicon nitride, silicon oxide, or silicon oxynitride.
  • the second metal layer 208 is formed on the second gate insulating layer 207.
  • the metal material of the second metal layer 208 may be the same as the metal material of the first metal layer 206.
  • the interlayer dielectric layer 209 is formed on the second metal layer 208, and the interlayer dielectric layer 209 covers the second metal layer 208, and is mainly used to connect the second metal layer 208 with the third metal layer 208. Layer 210 is isolated.
  • the material of the interlayer dielectric layer 209 may be the same as the first gate insulating layer 205 and the second gate insulating layer 207.
  • the third metal layer 210 is formed on the interlayer dielectric layer 209.
  • the third metal layer 210 is the source and drain of the display panel 100.
  • the metal material of the source and drain electrodes can be one of molybdenum, aluminum, aluminum-nickel alloy, molybdenum tungsten alloy, chromium, copper, or titanium aluminum alloy, or a combination of the foregoing metal materials.
  • the third metal layer 210 is electrically connected to the active layer 204 through a second via hole.
  • the metal material of the third metal layer 210 is titanium aluminum alloy.
  • the first via hole 22 is formed on the interlayer dielectric layer 209.
  • first via holes 22 are provided between two adjacent thin film transistor units 21.
  • the first via hole 22 penetrates the interlayer dielectric layer 209.
  • the first via hole 22 is formed in the interlayer dielectric layer 209 and the gate insulating layer.
  • the gate insulating layer includes a first gate insulating layer 205 and a second gate insulating layer 207.
  • the first via hole 22 penetrates the interlayer dielectric layer 209, the first gate insulating layer 205, and the second gate insulating layer 207.
  • a bending area 30 is provided in the non-display area 300.
  • the bending area 30 is located on one side of the display area 200.
  • the first groove 302 is formed in the bending area 30 and the first via 22 is formed in the display area 200 by using an etching process.
  • the first groove 302 is formed by a first etching process and a second etching process.
  • the first etching process removes the interlayer dielectric layer 209, the second gate insulating layer 207, and the first gate insulating layer 205 in the first groove 302.
  • the second etching process removes the buffer layer 203 and the barrier layer 202.
  • the first via 22 since the first via 22 penetrates the interlayer dielectric layer 209, the first gate insulating layer 205, and the second gate insulating layer 207, the first via 22 can also be The first etching process is formed.
  • both the first etching process and the second etching process may be dry etching.
  • the first via 22 may also be located in the barrier layer 202, the buffer layer 203, the first gate insulating layer 205, the second gate insulating layer 207 and the interlayer dielectric On layer 209.
  • the first via hole 22 penetrates the barrier layer 202, the buffer layer 203, the first gate insulating layer 205, the second gate insulating layer 207 and the interlayer dielectric layer 209.
  • the first via 22 may be formed by a first etching process and a second etching process.
  • the first etching process and the second etching process may be dry etching.
  • This step also includes:
  • the first groove 302 is filled with a flexible material to form a flexible layer 301.
  • FIG. 4E Please refer to FIG. 4E for description with one of the above three embodiments.
  • the flat layer 211 is formed on the third metal layer 210 to ensure the flatness of the film structure of the array substrate.
  • the first via hole 22 is filled with the same organic material as the flat layer 211.
  • This application also proposes a display module, which includes the above-mentioned display panel and a polarizer layer, a cover layer, etc. on the above-mentioned display panel.
  • the working principle of the display module is the same or similar to the working principle of the display panel, which is not repeated in this application.
  • the present application proposes a display panel, a display module and a manufacturing method thereof.
  • the display panel includes a display area; at least two pixel units and at least two adjacent pixel units are arranged in the display area.
  • a first via is located in the inorganic layer of the display panel, and the first via hole is filled with a flexible material.
  • a plurality of first via holes are arranged in the inorganic layer of the display panel, and a flexible material is filled in the first via holes to reduce the bending stress of the display panel and improve the quality of the display panel.

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Abstract

一种显示面板(100)、显示模组及其制作方法，显示面板(100)包括显示区域(200)；显示区域(200)内设置有至少两个像素单元以及位于相邻两该像素单元之间的至少一第一过孔(22)。第一过孔(22)位于显示面板(100)无机层内。

Description

显示面板、显示模组及制作方法 技术领域
本申请涉及显示领域，尤其涉及一种显示面板、显示模组及制作方法。
 背景技术
随着科技的发展，移动电子设备的外观发生了巨大变化，其中，柔性屏以其独特的特性和巨大的潜力而备受关注。柔性屏相较于传统屏幕而言，具有柔韧性强和可弯曲的特点，能够减轻设备意外损伤的程度，耐用程度远高于其他屏幕。
现有的柔性屏在弯折时，由于产品中的金属层和无机层应力集中，而产生裂纹，且裂纹会逐渐向显示区域延伸，导致信号传递失败，画面显示异常。
 技术问题
本申请提供一种显示面板、显示模组及其制作方法，以解决现有柔性屏弯折时画面显示异常的技术问题。
 技术解决方案
本申请提供一种显示面板，其包括显示区域；
所述显示区域内设置有至少两个像素单元以及位于相邻两所述像素单元之间的至少一第一过孔；
所述第一过孔位于所述显示面板无机层内。
在本申请的显示面板中，所述显示区域内设置有衬底及位于所述衬底上的薄膜晶体管层；
所述薄膜晶体管层包括至少两个薄膜晶体管单元；
一所述薄膜晶体管单元对应一所述像素单元；
所述第一过孔位于相邻两所述薄膜晶体管单元之间；
所述第一过孔内填充有有机材料。
在本申请的显示面板中，
相邻两所述薄膜晶体管单元之间包括至少一所述第一过孔。
在本申请的显示面板中，
所述第一过孔贯穿所述薄膜晶体管层的所述层间介质层。
在本申请的显示面板中，
所述第一过孔贯穿所述薄膜晶体管层的所述层间介质层、及所述栅绝缘层。
在本申请的显示面板中，
所述显示面板还包括位于所述显示区域外围的非显示区域；
所述非显示区域包括弯折区，所述弯折区内设置有第一凹槽；
所述第一凹槽与所述第一过孔在同一道蚀刻工艺中形成。
在本申请的显示面板中，
所述第一凹槽通过第一蚀刻工艺和第二蚀刻工艺形成；
所述第一蚀刻工艺将所述第一凹槽内的所述层间介质层、所述第二栅绝缘层及所述第一栅绝缘层去除；
所述第二蚀刻工艺将所述缓冲层及所述阻挡层去除。
本申请提出了一种显示面板的制作方法，其包括：
提供一衬底，在所述衬底上依次形成有源层、栅绝缘层、栅极层、层间介质层以及源漏极层；
利用蚀刻工艺在所述层间介质层或所述栅绝缘层中的至少一者上形成至少一第一过孔；
在所述层间介质层上形成平坦层；
其中，所述第一过孔位于所述显示面板相邻两像素单元之间。
在本申请的制作方法中，
所述显示面板包括非显示区域；
所述非显示区域包括弯折区，所述弯折区内设置有第一凹槽；
所述第一凹槽内填充有有机柔性材料。
在本申请的制作方法中，
当所述第一过孔形成于所述层间介质层上时，所述第一过孔贯穿所述层间介质层，所述第一过孔与所述第一凹槽由不同的蚀刻工艺形成。
在本申请的制作方法中，
当所述第一过孔形成于所述层间介质层及所述栅绝缘层上时，所述第一过孔贯穿所述层间介质层及所述栅绝缘层，所述第一凹槽与所述第一过孔在同一道蚀刻工艺中形成。
在本申请的制作方法中，
所述显示面板包括衬底及位于所述衬底上的薄膜晶体管层；
所述薄膜晶体管层包括至少两个薄膜晶体管单元；
一所述薄膜晶体管单元对应一所述像素单元；
所述第一过孔位于相邻两所述薄膜晶体管单元之间；
所述第一过孔内填充有柔性材料。
在本申请的制作方法中，
所述第一凹槽通过第一蚀刻工艺和第二蚀刻工艺形成；
所述第一蚀刻工艺将所述第一凹槽内的所述层间介质层、所述第二栅绝缘层及所述第一栅绝缘层去除；
所述第二蚀刻工艺将所述缓冲层及所述阻挡层去除。
本申请还提出了一种显示模组，包括显示面板及位于所述显示面板上的偏光片层、盖板层，其中，所述显示面板包括显示区域；
所述显示区域内设置有至少两个像素单元以及位于相邻两所述像素单元之间的至少一第一过孔；
所述第一过孔位于所述显示面板无机层内。
在本申请的显示模组中，所述显示区域内设置有衬底及位于所述衬底上的薄膜晶体管层；
所述薄膜晶体管层包括至少两个薄膜晶体管单元；
一所述薄膜晶体管单元对应一所述像素单元；
所述第一过孔位于相邻两所述薄膜晶体管单元之间；
所述第一过孔内填充有有机材料。
在本申请的显示模组中，
相邻两所述薄膜晶体管单元之间包括至少一所述第一过孔。
在本申请的显示模组中，
所述第一过孔贯穿所述薄膜晶体管层的所述层间介质层。
在本申请的显示模组中，
所述第一过孔贯穿所述薄膜晶体管层的所述层间介质层、及所述栅绝缘层。
在本申请的显示模组中，
所述显示面板还包括位于所述显示区域外围的非显示区域；
所述非显示区域包括弯折区，所述弯折区内设置有第一凹槽；
所述第一凹槽与所述第一过孔在同一道蚀刻工艺中形成。
在本申请的显示模组中，
所述第一凹槽通过第一蚀刻工艺和第二蚀刻工艺形成；
所述第一蚀刻工艺将所述第一凹槽内的所述层间介质层、所述第二栅绝缘层及所述第一栅绝缘层去除；
所述第二蚀刻工艺将所述缓冲层及所述阻挡层去除。
 有益效果
本申请通过在所述显示面板的无机层内设置多个第一过孔，并在所述第一过孔内填充柔性材料，降低所述显示面板的弯曲应力，提升显示面板的品质。
 附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请显示面板的第一种结构图；
图2为本申请显示面板的第二种结构图；
图3为本申请显示面板制作方法的步骤图；
图4A~图4E为本申请显示面板制作方法的工艺步骤图。
 本发明的实施方式
以下各实施例的说明是参考附加的图示，用以例示本申请可用以实施的特定实施例。本申请所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本申请，而非用以限制本申请。在图中，结构相似的单元是用以相同标号表示。
本申请提出了一种显示面板100，所述显示面板100包括显示区域200和位于所述显示区域200外围的非显示区域300。所述显示区域200内设置有至少两个像素单元以及位于相邻两所述像素单元之间的至少一第一过孔22。所述第一过孔22位于所述显示面板100无机层内，所述第一过孔22内填充有有机材料。
请参阅图1，图1为本申请显示面板100的第一种结构图。
所述显示区域200内设置有衬底201和位于所述衬底201上的薄膜晶体管层20。所述薄膜晶体管层20包括至少两个薄膜晶体管单元21。
在本实施例中，所述衬底201可以为玻璃基板、石英基板、树脂基板等中的一种。
在本实施例中，所述衬底201可以为柔性基板。所述柔性基板的材料可以包括聚酰亚胺。
在本实施例中，一所述薄膜晶体管单元21对应一所述像素单元。本申请中的所述第一过孔22位于相邻两所述薄膜晶体管单元21之间。
在本实施例中，相邻两所述薄膜晶体管单元21之间包括至少一所述第一过孔22。
所述薄膜晶体管层20可以包括蚀刻阻挡层202型、背沟道蚀刻型或顶栅薄膜晶体管型等结构，具体没有限制。例如顶栅薄膜晶体管型的所述薄膜晶体管层20包括：阻挡层202、缓冲层203、有源层204、第一栅绝缘层205、第一金属层206、第二栅绝缘层207、第二金属层208、层间介质层209、第三金属层210以及平坦层211。在本实施例中，所述第一金属层206和所述第二金属层208可以统称为栅极层，所述第一栅绝缘层205和所述第二栅绝缘层207可以统称为栅绝缘层。
所述阻挡层202位于所述衬底201上。
在本实施例中，所述阻挡层202的材料可以包括氧化硅。
所述缓冲层203形成于所述阻挡层202上，主要用于缓冲膜层质结构之间的压力，并且还可以具有一定阻水氧的功能。
在本实施例中，所述缓冲层203的材料包括氮化硅或氧化硅中的一种或一种以上的组合物。
所述有源层204形成于所述缓冲层203上，所述有源层204包括经离子掺杂的掺杂区。
所述第一栅绝缘层205形成于所述有源层204上。所述第一栅绝缘层205将所述有源层204覆盖，所述第一栅绝缘层205主要用于将所述有源层204与位于所述有源层204上的金属层隔离。
所述第一金属层206位于所述第一栅绝缘层205上。
所述第一金属层206为所述显示面板100的栅极。所述栅极的金属材料通常可以采用钼、铝、铝镍合金、钼钨合金、铬、或铜等金属中的一种，也可以使用上述几种金属材料的组合物。
在本实施例中，所述第一金属层206的金属材料可以为钼。
第二栅绝缘层207形成于所述第一金属层206上。所述第二栅绝缘层207主要用于将所述第一金属层206和第二金属层208隔离。
在本实施例中，所述第一栅绝缘层205和所述第二栅绝缘层207的材料可以为氮化硅、氧化硅或氮氧化硅等其他绝缘的无机材料。
所述第二金属层208形成于所述第二栅绝缘层207上。
在本实施例中，所述第二金属层208的金属材料可以与所述第一金属层206的金属材料相同。
所述层间介质层209形成于所述第二金属层208上，所述层间介质层209将所述第二金属层208覆盖，主要用于将所述第二金属层208和第三金属层210隔离。
在本实施例中，所述层间介质层209的材料可以与所述第一栅绝缘层205和所述第二栅绝缘层207相同。
所述第三金属层210形成于所述层间介质层209上。
所述第三金属层210为所述显示面板100的源漏极。所述源漏极的金属材料可以采用钼、铝、铝镍合金、钼钨合金、铬、铜或钛铝合金等金属中的一种，也可以使用上述几种金属材料的组合物。
在本实施例中，所述第三金属层210通过第二过孔与所述有源层204电连接。
在本实施例中，所述第三金属层210的金属材料可以为钛铝合金。
平坦层211，形成于所述第三金属层210上，保证所述阵列基板膜层结构的平整性。
所述显示面板100还包括位于所述平坦层211上的发光器件层（未画出）及封装层（未画出）。
请参阅图1，所述第一过孔22位于所述层间介质层209上。
在本实施例中，相邻两所述薄膜晶体管单元21之间设置有多个所述第一过孔22。所述第一过孔22贯穿所述层间介质层209。
在本实施例中，所述第一过孔22内填充有有机材料。
在本实施例中，所述第一过孔22内的材料与所述平坦层211的材料相同。
请参阅图2，图2为本申请显示面板100的第二种结构图。
所述第一过孔22位于所述层间介质层209与所述栅绝缘层上。该栅绝缘层包括第一栅绝缘层205和第二栅绝缘层207。
在本实施例中，所述第一过孔22贯穿所述层间介质层209、所述第一栅绝缘层205及所述第二栅绝缘层207。
在本申请的显示面板100中，所述非显示区域300内设置有弯折区30。所述弯折区30位于所述显示区域200的一侧。
所述弯折区30内设置有衬底201及位于所述衬底201上的柔性层301。
在本实施例中，所述柔性层301位于第一凹槽302内。
所述第一凹槽302通过第一蚀刻工艺和第二蚀刻工艺形成。
所述第一蚀刻工艺将所述第一凹槽302内的所述层间介质层209、所述第二栅绝缘层207及所述第一栅绝缘层205去除。
所述第二蚀刻工艺将所述缓冲层203及所述阻挡层202去除。
本实施例中的所述第一过孔22由于贯穿所述层间介质层209、所述第一栅绝缘层205及所述第二栅绝缘层207，因此所述第一过孔22同样可以由所述第一蚀刻工艺形成。
在本实施例中，第一蚀刻工艺和第二蚀刻工艺可以为干刻。
在本实施例中，所述第一过孔22可以位于所述阻挡层202、所述缓冲层203、所述第一栅绝缘层205、所述第二栅绝缘层207及所述层间介质层209上。所述第一过孔22贯穿所述阻挡层202、所述缓冲层203、所述第一栅绝缘层205、所述第二栅绝缘层207及所述层间介质层209。
在本实施例中，所述第一过孔22还可以继续由所述第二蚀刻工艺进行蚀刻。不需要额外增加一道蚀刻工艺，增加了制程效率，减小了生产成本。
在上述实施例中，所述第一过孔22内填充有有机材料。减小了所述显示面板100的弯曲应力，缓解了无机层的应力集中，提升显示面板100的品质。
请参阅图3，图3为本申请显示面板100制作方法的步骤图。
请参阅图4A~图4E，图4A~图4E为本申请显示面板100制作方法的工艺步骤图。
所述显示面板100的制作方法包括：
S10、提供一衬底201，在所述衬底201上依次形成有源层204、栅绝缘层、栅极层、层间介质层209以及源漏极层；
请参阅图4A，在所述衬底201上依次形成阻挡层202、缓冲层203、有源层204、第一栅绝缘层205、第一金属层206、第二栅绝缘层207、第二金属层208、层间介质层209。所述第一金属层206和所述第二金属层208可以统称为栅极层，所述第一栅绝缘层205和所述第二栅绝缘层207可以统称为栅绝缘层。
在本实施例中，所述衬底201可以为玻璃基板、石英基板、树脂基板等中的一种。
在本实施例中，所述衬底201还可以为柔性基板。所述柔性基板的材料可以包括聚酰亚胺。
所述阻挡层202位于所述衬底201上。
在本实施例中，所述阻挡层202的材料可以包括氧化硅。
所述缓冲层203形成于所述阻挡层202上，主要用于缓冲膜层质结构之间的压力，并且还可以具有一定阻水氧的功能。
在本实施例中，所述缓冲层203的材料包括氮化硅或氧化硅中的一种或一种以上的组合物。
所述有源层204形成于所述缓冲层203上。
所述第一栅绝缘层205形成于所述有源层204上。所述第一栅绝缘层205将所述有源层204覆盖，所述第一栅绝缘层205主要用于将所述有源层204与位于所述有源层204上的金属层隔离。
所述第一金属层206位于所述第一栅绝缘层205上。
所述第一金属层206为所述显示面板100的栅极。所述栅极的金属材料通常可以采用钼、铝、铝镍合金、钼钨合金、铬、或铜等金属中的一种，也可以使用上述几种金属材料的组合物。
在本实施例中，所述第一金属层206的金属材料可以为钼。
第二栅绝缘层207形成于所述第一金属层206上。所述第二栅绝缘层207主要用于将所述第一金属层206和第二金属层208隔离。
在本实施例中，所述第一栅绝缘层205和所述第二栅绝缘层207的材料可以为氮化硅、氧化硅或氮氧化硅等其他绝缘的无机材料。
所述第二金属层208形成于所述第二栅绝缘层207上。
在本实施例中，所述第二金属层208的金属材料可以与所述第一金属层206的金属材料相同。
所述层间介质层209形成于所述第二金属层208上，所述层间介质层209将所述第二金属层208覆盖，主要用于将所述第二金属层208和第三金属层210隔离。
在本实施例中，所述层间介质层209的材料可以与所述第一栅绝缘层205和所述第二栅绝缘层207相同。
请参阅图4A，第三金属层210形成于所述层间介质层209上。
所述第三金属层210为所述显示面板100的源漏极。所述源漏极的金属材料可以采用钼、铝、铝镍合金、钼钨合金、铬、铜或钛铝合金等金属中的一种，也可以使用上述几种金属材料的组合物。
在本实施例中，所述第三金属层210通过第二过孔与所述有源层204电连接。
在本实施例中，所述第三金属层210的金属材料为钛铝合金。
S20、利用蚀刻工艺在所述层间介质层209或所述栅绝缘层中的至少一者上形成至少一第一过孔22；
请参阅图4B，在所述层间介质层209上形成所述第一过孔22。
在本步骤中，相邻两所述薄膜晶体管单元21之间设置有多个所述第一过孔22。所述第一过孔22贯穿所述层间介质层209。
请参阅图4C，在所述层间介质层209及所述栅绝缘层中形成所述第一过孔22。该栅绝缘层包括第一栅绝缘层205和第二栅绝缘层207。
在本实施例中，所述第一过孔22贯穿所述层间介质层209、所述第一栅绝缘层205及所述第二栅绝缘层207。
在本申请的显示面板100中，所述非显示区域300内设置有弯折区30。所述弯折区30位于所述显示区域200的一侧。
在本步骤中，使用蚀刻工艺在所述弯折区30内形成第一凹槽302、及在所述显示区域200内形成所述第一过孔22。
所述第一凹槽302由第一蚀刻工艺及第二蚀刻工艺形成。
所述第一蚀刻工艺将所述第一凹槽302内的所述层间介质层209、所述第二栅绝缘层207及所述第一栅绝缘层205去除。所述第二蚀刻工艺将所述缓冲层203及所述阻挡层202去除。
本步骤中，所述第一过孔22由于贯穿所述层间介质层209、所述第一栅绝缘层205及所述第二栅绝缘层207，因此所述第一过孔22同样可以由所述第一蚀刻工艺形成。
在本实施例中，所述第一蚀刻工艺和所述第二蚀刻工艺均可以为干刻。
请参阅图4D，所述第一过孔22还可以位于所述阻挡层202、所述缓冲层203、所述第一栅绝缘层205、所述第二栅绝缘层207及所述层间介质层209上。所述第一过孔22贯穿所述阻挡层202、所述缓冲层203、所述第一栅绝缘层205、所述第二栅绝缘层207及所述层间介质层209。
所述第一过孔22可以由第一蚀刻工艺及第二蚀刻工艺形成。
在本实施例中，第一蚀刻工艺和第二蚀刻工艺可以为干刻。
本步骤还包括：
在所述第一凹槽302内填充柔性材料形成柔性层301。
S30、在所述层间介质层209上形成平坦层211；
请参阅图4E，以上述三种实施例中一种进行说明。
所述平坦层211形成于所述第三金属层210上，保证所述阵列基板膜层结构的平整性。
在本实施例中，所述第一过孔22内填充有与所述平坦层211相同的有机材料。
最后进行的光器件层（未画出）及封装层（未画出）的工艺。
本申请还提出了一种显示模组，所述显示模组包括上述显示面板及位于上述显示面板上的偏光片层、盖板层等。所述显示模组的工作原理与所述显示面板的工作原理相同或相似，本申请不在赘述。
本申请提出了一种显示面板、显示模组及其制作方法，所述显示面板包括显示区域；所述显示区域内设置有至少两个像素单元以及位于相邻两所述像素单元之间的至少一第一过孔。所述第一过孔位于所述显示面板无机层内，所述第一过孔内填充有柔性材料。本申请通过在所述显示面板的无机层内设置多个第一过孔，并在所述第一过孔内填充柔性材料，降低所述显示面板的弯曲应力，提升显示面板的品质。
综上所述，虽然本申请已以优选实施例揭露如上，但上述优选实施例并非用以限制本申请，本领域的普通技术人员，在不脱离本申请的精神和范围内，均可作各种更动与润饰，因此本申请的保护范围以权利要求界定的范围为准。

Claims (20)

  1. 一种显示面板，其中，包括显示区域；
    所述显示区域内设置有至少两个像素单元以及位于相邻两所述像素单元之间的至少一第一过孔；
    所述第一过孔位于所述显示面板无机层内。
  2. 根据权利要求1所述的显示面板，其中，所述显示区域内设置有衬底及位于所述衬底上的薄膜晶体管层；
    所述薄膜晶体管层包括至少两个薄膜晶体管单元；
    一所述薄膜晶体管单元对应一所述像素单元；
    所述第一过孔位于相邻两所述薄膜晶体管单元之间；
    所述第一过孔内填充有有机材料。
  3. 根据权利要求2所述的显示面板，其中，
    相邻两所述薄膜晶体管单元之间包括至少一所述第一过孔。
  4. 根据权利要求2所述的显示面板，其中，
    所述第一过孔贯穿所述薄膜晶体管层的所述层间介质层。
  5. 根据权利要求2所述的显示面板，其中，
    所述第一过孔贯穿所述薄膜晶体管层的所述层间介质层、及所述栅绝缘层。
  6. 根据权利要求1所述的显示面板，其中，
    所述显示面板还包括位于所述显示区域外围的非显示区域；
    所述非显示区域包括弯折区，所述弯折区内设置有第一凹槽；
    所述第一凹槽与所述第一过孔在同一道蚀刻工艺中形成。
  7. 根据权利要求1所述的显示面板，其中，
    所述第一凹槽通过第一蚀刻工艺和第二蚀刻工艺形成；
    所述第一蚀刻工艺将所述第一凹槽内的所述层间介质层、所述第二栅绝缘层及所述第一栅绝缘层去除；
    所述第二蚀刻工艺将所述缓冲层及所述阻挡层去除。
  8. 一种显示面板的制作方法，其包括：
    提供一衬底，在所述衬底上依次形成有源层、栅绝缘层、栅极层、层间介质层以及源漏极层；
    利用蚀刻工艺在所述层间介质层或所述栅绝缘层中的至少一者上形成至少一第一过孔；
    在所述层间介质层上形成平坦层；
    其中，所述第一过孔位于所述显示面板相邻两像素单元之间。
  9. 根据权利要求8所述的制作方法，其中，
    所述显示面板包括非显示区域；
    所述非显示区域包括弯折区，所述弯折区内设置有第一凹槽；
    所述第一凹槽内填充有有机柔性材料。
  10. 根据权利要求9所述的制作方法，其中，
    当所述第一过孔形成于所述层间介质层上时，所述第一过孔贯穿所述层间介质层，所述第一过孔与所述第一凹槽由不同的蚀刻工艺形成。
  11. 根据权利要求9所述的制作方法，其中，
    当所述第一过孔形成于所述层间介质层及所述栅绝缘层上时，所述第一过孔贯穿所述层间介质层及所述栅绝缘层，所述第一凹槽与所述第一过孔在同一道蚀刻工艺中形成。
  12. 根据权利要求8所述的制作方法，其中，
    所述显示面板包括衬底及位于所述衬底上的薄膜晶体管层；
    所述薄膜晶体管层包括至少两个薄膜晶体管单元；
    一所述薄膜晶体管单元对应一所述像素单元；
    所述第一过孔位于相邻两所述薄膜晶体管单元之间；
    所述第一过孔内填充有柔性材料。
  13. 根据权利要求8所述的制作方法，其中，
    所述第一凹槽通过第一蚀刻工艺和第二蚀刻工艺形成；
    所述第一蚀刻工艺将所述第一凹槽内的所述层间介质层、所述第二栅绝缘层及所述第一栅绝缘层去除；
    所述第二蚀刻工艺将所述缓冲层及所述阻挡层去除。
  14. 一种显示模组，包括显示面板及位于所述显示面板上的偏光片层、盖板层，其中，所述显示面板包括显示区域；
    所述显示区域内设置有至少两个像素单元以及位于相邻两所述像素单元之间的至少一第一过孔；
    所述第一过孔位于所述显示面板无机层内。
  15. 根据权利要求14所述的显示模组，其中，所述显示区域内设置有衬底及位于所述衬底上的薄膜晶体管层；
    所述薄膜晶体管层包括至少两个薄膜晶体管单元；
    一所述薄膜晶体管单元对应一所述像素单元；
    所述第一过孔位于相邻两所述薄膜晶体管单元之间；
    所述第一过孔内填充有有机材料。
  16. 根据权利要求15所述的显示模组，其中，
    相邻两所述薄膜晶体管单元之间包括至少一所述第一过孔。
  17. 根据权利要求15所述的显示模组，其中，
    所述第一过孔贯穿所述薄膜晶体管层的所述层间介质层。
  18. 根据权利要求15所述的显示模组，其中，
    所述第一过孔贯穿所述薄膜晶体管层的所述层间介质层、及所述栅绝缘层。
  19. 根据权利要求14所述的显示模组，其中，
    所述显示面板还包括位于所述显示区域外围的非显示区域；
    所述非显示区域包括弯折区，所述弯折区内设置有第一凹槽；
    所述第一凹槽与所述第一过孔在同一道蚀刻工艺中形成。
  20. 根据权利要求14所述的显示模组，其中，
    所述第一凹槽通过第一蚀刻工艺和第二蚀刻工艺形成；
    所述第一蚀刻工艺将所述第一凹槽内的所述层间介质层、所述第二栅绝缘层及所述第一栅绝缘层去除；
    所述第二蚀刻工艺将所述缓冲层及所述阻挡层去除。
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