WO2019162802A1 - 記憶装置およびその動作方法 - Google Patents

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    • H10B12/05—Making the transistor

Definitions

  • One embodiment of the present invention relates to a memory device, a semiconductor device, or an electronic device using the memory device.
  • one embodiment of the present invention is not limited to the above technical field.
  • One embodiment of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method.
  • one embodiment of the invention disclosed in this specification and the like relates to a process, a machine, a manufacture, or a composition (composition of matter).
  • a semiconductor device refers to any device that can function by utilizing semiconductor characteristics.
  • a transistor and a semiconductor circuit are one embodiment of a semiconductor device.
  • a display device (a liquid crystal display device, a light-emitting display device, or the like), a projection device, a lighting device, an electro-optical device, a power storage device, a memory device, a semiconductor circuit, an imaging device, an electronic device, or the like may be referred to as a semiconductor device. Alternatively, it may be said that these include semiconductor devices.
  • oxide semiconductors As a semiconductor thin film applicable to a transistor, a silicon-based semiconductor material is widely known, but an oxide semiconductor has attracted attention as another material.
  • oxide semiconductors for example, not only single-component metal oxides such as indium oxide and zinc oxide but also multi-component metal oxides are known.
  • IGZO In—Ga—Zn oxide
  • Non-Patent Document 1 and Non-Patent Document 2 also disclose a technique for manufacturing a transistor using an oxide semiconductor having a CAAC structure. Furthermore, Non-Patent Document 4 and Non-Patent Document 5 show that even an oxide semiconductor having lower crystallinity than the CAAC structure and the nc structure has a minute crystal.
  • Non-Patent Document 6 a transistor using IGZO as an active layer has extremely low off-state current (see Non-Patent Document 6), and an LSI and a display using the characteristics have been reported (see Non-Patent Document 7 and Non-Patent Document 8). .
  • a DRAM Dynamic Random Access Memory
  • a DRAM has a cell array in which a plurality of memory cells are provided in a matrix, a plurality of bit lines, and a plurality of word lines.
  • the memory cell is electrically connected to any one of the plurality of bit lines and any one of the plurality of word lines.
  • a selection signal for selecting a memory cell to which information is written / read is supplied to the word line.
  • Information is written to and read from the memory cell through a bit line.
  • DRAMs There are two types of DRAMs: a folded bit line method (folded bit line method) and an open bit line method (open bit line method).
  • the cross bit line pair method can be applied to a folded bit line type memory device, but cannot be applied to an open bit line type memory device having a high degree of integration of memory cells. Therefore, it has been difficult to achieve high integration of the cell array.
  • An object of one embodiment of the present invention is to provide a highly integrated memory device. Another object is to provide a memory device that is not easily affected by noise. Another object is to provide a highly reliable memory device. Another object is to provide a memory device with low power consumption. Another object is to provide a novel storage device. Another object is to provide a novel semiconductor device.
  • a first cell array having a plurality of memory cells and a second cell array having a plurality of memory cells are provided to overlap each other.
  • the two bit lines included in the first bit line pair are electrically connected to a part of the memory cells included in the first cell array and a part of the memory cells included in the second cell array, respectively.
  • the two bit lines included in the second bit line pair are electrically connected to a part of the memory cells included in the first cell array and a part of the memory cells included in the second cell array, respectively.
  • one of the bit lines included in the second bit line pair has a region overlapping with a part of the first bit line pair.
  • the bit lines included in the second bit line pair The other has a region overlapping with a part of the first bit line pair.
  • One embodiment of the present invention includes a first cell array, a second cell array, a first bit line pair, and a second bit line pair, and the first cell array and the second cell array have regions overlapping each other,
  • the first cell array includes Aa (Aa is an integer of 1 or more) first memory cells, Ba (Ba is an integer of 1 or more) first memory cells, and Ca (Ca is an integer of 1 or more).
  • First memory cells Da (Da is an integer of 1 or more) first memory cells, Ea (Ea is an integer of 1 or more) first memory cells, and Fa (Fa is an integer of 1 or more) A first memory cell, and the second cell array includes Ab (Ab is an integer equal to or greater than 1) second memory cells, and Bb (Bb is an integer equal to or greater than 1) second memory cells; Cb (Cb is an integer of 1 or more) second memory cells and Db (Db is an integer of 1 or more) second memory cells.
  • One bit of the first bit line pair includes a recell, Eb second memory cells (Eb is an integer of 1 or more), and Fb (Fb is an integer of 1 or more) second memory cells.
  • the line is electrically connected to the Aa first memory cells, the Ca first memory cells, and the Cb second memory cells, and the other bit line of the first bit line pair has the Ba number.
  • One memory cell, Ab second memory cells, and Bb second memory cells are electrically connected, and one bit line of the second bit line pair includes Da first memory cells, Fa
  • the first memory cell and the Fb second memory cells are electrically connected, and the other bit line of the second bit line pair includes Ea first memory cells, Db second memory cells, and Eb Electrically connected to the second memory cells, and a part of the Da first memory cells is Ba
  • the first memory cell is adjacent to one memory cell, another part of the first Da memory cells is adjacent to the first Ca memory cell, and a part of the first Db memory cells is the first Bb memory cell. Another part of the adjacent Db first memory cells is a memory device adjacent to the Cb first memory cells.
  • the first memory cell may include a first transistor and a first capacitor
  • the second memory cell may include a second transistor and a second capacitor.
  • an oxide semiconductor is preferably used for a semiconductor layer in which a channel is formed.
  • or 4th BLBs bit line, and a 1st cell array and a 2nd cell array have the area
  • a 1st cell array has Aa 1st memory cell, Ba 1st memory cell, Ca First memory cells, Da first memory cells, Ea first memory cells, Fa first memory cells, and Ga (Ga is an integer greater than or equal to 1) first memory cells
  • the first BLf bit line includes Ba first memory cells and , Bb second memory cells are electrically connected, and the first BLs bit line is electrically connected to the Ab second memory cells.
  • the first BLBf bit line is electrically connected to the Ca first memory cells and the Cb second memory cells, and the first BLBs bit line is electrically connected to the Aa first memory cells.
  • the second BLf bit line is electrically connected to the Fa first memory cells and the Fb second memory cells, and the second BLs bit line is electrically connected to the Db second memory cells.
  • the second BLBf bit line is electrically connected to the Ea first memory cells and the Eb second memory cells, and the second BLBs bit line is electrically connected to the Da first memory cells.
  • the third BLf bit line is electrically connected to the Ia first memory cells and the Ib second memory cells, and the third BLs bit line is electrically connected to the Gb second memory cells.
  • the third BLBf bit line is electrically connected to the Ha first memory cells and the Hb second memory cells
  • the third BLBs bit line is electrically connected to the Ga first memory cells
  • the fourth BLf bit line is electrically connected to the Ka first memory cells and the Kb second memory cells
  • the fourth BLs bit line is electrically connected to the Jb second memory cells and the fourth BLBf bit line.
  • the fourth BLBs bit line is electrically connected to the Ja first memory cells, and the Ba first memory cells.
  • One memory cell and Ia first memory cells are adjacent to a part of the Da first memory cells, and the Ca first memory cells and the Ha first memory cells are Da first memory cells.
  • One of the first memory cells adjacent to another part of one memory cell Is adjacent to Ia first memory cells, another part of Ja first memory cells is adjacent to Ha first memory cells, Bb second memory cells, and Ib second memory cells.
  • the memory cell is adjacent to a part of the Db second memory cells, and the Cb second memory cells and the Hb second memory cells are adjacent to another part of the Db second memory cells.
  • a part of the Jb second memory cells is adjacent to the Ib second memory cells, and the other part of the Jb second memory cells is a storage device adjacent to the Hb second memory cells. is there.
  • the memory device includes a first sense amplifier and eleventh to fourteenth switches, and the first BLf bit line is electrically connected to the first sense amplifier via the eleventh switch.
  • the bit line is electrically connected to the first sense amplifier via the twelfth switch
  • the first BLBf bit line is electrically connected to the first sense amplifier via the thirteenth switch
  • the first BLBs bit line is You may electrically connect with a 1st sense amplifier via a 14th switch.
  • the memory device includes a second sense amplifier and 21st to 24th switches, and the second BLf bit line is electrically connected to the second sense amplifier via the 21st switch.
  • the bit line is electrically connected to the second sense amplifier via the 22nd switch
  • the second BLBf bit line is electrically connected to the second sense amplifier via the 23rd switch
  • the second BLBs bit line is The second sense amplifier may be electrically connected via a 24th switch.
  • the memory device includes a third sense amplifier and thirty-first to thirty-fourth switches, and the third BLf bit line is electrically connected to the third sense amplifier via the thirty-first switch, and the third BLs
  • the bit line is electrically connected to the third sense amplifier via the 32nd switch
  • the third BLBf bit line is electrically connected to the third sense amplifier via the 33rd switch
  • the third BLBs bit line is It may be electrically connected to the third sense amplifier via the 34th switch.
  • the memory device includes a fourth sense amplifier and 41st to 44th switches, and the fourth BLf bit line is electrically connected to the fourth sense amplifier via the 41st switch.
  • the bit line is electrically connected to the fourth sense amplifier via the 42nd switch
  • the fourth BLBf bit line is electrically connected to the fourth sense amplifier via the 43rd switch
  • the fourth BLBs bit line is The fourth sense amplifier may be electrically connected via a 44th switch.
  • Ca is preferably 0.8 times or more and 1.2 times or less of Ba, and more preferably Ca and Ba are the same number.
  • Ab is preferably 0.8 times or more and 1.2 times or less of Aa, and more preferably Ab and Aa are the same number.
  • the total of Ba and Ca is preferably 0.8 to 1.2 times that of Aa, and more preferably the total of Ba and Ca is the same number as Aa.
  • Ia is preferably 0.8 to 1.2 times Ba, and more preferably Ia and Ba are the same number.
  • Another embodiment of the present invention includes a first memory cell, a second memory cell, a first bit line, a second bit line, and a sense amplifier.
  • the first memory cell includes a first transistor.
  • the first capacitor element, the second memory cell includes a second transistor and a second capacitor element, and each of the first transistor and the second transistor includes an oxide semiconductor in each semiconductor layer.
  • the method includes a first operation of supplying a first potential to the gate of the first transistor and supplying the electric charge held in the first capacitor to the first bit line, and during the period of the first operation The second potential is supplied to the gate of the second transistor. It is a method of operation of the apparatus.
  • the third potential may be supplied to the gate of the first transistor.
  • a second operation may be provided in which a first potential is supplied to the gate of the first transistor, and the charge of the first bit line is supplied to the first capacitor. During the second operation, a second potential is supplied to the gate of the second transistor. After the second operation, the third potential may be supplied to the gate of the first transistor.
  • the first potential is higher than the source potential and drain potential of the first transistor.
  • the second potential is lower than the source potential and drain potential of the second transistor.
  • the third potential is lower than the source potential and drain potential of the first transistor.
  • a memory device that is not easily affected by noise can be provided.
  • a memory device with a high degree of integration can be provided.
  • a highly reliable memory device can be provided.
  • a memory device with low power consumption can be provided.
  • a novel storage device can be provided.
  • a novel semiconductor device can be provided.
  • FIG. 9 illustrates a configuration example of a storage device.
  • FIG. 6 is a diagram showing a circuit configuration example of a memory cell.
  • FIG. 11 shows electrical characteristics of a transistor.
  • the figure which shows the connection relation of a sense amplifier and a memory cell The figure which shows the connection relation of a sense amplifier and a memory cell. The figure which shows the connection relation of a sense amplifier and a memory cell. The figure which shows the arrangement
  • the figure which shows the connection relation of a sense amplifier and a memory cell The figure which shows the connection relation of a sense amplifier and a memory cell.
  • FIG. 6 is a diagram illustrating a bit line and a sense amplifier, and a diagram illustrating a potential change of the bit line.
  • FIG. 9 illustrates a configuration example of a semiconductor device.
  • FIG. 9 illustrates a configuration example of a semiconductor device.
  • FIG. 9 illustrates a configuration example of a semiconductor device.
  • 6A and 6B illustrate a structure example of a transistor.
  • 6A and 6B illustrate a structure example of a transistor.
  • 6A and 6B illustrate a structure example of a transistor.
  • 6A and 6B illustrate a structure example of a transistor.
  • 6A and 6B illustrate a structure example of a transistor.
  • 6A and 6B illustrate a structure example of a transistor.
  • 6A and 6B illustrate a structure example of a transistor.
  • 6A and 6B illustrate a structure example of a transistor.
  • 6A and 6B illustrate a structure example of a transistor.
  • 6A and 6B illustrate a structure example of a transistor.
  • 6A and 6B illustrate a structure example of a transistor.
  • 6A and 6B illustrate a structure example of a transistor.
  • 6A and 6B illustrate a structure example of a transistor.
  • the figure explaining an example of an electronic component. 10A and 10B each illustrate an example of an electronic device.
  • the position, size, range, and the like of each component illustrated in the drawings and the like may not represent the actual position, size, range, or the like for easy understanding of the invention. Therefore, the disclosed invention is not necessarily limited to the position, size, range, or the like disclosed in the drawings and the like.
  • a layer or a resist mask may be unintentionally lost due to a process such as etching, but this may not be reflected in the drawing for easy understanding.
  • a top view also referred to as a “plan view”
  • a perspective view a perspective view, and the like
  • some components may not be described in order to facilitate understanding of the invention.
  • description of some hidden lines may be omitted.
  • ordinal numbers such as “first” and “second” are used to avoid confusion between components, and do not indicate any order or order such as process order or stacking order.
  • an ordinal number may be added in the claims to avoid confusion between the constituent elements.
  • terms having an ordinal number in this specification and the like may have different ordinal numbers in the claims.
  • terms with ordinal numbers are sometimes omitted in the claims.
  • Electrode and “wiring” do not functionally limit these components.
  • an “electrode” may be used as part of a “wiring” and vice versa.
  • the terms “electrode” and “wiring” include a case where a plurality of “electrodes” and “wirings” are integrally formed.
  • the terms “upper” and “lower” do not limit that the positional relationship between the components is directly above or directly below and is in direct contact.
  • the expression “electrode B on the insulating layer A” does not require the electrode B to be formed in direct contact with the insulating layer A, and another configuration between the insulating layer A and the electrode B. Do not exclude things that contain elements.
  • source and drain can be used interchangeably.
  • “electrically connected” includes a case of being connected via “thing having some electric action”.
  • the “thing having some electric action” is not particularly limited as long as it can exchange electric signals between connection targets. Therefore, even in the case of being expressed as “electrically connected”, in an actual circuit, there is a case where there is no physical connection portion and the wiring is merely extended.
  • the channel length refers to, for example, a region where a semiconductor (or a portion where current flows in the semiconductor when the transistor is on) and a gate electrode overlap with each other in a top view of the transistor, or a region where a channel is formed
  • the channel length is not necessarily the same in all regions. That is, the channel length of one transistor may not be fixed to one value. Therefore, in this specification, the channel length is any one of values, the maximum value, the minimum value, or the average value in a region where a channel is formed.
  • the channel width is, for example, a region in which a semiconductor (or a portion in which a current flows in the semiconductor when the transistor is on) and a gate electrode overlap each other, or a source and a drain in a region where a channel is formed. This is the length of the part. Note that in one transistor, the channel width is not necessarily the same in all regions. That is, the channel width of one transistor may not be fixed to one value. Therefore, in this specification, the channel width is any one of values, the maximum value, the minimum value, or the average value in a region where a channel is formed.
  • the channel width in a region where a channel is actually formed (hereinafter also referred to as “effective channel width”) and the channel width (hereinafter “apparently” shown in the top view of the transistor).
  • channel width Sometimes referred to as “channel width”).
  • the effective channel width may be larger than the apparent channel width, and the influence may not be negligible.
  • the ratio of a channel formed on the side surface of the semiconductor may increase. In that case, the effective channel width is larger than the apparent channel width.
  • the apparent channel width may be referred to as “surrounded channel width (SCW)”.
  • SCW surrounded channel width
  • channel width in the case where the term “channel width” is simply used, it may denote an enclosed channel width or an apparent channel width.
  • channel width in the case where the term “channel width” is simply used, it may denote an effective channel width. Note that the channel length, channel width, effective channel width, apparent channel width, enclosed channel width, and the like can be determined by analyzing a cross-sectional TEM image or the like.
  • the calculation may be performed using the enclosed channel width. In that case, the value may be different from that calculated using the effective channel width.
  • the impurity of the semiconductor means, for example, a component other than the main component constituting the semiconductor.
  • an element having a concentration of less than 0.1 atomic% can be said to be an impurity.
  • impurities for example, DOS (Density of States) of a semiconductor may increase, carrier mobility may decrease, or crystallinity may decrease.
  • examples of the impurity that changes the characteristics of the semiconductor include a Group 1 element, a Group 2 element, a Group 13 element, a Group 14 element, a Group 15 element, and an oxide semiconductor.
  • water may also function as an impurity.
  • oxygen vacancies may be formed, for example, by mixing impurities.
  • impurities that change the characteristics of the semiconductor include group 1 elements, group 2 elements, group 13 elements, and group 15 elements excluding oxygen and hydrogen.
  • parallel means a state in which two straight lines are arranged at an angle of ⁇ 10 ° to 10 °. Therefore, the case of ⁇ 5 ° to 5 ° is also included.
  • substantially parallel means a state in which two straight lines are arranged at an angle of ⁇ 30 ° to 30 °.
  • Vertical and “orthogonal” mean a state in which two straight lines are arranged at an angle of 80 ° to 100 °. Therefore, the case of 85 ° to 95 ° is also included.
  • substantially vertical means a state in which two straight lines are arranged at an angle of 60 ° to 120 °.
  • the high power supply potential VDD (also referred to as “VDD” or “H potential”) indicates a power supply potential higher than the low power supply potential VSS.
  • the low power supply potential VSS (also referred to as “VSS” or “L potential”) indicates a power supply potential lower than the high power supply potential VDD.
  • a ground potential (also referred to as “GND” or “GND potential”) can be used as VDD or VSS. For example, when VDD is a ground potential, VSS is a potential lower than the ground potential, and when VSS is a ground potential, VDD is a potential higher than the ground potential.
  • film and “layer” can be interchanged with each other depending on the case or circumstances.
  • conductive layer may be changed to the term “conductive film”.
  • insulating film may be changed to the term “insulating layer” in some cases.
  • the transistors described in this specification and the like are enhancement-type (normally-off-type) field effect transistors unless otherwise specified.
  • the transistors described in this specification and the like are n-channel transistors unless otherwise specified. Therefore, the threshold voltage (also referred to as “Vth”) is assumed to be greater than 0 V unless otherwise specified.
  • FIG. 26A is a block diagram illustrating a memory device 901 of a folded bit line system.
  • the memory device 901 includes a cell array 921 including memory cells 911 arranged in a matrix, a plurality of word lines, a plurality of bit lines, and a plurality of sense amplifiers SA.
  • a plurality of bit lines are provided to extend in the row direction (or column direction)
  • a plurality of word lines are provided to extend in the column direction (or row direction).
  • the plurality of bit lines include a plurality of bit lines BL and a plurality of bit lines BLB.
  • bit lines BL bit lines BL1 to BL3
  • bit lines BLB bit lines BLB1 to BLB3
  • bit lines BL and the bit lines BLB are alternately provided.
  • One bit line BL and one bit line BLB constitute one bit line pair.
  • a bit line pair composed of a bit line BL1 and a bit line BLB1 a bit line pair composed of a bit line BL2 and a bit line BLB2
  • a bit line composed of a bit line BL3 and a bit line BLB3 The pair is shown.
  • One sense amplifier SA is electrically connected to one bit line pair.
  • the memory cell 911 is provided near the intersection of the word line and the bit line.
  • the memory cell 911 electrically connected to the bit line BL and the memory cell 911 electrically connected to the bit line BLB cannot be electrically connected to the same word line. Therefore, in the folded bit line type memory device, memory cells cannot be provided near all intersections. Therefore, it is difficult to achieve high integration of memory cells.
  • FIG. 26B is a block diagram illustrating an open bit line type memory device 902.
  • the bit line BL is provided in the cell array 921a
  • the bit line BLB is provided in the cell array 921b.
  • a plurality of word lines are provided in each of the cell array 921a and the cell array 921b.
  • bit line BL and the bit line BLB are provided in different cell arrays and the word line is provided for each cell array, memory cells can be provided in the vicinity of all intersections. Therefore, high integration of the cell array is facilitated.
  • Reading of information held in the memory cell 911 is performed by the sense amplifier SA.
  • a specific memory cell 911 is selected by a word line, information of the selected memory cell 911 is supplied to the bit line (bit line BL or bit line BLB), and the potential of the bit line varies.
  • the sense amplifier SA amplifies and outputs the potential difference between the bit line BL and the bit line BLB.
  • FIG. 27A1 illustrates the bit line of the memory device 901 and the sense amplifier SA.
  • FIG. 27A2 is a timing chart illustrating changes in the potential of the bit line.
  • Each bit line is capacitively coupled through a parasitic capacitance.
  • a parasitic capacitance CpA exists between the bit line BLB1 and the bit line BL2. Therefore, when the potential of the bit line BLB1 is inverted by writing information, the potential of the adjacent bit line BL2 may also fluctuate.
  • bit line BL1 and the bit line BLB2 are slightly lower than the H potential, and the bit line BLB1 and the bit line BL2 are slightly higher than the L potential.
  • the potential of the bit line BL2 that is capacitively coupled through the parasitic capacitance CpA also rises and may be higher than the potential of the bit line BLB2. Since the sense amplifier SA amplifies a slight potential difference, wrong information is read out from the bit line pair including the bit line BL2. That is, the potential fluctuation of the bit line BLB1 acts on the bit line BL2 as noise.
  • FIG. 27B1 illustrates the bit line and the sense amplifier SA of the memory device 901 having a crossed bit line pair.
  • FIG. 27B2 is a timing chart showing changes in potential of the intersecting bit line pair.
  • the bit line pair including the bit line BL2 and the bit line BLB2 is an intersecting bit line pair.
  • the crossed bit line pair illustrated in FIG. 27B1 includes three crossing portions 931, and part of the bit line BL2 and part of the bit line BLB2 are adjacent to the bit line BLB1. Specifically, the regions D1 and D2 of the bit line BL2 and the regions DB1 and DB2 of the bit line BLB2 are adjacent to the bit line BLB1.
  • the parasitic capacitance CpA exists between the bit line BLB1 and the bit line BL2.
  • a parasitic capacitance between the bit line BLB1 and the bit line BLB2 is a parasitic capacitance CpB.
  • the capacitance value of the parasitic capacitance CpA is proportional to, for example, the sum of the length of the region D1 and the length of the region D2.
  • the capacitance value of the parasitic capacitance CpB is proportional to the sum of the length of the region DB1 and the length of the region DB2.
  • the capacitance value of the parasitic capacitance CpA and the capacitance value of the parasitic capacitance CpB are preferably the same.
  • the total length of the areas adjacent to the bit line BLB1 of the bit line BL2 (total length of the areas D1 and D2) and the total length of the areas adjacent to the bit line BLB1 of the bit line BLB2 (area)
  • the total length of DB1 and region DB2 is preferably the same.
  • the capacitance value of the parasitic capacitance CpA is also proportional to the total number of memory cells connected to the region D1 and the number of memory cells connected to the region D2.
  • the capacitance value of the parasitic capacitance CpB is proportional to the total number of memory cells connected to the region DB1 and the number of memory cells connected to the region DB2. Accordingly, the total number of memory cells connected to the region D1 and the number of memory cells connected to the region D2 are the same as the total number of memory cells connected to the region DB1 and the number of memory cells connected to the region DB2. It is preferable.
  • the bit line BL1 and the bit line BLB2 are slightly lower than the H potential, and the bit line BLB1 and the bit line BL2 are slightly higher than the L potential.
  • the potential of the bit line BL2 that is capacitively coupled through the parasitic capacitance CpA is increased.
  • the potential of the bit line BLB2 capacitively coupled through the parasitic capacitance CpB also rises.
  • the potentials of both the bit line BL2 and the bit line BLB2 rise. Therefore, the potential difference between the two hardly changes even when affected by noise.
  • a folded bit line type memory device by alternately providing a cross bit line pair and a non-cross bit line pair, malfunction due to noise can be prevented and the reliability of the memory device can be improved.
  • an open bit line (open bit line) type storage device a bit line BL and a bit line BLB included in one bit line pair exist in different cell arrays on the same plane, thereby realizing a cross bit line pair. Can not.
  • FIG. 1 is a block diagram illustrating a configuration example of a storage device 100 which is one embodiment of the present invention.
  • the storage device 100 includes an input / output circuit 111 (IO Circuit), a control circuit 112 (Controller), an I2C receiver 113 (I2C Receiver), a setting register 114 (Setting Register), an LVDS circuit 115, an LVDS circuit 116, and a decoder 117 (Decoder). And a storage block array 210 (Memory Block Array).
  • the control circuit 112 includes a register 118 (Reg_r) and a register 119 (Reg_w).
  • the storage block array 210 includes n (n is an integer of 1 or more) storage blocks 211 (Memory Block).
  • n is an integer of 1 or more storage blocks 211 (Memory Block).
  • the first storage block 211 is referred to as a storage block 211_1
  • the i-th storage block 211 i is an integer of 1 to n
  • a storage block 211_i is an integer of 1 to n
  • the input / output circuit 111 has a function of exchanging signals with an external device.
  • the operating conditions of the storage device 100 are determined by setting parameters stored in the setting register 114.
  • the setting parameter is written to the setting register 114 via the input / output circuit 111 and the I2C receiver 113.
  • the I2C receiver 113 may be omitted depending on the purpose or application.
  • the control circuit 112 has a function of determining an operation mode of the storage device 100 by processing a setting parameter and an external command signal.
  • the control circuit 112 has a function of generating various control signals and controlling the operation of the entire storage device 100.
  • a reset signal res, an address signal ADDR [16: 0], a row address identification signal RAS (Row Address Strobe), and a column address identification signal CAS (Column Address Strobe) are externally transmitted to the control circuit 112 via the input / output circuit 111.
  • a write control signal WE Write Enable
  • a data write clock signal clk_t write data WDATA [7: 0], and the like are supplied.
  • the data write clock signal clk_t is supplied to the control circuit 112 via the transfer circuit LVDS_rx.
  • the data read clock signal clk_w and the read data RDATA [7: 0] are supplied from the control circuit 112 to the input / output circuit 111.
  • the data read clock signal clk_w is supplied to the input / output circuit 111 via the transfer circuit LVDS_tx.
  • the transfer circuit LVDS_rx and the transfer circuit LVDS_tx are transfer circuits that operate according to the LVDS (Low voltage differential signaling) standard. Note that one or both of the transfer circuit LVDS_rx and the transfer circuit LVDS_tx may be omitted depending on the purpose or application.
  • the write data WDATA [7: 0] is transferred in synchronization with the data write clock signal clk_t and held in the register 119 in the control circuit 112.
  • the control circuit 112 has a function of supplying data stored in the register 119 to the storage block array 210.
  • the data read from the storage block array 210 is held in the register 118 in the control circuit 112 as read data RDATA [7: 0].
  • the control circuit 112 has a function of transferring the read data RDATA [7: 0] to the input / output circuit 111 in synchronization with the data read clock signal clk_w.
  • the control circuit 112 also includes a column address signal C_ADDR, a column selection enable signal CSEL_EN, a data latch signal DLAT, a global write enable signal GW_EN, a global read enable signal GR_EN, a global sense amplifier enable signal GSA_EN, a global equalization enable signal GEQ_ENB, a local sense. It has a function of outputting an amplifier enable signal LSA_EN, a local equalize enable signal LEQ_ENB, a word line address selection signal WL_ADDR [7: 0], and the like.
  • the column address signal C_ADDR and the column selection enable signal CSEL_EN are supplied to the decoder 117.
  • FIG. 2A is a block diagram illustrating a configuration example of the storage block 211_i (Memory Block).
  • FIG. 2B is a perspective block diagram illustrating a configuration example of the local sense amplifier array 214, the cell array 221a, and the cell array 221b included in the memory block 211_i.
  • arrows indicating the X direction, the Y direction, and the Z direction are attached to FIG.
  • the X direction, the Y direction, and the Z direction are directions orthogonal to each other.
  • the storage block 211_i includes a word line driver 212 (WL Driver), a local sense amplifier driver 213 (LSA Driver), a local sense amplifier array 214, a global sense amplifier 215 (Global SA), a read / write selector 216 (R / W Selector), It has a cell array 221a (Cell Array) and a cell array 221b (Cell Array).
  • WL Driver word line driver
  • LSA Driver local sense amplifier driver
  • Global SA global sense amplifier
  • R / W Selector read / write selector
  • the data latch signal DLAT, the global write enable signal GW_EN, and the global read enable signal GR_EN are supplied to the read / write selector 216.
  • the global sense amplifier enable signal GSA_EN and the global equalization enable signal GEQ_ENB are supplied to the global sense amplifier 215.
  • the local sense amplifier enable signal LSA_EN and the local equalize enable signal LEQ_ENB are supplied to the local sense amplifier array 214.
  • the word line address selection signal WL_ADDR [7: 0] is supplied to the word line driver 212.
  • the local sense amplifier array 214 has a plurality of sense amplifiers 127 (Sense Amplifiers) arranged in a matrix of f rows and g columns (f and g are both integers of 1 or more).
  • the sense amplifier 127 in the first row and the first column is referred to as a sense amplifier 127 [1, 1].
  • the sense amplifier 127 in the k-th row and the h-th column (k is an integer of 1 to f. H is an integer of 1 to g) is referred to as a sense amplifier 127 [k, h].
  • the cell array 221a is provided above the local sense amplifier array 214, and the cell array 221b is provided above the cell array 221a.
  • the wiring length of the bit line can be shortened.
  • the mounting density of the memory cells can be increased.
  • the cell array 221a includes a plurality of memory cells 10a arranged in a matrix of p rows and q columns (p and q are both integers of 1 or more).
  • the cell array 221b includes a plurality of memory cells 10b arranged in a matrix of p rows and q columns.
  • the cell array 221a includes p word lines WLa extending in the X direction (row direction) (not shown in FIG. 2B).
  • the cell array 221b includes p word lines WLb extending in the X direction (row direction) (not illustrated in FIG. 2B).
  • the j-th word line WLa (j is an integer of 1 to p) is referred to as a word line WLa [j]
  • the j-th word line WLb is referred to as a word line WLb [j]. .
  • One memory cell 10a is electrically connected to any one of word lines WLa.
  • One memory cell 10b is electrically connected to any one of the word lines WLb.
  • FIGS. 3 and 4 are perspective block diagrams showing the connection relationship of the sense amplifier 127, the memory cell 10a, and the memory cell 10b. 3 and 4 show a part of the local sense amplifier array 214, a part of the cell array 221a, and a part of the cell array 221b included in the storage block 211.
  • the sense amplifier 127 shown in FIGS. 3 and 4 is a two-cell width type sense amplifier. In this specification and the like, the “2-cell width type sense amplifier” refers to a sense amplifier whose length in the X direction corresponds to approximately two memory cells.
  • FIG. 3 illustrates the sense amplifier 127 [k, h], the sense amplifier 127 [k ⁇ 1, h], the sense amplifier 127 [k + 1, h], the memory cell 10 a electrically connected to the sense amplifier 127, and A memory cell 10b is shown.
  • FIG. 3 as an example, a case where twelve memory cells 10a and twelve memory cells 10b are electrically connected to one sense amplifier 127 is shown. However, the number of memory cells 10a and memory cells 10b that are electrically connected to one sense amplifier 127 is not limited thereto.
  • FIG. 4 is a perspective block diagram showing a connection relationship between the sense amplifier 127 and the memory cells 10a and 10b.
  • FIG. 4 illustrates a memory cell electrically connected to the sense amplifier 127 [k, h] and a memory cell electrically connected to the sense amplifier 127 [k + 1, h].
  • the word line WLa and the word line WLb are not shown.
  • FIG. 5 is a diagram illustrating the sense amplifier 127 [k, h] and the sense amplifier 127 [k + 1, h], and the bit line BL and the bit line BLB corresponding to the sense amplifier 127 [k, h].
  • One sense amplifier 127 is electrically connected to one bit line pair. Of the bit lines BL and BLB included in the bit line pair, the bit line BL is electrically connected to the node ND of the sense amplifier 127, and the bit line BLB is electrically connected to the node NDB of the sense amplifier 127. .
  • the sense amplifier 127 has a function of amplifying a potential difference between the bit line BL and the bit line BLB.
  • bit line BL electrically connected to the sense amplifier 127 [k, h] is referred to as a bit line BL [k, h].
  • a bit line BLB electrically connected to the sense amplifier 127 [k, h] is referred to as a bit line BLB [k, h].
  • a node ND of the sense amplifier 127 [k, h] is denoted as a node ND [k, h].
  • a node NDB of the sense amplifier 127 [k, h] is denoted as a node NDB [k, h].
  • One memory cell 10a is electrically connected to any one of the bit lines BL or any one of the bit lines BLB.
  • One memory cell 10b is electrically connected to any one of the bit lines BL or one of the bit lines BLB.
  • the cell array 221a includes a memory cell group 51a having A memory cells 10a (A is an integer of 1 or more), a memory cell group 52a having B memory cells 10a (B is an integer of 1 or more), and C memory cells.
  • the cell array 221b includes a memory cell group 51b having D memory cells 10b (D is an integer of 1 or more), a memory cell group 52b having E memory cells 10b (E is an integer of 1 or more), and F memory cells. And a memory cell group 53b having memory cells 10b (F is an integer of 1 or more).
  • Memory cell 10a included in memory cell group 51a and memory cell group 53a, and memory cell 10b included in memory cell group 53b are each electrically connected to bit line BLB.
  • Memory cell 10b included in memory cell group 51b and memory cell group 52b and memory cell 10a included in memory cell group 52a are each electrically connected to bit line BL.
  • the bit line BL has a region electrically connected to the memory cell 10a in the cell array 221a and a region electrically connected to the memory cell 10b in the cell array 221b.
  • the bit line BLB has a region electrically connected to the memory cell 10a in the cell array 221a and a region electrically connected to the memory cell 10b in the cell array 221b.
  • the memory cell group 51a electrically connected to the sense amplifier 127 [k, h] through the bit line BL [k, h] or the bit line BLB [k, h] is referred to as a memory cell. Shown as group 51a [k, h].
  • the memory cell group 52a, the memory cell group 53a, the memory cell group 51b, the memory cell group 52b, and the memory cell group 53b are also shown in the same manner.
  • the memory cell group 51a [k + 1, h] includes an area overlapping with the memory cell group 52a [k, h], and a memory cell group 53a [k, h]. And an overlapping region. That is, when the cell array 221a is viewed from the X direction (row direction), the bit line BLB [k + 1, h] includes an area overlapping the bit line BL [k, h] and an area overlapping the bit line BLB [k, h]. Have.
  • the memory cell group 51a [k + 1, h] includes an area adjacent to the memory cell group 52a [k, h] and an area adjacent to the memory cell group 53a [k, h]. And having. That is, when the cell array 221a is viewed from the Z direction, the bit line BLB [k + 1, h] includes an area adjacent to the bit line BL [k, h] and an area adjacent to the bit line BLB [k, h]. Have.
  • the memory cell group 51b [k + 1, h] includes an area overlapping with the memory cell group 52b [k, h], and a memory cell group 53b [k, h]. And an overlapping region. That is, when the cell array 221b is viewed from the X direction (row direction), the bit line BL [k + 1, h] includes an area overlapping the bit line BL [k, h] and an area overlapping the bit line BLB [k, h]. Have.
  • the memory cell group 51b [k + 1, h] includes an area adjacent to the memory cell group 52b [k, h] and an area adjacent to the memory cell group 53b [k, h]. And having. That is, when the cell array 221b is viewed from the Z direction, the bit line BL [k + 1, h] has a region overlapping with the bit line BL [k, h] and a region overlapping with the bit line BLB [k, h].
  • the parasitic capacitance of the bit line BL and the parasitic capacitance of the bit line BLB vary depending on the number of memory cells electrically connected to each bit line.
  • the parasitic capacitance Cpa1 generated between the bit line BL [k, h] and the bit line BLB [k + 1, h], the bit line BLB [k, h], and the bit line BLB [k + 1, h] is the same (see FIG. 5).
  • the capacitance value of the parasitic capacitance Cpa1 is preferably 0.8 to 1.2 times, more preferably 0.9 to 1.1 times, and more preferably 0.95 times the parasitic capacitance Cpa2. More preferably, it is 1.05 times or less.
  • B which is the number of memory cells 10a included in the memory cell group 52a [k, h]
  • C which is the number of memory cells 10a included in the memory cell group 53a [k, h] are preferably the same.
  • C is preferably 0.8 to 1.2 times B, more preferably 0.9 to 1.1 times, and more preferably 0.95 to 1.05 times. Further preferred.
  • the parasitic capacitance Cpa1 corresponds to one of the parasitic capacitance CpA and the parasitic capacitance CpB shown in FIG. 27B1, and the parasitic capacitance Cpa2 corresponds to the other.
  • the parasitic capacitance Cpb1 generated between the bit line BL [k, h] and the bit line BL [k + 1, h], the bit line BLB [k, h], and the bit line BL [k + 1, h] is the same.
  • the capacitance value of the parasitic capacitance Cpb1 is preferably 0.8 times to 1.2 times the parasitic capacitance Cpb2, more preferably 0.9 times to 1.1 times, and more preferably 0.95 times. More preferably, it is 1.05 times or less.
  • E which is the number of memory cells 10b included in the memory cell group 52b [k, h]
  • F which is the number of memory cells 10a included in the memory cell group 53b [k, h]
  • E which is the number of memory cells 10b included in the memory cell group 52b [k, h]
  • F which is the number of memory cells 10a included in the memory cell group 53b [k, h]
  • E which is the number of memory cells 10b included in the memory cell group 52b [k, h]
  • F which is the number of memory cells 10a included in the memory cell group 53b [k, h]
  • the parasitic capacitance Cpb1 corresponds to one of the parasitic capacitance CpA and the parasitic capacitance CpB shown in FIG. 27B1, and the parasitic capacitance Cpb2 corresponds to the other.
  • the bit line BL [k, h] may be affected by noise from the bit line BL [k + 1, h] and the bit line BLB [k + 1, h].
  • the capacitance values of the parasitic capacitance Cpa1 and the parasitic capacitance Cpb1 are the same.
  • the capacitance value of the parasitic capacitance Cpa1 is preferably 0.8 to 1.2 times the parasitic capacitance Cpb1, more preferably 0.9 to 1.1 times, and more preferably 0.95 times. More preferably, it is 1.05 times or less.
  • B which is the number of memory cells 10a included in the memory cell group 52a [k, h]
  • E which is the number of memory cells 10b included in the memory cell group 52b [k, h] are preferably the same.
  • E is preferably 0.8 to 1.2 times B, more preferably 0.9 to 1.1 times, and more preferably 0.95 to 1.05 times. Further preferred.
  • the parasitic capacitance Cpa1 corresponds to one of the parasitic capacitance CpA and the parasitic capacitance CpB shown in FIG. 27B1, and the parasitic capacitance Cpb1 corresponds to the other.
  • the bit line BLB [k, h] may be affected by noise from the bit line BL [k + 1, h] and the bit line BLB [k + 1, h].
  • the capacitance values of the parasitic capacitance Cpa2 and the parasitic capacitance Cpb2 are the same.
  • the capacitance value of the parasitic capacitance Cpa2 is preferably 0.8 to 1.2 times, more preferably 0.9 to 1.1 times, and more preferably 0.95 times the parasitic capacitance Cpb2. More preferably, it is 1.05 times or less.
  • C which is the number of memory cells 10a included in the memory cell group 53a [k, h]
  • F which is the number of memory cells 10b included in the memory cell group 53b [k, h] are preferably the same.
  • F is preferably 0.8 to 1.2 times C, more preferably 0.9 to 1.1 times, and more preferably 0.95 to 1.05 times. Further preferred.
  • the parasitic capacitance Cpa2 corresponds to one of the parasitic capacitance CpA and the parasitic capacitance CpB illustrated in FIG. 27B1, and the parasitic capacitance Cpb2 corresponds to the other.
  • A which is the number of memory cells 10a included in the memory cell group 51a [k + 1, h]
  • B which is the number of memory cells 10a included in the memory cell group 52a [k, h], and memory cell groups 53a [k, h].
  • C which is the number of memory cells 10a.
  • the total of B and C is preferably 0.8 to 1.2 times, more preferably 0.9 to 1.1 times, and more preferably 0.95 to 1. More preferably, it is 05 times or less.
  • B which is the number of memory cells 10a included in the memory cell group 52a [k, h]
  • C which is the number of memory cells 10a included in the memory cell group 53a [k, h]
  • B is preferably 0.8 to 1.2 times C, more preferably 0.9 to 1.1 times, and more preferably 0.95 to 1.05 times. Further preferred.
  • E which is the number of memory cells 10b included in the memory cell group 52b [k, h]
  • F which is the number of memory cells 10b included in the memory cell group 53b [k, h]
  • E is preferably 0.8 to 1.2 times F, more preferably 0.9 to 1.1 times, and more preferably 0.95 to 1.05 times. Further preferred.
  • D which is the number of memory cells 10b included in the memory cell group 51b [k + 1, h]
  • E which is the number of memory cells 10b included in the memory cell group 52b [k, h]
  • the memory cell group 53b [k , H] is preferably the same as the sum of F, which is the number of memory cells 10b.
  • the total of E and F is preferably 0.8 to 1.2 times D, more preferably 0.9 to 1.1 times, and more preferably 0.95 to 1. More preferably, it is 05 times or less.
  • the same noise reduction effect as that of the cross bit line pair method can be obtained without providing a crossing portion generated in the cross bit line pair method. That is, both the reliability of the memory device 100 and the memory cell mounting density can be increased.
  • FIG. 6A illustrates a circuit configuration example that can be used for the memory cell 10a and the memory cell 10b.
  • Memory cell 10a and memory cell 10b each include a transistor M1 and a capacitor CA.
  • the transistor M1 includes a front gate (sometimes simply referred to as a gate) and a back gate.
  • the back gate is disposed so that the channel formation region of the semiconductor layer is sandwiched between the gate and the back gate.
  • the potential of the back gate may be the same as that of the gate, or may be an arbitrary fixed potential such as the ground potential GND.
  • One of the source and the drain of the transistor M1 is electrically connected to one electrode of the capacitor CA, and the other of the source and the drain of the transistor M1 is electrically connected to one of the bit line BL and the bit line BLB.
  • the gate of the transistor M1 is electrically connected to one of the word line WLa and the word line WLb, and the back gate of the transistor M1 is electrically connected to the wiring BGL.
  • the other electrode of the capacitor CA is electrically connected to the wiring CAL.
  • the wiring CAL functions as a wiring for applying a predetermined potential to the other electrode of the capacitor CA. At the time of writing and reading data, it is preferable to apply a low-level potential (sometimes referred to as a reference potential) to the wiring CAL.
  • a low-level potential sometimes referred to as a reference potential
  • the wiring BGL functions as a wiring for applying a potential to the back gate of the transistor M1.
  • the threshold voltage of the transistor M1 can be increased or decreased.
  • Data writing and reading are performed by supplying a potential for turning on the transistor M1 to the word line WLa and / or the word line WLb, turning on the transistor M1, and forming a capacitance with the bit line BL or the bit line BLB. This is done by electrically connecting one electrode of the element CA.
  • the circuit configuration example illustrated in FIG. 6B may be used for the memory cell 10a and the memory cell 10b.
  • the back gate of the transistor M1 is electrically connected to the word line WLa or the word line WLb instead of the wiring BGL.
  • the same potential as that of the gate of the transistor M1 can be applied to the back gate of the transistor M1, so that a current (between the source and drain of the transistor M1 when the transistor M1 is on) ON current) can be increased.
  • the transistor M1 may be a single-gate transistor, that is, a transistor having no back gate.
  • FIG. 6C illustrates an example of a circuit configuration in the case where a single-gate transistor is used as the transistor M1. Since the transistor M1 illustrated in FIG. 6C does not have a back gate, the manufacturing process of the memory cell can be shortened.
  • a transistor including an oxide semiconductor in a semiconductor layer in which a channel is formed (also referred to as an “OS transistor”) is preferably used.
  • an oxide semiconductor containing any one of indium, an element M (the element M is aluminum, gallium, yttrium, or tin), and zinc can be used.
  • an oxide semiconductor including indium, gallium, and zinc is preferably used for the semiconductor layer of the OS transistor.
  • An OS transistor using an oxide semiconductor containing indium, gallium, and zinc has a characteristic of extremely low off-state current.
  • the leakage current of the transistor M1 can be very low. That is, since the written data can be held for a long time by the transistor M1, the frequency of refreshing the memory cells can be reduced. Also, the refresh operation of the memory cell can be made unnecessary.
  • the leakage current is very low, multi-value data or analog data can be held in the memory cell.
  • FIGS. 7A and 7B illustrate an example of an Id-Vg characteristic which is one of the electrical characteristics of the transistor.
  • the Id-Vg characteristic indicates a change in drain current (Id) with respect to a change in gate voltage (Vg).
  • the horizontal axis in FIGS. 7A and 7B indicates Vg on a linear scale.
  • shaft of FIG. 7 (A) and FIG. 7 (B) has shown Id by the log scale.
  • FIG. 7A shows Id-Vg characteristics of the OS transistor.
  • FIG. 7B illustrates Id-Vg characteristics of a transistor in which silicon is used for a semiconductor layer in which a channel is formed (also referred to as a “Si transistor”). Note that both FIG. 7A and FIG. 7B are Id-Vg characteristics of an n-channel transistor.
  • Both the OS transistor and the Si transistor have the property that Vth shifts in the negative direction as the temperature increases, and the subthreshold coefficient increases as the temperature increases.
  • Id also referred to as “cut-off current” when Vg is 0 V increases as the temperature increases.
  • An OS transistor hardly increases off-state current even in operation at high temperature (see FIG. 7A).
  • the on-current of the OS transistor increases as the operating temperature increases.
  • the Si transistor as the temperature rises, the off-current increases and the on-current decreases (see FIG. 7B).
  • the OS transistor can reduce off-state current even at a high temperature by setting Vg to a negative voltage. Therefore, by using an OS transistor as the transistor M1, power consumption of the entire semiconductor device including the transistor M1 can be reduced even in an operation at a high temperature.
  • DOSRAM Dynamic Oxide Semiconductor Random Access Memory
  • a DOSRAM can be formed by applying an OS transistor as the transistor M1.
  • the mounting density of the memory cells can be doubled by stacking the cell arrays 221a and 221b.
  • the parasitic capacitance generated in the bit line BL and the bit line BLB also increases. Since the parasitic capacitance becomes a load on the sense amplifier 127, the increase in the parasitic capacitance can contribute to unstable operation of the sense amplifier 127 and a decrease in the operation speed of the storage device 100.
  • a first bit line BLf and a second bit line BLs are provided instead of the bit line BL, and a first bit line BLBf and a second bit line BLBs are provided instead of the bit line BLB.
  • the bit line BL is divided into the first bit line BLf and the second bit line BLs
  • the bit line BLB is divided into the first bit line BLBf and the second bit line BLBs.
  • the first bit line BLf electrically connected to the sense amplifier 127 [k, h] is referred to as a first bit line BLf [k, h].
  • the second bit line BLs, the first bit line BLBf, and the second bit line BLBs are similarly shown.
  • the sense amplifier 127 is provided with switches 231 to 234.
  • the switch 231 included in the sense amplifier 127 [k, h] is referred to as a switch 231 [k, h].
  • the switches 232 to 234 are similarly shown.
  • the first bit line BLf [k, h] is electrically connected to the memory cell 10a included in the memory cell group 52a [k, h] and the memory cell 10b included in the memory cell group 52b [k, h]. .
  • the first bit line BLf [k, h] is electrically connected to the node ND [k, h] through the switch 231 [k, h]. Note that FIG. 8 does not show the memory cell group, but FIG. 4 may be referred to for the memory cell group.
  • the second bit line BLs [k, h] is electrically connected to the memory cell 10b included in the memory cell group 51b [k, h].
  • the second bit line BLs [k, h] is electrically connected to the node ND [k, h] via the switch 232 [k, h].
  • the first bit line BLBf [k, h] is electrically connected to the memory cell 10a included in the memory cell group 53a [k, h] and the memory cell 10b included in the memory cell group 53b [k, h]. .
  • the first bit line BLBf [k, h] is electrically connected to the node NDB [k, h] via the switch 233 [k, h].
  • the second bit line BLBs [k, h] is electrically connected to the memory cell 10a included in the memory cell group 51a [k, h].
  • the second bit line BLBs [k, h] is electrically connected to the node NDB [k, h] via the switch 234 [k, h].
  • switches such as the switches 231 to 234.
  • electrical switches or mechanical switches can be used.
  • a transistor, a MEMS, or the like can be used as a switch such as the switches 231 to 234.
  • the polarity of the transistor is not particularly limited.
  • a logic circuit in which a plurality of transistors are combined may be used.
  • a complementary logic circuit a logic circuit using an N-channel transistor and a P-channel transistor
  • the logic circuit may be used as the logic circuit.
  • ⁇ Operation example> For example, when data is written to or read from either the memory cell 10a included in the memory cell group 51a [k, h] or the memory cell 10b included in the memory cell group 51b [k, h], the switch 231 [k , H] and the switch 233 [k, h] are turned off (non-conductive state), and the switch 232 [k, h] and the switch 234 [k, h] are turned on (conductive state) (see FIG. 9). ).
  • the switch 231 is selected when any one of the word lines WLa [j-6] to WLa [j-1] and the word lines WLb [j-6] to WLb [j-1] is selected. [K, h] and the switch 233 [k, h] are turned off, and the switch 232 [k, h] and the switch 234 [k, h] are turned on.
  • 10a when writing or reading data to any of the memory cells 10b included in the memory cell group 53b [k, h], the switch 232 [k, h] and the switch 234 [k, h] are turned off, The switch 231 [k, h] and the switch 233 [k, h] are turned on (see FIG. 10).
  • the memory cells All sense amplifiers 127 to be connected must be operated.
  • any one of the word line WLa [j] to the word line WLa [j + 5] and the word line WLb [j] to the word line WLb [j + 5] is selected, it is arranged in the kth row. It is necessary to operate all the sense amplifiers 127 and all the sense amplifiers 127 arranged in the (k + 1) th row.
  • the sense amplifier 127 [k, h] when any one of the word lines WLa [j] to WLa [j + 5] and the word lines WLb [j] to WLb [j + 5] is selected, the sense amplifier 127 [k, h] At the same time, the sense amplifier 127 [k + 1, h] is also operated. Specifically, the switches 232 [k, h] and 234 [k, h] included in the sense amplifier 127 [k, h] are turned off, and the switches 231 [k, h] and 233 [k, h] are turned on.
  • the switch 231 [k + 1, h] and the switch 233 [k + 1, h] of the sense amplifier 127 [k + 1, h] are turned off, the switch 232 [k + 1, h] and the switch 234 [k + 1, h] are turned on. State.
  • the bit line BL and the bit line BLB are separately provided, and the on state and the off state of the switches 231 to 234 are controlled according to the address of the selected word line WL (word line WLa and word line WLb), thereby sensing
  • the parasitic capacitance that is the load of the amplifier 127 can be reduced.
  • the parasitic capacitance that is the load of the sense amplifier 127 can be halved.
  • the stability of sense amplifier operation can be improved. Therefore, the reliability of the storage device 100 can be improved.
  • the operation speed of the sense amplifier 127 can be increased. Therefore, the operation speed of the storage device 100 can be increased.
  • a sense amplifier 127A which is a 4-cell width type sense amplifier 127, a memory cell 10a, and a memory cell 10b will be described.
  • the “4-cell width type sense amplifier” refers to a sense amplifier whose length in the X direction corresponds to approximately four memory cells.
  • FIGS. 12 and 13 are perspective block diagrams showing the connection relationship of the sense amplifier 127A, the memory cell 10a, and the memory cell 10b. Similar to the sense amplifier 127, the sense amplifier 127A in the k-th row and the h-th column is referred to as a sense amplifier 127A [k, h].
  • FIG. 12 illustrates a sense amplifier 127A [k ⁇ 2, h], a sense amplifier 127A [k ⁇ 1, h], a sense amplifier 127A [k, h], a sense amplifier 127A [k + 1, h], and a sense amplifier 127A [k + 2, h], and sense amplifier 127A [k + 3, h], and a memory cell electrically connected to one of these sense amplifiers 127A.
  • FIG. 12 shows a case where 12 memory cells 10a and 12 memory cells 10b are electrically connected to one sense amplifier 127A as an example.
  • the number of memory cells 10a and memory cells 10b electrically connected to one sense amplifier 127A is not limited to this.
  • FIG. 13 is a perspective block diagram for illustrating a connection relationship between the sense amplifier 127A and the memory cell 10a and the memory cell 10b.
  • FIG. 13 is a diagram illustrating a memory cell electrically connected to any one of the sense amplifier 127A [k, h] to the sense amplifier 127A [k + 3, h].
  • the word line WLa and the word line WLb are not shown.
  • FIG. 14 is an enlarged view of a portion 281 shown in FIG.
  • FIG. 15 is a view of a part of the cell array 221b as viewed from the Z direction.
  • FIG. 16 is a diagram illustrating the sense amplifier 127A [k, h] to the sense amplifier 127A [k + 3, h], and the bit line BL and the bit line BLB corresponding to each.
  • One sense amplifier 127A is electrically connected to one bit line pair. Of the bit lines BL and BLB included in the bit line pair, the bit line BL is electrically connected to the node ND of the sense amplifier 127A, and the bit line BLB is electrically connected to the node NDB of the sense amplifier 127A. .
  • the sense amplifier 127A has a function of amplifying a potential difference between the bit line BL and the bit line BLB.
  • the sense amplifier 127A [k, h] is electrically connected through the bit line BL [k, h] or the bit line BLB [k, h].
  • the memory cell group 51a to be performed is denoted as a memory cell group 51a [k, h].
  • the memory cell group 52a, the memory cell group 53a, the memory cell group 51b, the memory cell group 52b, and the memory cell group 53b are also shown in the same manner.
  • the memory cell group 51a [k + 2, h] includes an area overlapping the memory cell group 52a [k, h], and the memory cell group And a region overlapping 53a [k, h]. That is, when the cell array 221a is viewed from the X direction (row direction), the bit line BLB [k + 2, h] includes an area overlapping the bit line BL [k, h] and an area overlapping the bit line BLB [k, h].
  • the bit line BLB [k + 2, h] includes an area overlapping the bit line BL [k, h] and an area overlapping the bit line BLB [k, h].
  • the memory cell group 51a [k + 3, h] includes an area overlapping with the memory cell group 52a [k + 1, h] and a memory cell group 53a [k + 1, h]. And an overlapping region. That is, when the cell array 221a is viewed from the X direction (row direction), the bit line BLB [k + 3, h] overlaps with the bit line BL [k + 1, h] and the region overlaps with the bit line BLB [k + 1, h]. Have.
  • the memory cell group 51a [k + 2, h] includes an area overlapping the memory cell group 52a [k, h] and the memory cell group 52a [k + 1, h].
  • the memory cell group 51a [k + 3, h] overlaps with the memory cell group 52a [k, h] and the memory cell group 52a [k + 1, h].
  • the memory cell group 51a [k + 2, h] includes an area adjacent to the memory cell group 52a [k, h] and an area adjacent to the memory cell group 53a [k, h]. And having. That is, when the cell array 221a is viewed from the Z direction, the bit line BLB [k + 2, h] includes an area adjacent to the bit line BL [k, h] and an area adjacent to the bit line BLB [k, h]. Have.
  • the memory cell group 51a [k + 3, h] includes an area adjacent to the memory cell group 52a [k + 1, h] and an area adjacent to the memory cell group 53a [k + 1, h]. And having. That is, when the cell array 221a is viewed from the Z direction, the bit line BLB [k + 3, h] includes an area adjacent to the bit line BL [k + 1, h] and an area adjacent to the bit line BLB [k + 1, h]. Have.
  • the memory cell group 52a [k + 1, h] and the memory cell group 52a [k, h] are adjacent to each other through the memory cell group 51a [k + 2, h].
  • the memory cell group 53a [k + 1, h] and the memory cell group 53a [k, h] are adjacent to each other through the memory cell group 51a [k + 2, h].
  • the memory cell group 51b [k + 2, h] includes an area overlapping the memory cell group 52b [k, h], and the memory cell group. And a region overlapping with 53b [k, h]. That is, when the cell array 221b is viewed from the X direction (row direction), the bit line BLB [k + 2, h] includes an area overlapping the bit line BL [k, h] and an area overlapping the bit line BLB [k, h]. Have.
  • the memory cell group 51b [k + 3, h] includes an area overlapping with the memory cell group 52b [k + 1, h], and a memory cell group 53b [k + 1, h]. And an overlapping region. That is, when the cell array 221b is viewed from the X direction (row direction), the bit line BL [k + 3, h] includes an area overlapping the bit line BL [k + 1, h] and an area overlapping the bit line BLB [k + 1, h]. Have.
  • the memory cell group 51b [k + 2, h] overlaps the memory cell group 52b [k, h] and the memory cell group 52b [k + 1, h]. And a region overlapping with the memory cell group 53b [k, h] and the memory cell group 53b [k + 1, h].
  • the memory cell group 51b [k + 3, h] overlaps with the memory cell group 52b [k, h] and the memory cell group 52b [k + 1, h]; And a region overlapping with the memory cell group 53b [k, h] and the memory cell group 53b [k + 1, h].
  • the memory cell group 51b [k + 2, h] includes an area adjacent to the memory cell group 52b [k, h] and an area adjacent to the memory cell group 53b [k, h]. And having. That is, when the cell array 221b is viewed from the Z direction, the bit line BL [k + 2, h] includes an area adjacent to the bit line BL [k, h] and an area adjacent to the bit line BLB [k, h]. Have.
  • the memory cell group 51b [k + 3, h] is adjacent to the memory cell group 52b [k + 1, h] and is adjacent to the memory cell group 53b [k + 1, h]. And having. That is, when the cell array 221b is viewed from the Z direction, the bit line BL [k + 3, h] includes an area adjacent to the bit line BL [k + 1, h] and an area adjacent to the bit line BLB [k + 1, h]. Have.
  • the memory cell group 52b [k + 1, h] and the memory cell group 52b [k, h] are adjacent to each other via the memory cell group 51b [k + 2, h].
  • the memory cell group 53b [k + 1, h] and the memory cell group 53b [k, h] are adjacent to each other through the memory cell group 51b [k + 2, h].
  • FIGS. 15A and 15B are views of a part of the cell array 221b viewed from the Z direction.
  • FIG. 15A illustrates a memory cell group 51b [k + 2, h], a memory cell group 52b [k + 2, h], a memory cell group 53b [k + 2, h], and a memory cell group 51b [k + 3, h].
  • a memory cell group 52b [k + 3, h] and a memory cell group 53b [k + 3, h] are shown.
  • FIG. 15B illustrates a memory cell group 51b [k, h], a memory cell group 52b [k, h], a memory cell group 53b [k, h], and a memory cell group 51b [k + 1, h].
  • a memory cell group 52b [k + 1, h] and a memory cell group 53b [k + 1, h] are shown.
  • Other memory cells 10b are indicated by broken lines.
  • the memory cell group 51b, the memory cell group 52b, and the memory cell group 53b are all arranged in the same direction along the X direction. Specifically, in FIGS. 15A and 15B, the memory cell group 51b, the memory cell group 52b, and the memory cell group 53b are arranged in order from the left toward the drawing when the X direction is taken as the horizontal axis. . Although not shown, the memory cell group 51a, the memory cell group 52a, and the memory cell group 53a are similarly arranged.
  • the parasitic capacitance of the bit line BL and the parasitic capacitance of the bit line BLB vary depending on the number of memory cells electrically connected to each bit line. As described in the above embodiment, the parasitic capacitance of the bit line BL and the parasitic capacitance of the bit line BLB are preferably the same. By making the capacitance values of both the same or close, the influence of noise can be made less susceptible. Note that the above embodiment may be referred to for a more detailed description.
  • Embodiment 4 In this embodiment, a modified example of the storage block 211 described in Embodiment 3 will be described. For the description not in this embodiment mode, the above embodiment mode may be referred to.
  • the memory cell mounting density can be doubled.
  • the parasitic capacitance generated in the bit line BL and the bit line BLB also increases. Since the parasitic capacitance becomes a load on the sense amplifier 127A, the increase in the parasitic capacitance can be a cause of unstable operation of the sense amplifier 127A and a decrease in the operation speed of the storage device 100.
  • FIG. 17 a structure for reducing parasitic capacitance generated in the bit line BL and the bit line BLB will be described with reference to FIGS.
  • FIG. 17 a part of the local sense amplifier array 214, a part of the cell array 221a, and a part of the cell array 221b are extracted.
  • FIG. 18 is an enlarged view of a portion 282 shown in FIG.
  • a first bit line BLf and a second bit line BLs are provided in place of the bit line BL, and a first bit line BLBf and a second bit line BLBs are provided in place of the bit line BLB. That is, the bit line BL is divided into the first bit line BLf and the second bit line BLs, and the bit line BLB is divided into the first bit line BLBf and the second bit line BLBs.
  • the first bit line BLf electrically connected to the sense amplifier 127A [k, h] is referred to as a first bit line BLf [k, h].
  • the second bit line BLs, the first bit line BLBf, and the second bit line BLBs are similarly shown.
  • switches 231 to 234 are provided in the sense amplifier 127A.
  • the switch 231 included in the sense amplifier 127A [k, h] is referred to as a switch 231 [k, h].
  • the switches 232 to 234 are similarly shown.
  • the first bit line BLf [k, h] is electrically connected to the memory cell 10a included in the memory cell group 52a [k, h] and the memory cell 10b included in the memory cell group 52b [k, h]. .
  • the first bit line BLf [k, h] is electrically connected to the node ND [k, h] through the switch 231 [k, h]. Note that although the memory cell group is not explicitly shown in FIGS. 17 and 18, the memory cell group may be referred to FIGS. 13 and 14.
  • the second bit line BLs [k, h] is electrically connected to the memory cell 10b included in the memory cell group 51b [k, h].
  • the second bit line BLs [k, h] is electrically connected to the node ND [k, h] via the switch 232 [k, h].
  • the first bit line BLBf [k, h] is electrically connected to the memory cell 10a included in the memory cell group 53a [k, h] and the memory cell 10b included in the memory cell group 53b [k, h]. .
  • the first bit line BLBf [k, h] is electrically connected to the node NDB [k, h] via the switch 233 [k, h]. 17 and 18, the switch 233 [k, h] is provided in the sense amplifier 127A [k + 1, h], but may be provided in the sense amplifier 127A [k, h].
  • the second bit line BLBs [k, h] is electrically connected to the memory cell 10a included in the memory cell group 51a [k, h].
  • the second bit line BLBs [k, h] is electrically connected to the node NDB [k, h] via the switch 234 [k, h].
  • the first bit line BLf [k + 1, h] is electrically connected to the memory cell 10a included in the memory cell group 52a [k + 1, h] and the memory cell 10b included in the memory cell group 52b [k + 1, h]. Is done.
  • the first bit line BLf [k + 1, h] is electrically connected to the node ND [k + 1, h] through the switch 231 [k + 1, h].
  • the second bit line BLs [k + 1, h] is electrically connected to the memory cell 10b included in the memory cell group 51b [k + 1, h].
  • the second bit line BLs [k + 1, h] is electrically connected to the node ND [k + 1, h] through the switch 232 [k + 1, h].
  • the first bit line BLBf [k + 1, h] is electrically connected to the memory cell 10a included in the memory cell group 53a [k + 1, h] and the memory cell 10b included in the memory cell group 53b [k + 1, h]. .
  • the first bit line BLBf [k + 1, h] is electrically connected to the node NDB [k + 1, h] via the switch 233 [k + 1, h].
  • the second bit line BLBs [k + 1, h] is electrically connected to the memory cell 10a included in the memory cell group 51a [k + 1, h].
  • the second bit line BLBs [k + 1, h] is electrically connected to the node NDB [k + 1, h] via the switch 234 [k + 1, h].
  • the first bit line BLf [k + 2, h] is electrically connected to the memory cell 10a included in the memory cell group 52a [k + 2, h] and the memory cell 10b included in the memory cell group 52b [k + 2, h]. .
  • the first bit line BLf [k + 2, h] is electrically connected to the node ND [k + 2, h] via the switch 231 [k + 2, h].
  • the second bit line BLs [k + 2, h] is electrically connected to the memory cell 10b included in the memory cell group 51b [k + 2, h].
  • the second bit line BLs [k + 2, h] is electrically connected to the node ND [k + 2, h] via the switch 232 [k + 2, h].
  • the first bit line BLBf [k + 2, h] is electrically connected to the memory cell 10a included in the memory cell group 53a [k + 2, h] and the memory cell 10b included in the memory cell group 53b [k + 2, h]. .
  • the first bit line BLBf [k + 2, h] is electrically connected to the node NDB [k + 2, h] via the switch 233 [k + 2, h].
  • the switch 233 [k + 2, h] is provided in the sense amplifier 127A [k + 3, h], but may be provided in the sense amplifier 127A [k + 2, h].
  • the first bit line BLf [k + 3, h] is electrically connected to the memory cell 10a included in the memory cell group 52a [k + 3, h] and the memory cell 10b included in the memory cell group 52b [k + 3, h]. Is done.
  • the first bit line BLf [k + 3, h] is electrically connected to the node ND [k + 3, h] via the switch 231 [k + 3, h].
  • the second bit line BLs [k + 3, h] is electrically connected to the memory cell 10b included in the memory cell group 51b [k + 3, h].
  • the second bit line BLs [k + 3, h] is electrically connected to the node ND [k + 3, h] via the switch 232 [k + 3, h].
  • the first bit line BLBf [k + 3, h] is electrically connected to the memory cell 10a included in the memory cell group 53a [k + 3, h] and the memory cell 10b included in the memory cell group 53b [k + 3, h]. .
  • the first bit line BLBf [k + 3, h] is electrically connected to the node NDB [k + 3, h] via the switch 233 [k + 3, h].
  • the second bit line BLBs [k + 3, h] is electrically connected to the memory cell 10a included in the memory cell group 51a [k + 3, h].
  • the second bit line BLBs [k + 3, h] is electrically connected to the node NDB [k + 3, h] via the switch 234 [k + 3, h].
  • the switch 234 [k + 3, h] is provided in the sense amplifier 127A [k + 2, h], but may be provided in the sense amplifier 127A [k + 3, h].
  • switches such as the switches 231 to 234.
  • electrical switches or mechanical switches can be used.
  • a transistor, a MEMS, or the like can be used as a switch such as the switches 231 to 234.
  • the polarity of the transistor is not particularly limited.
  • a logic circuit in which a plurality of transistors are combined may be used.
  • a complementary logic circuit a logic circuit using an N-channel transistor and a P-channel transistor
  • the logic circuit may be used as the logic circuit.
  • the memory cell selection operation performed for writing or reading data can be understood with reference to the second embodiment. Therefore, detailed description in this embodiment is omitted.
  • the bit line BL and the bit line BLB are separately provided, and the on state and the off state of the switches 231 to 234 are controlled according to the address of the selected word line WL (word line WLa and word line WLb), thereby sensing
  • the parasitic capacitance that is the load of the amplifier 127 can be reduced.
  • the parasitic capacitance that is the load of the sense amplifier 127 can be halved.
  • the stability of sense amplifier operation can be improved. Therefore, the reliability of the storage device 100 can be improved.
  • the operation speed of the sense amplifier 127 can be increased. Therefore, the operation speed of the storage device 100 can be increased.
  • Embodiment 5 In this embodiment, a modified example of the storage block 211 described in Embodiment 4 will be described. Note that the description of the above embodiment may be referred to for descriptions that are not included in this embodiment.
  • FIG. 19 shows a part of the local sense amplifier array 214, a part of the cell array 221a, and a part of the cell array 221b.
  • FIG. 20 is an enlarged view of a portion 283 shown in FIG.
  • FIG. 21 is an enlarged view of a portion 284 shown in FIG.
  • FIG. 22 is a perspective block diagram for showing a connection relationship between the sense amplifier 127A and the memory cell 10a and the memory cell 10b.
  • FIG. 22 is a diagram in which the word line WLa and the word line WLb are omitted from FIG.
  • FIG. 23 is an enlarged view of a portion 285 shown in FIG.
  • FIG. 24 is a view of a part of the cell array 221b viewed from the Z direction.
  • FIG. 25 is a diagram illustrating the sense amplifier 127A [k ⁇ 1, h] to the sense amplifier 127A [k + 3, h], and the bit line BL and the bit line BLB corresponding to each of them.
  • the first bit line BLf [k, h] is electrically connected to the memory cell 10a included in the memory cell group 52a [k, h] and the memory cell 10b included in the memory cell group 52b [k, h]. .
  • the first bit line BLf [k, h] is electrically connected to the node ND [k, h] through the switch 231 [k, h].
  • FIGS. 19, 20, and 21 the memory cell group is not clearly shown. However, for the memory cell group, FIGS. 22 and 23 may be referred to.
  • the second bit line BLs [k, h] is electrically connected to the memory cell 10b included in the memory cell group 51b [k, h].
  • the second bit line BLs [k, h] is electrically connected to the node ND [k, h] via the switch 232 [k, h].
  • the first bit line BLBf [k, h] is electrically connected to the memory cell 10a included in the memory cell group 53a [k, h] and the memory cell 10b included in the memory cell group 53b [k, h]. .
  • the first bit line BLBf [k, h] is electrically connected to the node NDB [k, h] via the switch 233 [k, h]. 19 and 20, the switch 233 [k, h] is provided in the sense amplifier 127A [k + 1, h], but may be provided in the sense amplifier 127A [k, h].
  • the second bit line BLBs [k, h] is electrically connected to the memory cell 10a included in the memory cell group 51a [k, h].
  • the second bit line BLBs [k, h] is electrically connected to the node NDB [k, h] via the switch 234 [k, h].
  • the first bit line BLf [k + 1, h] is electrically connected to the memory cell 10a included in the memory cell group 52a [k + 1, h] and the memory cell 10b included in the memory cell group 52b [k + 1, h]. Is done.
  • the first bit line BLf [k + 1, h] is electrically connected to the node ND [k + 1, h] through the switch 231 [k + 1, h].
  • the switch 231 [k + 1, h] is provided in the sense amplifier 127A [k, h], but may be provided in the sense amplifier 127A [k + 1, h].
  • the second bit line BLs [k + 1, h] is electrically connected to the memory cell 10b included in the memory cell group 51b [k + 1, h].
  • the second bit line BLs [k + 1, h] is electrically connected to the node ND [k + 1, h] through the switch 232 [k + 1, h].
  • the first bit line BLBf [k + 1, h] is electrically connected to the memory cell 10a included in the memory cell group 52a [k + 1, h] and the memory cell 10b included in the memory cell group 52b [k + 1, h]. .
  • the first bit line BLBf [k + 1, h] is electrically connected to the node NDB [k + 1, h] via the switch 233 [k + 1, h].
  • the second bit line BLBs [k + 1, h] is electrically connected to the memory cell 10a included in the memory cell group 51a [k + 1, h].
  • the second bit line BLBs [k + 1, h] is electrically connected to the node NDB [k + 1, h] via the switch 234 [k + 1, h].
  • the first bit line BLf [k ⁇ 1, h] includes a memory cell 10a included in the memory cell group 52a [k ⁇ 1, h] and a memory cell 10b included in the memory cell group 52b [k ⁇ 1, h]. Electrically connected.
  • the first bit line BLf [k ⁇ 1, h] is electrically connected to the node ND [k, h] through the switch 231 [k ⁇ 1, h].
  • the second bit line BLs [k ⁇ 1, h] is electrically connected to the memory cell 10b included in the memory cell group 51b [k ⁇ 1, h].
  • the second bit line BLs [k ⁇ 1, h] is electrically connected to the node ND [k ⁇ 1, h] through the switch 232 [k ⁇ 1, h].
  • the first bit line BLBf [k ⁇ 1, h] includes a memory cell 10a included in the memory cell group 53a [k ⁇ 1, h] and a memory cell 10b included in the memory cell group 53b [k ⁇ 1, h]. Electrically connected.
  • the first bit line BLBf [k ⁇ 1, h] is electrically connected to the node NDB [k ⁇ 1, h] through the switch 233 [k ⁇ 1, h].
  • the switch 233 [k ⁇ 1, h] is provided in the sense amplifier 127A [k ⁇ 2, h], but may be provided in the sense amplifier 127A [k ⁇ 1, h]. I do not care.
  • the second bit line BLBs [k ⁇ 1, h] is electrically connected to the memory cell 10 a included in the memory cell group 51 a [k ⁇ 1, h].
  • the second bit line BLBs [k ⁇ 1, h] is electrically connected to the node NDB [k ⁇ 1, h] via the switch 234 [k ⁇ 1, h].
  • the first bit line BLf [k + 2, h] is electrically connected to the memory cell 10a included in the memory cell group 52a [k + 2, h] and the memory cell 10b included in the memory cell group 52b [k + 2, h]. Is done.
  • the first bit line BLf [k + 2, h] is electrically connected to the node ND [k + 2, h] via the switch 231 [k + 2, h].
  • the switch 231 [k + 2, h] is provided in the sense amplifier 127A [k + 3, h], but may be provided in the sense amplifier 127A [k + 2, h].
  • the second bit line BLs [k + 2, h] is electrically connected to the memory cell 10b included in the memory cell group 51b [k + 2, h].
  • the second bit line BLs [k + 2, h] is electrically connected to the node ND [k + 2, h] via the switch 232 [k + 2, h].
  • the first bit line BLBf [k + 2, h] is electrically connected to the memory cell 10a included in the memory cell group 52a [k + 2, h] and the memory cell 10b included in the memory cell group 52b [k + 2, h]. .
  • the first bit line BLBf [k + 2, h] is electrically connected to the node NDB [k + 1, h] through the switch 233 [k + 2, h].
  • the second bit line BLBs [k + 2, h] is electrically connected to the memory cell 10a included in the memory cell group 51a [k + 2, h].
  • the second bit line BLBs [k + 2, h] is electrically connected to the node NDB [k + 2, h] via the switch 234 [k + 2, h].
  • the memory cell group 51a [k + 2, h] includes an area overlapping the memory cell group 52a [k, h], and the memory cell group And a region overlapping 53a [k, h]. That is, when the cell array 221a is viewed from the X direction (row direction), the bit line BLBs [k + 2, h] includes an area overlapping the bit line BLf [k, h] and an area overlapping the bit line BLBf [k, h]. Have.
  • the memory cell group 51a [k ⁇ 1, h] includes an area overlapping with the memory cell group 52a [k + 1, h] and the memory cell group 53a [k + 1, h]. ], And a region overlapping with. That is, when the cell array 221a is viewed from the X direction (row direction), the bit line BLBs [k-1, h] overlaps the bit line BLBf [k + 1, h] and the bit line BLf [k + 1, h]. A region.
  • the memory cell group 51a [k + 2, h] overlaps with the memory cell group 52a [k, h] and the memory cell group 53a [k + 1, h]. And a region overlapping with the memory cell group 53a [k, h] and the memory cell group 52a [k + 1, h].
  • the memory cell group 51a [k ⁇ 1, h] overlaps the memory cell group 52a [k, h] and the memory cell group 53a [k + 1, h]. And a region overlapping with the memory cell group 53a [k, h] and the memory cell group 52a [k + 1, h].
  • the memory cell group 51a [k + 2, h] includes an area adjacent to the memory cell group 52a [k, h] and an area adjacent to the memory cell group 53a [k, h]. And having. That is, when the cell array 221a is viewed from the Z direction, the bit line BLBs [k + 2, h] includes an area adjacent to the bit line BLf [k, h] and an area adjacent to the bit line BLBf [k, h]. Have.
  • the memory cell group 51a [k-1, h] is adjacent to the memory cell group 53a [k + 1, h] and the memory cell group 52a [k + 1, h].
  • a region to be used that is, when the cell array 221a is viewed from the Z direction, the bit line BLBs [k ⁇ 1, h] includes an area adjacent to the bit line BLf [k + 1, h] and an area adjacent to the bit line BLBf [k + 1, h].
  • the bit line BLBs [k ⁇ 1, h] includes an area adjacent to the bit line BLf [k + 1, h] and an area adjacent to the bit line BLBf [k + 1, h].
  • the memory cell group 53a [k + 1, h] and the memory cell group 52a [k, h] are adjacent to each other through the memory cell group 51a [k + 2, h].
  • the memory cell group 52a [k + 1, h] and the memory cell group 53a [k, h] are adjacent to each other through the memory cell group 51a [k + 2, h].
  • the memory cell group 51b [k + 2, h] includes an area overlapping the memory cell group 52b [k, h], and the memory cell group. And a region overlapping with 53b [k, h]. That is, when the cell array 221b is viewed from the X direction (row direction), the bit line BLs [k + 2, h] includes an area overlapping the bit line BLf [k, h] and an area overlapping the bit line BLBf [k, h]. Have.
  • the memory cell group 51b [k ⁇ 1, h] includes an area overlapping with the memory cell group 52b [k + 1, h] and the memory cell group 53b [k + 1, h]. ], And a region overlapping with. That is, when the cell array 221b is viewed from the X direction (row direction), the bit line BLBs [k ⁇ 1, h] overlaps the bit line BLf [k + 1, h] and the bit line BLBf [k + 1, h]. A region.
  • the memory cell group 51b [k + 2, h] overlaps with the memory cell group 52b [k, h] and the memory cell group 53b [k + 1, h]. And a region overlapping with the memory cell group 53b [k, h] and the memory cell group 52b [k + 1, h].
  • the memory cell group 51b [k-1, h] overlaps with the memory cell group 52b [k, h] and the memory cell group 53b [k + 1, h]. And a region overlapping with the memory cell group 53b [k, h] and the memory cell group 52b [k + 1, h].
  • the memory cell group 51b [k + 2, h] includes an area adjacent to the memory cell group 52b [k, h] and an area adjacent to the memory cell group 53b [k, h]. And having. That is, when the cell array 221b is viewed from the Z direction, the bit line BLs [k + 2, h] includes an area adjacent to the bit line BLf [k, h] and an area adjacent to the bit line BLBf [k, h]. Have.
  • the memory cell group 51b [k-1, h] is adjacent to the memory cell group 53b [k + 1, h] and the memory cell group 52b [k + 1, h].
  • a region to be used that is, when the cell array 221b is viewed from the Z direction, the bit line BLBs [k ⁇ 1, h] includes an area adjacent to the bit line BLf [k + 1, h] and an area adjacent to the bit line BLBf [k + 1, h].
  • the bit line BLBs [k ⁇ 1, h] includes an area adjacent to the bit line BLf [k + 1, h] and an area adjacent to the bit line BLBf [k + 1, h].
  • the memory cell group 53b [k + 1, h] and the memory cell group 52b [k, h] are adjacent to each other via the memory cell group 51b [k + 2, h].
  • the memory cell group 52b [k + 1, h] and the memory cell group 53b [k, h] are adjacent to each other through the memory cell group 51b [k + 2, h].
  • FIG. 24A and 24B are views of a part of the cell array 221b viewed from the Z direction.
  • FIG. 24A illustrates a memory cell group 51b [k + 2, h], a memory cell group 52b [k + 2, h], a memory cell group 53b [k + 2, h], and a memory cell group 51b [k + 3, h].
  • a memory cell group 52b [k + 3, h] and a memory cell group 53b [k + 3, h] are shown.
  • FIG. 24B illustrates a memory cell group 51b [k, h], a memory cell group 52b [k, h], a memory cell group 53b [k, h], and a memory cell group 51b [k + 1, h].
  • a memory cell group 52b [k + 1, h] and a memory cell group 53b [k + 1, h] are shown.
  • Other memory cells 10b are indicated by broken lines.
  • a memory cell group (a memory cell group 51b [k, h], a memory cell group 52b [k, h], and a memory cell group 53b [] that is electrically connected to the sense amplifier 127A [k, h].
  • k, h] a memory cell group
  • memory cell group 51b [k + 2, h] memory cell group 51b [k + 2, h]
  • memory cell group 52b [k + 2, h] memory cell group 53b electrically connected to the sense amplifier 127A [k + 2, h]. [K + 2, h]
  • the memory cell group 51b [k, h] and the memory cell group 52b [k, h] are sequentially viewed from the left in the drawing with the X direction as the horizontal axis. And memory cell group 53b [k, h] are arranged. Similarly, the memory cell group 51b [k + 2, h], the memory cell group 52b [k + 2, h], and the memory cell group 53b [k + 2, h] are arranged in order from the left.
  • a memory cell group (a memory cell group 51b [k + 1, h], a memory cell group 52b [k + 1, h], and a memory cell group 53b [k + 1, h]) electrically connected to the sense amplifier 127A [k + 1, h].
  • a memory cell group (memory cell group 51b [k-1, h], memory cell group 52b [k-1, h], and memory cells electrically connected to the sense amplifier 127A [k-1, h])
  • the group 53b [k-1, h]) is arranged in the same direction.
  • the memory cell group 51b [k + 1, h] and the memory cell group 52b [k + 1, h] are sequentially viewed from the right in the drawing with the X direction as the horizontal axis.
  • memory cell group 53b [k + 1, h] are arranged.
  • the memory cell group 52b [k ⁇ 1, h] and the memory cell group 53b [k ⁇ 1, h] are arranged in order from the right.
  • the memory cell group electrically connected to the sense amplifier 127A [k, h], the memory cell group electrically connected to the sense amplifier 127A [k + 2, h], and the sense amplifier 127A [k + 1, h] are electrically connected.
  • the memory cell group electrically connected to the sense amplifier 127A [k-1, h] are different in the arrangement direction of the memory cell group. Although not shown, the same applies to the memory cell group 51a, the memory cell group 52a, and the memory cell group 53a.
  • FIG. 28 shows a circuit configuration example of the sense amplifier 127 [k, h].
  • the sense amplifier 127 [k, h] illustrated in FIG. 28 includes a precharge circuit 132, an amplifier circuit 133, and an input / output circuit 134. Note that in this embodiment and the like, the precharge circuit 132, the amplifier circuit 133, and the input / output circuit 134 included in the sense amplifier 127 [k, h] are replaced with the precharge circuit 132 [k, h] and the amplifier circuit 133 [ k, h] and the input / output circuit 134 [k, h].
  • FIG. 28 shows an example in which the memory cell shown in FIG. 6C is used as the memory cell 10a.
  • the precharge circuit 132 [k, h] includes n-channel transistors Tr21 to Tr23. Note that the transistors Tr21 to Tr23 may be p-channel transistors.
  • One of a source and a drain of the transistor Tr21 is electrically connected to the wiring BLf [k, h], and the other of the source and the drain is electrically connected to the wiring PRE.
  • One of the source and the drain of the transistor Tr21 and the node of the wiring BLf [k, h] are a node ND [k, h].
  • One of a source and a drain of the transistor Tr22 is electrically connected to the wiring BLBf [k, h], and the other of the source and the drain is electrically connected to the wiring PRE.
  • One of the source and the drain of the transistor Tr22 and a node of the wiring BLBf [k, h] are a node NDB [k, h].
  • One of the source and the drain of the transistor Tr23 is electrically connected to the wiring BLf [k, h] via the node ND [k, h], and the other of the source and the drain is wired via the node NDB [k, h]. It is electrically connected to BLBf [k, h].
  • the gate of the transistor Tr21, the gate of the transistor Tr22, and the gate of the transistor Tr23 are electrically connected to the wiring PL.
  • the precharge circuit 132 [k, h] has a function of initializing the potentials of the wiring BLf [k, h] and the wiring BLBf [k, h].
  • the amplifier circuit 133 [k, h] includes p-channel transistors Tr31 and Tr32, and n-channel transistors Tr33 and Tr34.
  • One of a source and a drain of the transistor Tr31 is electrically connected to the wiring SP, and the other of the source and the drain is the gate of the transistor Tr32, the gate of the transistor Tr34, the node ND [k, h], and the wiring BLf [k, h]. And are electrically connected.
  • One of a source and a drain of the transistor Tr33 is electrically connected to the gate of the transistor Tr32, the gate of the transistor Tr34, the node NDB [k, h], and the wiring BLf [k, h], and the other of the source and the drain is the wiring SN. And are electrically connected.
  • One of a source and a drain of the transistor Tr32 is electrically connected to the wiring SP, and the other of the source and the drain is the gate of the transistor Tr31, the gate of the transistor Tr33, the node NDB [k, h], and the wiring BLBf [k, h]. And are electrically connected.
  • One of a source and a drain of the transistor Tr34 is electrically connected to the gate of the transistor Tr31, the gate of the transistor Tr33, the node NDB [k, h], and the wiring BLBf [k, h], and the other of the source and the drain is the wiring SN. And are electrically connected.
  • the amplifier circuit 133 [k, h] has a function of amplifying the potentials of the wiring BLf [k, h] and the wiring BLBf [k, h]. Note that the amplifier circuit 133 [k, h] functions as a latch-type sense amplifier.
  • the input / output circuit 134 [k, h] includes an n-channel transistor Tr41 and a transistor Tr42. Note that the transistor Tr41 and the transistor Tr42 may be p-channel type.
  • One of a source and a drain of the transistor Tr41 is electrically connected to the node ND [k, h] and the wiring BLf [k, h], and the other of the source and the drain is electrically connected to the wiring SALa [k]. Yes.
  • One of a source and a drain of the transistor Tr42 is electrically connected to the node NDB [k, h] and the wiring BLBf [k, h], and the other of the source and the drain is electrically connected to the wiring SALb [k]. .
  • the gate of the transistor Tr41 and the gate of the transistor Tr42 are electrically connected to the wiring CSEL.
  • the input / output circuit 134 [k, h] is connected to the wiring BLf [k, h] and the wiring SALa [k], and the wiring BLBf [k, h] and the wiring SALb. It has a function of controlling the conduction state of [k]. That is, whether to output a potential to the wiring SALa [k] and the wiring SALb [k] can be selected by the input / output circuit 134 [k, h].
  • the wiring SP, the wiring SN, the wiring CSEL, the wiring PRE, and the wiring PL have a function of transmitting signals for controlling operations of the precharge circuit 132, the amplifier circuit 133, and the input / output circuit 134.
  • the wiring SP, the wiring SN, the wiring CSEL, the wiring PRE, and the wiring PL are connected to the control circuit 112 illustrated in FIG.
  • the control circuit 112 has a function of supplying a control signal to the wiring SP, the wiring SN, the wiring CSEL, the wiring PRE, and the wiring PL.
  • the read mode is an operation mode that is performed when information stored in the memory cell 10a or the memory cell 10b is read.
  • An example of operation in the read mode will be described with reference to the timing chart shown in FIG. As an example, an operation of reading information stored in the memory cell 10a electrically connected to the wiring BLf [k, h] and the word line WLa [j] is described.
  • the precharge circuit 132 [k, h] is operated, and the potentials of the wiring BLf [k, h] and the wiring BLBf [k, h] are initialized.
  • the potential of the wiring PL is set to VDD, and the transistors Tr21 to Tr23 are turned on.
  • the potential Vpre also referred to as “Vpre”
  • the potential Vpre is a potential that exceeds VSS and is lower than VDD.
  • the potential Vpre is (VDD + VSS) / 2. In this embodiment mode, VDD is 1.5V, VSS is 0V, and Vpre is 0.75V.
  • the potential of the wiring CSEL is VSS, and the transistor Tr41 and the transistor Tr42 are off in the input / output circuit 134 [k, h]. Further, in the period T11, the potential of the wiring CSEL may be a potential VNN described later.
  • the potential of the word line WLa [j] is the potential VNN, and the transistor M1 included in the memory cell 10a is in an off state.
  • VNN also referred to as “VNN”
  • VNN is a potential for turning off the transistor M1. Therefore, VNN is preferably a potential equal to or lower than VSS. VNN is more preferably a potential lower than VSS.
  • VNN is preferably a negative potential.
  • VNN is preferably lower than the source potential and drain potential of the transistor M1.
  • VNN is set to -0.5V.
  • VNN supplied to the word line WLa [j] By setting VNN supplied to the word line WLa [j] to a negative potential, the transistor M1 can be turned off more reliably. In particular, a storage device having a long data retention time even under high-temperature operation can be provided.
  • the potential of the word line WLa [j + 5] is VNN, and the transistor M1 included in the memory cell 10a electrically connected to the word line WLa [j + 5] is in an off state.
  • the potentials of the wiring SP and the wiring SN are the potential Vpre, and the amplifier circuit 133 [k, h] is in a stopped state.
  • VNN is preferably lower than the source potential and drain potential of the transistors Tr21 to Tr23. That is, VNN is preferably a negative potential.
  • the word line WLa [j] is set in a selected state. Specifically, the transistor M1 included in the memory cell 10a is turned on by setting the potential of the word line WLa [j] to the potential VPP.
  • VPP (also referred to as “VPP”) is a potential that turns on the transistor M1
  • VPP be a potential that is equal to or higher than VDD.
  • VPP is more preferably a potential higher than VDD.
  • VPP is higher than VDD by Vth of the transistor M1.
  • VPP is set to 3.0V.
  • the wiring BLf [k, h] and the capacitor CA are turned on via the transistor M1, and the charge held in the capacitor CA
  • the potential of the wiring BLf [k, h] varies depending on the amount.
  • FIG. 29 illustrates a case where data “1” is stored in the memory cell 10a and the amount of charge accumulated in the capacitor element CA is large.
  • the charge is discharged from the capacitor CA to the wiring BLf [k, h], so that the potential of the wiring BLf [k, h] is increased by ⁇ V1 from the potential Vpre.
  • the charge flows into the capacitor CA from the wiring BLf [k, h].
  • the potential of the wiring BLf [k, h] drops by ⁇ V2 (not shown).
  • VNN is preferably lower than the source potential and drain potential of the transistors Tr41 and Tr42. That is, VNN is preferably a negative potential.
  • the potentials of the wiring SP and the wiring SN are the potential Vpre.
  • the amplifier circuit 133 [k, h] maintains the stopped state.
  • the amplifier circuit 133 [k, h] In the period T13, the potential of the wiring SP is changed to VDD, and the potential of the wiring SN is changed to VSS. Then, the amplifier circuit 133 [k, h] enters an operating state.
  • the amplifier circuit 133 [k, h] has a function of amplifying a potential difference ( ⁇ V1 in FIG. 29) between the wiring BLf [k, h] and the wiring BLBf [k, h].
  • the potential of the wiring BLf [k, h] is changed from Vpre + ⁇ V1 to VDD. Further, the potential of the wiring BLBf [k, h] is changed from Vpre to VSS.
  • the potential of the wiring PL is VSS or VNN, and the transistors Tr21 to Tr23 are off in the precharge circuit 132 [k, h].
  • the potential of the wiring CSEL is VSS or VNN.
  • the transistor Tr41 and the transistor Tr42 are off.
  • the potential of the word line WLa [j] is VPP, and the transistor M1 included in the memory cell 10a electrically connected to the word line WLa [j] is on. Therefore, in the memory cell 10a, a charge amount corresponding to the potential (VDD) of the wiring BLf [k, h] is accumulated in the capacitor CA.
  • the input / output circuit 134 [k, h] is turned on by controlling the potential of the wiring CSEL. Specifically, the transistor Tr41 and the transistor Tr42 are turned on by setting the potential of the wiring CSEL to VDD or VPP. Accordingly, the potential of the wiring BLf [k, h] is supplied to the wiring SALa [k], and the potential of the wiring BLBf [k, h] is supplied to the wiring SALb [k].
  • the potential of the wiring PL is VSS or VNN, and the transistors Tr21 to Tr23 are off in the precharge circuit 132 [k, h].
  • the potential of the word line WLa [j] is VPP, and the transistor M1 included in the memory cell 10a is on.
  • the potential of the wiring SP is VDD
  • the potential of the wiring SN is VSS
  • the amplifier circuit 133 [k, h] is in an operating state. Therefore, in the memory cell 10a electrically connected to the word line WLa [j], the charge corresponding to the potential (VDD) of the wiring BLf [k, h] is transferred to the capacitor CA through the wiring BLf [k, h]. Supplied and accumulated.
  • the input / output circuit 134 [k, h] is turned off by controlling the potential of the wiring CSEL. Specifically, the transistor Tr41 and the transistor Tr42 are turned off by setting the potential of the wiring CSEL to VSS or VNN.
  • the word line WLa [j] is not selected. Specifically, the potential of the word line WLa [j] is set to VNN. Then, the transistor included in the memory cell 10a electrically connected to the word line WLa [j] is turned off. As a result, a charge amount corresponding to VDD is held in the capacitor element CA included in the memory cell 10a. Therefore, data is held in the memory cell 10a even after the data is read.
  • VNN supplied to the word line WLa [j] By setting VNN supplied to the word line WLa [j] to a negative potential, the transistor M1 can be turned off more reliably. In particular, a storage device having a long data retention time even under high-temperature operation can be provided.
  • the sense amplifier 127 [k, h] has a function of temporarily holding information read from the memory cell 10a.
  • the read data is supplied to the control circuit 112 (see FIG. 1) via the wiring SALa [k] and / or the wiring SALb [k]. Note that data can be read from other memory cells in the same manner as the memory cell 10a.
  • the write mode is an operation mode performed when information to be stored is written in the memory cell 10a or the memory cell 10b.
  • An operation example of the write mode will be described with reference to the timing chart shown in FIG. As an example, an operation of writing information in the memory cell 10a electrically connected to the wiring BLf [k, h] and the word line WLa [j] is described.
  • Period T21 In the period T21, an operation similar to that in the period T11 is performed, and the potentials of the wiring BLf [k, h] and the wiring BLBf [k, h] are initialized. Specifically, the potential of the wiring PL is set to VDD, and the potentials of the wiring BLf [k, h] and the wiring BLBf [k, h] are set to Vpre.
  • the potential of the wiring PL is set to VSS or VNN, and the transistors Tr21 to Tr23 are turned off.
  • the word line WLa [j] electrically connected to the memory cell 10a to which data is written is selected. Specifically, the potential of the word line WLa [j] is set to VPP, and the transistor M1 included in the memory cell 10a is turned on. Accordingly, in the memory cell 10a, the wiring BLf [k, h] and the capacitor CA are brought into conduction through the transistor M1.
  • the input / output circuit 134 [k, h] is set in an operating state by controlling the potential of the wiring CSEL. Accordingly, the wiring BLf [k, h] and the wiring SALa [k] are brought into conduction. In addition, the wiring BLBf [k, h] and the wiring SALb [k] are brought into conduction.
  • the data signal WDATA is supplied to the input / output circuit 134 [k, h] through the wiring SALa [k] and the wiring SALb [k].
  • a writing potential corresponding to the data signal WDATA is supplied to the wiring SALa [k] and the wiring SALb [k]
  • the wiring BLf [k, h] and the wiring BLBf [ k, h] is supplied with a writing potential.
  • VSS is supplied to the wiring SALa [k] and VDD is supplied to the wiring SALb [k].
  • the on / off states of the transistors Tr31 to Tr34 included in the amplifier circuit 133 [k, h] are inverted, and the potential of the wiring SN (VSS) is supplied to the wiring BLf [k, h], so that the wiring BLBf [k, h] is supplied. Is supplied with the potential (VDD) of the wiring SP. Accordingly, the amount of charge corresponding to the potential (VSS) indicating data “0” is supplied to the capacitor CA through the wiring BLf [k, h] and stored. By such an operation, data can be written into the memory cell 10a.
  • VNN is supplied to the word line WLa [j], and the word line WLa [j] is set in a non-selected state. Thereby, the charge written in the memory cell 10a is held.
  • the transistor Tr41 and the transistor Tr42 are turned off by setting the potential of the wiring CSEL to VSS or VNN.
  • the amplifier circuit 133 [ If k, h] is in an operating state, the potentials of the wiring BLf [k, h] and the wiring BLBf [k, h] are held by the amplifier circuit 133 [k, h]. Therefore, the timing for changing the transistor Tr41 and the transistor Tr42 from the on state to the off state may be before or after the word line WLa [j] is selected.
  • data can be written to the memory cell 10a.
  • data can be written to other memory cells in the same manner as the memory cell 10a.
  • VNN supplied to the word line WLa [j] By setting VNN supplied to the word line WLa [j] to a negative potential, the transistor M1 can be turned off more reliably. In particular, a storage device having a long data retention time even under high-temperature operation can be provided.
  • the refresh mode mode is an operation mode for performing a refresh operation (rewrite operation) at regular intervals in order to maintain data written in the memory cell 10a.
  • the operation in the refresh mode will be described with reference to the timing chart shown in FIG. As an example, an operation of rewriting information stored in the memory cell 10a electrically connected to the wiring BLf [k, h] and the word line WLa [j] will be described. Note that the refresh operation can also be performed based on the same principle as in the operation mode.
  • Period T31 In the period T31, an operation similar to that in the period T11 is performed, and the potentials of the wiring BLf [k, h] and the wiring BLBf [k, h] are initialized. Specifically, the potential of the wiring PL is set to VDD, and the potentials of the wiring BLf [k, h] and the wiring BLBf [k, h] are set to Vpre.
  • the potential of the wiring PL is set to VSS or VNN, and the transistors Tr21 to Tr23 are turned off.
  • the word line WLa [j] electrically connected to the memory cell 10a to which data is written is brought into a selected state.
  • the potential of the word line WLa [j] is set to VPP, and the transistor M1 included in the memory cell 10a is turned on. Accordingly, in the memory cell 10a, the wiring BLf [k, h] and the capacitor CA are brought into conduction through the transistor M1.
  • the potential of the wiring SP is set to VDD
  • the potential of the wiring SN is set to VSS
  • the amplifier circuit 133 [k, h] is set in an operating state.
  • the potential of the wiring BLf [k, h] is changed from Vpre + ⁇ V1 to the potential (VDD) of the wiring SP.
  • the potential of the wiring BLBf [k, h] is changed from Vpre to the potential of the wiring SN (VSS).
  • VNN is supplied to the word line WLa [j], and the word line WLa [j] is set in a non-selected state. Accordingly, a charge amount corresponding to the potential (VDD) of the wiring BLf [k, h] is supplied to and stored in the capacitor CA included in the memory cell 10a via the wiring BLf [k, h].
  • VNN supplied to the word line WLa [j] By setting VNN supplied to the word line WLa [j] to a negative potential, the transistor M1 can be turned off more reliably. In particular, a storage device having a long data retention time even under high-temperature operation can be provided.
  • the refresh mode since data is not read or written, the input / output circuit 134 [k, h] may remain off. Therefore, the refresh mode can be performed in a shorter period than the read mode and the write mode. Note that the refresh mode of other memory cells can be performed in the same manner as the memory cell 10a.
  • an OS transistor is preferably used as the transistor M1.
  • the OS transistor is a transistor with extremely low off-state current.
  • the number of refresh operations per certain period can be reduced.
  • the refresh operation can be eliminated.
  • the holding mode is an operation mode for holding data written in the memory cell 10a. It can be said that a memory cell that is not involved in any of the read mode, the write mode, and the refresh mode is operating in the holding mode.
  • the memory device 100 is operating in the read mode, the write mode, or the refresh mode with respect to the memory cell 10a electrically connected to the word line WLa [j].
  • the memory cell 10a electrically connected to the word line WLa [j + 5] operates in the holding mode (see FIGS. 29 to 31).
  • the transistor M1 included in the memory cell 10a electrically connected to the word line WLa [j + 5] is kept off. That is, information stored in the memory cell 10a is held during the holding mode operation period.
  • VNN is preferably a negative potential.
  • VNN is preferably a negative potential.
  • FIG. 32 shows a modification of the circuit configuration shown in FIG.
  • FIG. 32 shows a circuit configuration example in the case where the memory cell shown in FIG. 6A is used as the memory cell 10a. Therefore, the memory cell 10a illustrated in FIG. 32 includes the transistor M1 having a back gate. The back gate of the transistor M1 is electrically connected to the wiring BGLa.
  • p wiring lines BGLa are provided extending in the X direction (row direction) (not shown).
  • the cell array 221b has p wirings BGLb extending in the X direction (row direction) (not shown).
  • the j-th wiring BGLa (j is an integer of 1 to p) is denoted as wiring BGLa [j]
  • the j-th wiring BGLb is denoted as wiring BGLb [j].
  • the wiring BGLa [j] is provided in parallel with the word line WLa [j]
  • the wiring BGLb [j] is provided in parallel with the word line WLb [j].
  • the memory cell 10a electrically connected to the word line WLa [j] is electrically connected to the wiring BGLa [j].
  • the wiring BGLa [j] is electrically connected to the back gate of the transistor M1 included in the memory cell 10a.
  • the circuit configuration other than the memory cell 10a is the same as that in FIG.
  • VBL a potential lower than VSS. Therefore, VBL is a negative potential.
  • the size of VBL also varies depending on the thickness of the gate insulating layer on the back gate electrode side. When the thickness of the gate insulating layer on the back gate electrode side is thicker than the gate insulating layer on the front gate electrode side, VBL may be larger than VNN. In this embodiment, VBL is set to -3V.
  • the transistor M1 can be turned off also by supplying a negative potential only to the wiring BGLa [j]. However, it is preferable to supply a negative potential to both the word line WLa [j] and the wiring BGLa [j].
  • a negative potential is supplied to both the word line WLa [j] and the wiring BGLa [j].
  • the same effect can be realized with a smaller VBL than when a negative potential is supplied only to the wiring BGLa [j]. That is, the electric field strength applied to the transistor M1 can be reduced.
  • the reliability of the transistor M1 can be increased.
  • the power consumption of the transistor M1 can be reduced. Therefore, the reliability of the storage device 100 can be increased and power consumption can be reduced.
  • the word line WLa [j] is selected. Specifically, the transistor M1 included in the memory cell 10a is turned on by setting the potential of the word line WLa [j] to the potential VPP.
  • the potential of the wiring BGLa [j] is set to the potential VSS or higher. In this embodiment, the potential of the wiring BGLa [j] is set to the potential VSS (0 V), but may be higher than the potential VSS. For example, the potential of the wiring BGLa [j] may be the potential VPP.
  • Period T13, Period T14 In the period T13 and the period T14, information stored in the memory cell 10a is read.
  • the word line WLa [j] is brought into a non-selected state. Specifically, the potential of the word line WLa [j] is set to VNN. Further, as the potential of the word line WLa [j] becomes VNN, the potential of the wiring BGLa [j] is set to VBL.
  • a constant potential may be maintained without changing the potential of the wiring BGLa [j].
  • a negative potential can be supplied to the wiring BGLa [j] to shift the Vth of the transistor M1 in the positive direction. Thereby, a cut-off current can be reduced.
  • the operation speed of the transistor M1 can be increased by increasing the potential of the wiring BGLa [j] in accordance with the potential increase of the word line WLa [j]. Therefore, the time required for the read operation can be shortened. That is, the operation speed of the storage device 100 can be increased.
  • the same operation speed can be realized with a smaller potential increase than when only one potential is increased.
  • the electric field strength applied to the transistor M1 can be reduced, so that the reliability of the transistor M1 can be increased.
  • the power consumption of the transistor M1 can be reduced. That is, the reliability of the storage device 100 can be improved and the power consumption can be reduced.
  • the precharge circuit 132 [k, h] is operated, and the potentials of the wiring BLf [k, h] and the wiring BLBf [k, h] are initialized.
  • the potential of the wiring BGLa [j] is set to the potential VBL.
  • the word line WLa [j] is selected. Specifically, the transistor M1 included in the memory cell 10a is turned on by setting the potential of the word line WLa [j] to the potential VPP. In addition, the potential of the wiring BGLa [j] is set to the potential VSS or higher.
  • Period T23, Period T24 Information is written to the memory cell 10a in the period T23 and the period T24.
  • the word line WLa [j] is set in a non-selected state. Specifically, the potential of the word line WLa [j] is set to VNN. Further, as the potential of the word line WLa [j] becomes VNN, the potential of the wiring BGLa [j] is set to VBL.
  • the potential of the wiring BGLa [j] may be kept constant without being changed.
  • the Vth of the transistor M1 can be shifted in the positive direction and the cut-off current can be reduced.
  • the operation speed of the transistor M1 can be increased by increasing the potential of the wiring BGLa [j] in accordance with the potential increase of the word line WLa [j]. Therefore, the time required for the write operation can be shortened. That is, the operation speed of the storage device 100 can be increased.
  • the precharge circuit 132 [k, h] is operated, and the potentials of the wiring BLf [k, h] and the wiring BLBf [k, h] are initialized.
  • the potential of the wiring BGLa [j] is set to the potential VBL.
  • the word line WLa [j] is selected. Specifically, the transistor M1 included in the memory cell 10a is turned on by setting the potential of the word line WLa [j] to the potential VPP. In addition, the potential of the wiring BGLa [j] is set to the potential VSS or higher.
  • the word line WLa [j] is brought into a non-selected state. Specifically, the potential of the word line WLa [j] is set to VNN. Further, the potential of the wiring BGLa [j] is set to VBL.
  • the potential of the wiring BGLa [j] may be kept constant without being changed.
  • the Vth of the transistor M1 can be shifted in the positive direction and the cut-off current can be reduced.
  • the operation speed of the transistor M1 can be increased by increasing the potential of the wiring BGLa [j] in accordance with the potential increase of the word line WLa [j]. Therefore, the time required for the refresh operation can be shortened. That is, the operation speed of the storage device 100 can be increased.
  • the retention mode is an operation mode for retaining data written in the memory cell 10a. It can be said that a memory cell that is not involved in any of the read mode, the write mode, and the refresh mode is operating in the holding mode.
  • the memory device 100 is operating in the read mode, the write mode, or the refresh mode with respect to the memory cell 10a electrically connected to the word line WLa [j].
  • the memory cell 10a electrically connected to the word line WLa [j + 5] operates in the holding mode (see FIGS. 33 to 35).
  • the transistor M1 included in the memory cell 10a electrically connected to the word line WLa [j + 5] is maintained in an off state. That is, information stored in the memory cell 10a is held during the holding mode operation period.
  • the transistor M1 can be turned off also by supplying a negative potential only to the wiring BGLa [j + 5]. However, it is preferable to supply a negative potential to both the word line WLa [j + 5] and the wiring BGLa [j + 5]. In particular, when the gate insulating layer on the back gate electrode side is thicker than the gate insulating layer on the front gate electrode side, a negative potential is supplied to both the word line WLa [j + 5] and the wiring BGLa [j + 5]. The same effect can be realized with a smaller VBL than when a negative potential is supplied only to the wiring BGLa [j + 5]. That is, the electric field strength applied to the transistor M1 can be reduced. Thus, the reliability of the transistor M1 can be increased. Further, the power consumption of the transistor M1 can be reduced. Therefore, the reliability of the storage device 100 can be increased and power consumption can be reduced.
  • FIG. 36 shows a partial cross section of the storage device 100.
  • a local sense amplifier array 214, a cell array 221a, and a cell array 221b are stacked over a substrate 291.
  • circuits other than the cell array 221a and the cell array 221b are provided on the substrate 291 similarly to the local sense amplifier array 214.
  • FIG. 36 illustrates the case where a single crystal semiconductor substrate (eg, a single crystal silicon substrate) is used as the substrate 291.
  • a transistor included in the local sense amplifier array 214 has a source, a drain, and a channel formed in part of the substrate 291.
  • the cell arrays 221a and 221b include thin film transistors (eg, OS transistors).
  • the local sense amplifier array 214 includes a transistor 233a, a transistor 233b, and a transistor 233c on a substrate 291.
  • FIG. 36 illustrates cross sections of the transistor 233a, the transistor 233b, and the transistor 233c in the channel length direction.
  • the channels of the transistors 233a, 233b, and 233c are formed in part of the substrate 291.
  • a single crystal semiconductor substrate is preferably used as the substrate 291.
  • the transistor 233a, the transistor 233b, and the transistor 233c are electrically isolated from other transistors by the element isolation layer 292.
  • the element isolation layer can be formed by a LOCOS (Local Oxidation of Silicon) method, an STI (Shallow Trench Isolation) method, or the like.
  • An insulating layer 293, an insulating layer 235, and an insulating layer 237 are provided over the transistor 233a, the transistor 233b, and the transistor 233c, and the electrode 238 is embedded in the insulating layer 237.
  • the electrode 238 is electrically connected to one of a source and a drain of the transistor 233a through a contact plug 236.
  • An insulating layer 239, an insulating layer 240, and an insulating layer 241 are provided over the electrode 238 and the insulating layer 237, and the electrode 242 is embedded in the insulating layer 239, the insulating layer 240, and the insulating layer 241. .
  • the electrode 242 is electrically connected to the electrode 238.
  • An insulating layer 243 and an insulating layer 244 are provided over the electrode 242 and the insulating layer 241, and the electrode 245 is embedded in the insulating layer 243 and the insulating layer 244.
  • the electrode 245 is electrically connected to the electrode 242.
  • An insulating layer 246 and an insulating layer 247 are provided over the electrode 245 and the insulating layer 244, and the electrode 249 is embedded in the insulating layer 246 and the insulating layer 247.
  • the electrode 249 is electrically connected to the electrode 245.
  • the insulating layer 248 and the insulating layer 250 are provided over the electrode 249 and the insulating layer 247, and the electrode 251 is embedded in the insulating layer 248 and the insulating layer 250.
  • the electrode 251 is electrically connected to the electrode 249.
  • the cell array 221a is provided on the local sense amplifier array 214. 36, the cell array 221a includes a transistor 368a, a transistor 368b, a capacitor 369a, and a capacitor 369b. In FIG. 36, the transistor 368a and the transistor 368b are cross-sectional views in the channel length direction. Note that the transistor 368a and the transistor 368b are transistors each having a back gate.
  • An oxide semiconductor that is a kind of metal oxide is preferably used for the semiconductor layers of the transistors 368a and 368b. That is, an OS transistor is preferably used for the transistors 368a and 368b.
  • the transistor 368a and the transistor 368b are provided over the insulating layer 361 and the insulating layer 362.
  • An insulating layer 363 and an insulating layer 364 are provided over the insulating layer 362.
  • the back gates of the transistors 368 a and 368 b are embedded in the insulating layers 363 and 364.
  • An insulating layer 365 and an insulating layer 366 are provided over the insulating layer 364.
  • An electrode 367 is embedded in the insulating layers 361 to 366. The electrode 367 is electrically connected to the electrode 251.
  • An insulating layer 371, an insulating layer 372, and an insulating layer 373 are formed over the transistor 368a, the transistor 368b, the capacitor 369a, and the capacitor 369b, and an electrode 375 is formed over the insulating layer 373.
  • the electrode 375 is electrically connected to the electrode 367 through the contact plug 374.
  • An insulating layer 376, an insulating layer 377, an insulating layer 378, and an insulating layer 379 are provided over the electrode 375.
  • An electrode 380 is embedded in the insulating layers 376 to 379. The electrode 380 is electrically connected to the electrode 375.
  • An insulating layer 381 and an insulating layer 382 are provided over the electrode 380 and the insulating layer 379, and the electrode 383 is embedded in the insulating layer 381 and the insulating layer 382.
  • the electrode 383 is electrically connected to the electrode 380.
  • the cell array 221b is provided over the cell array 221a.
  • the cell array 221b includes a transistor 538a, a transistor 538b, a capacitor 539a, and a capacitor 539b.
  • 36 illustrates a cross section of the transistor 538a and the transistor 538b in the channel length direction. Note that the transistor 538a and the transistor 538b are transistors each having a back gate.
  • An oxide semiconductor that is a kind of metal oxide is preferably used for the semiconductor layers of the transistors 538a and 538b. That is, an OS transistor is preferably used as the transistors 538a and 538b.
  • the transistor 538a and the transistor 538b are provided over the insulating layer 563 and the insulating layer 532.
  • An insulating layer 533 and an insulating layer 534 are provided over the insulating layer 532.
  • the back gates of the transistors 538a and 538b are embedded in the insulating layers 533 and 534.
  • An insulating layer 535 and an insulating layer 536 are provided over the insulating layer 534.
  • An electrode 537 is embedded in the insulating layers 563 to 536. The electrode 537 is electrically connected to the electrode 383.
  • An insulating layer 541, an insulating layer 562, and an insulating layer 543 are formed over the transistor 538a, the transistor 538b, the capacitor 539a, and the capacitor 539b, and an electrode 545 is formed over the insulating layer 543.
  • the electrode 545 is electrically connected to the electrode 537 through a contact plug 564.
  • An insulating layer 566, an insulating layer 567, and an insulating layer 548 are provided over the electrode 545.
  • An electrode 549 is embedded in the insulating layers 566 to 548. The electrode 549 is electrically connected to the contact plug 564 through the electrode 545.
  • An insulating layer 550 and an insulating layer 561 are provided over the electrode 549 and the insulating layer 548.
  • An insulating layer 553 is provided over the insulating layer 561.
  • FIG. 37 shows a partial cross section of the storage device 100A.
  • the storage device 100A is a modification of the storage device 100.
  • the storage device 100A includes a local sense amplifier array 214A, a cell array 221a, and a cell array 221b.
  • the local sense amplifier array 214A, the cell array 221a, and the cell array 221b are sequentially provided on the substrate 291.
  • an insulating substrate eg, a glass substrate
  • the local sense amplifier array 214A includes a transistor 268a, a transistor 268b, a capacitor 269a, and a capacitor 269b.
  • Thin film transistors for example, OS transistors
  • the cell array 221a and the cell array 221b can be manufactured in a manner similar to the above.
  • the local sense amplifier array 214A can be a unipolar integrated circuit.
  • the memory device 100A can be a unipolar memory device.
  • the material used for the substrate it is necessary that the substrate have heat resistance enough to withstand at least heat treatment performed later.
  • a single crystal semiconductor substrate using a material such as silicon or silicon carbide, a polycrystalline semiconductor substrate, a compound semiconductor substrate using silicon germanium, or the like as the substrate can be used.
  • an SOI substrate, a semiconductor substrate provided with a semiconductor element such as a strain transistor or a FIN transistor, or the like can be used.
  • gallium arsenide, aluminum gallium arsenide, indium gallium arsenide, gallium nitride, indium phosphide, silicon germanium, or the like that can be used for a high electron mobility transistor (HEMT) may be used. That is, the substrate is not limited to a simple support substrate, and may be a substrate on which other devices such as transistors are formed.
  • a glass substrate such as barium borosilicate glass or alumino borosilicate glass, a ceramic substrate, a quartz substrate, a sapphire substrate, or the like can be used.
  • a flexible substrate flexible substrate
  • a transistor, a capacitor, or the like may be directly formed over the flexible substrate, or a transistor, a capacitor, or the like is formed over another manufacturing substrate, and then the flexible substrate is formed. You may peel and transpose.
  • a separation layer may be provided between the manufacturing substrate and a transistor, a capacitor, or the like in order to separate and transfer from the manufacturing substrate to the flexible substrate.
  • the flexible substrate for example, metal, alloy, resin or glass, or fiber thereof can be used.
  • the flexible substrate used for the substrate is preferably as the linear expansion coefficient is low because deformation due to the environment is suppressed.
  • a material having a linear expansion coefficient of 1 ⁇ 10 ⁇ 3 / K or less, 5 ⁇ 10 ⁇ 5 / K or less, or 1 ⁇ 10 ⁇ 5 / K or less may be used.
  • the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate, and acrylic.
  • aramid has a low coefficient of linear expansion, it is suitable as a flexible substrate.
  • the insulating layer is made of aluminum nitride, aluminum oxide, aluminum nitride oxide, aluminum oxynitride, magnesium oxide, silicon nitride, silicon oxide, silicon nitride oxide, silicon oxynitride, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, A material selected from neodymium oxide, hafnium oxide, tantalum oxide, aluminum silicate, or the like is used as a single layer or a stacked layer. Alternatively, a material obtained by mixing a plurality of materials among oxide materials, nitride materials, oxynitride materials, and nitride oxide materials may be used.
  • a nitrided oxide refers to a compound having a higher nitrogen content than oxygen.
  • oxynitride refers to a compound having a higher oxygen content than nitrogen.
  • content of each element can be measured using Rutherford backscattering method (RBS: Rutherford Backscattering Spectrometry) etc., for example.
  • the hydrogen concentration in the insulating layer is set to 2 ⁇ 10 20 atoms / cm 3 or less, preferably 5 ⁇ 10 19 atoms / cm 3 or less in secondary ion mass spectrometry (SIMS). More preferably, it is 1 ⁇ 10 19 atoms / cm 3 or less, and further preferably 5 ⁇ 10 18 atoms / cm 3 or less. In particular, it is preferable to reduce the hydrogen concentration in the insulating layer in contact with the semiconductor layer.
  • SIMS secondary ion mass spectrometry
  • the nitrogen concentration in the insulating layer is 5 ⁇ 10 19 atoms / cm 3 or less in SIMS, preferably 5 ⁇ 10 18 atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less. More preferably, it is 5 ⁇ 10 17 atoms / cm 3 or less.
  • the signal described above includes the E ′ center where the g value is observed at 2.001.
  • the E ′ center is caused by silicon dangling bonds.
  • the spin density due to the E ′ center is 3 ⁇ 10 17 spins / cm 3 or less, preferably 5 ⁇ 10 16 spins / cm 3 or less.
  • a silicon oxide layer or a silicon oxynitride layer may be used.
  • a signal due to nitrogen dioxide (NO 2 ) may be observed.
  • the signal is split into three signals by N nuclear spins, each having a g value of 2.037 or more and 2.039 or less (referred to as the first signal), and a g value of 2.001 or more and 2.003.
  • the g value is observed below (referred to as the second signal) and from 1.964 to 1.966 (referred to as the third signal).
  • an insulating layer in which the spin density of a signal caused by nitrogen dioxide (NO 2 ) is 1 ⁇ 10 17 spins / cm 3 or more and less than 1 ⁇ 10 18 spins / cm 3 is preferably used.
  • nitrogen oxide (NO x ) containing nitrogen dioxide (NO 2 ) forms a level in the insulating layer.
  • the level is located in the energy gap of the oxide semiconductor layer. Therefore, when nitrogen oxide (NO x ) diffuses to the interface between the insulating layer and the oxide semiconductor layer, the level may trap electrons on the insulating layer side. As a result, trapped electrons remain in the vicinity of the interface between the insulating layer and the oxide semiconductor layer, so that the threshold voltage of the transistor is shifted in the positive direction. Therefore, when a film with a low content of nitrogen oxide is used for the insulating layer, a shift in threshold voltage of the transistor can be reduced.
  • a silicon oxynitride layer can be used as the insulating layer that emits less nitrogen oxide (NO x ).
  • the silicon oxynitride layer is a film in which the amount of ammonia released is larger than the amount of nitrogen oxide (NO x ) released in a temperature programmed desorption gas analysis (TDS: Thermal Desorption Spectroscopy).
  • TDS Thermal Desorption Spectroscopy
  • the discharge amount is 1 ⁇ 10 18 pieces / cm 3 or more and 5 ⁇ 10 19 pieces / cm 3 or less.
  • the amount of ammonia released is the total amount when the temperature of the heat treatment in TDS is 50 ° C. or higher and 650 ° C. or lower, or 50 ° C. or higher and 550 ° C. or lower.
  • nitrogen oxide (NO x ) reacts with ammonia and oxygen in the heat treatment, nitrogen oxide (NO x ) is reduced by using an insulating layer that releases a large amount of ammonia.
  • At least one of the insulating layers in contact with the oxide semiconductor layer is preferably formed using an insulating layer from which oxygen is released by heating.
  • the amount of desorbed oxygen converted to oxygen atoms is 1.0 in TDS performed by heat treatment at a surface temperature of the insulating layer of 100 ° C. to 700 ° C., preferably 100 ° C. to 500 ° C. It is preferable to use an insulating layer with a size of 10 ⁇ 10 18 atoms / cm 3 or higher, 1.0 ⁇ 10 19 atoms / cm 3 or higher, or 1.0 ⁇ 10 20 atoms / cm 3 or higher. Note that in this specification and the like, oxygen released by heating is also referred to as “excess oxygen”.
  • the insulating layer containing excess oxygen can also be formed by performing treatment for adding oxygen to the insulating layer.
  • the treatment for adding oxygen can be performed by heat treatment or plasma treatment in an oxidizing atmosphere.
  • oxygen may be added by an ion implantation method, an ion doping method, a plasma immersion ion implantation method, or the like.
  • a gas used for the treatment for adding oxygen an oxygen gas such as 16 O 2 or 18 O 2 , a gas containing oxygen such as a nitrous oxide gas, or an ozone gas can be given.
  • oxygen doping treatment may be performed by heating the substrate.
  • a heat-resistant organic material such as polyimide, acrylic resin, benzocyclobutene resin, polyamide, or epoxy resin can be used.
  • a low dielectric constant material low-k material
  • a siloxane resin PSG (phosphorus glass), BPSG (phosphorus boron glass), or the like can be used.
  • the insulating layer may be formed by stacking a plurality of insulating layers formed using these materials.
  • siloxane-based resin corresponds to a resin including a Si—O—Si bond formed using a siloxane-based material as a starting material.
  • Siloxane resins may use organic groups (for example, alkyl groups and aryl groups) and fluoro groups as substituents.
  • the organic group may have a fluoro group.
  • the method for forming the insulating layer is not particularly limited. Note that a baking step may be necessary depending on a material used for the insulating layer. In this case, the transistor can be efficiently manufactured by combining the baking process of the insulating layer and the other heat treatment process.
  • Electrodes examples include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, etc.
  • a material containing one or more metal elements selected from the above can be used.
  • a semiconductor with high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, or silicide such as nickel silicide may be used.
  • the above-described conductive material containing a metal element and oxygen may be used.
  • the above-described conductive material containing a metal element and nitrogen may be used.
  • a conductive material containing nitrogen such as titanium nitride or tantalum nitride may be used.
  • Indium tin oxide ITO: Indium Tin Oxide
  • indium oxide containing tungsten oxide indium zinc oxide containing tungsten oxide
  • indium oxide containing titanium oxide indium tin oxide containing titanium oxide
  • indium tin oxide containing titanium oxide indium zinc An oxide
  • indium gallium zinc oxide, or indium tin oxide to which silicon is added may be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • a plurality of conductive layers formed using the above materials may be stacked.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing oxygen may be combined.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing nitrogen are combined may be employed.
  • a stacked structure of a combination of the above-described material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen may be employed.
  • a stacked structure of a conductive material containing nitrogen and a conductive material containing oxygen may be used.
  • the conductive material containing oxygen is used as a semiconductor. It is good to provide on the layer side. By providing a conductive material containing oxygen on the semiconductor layer side, oxygen released from the conductive material can be easily supplied to the semiconductor layer.
  • a highly embedded conductive material such as tungsten or polysilicon may be used.
  • a conductive material with high embeddability and a barrier layer (diffusion prevention layer) such as a titanium layer, a titanium nitride layer, or a tantalum nitride layer may be used in combination.
  • the electrode may be referred to as a “contact plug”.
  • a conductive material that does not easily transmit impurities for the electrode in contact with the gate insulating layer is tantalum nitride.
  • the reliability of the transistor can be further increased. That is, the reliability of the storage device can be further improved.
  • semiconductor layer a single crystal semiconductor, a polycrystalline semiconductor, a microcrystalline semiconductor, an amorphous semiconductor, or the like can be used alone or in combination.
  • semiconductor material for example, silicon or germanium can be used.
  • a compound semiconductor such as silicon germanium, silicon carbide, gallium arsenide, an oxide semiconductor, or a nitride semiconductor, an organic semiconductor, or the like can be used.
  • a low molecular organic material having an aromatic ring, a ⁇ electron conjugated conductive polymer, or the like can be used.
  • a low molecular organic material having an aromatic ring, a ⁇ electron conjugated conductive polymer, or the like can be used.
  • rubrene, tetracene, pentacene, perylene diimide, tetracyanoquinodimethane, polythiophene, polyacetylene, polyparaphenylene vinylene, and the like can be used.
  • a semiconductor layer may be stacked.
  • semiconductors having different crystal states may be used, or different semiconductor materials may be used.
  • the band gap of an oxide semiconductor is 2 eV or more
  • a transistor with extremely low off-state current can be realized when an oxide semiconductor is used for a semiconductor layer.
  • the off-current per channel width of 1 ⁇ m is less than 1 ⁇ 10 ⁇ 20 A and 1 ⁇ 10 ⁇ 22 A at a source-drain voltage of 3.5 V and room temperature (typically 25 ° C.). Or less than 1 ⁇ 10 ⁇ 24 A. That is, the on / off ratio can be 20 digits or more.
  • a transistor in which an oxide semiconductor is used for a semiconductor layer has high withstand voltage between a source and a drain.
  • a highly reliable transistor can be provided.
  • a transistor with a large output voltage and high withstand voltage can be provided.
  • a highly reliable storage device or the like can be provided.
  • a memory device with a large output voltage and high withstand voltage can be provided.
  • a transistor in which crystalline silicon is used for a semiconductor layer in which a channel is formed is also referred to as a “crystalline Si transistor”.
  • a crystalline Si transistor tends to obtain a relatively high mobility than an OS transistor.
  • an OS transistor and a crystalline Si transistor may be used in combination depending on the purpose and application.
  • the oxide semiconductor layer is preferably formed by a sputtering method.
  • the oxide semiconductor layer is preferably formed by a sputtering method because the density of the oxide semiconductor layer can be increased.
  • a rare gas typically argon
  • oxygen or a mixed gas of a rare gas and oxygen may be used as a sputtering gas.
  • a gas highly purified to have a dew point of ⁇ 60 ° C. or lower, preferably ⁇ 100 ° C. or lower is used.
  • the oxide semiconductor layer is formed by a sputtering method
  • Metal oxide An oxide semiconductor which is a kind of metal oxide preferably contains at least indium or zinc. In particular, it is preferable to contain indium and zinc. In addition to these, it is preferable that aluminum, gallium, yttrium, tin, or the like is contained. Further, one or more selected from boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, or the like may be included.
  • the oxide semiconductor includes indium, an element M, and zinc
  • the element M is aluminum, gallium, yttrium, tin, or the like.
  • other elements applicable to the element M include boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium.
  • the element M may be a combination of a plurality of the aforementioned elements.
  • metal oxides containing nitrogen may be collectively referred to as metal oxides.
  • a metal oxide containing nitrogen may be referred to as a metal oxynitride.
  • composition of metal oxide A structure of a CAC (Cloud-Aligned Composite) -OS that can be used for the transistor disclosed in one embodiment of the present invention is described below.
  • CAAC c-axis aligned crystal
  • CAC Cloud-aligned Composite
  • CAC-OS or CAC-metal oxide has a conductive function in part of a material and an insulating function in part of the material, and the whole material has a function as a semiconductor.
  • the conductive function is a function of flowing electrons (or holes) serving as carriers
  • the insulating function is a carrier. This function prevents electrons from flowing.
  • a function of switching (a function of turning on / off) can be imparted to CAC-OS or CAC-metal oxide by causing the conductive function and the insulating function to act complementarily. In CAC-OS or CAC-metal oxide, by separating each function, both functions can be maximized.
  • the CAC-OS or the CAC-metal oxide has a conductive region and an insulating region.
  • the conductive region has the above-described conductive function
  • the insulating region has the above-described insulating function.
  • the conductive region and the insulating region may be separated at the nanoparticle level.
  • the conductive region and the insulating region may be unevenly distributed in the material, respectively.
  • the conductive region may be observed with the periphery blurred and connected in a cloud shape.
  • the conductive region and the insulating region are dispersed in the material with a size of 0.5 nm to 10 nm, preferably 0.5 nm to 3 nm, respectively. There is.
  • CAC-OS or CAC-metal oxide is composed of components having different band gaps.
  • CAC-OS or CAC-metal oxide includes a component having a wide gap caused by an insulating region and a component having a narrow gap caused by a conductive region.
  • carriers mainly flow in the component having a narrow gap.
  • the component having a narrow gap acts in a complementary manner to the component having a wide gap, and the carrier flows through the component having the wide gap in conjunction with the component having the narrow gap. Therefore, when the CAC-OS or the CAC-metal oxide is used for a channel formation region of a transistor, high current driving force, that is, high on-state current and high field-effect mobility can be obtained in the on-state of the transistor.
  • CAC-OS or CAC-metal oxide can also be called a matrix composite material (metal matrix composite) or a metal matrix composite material (metal matrix composite).
  • An oxide semiconductor (metal oxide) is classified into a single crystal oxide semiconductor and a non-single crystal oxide semiconductor.
  • the non-single-crystal oxide semiconductor include a CAAC-OS (c-axis aligned crystal oxide semiconductor), a polycrystalline oxide semiconductor, an nc-OS (nanocrystalline oxide semiconductor), and a pseudo-amorphous oxide semiconductor (a-like oxide semiconductor).
  • OS amorphous-like oxide semiconductor) and amorphous oxide semiconductor.
  • the CAAC-OS has a c-axis orientation and a crystal structure in which a plurality of nanocrystals are connected in the ab plane direction and have a strain.
  • the strain refers to a portion where the orientation of the lattice arrangement changes between a region where the lattice arrangement is aligned and a region where another lattice arrangement is aligned in a region where a plurality of nanocrystals are connected.
  • Nanocrystals are based on hexagons, but are not limited to regular hexagons and may be non-regular hexagons.
  • a lattice arrangement such as a pentagon and a heptagon in the distortion.
  • it is difficult to check a clear crystal grain boundary also referred to as a grain boundary
  • the formation of crystal grain boundaries is suppressed by the distortion of the lattice arrangement. This is because the CAAC-OS can tolerate distortion due to the fact that the arrangement of oxygen atoms is not dense in the ab plane direction and the bond distance between atoms changes due to substitution of metal elements. Because.
  • the CAAC-OS is a layered crystal in which a layer containing indium and oxygen (hereinafter referred to as an In layer) and a layer including elements M, zinc, and oxygen (hereinafter referred to as (M, Zn) layers) are stacked.
  • In layer a layer containing indium and oxygen
  • M, Zn elements M, zinc, and oxygen
  • indium and the element M can be replaced with each other, and when the element M in the (M, Zn) layer is replaced with indium, it can also be expressed as an (In, M, Zn) layer. Further, when indium in the In layer is replaced with the element M, it can also be expressed as an (In, M) layer.
  • CAAC-OS is a metal oxide with high crystallinity.
  • the CAAC-OS since it is difficult to confirm a clear crystal grain boundary in the CAAC-OS, it can be said that a decrease in electron mobility due to the crystal grain boundary hardly occurs.
  • the CAAC-OS since the crystallinity of the metal oxide may be reduced due to entry of impurities, generation of defects, or the like, the CAAC-OS can be regarded as a metal oxide with few impurities and defects (such as oxygen vacancies). Therefore, the physical properties of the metal oxide including a CAAC-OS are stable. Therefore, a metal oxide including a CAAC-OS is resistant to heat and has high reliability.
  • the nc-OS has periodicity in atomic arrangement in a minute region (for example, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm).
  • the nc-OS has no regularity in crystal orientation between different nanocrystals. Therefore, orientation is not seen in the whole film. Therefore, the nc-OS may not be distinguished from an a-like OS or an amorphous oxide semiconductor depending on an analysis method.
  • the a-like OS is a metal oxide having a structure between the nc-OS and the amorphous oxide semiconductor.
  • the a-like OS has a void or a low density region. That is, the a-like OS has lower crystallinity than the nc-OS and the CAAC-OS.
  • Oxide semiconductors have various structures and have different characteristics.
  • the oxide semiconductor of one embodiment of the present invention may include two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS.
  • a metal oxide with low carrier density is preferably used.
  • the impurity concentration in the metal oxide film may be lowered and the defect level density may be lowered.
  • a low impurity concentration and a low density of defect states are referred to as high purity intrinsic or substantially high purity intrinsic.
  • the metal oxide has a carrier density of less than 8 ⁇ 10 11 / cm 3 , preferably less than 1 ⁇ 10 11 / cm 3 , more preferably less than 1 ⁇ 10 10 / cm 3 , and 1 ⁇ 10 ⁇ 9 / What is necessary is just to be cm 3 or more.
  • the trap level density may also be low.
  • the charge trapped in the trap level of the metal oxide takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor including a metal oxide with a high trap state density in a channel formation region may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metal, alkaline earth metal, iron, nickel, silicon, and the like.
  • the concentration of silicon and carbon in the metal oxide and the concentration of silicon and carbon in the vicinity of the interface with the metal oxide are 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the metal oxide contains an alkali metal or an alkaline earth metal
  • a defect level is formed and carriers may be generated. Therefore, a transistor in which a metal oxide containing an alkali metal or an alkaline earth metal is used for a channel formation region is likely to be normally on. Therefore, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the metal oxide.
  • the concentration of the alkali metal or alkaline earth metal in the metal oxide obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen in the channel formation region is preferably reduced as much as possible.
  • the nitrogen concentration in the metal oxide is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less in SIMS, Preferably, it is 5 ⁇ 10 17 atoms / cm 3 or less.
  • hydrogen contained in the metal oxide reacts with oxygen bonded to the metal atom to become water, so that oxygen vacancies may be formed.
  • oxygen vacancies When hydrogen enters the oxygen vacancies, electrons serving as carriers may be generated.
  • a part of hydrogen may be combined with oxygen bonded to a metal atom to generate electrons as carriers. Therefore, a transistor in which a metal oxide containing hydrogen is used for a channel formation region is likely to be normally on. For this reason, it is preferable that hydrogen in the metal oxide is reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , more preferably 5 ⁇ 10 18 atoms / cm 3. Less than 3 , more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • An insulating material for forming an insulating layer, a conductive material for forming an electrode, or a semiconductor material for forming a semiconductor layer can be formed by a sputtering method, a spin coating method, a CVD (Chemical Vapor Deposition) method (thermal CVD).
  • MOCVD Metal Organic Chemical Deposition
  • PECVD Pasma Enhanced CVD
  • high-density plasma CVD high pressure plasma CVD
  • LPCVD low pressure CVD
  • APCVD low pressure CVD
  • ALD Atomic Layer Deposition
  • MBE Molecular Beam Epitaxy
  • PLD Pulsed Laser Deposition
  • a dipping method a spray coating method, a droplet discharge method (such as an inkjet method), or a printing method (such as screen printing or offset printing).
  • a high-quality film can be obtained at a relatively low temperature.
  • a film formation method that does not use plasma at the time of film formation such as an MOCVD method, an ALD method, or a thermal CVD method
  • damage to the formation surface is unlikely to occur.
  • a wiring, an electrode, an element (a transistor, a capacitor, or the like) included in the memory device may be charged up by receiving an electric charge from plasma.
  • a wiring, an electrode, an element, or the like included in the memory device may be destroyed by the accumulated charge.
  • plasma damage during film formation does not occur, so that the yield of the memory device can be increased.
  • a film with few defects can be obtained.
  • the CVD method and the ALD method are film forming methods in which a film is formed by a reaction on the surface of an object to be processed, unlike a film forming method in which particles emitted from a target or the like are deposited. Therefore, it is a film forming method that is not easily affected by the shape of the object to be processed and has good step coverage.
  • the ALD method has excellent step coverage and excellent thickness uniformity, and thus is suitable for covering the surface of an opening having a high aspect ratio.
  • the ALD method since the ALD method has a relatively low film formation rate, it may be preferable to use it in combination with another film formation method such as a CVD method with a high film formation rate.
  • the composition of the obtained film can be controlled by the flow rate ratio of the source gases.
  • a film having an arbitrary composition can be formed depending on the flow rate ratio of the source gases.
  • a film whose composition is continuously changed can be formed by changing the flow rate ratio of the source gas while forming the film.
  • FIG. 38A is a top view of the transistor 510A.
  • FIG. 38B is a cross-sectional view illustrating a portion indicated by dashed-dotted line L1-L2 in FIG.
  • FIG. 38C is a cross-sectional view illustrating a portion indicated by dashed-dotted line W1-W2 in FIG. Note that in the top view of FIG. 38A, some elements are omitted for clarity.
  • the transistor 510A the insulating layer 511 functioning as an interlayer film, the insulating layer 512, the insulating layer 514, the insulating layer 516, the insulating layer 580, the insulating layer 582, and the insulating film Layer 584 is shown.
  • a conductive layer 546 (a conductive layer 546a and a conductive layer 546b) that is electrically connected to the transistor 510A and functions as a contact plug, and a conductive layer 503 that functions as a wiring are illustrated.
  • the transistor 510A includes a conductive layer 560 (a conductive layer 560a and a conductive layer 560b) that functions as a first gate electrode, a conductive layer 505 (a conductive layer 505a and a conductive layer 505b) that functions as a second gate electrode, An insulating layer 550 functioning as a first gate insulating film, an insulating layer 521 functioning as a second gate insulating layer, an insulating layer 522, an insulating layer 524, and an oxide 530 having a region where a channel is formed (oxide) 530a, an oxide 530b, and an oxide 530c), a conductive layer 542a functioning as one of a source and a drain, a conductive layer 542b functioning as the other of a source and a drain, and an insulating layer 574.
  • a conductive layer 542a functioning as one of a source and a drain
  • a conductive layer 542b functioning as the other of a source and a
  • the oxide 530c, the insulating layer 550, and the conductive layer 560 are provided in an opening provided in the insulating layer 580 with the insulating layer 574 interposed therebetween.
  • the oxide 530c, the insulating layer 550, and the conductive layer 560 are provided between the conductive layer 542a and the conductive layer 542b.
  • the insulating layer 511 and the insulating layer 512 function as interlayer films.
  • An insulating layer such as TiO 3 (BST) can be used as a single layer or a stacked layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulating layers.
  • these insulating layers may be nitrided. Silicon oxide, silicon oxynitride, or silicon nitride may be stacked over the insulating layer.
  • the insulating layer 511 preferably functions as a barrier film that prevents impurities such as water or hydrogen from entering the transistor 510A from the substrate side. Therefore, the insulating layer 511 is preferably formed using an insulating material having a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms (the impurities are difficult to permeate). Alternatively, it is preferable to use an insulating material having a function of suppressing diffusion of oxygen (for example, at least one of an oxygen atom and an oxygen molecule) (the oxygen hardly transmits). For example, aluminum oxide, silicon nitride, or the like may be used for the insulating layer 511. With this structure, diffusion of impurities such as hydrogen and water from the substrate side to the transistor 510A side than the insulating layer 511 can be suppressed.
  • an insulating material having a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms (the
  • the insulating layer 512 preferably has a lower dielectric constant than the insulating layer 511.
  • parasitic capacitance generated between the wirings can be reduced.
  • the conductive layer 503 is formed so as to be embedded in the insulating layer 512.
  • the height of the upper surface of the conductive layer 503 and the height of the upper surface of the insulating layer 512 can be approximately the same.
  • the conductive layer 503 has a single layer structure, the present invention is not limited to this.
  • the conductive layer 503 may have a multilayer structure including two or more layers.
  • the conductive layer 503 is preferably formed using a highly conductive material whose main component is tungsten, copper, or aluminum.
  • the conductive layer 560 may function as a first gate (also referred to as a top gate) electrode.
  • the conductive layer 505 may function as a second gate (also referred to as a bottom gate) electrode.
  • the threshold voltage of the transistor 510A can be controlled by changing the potential applied to the conductive layer 505 independently without being linked to the potential applied to the conductive layer 560.
  • the threshold voltage of the transistor 510A can be made higher than 0 V and the off-state current can be reduced. Therefore, when a negative potential is applied to the conductive layer 505, the drain current when the potential applied to the conductive layer 560 is 0 V can be made smaller than when a negative potential is not applied.
  • the conductive layer 505 and the conductive layer 560 are provided so as to overlap with each other, an electric field generated from the conductive layer 560 and an electric field generated from the conductive layer 505 when a potential is applied to the conductive layer 560 and the conductive layer 505. And the channel formation region formed in the oxide 530 can be covered.
  • the channel formation region can be electrically surrounded by the electric field of the conductive layer 560 functioning as the first gate electrode and the electric field of the conductive layer 505 functioning as the second gate electrode.
  • a transistor structure that electrically surrounds a channel formation region by an electric field of the first gate electrode and the second gate electrode is referred to as a surrounded channel (S-channel) structure.
  • the insulating layer 514 and the insulating layer 516 function as interlayer films similarly to the insulating layer 511 or the insulating layer 512.
  • the insulating layer 514 preferably functions as a barrier film that prevents impurities such as water or hydrogen from entering the transistor 510A from the substrate side. With this structure, diffusion of impurities such as hydrogen and water from the substrate side to the transistor 510A side than the insulating layer 514 can be suppressed.
  • the insulating layer 516 preferably has a lower dielectric constant than the insulating layer 514. By using a material having a low dielectric constant as the interlayer film, parasitic capacitance generated between the wirings can be reduced.
  • a conductive layer 505 functioning as the second gate, a conductive layer 505a is formed in contact with the inner walls of the openings of the insulating layer 514 and the insulating layer 516, and a conductive layer 505b is further formed inside.
  • the heights of the upper surfaces of the conductive layers 505a and 505b and the height of the upper surface of the insulating layer 516 can be approximately the same.
  • the transistor 510A shows a structure in which the conductive layer 505a and the conductive layer 505b are stacked, the present invention is not limited to this.
  • the conductive layer 505 may be provided as a single layer or a stacked structure including three or more layers.
  • the conductive layer 505a is preferably formed using a conductive material that has a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms (the impurities are difficult to pass through).
  • a conductive material having a function of suppressing diffusion of oxygen for example, at least one of oxygen atoms and oxygen molecules
  • the oxygen hardly transmits.
  • the function of suppressing diffusion of impurities or oxygen is a function of suppressing diffusion of any one or all of the impurities and oxygen.
  • the conductive layer 505a has a function of suppressing diffusion of oxygen
  • the conductive layer 505b can be prevented from being oxidized to decrease the conductivity.
  • the conductive layer 505b is preferably formed using a highly conductive conductive material containing tungsten, copper, or aluminum as a main component. In that case, the conductive layer 503 is not necessarily provided. Note that although the conductive layer 505b is illustrated as a single layer, it may have a stacked structure, for example, a stack of titanium, titanium nitride, and the above conductive material.
  • the insulating layer 521, the insulating layer 522, and the insulating layer 524 have a function as a second gate insulating layer.
  • the insulating layer 522 preferably has a barrier property. Since the insulating layer 522 has barrier properties, the insulating layer 522 functions as a layer that suppresses entry of impurities such as hydrogen from the peripheral portion of the transistor 510A to the transistor 510A.
  • the insulating layer 522 includes, for example, aluminum oxide, hafnium oxide, aluminum and an oxide containing hafnium (hafnium aluminate), tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or (
  • An insulating layer containing a so-called high-k material such as Ba, Sr) TiO 3 (BST) is preferably used as a single layer or a stacked layer.
  • a high-k material such as Ba, Sr) TiO 3 (BST) is preferably used as a single layer or a stacked layer.
  • the insulating layer 521 is preferably thermally stable.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • an insulating layer 521 having a stacked structure that is thermally stable and has a high relative dielectric constant can be obtained.
  • FIG. 38 illustrates a three-layer structure as the second gate insulating layer; however, a single-layer structure or a stacked structure of two or more layers may be used. In that case, the present invention is not limited to a laminated structure made of the same material, and may be a laminated structure made of different materials.
  • the oxide 530 having a region functioning as a channel formation region includes an oxide 530a, an oxide 530b over the oxide 530a, and an oxide 530c over the oxide 530b.
  • an oxide semiconductor that is one of the metal oxides described in the above embodiments can be used.
  • the oxide 530 c is preferably provided in the opening provided in the insulating layer 580 with the insulating layer 574 interposed therebetween.
  • the insulating layer 574 has barrier properties, diffusion of impurities from the insulating layer 580 into the oxide 530 can be suppressed.
  • One of the conductive layers 542 functions as a source electrode and the other functions as a drain electrode.
  • the conductive layer 542a and the conductive layer 542b can be formed using a metal such as aluminum, titanium, chromium, nickel, copper, yttrium, zirconium, molybdenum, silver, tantalum, or tungsten, or an alloy containing the metal as a main component.
  • a metal nitride film such as tantalum nitride is preferable because it has a barrier property against hydrogen or oxygen and has high oxidation resistance.
  • a stacked structure of two or more layers may be used.
  • a tantalum nitride film and a tungsten film are preferably stacked.
  • a titanium film and an aluminum film may be stacked.
  • a two-layer structure in which an aluminum film is stacked on a tungsten film a two-layer structure in which a copper film is stacked on a copper-magnesium-aluminum alloy film, a two-layer structure in which a copper film is stacked on a titanium film, and a tungsten film
  • a two-layer structure in which copper films are stacked may be used.
  • a transparent conductive material containing indium oxide, tin oxide, or zinc oxide may be used.
  • a barrier layer may be provided over the conductive layer 542.
  • the barrier layer is preferably formed using a substance having a barrier property against oxygen or hydrogen. With this structure, oxidation of the conductive layer 542 can be suppressed when the insulating layer 574 is formed.
  • a metal oxide for example, a metal oxide can be used.
  • an insulating film having a barrier property against oxygen and hydrogen such as aluminum oxide, hafnium oxide, and gallium oxide, is preferably used.
  • silicon nitride formed by a CVD method may be used.
  • the material selection range of the conductive layer 542 can be widened.
  • the conductive layer 542 can be formed using a material that has low oxidation resistance but high conductivity, such as tungsten or aluminum.
  • a conductor that can be easily formed or processed can be used.
  • the insulating layer 550 functions as a first gate insulating layer.
  • the insulating layer 550 is preferably provided in the opening provided in the insulating layer 580 with the oxide 530c and the insulating layer 574 interposed therebetween.
  • the insulating layer 550 may have a stacked structure, like the second gate insulating layer.
  • the insulating layer that functions as a gate insulating layer has a stacked structure of a high-k material and a thermally stable material, so that the gate potential during transistor operation can be reduced while maintaining the physical film thickness. It becomes.
  • the conductive layer 560 functioning as the first gate electrode includes a conductive layer 560a and a conductive layer 560b over the conductive layer 560a.
  • the conductive layer 560a is preferably formed using a conductive material having a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms.
  • a conductive material having a function of suppressing diffusion of oxygen for example, at least one of oxygen atoms and oxygen molecules).
  • the material selectivity of the conductive layer 560b can be improved. That is, by including the conductive layer 560a, oxidation of the conductive layer 560b can be suppressed and the conductivity can be prevented from decreasing.
  • a conductive material having a function of suppressing oxygen diffusion for example, tantalum, tantalum nitride, ruthenium, or ruthenium oxide is preferably used.
  • an oxide semiconductor that can be used as the oxide 530 can be used.
  • the electrical resistance value of the conductive layer 560a can be reduced to obtain a conductor. This can be called an OC (Oxide Conductor) electrode.
  • the conductive layer 560b is preferably formed using a conductive material containing tungsten, copper, or aluminum as a main component.
  • a highly conductive conductor is preferably used.
  • a conductive material containing tungsten, copper, or aluminum as a main component can be used.
  • the conductive layer 560b may have a stacked structure, for example, a stack of titanium, titanium nitride, and the above conductive material.
  • An insulating layer 574 is provided between the insulating layer 580 and the transistor 510A.
  • the insulating layer 574 may be formed using an insulating material having a function of suppressing diffusion of impurities such as water or hydrogen and oxygen.
  • an insulating material having a function of suppressing diffusion of impurities such as water or hydrogen and oxygen.
  • aluminum oxide or hafnium oxide is preferably used.
  • a metal oxide such as magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, or tantalum oxide, silicon nitride oxide, silicon nitride, or the like can be used.
  • the insulating layer 574 By including the insulating layer 574, diffusion of water and impurities such as hydrogen included in the insulating layer 580 into the oxide 530b through the oxide 530c and the insulating layer 550 can be suppressed. Further, oxidation of the conductive layer 560 due to excess oxygen included in the insulating layer 580 can be suppressed.
  • the insulating layer 580, the insulating layer 582, and the insulating layer 584 function as interlayer films.
  • the insulating layer 582 preferably functions as a barrier insulating film which suppresses entry of impurities such as water or hydrogen into the transistor 510A from the outside.
  • an insulating material with a resistivity of 1 ⁇ 10 10 or more and 1 ⁇ 10 15 ⁇ cm or less for the insulating layer 582, plasma damage caused during film formation or etching can be reduced.
  • silicon nitride having a resistivity of 1 ⁇ 10 14 ⁇ cm or less, preferably 1 ⁇ 10 13 ⁇ cm or less may be used for the insulating layer 582.
  • an insulating material having a resistivity of greater than or equal to 1 ⁇ 10 10 and less than or equal to 1 ⁇ 10 15 ⁇ cm may be used for another insulating layer, not limited to the insulating layer 582.
  • silicon nitride having a resistivity of 1 ⁇ 10 14 ⁇ cm or less, preferably 1 ⁇ 10 13 ⁇ cm or less may be used for the insulating layer 584, the insulating layer 580, the insulating layer 524, and / or the insulating layer 516.
  • the insulating layer 580 and the insulating layer 584 preferably have a dielectric constant lower than that of the insulating layer 582, similarly to the insulating layer 516.
  • parasitic capacitance generated between the wirings can be reduced.
  • the transistor 510A may be electrically connected to another structure through a plug or a wiring such as the insulating layer 580, the insulating layer 582, and the conductive layer 546 embedded in the insulating layer 584.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material can be used as a single layer or a stack, as in the case of the conductive layer 505.
  • a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity.
  • a low-resistance conductive material such as aluminum or copper. Wiring resistance can be lowered by using a low-resistance conductive material.
  • the conductive layer 546 for example, by using a stacked structure of tantalum nitride which is a conductor having a barrier property against hydrogen and oxygen and tungsten having high conductivity, conductivity as a wiring is increased. While being held, diffusion of impurities from outside can be suppressed.
  • a semiconductor device including a transistor including an oxide semiconductor with high on-state current can be provided.
  • a semiconductor device including a transistor including an oxide semiconductor with low off-state current can be provided.
  • a transistor 510Aa illustrated in FIGS. 45A to 45C has a structure in which the conductive layer 505 and the conductive layer 503 are removed from the transistor 510A.
  • FIG. 45A is a top view of the transistor 510Aa.
  • FIG. 45B is a cross-sectional view illustrating a portion indicated by dashed-dotted line L1-L2 in FIG.
  • FIG. 45C is a cross-sectional view illustrating a portion indicated by dashed-dotted line W1-W2 in FIG. Note that for simplification of the drawing, some components are not illustrated in the top view in FIG.
  • FIG. 39A is a top view of the transistor 510B.
  • FIG. 39B is a cross-sectional view illustrating a portion indicated by dashed-dotted line L1-L2 in FIG.
  • FIG. 39C is a cross-sectional view illustrating a portion indicated by dashed-dotted line W1-W2 in FIG. Note that in the top view of FIG. 39A, some elements are omitted for clarity.
  • a transistor 510B is a modification of the transistor. Therefore, in order to prevent the description from being repeated, differences from the above transistor will be mainly described.
  • the conductive layer 542 (the conductive layer 542a and the conductive layer 542b) is not provided, and a region 531a and a region 531b are included in part of the exposed surface of the oxide 530b.
  • One of the region 531a and the region 531b functions as a source region, and the other functions as a drain region.
  • the insulating layer 573 is provided between the oxide 530b and the insulating layer 574.
  • a region 531 (a region 531a and a region 531b) illustrated in FIG. 39 is a region where the above element is added to the oxide 530b.
  • the region 531 can be formed by using, for example, a dummy gate.
  • a dummy gate may be provided over the oxide 530b, and the dummy gate may be used as a mask, and an element for reducing the resistance of the oxide 530b may be added.
  • the element is added to a region where the oxide 530 does not overlap with the dummy gate, so that the region 531 is formed.
  • an ion implantation method in which an ionized source gas is added by mass separation an ion doping method in which an ionized source gas is added without mass separation, a plasma immersion ion implantation method, or the like can be used.
  • boron or phosphorus is given as an element for reducing the resistance of the oxide 530.
  • hydrogen, carbon, nitrogen, fluorine, sulfur, chlorine, titanium, a rare gas element, or the like may be used.
  • the rare gas element include helium, neon, argon, krypton, and xenon. What is necessary is just to measure the density
  • boron and phosphorus are preferable because an amorphous silicon or low-temperature polysilicon production line apparatus can be used. Existing equipment can be diverted, and capital investment can be suppressed.
  • an insulating film to be the insulating layer 573 and an insulating film to be the insulating layer 574 may be formed over the oxide 530b and the dummy gate.
  • a CMP (Chemical Mechanical Polishing) process is performed on the insulating film to be the insulating layer 580.
  • a part of the insulating film is removed to expose the dummy gate.
  • part of the insulating layer 573 in contact with the dummy gate may be removed. Therefore, the insulating layer 574 and the good insulating layer 573 are exposed on the side surface of the opening provided in the insulating layer 580, and a part of the region 531 provided in the oxide 530b is formed on the bottom surface of the opening. Exposed.
  • an oxide film to be the oxide 530c an insulating film to be the insulating layer 550, and a conductive film to be the conductive layer 560 are sequentially formed in the opening, CMP treatment or the like is performed until the insulating layer 580 is exposed.
  • CMP treatment or the like is performed until the insulating layer 580 is exposed.
  • the insulating layer 573 and the insulating layer 574 are not essential components. What is necessary is just to design suitably according to the transistor characteristic to require.
  • an existing device can be diverted and the conductive layer 542 is not provided, so that cost can be reduced.
  • a transistor 510Ba illustrated in FIGS. 46A to 46C has a structure in which the conductive layer 505 and the conductive layer 503 are removed from the transistor 510B.
  • FIG. 46A is a top view of the transistor 510Ba.
  • FIG. 46B is a cross-sectional view illustrating a portion indicated by dashed-dotted line L1-L2 in FIG.
  • FIG. 46C is a cross-sectional view illustrating a portion indicated by dashed-dotted line W1-W2 in FIG. Note that in the top view of FIG. 46A, some elements are omitted for clarity.
  • FIG. 40A is a top view of the transistor 510C.
  • FIG. 40B is a cross-sectional view illustrating a portion indicated by dashed-dotted line L1-L2 in FIG.
  • FIG. 40C is a cross-sectional view taken along dashed-dotted line W1-W2 in FIG. Note that in the top view of FIG. 40A, some elements are omitted for clarity.
  • the transistor 510C is a modification of the above transistor. Therefore, in order to prevent repetition of description, points different from the transistor 510A are mainly described.
  • the transistor 510C includes a region where the conductive layer 542 (the conductive layer 542a and the conductive layer 542b) overlaps with the oxide 530c, the insulating layer 550, the oxide 551, and the conductive layer 560. With such a structure, a transistor with high on-state current can be provided. In addition, a transistor with high controllability can be provided.
  • the conductive layer 560 functioning as the first gate electrode includes a conductive layer 560a and a conductive layer 560b over the conductive layer 560a.
  • the conductive layer 560a is preferably formed using a conductive material having a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms.
  • a conductive material having a function of suppressing diffusion of oxygen for example, at least one of oxygen atoms and oxygen molecules).
  • the material selectivity of the conductive layer 560b can be improved. That is, by including the conductive layer 560a, oxidation of the conductive layer 560b can be suppressed and the conductivity can be prevented from decreasing.
  • a material used for the conductive layer 560a may be determined in consideration of a work function.
  • the conductive layer 560a may be formed using titanium nitride and the conductive layer 560b may be formed using tungsten.
  • the conductive layer 560a and the conductive layer 560b may be formed by a known film formation method such as a sputtering method, a CVD method, or an AFM method.
  • the film formation temperature when titanium nitride is formed by a CVD method is preferably 380 ° C. or higher and 500 ° C. or lower, and more preferably 400 ° C. or higher and 450 ° C. or lower.
  • the oxide 551 may be formed using a material similar to that of other insulating layers.
  • an In-M-Zn oxide containing excess oxygen (the element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, or the like)
  • a metal oxide such as one or more selected from cerium, neodymium, hafnium, tantalum, tungsten, magnesium, or the like may be used.
  • an In—Ga—Zn oxide film is formed as the oxide 551 by a sputtering method.
  • the flow rate ratio of oxygen contained in the sputtering gas is preferably 70% or more, more preferably 80% or more, and more preferably 100%.
  • oxygen can be supplied not only to the oxide 551 but also to the insulating layer 550 which is a formation surface of the oxide 551.
  • the amount of oxygen supplied to the insulating layer 550 can be increased by increasing the flow ratio of oxygen contained in the sputtering gas.
  • the oxide 551 when the oxide 551 is provided over the insulating layer 550, excess oxygen contained in the insulating layer 550 is hardly diffused into the conductive layer 560. Thus, the reliability of the transistor can be increased. Note that the oxide 551 may be omitted depending on purposes.
  • the insulating layer 574 is preferably provided so as to cover the top surface and side surfaces of the conductive layer 560, the side surfaces of the insulating layer 550, and the side surfaces of the oxide 530c.
  • the insulating layer 574 is preferably formed using an insulating material having a function of suppressing diffusion of impurities such as water or hydrogen and oxygen.
  • an insulating material having a function of suppressing diffusion of impurities such as water or hydrogen and oxygen.
  • aluminum oxide or hafnium oxide is preferably used.
  • a metal oxide such as magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, or tantalum oxide, silicon nitride oxide, silicon nitride, or the like can be used.
  • oxidation of the conductive layer 560 can be suppressed.
  • diffusion of water and impurities such as hydrogen included in the insulating layer 580 into the transistor 510C can be suppressed.
  • an insulating layer 576 having a barrier property may be provided between the conductive layer 546 and the insulating layer 580.
  • the insulating layer 576 By providing the insulating layer 576, it can be suppressed that oxygen in the insulating layer 580 reacts with the conductive layer 546 and the conductive layer 546 is oxidized.
  • the insulating layer 576 having a barrier property, the range of selection of materials for conductors used for plugs and wirings can be increased.
  • the conductive layer 546 can be formed using a metal material that absorbs oxygen but has high conductivity.
  • a transistor 510Ca illustrated in FIGS. 47A to 47C has a structure in which the conductive layer 505 and the conductive layer 503 are removed from the transistor 510C.
  • FIG. 47A is a top view of the transistor 510Ca.
  • FIG. 47B is a cross-sectional view illustrating a portion indicated by dashed-dotted line L1-L2 in FIG.
  • FIG. 47C is a cross-sectional view illustrating a portion indicated by dashed-dotted line W1-W2 in FIG. Note that in the top view of FIG. 47A, some elements are omitted for clarity.
  • FIG. 41A is a top view of the transistor 510D.
  • FIG. 41B is a cross-sectional view illustrating a portion indicated by dashed-dotted line L1-L2 in FIG.
  • FIG. 41C is a cross-sectional view illustrating a portion indicated by dashed-dotted line W1-W2 in FIG. Note that for simplification of the drawing, some components are not illustrated in the top view in FIG.
  • a transistor 510D is a modification of the transistor. Therefore, in order to prevent repetition of description, points different from the transistor 510A are mainly described.
  • a conductive layer 547a is provided between the conductive layer 542a and the oxide 530b, and a conductive layer 547b is provided between the conductive layer 542b and the oxide 530b.
  • the conductive layer 542a extends beyond the upper surface of the conductive layer 547a (conductive layer 547b) and the side surface on the conductive layer 560 side, and has a region in contact with the upper surface of the oxide 530b.
  • the conductive layer 547 may be formed using a conductor that can be used for the conductive layer 542. Further, the conductive layer 547 is preferably at least thicker than the conductive layer 542.
  • the conductive layer 542 can be closer to the conductive layer 560 than the transistor 510A.
  • the conductive layer 560 can overlap with the end portion of the conductive layer 542a and the end portion of the conductive layer 542b.
  • the substantial channel length of the transistor 510D can be shortened, and the on-state current and frequency characteristics can be improved.
  • the conductive layer 547a (the conductive layer 547b) is preferably provided so as to overlap with the conductive layer 542a (the conductive layer 542b).
  • the conductive layer 547a (conductive layer 547b) functions as a stopper, and the oxide 530b is over-etched. Can be prevented.
  • a transistor 510D illustrated in FIG. 41 may have a structure in which the insulating layer 565 is provided in contact with the insulating layer 544.
  • the insulating layer 544 preferably functions as a barrier insulating film which suppresses entry of impurities such as water or hydrogen and excess oxygen into the transistor 510D from the insulating layer 580 side.
  • As the insulating layer 565 an insulating layer that can be used for the insulating layer 544 can be used.
  • the insulating layer 544 may be formed using a nitride insulating material such as aluminum nitride, aluminum titanium nitride, titanium nitride, silicon nitride, or silicon nitride oxide, for example.
  • the transistor 510D illustrated in FIG. 41 may include the conductive layer 505 having a single-layer structure.
  • an insulating film to be the insulating layer 516 is formed over the patterned conductive layer 505, and the upper portion of the insulating film is removed by a CMP method or the like until the upper surface of the conductive layer 505 is exposed.
  • the flatness of the upper surface of the conductive layer 505 is preferably improved.
  • the average surface roughness (Ra) of the upper surface of the conductive layer 505 may be 1 nm or less, preferably 0.5 nm or less, more preferably 0.3 nm or less. Accordingly, the flatness of the insulating layer formed over the conductive layer 505 can be improved, and the crystallinity of the oxide 530b and the oxide 530c can be improved.
  • a transistor 510Da illustrated in FIGS. 48A to 48C has a structure in which the conductive layer 505 and the conductive layer 503 are removed from the transistor 510D.
  • FIG. 48A is a top view of the transistor 510Da.
  • FIG. 48B is a cross-sectional view illustrating a portion indicated by dashed-dotted line L1-L2 in FIG.
  • FIG. 48C is a cross-sectional view illustrating a portion indicated by dashed-dotted line W1-W2 in FIG. Note that in the top view of FIG. 48A, some elements are omitted for clarity.
  • FIG. 42A is a top view of the transistor 510E.
  • FIG. 42B is a cross-sectional view illustrating a portion indicated by dashed-dotted line L1-L2 in FIG.
  • FIG. 42C is a cross-sectional view illustrating a portion indicated by dashed-dotted line W1-W2 in FIG. Note that for simplification of the drawing, some components are not illustrated in the top view in FIG.
  • the transistor 510E is a modified example of the transistor. Therefore, in order to prevent the description from being repeated, differences from the above transistor will be mainly described.
  • the conductive layer 503 functioning as the second gate is also provided as a wiring without providing the conductive layer 503.
  • the insulating layer 550 is provided over the oxide 530c, and the metal oxide 552 is provided over the insulating layer 550.
  • the conductive layer 560 is provided over the metal oxide 552 and the insulating layer 570 is provided over the conductive layer 560.
  • the insulating layer 571 is provided over the insulating layer 570.
  • the metal oxide 552 preferably has a function of suppressing oxygen diffusion.
  • the metal oxide 552 which suppresses diffusion of oxygen between the insulating layer 550 and the conductive layer 560, diffusion of oxygen into the conductive layer 560 is suppressed. That is, a decrease in the amount of oxygen supplied to the oxide 530 can be suppressed. Further, oxidation of the conductive layer 560 due to oxygen can be suppressed.
  • the metal oxide 552 may function as part of the first gate.
  • an oxide semiconductor that can be used as the oxide 530 can be used as the metal oxide 552.
  • the conductive layer 560 can be formed by a sputtering method, whereby the electric resistance value of the metal oxide 552 can be reduced to form a conductive layer. This can be called an OC (Oxide Conductor) electrode.
  • the metal oxide 552 may function as a part of the gate insulating layer. Therefore, when silicon oxide, silicon oxynitride, or the like is used for the insulating layer 550, the metal oxide 552 is preferably a metal oxide that is a high-k material with a high relative dielectric constant. By setting it as the said laminated structure, it can be set as the laminated structure stable with respect to a heat
  • EOT equivalent oxide thickness
  • the metal oxide 552 is shown as a single layer in the transistor 510E, a stacked structure of two or more layers may be used. For example, a metal oxide that functions as part of the gate electrode and a metal oxide that functions as part of the gate insulating layer may be stacked.
  • the on-state current of the transistor 510E can be improved without weakening the influence of the electric field from the conductive layer 560.
  • the distance between the conductive layer 560 and the oxide 530 is maintained depending on the physical thickness of the insulating layer 550 and the metal oxide 552, so that the conductive layer 560 Leakage current with the oxide 530 can be suppressed. Therefore, by providing a stacked structure of the insulating layer 550 and the metal oxide 552, the physical distance between the conductive layer 560 and the oxide 530 and the electric field strength applied from the conductive layer 560 to the oxide 530 can be reduced. It can be easily adjusted as appropriate.
  • the metal oxide 552 can be used as the metal oxide 552 by reducing the resistance of an oxide semiconductor that can be used for the oxide 530.
  • a metal oxide containing one kind or two or more kinds selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium, and the like can be used.
  • hafnium oxide an oxide containing aluminum and hafnium (hafnium aluminate), which is an insulating layer containing one or both of aluminum and hafnium.
  • hafnium aluminate has higher heat resistance than a hafnium oxide film. Therefore, it is preferable because it is difficult to crystallize in a heat treatment in a later step.
  • the metal oxide 552 is not an essential component. What is necessary is just to design suitably according to the transistor characteristic to require.
  • the insulating layer 570 may be formed using an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen.
  • an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen For example, aluminum oxide or hafnium oxide is preferably used.
  • impurities such as water or hydrogen from above the insulating layer 570 can be prevented from entering the oxide 230 through the conductive layer 560 and the insulating layer 550.
  • the insulating layer 571 functions as a hard mask.
  • the side surface of the conductive layer 560 is substantially vertical.
  • the angle formed between the side surface of the conductive layer 560 and the substrate surface is 75 ° to 100 °, Preferably, it can be set to 80 degrees or more and 95 degrees or less.
  • the insulating layer 571 may also serve as a barrier layer by using an insulating material having a function of suppressing transmission of impurities such as water or hydrogen and oxygen. In that case, the insulating layer 570 is not necessarily provided.
  • the side surfaces thereof are substantially matched.
  • a part of the surface of the oxide 530b can be exposed.
  • the transistor 510E includes a region 531a and a region 531b in part of the exposed surface of the oxide 530b.
  • One of the region 531a and the region 531b functions as a source region, and the other functions as a drain region.
  • the formation of the region 531a and the region 531b is performed by introducing an impurity element such as phosphorus or boron into the exposed oxide 530b surface by using, for example, an ion implantation method, an ion doping method, a plasma immersion ion implantation method, or a plasma treatment. This can be achieved.
  • an impurity element such as phosphorus or boron
  • an ion implantation method an ion doping method
  • a plasma immersion ion implantation method or a plasma treatment.
  • the “impurity element” in this embodiment and the like refers to an element other than the main component elements.
  • a metal film is formed after part of the surface of the oxide 530b is exposed, and then heat treatment is performed, whereby elements contained in the metal film are diffused into the oxide 530b, so that the regions 531a and 531b are formed.
  • the region 531a and the region 531b may be referred to as “impurity region” or “low resistance region”.
  • the region 531a and the region 531b can be formed in a self-alignment manner. Accordingly, the region 531a and / or the region 531b and the conductive layer 560 do not overlap with each other, so that parasitic capacitance can be reduced. Further, no offset region is formed between the channel formation region and the source / drain region (the region 531a or the region 531b). By forming the region 531a and the region 531b in a self-aligned manner, an increase in on-state current, a reduction in threshold voltage, an improvement in operating frequency, and the like can be realized.
  • an offset region may be provided between the channel formation region and the source / drain region in order to further reduce the off-state current.
  • the offset region is a region having a high electrical resistivity and is a region where the impurity element is not introduced.
  • the offset region can be formed by introducing the impurity element described above after the insulating layer 575 is formed.
  • the insulating layer 575 also functions as a mask similarly to the insulating layer 571 and the like. Therefore, the impurity element is not introduced into the region of the oxide 530b overlapping with the insulating layer 575, and the electrical resistivity of the region can be kept high.
  • the transistor 510E includes the insulating layer 570, the conductive layer 560, the metal oxide 552, the insulating layer 550, and the insulating layer 575 on side surfaces of the oxide 530c.
  • the insulating layer 575 is preferably an insulating layer with a low relative dielectric constant.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, silicon oxide having voids, or resin Preferably there is.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, or silicon oxide having holes is preferably used for the insulating layer 575 because an excess oxygen region can be easily formed in the insulating layer 575 in a later step. Silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • the insulating layer 575 preferably has a function of diffusing oxygen.
  • the transistor 510E includes the insulating layer 574 over the insulating layer 575 and the oxide 530.
  • the insulating layer 574 is preferably formed by a sputtering method. By using a sputtering method, an insulating layer with few impurities such as water or hydrogen can be formed. For example, aluminum oxide may be used for the insulating layer 574.
  • an oxide film formed by a sputtering method may extract hydrogen from a deposition target structure. Therefore, the insulating layer 574 absorbs hydrogen and water from the oxide 230 and the insulating layer 575, whereby the hydrogen concentration in the oxide 230 and the insulating layer 575 can be reduced.
  • a transistor 510Ea illustrated in FIGS. 49A to 49C has a structure in which the conductive layer 505 and the conductive layer 503 are removed from the transistor 510E.
  • FIG. 49A is a top view of the transistor 510Ea.
  • FIG. 49B is a cross-sectional view illustrating a portion indicated by dashed-dotted line L1-L2 in FIG.
  • FIG. 49C is a cross-sectional view illustrating a portion indicated by dashed-dotted line W1-W2 in FIG. Note that in the top view of FIG. 49A, some elements are omitted for clarity.
  • FIG. 43A is a top view of the transistor 510F.
  • FIG. 43B is a cross-sectional view illustrating a portion indicated by dashed-dotted line L1-L2 in FIG.
  • FIG. 43C is a cross-sectional view illustrating a portion indicated by dashed-dotted line W1-W2 in FIG. Note that in the top view of FIG. 43A, some elements are omitted for clarity.
  • the transistor 510F is a modification of the transistor. Therefore, in order to prevent the description from being repeated, differences from the above transistor will be mainly described.
  • the transistor 510F has a structure in which a transistor 510C_1 and a transistor 510C_2 are connected in parallel. Specifically, one of a source and a drain of the transistor 510C_1 and one of a source and a drain of the transistor 510C_2 are electrically connected to each other through one of the conductive layer 546a and the conductive layer 546b. Further, the other of the source and the drain of the transistor 510C_1 and the other of the source and the drain of the transistor 510C_2 are electrically connected to each other through the other of the conductive layer 546a and the conductive layer 546b.
  • the conductive layer 560 is used as the gate electrodes of the transistors 510C_1 and 510C_2.
  • the transistor 510F is a transistor in which two transistors 510C are connected in parallel.
  • the number of transistors connected in parallel is not limited to two and may be three or more.
  • the number of transistors connected in parallel may be determined according to the cell size.
  • the structure of the transistors connected in parallel is not limited to the transistor 510C.
  • the conductive layer 505_1 included in the transistor 510C_1 functions as a back gate electrode.
  • the conductive layer 505_2 included in the transistor 510C_2 functions as a back gate electrode.
  • the conductive layer 505_1 and the conductive layer 505_2 can be formed using a material and a method similar to those of the conductive layer 505.
  • the channel width is increased in order to increase the on-current, an increase in the S value (subthreshold swing value), normally-on, etc. are likely to occur. In particular, this tendency becomes remarkable in a transistor having a short channel length.
  • the S value is one of the indexes representing the electrical characteristics of the transistor, and the smaller the value, the better.
  • the effect is reduced when the channel width is increased.
  • the substantial channel width can be increased while maintaining the effect of the S-channel structure.
  • the channel width of the transistor 510C_1 and the channel width of the transistor 510C_2 are preferably the same or similar.
  • W1 is preferably 0.8 to 1.2 times W2, more preferably 0.9 to 1.1 times Preferably, it is 0.95 times or more and 1.05 times or less.
  • a transistor 510Fa illustrated in FIGS. 50A to 50C has a structure in which the conductive layer 505 and the conductive layer 503 are removed from the transistor 510F.
  • FIG. 50A is a top view of the transistor 510Fa.
  • FIG. 50B is a cross-sectional view taken along dashed-dotted line L1-L2 in FIG.
  • FIG. 50C is a cross-sectional view illustrating a portion indicated by dashed-dotted line W1-W2 in FIG. Note that in the top view of FIG. 50A, some elements are omitted for clarity.
  • FIG. 44A is a top view of the transistor 510G.
  • FIG. 44B is a cross-sectional view taken along dashed-dotted line L1-L2 in FIG. Note that for simplification of the drawing, some components are not illustrated in the top view in FIG.
  • the transistor 510G is a modification of the transistor 510F. Therefore, in order to prevent repetition of description, points different from the transistor 510F are mainly described.
  • the transistor 510G has a configuration different from that of the transistor E and connects the transistors 510C_1 and 510C_2 in parallel. Specifically, the conductive layer 505_1 and the conductive layer 505_2 are electrically connected. In addition, one of a source and a drain of the transistor 510C_1 and one of a source and a drain of the transistor 510C_2 are electrically connected. In FIG. 44, one of the source and the drain of the transistor 510C_1 and one of the source and the drain of the transistor 510C_2 are shared and electrically connected to the conductive layer 546b.
  • the transistor 510C_1 includes a conductive layer 560_1 functioning as a gate electrode
  • the transistor 510C_2 includes a conductive layer 560_2 functioning as a gate electrode.
  • the conductive layer 560_1 and the conductive layer 560_2 are electrically connected.
  • the conductive layer 560_1 and the conductive layer 560_2 can be formed using a material and a method similar to those of the conductive layer 560. Note that FIG. 44 illustrates an example in which part of the conductive layer 560 is used as the conductive layer 560_1 and the other part of the conductive layer 560 is used as the conductive layer 560_2.
  • the other of the source and the drain of the transistor 510C_1 is electrically connected to the conductive layer 546a
  • the other of the source and the drain of the transistor 510C_2 is electrically connected to the conductive layer 546c.
  • the conductive layer 546c can be formed using a material and a method similar to those of the conductive layer 546a and the conductive layer 546b.
  • the insulating layer 576c can be formed using a material and a method similar to those of the insulating layer 576a and the insulating layer 576b.
  • the conductive layer 546b is electrically connected to one of a source and a drain of the transistor 510G, and the conductive layer 546a and the conductive layer 546b are electrically connected to the other of the source and the drain of the transistor 510G.
  • the transistor 510G also has the same effect as the transistor 510F.
  • a transistor 510Ga illustrated in FIGS. 51A to 51C has a structure in which the conductive layer 505 and the conductive layer 503 are removed from the transistor 510G.
  • FIG. 51A is a top view of the transistor 510Ga.
  • FIG. 51B is a cross-sectional view illustrating a portion indicated by dashed-dotted line L1-L2 in FIG.
  • FIG. 51C is a cross-sectional view illustrating a portion indicated by dashed-dotted line W1-W2 in FIG. Note that for simplification of the drawing, some components are not illustrated in the top view in FIG.
  • This embodiment shows an example of a product image in which the memory device described in the above embodiment can be used, an electronic component and an electronic device each including the memory device described in the above embodiment, and the like.
  • FIG. 52 shows a product image that can be used for the memory device according to one embodiment of the present invention.
  • a region 801 illustrated in FIG. 52 represents a high temperature characteristic (High T operation)
  • a region 802 represents a high frequency characteristic (High f operation)
  • a region 803 represents a low off characteristic (Ioff)
  • a region 804 represents a region 801.
  • the area 802 and the area 803 are overlapped.
  • the region 801 can be roughly filled by applying a carbide or nitride such as silicon carbide or gallium nitride as a channel formation region of the transistor.
  • the region 802 can be roughly filled by applying silicide such as single crystal silicon or crystalline silicon as a channel formation region of the transistor.
  • the region 803 can be roughly filled by using an oxide semiconductor or a metal oxide as a channel formation region of the transistor.
  • the storage device according to one embodiment of the present invention can be preferably used for, for example, a product in the range indicated in the region 804.
  • the transistor included in the memory device includes a crystalline OS in a channel formation region.
  • the channel formation region includes the crystalline OS
  • a memory device and an electronic device that satisfy high temperature characteristics, high frequency characteristics, and low off characteristics can be provided.
  • examples of the product in the range shown in the region 804 include an electronic device having a CPU with low power consumption and high performance, an in-vehicle electronic device that requires high reliability in a high temperature environment, and the like.
  • an example of an electronic component and an electronic device in which a storage device or the like according to one embodiment of the present invention is incorporated is described.
  • FIG. 53A is a perspective view of the electronic component 700 and a substrate (mounting substrate 704) on which the electronic component 700 is mounted.
  • An electronic component 700 illustrated in FIG. 53A is an IC chip and includes a lead and a circuit portion.
  • the electronic component 700 is mounted on a printed circuit board 702, for example.
  • the mounting substrate 704 is completed by combining a plurality of such IC chips and electrically connecting them on the printed circuit board 702.
  • the memory device 100 described in the above embodiment is provided.
  • QFP Quad Flat Package
  • the package mode is not limited to this.
  • FIG. 53B is a perspective view of the electronic component 730.
  • the electronic component 730 is an example of SiP (System in package) or MCM (Multi Chip Module).
  • an interposer 731 is provided on a package substrate 732 (printed substrate), and a semiconductor device 735 and a plurality of storage devices 100 are provided on the interposer 731.
  • the storage device 100 is used as a wideband memory (HBM) is shown.
  • the semiconductor device 735 an integrated circuit (semiconductor device) such as a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), or an FPGA (Field Programmable Gate Array) can be used.
  • a CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • FPGA Field Programmable Gate Array
  • the package substrate 732 a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like can be used.
  • the interposer 731 a silicon interposer, a resin interposer, or the like can be used.
  • the interposer 731 includes a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits having different terminal pitches.
  • the plurality of wirings are provided in a single layer or multiple layers.
  • the interposer 731 has a function of electrically connecting an integrated circuit provided over the interposer 731 to an electrode provided on the package substrate 732.
  • the interposer is sometimes called a “redistribution substrate” or an “intermediate substrate”.
  • a through electrode is provided in the interposer 731 and the integrated circuit and the package substrate 732 are electrically connected using the through electrode.
  • TSV Three Silicon Via
  • a silicon interposer is preferably used as the interposer 731. Since a silicon interposer does not require an active element, it can be manufactured at a lower cost than an integrated circuit. On the other hand, since the wiring formation of the silicon interposer can be performed by a semiconductor process, it is easy to form a fine wiring which is difficult with the resin interposer.
  • the interposer for mounting the HBM is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer as the interposer for mounting the HBM.
  • a heat sink heat radiating plate
  • the height of the integrated circuit provided on the interposer 731 is uniform.
  • the memory device 100 and the semiconductor device 735 have the same height.
  • an electrode 733 may be provided on the bottom of the package substrate 732.
  • FIG. 53B illustrates an example in which the electrode 733 is formed using a solder ball.
  • BGA All Grid Array
  • the electrode 733 may be formed using a conductive pin.
  • PGA Peripheral Component Interconnect
  • the electronic component 730 is not limited to BGA and PGA, and can be mounted on another substrate using various mounting methods. For example, SPGA (Staggered Pin Grid Array), LGA (Land Grid Array), QFP (Quad Flat Package), QFJ (Quad Flat J-readed Package), or QFN (Quad Flat Non-Package) method. be able to.
  • SPGA Stablgered Pin Grid Array
  • LGA Land Grid Array
  • QFP Quad Flat Package
  • QFJ Quad Flat J-readed Package
  • QFN Quad Flat Non-Package
  • the robot 7100 includes an illuminance sensor, a microphone, a camera, a speaker, a display, various sensors (such as an infrared sensor, an ultrasonic sensor, an acceleration sensor, a piezo sensor, an optical sensor, and a gyro sensor), a movement mechanism, and the like.
  • the electronic component 730 includes a processor and the like and has a function of controlling these peripheral devices.
  • the electronic component 700 has a function of storing data acquired by a sensor.
  • the microphone has a function of detecting acoustic signals such as a user's voice and environmental sound.
  • the speaker has a function of emitting audio signals such as voice and warning sound.
  • the robot 7100 can analyze an audio signal input via a microphone and emit a necessary audio signal from a speaker.
  • the robot 7100 can communicate with a user using a microphone and a speaker.
  • the camera has a function of imaging the surroundings of the robot 7100.
  • the robot 7100 has a function of moving using a moving mechanism.
  • the robot 7100 can capture a surrounding image using a camera, analyze the image, and detect the presence or absence of an obstacle when moving.
  • the flying object 7120 includes a propeller, a camera, a battery, and the like, and has a function of flying autonomously.
  • the electronic component 730 has a function of controlling these peripheral devices.
  • image data photographed with a camera is stored in the electronic component 700.
  • the electronic component 730 can analyze the image data and detect the presence or absence of an obstacle when moving. Further, the remaining amount of the battery can be estimated from the change in the storage capacity of the battery by the electronic component 730.
  • the cleaning robot 7140 has a display arranged on the upper surface, a plurality of cameras arranged on the side, brushes, operation buttons, various sensors, and the like. Although not shown, the cleaning robot 7300 includes a tire, a suction port, and the like. The cleaning robot 7300 is self-propelled, can detect dust, and can suck dust from a suction port provided on the lower surface.
  • the electronic component 730 can analyze an image captured by the camera and determine whether there is an obstacle such as a wall, furniture, or a step.
  • the rotation of the brush can be stopped.
  • the automobile 7160 includes an engine, tires, brakes, a steering device, a camera, and the like.
  • the electronic component 730 performs control for optimizing the traveling state of the automobile 7160 based on data such as navigation information, speed, engine state, gear selection state, and brake usage frequency.
  • image data taken with a camera is stored in the electronic component 700.
  • the electronic component 700 and / or the electronic component 730 can be incorporated in a TV device 7200 (television receiver), a smartphone 7210, a PC 7220 (personal computer), 7230, a game machine 7240, a game machine 7260, or the like.
  • the electronic component 730 incorporated in the TV device 7200 can function as an image engine.
  • the electronic component 730 performs image processing such as noise removal and resolution up-conversion.
  • a smartphone 7210 is an example of a portable information terminal.
  • a smartphone 7210 includes a microphone, a camera, a speaker, various sensors, and a display unit. These peripheral devices are controlled by the electronic component 730.
  • PC 7220 and PC 7230 are examples of a notebook PC and a stationary PC, respectively.
  • a keyboard 7232 and a monitor device 7233 can be connected to the PC 7230 wirelessly or by wire.
  • the game machine 7240 is an example of a portable game machine.
  • the game machine 7260 is an example of a stationary game machine.
  • a controller 7262 is connected to the game machine 7260 wirelessly or by wire. The controller 7262 can also incorporate the electronic component 700 and / or the electronic component 730.
  • 100 storage device
  • 111 input / output circuit 112: control circuit
  • 113 C receiver
  • 114 setting register
  • 115 LVDS circuit
  • 117 decoder
  • 118 register
  • 119 register
  • 210 storage Block array
  • 211 storage block
  • 212 word line driver
  • 213 local sense amplifier driver
  • 214 local sense amplifier array
  • 215 global sense amplifier
  • 216 selector
  • 230 oxide
  • 232 switch 233: switch
  • 234 switch

Landscapes

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Abstract

要約書 新規な記憶装置を提供する。 複数のメモリセルを有する第１セルアレイと、複数のメモリセルを有する第２セルアレイを重ねて設 ける。 第１ビット線対に含まれる２つのビット線は、 それぞれが第１セルアレイに含まれるメモリセ ルの一部と第２セルアレイに含まれるメモリセルの一部と電気的に接続する。第２ビット線対に含ま れる２つのビット線は、それぞれが第１セルアレイに含まれるメモリセルの一部と第２セルアレイに 含まれるメモリセルの一部と電気的に接続する。 第１セルアレイにおいて、 第２ビット線対に含まれ るビット線の一方は、 第１ビット線対の一部と重なる領域を有し、 第２セルアレイにおいて、 第２ビ ット線対に含まれるビット線の他方は、第１ビット線対の一部と重なる領域を有する。

Description

記憶装置およびその動作方法
本発明の一形態は、記憶装置、半導体装置またはこれらを用いた電子機器に関する。
ただし、本発明の一態様は、上記の技術分野に限定されるものではない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関する。または、本明細書等で開示する発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路は半導体装置の一態様である。また、表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置および電子機器などは、半導体装置と言える場合がある。もしくは、これらは半導体装置を有すると言える場合がある。
トランジスタに適用可能な半導体薄膜として、シリコン系半導本材料が広く知られているが、その他の材料として酸化物半導体が注目されている。酸化物半導体としては、例えば、酸化インジウム、酸化亜鉛などの一元系金属の酸化物のみでなく、多元系金属の酸化物も知られている。多元系金属の酸化物の中でも、特に、Ｉｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯとも呼ぶ。）に関する研究が盛んに行われている。
ＩＧＺＯに関する研究により、酸化物半導体において、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）構造およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出された（非特許文献１乃至非特許文献３参照。）。非特許文献１および非特許文献２では、ＣＡＡＣ構造を有する酸化物半導体を用いてトランジスタを作製する技術も開示されている。さらに、ＣＡＡＣ構造およびｎｃ構造よりも結晶性の低い酸化物半導体でさえも、微小な結晶を有することが、非特許文献４および非特許文献５に示されている。
さらに、ＩＧＺＯを活性層として用いたトランジスタは極めて低いオフ電流を持ち（非特許文献６参照。）、その特性を利用したＬＳＩおよびディスプレイが報告されている（非特許文献７および非特許文献８参照。）。
また、記憶装置の一つとしてＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）が知られている。ＤＲＡＭは、複数のメモリセルがマトリクス状に設けられたセルアレイと、複数のビット線と、複数のワード線とを有する。メモリセルは、複数のビット線のいずれか一つ、および、複数のワード線のいずれか一つと電気的に接続される。ワード線には、情報の書き込み読み出しが行なわれるメモリセルを選択するための選択信号が供給される。メモリセルに対する情報の書き込み、および読み出しは、ビット線を介して行なわれる。
よって、例えば、ビット線Ａを介してメモリセルＸに情報を書き込む際に、ビット線Ａの電位変動に起因するノイズが、ビット線Ａに隣接するビット線Ｂにノイズとして伝播する場合がある。すると、ビット線Ｂと電気的に接続しているメモリセルＹの保持情報が意図せず書き変わってしまう場合がある。このようなノイズの影響を抑える方法の一つとして、交差ビット線対方式が提案されている（特許文献１参照）。
また、ＤＲＡＭには、折り返しビット線方式（フォールデッドビット線方式）と開放型ビット線方式（オープンビット線方式）の２つの方式がある。
特開平２−２４４４８５号公報
Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１２，ｖｏｌｕｍｅ　４３，ｉｓｓｕｅ　１，ｐ．１８３−１８６ Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ"，２０１４，ｖｏｌｕｍｅ　５３，Ｎｕｍｂｅｒ　４Ｓ，ｐ．０４ＥＤ１８−１−０４ＥＤ１８−１０ Ｓ．Ｉｔｏ　ｅｔ　ａｌ．，"Ｔｈｅ　Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ＡＭ−ＦＰＤ’１３　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１３，ｐ．１５１−１５４ Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"ＥＣＳ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｓｃｉｅｎｃｅ　ａｎｄ　Ｔｅｃｈｎｏｌｏｇｙ"，２０１４，ｖｏｌｕｍｅ　３，ｉｓｓｕｅ　９，ｐ．Ｑ３０１２−Ｑ３０２２ Ｓ．Ｙａｍａｚａｋｉ，"ＥＣＳ　Ｔｒａｎｓａｃｔｉｏｎｓ"，２０１４，ｖｏｌｕｍｅ　６４，ｉｓｓｕｅ　１０，ｐ．１５５−１６４ Ｋ．Ｋａｔｏ　ｅｔ　ａｌ．，"Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ"，２０１２，ｖｏｌｕｍｅ　５１，ｐ．０２１２０１−１−０２１２０１−７ Ｓ．Ｍａｔｓｕｄａ　ｅｔ　ａｌ．，"２０１５　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１５，ｐ．Ｔ２１６−Ｔ２１７ Ｓ．Ａｍａｎｏ　ｅｔ　ａｌ．，"ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１０，ｖｏｌｕｍｅ　４１，ｉｓｓｕｅ　１，ｐ．６２６−６２９
交差ビット線対方式は、フォールデッドビット線方式の記憶装置に適用できるが、メモリセルの集積度が高いオープンビット線方式の記憶装置への適用が出来ない。よって、セルアレイの高集積化が困難であった。
また、交差ビット線対方式では、一対のビット線の少なくとも一部に交差部を設ける必要があり、当該交差部にメモリセルを配置できない。
本発明の一態様は、集積度の高い記憶装置を提供することを課題の一とする。または、ノイズの影響を受けにくい記憶装置を提供することを課題の一とする。または、信頼性の高い記憶装置を提供することを課題の一とする。または、消費電力の少ない記憶装置を提供することを課題の一とする。または、新規な記憶装置を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
複数のメモリセルを有する第１セルアレイと、複数のメモリセルを有する第２セルアレイを重ねて設ける。第１ビット線対に含まれる２つのビット線は、それぞれが第１セルアレイに含まれるメモリセルの一部と第２セルアレイに含まれるメモリセルの一部と電気的に接続する。第２ビット線対に含まれる２つのビット線は、それぞれが第１セルアレイに含まれるメモリセルの一部と第２セルアレイに含まれるメモリセルの一部と電気的に接続する。第１セルアレイにおいて、第２ビット線対に含まれるビット線の一方は、第１ビット線対の一部と重なる領域を有し、第２セルアレイにおいて、第２ビット線対に含まれるビット線の他方は、第１ビット線対の一部と重なる領域を有する。
本発明の一態様は、第１セルアレイと、第２セルアレイと、第１ビット線対と、第２ビット線対と、を有し、第１セルアレイと第２セルアレイは互いに重なる領域を有し、第１セルアレイは、Ａａ個（Ａａは１以上の整数）の第１メモリセルと、Ｂａ個（Ｂａは１以上の整数）の第１メモリセルと、Ｃａ個（Ｃａは１以上の整数）の第１メモリセルと、Ｄａ個（Ｄａは１以上の整数）の第１メモリセルと、Ｅａ個（Ｅａは１以上の整数）の第１メモリセルと、Ｆａ個（Ｆａは１以上の整数）の第１メモリセルと、を有し、第２セルアレイは、Ａｂ個（Ａｂは１以上の整数）の第２メモリセルと、Ｂｂ個（Ｂｂは１以上の整数）の第２メモリセルと、Ｃｂ個（Ｃｂは１以上の整数）の第２メモリセルと、Ｄｂ個（Ｄｂは１以上の整数）の第２メモリセルと、Ｅｂ個（Ｅｂは１以上の整数）の第２メモリセルと、Ｆｂ個（Ｆｂは１以上の整数）の第２メモリセルと、を有し、第１ビット線対の一方のビット線は、Ａａ個の第１メモリセル、Ｃａ個の第１メモリセル、およびＣｂ個の第２メモリセルと電気的に接続し、第１ビット線対の他方のビット線は、Ｂａ個の第１メモリセル、Ａｂ個の第２メモリセル、およびＢｂ個の第２メモリセルと電気的に接続し、第２ビット線対の一方のビット線は、Ｄａ個の第１メモリセル、Ｆａ個の第１メモリセル、およびＦｂ個の第２メモリセルと電気的に接続し、第２ビット線対の他方のビット線は、Ｅａ個の第１メモリセル、Ｄｂ個の第２メモリセル、およびＥｂ個の第２メモリセルと電気的に接続し、Ｄａ個の第１メモリセルの一部はＢａ個の第１メモリセルと隣接し、Ｄａ個の第１メモリセルの他の一部はＣａ個の第１メモリセルと隣接し、Ｄｂ個の第１メモリセルの一部はＢｂ個の第１メモリセルと隣接し、Ｄｂ個の第１メモリセルの他の一部はＣｂ個の第１メモリセルと隣接する記憶装置である。
第１ビット線対および第２ビット線対は、それぞれ複数有してもよい。第１メモリセルは、第１トランジスタと、第１容量素子と、を有し、第２メモリセルは、第２トランジスタと、第２容量素子と、を有してもよい。第１トランジスタおよび第２トランジスタは、チャネルが形成される半導体層に酸化物半導体を用いることが好ましい。
また、本発明の別の一態様は、第１セルアレイと、第２セルアレイと、第１乃至第４ＢＬｆビット線と、第１乃至第４ＢＬｓビット線と、第１乃至第４ＢＬＢｆビット線と、第１乃至第４ＢＬＢｓビット線と、を有し、第１セルアレイと第２セルアレイは互いに重なる領域を有し、第１セルアレイは、Ａａ個の第１メモリセルと、Ｂａ個の第１メモリセルと、Ｃａ個の第１メモリセルと、Ｄａ個の第１メモリセルと、Ｅａ個の第１メモリセルと、Ｆａ個の第１メモリセルと、Ｇａ個（Ｇａは１以上の整数）の第１メモリセルと、Ｈａ個（Ｈａは１以上の整数）の第１メモリセルと、Ｉａ個（Ｉａは１以上の整数）の第１メモリセルと、Ｊａ個（Ｊａは１以上の整数）の第１メモリセルと、Ｋａ個（Ｋａは１以上の整数）の第１メモリセルと、Ｌａ個（Ｌａは１以上の整数）の第１メモリセルと、を有し、第２セルアレイは、Ａｂ個の第２メモリセルと、Ｂｂ個の第２メモリセルと、Ｃｂ個の第２メモリセルと、Ｄｂ個の第２メモリセルと、Ｅｂ個の第２メモリセルと、Ｆｂ個の第２メモリセルと、Ｇｂ個（Ｇｂは１以上の整数）の第２メモリセルと、Ｈｂ個（Ｈｂは１以上の整数）の第２メモリセルと、Ｉｂ個（Ｉｂは１以上の整数）の第２メモリセルと、Ｊｂ個（Ｊｂは１以上の整数）の第２メモリセルと、Ｋｂ個（Ｋｂは１以上の整数）の第２メモリセルと、Ｌｂ個（Ｌｂは１以上の整数）の第２メモリセルと、を有し、第１ＢＬｆビット線は、Ｂａ個の第１メモリセルと、Ｂｂ個の第２メモリセルと、電気的に接続され、第１ＢＬｓビット線は、Ａｂ個の第２メモリセルと電気的に接続され、第１ＢＬＢｆビット線は、Ｃａ個の第１メモリセルと、Ｃｂ個の第２メモリセルと、電気的に接続され、第１ＢＬＢｓビット線は、Ａａ個の第１メモリセルと電気的に接続され、第２ＢＬｆビット線は、Ｆａ個の第１メモリセルと、Ｆｂ個の第２メモリセルと、電気的に接続され、第２ＢＬｓビット線は、Ｄｂ個の第２メモリセルと電気的に接続され、第２ＢＬＢｆビット線は、Ｅａ個の第１メモリセルと、Ｅｂ個の第２メモリセルと、電気的に接続され、第２ＢＬＢｓビット線は、Ｄａ個の第１メモリセルと電気的に接続され、第３ＢＬｆビット線は、Ｉａ個の第１メモリセルと、Ｉｂ個の第２メモリセルと、電気的に接続され、第３ＢＬｓビット線は、Ｇｂ個の第２メモリセルと電気的に接続され、第３ＢＬＢｆビット線は、Ｈａ個の第１メモリセルと、Ｈｂ個の第２メモリセルと、電気的に接続され、第３ＢＬＢｓビット線は、Ｇａ個の第１メモリセルと電気的に接続され、第４ＢＬｆビット線は、Ｋａ個の第１メモリセルと、Ｋｂ個の第２メモリセルと、電気的に接続され、第４ＢＬｓビット線は、Ｊｂ個の第２メモリセルと電気的に接続され、第４ＢＬＢｆビット線は、Ｌａ個の第１メモリセルと、Ｌｂ個の第２メモリセルと、電気的に接続され、第４ＢＬＢｓビット線は、Ｊａ個の第１メモリセルと電気的に接続され、Ｂａ個の第１メモリセルと、Ｉａ個の第１メモリセルは、Ｄａ個の第１メモリセルの一部と隣接し、Ｃａ個の第１メモリセルと、Ｈａ個の第１メモリセルは、Ｄａ個の第１メモリセルの他の一部と隣接し、Ｊａ個の第１メモリセルの一部はＩａ個の第１メモリセルと隣接し、Ｊａ個の第１メモリセルの他の一部はＨａ個の第１メモリセルと隣接し、Ｂｂ個の第２メモリセルと、Ｉｂ個の第２メモリセルは、Ｄｂ個の第２メモリセルの一部と隣接し、Ｃｂ個の第２メモリセルと、Ｈｂ個の第２メモリセルは、Ｄｂ個の第２メモリセルの他の一部と隣接し、Ｊｂ個の第２メモリセルの一部はＩｂ個の第２メモリセルと隣接し、Ｊｂ個の第２メモリセルの他の一部はＨｂ個の第２メモリセルと隣接する記憶装置である。
また、上記記憶装置において、第１センスアンプと、第１１乃至第１４スイッチと、を有し、第１ＢＬｆビット線は、第１１スイッチを介して第１センスアンプと電気的に接続され、第１ＢＬｓビット線は、第１２スイッチを介して第１センスアンプと電気的に接続され、第１ＢＬＢｆビット線は、第１３スイッチを介して第１センスアンプと電気的に接続され、第１ＢＬＢｓビット線は、第１４スイッチを介して第１センスアンプと電気的に接続してもよい。
また、上記記憶装置において、第２センスアンプと、第２１乃至第２４スイッチと、を有し、第２ＢＬｆビット線は、第２１スイッチを介して第２センスアンプと電気的に接続され、第２ＢＬｓビット線は、第２２スイッチを介して第２センスアンプと電気的に接続され、第２ＢＬＢｆビット線は、第２３スイッチを介して第２センスアンプと電気的に接続され、第２ＢＬＢｓビット線は、第２４スイッチを介して第２センスアンプと電気的に接続してもよい。
また、上記記憶装置において、第３センスアンプと、第３１乃至第３４スイッチと、を有し、第３ＢＬｆビット線は、第３１スイッチを介して第３センスアンプと電気的に接続され、第３ＢＬｓビット線は、第３２スイッチを介して第３センスアンプと電気的に接続され、第３ＢＬＢｆビット線は、第３３スイッチを介して第３センスアンプと電気的に接続され、第３ＢＬＢｓビット線は、第３４スイッチを介して第３センスアンプと電気的に接続してもよい。
また、上記記憶装置において、第４センスアンプと、第４１乃至第４４スイッチと、を有し、第４ＢＬｆビット線は、第４１スイッチを介して第４センスアンプと電気的に接続され、第４ＢＬｓビット線は、第４２スイッチを介して第４センスアンプと電気的に接続され、第４ＢＬＢｆビット線は、第４３スイッチを介して第４センスアンプと電気的に接続され、第４ＢＬＢｓビット線は、第４４スイッチを介して第４センスアンプと電気的に接続してもよい。
ＣａはＢａの０．８倍以上１．２倍以下が好ましく、ＣａとＢａが同数であるとより好ましい。ＡｂはＡａの０．８倍以上１．２倍以下が好ましく、ＡｂとＡａが同数であるとより好ましい。ＢａとＣａの合計は、Ａａの０．８倍以上１．２倍以下が好ましく、ＢａとＣａの合計がＡａと同数であるとより好ましい。ＩａはＢａの０．８倍以上１．２倍以下が好ましく、ＩａとＢａが同数であるとより好ましい。
本発明の別の一態様は、第１メモリセルと、第２メモリセルと、第１ビット線と、第２ビット線と、センスアンプと、を有し、第１メモリセルは、第１トランジスタと、第１容量素子と、を有し、第２メモリセルは、第２トランジスタと、第２容量素子と、を有し、第１トランジスタと第２トランジスタは、それぞれの半導体層に酸化物半導体を含み、第１メモリセルは第１ビット線を介してセンスアンプと電気的に接続され、第２メモリセルは第２ビット線を介してセンスアンプと電気的に接続されている記憶装置の動作方法であって、第１トランジスタのゲートに第１電位を供給して、第１容量素子に保持されている電荷を第１ビット線に供給する第１動作を有し、第１動作の期間中、第２トランジスタのゲートに第２電位を供給する記憶装置の動作方法である。
第１動作終了後、第１トランジスタのゲートに第３電位を供給してもよい。また、第１トランジスタのゲートに第１電位を供給して、第１ビット線の電荷を第１容量素子に供給する第２動作を有してもよい。第２動作の期間中、第２トランジスタのゲートに第２電位を供給する。第２動作終了後、第１トランジスタのゲートに第３電位を供給してもよい。
第１電位は、第１トランジスタのソース電位およびドレイン電位よりも高い電位である。第２電位は、第２トランジスタのソース電位およびドレイン電位よりも低い電位である。第３電位は、第１トランジスタのソース電位およびドレイン電位よりも低い電位である。
本発明の一態様によれば、ノイズの影響を受けにくい記憶装置を提供することができる。または、集積度の高い記憶装置を提供することができる。または、信頼性の高い記憶装置を提供することができる。または、消費電力の少ない記憶装置を提供することができる。または、新規な記憶装置を提供することができる。または、新規な半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
記憶装置の構成例を示す図。 記憶ブロックの構成例を示す図。 センスアンプとメモリセルの接続関係を示す図。 センスアンプとメモリセルの接続関係を示す図。 ビット線対の配置例を示す図。 メモリセルの回路構成例を示す図。 トランジスタの電気特性を示す図。 センスアンプとメモリセルの接続関係を示す図。 センスアンプとメモリセルの接続関係を示す図。 センスアンプとメモリセルの接続関係を示す図。 センスアンプとメモリセルの接続関係を示す図。 センスアンプとメモリセルの接続関係を示す図。 センスアンプとメモリセルの接続関係を示す図。 センスアンプとメモリセルの接続関係を示す図。 メモリセル群の配列を示す図。 ビット線対の配置例を示す図。 センスアンプとメモリセルの接続関係を示す図。 センスアンプとメモリセルの接続関係を示す図。 センスアンプとメモリセルの接続関係を示す図。 センスアンプとメモリセルの接続関係を示す図。 センスアンプとメモリセルの接続関係を示す図。 センスアンプとメモリセルの接続関係を示す図。 センスアンプとメモリセルの接続関係を示す図。 メモリセル群の配列を示す図。 ビット線対の配置例を示す図。 折り返しビット線方式の記憶装置と開放ビット線方式の記憶装置を示す図。 ビット線とセンスアンプを説明する図、およびビット線の電位変化を示す図。 センスアンプの回路構成例を示す図。 センスアンプの動作例を示す図。 センスアンプの動作例を示す図。 センスアンプの動作例を示す図。 センスアンプの回路構成例を示す図。 センスアンプの動作例を示す図。 センスアンプの動作例を示す図。 センスアンプの動作例を示す図。 半導体装置の構成例を示す図。 半導体装置の構成例を示す図。 トランジスタの構成例を説明する図。 トランジスタの構成例を説明する図。 トランジスタの構成例を説明する図。 トランジスタの構成例を説明する図。 トランジスタの構成例を説明する図。 トランジスタの構成例を説明する図。 トランジスタの構成例を説明する図。 トランジスタの構成例を説明する図。 トランジスタの構成例を説明する図。 トランジスタの構成例を説明する図。 トランジスタの構成例を説明する図。 トランジスタの構成例を説明する図。 トランジスタの構成例を説明する図。 トランジスタの構成例を説明する図。 製品イメージを説明する図。 電子部品の一例を説明する図。 電子機器の一例を説明する図。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。
また、図面などにおいて示す各構成の、位置、大きさ、範囲などは、発明の理解を容易とするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面などに開示された位置、大きさ、範囲などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするため、図に反映しないことがある。
また、特に上面図（「平面図」ともいう。）や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
本明細書等における「第１」、「第２」などの序数詞は、構成要素の混同を避けるために付すものであり、工程順または積層順など、なんらかの順番や順位を示すものではない。また、本明細書等において序数詞が付されていない用語であっても、構成要素の混同を避けるため、特許請求の範囲において序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲において異なる序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲などにおいて序数詞を省略する場合がある。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、ソースおよびドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合など、動作条件などによって互いに入れ替わるため、いずれがソースまたはドレインであるかを限定することが困難である。このため、本明細書においては、ソースおよびドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に開示されているものとする。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。よって、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、「実効的なチャネル幅」ともいう。）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう。）と、が異なる場合がある。例えば、ゲート電極が半導体層の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネルの割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ　Ｃｈａｎｎｅｌ　Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体のＤＯＳ（Ｄｅｎｓｉｔｙ　ｏｆ　Ｓｔａｔｅｓ）が高くなることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、および酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、水も不純物として機能する場合がある。また、酸化物半導体の場合、例えば不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
また、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」および「直交」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
なお、本明細書等において、計数値および計量値に関して「同一」、「同じ」、「等しい」または「均一」（これらの同意語を含む）などと言う場合は、明示されている場合を除き、プラスマイナス２０％の誤差を含むものとする。
また、本明細書等において、フォトリソグラフィ法によりレジストマスクを形成し、その後にエッチング工程を行う場合は、特段の説明がない限り、当該レジストマスクは、エッチング工程終了後に除去するものとする。
また、本明細書等において、高電源電位ＶＤＤ（「ＶＤＤ」または「Ｈ電位」ともいう。）とは、低電源電位ＶＳＳよりも高い電位の電源電位を示す。また、低電源電位ＶＳＳ（「ＶＳＳ」または「Ｌ電位」ともいう。）とは、高電源電位ＶＤＤよりも低い電位の電源電位を示す。また、接地電位（「ＧＮＤ」または「ＧＮＤ電位」ともいう。）をＶＤＤまたはＶＳＳとして用いることもできる。例えばＶＤＤが接地電位の場合には、ＶＳＳは接地電位より低い電位であり、ＶＳＳが接地電位の場合には、ＶＤＤは接地電位より高い電位である。
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等に示すトランジスタは、明示されている場合を除き、エンハンスメント型（ノーマリーオフ型）の電界効果トランジスタとする。また、本明細書等に示すトランジスタは、明示されている場合を除き、ｎチャネル型のトランジスタとする。よって、そのしきい値電圧（「Ｖｔｈ」ともいう。）は、明示されている場合を除き、０Ｖよりも大きいものとする。
（実施の形態１）
本発明の一態様の記憶装置について図面を用いて説明する。
はじめに、折り返しビット線方式の記憶装置と、開放ビット線方式の記憶装置について説明しておく。
図２６（Ａ）は折り返しビット線方式の記憶装置９０１を説明するブロック図である。記憶装置９０１は、マトリクス状に配置されたメモリセル９１１を含むセルアレイ９２１と、複数のワード線と、複数のビット線と、複数のセンスアンプＳＡと、を有する。記憶装置９０１では、複数のビット線が行方向（または列方向）に延在して設けられ、複数のワード線が列方向（または行方向）に延在して設けられている。
複数のワード線は、それぞれが複数のビット線対と交差する。複数のビット線は、複数のビット線ＢＬと複数のビット線ＢＬＢを含む。図２６（Ａ）では、３本のビット線ＢＬ（ビット線ＢＬ１乃至ビット線ＢＬ３）と３本のビット線ＢＬＢ（ビット線ＢＬＢ１乃至ビット線ＢＬＢ３）を示している。
折り返しビット線方式の記憶装置９０１では、ビット線ＢＬとビット線ＢＬＢが交互に設けられている。また、１つのビット線ＢＬと１つのビット線ＢＬＢで、１つのビット線対を構成する。記憶装置９０１では、ビット線ＢＬ１とビット線ＢＬＢ１で構成されたビット線対と、ビット線ＢＬ２とビット線ＢＬＢ２で構成されたビット線対と、ビット線ＢＬ３とビット線ＢＬＢ３で構成されたビット線対と、を示している。また、一つのセンスアンプＳＡは、一つのビット線対と電気的に接続される。
メモリセル９１１はワード線とビット線の交点近傍に設けられる。ただし、１つのビット線対において、ビット線ＢＬと電気的に接続するメモリセル９１１と、ビット線ＢＬＢと電気的に接続するメモリセル９１１は、同じワード線と電気的に接続することはできない。よって、折り返しビット線方式の記憶装置では、全ての交点近傍にメモリセルを設けることが出来ない。よって、メモリセルの高集積化が難しい。
図２６（Ｂ）は開放ビット線方式の記憶装置９０２を説明するブロック図である。開放ビット線方式の記憶装置９０２では、ビット線ＢＬがセルアレイ９２１ａに設けられ、ビット線ＢＬＢがセルアレイ９２１ｂに設けられている。また、セルアレイ９２１ａとセルアレイ９２１ｂのそれぞれに、複数のワード線が設けられている。
開放ビット線方式の記憶装置９０２では、ビット線ＢＬとビット線ＢＬＢが異なるセルアレイに設けられ、セルアレイ毎にワード線が設けられているため、全ての交点近傍にメモリセルを設けることが出来る。よって、セルアレイの高集積化が容易となる。
メモリセル９１１が保持している情報の読み出しは、センスアンプＳＡで行なわれる。ワード線によって特定のメモリセル９１１が選択されると、選択されたメモリセル９１１の情報がビット線（ビット線ＢＬまたはビット線ＢＬＢ）に供給され、当該ビット線の電位が変動する。センスアンプＳＡは、ビット線ＢＬとビット線ＢＬＢの電位差を増幅して出力する。
図２７（Ａ１）に記憶装置９０１のビット線とセンスアンプＳＡを示す。図２７（Ａ２）は、ビット線の電位変化を示すタイミングチャートである。
それぞれのビット線は寄生容量を介して容量結合している。例えば、ビット線ＢＬＢ１とビット線ＢＬ２の間には寄生容量ＣｐＡが存在する。このため、情報の書き込みによりビット線ＢＬＢ１の電位が反転すると、隣接するビット線ＢＬ２の電位も変動する場合がある。
図２７（Ａ２）を用いて記憶装置９０１の誤動作について説明する。期間Ｔ０において、ビット線ＢＬ１およびビット線ＢＬＢ２がＨ電位よりも少し低い電位であり、ビット線ＢＬＢ１およびビット線ＢＬ２がＬ電位よりも少し高い電位であるとする。期間Ｔ１において、ビット線ＢＬＢ１にＨ電位が供給されると、寄生容量ＣｐＡを介して容量結合しているビット線ＢＬ２の電位も上昇し、ビット線ＢＬＢ２の電位よりも高くなる場合がある。センスアンプＳＡは僅かな電位差も増幅するため、ビット線ＢＬ２を含むビット線対では間違った情報が読み出される。すなわち、ビット線ＢＬＢ１の電位変動がノイズとしてビット線ＢＬ２に作用する。
ビット線ＢＬ２とビット線ＢＬＢ２を交差させることで、ノイズの影響を軽減することができる。本明細書等では、ビット線ＢＬとビット線ＢＬＢの交差部を有するビット線対を「交差ビット線対」という。図２７（Ｂ１）は、交差ビット線対を有する記憶装置９０１のビット線とセンスアンプＳＡを示す図である。また、図２７（Ｂ２）は、交差ビット線対の電位変化を示すタイミングチャートである。
図２７（Ｂ１）は、ビット線ＢＬ２とビット線ＢＬＢ２を含むビット線対が交差ビット線対である。図２７（Ｂ１）に示す交差ビット線対は３つの交差部９３１を有し、ビット線ＢＬ２の一部と、ビット線ＢＬＢ２の一部がビット線ＢＬＢ１と隣接している。具体的には、ビット線ＢＬ２の領域Ｄ１および領域Ｄ２と、ビット線ＢＬＢ２の領域ＤＢ１および領域ＤＢ２がビット線ＢＬＢ１と隣接している。
前述した通り、ビット線ＢＬＢ１とビット線ＢＬ２の間には寄生容量ＣｐＡが存在する。同様に、ビット線ＢＬＢ１とビット線ＢＬＢ２の間の寄生容量を寄生容量ＣｐＢとする。寄生容量ＣｐＡの容量値は、例えば、領域Ｄ１の長さと領域Ｄ２の長さの合計に比例する。同様に、寄生容量ＣｐＢの容量値は、領域ＤＢ１の長さと領域ＤＢ２の長さの合計に比例する。寄生容量ＣｐＡの容量値と寄生容量ＣｐＢの容量値は、同じであることが好ましい。よって、ビット線ＢＬ２のビット線ＢＬＢ１と隣接する領域の長さの合計（領域Ｄ１および領域Ｄ２の長さの合計）と、ビット線ＢＬＢ２のビット線ＢＬＢ１と隣接する領域の長さの合計（領域ＤＢ１および領域ＤＢ２の長さの合計）は同じであることが好ましい。
なお、寄生容量ＣｐＡの容量値は、領域Ｄ１に接続するメモリセルの数と領域Ｄ２に接続するメモリセルの数の合計にも比例する。同様に寄生容量ＣｐＢの容量値は、領域ＤＢ１に接続するメモリセルの数と領域ＤＢ２に接続するメモリセルの数の合計にも比例する。よって、領域Ｄ１に接続するメモリセルの数と領域Ｄ２に接続するメモリセルの数の合計と、領域ＤＢ１に接続するメモリセルの数と領域ＤＢ２に接続するメモリセルの数の合計は同じであることが好ましい。
図２７（Ｂ２）を用いて交差ビット線対の電位変化を説明する。期間Ｔ０において、ビット線ＢＬ１およびビット線ＢＬＢ２がＨ電位よりも少し低い電位であり、ビット線ＢＬＢ１およびビット線ＢＬ２がＬ電位よりも少し高い電位であるとする。期間Ｔ１において、ビット線ＢＬＢ１にＨ電位が供給されると、寄生容量ＣｐＡを介して容量結合しているビット線ＢＬ２の電位が上昇する。また、寄生容量ＣｐＢを介して容量結合しているビット線ＢＬＢ２の電位も上昇する。このように、交差ビット線対では、ビット線ＢＬ２およびビット線ＢＬＢ２共に電位が上昇する。よって、両者の電位差は、ノイズの影響を受けてもほとんど変わらない。
折り返しビット線方式の記憶装置では、交差ビット線対と非交差ビット線対を交互に設けることで、ノイズによる誤動作を防ぎ、記憶装置の信頼性を高めることができる。一方で、開放ビット線（オープンビット線）方式の記憶装置では、１つのビット線対に含まれるビット線ＢＬとビット線ＢＬＢが同一平面上の異なるセルアレイに存在するため、交差ビット線対を実現できない。
＜＜記憶装置１００＞＞
図１は、本発明の一態様である記憶装置１００の構成例を示すブロック図である。
記憶装置１００は、入出力回路１１１（ＩＯ　Ｃｉｒｃｕｉｔ）、制御回路１１２（Ｃｏｎｔｒｏｌｌｅｒ）、Ｉ２Ｃレシーバ１１３（Ｉ２Ｃ　Ｒｅｃｅｉｖｅｒ）、設定レジスタ１１４（Ｓｅｔｔｉｎｇ　Ｒｅｇｉｓｔｅｒ）、ＬＶＤＳ回路１１５、ＬＶＤＳ回路１１６、デコーダ１１７（Ｄｅｃｏｄｅｒ）、記憶ブロックアレイ２１０（Ｍｅｍｏｒｙ　Ｂｌｏｃｋ　Ａｒｒａｙ）を有する。
また、制御回路１１２は、レジスタ１１８（Ｒｅｇ＿ｒ）、およびレジスタ１１９（Ｒｅｇ＿ｗ）を有する。また、記憶ブロックアレイ２１０は、ｎ個（ｎは１以上の整数。）の記憶ブロック２１１（Ｍｅｍｏｒｙ　Ｂｌｏｃｋ）を有する。本明細書等では、１個目の記憶ブロック２１１を記憶ブロック２１１＿１と示し、ｉ個目（ｉは１以上ｎ以下の整数。）の記憶ブロック２１１を記憶ブロック２１１＿ｉと示している。
入出力回路１１１は、外部機器と信号の受け渡しを行なう機能を有する。記憶装置１００の動作条件などは、設定レジスタ１１４に記憶されている設定パラメータにより決定される。設定パラメータは、入出力回路１１１およびＩ２Ｃレシーバ１１３を介して設定レジスタ１１４に書き込まれる。なお、目的または用途などに応じてＩ２Ｃレシーバ１１３は省略してもよい。
設定パラメータの一例として、リフレッシュ動作の実行間隔や回路動作の動作タイミングなどの指定情報などがある。制御回路１１２は設定パラメータおよび外部からのコマンド信号を処理して記憶装置１００の動作モードを決定する機能を有する。制御回路１１２は、色々な制御信号を生成して、記憶装置１００全体の動作を制御する機能を有する。
また、外部から入出力回路１１１を介して制御回路１１２に、リセット信号ｒｅｓ、アドレス信号ＡＤＤＲ［１６：０］、行アドレス識別信号ＲＡＳ（Ｒｏｗ　Ａｄｄｒｅｓｓ　Ｓｔｒｏｂｅ）、列アドレス識別信号ＣＡＳ（Ｃｏｌｕｍｎ　Ａｄｄｒｅｓｓ　Ｓｔｒｏｂｅ）、書き込み制御信号ＷＥ（Ｗｒｉｔｅ　Ｅｎａｂｌｅ）、データ書き込み用クロック信号ｃｌｋ＿ｔ、書き込みデータＷＤＡＴＡ［７：０］などが供給される。データ書き込み用クロック信号ｃｌｋ＿ｔは、転送回路ＬＶＤＳ＿ｒｘを介して制御回路１１２に供給される。
また、制御回路１１２から入出力回路１１１に、データ読み出し用クロック信号ｃｌｋ＿ｗ、読み出しデータＲＤＡＴＡ［７：０］が供給される。データ読み出し用クロック信号ｃｌｋ＿ｗは、転送回路ＬＶＤＳ＿ｔｘを介して入出力回路１１１に供給される。転送回路ＬＶＤＳ＿ｒｘおよび転送回路ＬＶＤＳ＿ｔｘは、ＬＶＤＳ（Ｌｏｗ　ｖｏｌｔａｇｅ　ｄｉｆｆｅｒｅｎｔｉａｌ　ｓｉｇｎａｌｉｎｇ）規格で動作する転送回路である。なお、目的または用途などに応じて、転送回路ＬＶＤＳ＿ｒｘおよび転送回路ＬＶＤＳ＿ｔｘの一方または双方を省略してもよい。
書き込みデータＷＤＡＴＡ［７：０］は、データ書き込み用クロック信号ｃｌｋ＿ｔに同期して転送され、制御回路１１２内のレジスタ１１９に保持される。制御回路１１２はレジスタ１１９に保持されているデータを記憶ブロックアレイ２１０に供給する機能を有する。
また、記憶ブロックアレイ２１０から読み出されたデータは、読み出しデータＲＤＡＴＡ［７：０］として制御回路１１２内のレジスタ１１８に保持される。制御回路１１２は、読み出しデータＲＤＡＴＡ［７：０］をデータ読み出し用クロック信号ｃｌｋ＿ｗに同期して入出力回路１１１に転送する機能を有する。
また、制御回路１１２は、列アドレス信号Ｃ＿ＡＤＤＲ、列選択イネーブル信号ＣＳＥＬ＿ＥＮ、データラッチ信号ＤＬＡＴ、グローバル書き込み許可信号ＧＷ＿ＥＮ、グローバル読み出し許可信号ＧＲ＿ＥＮ、グローバルセンスアンプ許可信号ＧＳＡ＿ＥＮ、グローバルイコライズ許可信号ＧＥＱ＿ＥＮＢ、ローカルセンスアンプ許可信号ＬＳＡ＿ＥＮ、ローカルイコライズ許可信号ＬＥＱ＿ＥＮＢ、およびワード線アドレス選択信号ＷＬ＿ＡＤＤＲ［７：０］などを出力する機能を有する。
列アドレス信号Ｃ＿ＡＤＤＲおよび列選択イネーブル信号ＣＳＥＬ＿ＥＮはデコーダ１１７に供給される。
＜記憶ブロック＞
図２（Ａ）は記憶ブロック２１１＿ｉ（Ｍｅｍｏｒｙ　Ｂｌｏｃｋ）の構成例を示すブロック図である。図２（Ｂ）は、記憶ブロック２１１＿ｉに含まれる、ローカルセンスアンプアレイ２１４、セルアレイ２２１ａ、およびセルアレイ２２１ｂの構成例を示す斜視ブロック図である。また、図２（Ｂ）などに、Ｘ方向、Ｙ方向、およびＺ方向を示す矢印を付している。Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに直交する方向である。
記憶ブロック２１１＿ｉは、ワード線ドライバ２１２（ＷＬ　Ｄｒｉｖｅｒ）、ローカルセンスアンプドライバ２１３（ＬＳＡ　Ｄｒｉｖｅｒ）、ローカルセンスアンプアレイ２１４、グローバルセンスアンプ２１５（Ｇｌｏｂａｌ　ＳＡ）、読み出し書き込みセレクタ２１６（Ｒ／Ｗ　Ｓｅｌｅｃｔｏｒ）、セルアレイ２２１ａ（Ｃｅｌｌ　Ａｒｒａｙ）、およびセルアレイ２２１ｂ（Ｃｅｌｌ　Ａｒｒａｙ）を有する。
データラッチ信号ＤＬＡＴ、グローバル書き込み許可信号ＧＷ＿ＥＮ、およびグローバル読み出し許可信号ＧＲ＿ＥＮは、読み出し書き込みセレクタ２１６に供給される。グローバルセンスアンプ許可信号ＧＳＡ＿ＥＮおよびグローバルイコライズ許可信号ＧＥＱ＿ＥＮＢは、グローバルセンスアンプ２１５に供給される。ローカルセンスアンプ許可信号ＬＳＡ＿ＥＮおよびローカルイコライズ許可信号ＬＥＱ＿ＥＮＢはローカルセンスアンプアレイ２１４に供給される。ワード線アドレス選択信号ＷＬ＿ＡＤＤＲ［７：０］は、ワード線ドライバ２１２に供給される。
ローカルセンスアンプアレイ２１４（Ｌｏｃａｌ　Ｓｅｎｓｅ　Ａｍｐｌｉｆｉｅｒｓ　Ａｒｒａｙ）は、ｆ行ｇ列（ｆおよびｇは、共に１以上の整数）のマトリクス状に配置された複数のセンスアンプ１２７（Ｓｅｎｓｅ　Ａｍｐｌｉｆｉｅｒ）を有する。本明細書などでは、１行１列目のセンスアンプ１２７をセンスアンプ１２７［１，１］と示す。また、ｋ行ｈ列目（ｋは１以上ｆ以下の整数。ｈは１以上ｇ以下の整数。）のセンスアンプ１２７をセンスアンプ１２７［ｋ，ｈ］と示す。
セルアレイ２２１ａはローカルセンスアンプアレイ２１４の上方に重ねて設けられ、セルアレイ２２１ｂはセルアレイ２２１ａの上方に重ねて設けられている。セルアレイ２２１ａおよびセルアレイ２２１ｂをローカルセンスアンプアレイ２１４の上方に重ねて設けることで、ビット線の配線長を短くすることが出来る。また、セルアレイ２２１ａとセルアレイ２２１ｂを重ねて設けることで、メモリセルの実装密度を高めることができる。
セルアレイ２２１ａは、ｐ行ｑ列（ｐおよびｑは、共に１以上の整数）のマトリクス状に配置された複数のメモリセル１０ａを有する。セルアレイ２２１ｂは、ｐ行ｑ列のマトリクス状に配置された複数のメモリセル１０ｂを有する。また、セルアレイ２２１ａは、Ｘ方向（行方向）に延在するｐ本のワード線ＷＬａを有する（図２（Ｂ）に図示せず。）。また、セルアレイ２２１ｂは、Ｘ方向（行方向）に延在するｐ本のワード線ＷＬｂを有する（図２（Ｂ）に図示せず。）。なお、本明細書などでは、ｊ本目（ｊは１以上ｐ以下の整数。）のワード線ＷＬａをワード線ＷＬａ［ｊ］と示し、ｊ本目のワード線ＷＬｂをワード線ＷＬｂ［ｊ］と示す。
１つのメモリセル１０ａは、ワード線ＷＬａのいずれか１つと電気的に接続される。また、１つのメモリセル１０ｂは、ワード線ＷＬｂのいずれか１つと電気的に接続される。
図３および図４は、センスアンプ１２７、メモリセル１０ａ、およびメモリセル１０ｂの接続関係を示す斜視ブロック図である。図３および図４では、記憶ブロック２１１に含まれる、ローカルセンスアンプアレイ２１４の一部、セルアレイ２２１ａの一部、およびセルアレイ２２１ｂの一部を示している。図３および図４に示すセンスアンプ１２７は、２セル幅型のセンスアンプである。本明細書等において、「２セル幅型のセンスアンプ」とは、Ｘ方向の長さが、おおよそメモリセル２つ分に相当するセンスアンプのことを言う。
図３は、センスアンプ１２７［ｋ，ｈ］、センスアンプ１２７［ｋ−１，ｈ］、およびセンスアンプ１２７［ｋ＋１，ｈ］と、これらのセンスアンプ１２７と電気的に接続するメモリセル１０ａおよびメモリセル１０ｂを示している。なお、図３では、一例として、１つのセンスアンプ１２７に、１２個のメモリセル１０ａと１２個のメモリセル１０ｂが電気的に接続される場合を示している。ただし、１つのセンスアンプ１２７と電気的に接続するメモリセル１０ａおよびメモリセル１０ｂの数はこれに限定されない。
図４は、センスアンプ１２７とメモリセル１０ａおよびメモリセル１０ｂの接続関係を示す斜視ブロック図である。図４では、センスアンプ１２７［ｋ，ｈ］と電気的に接続するメモリセルと、センスアンプ１２７［ｋ＋１，ｈ］と電気的に接続するメモリセルと、を示している。なお、図４では、ワード線ＷＬａとワード線ＷＬｂの記載を省略している。また、図５は、センスアンプ１２７［ｋ，ｈ］およびセンスアンプ１２７［ｋ＋１，ｈ］と、それぞれに対応するビット線ＢＬおよびビット線ＢＬＢを示した図である。
１つのセンスアンプ１２７は、１つのビット線対と電気的に接続される。ビット線対に含まれるビット線ＢＬとビット線ＢＬＢのうち、ビット線ＢＬはセンスアンプ１２７のノードＮＤと電気的に接続され、ビット線ＢＬＢはセンスアンプ１２７のノードＮＤＢと電気的に接続される。センスアンプ１２７は、ビット線ＢＬとビット線ＢＬＢの電位差を増幅する機能を有する。
本明細書などでは、センスアンプ１２７［ｋ，ｈ］と電気的に接続するビット線ＢＬをビット線ＢＬ［ｋ，ｈ］と示す。また、センスアンプ１２７［ｋ，ｈ］と電気的に接続するビット線ＢＬＢをビット線ＢＬＢ［ｋ，ｈ］と示す。また、センスアンプ１２７［ｋ，ｈ］のノードＮＤをノードＮＤ［ｋ，ｈ］と示す。また、センスアンプ１２７［ｋ，ｈ］のノードＮＤＢをノードＮＤＢ［ｋ，ｈ］と示す。
１つのメモリセル１０ａは、ビット線ＢＬのいずれか１つもしくはビット線ＢＬＢのいずれか１つと電気的に接続する。また、１つのメモリセル１０ｂは、ビット線ＢＬのいずれか１つまたはビット線ＢＬＢのいずれか１つと電気的に接続する。
セルアレイ２２１ａは、Ａ個（Ａは１以上の整数）のメモリセル１０ａを有するメモリセル群５１ａと、Ｂ個（Ｂは１以上の整数）のメモリセル１０ａを有するメモリセル群５２ａと、Ｃ個（Ｃは１以上の整数）のメモリセル１０ａを有するメモリセル群５３ａと、を有する。
セルアレイ２２１ｂは、Ｄ個（Ｄは１以上の整数）のメモリセル１０ｂを有するメモリセル群５１ｂと、Ｅ個（Ｅは１以上の整数）のメモリセル１０ｂを有するメモリセル群５２ｂと、Ｆ個（Ｆは１以上の整数）のメモリセル１０ｂを有するメモリセル群５３ｂと、を有する。
メモリセル群５１ａおよびメモリセル群５３ａに含まれるメモリセル１０ａ、ならびにメモリセル群５３ｂに含まれるメモリセル１０ｂは、それぞれがビット線ＢＬＢと電気的に接続される。
メモリセル群５１ｂおよびメモリセル群５２ｂに含まれるメモリセル１０ｂ、ならびにメモリセル群５２ａに含まれるメモリセル１０ａは、それぞれがビット線ＢＬと電気的に接続される。
よって、ビット線ＢＬは、セルアレイ２２１ａにおいてメモリセル１０ａと電気的に接続する領域と、セルアレイ２２１ｂにおいてメモリセル１０ｂと電気的に接続する領域と、を有する。同様に、ビット線ＢＬＢは、セルアレイ２２１ａにおいてメモリセル１０ａと電気的に接続する領域と、セルアレイ２２１ｂにおいてメモリセル１０ｂと電気的に接続する領域と、を有する。
また、本明細書などでは、ビット線ＢＬ［ｋ，ｈ］またはビット線ＢＬＢ［ｋ，ｈ］を介して、センスアンプ１２７［ｋ，ｈ］と電気的に接続するメモリセル群５１ａをメモリセル群５１ａ［ｋ，ｈ］と示す。また、メモリセル群５２ａ、メモリセル群５３ａ、メモリセル群５１ｂ、メモリセル群５２ｂ、およびメモリセル群５３ｂも同様に示す。
また、セルアレイ２２１ａをＸ方向（行方向）から見ると、メモリセル群５１ａ［ｋ＋１，ｈ］は、メモリセル群５２ａ［ｋ，ｈ］と重なる領域と、メモリセル群５３ａ［ｋ，ｈ］と重なる領域と、を有する。すなわち、セルアレイ２２１ａをＸ方向（行方向）から見ると、ビット線ＢＬＢ［ｋ＋１，ｈ］は、ビット線ＢＬ［ｋ，ｈ］と重なる領域と、ビット線ＢＬＢ［ｋ，ｈ］と重なる領域と、を有する。
また、セルアレイ２２１ａをＺ方向から見ると、メモリセル群５１ａ［ｋ＋１，ｈ］は、メモリセル群５２ａ［ｋ，ｈ］と隣接する領域と、メモリセル群５３ａ［ｋ，ｈ］と隣接する領域と、を有する。すなわち、セルアレイ２２１ａをＺ方向から見ると、ビット線ＢＬＢ［ｋ＋１，ｈ］は、ビット線ＢＬ［ｋ，ｈ］と隣接する領域と、ビット線ＢＬＢ［ｋ，ｈ］と隣接する領域と、を有する。
また、セルアレイ２２１ｂをＸ方向（行方向）から見ると、メモリセル群５１ｂ［ｋ＋１，ｈ］は、メモリセル群５２ｂ［ｋ，ｈ］と重なる領域と、メモリセル群５３ｂ［ｋ，ｈ］と重なる領域と、を有する。すなわち、セルアレイ２２１ｂをＸ方向（行方向）から見ると、ビット線ＢＬ［ｋ＋１，ｈ］は、ビット線ＢＬ［ｋ，ｈ］と重なる領域と、ビット線ＢＬＢ［ｋ，ｈ］と重なる領域と、を有する。
また、セルアレイ２２１ｂをＺ方向から見ると、メモリセル群５１ｂ［ｋ＋１，ｈ］は、メモリセル群５２ｂ［ｋ，ｈ］と隣接する領域と、メモリセル群５３ｂ［ｋ，ｈ］と隣接する領域と、を有する。すなわち、セルアレイ２２１ｂをＺ方向から見ると、ビット線ＢＬ［ｋ＋１，ｈ］は、ビット線ＢＬ［ｋ，ｈ］と重なる領域と、ビット線ＢＬＢ［ｋ，ｈ］と重なる領域と、を有する。
ビット線ＢＬの寄生容量およびビット線ＢＬＢの寄生容量は、それぞれのビット線に電気的に接続するメモリセルの数によって変化する。
また、セルアレイ２２１ａにおいて、ビット線ＢＬ［ｋ，ｈ］とビット線ＢＬＢ［ｋ＋１，ｈ］の間に生じる寄生容量Ｃｐａ１と、ビット線ＢＬＢ［ｋ，ｈ］とビット線ＢＬＢ［ｋ＋１，ｈ］の間に生じる寄生容量Ｃｐａ２の容量値は、同じであることが好ましい（図５参照。）。具体的には、寄生容量Ｃｐａ１の容量値が寄生容量Ｃｐａ２の０．８倍以上１．２倍以下であることが好ましく、０．９倍以上１．１倍以下がより好ましく、０．９５倍以上１．０５倍以下がさらに好ましい。寄生容量Ｃｐａ１と寄生容量Ｃｐａ２の容量値を同じにする、もしくは、近づけることで、ノイズの影響をより受けにくくすることが出来る。
よって、メモリセル群５２ａ［ｋ，ｈ］が有するメモリセル１０ａの数であるＢと、メモリセル群５３ａ［ｋ，ｈ］が有するメモリセル１０ａの数であるＣは、同じであることが好ましい。具体的には、ＣはＢの０．８倍以上１．２倍以下であることが好ましく、０．９倍以上１．１倍以下がより好ましく、０．９５倍以上１．０５倍以下がさらに好ましい。
この場合、寄生容量Ｃｐａ１は、図２７（Ｂ１）に示した寄生容量ＣｐＡまたは寄生容量ＣｐＢの一方に相当し、寄生容量Ｃｐａ２が他方に相当する。
また、セルアレイ２２１ｂにおいて、ビット線ＢＬ［ｋ，ｈ］とビット線ＢＬ［ｋ＋１，ｈ］の間に生じる寄生容量Ｃｐｂ１と、ビット線ＢＬＢ［ｋ，ｈ］とビット線ＢＬ［ｋ＋１，ｈ］の間に生じる寄生容量Ｃｐｂ２の容量値は、同じであることが好ましい。具体的には、寄生容量Ｃｐｂ１の容量値が寄生容量Ｃｐｂ２の０．８倍以上１．２倍以下であることが好ましく、０．９倍以上１．１倍以下がより好ましく、０．９５倍以上１．０５倍以下がさらに好ましい。寄生容量Ｃｐｂ１と寄生容量Ｃｐｂ２の容量値を同じにする、もしくは、近づけることで、ノイズの影響をより受けにくくすることが出来る。
よって、メモリセル群５２ｂ［ｋ，ｈ］が有するメモリセル１０ｂの数であるＥと、メモリセル群５３ｂ［ｋ，ｈ］が有するメモリセル１０ａの数であるＦは、同じであることが好ましい。具体的には、ＦはＥの０．８倍以上１．２倍以下であることが好ましく、０．９倍以上１．１倍以下がより好ましく、０．９５倍以上１．０５倍以下がさらに好ましい。
この場合、寄生容量Ｃｐｂ１は、図２７（Ｂ１）に示した寄生容量ＣｐＡまたは寄生容量ＣｐＢの一方に相当し、寄生容量Ｃｐｂ２が他方に相当する。
また、ビット線ＢＬ［ｋ，ｈ］がビット線ＢＬ［ｋ＋１，ｈ］及びビット線ＢＬＢ［ｋ＋１，ｈ］からノイズの影響を受ける場合がある。この場合、寄生容量Ｃｐａ１と寄生容量Ｃｐｂ１との容量値は、同じであることが好ましい。具体的には、寄生容量Ｃｐａ１の容量値が寄生容量Ｃｐｂ１の０．８倍以上１．２倍以下であることが好ましく、０．９倍以上１．１倍以下がより好ましく、０．９５倍以上１．０５倍以下がさらに好ましい。寄生容量Ｃｐａ１と寄生容量Ｃｐｂ１の容量値を同じにする、もしくは、近づけることで、ノイズの影響をより受けにくくすることが出来る。
よって、メモリセル群５２ａ［ｋ，ｈ］が有するメモリセル１０ａの数であるＢと、メモリセル群５２ｂ［ｋ，ｈ］が有するメモリセル１０ｂの数であるＥは、同じであることが好ましい。具体的には、ＥはＢの０．８倍以上１．２倍以下であることが好ましく、０．９倍以上１．１倍以下がより好ましく、０．９５倍以上１．０５倍以下がさらに好ましい。
この場合、寄生容量Ｃｐａ１は、図２７（Ｂ１）に示した寄生容量ＣｐＡまたは寄生容量ＣｐＢの一方に相当し、寄生容量Ｃｐｂ１が他方に相当する。
また、ビット線ＢＬＢ［ｋ，ｈ］がビット線ＢＬ［ｋ＋１，ｈ］及びビット線ＢＬＢ［ｋ＋１，ｈ］からノイズの影響を受ける場合がある。この場合、寄生容量Ｃｐａ２と寄生容量Ｃｐｂ２との容量値は、同じであることが好ましい。具体的には、寄生容量Ｃｐａ２の容量値が寄生容量Ｃｐｂ２の０．８倍以上１．２倍以下であることが好ましく、０．９倍以上１．１倍以下がより好ましく、０．９５倍以上１．０５倍以下がさらに好ましい。寄生容量Ｃｐａ２と寄生容量Ｃｐｂ２の容量値を同じにする、もしくは、近づけることで、ノイズの影響をより受けにくくすることが出来る。
よって、メモリセル群５３ａ［ｋ，ｈ］が有するメモリセル１０ａの数であるＣと、メモリセル群５３ｂ［ｋ，ｈ］が有するメモリセル１０ｂの数であるＦは、同じであることが好ましい。具体的には、ＦはＣの０．８倍以上１．２倍以下であることが好ましく、０．９倍以上１．１倍以下がより好ましく、０．９５倍以上１．０５倍以下がさらに好ましい。
この場合、寄生容量Ｃｐａ２は、図２７（Ｂ１）に示した寄生容量ＣｐＡまたは寄生容量ＣｐＢの一方に相当し、寄生容量Ｃｐｂ２が他方に相当する。
メモリセル群５１ａ［ｋ＋１，ｈ］が有するメモリセル１０ａの数であるＡは、メモリセル群５２ａ［ｋ，ｈ］が有するメモリセル１０ａの数であるＢと、メモリセル群５３ａ［ｋ，ｈ］が有するメモリセル１０ａの数であるＣの合計と同じであることが好ましい。具体的には、ＢとＣの合計がＡの０．８倍以上１．２倍以下であることが好ましく、０．９倍以上１．１倍以下がより好ましく、０．９５倍以上１．０５倍以下がさらに好ましい。
また、メモリセル群５２ａ［ｋ，ｈ］が有するメモリセル１０ａの数であるＢと、メモリセル群５３ａ［ｋ，ｈ］が有するメモリセル１０ａの数であるＣは、同じもしくは同程度であることが好ましい。具体的には、ＢはＣの０．８倍以上１．２倍以下であることが好ましく、０．９倍以上１．１倍以下がより好ましく、０．９５倍以上１．０５倍以下がさらに好ましい。
また、メモリセル群５２ｂ［ｋ，ｈ］が有するメモリセル１０ｂの数であるＥと、メモリセル群５３ｂ［ｋ，ｈ］が有するメモリセル１０ｂの数であるＦは、同じもしくは同程度であることが好ましい。具体的には、ＥはＦの０．８倍以上１．２倍以下であることが好ましく、０．９倍以上１．１倍以下がより好ましく、０．９５倍以上１．０５倍以下がさらに好ましい。
また、メモリセル群５１ｂ［ｋ＋１，ｈ］が有するメモリセル１０ｂの数であるＤは、メモリセル群５２ｂ［ｋ，ｈ］が有するメモリセル１０ｂの数であるＥと、メモリセル群５３ｂ［ｋ，ｈ］が有するメモリセル１０ｂの数であるＦの合計と同じであることが好ましい。具体的には、ＥとＦの合計がＤの０．８倍以上１．２倍以下であることが好ましく、０．９倍以上１．１倍以下がより好ましく、０．９５倍以上１．０５倍以下がさらに好ましい。
本発明の一態様によれば、交差ビット線対方式で生じる交差部を設けることなく、交差ビット線対方式と同様のノイズ低減効果が得られる。すなわち、記憶装置１００の信頼性とメモリセルの実装密度を共に高めることができる。
〔メモリセル〕
図６（Ａ）に、メモリセル１０ａおよびメモリセル１０ｂに用いることができる回路構成例を示す。メモリセル１０ａおよびメモリセル１０ｂは、トランジスタＭ１と、容量素子ＣＡと、を有する。なお、トランジスタＭ１は、フロントゲート（単にゲートと呼ぶ場合がある。）、およびバックゲートを有する。バックゲートは、ゲートとバックゲートで半導体層のチャネル形成領域を挟むように配置される。バックゲートの電位を変化させることで、トランジスタのしきい値電圧を変化させることができる。バックゲートの電位はゲートと同電位としてもよく、接地電位ＧＮＤなど任意の固定電位としてもよい。
トランジスタＭ１のソースまたはドレインの一方は、容量素子ＣＡの一方の電極と電気的に接続され、トランジスタＭ１のソースまたはドレインの他方は、ビット線ＢＬまたはビット線ＢＬＢの一方と電気的に接続され、トランジスタＭ１のゲートは、ワード線ＷＬａまたはワード線ＷＬｂの一方と電気的に接続され、トランジスタＭ１のバックゲートは、配線ＢＧＬと電気的に接続されている。容量素子ＣＡの他方の電極は、配線ＣＡＬと電気的に接続されている。
配線ＣＡＬは、容量素子ＣＡの他方の電極に所定の電位を印加するための配線として機能する。データの書き込み時、および読み出し時において、配線ＣＡＬには、低レベル電位（基準電位という場合がある。）を印加するのが好ましい。
配線ＢＧＬは、トランジスタＭ１のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ１のしきい値電圧を増減することができる。
データの書き込みおよび読み出しは、ワード線ＷＬａおよび／またはワード線ＷＬｂにトランジスタＭ１を導通状態（オン状態）とする電位を供給し、トランジスタＭ１を導通状態にして、ビット線ＢＬまたはビット線ＢＬＢと容量素子ＣＡの一方の電極を電気的に接続することによって行われる。
また、図６（Ｂ）に示す回路構成例をメモリセル１０ａおよびメモリセル１０ｂに用いてもよい。図６（Ｂ）に示す回路構成例では、トランジスタＭ１のバックゲートが、配線ＢＧＬでなく、ワード線ＷＬａまたはワード線ＷＬｂと電気的に接続されている。このような構成にすることによって、トランジスタＭ１のバックゲートに、トランジスタＭ１のゲートと同じ電位を印加することができるため、トランジスタＭ１がオン状態の時にトランジスタＭ１のソースとドレインの間に流れる電流（オン電流）を増加することができる。
また、トランジスタＭ１は、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタであってもよい。トランジスタＭ１にシングルゲート構造のトランジスタを用いた場合の回路構成例を図６（Ｃ）に示す。図６（Ｃ）に示すトランジスタＭ１はバックゲートを有さないため、メモリセルの作製工程を短縮することができる。
なお、トランジスタＭ１として、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタ（「ＯＳトランジスタ」ともいう。）を用いることが好ましい。例えば、チャネルが形成される半導体層として、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、またはスズ）、亜鉛のいずれか一を有する酸化物半導体を用いることができる。特に、ＯＳトランジスタの半導体層として、インジウム、ガリウム、亜鉛からなる酸化物半導体を用いることが好ましい。
インジウム、ガリウム、亜鉛を含む酸化物半導体を適用したＯＳトランジスタは、オフ電流が極めて小さいという特性を有している。トランジスタＭ１としてＯＳトランジスタを用いることによって、トランジスタＭ１のリーク電流を非常に低くすることができる。つまり、書き込んだデータをトランジスタＭ１によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセルに対して多値データ、またはアナログデータを保持することができる。
ここで、トランジスタの電気特性の１つであるＩｄ−Ｖｇ特性の温度依存性について説明しておく。図７（Ａ）および図７（Ｂ）に、トランジスタの電気特性の１つであるＩｄ−Ｖｇ特性の一例を示す。Ｉｄ−Ｖｇ特性は、ゲート電圧（Ｖｇ）の変化に対するドレイン電流（Ｉｄ）の変化を示す。図７（Ａ）および図７（Ｂ）の横軸は、Ｖｇをリニアスケールで示している。また、図７（Ａ）および図７（Ｂ）の縦軸は、Ｉｄをログスケールで示している。
図７（Ａ）は、ＯＳトランジスタのＩｄ−Ｖｇ特性を示している。図７（Ｂ）は、チャネルが形成される半導体層にシリコンを用いたトランジスタ（「Ｓｉトランジスタ」ともいう。）のＩｄ−Ｖｇ特性を示している。なお、図７（Ａ）および図７（Ｂ）は、どちらもｎチャネル型トランジスタのＩｄ−Ｖｇ特性である。
ＯＳトランジスタおよびＳｉトランジスタともに、Ｖｔｈは高温になるほどマイナス方向にシフトし、サブスレッショルド係数は高温になるほど増大するという性質を有する。その結果、高温になるほどＶｇが０Ｖの時のＩｄ（「カットオフ電流」ともいう）が増加する。
ＯＳトランジスタは高温下の動作においてもオフ電流が増加しにくい（図７（Ａ）参照。）。また、ＯＳトランジスタは、動作温度の上昇とともにオン電流が増加する。一方で、Ｓｉトランジスタは、温度の上昇とともに、オフ電流が増加し、オン電流が低下する（図７（Ｂ）参照。）。
図７（Ａ）に示すように、ＯＳトランジスタは、Ｖｇを負電圧にすることで高温下においてもオフ電流を低減することができる。よって、トランジスタＭ１としてＯＳトランジスタを用いることで、高温下の動作においてもトランジスタＭ１を含む半導体装置全体の消費電力を下げることができる。
本明細書等において、ＯＳトランジスタを用いたＤＲＡＭを、ＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）呼ぶ。トランジスタＭ１としてＯＳトランジスタを適用することにより、ＤＯＳＲＡＭを構成することができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、上記実施の形態に示した記憶ブロック２１１の変形例を説明する。本実施の形態に無い説明については、上記実施の形態を参酌すればよい。
前述したように、セルアレイ２２１ａとセルアレイ２２１ｂを積層することで、メモリセルの実装密度を２倍にすることができる。ただし、センスアンプ１２７と電気的に接続するメモリセルの総数も２倍になるため、ビット線ＢＬおよびビット線ＢＬＢに生じる寄生容量も増加する。該寄生容量はセンスアンプ１２７の負荷になるため、該寄生容量の増加は、センスアンプ１２７の不安定動作や、記憶装置１００の動作速度低下の一因となりえる。
＜構成例＞
本実施の形態では、ビット線ＢＬおよびビット線ＢＬＢに生じる寄生容量を低減する構成を、図８を用いて説明する。図８では、ローカルセンスアンプアレイ２１４の一部、セルアレイ２２１ａの一部、およびセルアレイ２２１ｂの一部を抜粋して示している。
図８に示す構成では、ビット線ＢＬに換えて、第１ビット線ＢＬｆと第２ビット線ＢＬｓを設け、ビット線ＢＬＢに換えて、第１ビット線ＢＬＢｆと第２ビット線ＢＬＢｓを設けている。すなわち、ビット線ＢＬを第１ビット線ＢＬｆと第２ビット線ＢＬｓに分割し、ビット線ＢＬＢを第１ビット線ＢＬＢｆと第２ビット線ＢＬＢｓに分割して設ける。
本実施の形態などでは、センスアンプ１２７［ｋ，ｈ］と電気的に接続する第１ビット線ＢＬｆを第１ビット線ＢＬｆ［ｋ，ｈ］と示す。第２ビット線ＢＬｓ、第１ビット線ＢＬＢｆ、および第２ビット線ＢＬＢｓも同様に示す。
また、センスアンプ１２７にスイッチ２３１乃至スイッチ２３４を設ける。本実施の形態などでは、センスアンプ１２７［ｋ，ｈ］が有するスイッチ２３１をスイッチ２３１［ｋ，ｈ］と示す。スイッチ２３２乃至スイッチ２３４も同様に示す。
第１ビット線ＢＬｆ［ｋ，ｈ］は、メモリセル群５２ａ［ｋ，ｈ］に含まれるメモリセル１０ａならびにメモリセル群５２ｂ［ｋ，ｈ］に含まれるメモリセル１０ｂと電気的に接続される。また、第１ビット線ＢＬｆ［ｋ，ｈ］は、スイッチ２３１［ｋ，ｈ］を介してノードＮＤ［ｋ，ｈ］と電気的に接続される。なお、図８ではメモリセル群を明示していないが、メモリセル群については図４を参酌すればよい。
第２ビット線ＢＬｓ［ｋ，ｈ］は、メモリセル群５１ｂ［ｋ，ｈ］に含まれるメモリセル１０ｂと電気的に接続される。また、第２ビット線ＢＬｓ［ｋ，ｈ］は、スイッチ２３２［ｋ，ｈ］を介してノードＮＤ［ｋ，ｈ］と電気的に接続される。
第１ビット線ＢＬＢｆ［ｋ，ｈ］は、メモリセル群５３ａ［ｋ，ｈ］に含まれるメモリセル１０ａならびにメモリセル群５３ｂ［ｋ，ｈ］に含まれるメモリセル１０ｂと電気的に接続される。また、第１ビット線ＢＬＢｆ［ｋ，ｈ］は、スイッチ２３３［ｋ，ｈ］を介してノードＮＤＢ［ｋ，ｈ］と電気的に接続される。
第２ビット線ＢＬＢｓ［ｋ，ｈ］は、メモリセル群５１ａ［ｋ，ｈ］に含まれるメモリセル１０ａと電気的に接続される。また、第２ビット線ＢＬＢｓ［ｋ，ｈ］は、スイッチ２３４［ｋ，ｈ］を介してノードＮＤＢ［ｋ，ｈ］と電気的に接続される。
スイッチ２３１乃至スイッチ２３４などのスイッチとしては、例えば電気的スイッチまたは機械的なスイッチなどを用いることができる。例えば、スイッチ２３１乃至スイッチ２３４などのスイッチとして、トランジスタ、ＭＥＭＳなどを用いることができる。なお、スイッチとしてトランジスタを用いる場合、該トランジスタの極性は特に限定されない。
スイッチ２３１乃至スイッチ２３４などのスイッチとしては、複数のトランジスタを組み合わせた論理回路を用いてもよい。例えば、論理回路として相補型の論理回路（Ｎチャネル型トランジスタ及びＰチャネル型トランジスタを用いた論理回路）を用いてもよい。
＜動作例＞
例えば、メモリセル群５１ａ［ｋ，ｈ］に含まれるメモリセル１０ａおよびメモリセル群５１ｂ［ｋ，ｈ］に含まれるメモリセル１０ｂのいずれかにデータの書き込みまたは読み出しを行なう場合、スイッチ２３１［ｋ，ｈ］およびスイッチ２３３［ｋ，ｈ］をオフ状態（非導通状態）とし、スイッチ２３２［ｋ，ｈ］およびスイッチ２３４［ｋ，ｈ］をオン状態（導通状態）とする（図９参照。）。
言い換えると、ワード線ＷＬａ［ｊ−６］乃至ワード線ＷＬａ［ｊ−１］およびワード線ＷＬｂ［ｊ−６］乃至ワード線ＷＬｂ［ｊ−１］のいずれかが選択される場合は、スイッチ２３１［ｋ，ｈ］およびスイッチ２３３［ｋ，ｈ］をオフ状態とし、スイッチ２３２［ｋ，ｈ］およびスイッチ２３４［ｋ，ｈ］をオン状態とする。
また、例えば、メモリセル群５２ａ［ｋ，ｈ］に含まれるメモリセル１０ａ、メモリセル群５２ｂ［ｋ，ｈ］に含まれるメモリセル１０ｂ、メモリセル群５３ａ［ｋ，ｈ］に含まれるメモリセル１０ａ、メモリセル群５３ｂ［ｋ，ｈ］に含まれるメモリセル１０ｂのいずれかにデータの書き込みまたは読み出しを行なう場合、スイッチ２３２［ｋ，ｈ］およびスイッチ２３４［ｋ，ｈ］をオフ状態とし、スイッチ２３１［ｋ，ｈ］およびスイッチ２３３［ｋ，ｈ］をオン状態とする（図１０参照。）。
言い換えると、ワード線ＷＬａ［ｊ］乃至ワード線ＷＬａ［ｊ＋５］およびワード線ＷＬｂ［ｊ］乃至ワード線ＷＬｂ［ｊ＋５］のいずれかが選択される場合は、スイッチ２３２［ｋ，ｈ］およびスイッチ２３４［ｋ，ｈ］をオフ状態とし、スイッチ２３１［ｋ，ｈ］およびスイッチ２３３［ｋ，ｈ］をオン状態とする。
なお、実際には、選択されたワード線ＷＬ（ワード線ＷＬａおよびワード線ＷＬｂのいずれか一つ。）と電気的に接続する全てのメモリセルのデータを保存するため、これらのメモリセルと電気的に接続するセンスアンプ１２７は全て動作させる必要がある。本実施の形態では、ワード線ＷＬａ［ｊ］乃至ワード線ＷＬａ［ｊ＋５］およびワード線ＷＬｂ［ｊ］乃至ワード線ＷＬｂ［ｊ＋５］のいずれかが選択された場合に、ｋ行目に配置された全てのセンスアンプ１２７と、ｋ＋１行目に配置された全てのセンスアンプ１２７を動作させる必要がある。
図１１では、ワード線ＷＬａ［ｊ］乃至ワード線ＷＬａ［ｊ＋５］およびワード線ＷＬｂ［ｊ］乃至ワード線ＷＬｂ［ｊ＋５］のいずれかが選択された場合に、センスアンプ１２７［ｋ，ｈ］と同時にセンスアンプ１２７［ｋ＋１，ｈ］も動作させる様子を示している。具体的には、センスアンプ１２７［ｋ，ｈ］が有するスイッチ２３２［ｋ，ｈ］およびスイッチ２３４［ｋ，ｈ］をオフ状態、スイッチ２３１［ｋ，ｈ］およびスイッチ２３３［ｋ，ｈ］をオン状態とし、センスアンプ１２７［ｋ＋１，ｈ］が有するスイッチ２３１［ｋ＋１，ｈ］およびスイッチ２３３［ｋ＋１，ｈ］をオフ状態、スイッチ２３２［ｋ＋１，ｈ］およびスイッチ２３４［ｋ＋１，ｈ］をオン状態とする。
ビット線ＢＬおよびビット線ＢＬＢを分割して設け、選択するワード線ＷＬ（ワード線ＷＬａおよびワード線ＷＬｂ）のアドレスに応じてスイッチ２３１乃至スイッチ２３４のオン状態とオフ状態を制御することで、センスアンプ１２７の負荷である寄生容量を低減することができる。本実施の形態では、センスアンプ１２７の負荷である寄生容量を半減させることができる。
なお、スイッチ２３１乃至スイッチ２３４の動作は、ローカルセンスアンプドライバ２１３によって制御される。
本発明の一態様によれば、センスアンプ動作の安定性を高めることができる。よって、記憶装置１００の信頼性を高めることができる。または、本発明の一態様によれば、センスアンプ１２７の動作速度を高めることができる。よって、記憶装置１００の動作速度を高めることができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、記憶ブロック２１１の変形例として、４セル幅型のセンスアンプ１２７であるセンスアンプ１２７Ａ、メモリセル１０ａ、およびメモリセル１０ｂの接続例について説明する。本明細書等において、「４セル幅型のセンスアンプ」とは、Ｘ方向の長さが、おおよそメモリセル４つ分に相当するセンスアンプのことを言う。
また、説明の繰り返しを減らすため、主に上記実施の形態と異なる事柄について説明する。本実施の形態に無い説明については、上記実施の形態を参酌すればよい。
〔構成例〕
図１２および図１３は、センスアンプ１２７Ａ、メモリセル１０ａ、およびメモリセル１０ｂの接続関係を示す斜視ブロック図である。なお、センスアンプ１２７と同様に、ｋ行ｈ列目のセンスアンプ１２７Ａをセンスアンプ１２７Ａ［ｋ，ｈ］と示す。
図１２は、センスアンプ１２７Ａ［ｋ−２，ｈ］、センスアンプ１２７Ａ［ｋ−１，ｈ］、センスアンプ１２７Ａ［ｋ，ｈ］、センスアンプ１２７Ａ［ｋ＋１，ｈ］、センスアンプ１２７Ａ［ｋ＋２，ｈ］、およびセンスアンプ１２７Ａ［ｋ＋３，ｈ］と、これらのセンスアンプ１２７Ａのいずれかと電気的に接続するメモリセルと、を示した図である。
なお、図１２では、一例として、１つのセンスアンプ１２７Ａに、１２個のメモリセル１０ａと１２個のメモリセル１０ｂが電気的に接続される場合を示している。ただし、１つのセンスアンプ１２７Ａと電気的に接続するメモリセル１０ａおよびメモリセル１０ｂの数はこれに限定されない。
図１３は、センスアンプ１２７Ａとメモリセル１０ａおよびメモリセル１０ｂの接続関係を示すための斜視ブロック図である。図１３は、センスアンプ１２７Ａ［ｋ，ｈ］乃至センスアンプ１２７Ａ［ｋ＋３，ｈ］のいずれかと電気的に接続するメモリセルを示した図である。なお、図１３では、ワード線ＷＬａとワード線ＷＬｂの記載を省略している。図１４は、図１３に示す部位２８１の拡大図である。図１５は、セルアレイ２２１ｂの一部をＺ方向から見た図である。また、図１６は、センスアンプ１２７Ａ［ｋ，ｈ］乃至センスアンプ１２７Ａ［ｋ＋３，ｈ］と、それぞれに対応するビット線ＢＬおよびビット線ＢＬＢを示した図である。
１つのセンスアンプ１２７Ａは、１つのビット線対と電気的に接続される。ビット線対に含まれるビット線ＢＬとビット線ＢＬＢのうち、ビット線ＢＬはセンスアンプ１２７ＡのノードＮＤと電気的に接続され、ビット線ＢＬＢはセンスアンプ１２７ＡのノードＮＤＢと電気的に接続される。センスアンプ１２７Ａは、ビット線ＢＬとビット線ＢＬＢの電位差を増幅する機能を有する。
なお、上記実施の形態と同様に本実施の形態においても、ビット線ＢＬ［ｋ，ｈ］またはビット線ＢＬＢ［ｋ，ｈ］を介して、センスアンプ１２７Ａ［ｋ，ｈ］と電気的に接続するメモリセル群５１ａをメモリセル群５１ａ［ｋ，ｈ］と示す。また、メモリセル群５２ａ、メモリセル群５３ａ、メモリセル群５１ｂ、メモリセル群５２ｂ、およびメモリセル群５３ｂも同様に示す。
また、図１３および図１４において、セルアレイ２２１ａをＸ方向（行方向）から見ると、メモリセル群５１ａ［ｋ＋２，ｈ］は、メモリセル群５２ａ［ｋ，ｈ］と重なる領域と、メモリセル群５３ａ［ｋ，ｈ］と重なる領域と、を有する。すなわち、セルアレイ２２１ａをＸ方向（行方向）から見ると、ビット線ＢＬＢ［ｋ＋２，ｈ］は、ビット線ＢＬ［ｋ，ｈ］と重なる領域と、ビット線ＢＬＢ［ｋ，ｈ］と重なる領域と、を有する。
また、セルアレイ２２１ａをＸ方向（行方向）から見ると、メモリセル群５１ａ［ｋ＋３，ｈ］は、メモリセル群５２ａ［ｋ＋１，ｈ］と重なる領域と、メモリセル群５３ａ［ｋ＋１，ｈ］と重なる領域と、を有する。すなわち、セルアレイ２２１ａをＸ方向（行方向）から見ると、ビット線ＢＬＢ［ｋ＋３，ｈ］は、ビット線ＢＬ［ｋ＋１，ｈ］と重なる領域と、ビット線ＢＬＢ［ｋ＋１，ｈ］と重なる領域と、を有する。
また、セルアレイ２２１ａをＸ方向（行方向）から見ると、メモリセル群５１ａ［ｋ＋２，ｈ］は、メモリセル群５２ａ［ｋ，ｈ］およびメモリセル群５２ａ［ｋ＋１，ｈ］と重なる領域と、メモリセル群５３ａ［ｋ，ｈ］およびメモリセル群５３ａ［ｋ＋１，ｈ］と重なる領域と、を有する。
また、セルアレイ２２１ａをＸ方向（行方向）から見ると、メモリセル群５１ａ［ｋ＋３，ｈ］は、メモリセル群５２ａ［ｋ，ｈ］およびメモリセル群５２ａ［ｋ＋１，ｈ］と重なる領域と、メモリセル群５３ａ［ｋ，ｈ］およびメモリセル群５３ａ［ｋ＋１，ｈ］と重なる領域と、を有する。
また、セルアレイ２２１ａをＺ方向から見ると、メモリセル群５１ａ［ｋ＋２，ｈ］は、メモリセル群５２ａ［ｋ，ｈ］と隣接する領域と、メモリセル群５３ａ［ｋ，ｈ］と隣接する領域と、を有する。すなわち、セルアレイ２２１ａをＺ方向から見ると、ビット線ＢＬＢ［ｋ＋２，ｈ］は、ビット線ＢＬ［ｋ，ｈ］と隣接する領域と、ビット線ＢＬＢ［ｋ，ｈ］と隣接する領域と、を有する。
また、セルアレイ２２１ａをＺ方向から見ると、メモリセル群５１ａ［ｋ＋３，ｈ］は、メモリセル群５２ａ［ｋ＋１，ｈ］と隣接する領域と、メモリセル群５３ａ［ｋ＋１，ｈ］と隣接する領域と、を有する。すなわち、セルアレイ２２１ａをＺ方向から見ると、ビット線ＢＬＢ［ｋ＋３，ｈ］は、ビット線ＢＬ［ｋ＋１，ｈ］と隣接する領域と、ビット線ＢＬＢ［ｋ＋１，ｈ］と隣接する領域と、を有する。
また、セルアレイ２２１ａをＺ方向から見ると、メモリセル群５２ａ［ｋ＋１，ｈ］とメモリセル群５２ａ［ｋ，ｈ］は、メモリセル群５１ａ［ｋ＋２，ｈ］を介して隣接する。また、メモリセル群５３ａ［ｋ＋１，ｈ］とメモリセル群５３ａ［ｋ，ｈ］は、メモリセル群５１ａ［ｋ＋２，ｈ］を介して隣接する。
また、図１３および図１４において、セルアレイ２２１ｂをＸ方向（行方向）から見ると、メモリセル群５１ｂ［ｋ＋２，ｈ］は、メモリセル群５２ｂ［ｋ，ｈ］と重なる領域と、メモリセル群５３ｂ［ｋ，ｈ］と重なる領域と、を有する。すなわち、セルアレイ２２１ｂをＸ方向（行方向）から見ると、ビット線ＢＬＢ［ｋ＋２，ｈ］は、ビット線ＢＬ［ｋ，ｈ］と重なる領域と、ビット線ＢＬＢ［ｋ，ｈ］と重なる領域と、を有する。
また、セルアレイ２２１ｂをＸ方向（行方向）から見ると、メモリセル群５１ｂ［ｋ＋３，ｈ］は、メモリセル群５２ｂ［ｋ＋１，ｈ］と重なる領域と、メモリセル群５３ｂ［ｋ＋１，ｈ］と重なる領域と、を有する。すなわち、セルアレイ２２１ｂをＸ方向（行方向）から見ると、ビット線ＢＬ［ｋ＋３，ｈ］は、ビット線ＢＬ［ｋ＋１，ｈ］と重なる領域と、ビット線ＢＬＢ［ｋ＋１，ｈ］と重なる領域と、を有する。
また、セルアレイ２２１ｂをＸ方向（行方向）から見ると、メモリセル群５１ｂ［ｋ＋２，ｈ］は、メモリセル群５２ｂ［ｋ，ｈ］およびメモリセル群５２ｂ［ｋ＋１，ｈ］と重なる領域と、メモリセル群５３ｂ［ｋ，ｈ］およびメモリセル群５３ｂ［ｋ＋１，ｈ］と重なる領域と、を有する。
また、セルアレイ２２１ｂをＸ方向（行方向）から見ると、メモリセル群５１ｂ［ｋ＋３，ｈ］は、メモリセル群５２ｂ［ｋ，ｈ］およびメモリセル群５２ｂ［ｋ＋１，ｈ］と重なる領域と、メモリセル群５３ｂ［ｋ，ｈ］およびメモリセル群５３ｂ［ｋ＋１，ｈ］と重なる領域と、を有する。
また、セルアレイ２２１ｂをＺ方向から見ると、メモリセル群５１ｂ［ｋ＋２，ｈ］は、メモリセル群５２ｂ［ｋ，ｈ］と隣接する領域と、メモリセル群５３ｂ［ｋ，ｈ］と隣接する領域と、を有する。すなわち、セルアレイ２２１ｂをＺ方向から見ると、ビット線ＢＬ［ｋ＋２，ｈ］は、ビット線ＢＬ［ｋ，ｈ］と隣接する領域と、ビット線ＢＬＢ［ｋ，ｈ］と隣接する領域と、を有する。
また、セルアレイ２２１ｂをＺ方向から見ると、メモリセル群５１ｂ［ｋ＋３，ｈ］は、メモリセル群５２ｂ［ｋ＋１，ｈ］と隣接する領域と、メモリセル群５３ｂ［ｋ＋１，ｈ］と隣接する領域と、を有する。すなわち、セルアレイ２２１ｂをＺ方向から見ると、ビット線ＢＬ［ｋ＋３，ｈ］は、ビット線ＢＬ［ｋ＋１，ｈ］と隣接する領域と、ビット線ＢＬＢ［ｋ＋１，ｈ］と隣接する領域と、を有する。
また、セルアレイ２２１ｂをＺ方向から見ると、メモリセル群５２ｂ［ｋ＋１，ｈ］とメモリセル群５２ｂ［ｋ，ｈ］は、メモリセル群５１ｂ［ｋ＋２，ｈ］を介して隣接する。また、メモリセル群５３ｂ［ｋ＋１，ｈ］とメモリセル群５３ｂ［ｋ，ｈ］は、メモリセル群５１ｂ［ｋ＋２，ｈ］を介して隣接する。
図１５（Ａ）および（Ｂ）は、セルアレイ２２１ｂの一部をＺ方向から見た図である。図１５（Ａ）は、メモリセル群５１ｂ［ｋ＋２，ｈ］、メモリセル群５２ｂ［ｋ＋２，ｈ］、およびメモリセル群５３ｂ［ｋ＋２，ｈ］、ならびに、メモリセル群５１ｂ［ｋ＋３，ｈ］、メモリセル群５２ｂ［ｋ＋３，ｈ］、およびメモリセル群５３ｂ［ｋ＋３，ｈ］を示している。図１５（Ｂ）は、メモリセル群５１ｂ［ｋ，ｈ］、メモリセル群５２ｂ［ｋ，ｈ］、およびメモリセル群５３ｂ［ｋ，ｈ］、ならびに、メモリセル群５１ｂ［ｋ＋１，ｈ］、メモリセル群５２ｂ［ｋ＋１，ｈ］、およびメモリセル群５３ｂ［ｋ＋１，ｈ］を示している。また、その他のメモリセル１０ｂを破線で示している。
本実施の形態では、メモリセル群５１ｂ、メモリセル群５２ｂ、およびメモリセル群５３ｂは、Ｘ方向に沿って全て同じ方向に配列される。具体的には、図１５（Ａ）および（Ｂ）において、Ｘ方向を横軸と見て図面に向かって左から順にメモリセル群５１ｂ、メモリセル群５２ｂ、およびメモリセル群５３ｂが配列される。なお、図示していないが、メモリセル群５１ａ、メモリセル群５２ａ、およびメモリセル群５３ａも同様に配列される。
ビット線ＢＬの寄生容量およびビット線ＢＬＢの寄生容量は、それぞれのビット線に電気的に接続するメモリセルの数によって変化する。上記実施の形態で説明したように、ビット線ＢＬの寄生容量およびビット線ＢＬＢの寄生容量は同じであることが好ましい。双方の容量値を同じにする、もしくは、近づけることで、ノイズの影響をより受けにくくすることが出来る。なお、より詳細な説明については、上記実施の形態を参酌すればよい。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、実施の形態３に示した記憶ブロック２１１の変形例を説明する。本実施の形態に無い説明については、上記実施の形態を参酌すればよい。
上記実施の形態で説明したように、セルアレイ２２１ａとセルアレイ２２１ｂを積層することで、メモリセルの実装密度を２倍にすることができる。ただし、センスアンプ１２７Ａと電気的に接続するメモリセルの総数も２倍になるため、ビット線ＢＬおよびビット線ＢＬＢに生じる寄生容量も増加する。該寄生容量はセンスアンプ１２７Ａの負荷になるため、該寄生容量の増加は、センスアンプ１２７Ａの不安定動作や、記憶装置１００の動作速度低下の一因となりえる。
＜構成例＞
本実施の形態では、ビット線ＢＬおよびビット線ＢＬＢに生じる寄生容量を低減する構成を、図１７および図１８を用いて説明する。図１７では、ローカルセンスアンプアレイ２１４の一部、セルアレイ２２１ａの一部、およびセルアレイ２２１ｂの一部を抜粋して示している。図１８は、図１７に示す部位２８２の拡大図である。
図１７に示すように、ビット線ＢＬに換えて、第１ビット線ＢＬｆと第２ビット線ＢＬｓを設け、ビット線ＢＬＢに換えて、第１ビット線ＢＬＢｆと第２ビット線ＢＬＢｓを設ける。すなわち、ビット線ＢＬを第１ビット線ＢＬｆと第２ビット線ＢＬｓに分割し、ビット線ＢＬＢを第１ビット線ＢＬＢｆと第２ビット線ＢＬＢｓに分割して設ける。
なお、上記実施の形態と同様に本実施の形態においても、センスアンプ１２７Ａ［ｋ，ｈ］と電気的に接続する第１ビット線ＢＬｆを第１ビット線ＢＬｆ［ｋ，ｈ］と示す。第２ビット線ＢＬｓ、第１ビット線ＢＬＢｆ、および第２ビット線ＢＬＢｓも同様に示す。
また、センスアンプ１２７Ａにスイッチ２３１乃至スイッチ２３４を設ける。上記実施の形態と同様に、センスアンプ１２７Ａ［ｋ，ｈ］が有するスイッチ２３１をスイッチ２３１［ｋ，ｈ］と示す。スイッチ２３２乃至スイッチ２３４も同様に示す。
第１ビット線ＢＬｆ［ｋ，ｈ］は、メモリセル群５２ａ［ｋ，ｈ］に含まれるメモリセル１０ａならびにメモリセル群５２ｂ［ｋ，ｈ］に含まれるメモリセル１０ｂと電気的に接続される。また、第１ビット線ＢＬｆ［ｋ，ｈ］は、スイッチ２３１［ｋ，ｈ］を介してノードＮＤ［ｋ，ｈ］と電気的に接続される。なお、図１７および図１８ではメモリセル群を明示していないが、メモリセル群については図１３および図１４を参酌すればよい。
第２ビット線ＢＬｓ［ｋ，ｈ］は、メモリセル群５１ｂ［ｋ，ｈ］に含まれるメモリセル１０ｂと電気的に接続される。また、第２ビット線ＢＬｓ［ｋ，ｈ］は、スイッチ２３２［ｋ，ｈ］を介してノードＮＤ［ｋ，ｈ］と電気的に接続される。
第１ビット線ＢＬＢｆ［ｋ，ｈ］は、メモリセル群５３ａ［ｋ，ｈ］に含まれるメモリセル１０ａならびにメモリセル群５３ｂ［ｋ，ｈ］に含まれるメモリセル１０ｂと電気的に接続される。また、第１ビット線ＢＬＢｆ［ｋ，ｈ］は、スイッチ２３３［ｋ，ｈ］を介してノードＮＤＢ［ｋ，ｈ］と電気的に接続される。なお、図１７および図１８ではスイッチ２３３［ｋ，ｈ］をセンスアンプ１２７Ａ［ｋ＋１，ｈ］中に設けているが、センスアンプ１２７Ａ［ｋ，ｈ］中に設けても構わない。
第２ビット線ＢＬＢｓ［ｋ，ｈ］は、メモリセル群５１ａ［ｋ，ｈ］に含まれるメモリセル１０ａと電気的に接続される。また、第２ビット線ＢＬＢｓ［ｋ，ｈ］は、スイッチ２３４［ｋ，ｈ］を介してノードＮＤＢ［ｋ，ｈ］と電気的に接続される。
また、第１ビット線ＢＬｆ［ｋ＋１，ｈ］は、メモリセル群５２ａ［ｋ＋１，ｈ］に含まれるメモリセル１０ａならびにメモリセル群５２ｂ［ｋ＋１，ｈ］に含まれるメモリセル１０ｂと電気的に接続される。また、第１ビット線ＢＬｆ［ｋ＋１，ｈ］は、スイッチ２３１［ｋ＋１，ｈ］を介してノードＮＤ［ｋ＋１，ｈ］と電気的に接続される。
第２ビット線ＢＬｓ［ｋ＋１，ｈ］は、メモリセル群５１ｂ［ｋ＋１，ｈ］に含まれるメモリセル１０ｂと電気的に接続される。また、第２ビット線ＢＬｓ［ｋ＋１，ｈ］は、スイッチ２３２［ｋ＋１，ｈ］を介してノードＮＤ［ｋ＋１，ｈ］と電気的に接続される。
第１ビット線ＢＬＢｆ［ｋ＋１，ｈ］は、メモリセル群５３ａ［ｋ＋１，ｈ］に含まれるメモリセル１０ａならびにメモリセル群５３ｂ［ｋ＋１，ｈ］に含まれるメモリセル１０ｂと電気的に接続される。また、第１ビット線ＢＬＢｆ［ｋ＋１，ｈ］は、スイッチ２３３［ｋ＋１，ｈ］を介してノードＮＤＢ［ｋ＋１，ｈ］と電気的に接続される。
第２ビット線ＢＬＢｓ［ｋ＋１，ｈ］は、メモリセル群５１ａ［ｋ＋１，ｈ］に含まれるメモリセル１０ａと電気的に接続される。また、第２ビット線ＢＬＢｓ［ｋ＋１，ｈ］は、スイッチ２３４［ｋ＋１，ｈ］を介してノードＮＤＢ［ｋ＋１，ｈ］と電気的に接続される。
第１ビット線ＢＬｆ［ｋ＋２，ｈ］は、メモリセル群５２ａ［ｋ＋２，ｈ］に含まれるメモリセル１０ａならびにメモリセル群５２ｂ［ｋ＋２，ｈ］に含まれるメモリセル１０ｂと電気的に接続される。また、第１ビット線ＢＬｆ［ｋ＋２，ｈ］は、スイッチ２３１［ｋ＋２，ｈ］を介してノードＮＤ［ｋ＋２，ｈ］と電気的に接続される。
第２ビット線ＢＬｓ［ｋ＋２，ｈ］は、メモリセル群５１ｂ［ｋ＋２，ｈ］に含まれるメモリセル１０ｂと電気的に接続される。また、第２ビット線ＢＬｓ［ｋ＋２，ｈ］は、スイッチ２３２［ｋ＋２，ｈ］を介してノードＮＤ［ｋ＋２，ｈ］と電気的に接続される。
第１ビット線ＢＬＢｆ［ｋ＋２，ｈ］は、メモリセル群５３ａ［ｋ＋２，ｈ］に含まれるメモリセル１０ａならびにメモリセル群５３ｂ［ｋ＋２，ｈ］に含まれるメモリセル１０ｂと電気的に接続される。また、第１ビット線ＢＬＢｆ［ｋ＋２，ｈ］は、スイッチ２３３［ｋ＋２，ｈ］を介してノードＮＤＢ［ｋ＋２，ｈ］と電気的に接続される。なお、図１７および図１８ではスイッチ２３３［ｋ＋２，ｈ］をセンスアンプ１２７Ａ［ｋ＋３，ｈ］中に設けているが、センスアンプ１２７Ａ［ｋ＋２，ｈ］中に設けても構わない。
また、第１ビット線ＢＬｆ［ｋ＋３，ｈ］は、メモリセル群５２ａ［ｋ＋３，ｈ］に含まれるメモリセル１０ａならびにメモリセル群５２ｂ［ｋ＋３，ｈ］に含まれるメモリセル１０ｂと電気的に接続される。また、第１ビット線ＢＬｆ［ｋ＋３，ｈ］は、スイッチ２３１［ｋ＋３，ｈ］を介してノードＮＤ［ｋ＋３，ｈ］と電気的に接続される。
第２ビット線ＢＬｓ［ｋ＋３，ｈ］は、メモリセル群５１ｂ［ｋ＋３，ｈ］に含まれるメモリセル１０ｂと電気的に接続される。また、第２ビット線ＢＬｓ［ｋ＋３，ｈ］は、スイッチ２３２［ｋ＋３，ｈ］を介してノードＮＤ［ｋ＋３，ｈ］と電気的に接続される。
第１ビット線ＢＬＢｆ［ｋ＋３，ｈ］は、メモリセル群５３ａ［ｋ＋３，ｈ］に含まれるメモリセル１０ａならびにメモリセル群５３ｂ［ｋ＋３，ｈ］に含まれるメモリセル１０ｂと電気的に接続される。また、第１ビット線ＢＬＢｆ［ｋ＋３，ｈ］は、スイッチ２３３［ｋ＋３，ｈ］を介してノードＮＤＢ［ｋ＋３，ｈ］と電気的に接続される。
第２ビット線ＢＬＢｓ［ｋ＋３，ｈ］は、メモリセル群５１ａ［ｋ＋３，ｈ］に含まれるメモリセル１０ａと電気的に接続される。また、第２ビット線ＢＬＢｓ［ｋ＋３，ｈ］は、スイッチ２３４［ｋ＋３，ｈ］を介してノードＮＤＢ［ｋ＋３，ｈ］と電気的に接続される。なお、図１７ではスイッチ２３４［ｋ＋３，ｈ］をセンスアンプ１２７Ａ［ｋ＋２，ｈ］中に設けているが、センスアンプ１２７Ａ［ｋ＋３，ｈ］中に設けても構わない。
スイッチ２３１乃至スイッチ２３４などのスイッチとしては、例えば電気的スイッチまたは機械的なスイッチなどを用いることができる。例えば、スイッチ２３１乃至スイッチ２３４などのスイッチとして、トランジスタ、ＭＥＭＳなどを用いることができる。なお、スイッチとしてトランジスタを用いる場合、該トランジスタの極性は特に限定されない。
スイッチ２３１乃至スイッチ２３４などのスイッチとしては、複数のトランジスタを組み合わせた論理回路を用いてもよい。例えば、論理回路として相補型の論理回路（Ｎチャネル型トランジスタ及びＰチャネル型トランジスタを用いた論理回路）を用いてもよい。
データの書き込みまたは読み出しを行なうために行なわれるメモリセル選択動作については、実施の形態２を参酌して理解できる。よって、本実施の形態での詳細な説明は省略する。
ビット線ＢＬおよびビット線ＢＬＢを分割して設け、選択するワード線ＷＬ（ワード線ＷＬａおよびワード線ＷＬｂ）のアドレスに応じてスイッチ２３１乃至スイッチ２３４のオン状態とオフ状態を制御することで、センスアンプ１２７の負荷である寄生容量を低減することができる。本実施の形態では、センスアンプ１２７の負荷である寄生容量を半減させることができる。
本発明の一態様によれば、センスアンプ動作の安定性を高めることができる。よって、記憶装置１００の信頼性を高めることができる。または、本発明の一態様によれば、センスアンプ１２７の動作速度を高めることができる。よって、記憶装置１００の動作速度を高めることができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、実施の形態４に示した記憶ブロック２１１の変形例を説明する。なお、本実施の形態に無い説明については、上記実施の形態を参酌すればよい。
＜構成例＞
図１９は、ローカルセンスアンプアレイ２１４の一部、セルアレイ２２１ａの一部、およびセルアレイ２２１ｂの一部を抜粋して示している。図２０は、図１９に示す部位２８３の拡大図である。また、図２１は、図１９に示す部位２８４の拡大図である。
また、図２２は、センスアンプ１２７Ａとメモリセル１０ａおよびメモリセル１０ｂの接続関係を示すための斜視ブロック図である。図２２は、図１９からワード線ＷＬａとワード線ＷＬｂの記載を省略した図である。図２３は、図２２に示す部位２８５の拡大図である。また、図２４は、セルアレイ２２１ｂの一部をＺ方向から見た図である。また、図２５は、センスアンプ１２７Ａ［ｋ−１，ｈ］乃至センスアンプ１２７Ａ［ｋ＋３，ｈ］と、それぞれに対応するビット線ＢＬおよびビット線ＢＬＢを示した図である。
第１ビット線ＢＬｆ［ｋ，ｈ］は、メモリセル群５２ａ［ｋ，ｈ］に含まれるメモリセル１０ａならびにメモリセル群５２ｂ［ｋ，ｈ］に含まれるメモリセル１０ｂと電気的に接続される。また、第１ビット線ＢＬｆ［ｋ，ｈ］は、スイッチ２３１［ｋ，ｈ］を介してノードＮＤ［ｋ，ｈ］と電気的に接続される。なお、図１９、図２０、および図２１ではメモリセル群を明示していないが、メモリセル群については図２２および図２３を参酌すればよい。
第２ビット線ＢＬｓ［ｋ，ｈ］は、メモリセル群５１ｂ［ｋ，ｈ］に含まれるメモリセル１０ｂと電気的に接続される。また、第２ビット線ＢＬｓ［ｋ，ｈ］は、スイッチ２３２［ｋ，ｈ］を介してノードＮＤ［ｋ，ｈ］と電気的に接続される。
第１ビット線ＢＬＢｆ［ｋ，ｈ］は、メモリセル群５３ａ［ｋ，ｈ］に含まれるメモリセル１０ａならびにメモリセル群５３ｂ［ｋ，ｈ］に含まれるメモリセル１０ｂと電気的に接続される。また、第１ビット線ＢＬＢｆ［ｋ，ｈ］は、スイッチ２３３［ｋ，ｈ］を介してノードＮＤＢ［ｋ，ｈ］と電気的に接続される。なお、図１９および図２０ではスイッチ２３３［ｋ，ｈ］をセンスアンプ１２７Ａ［ｋ＋１，ｈ］中に設けているが、センスアンプ１２７Ａ［ｋ，ｈ］中に設けても構わない。
第２ビット線ＢＬＢｓ［ｋ，ｈ］は、メモリセル群５１ａ［ｋ，ｈ］に含まれるメモリセル１０ａと電気的に接続される。また、第２ビット線ＢＬＢｓ［ｋ，ｈ］は、スイッチ２３４［ｋ，ｈ］を介してノードＮＤＢ［ｋ，ｈ］と電気的に接続される。
また、第１ビット線ＢＬｆ［ｋ＋１，ｈ］は、メモリセル群５２ａ［ｋ＋１，ｈ］に含まれるメモリセル１０ａならびにメモリセル群５２ｂ［ｋ＋１，ｈ］に含まれるメモリセル１０ｂと電気的に接続される。また、第１ビット線ＢＬｆ［ｋ＋１，ｈ］は、スイッチ２３１［ｋ＋１，ｈ］を介してノードＮＤ［ｋ＋１，ｈ］と電気的に接続される。なお、図１９および図２０ではスイッチ２３１［ｋ＋１，ｈ］をセンスアンプ１２７Ａ［ｋ，ｈ］中に設けているが、センスアンプ１２７Ａ［ｋ＋１，ｈ］中に設けても構わない。
第２ビット線ＢＬｓ［ｋ＋１，ｈ］は、メモリセル群５１ｂ［ｋ＋１，ｈ］に含まれるメモリセル１０ｂと電気的に接続される。また、第２ビット線ＢＬｓ［ｋ＋１，ｈ］は、スイッチ２３２［ｋ＋１，ｈ］を介してノードＮＤ［ｋ＋１，ｈ］と電気的に接続される。
第１ビット線ＢＬＢｆ［ｋ＋１，ｈ］は、メモリセル群５２ａ［ｋ＋１，ｈ］に含まれるメモリセル１０ａならびにメモリセル群５２ｂ［ｋ＋１，ｈ］に含まれるメモリセル１０ｂと電気的に接続される。また、第１ビット線ＢＬＢｆ［ｋ＋１，ｈ］は、スイッチ２３３［ｋ＋１，ｈ］を介してノードＮＤＢ［ｋ＋１，ｈ］と電気的に接続される。
第２ビット線ＢＬＢｓ［ｋ＋１，ｈ］は、メモリセル群５１ａ［ｋ＋１，ｈ］に含まれるメモリセル１０ａと電気的に接続される。また、第２ビット線ＢＬＢｓ［ｋ＋１，ｈ］は、スイッチ２３４［ｋ＋１，ｈ］を介してノードＮＤＢ［ｋ＋１，ｈ］と電気的に接続される。
第１ビット線ＢＬｆ［ｋ−１，ｈ］は、メモリセル群５２ａ［ｋ−１，ｈ］に含まれるメモリセル１０ａならびにメモリセル群５２ｂ［ｋ−１，ｈ］に含まれるメモリセル１０ｂと電気的に接続される。また、第１ビット線ＢＬｆ［ｋ−１，ｈ］は、スイッチ２３１［ｋ−１，ｈ］を介してノードＮＤ［ｋ，ｈ］と電気的に接続される。
第２ビット線ＢＬｓ［ｋ−１，ｈ］は、メモリセル群５１ｂ［ｋ−１，ｈ］に含まれるメモリセル１０ｂと電気的に接続される。また、第２ビット線ＢＬｓ［ｋ−１，ｈ］は、スイッチ２３２［ｋ−１，ｈ］を介してノードＮＤ［ｋ−１，ｈ］と電気的に接続される。
第１ビット線ＢＬＢｆ［ｋ−１，ｈ］は、メモリセル群５３ａ［ｋ−１，ｈ］に含まれるメモリセル１０ａならびにメモリセル群５３ｂ［ｋ−１，ｈ］に含まれるメモリセル１０ｂと電気的に接続される。また、第１ビット線ＢＬＢｆ［ｋ−１，ｈ］は、スイッチ２３３［ｋ−１，ｈ］を介してノードＮＤＢ［ｋ−１，ｈ］と電気的に接続される。なお、図１９および図２１ではスイッチ２３３［ｋ−１，ｈ］をセンスアンプ１２７Ａ［ｋ−２，ｈ］中に設けているが、センスアンプ１２７Ａ［ｋ−１，ｈ］中に設けても構わない。
第２ビット線ＢＬＢｓ［ｋ−１，ｈ］は、メモリセル群５１ａ［ｋ−１，ｈ］に含まれるメモリセル１０ａと電気的に接続される。また、第２ビット線ＢＬＢｓ［ｋ−１，ｈ］は、スイッチ２３４［ｋ−１，ｈ］を介してノードＮＤＢ［ｋ−１，ｈ］と電気的に接続される。
また、第１ビット線ＢＬｆ［ｋ＋２，ｈ］は、メモリセル群５２ａ［ｋ＋２，ｈ］に含まれるメモリセル１０ａならびにメモリセル群５２ｂ［ｋ＋２，ｈ］に含まれるメモリセル１０ｂと電気的に接続される。また、第１ビット線ＢＬｆ［ｋ＋２，ｈ］は、スイッチ２３１［ｋ＋２，ｈ］を介してノードＮＤ［ｋ＋２，ｈ］と電気的に接続される。なお、図１９ではスイッチ２３１［ｋ＋２，ｈ］をセンスアンプ１２７Ａ［ｋ＋３，ｈ］中に設けているが、センスアンプ１２７Ａ［ｋ＋２，ｈ］中に設けても構わない。
第２ビット線ＢＬｓ［ｋ＋２，ｈ］は、メモリセル群５１ｂ［ｋ＋２，ｈ］に含まれるメモリセル１０ｂと電気的に接続される。また、第２ビット線ＢＬｓ［ｋ＋２，ｈ］は、スイッチ２３２［ｋ＋２，ｈ］を介してノードＮＤ［ｋ＋２，ｈ］と電気的に接続される。
第１ビット線ＢＬＢｆ［ｋ＋２，ｈ］は、メモリセル群５２ａ［ｋ＋２，ｈ］に含まれるメモリセル１０ａならびにメモリセル群５２ｂ［ｋ＋２，ｈ］に含まれるメモリセル１０ｂと電気的に接続される。また、第１ビット線ＢＬＢｆ［ｋ＋２，ｈ］は、スイッチ２３３［ｋ＋２，ｈ］を介してノードＮＤＢ［ｋ＋１，ｈ］と電気的に接続される。
第２ビット線ＢＬＢｓ［ｋ＋２，ｈ］は、メモリセル群５１ａ［ｋ＋２，ｈ］に含まれるメモリセル１０ａと電気的に接続される。また、第２ビット線ＢＬＢｓ［ｋ＋２，ｈ］は、スイッチ２３４［ｋ＋２，ｈ］を介してノードＮＤＢ［ｋ＋２，ｈ］と電気的に接続される。
また、図２２および図２３において、セルアレイ２２１ａをＸ方向（行方向）から見ると、メモリセル群５１ａ［ｋ＋２，ｈ］は、メモリセル群５２ａ［ｋ，ｈ］と重なる領域と、メモリセル群５３ａ［ｋ，ｈ］と重なる領域と、を有する。すなわち、セルアレイ２２１ａをＸ方向（行方向）から見ると、ビット線ＢＬＢｓ［ｋ＋２，ｈ］は、ビット線ＢＬｆ［ｋ，ｈ］と重なる領域と、ビット線ＢＬＢｆ［ｋ，ｈ］と重なる領域と、を有する。
また、セルアレイ２２１ａをＸ方向（行方向）から見ると、メモリセル群５１ａ［ｋ−１，ｈ］は、メモリセル群５２ａ［ｋ＋１，ｈ］と重なる領域と、メモリセル群５３ａ［ｋ＋１，ｈ］と重なる領域と、を有する。すなわち、セルアレイ２２１ａをＸ方向（行方向）から見ると、ビット線ＢＬＢｓ［ｋ−１，ｈ］は、ビット線ＢＬＢｆ［ｋ＋１，ｈ］と重なる領域と、ビット線ＢＬｆ［ｋ＋１，ｈ］と重なる領域と、を有する。
また、セルアレイ２２１ａをＸ方向（行方向）から見ると、メモリセル群５１ａ［ｋ＋２，ｈ］は、メモリセル群５２ａ［ｋ，ｈ］およびメモリセル群５３ａ［ｋ＋１，ｈ］と重なる領域と、メモリセル群５３ａ［ｋ，ｈ］およびメモリセル群５２ａ［ｋ＋１，ｈ］と重なる領域と、を有する。
また、セルアレイ２２１ａをＸ方向（行方向）から見ると、メモリセル群５１ａ［ｋ−１，ｈ］は、メモリセル群５２ａ［ｋ，ｈ］およびメモリセル群５３ａ［ｋ＋１，ｈ］と重なる領域と、メモリセル群５３ａ［ｋ，ｈ］およびメモリセル群５２ａ［ｋ＋１，ｈ］と重なる領域と、を有する。
また、セルアレイ２２１ａをＺ方向から見ると、メモリセル群５１ａ［ｋ＋２，ｈ］は、メモリセル群５２ａ［ｋ，ｈ］と隣接する領域と、メモリセル群５３ａ［ｋ，ｈ］と隣接する領域と、を有する。すなわち、セルアレイ２２１ａをＺ方向から見ると、ビット線ＢＬＢｓ［ｋ＋２，ｈ］は、ビット線ＢＬｆ［ｋ，ｈ］と隣接する領域と、ビット線ＢＬＢｆ［ｋ，ｈ］と隣接する領域と、を有する。
また、セルアレイ２２１ａをＺ方向から見ると、メモリセル群５１ａ［ｋ−１，ｈ］は、メモリセル群５３ａ［ｋ＋１，ｈ］と隣接する領域と、メモリセル群５２ａ［ｋ＋１，ｈ］と隣接する領域と、を有する。すなわち、セルアレイ２２１ａをＺ方向から見ると、ビット線ＢＬＢｓ［ｋ−１，ｈ］は、ビット線ＢＬｆ［ｋ＋１，ｈ］と隣接する領域と、ビット線ＢＬＢｆ［ｋ＋１，ｈ］と隣接する領域と、を有する。
また、セルアレイ２２１ａをＺ方向から見ると、メモリセル群５３ａ［ｋ＋１，ｈ］とメモリセル群５２ａ［ｋ，ｈ］は、メモリセル群５１ａ［ｋ＋２，ｈ］を介して隣接する。メモリセル群５２ａ［ｋ＋１，ｈ］とメモリセル群５３ａ［ｋ，ｈ］は、メモリセル群５１ａ［ｋ＋２，ｈ］を介して隣接する。
また、図２２および図２３において、セルアレイ２２１ｂをＸ方向（行方向）から見ると、メモリセル群５１ｂ［ｋ＋２，ｈ］は、メモリセル群５２ｂ［ｋ，ｈ］と重なる領域と、メモリセル群５３ｂ［ｋ，ｈ］と重なる領域と、を有する。すなわち、セルアレイ２２１ｂをＸ方向（行方向）から見ると、ビット線ＢＬｓ［ｋ＋２，ｈ］は、ビット線ＢＬｆ［ｋ，ｈ］と重なる領域と、ビット線ＢＬＢｆ［ｋ，ｈ］と重なる領域と、を有する。
また、セルアレイ２２１ｂをＸ方向（行方向）から見ると、メモリセル群５１ｂ［ｋ−１，ｈ］は、メモリセル群５２ｂ［ｋ＋１，ｈ］と重なる領域と、メモリセル群５３ｂ［ｋ＋１，ｈ］と重なる領域と、を有する。すなわち、セルアレイ２２１ｂをＸ方向（行方向）から見ると、ビット線ＢＬＢｓ［ｋ−１，ｈ］は、ビット線ＢＬｆ［ｋ＋１，ｈ］と重なる領域と、ビット線ＢＬＢｆ［ｋ＋１，ｈ］と重なる領域と、を有する。
また、セルアレイ２２１ｂをＸ方向（行方向）から見ると、メモリセル群５１ｂ［ｋ＋２，ｈ］は、メモリセル群５２ｂ［ｋ，ｈ］およびメモリセル群５３ｂ［ｋ＋１，ｈ］と重なる領域と、メモリセル群５３ｂ［ｋ，ｈ］およびメモリセル群５２ｂ［ｋ＋１，ｈ］と重なる領域と、を有する。
また、セルアレイ２２１ｂをＸ方向（行方向）から見ると、メモリセル群５１ｂ［ｋ−１，ｈ］は、メモリセル群５２ｂ［ｋ，ｈ］およびメモリセル群５３ｂ［ｋ＋１，ｈ］と重なる領域と、メモリセル群５３ｂ［ｋ，ｈ］およびメモリセル群５２ｂ［ｋ＋１，ｈ］と重なる領域と、を有する。
また、セルアレイ２２１ｂをＺ方向から見ると、メモリセル群５１ｂ［ｋ＋２，ｈ］は、メモリセル群５２ｂ［ｋ，ｈ］と隣接する領域と、メモリセル群５３ｂ［ｋ，ｈ］と隣接する領域と、を有する。すなわち、セルアレイ２２１ｂをＺ方向から見ると、ビット線ＢＬｓ［ｋ＋２，ｈ］は、ビット線ＢＬｆ［ｋ，ｈ］と隣接する領域と、ビット線ＢＬＢｆ［ｋ，ｈ］と隣接する領域と、を有する。
また、セルアレイ２２１ａをＺ方向から見ると、メモリセル群５１ｂ［ｋ−１，ｈ］は、メモリセル群５３ｂ［ｋ＋１，ｈ］と隣接する領域と、メモリセル群５２ｂ［ｋ＋１，ｈ］と隣接する領域と、を有する。すなわち、セルアレイ２２１ｂをＺ方向から見ると、ビット線ＢＬＢｓ［ｋ−１，ｈ］は、ビット線ＢＬｆ［ｋ＋１，ｈ］と隣接する領域と、ビット線ＢＬＢｆ［ｋ＋１，ｈ］と隣接する領域と、を有する。
また、セルアレイ２２１ｂをＺ方向から見ると、メモリセル群５３ｂ［ｋ＋１，ｈ］とメモリセル群５２ｂ［ｋ，ｈ］は、メモリセル群５１ｂ［ｋ＋２，ｈ］を介して隣接する。メモリセル群５２ｂ［ｋ＋１，ｈ］とメモリセル群５３ｂ［ｋ，ｈ］は、メモリセル群５１ｂ［ｋ＋２，ｈ］を介して隣接する。
図２４（Ａ）および（Ｂ）は、セルアレイ２２１ｂの一部をＺ方向から見た図である。図２４（Ａ）は、メモリセル群５１ｂ［ｋ＋２，ｈ］、メモリセル群５２ｂ［ｋ＋２，ｈ］、およびメモリセル群５３ｂ［ｋ＋２，ｈ］、ならびに、メモリセル群５１ｂ［ｋ＋３，ｈ］、メモリセル群５２ｂ［ｋ＋３，ｈ］、およびメモリセル群５３ｂ［ｋ＋３，ｈ］を示している。図２４（Ｂ）は、メモリセル群５１ｂ［ｋ，ｈ］、メモリセル群５２ｂ［ｋ，ｈ］、およびメモリセル群５３ｂ［ｋ，ｈ］、ならびに、メモリセル群５１ｂ［ｋ＋１，ｈ］、メモリセル群５２ｂ［ｋ＋１，ｈ］、およびメモリセル群５３ｂ［ｋ＋１，ｈ］を示している。また、その他のメモリセル１０ｂを破線で示している。
本実施の形態では、センスアンプ１２７Ａ［ｋ，ｈ］と電気的に接続するメモリセル群（メモリセル群５１ｂ［ｋ，ｈ］、メモリセル群５２ｂ［ｋ，ｈ］、およびメモリセル群５３ｂ［ｋ，ｈ］）と、センスアンプ１２７Ａ［ｋ＋２，ｈ］と電気的に接続するメモリセル群（メモリセル群５１ｂ［ｋ＋２，ｈ］、メモリセル群５２ｂ［ｋ＋２，ｈ］、およびメモリセル群５３ｂ［ｋ＋２，ｈ］）は、同じ方向に配列されている。
具体的には、図２４（Ａ）および（Ｂ）において、Ｘ方向を横軸と見て図面に向かって左から順にメモリセル群５１ｂ［ｋ，ｈ］、メモリセル群５２ｂ［ｋ，ｈ］、およびメモリセル群５３ｂ［ｋ，ｈ］が配列される。同様に、左から順にメモリセル群５１ｂ［ｋ＋２，ｈ］、メモリセル群５２ｂ［ｋ＋２，ｈ］、およびメモリセル群５３ｂ［ｋ＋２，ｈ］が配列される。
また、センスアンプ１２７Ａ［ｋ＋１，ｈ］と電気的に接続するメモリセル群（メモリセル群５１ｂ［ｋ＋１，ｈ］、メモリセル群５２ｂ［ｋ＋１，ｈ］、およびメモリセル群５３ｂ［ｋ＋１，ｈ］）と、センスアンプ１２７Ａ［ｋ−１，ｈ］と電気的に接続するメモリセル群（メモリセル群５１ｂ［ｋ−１，ｈ］、メモリセル群５２ｂ［ｋ−１，ｈ］、およびメモリセル群５３ｂ［ｋ−１，ｈ］）は、同じ方向に配列されている。
具体的には、図２４（Ａ）および（Ｂ）において、Ｘ方向を横軸と見て図面に向かって右から順にメモリセル群５１ｂ［ｋ＋１，ｈ］、メモリセル群５２ｂ［ｋ＋１，ｈ］、およびメモリセル群５３ｂ［ｋ＋１，ｈ］が配列される。同様に、右から順にメモリセル群５１ｂ［ｋ−１，ｈ］、メモリセル群５２ｂ［ｋ−１，ｈ］、およびメモリセル群５３ｂ［ｋ−１，ｈ］が配列される。
よって、センスアンプ１２７Ａ［ｋ，ｈ］と電気的に接続するメモリセル群およびセンスアンプ１２７Ａ［ｋ＋２，ｈ］と電気的に接続するメモリセル群と、センスアンプ１２７Ａ［ｋ＋１，ｈ］と電気的に接続するメモリセル群およびセンスアンプ１２７Ａ［ｋ−１，ｈ］と電気的に接続するメモリセル群で、メモリセル群の配列方向が異なる。なお、図示していないが、メモリセル群５１ａ、メモリセル群５２ａ、およびメモリセル群５３ａについても同様である。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態６）
本実施の形態では、ローカルセンスアンプアレイ２１４に含まれるセンスアンプ１２７の回路構成例と、記憶装置１００の動作例について図面を用いて説明する。
＜回路構成例＞
図２８にセンスアンプ１２７［ｋ，ｈ］の回路構成例を示す。図２８に示すセンスアンプ１２７［ｋ，ｈ］は、プリチャージ回路１３２、増幅回路１３３、および入出力回路１３４を有する。なお、本実施の形態などでは、センスアンプ１２７［ｋ，ｈ］に含まれるプリチャージ回路１３２、増幅回路１３３、および入出力回路１３４を、プリチャージ回路１３２［ｋ，ｈ］、増幅回路１３３［ｋ，ｈ］、および入出力回路１３４［ｋ，ｈ］と示す。
また、図２８では、配線ＢＬｆ［ｋ，ｈ］を介してセンスアンプ１２７［ｋ，ｈ］と電気的に接続するメモリセル１０ａと、配線ＢＬＢｆ［ｋ，ｈ］を介してセンスアンプ１２７［ｋ，ｈ］と電気的に接続するメモリセル１０ａを示している。図２８では、メモリセル１０ａとして、図６（Ｃ）に示したメモリセルを用いる例を示している。
〔プリチャージ回路１３２〕
プリチャージ回路１３２［ｋ，ｈ］は、ｎチャネル型のトランジスタＴｒ２１乃至トランジスタＴｒ２３を有する。なお、トランジスタＴｒ２１乃至トランジスタＴｒ２３は、ｐチャネル型であってもよい。
トランジスタＴｒ２１のソースまたはドレインの一方は配線ＢＬｆ［ｋ，ｈ］と電気的に接続され、ソースまたはドレインの他方は配線ＰＲＥと電気的に接続されている。トランジスタＴｒ２１のソースまたはドレインの一方と、配線ＢＬｆ［ｋ，ｈ］の節点がノードＮＤ［ｋ，ｈ］である。
トランジスタＴｒ２２のソースまたはドレインの一方は配線ＢＬＢｆ［ｋ，ｈ］と電気的に接続され、ソースまたはドレインの他方は配線ＰＲＥと電気的に接続されている。トランジスタＴｒ２２のソースまたはドレインの一方と、配線ＢＬＢｆ［ｋ，ｈ］の節点がノードＮＤＢ［ｋ，ｈ］である。
トランジスタＴｒ２３のソースまたはドレインの一方はノードＮＤ［ｋ，ｈ］を介して配線ＢＬｆ［ｋ，ｈ］と電気的に接続され、ソースまたはドレインの他方はノードＮＤＢ［ｋ，ｈ］を介して配線ＢＬＢｆ［ｋ，ｈ］と電気的に接続されている。トランジスタＴｒ２１のゲート、トランジスタＴｒ２２のゲート、及びトランジスタＴｒ２３のゲートは、配線ＰＬと電気的に接続されている。
プリチャージ回路１３２［ｋ，ｈ］は、配線ＢＬｆ［ｋ，ｈ］および配線ＢＬＢｆ［ｋ，ｈ］の電位を初期化する機能を有する。
〔増幅回路１３３〕
増幅回路１３３［ｋ，ｈ］は、ｐチャネル型のトランジスタＴｒ３１およびトランジスタＴｒ３２と、ｎチャネル型のトランジスタＴｒ３３およびトランジスタＴｒ３４を有する。
トランジスタＴｒ３１のソースまたはドレインの一方は配線ＳＰと電気的に接続され、ソースまたはドレインの他方はトランジスタＴｒ３２のゲート、トランジスタＴｒ３４のゲート、ノードＮＤ［ｋ，ｈ］、および配線ＢＬｆ［ｋ，ｈ］と電気的に接続されている。
トランジスタＴｒ３３のソースまたはドレインの一方はトランジスタＴｒ３２のゲート、トランジスタＴｒ３４のゲート、ノードＮＤＢ［ｋ，ｈ］、および配線ＢＬｆ［ｋ，ｈ］と電気的に接続され、ソースまたはドレインの他方は配線ＳＮと電気的に接続されている。
トランジスタＴｒ３２のソースまたはドレインの一方は配線ＳＰと電気的に接続され、ソースまたはドレインの他方はトランジスタＴｒ３１のゲート、トランジスタＴｒ３３のゲート、ノードＮＤＢ［ｋ，ｈ］、および配線ＢＬＢｆ［ｋ，ｈ］と電気的に接続されている。
トランジスタＴｒ３４のソースまたはドレインの一方はトランジスタＴｒ３１のゲート、トランジスタＴｒ３３のゲート、ノードＮＤＢ［ｋ，ｈ］、および配線ＢＬＢｆ［ｋ，ｈ］と電気的に接続され、ソースまたはドレインの他方は配線ＳＮと電気的に接続されている。
増幅回路１３３［ｋ，ｈ］は、配線ＢＬｆ［ｋ，ｈ］、配線ＢＬＢｆ［ｋ，ｈ］の電位を増幅する機能を有する。なお、増幅回路１３３［ｋ，ｈ］は、ラッチ型のセンスアンプとして機能する。
〔入出力回路１３４〕
入出力回路１３４［ｋ，ｈ］は、ｎチャネル型のトランジスタＴｒ４１およびトランジスタＴｒ４２を有する。なお、トランジスタＴｒ４１およびトランジスタＴｒ４２は、ｐチャネル型であってもよい。
トランジスタＴｒ４１のソースまたはドレインの一方は、ノードＮＤ［ｋ，ｈ］および配線ＢＬｆ［ｋ，ｈ］と電気的に接続され、ソースまたはドレインの他方は配線ＳＡＬａ［ｋ］と電気的に接続されている。トランジスタＴｒ４２のソースまたはドレインの一方はノードＮＤＢ［ｋ，ｈ］および配線ＢＬＢｆ［ｋ，ｈ］と電気的に接続され、ソースまたはドレインの他方は配線ＳＡＬｂ［ｋ］と電気的に接続されている。トランジスタＴｒ４１のゲートおよびトランジスタＴｒ４２のゲートは、配線ＣＳＥＬと電気的に接続されている。
入出力回路１３４［ｋ，ｈ］は、配線ＣＳＥＬに供給される電位に基づいて、配線ＢＬｆ［ｋ，ｈ］と配線ＳＡＬａ［ｋ］の導通状態、および配線ＢＬＢｆ［ｋ，ｈ］と配線ＳＡＬｂ［ｋ］の導通状態を制御する機能を有する。すなわち、入出力回路１３４［ｋ，ｈ］によって、配線ＳＡＬａ［ｋ］および配線ＳＡＬｂ［ｋ］に電位を出力するか否かを選択できる。
配線ＳＰ、配線ＳＮ、配線ＣＳＥＬ、配線ＰＲＥ、配線ＰＬは、プリチャージ回路１３２、増幅回路１３３、および入出力回路１３４の動作を制御するための信号を伝える機能を有する。配線ＳＰ、配線ＳＮ、配線ＣＳＥＬ、配線ＰＲＥ、配線ＰＬは、図１に示す制御回路１１２と接続されている。制御回路１１２は、配線ＳＰ、配線ＳＮ、配線ＣＳＥＬ、配線ＰＲＥ、配線ＰＬに制御信号を供給する機能を有する。
＜動作例＞
続いて、記憶装置１００の動作例について説明する。本実施の形態では、図２８に示すセンスアンプ１２７およびメモリセル１０ａの動作例について説明する。本実施の形態では、４つの動作モード（読み出しモード、書き込みモード、リフレッシュモード、保持モード）について説明する。また、メモリセル１０ａおよびメモリセル１０ｂは、それぞれが１ビットの情報を記憶可能な記憶素子とする。
〔読み出しモード〕
読み出しモードとは、メモリセル１０ａまたはメモリセル１０ｂに記憶されている情報を読み出す時に行なう動作モードである。図２９に示したタイミングチャートを用いて、読み出しモードの動作例について説明する。一例として、配線ＢＬｆ［ｋ，ｈ］およびワード線ＷＬａ［ｊ］と電気的に接続するメモリセル１０ａに記憶されている情報を読み出す動作について説明する。
［期間Ｔ１１］
期間Ｔ１１において、プリチャージ回路１３２［ｋ，ｈ］を動作させ、配線ＢＬｆ［ｋ，ｈ］および配線ＢＬＢｆ［ｋ，ｈ］の電位を初期化する。具体的には、配線ＰＬの電位をＶＤＤとし、トランジスタＴｒ２１乃至トランジスタＴｒ２３をオン状態にする。これにより、配線ＢＬｆ［ｋ，ｈ］および配線ＢＬＢｆ［ｋ，ｈ］に、配線ＰＲＥの電位Ｖｐｒｅ（「Ｖｐｒｅ」ともいう。）が供給される。なお、電位Ｖｐｒｅは、ＶＳＳを越えてＶＤＤ未満の電位である。本実施の形態では、電位Ｖｐｒｅを（ＶＤＤ＋ＶＳＳ）／２とする。本実施の形態では、ＶＤＤを１．５Ｖ、ＶＳＳを０Ｖ、Ｖｐｒｅを０．７５Ｖとする。
なお、期間Ｔ１１において、配線ＣＳＥＬの電位はＶＳＳであり、入出力回路１３４［ｋ，ｈ］においてトランジスタＴｒ４１、トランジスタＴｒ４２はオフ状態である。また、期間Ｔ１１において、配線ＣＳＥＬの電位を、後述する電位ＶＮＮとしてもよい。
また、ワード線ＷＬａ［ｊ］の電位は電位ＶＮＮであり、メモリセル１０ａが有するトランジスタＭ１はオフ状態である。本実施の形態において、メモリセル１０ａは１ビットの記憶素子であるため、メモリセル１０ａにはＶＤＤまたはＶＳＳが保持される。電位ＶＮＮ（「ＶＮＮ」ともいう。）はトランジスタＭ１をオフ状態にする電位である。よって、ＶＮＮはＶＳＳ以下の電位であることが好ましい。また、ＶＮＮはＶＳＳよりも低い電位であることがより好ましい。
ＶＳＳを基準電位（０Ｖ）とすると、ＶＳＳよりも低い電位を「負電位」、「負電圧」、または「負バイアス」と呼ぶ場合がある。前述したように、ＶＮＮは負電位であることが好ましい。言い換えると、ＶＮＮはトランジスタＭ１のソース電位およびドレイン電位よりも低い電位であることが好ましい。本実施の形態では、ＶＮＮを−０．５Ｖとする。
ワード線ＷＬａ［ｊ］に供給するＶＮＮを負電位とすることにより、トランジスタＭ１をより確実にオフ状態とすることができる。特に、高温動作下においてもデータの保持時間が長い記憶装置を提供することができる。
ワード線ＷＬａ［ｊ］と同様に、ワード線ＷＬａ［ｊ＋５］の電位はＶＮＮであり、ワード線ＷＬａ［ｊ＋５］と電気的に接続するメモリセル１０ａが有するトランジスタＭ１はオフ状態である。
また、配線ＳＰおよび配線ＳＮの電位は電位Ｖｐｒｅであり、増幅回路１３３［ｋ，ｈ］は停止状態である。
［期間Ｔ１２］
期間Ｔ１２において、配線ＰＬの電位をＶＳＳまたはＶＮＮとし、トランジスタＴｒ２１乃至トランジスタＴｒ２３をオフ状態にする。この場合、ＶＮＮはトランジスタＴｒ２１乃至トランジスタＴｒ２３のソース電位およびドレイン電位よりも低い電位であることが好ましい。すなわち、ＶＮＮは負電位であることが好ましい。
また、期間Ｔ１２において、ワード線ＷＬａ［ｊ］を選択状態にする。具体的には、ワード線ＷＬａ［ｊ］の電位を電位ＶＰＰとすることにより、メモリセル１０ａが有するトランジスタＭ１をオン状態にする。
電位ＶＰＰ（「ＶＰＰ」ともいう。）はトランジスタＭ１をオン状態にする電位であるため、ＶＰＰはＶＤＤ以上の電位であることが好ましい。また、ＶＰＰはＶＤＤよりも高い電位であると、より好ましい。特に、ＶＰＰがＶＤＤよりもトランジスタＭ１のＶｔｈ以上高い電位であると、さらに好ましい。本実施の形態では、ＶＰＰを３．０Ｖとする。
これにより、ワード線ＷＬａ［ｊ］と電気的に接続するメモリセル１０ａにおいて、配線ＢＬｆ［ｋ，ｈ］と容量素子ＣＡがトランジスタＭ１を介して導通状態となり、容量素子ＣＡに保持されている電荷量に応じて配線ＢＬｆ［ｋ，ｈ］の電位が変動する。
図２９では、当該メモリセル１０ａにデータ“１”が格納され、容量素子ＣＡに蓄積されている電荷の量が多い場合を例示している。容量素子ＣＡに蓄積されている電荷の量が多い場合、容量素子ＣＡから配線ＢＬｆ［ｋ，ｈ］へ電荷が放出されることにより、電位ＶｐｒｅからΔＶ１だけ配線ＢＬｆ［ｋ，ｈ］の電位が上昇する。一方、当該メモリセル１０ａにデータ“０”が格納され、容量素子ＣＡに蓄積されている電荷の量が少ない場合は、配線ＢＬｆ［ｋ，ｈ］から容量素子ＣＡへ電荷が流入することにより、配線ＢＬｆ［ｋ，ｈ］の電位はΔＶ２だけ下降する（図示せず。）。
なお、期間Ｔ１２において、配線ＣＳＥＬの電位はＶＳＳまたはＶＮＮであり、入出力回路１３４［ｋ，ｈ］においてトランジスタＴｒ４１、トランジスタＴｒ４２はオフ状態である。この場合、ＶＮＮはトランジスタＴｒ４１およびトランジスタＴｒ４２のソース電位およびドレイン電位よりも低い電位であることが好ましい。すなわち、ＶＮＮは負電位であることが好ましい。
また、配線ＳＰおよび配線ＳＮの電位は電位Ｖｐｒｅである。増幅回路１３３［ｋ，ｈ］は停止状態を維持する。
［期間Ｔ１３］
期間Ｔ１３において、配線ＳＰの電位をＶＤＤまで変化させ、配線ＳＮの電位をＶＳＳまで変化させる。すると、増幅回路１３３［ｋ，ｈ］が動作状態になる。増幅回路１３３［ｋ，ｈ］は、配線ＢＬｆ［ｋ，ｈ］と配線ＢＬＢｆ［ｋ，ｈ］の電位差（図２９においてはΔＶ１）を増幅させる機能を有する。
増幅回路１３３［ｋ，ｈ］が動作状態になることにより、配線ＢＬｆ［ｋ，ｈ］の電位が、Ｖｐｒｅ＋ΔＶ１からＶＤＤになる。また、配線ＢＬＢｆ［ｋ，ｈ］の電位が、ＶｐｒｅからＶＳＳになる。
なお、期間Ｔ１３の初期において、配線ＢＬｆ［ｋ，ｈ］の電位がＶｐｒｅ−ΔＶ２である場合は、増幅回路１３３［ｋ，ｈ］が動作状態になることにより、配線ＢＬｆ［ｋ，ｈ］の電位が、Ｖｐｒｅ−ΔＶ２からＶＳＳになる。また、配線ＢＬＢｆ［ｋ，ｈ］の電位が、電位ＶｐｒｅからＶＤＤになる。
また、期間Ｔ１３において配線ＰＬの電位はＶＳＳまたはＶＮＮであり、プリチャージ回路１３２［ｋ，ｈ］においてトランジスタＴｒ２１乃至トランジスタＴｒ２３はオフ状態である。
また、配線ＣＳＥＬの電位はＶＳＳまたはＶＮＮであり、入出力回路１３４［ｋ，ｈ］においてトランジスタＴｒ４１、トランジスタＴｒ４２はオフ状態である。また、ワード線ＷＬａ［ｊ］の電位はＶＰＰであり、ワード線ＷＬａ［ｊ］と電気的に接続するメモリセル１０ａが有するトランジスタＭ１はオン状態である。よって、当該メモリセル１０ａでは、配線ＢＬｆ［ｋ，ｈ］の電位（ＶＤＤ）に応じた電荷量が、容量素子ＣＡに蓄積される。
［期間Ｔ１４］
期間Ｔ１４において、配線ＣＳＥＬの電位を制御することにより、入出力回路１３４［ｋ，ｈ］をオン状態にする。具体的には、配線ＣＳＥＬの電位をＶＤＤまたはＶＰＰとすることにより、トランジスタＴｒ４１とトランジスタＴｒ４２をオン状態にする。これにより、配線ＢＬｆ［ｋ，ｈ］の電位が配線ＳＡＬａ［ｋ］に供給され、配線ＢＬＢｆ［ｋ，ｈ］の電位が配線ＳＡＬｂ［ｋ］に供給される。
なお、期間Ｔ１４において、配線ＰＬの電位はＶＳＳまたはＶＮＮであり、プリチャージ回路１３２［ｋ，ｈ］においてトランジスタＴｒ２１乃至トランジスタＴｒ２３はオフ状態である。また、ワード線ＷＬａ［ｊ］の電位はＶＰＰであり、メモリセル１０ａが有するトランジスタＭ１はオン状態である。また、配線ＳＰの電位はＶＤＤであり、配線ＳＮの電位はＶＳＳであり、増幅回路１３３［ｋ，ｈ］は動作状態である。よって、ワード線ＷＬａ［ｊ］と電気的に接続するメモリセル１０ａでは、配線ＢＬｆ［ｋ，ｈ］の電位（ＶＤＤ）に応じた電荷が、配線ＢＬｆ［ｋ，ｈ］を介して容量素子ＣＡに供給され、蓄積される。
［期間Ｔ１５］
期間Ｔ１５において、配線ＣＳＥＬの電位を制御することにより、入出力回路１３４［ｋ，ｈ］をオフ状態にする。具体的には、配線ＣＳＥＬの電位をＶＳＳまたはＶＮＮとすることにより、トランジスタＴｒ４１、トランジスタＴｒ４２をオフ状態にする。
また、期間Ｔ１５において、ワード線ＷＬａ［ｊ］を非選択状態とする。具体的には、ワード線ＷＬａ［ｊ］の電位をＶＮＮとする。すると、ワード線ＷＬａ［ｊ］と電気的に接続するメモリセル１０ａが有するトランジスタがオフ状態になる。これにより、ＶＤＤに応じた電荷量が、当該メモリセル１０ａが有する容量素子ＣＡに保持される。よって、データの読み出しが行われた後も、データがメモリセル１０ａに保持される。
ワード線ＷＬａ［ｊ］に供給するＶＮＮを負電位とすることにより、トランジスタＭ１をより確実にオフ状態とすることができる。特に、高温動作下においてもデータの保持時間が長い記憶装置を提供することができる。
なお、期間Ｔ１５において入出力回路１３４［ｋ，ｈ］をオフ状態にしても、増幅回路１３３［ｋ，ｈ］が動作状態であれば、配線ＢＬｆ［ｋ，ｈ］と配線ＢＬＢｆ［ｋ，ｈ］の電位は増幅回路ＡＣにより保持される。そのため、センスアンプ１２７［ｋ，ｈ］はメモリセル１０ａから読み出した情報を一時的に保持する機能を有する。
上記の動作により、メモリセル１０ａから情報を読み出すことができる。読み出されたデータは、配線ＳＡＬａ［ｋ］および／または配線ＳＡＬｂ［ｋ］を介して制御回路１１２（図１参照。）に供給される。なお、他のメモリセルからのデータの読み出しも、当該メモリセル１０ａと同様に行うことができる。
〔書き込みモード〕
書き込みモードとは、記憶させる情報をメモリセル１０ａまたはメモリセル１０ｂに書き込む時に行なう動作モードである。図３０に示したタイミングチャートを用いて書き込みモードの動作例を説明する。一例として、配線ＢＬｆ［ｋ，ｈ］およびワード線ＷＬａ［ｊ］と電気的に接続するメモリセル１０ａに情報を書き込む動作について説明する。
［期間Ｔ２１］
期間Ｔ２１において、期間Ｔ１１と同様の動作を行い、配線ＢＬｆ［ｋ，ｈ］および配線ＢＬＢｆ［ｋ，ｈ］の電位を初期化する。具体的には、配線ＰＬの電位をＶＤＤとし、配線ＢＬｆ［ｋ，ｈ］および配線ＢＬＢｆ［ｋ，ｈ］の電位をＶｐｒｅにする。
［期間Ｔ２２］
期間Ｔ２２において、配線ＰＬの電位をＶＳＳまたはＶＮＮとし、トランジスタＴｒ２１乃至トランジスタＴｒ２３をオフ状態にする。また、データの書き込みを行うメモリセル１０ａと電気的に接続されたワード線ＷＬａ［ｊ］を選択する。具体的には、ワード線ＷＬａ［ｊ］の電位をＶＰＰとし、メモリセル１０ａが有するトランジスタＭ１をオン状態にする。これにより、当該メモリセル１０ａにおいて配線ＢＬｆ［ｋ，ｈ］と容量素子ＣＡがトランジスタＭ１を介して導通状態になる。
この時、既にメモリセル１０ａにデータ“１”が格納されている場合、容量素子ＣＡから配線ＢＬｆ［ｋ，ｈ］へ電荷が放出されることにより、ＶｐｒｅからΔＶ１だけ配線ＢＬｆ［ｋ，ｈ］の電位が上昇する。
［期間Ｔ２３］
期間Ｔ２３において、配線ＳＰの電位をＶＤＤとし、配線ＳＮの電位をＶＳＳとし、増幅回路１３３［ｋ，ｈ］を動作状態にする。
［期間Ｔ２４］
期間Ｔ２４において、配線ＣＳＥＬの電位を制御することにより、入出力回路１３４［ｋ，ｈ］を動作状態にする。これにより、配線ＢＬｆ［ｋ，ｈ］と配線ＳＡＬａ［ｋ］が導通状態となる。また、配線ＢＬＢｆ［ｋ，ｈ］と配線ＳＡＬｂ［ｋ］が導通状態となる。
データ信号ＷＤＡＴＡは、配線ＳＡＬａ［ｋ］および配線ＳＡＬｂ［ｋ］を介して入出力回路１３４［ｋ，ｈ］に供給される。配線ＳＡＬａ［ｋ］および配線ＳＡＬｂ［ｋ］に、データ信号ＷＤＡＴＡに相当する書き込み電位を供給することにより、入出力回路１３４［ｋ，ｈ］を介して配線ＢＬｆ［ｋ，ｈ］および配線ＢＬＢｆ［ｋ，ｈ］に書き込み電位が供給される。例えば、メモリセル１０ａにデータ“０”を格納する場合、配線ＳＡＬａ［ｋ］にＶＳＳを供給し、配線ＳＡＬｂ［ｋ］にＶＤＤを供給する。
すると、増幅回路１３３［ｋ，ｈ］が有するトランジスタＴｒ３１乃至トランジスタＴｒ３４のオンオフ状態が反転し、配線ＢＬｆ［ｋ，ｈ］に配線ＳＮの電位（ＶＳＳ）が供給され、配線ＢＬＢｆ［ｋ，ｈ］に配線ＳＰの電位（ＶＤＤ）が供給される。よって、データ“０”を示す電位（ＶＳＳ）に応じた電荷量が配線ＢＬｆ［ｋ，ｈ］を介して容量素子ＣＡに供給され、蓄積される。このような動作により、メモリセル１０ａにデータを書き込むことができる。
［期間Ｔ２５］
期間Ｔ２５において、ワード線ＷＬａ［ｊ］にＶＮＮを供給し、ワード線ＷＬａ［ｊ］を非選択状態とする。これにより、メモリセル１０ａに書き込まれた電荷が保持される。
また、配線ＣＳＥＬの電位をＶＳＳまたはＶＮＮとすることにより、トランジスタＴｒ４１、トランジスタＴｒ４２をオフ状態にする。
なお、配線ＢＬｆ［ｋ，ｈ］に配線ＳＡＬａ［ｋ］の電位が供給された後は、入出力回路１３４［ｋ，ｈ］においてトランジスタＴｒ４１、トランジスタＴｒ４２をオフ状態にしても、増幅回路１３３［ｋ，ｈ］が動作状態であれば、配線ＢＬｆ［ｋ，ｈ］と配線ＢＬＢｆ［ｋ，ｈ］の電位は増幅回路１３３［ｋ，ｈ］により保持される。よって、トランジスタＴｒ４１、トランジスタＴｒ４２をオン状態からオフ状態に変更するタイミングは、ワード線ＷＬａ［ｊ］を選択する前であっても後であってもよい。
上記の動作により、メモリセル１０ａにデータを書き込むことができる。なお、他のメモリセルへのデータの書き込みも、当該メモリセル１０ａと同様に行うことができる。
ワード線ＷＬａ［ｊ］に供給するＶＮＮを負電位とすることにより、トランジスタＭ１をより確実にオフ状態とすることができる。特に、高温動作下においてもデータの保持時間が長い記憶装置を提供することができる。
〔リフレッシュモード〕
リフレッシュモードモードとは、メモリセル１０ａに書き込まれたデータを維持するため、一定期間毎にリフレッシュ動作（再書き込み動作）を行なうための動作モードである。図３１に示したタイミングチャートを用いてリフレッシュモードモードの動作について説明する。一例として、配線ＢＬｆ［ｋ，ｈ］およびワード線ＷＬａ［ｊ］と電気的に接続するメモリセル１０ａに記憶されている情報を、再度書き込む動作について説明する。なお、リフレッシュ動作も上記動作モードと同様の原理で行うことができる。
［期間Ｔ３１］
期間Ｔ３１において、期間Ｔ１１と同様の動作を行い、配線ＢＬｆ［ｋ，ｈ］および配線ＢＬＢｆ［ｋ，ｈ］の電位を初期化する。具体的には、配線ＰＬの電位をＶＤＤとし、配線ＢＬｆ［ｋ，ｈ］および配線ＢＬＢｆ［ｋ，ｈ］の電位をＶｐｒｅにする。
［期間Ｔ３２］
期間Ｔ３２において、配線ＰＬの電位をＶＳＳまたはＶＮＮとし、トランジスタＴｒ２１乃至トランジスタＴｒ２３をオフ状態にする。また、データの書き込みを行うメモリセル１０ａと電気的に接続されたワード線ＷＬａ［ｊ］を選択状態にする。具体的には、ワード線ＷＬａ［ｊ］の電位をＶＰＰとし、メモリセル１０ａが有するトランジスタＭ１をオン状態にする。これにより、メモリセル１０ａにおいて配線ＢＬｆ［ｋ，ｈ］と容量素子ＣＡがトランジスタＭ１を介して導通状態になる。
この時、既にメモリセル１０ａにデータ“１”が格納されている場合、容量素子ＣＡから配線ＢＬｆ［ｋ，ｈ］へ電荷が放出されることにより、ＶｐｒｅからΔＶ１だけ配線ＢＬｆ［ｋ，ｈ］の電位が上昇する。
［期間Ｔ３３］
期間Ｔ３３において、配線ＳＰの電位をＶＤＤとし、配線ＳＮの電位をＶＳＳとし、増幅回路１３３［ｋ，ｈ］を動作状態にする。増幅回路１３３［ｋ，ｈ］が動作状態になることにより、配線ＢＬｆ［ｋ，ｈ］の電位は、Ｖｐｒｅ＋ΔＶ１から配線ＳＰの電位（ＶＤＤ）になる。また、配線ＢＬＢｆ［ｋ，ｈ］の電位は、Ｖｐｒｅから配線ＳＮの電位（ＶＳＳ）になる。
［期間Ｔ３４］
期間Ｔ３４において、ワード線ＷＬａ［ｊ］にＶＮＮを供給し、ワード線ＷＬａ［ｊ］を非選択状態とする。これにより、配線ＢＬｆ［ｋ，ｈ］の電位（ＶＤＤ）に応じた電荷量が、配線ＢＬｆ［ｋ，ｈ］を介してメモリセル１０ａが有する容量素子ＣＡに供給され、蓄積される。
ワード線ＷＬａ［ｊ］に供給するＶＮＮを負電位とすることにより、トランジスタＭ１をより確実にオフ状態とすることができる。特に、高温動作下においてもデータの保持時間が長い記憶装置を提供することができる。
リフレッシュモードでは、データの読み出しまたは書き込みを行なわないため、入出力回路１３４［ｋ，ｈ］はオフ状態のままでよい。よって、リフレッシュモードは、読み出しモードおよび書き込みモードよりも短期間で行なうことができる。なお、他のメモリセルのリフレッシュモードも、当該メモリセル１０ａと同様に行うことができる。
また、トランジスタＭ１にはＯＳトランジスタを用いることが好ましい。上記実施の形態で説明したように、ＯＳトランジスタはオフ電流が著しく少ないトランジスタである。トランジスタＭ１にＯＳトランジスタを用いることにより、一定期間当たりのリフレッシュ動作回数を低減することができる。または、リフレッシュ動作を無くすことこができる。
〔保持モード〕
保持モードとは、メモリセル１０ａに書き込まれたデータを保持する動作モードである。読み出しモード、書き込みモード、およびリフレッシュモードのいずれの動作モードにも関与しないメモリセルは、保持モードで動作していると言える。
例えば、上記動作説明において、記憶装置１００が、ワード線ＷＬａ［ｊ］と電気的に接続するメモリセル１０ａに対して、読み出しモード、書き込みモード、またはリフレッシュモードのいずれかで動作している期間中、ワード線ＷＬａ［ｊ＋５］と電気的に接続するメモリセル１０ａは保持モードで動作している（図２９乃至図３１参照）。
より具体的には、記憶装置１００が、ワード線ＷＬａ［ｊ］と電気的に接続するメモリセル１０ａに対して、読み出しモード、書き込みモード、またはリフレッシュモードのいずれかで動作している期間中、ワード線ＷＬａ［ｊ＋５］の電位はＶＮＮである。よって、ワード線ＷＬａ［ｊ＋５］と電気的に接続するメモリセル１０ａに含まれるトランジスタＭ１はオフ状態が維持されている。すなわち、保持モード動作期間中は当該メモリセル１０ａに記憶されている情報が保持される。
トランジスタＭ１をより確実にオフ状態とするため、ＶＮＮは負電位であることが好ましい。ＶＮＮを負電位とすることにより、誤書き込みや誤読み出しを生じにくくすることができる。ＶＮＮを負電位とすることにより、記憶装置１００の信頼性を高めることができる。
＜変形例＞
続いて、図２８に示した回路構成の変形例を図３２に示す。図３２は、メモリセル１０ａとして、図６（Ａ）に示したメモリセルを用いた場合の回路構成例である。よって、図３２に示すメモリセル１０ａは、バックゲートを有するトランジスタＭ１を含む。トランジスタＭ１のバックゲートは、配線ＢＧＬａと電気的に接続する。
配線ＢＧＬａは、セルアレイ２２１ａ中でＸ方向（行方向）に延在してｐ本設けられている（図示せず。）。また、セルアレイ２２１ｂは、Ｘ方向（行方向）に延在するｐ本の配線ＢＧＬｂを有する（図示せず。）。なお、本明細書などでは、ｊ本目（ｊは１以上ｐ以下の整数。）の配線ＢＧＬａを配線ＢＧＬａ［ｊ］と示し、ｊ本目の配線ＢＧＬｂを配線ＢＧＬｂ［ｊ］と示す。また、配線ＢＧＬａ［ｊ］はワード線ＷＬａ［ｊ］と並行して設けられ、配線ＢＧＬｂ［ｊ］はワード線ＷＬｂ［ｊ］と並行して設けられている。
図３２において、ワード線ＷＬａ［ｊ］と電気的に接続するメモリセル１０ａは、配線ＢＧＬａ［ｊ］と電気的に接続される。配線ＢＧＬａ［ｊ］は、当該メモリセル１０ａが有するトランジスタＭ１のバックゲートと電気的に接続される。なお、メモリセル１０ａ以外の回路構成は図２８と同じである。
次に、図３２に示す回路構成の動作例を図３３乃至図３５を用いて説明する。当該回路構成においても、図２８に示した回路構成と同様に、４つの動作モード（読み出しモード、書き込みモード、リフレッシュモード、保持モード）で動作できる。説明の繰り返しを減らすため、主に上記動作モードと異なる点について説明する。なお、図３３乃至図３５では、配線ＣＳＥＬ、配線ＳＡＬａ［ｋ］、および配線ＳＡＬｂ［ｋ］の電位変化の記載を省略している。
〔読み出しモード〕
図３３に示したタイミングチャートを用いて、配線ＢＬｆ［ｋ，ｈ］およびワード線ＷＬａ［ｊ］と電気的に接続するメモリセル１０ａに記憶されている情報を読み出す動作について説明する。
［期間Ｔ１１］
期間Ｔ１１において、プリチャージ回路１３２［ｋ，ｈ］を動作させ、配線ＢＬｆ［ｋ，ｈ］および配線ＢＬＢｆ［ｋ，ｈ］の電位を初期化する。また、配線ＢＧＬａ［ｊ］の電位を電位ＶＢＬ（「ＶＢＬ」ともいう。）とする。ＶＢＬは、ＶＳＳよりも低い電位である。よって、ＶＢＬは負電位である。ＶＢＬの大きさは、バックゲート電極側のゲート絶縁層の厚さによっても変わる。バックゲート電極側のゲート絶縁層の厚さが、フロントゲート電極側のゲート絶縁層よりも厚い場合、ＶＢＬはＶＮＮよりも大きくなる場合がある。本実施の形態では、ＶＢＬを−３Ｖとする。
配線ＢＧＬａ［ｊ］のみに負電位を供給することによっても、トランジスタＭ１をオフ状態とすることができる。しかしながら、ワード線ＷＬａ［ｊ］および配線ＢＧＬａ［ｊ］の双方に負電位を供給することが好ましい。特に、バックゲート電極側のゲート絶縁層の厚さが、フロントゲート電極側のゲート絶縁層よりも厚い場合、ワード線ＷＬａ［ｊ］および配線ＢＧＬａ［ｊ］の双方に負電位を供給することによって、配線ＢＧＬａ［ｊ］のみに負電位を供給する場合よりも小さいＶＢＬで同等の効果が実現できる。すなわち、トランジスタＭ１に加わる電界強度を低減することができる。よって、トランジスタＭ１の信頼性を高めることができる。さらに、トランジスタＭ１の消費電力を低減することができる。よって、記憶装置１００の信頼性を高め、消費電力を低減することができる。
［期間Ｔ１２］
期間Ｔ１２において、ワード線ＷＬａ［ｊ］を選択状態にする。具体的には、ワード線ＷＬａ［ｊ］の電位を電位ＶＰＰとすることにより、メモリセル１０ａが有するトランジスタＭ１をオン状態にする。また、配線ＢＧＬａ［ｊ］の電位を電位ＶＳＳ以上にする。本実施の形態では、配線ＢＧＬａ［ｊ］の電位を電位ＶＳＳ（０Ｖ）としているが、電位ＶＳＳよりも高くてもよい。例えば、配線ＢＧＬａ［ｊ］の電位を電位ＶＰＰとしてもよい。
［期間Ｔ１３、期間Ｔ１４］
期間Ｔ１３および期間Ｔ１４において、当該メモリセル１０ａに記憶されている情報を読み出す。
［期間Ｔ１５］
期間Ｔ１５において、ワード線ＷＬａ［ｊ］を非選択状態にする。具体的には、ワード線ＷＬａ［ｊ］の電位をＶＮＮとする。また、ワード線ＷＬａ［ｊ］の電位がＶＮＮになるのに合わせて、配線ＢＧＬａ［ｊ］の電位をＶＢＬにする。
なお、読み出しモードで動作している間、配線ＢＧＬａ［ｊ］の電位を変化させずに一定電位を維持してもよい。例えば、配線ＢＧＬａ［ｊ］に負電位を供給してトランジスタＭ１のＶｔｈをプラス方向にシフトさせることができる。これにより、カットオフ電流を低減することができる。
また一方で、ワード線ＷＬａ［ｊ］の電位上昇に合わせて配線ＢＧＬａ［ｊ］の電位を上昇させることにより、トランジスタＭ１の動作速度を高めることができる。よって、読み出し動作に必要な時間を短縮することができる。すなわち、記憶装置１００の動作速度を高めることができる。
また、ワード線ＷＬａ［ｊ］および配線ＢＧＬａ［ｊ］の双方の電位を上昇させることで、一方のみの電位を上昇させる場合よりも少ない電位上昇で同等の動作速度が実現できる。よって、トランジスタＭ１に加わる電界強度を低減することができるため、トランジスタＭ１の信頼性を高めることができる。さらに、トランジスタＭ１の消費電力を低減することができる。すなわち、記憶装置１００の信頼性を高め、消費電力を低減することができる。
〔書き込みモード〕
図３４に示したタイミングチャートを用いて、配線ＢＬｆ［ｋ，ｈ］およびワード線ＷＬａ［ｊ］と電気的に接続するメモリセル１０ａに情報を書き込む動作について説明する。
［期間Ｔ２１］
期間Ｔ２１において、プリチャージ回路１３２［ｋ，ｈ］を動作させ、配線ＢＬｆ［ｋ，ｈ］および配線ＢＬＢｆ［ｋ，ｈ］の電位を初期化する。また、配線ＢＧＬａ［ｊ］の電位を電位ＶＢＬとする。
［期間Ｔ２２］
期間Ｔ２２において、ワード線ＷＬａ［ｊ］を選択状態にする。具体的には、ワード線ＷＬａ［ｊ］の電位を電位ＶＰＰとすることにより、メモリセル１０ａが有するトランジスタＭ１をオン状態にする。また、配線ＢＧＬａ［ｊ］の電位を電位ＶＳＳ以上にする。
［期間Ｔ２３、期間Ｔ２４］
期間Ｔ２３および期間Ｔ２４において、当該メモリセル１０ａに情報を書き込む。
［期間Ｔ２５］
期間Ｔ２５において、ワード線ＷＬａ［ｊ］を非選択状態にする。具体的には、ワード線ＷＬａ［ｊ］の電位をＶＮＮとする。また、ワード線ＷＬａ［ｊ］の電位がＶＮＮになるのに合わせて、配線ＢＧＬａ［ｊ］の電位をＶＢＬにする。
なお、書き込みモードで動作している間、配線ＢＧＬａ［ｊ］の電位を変化させずに一定電位のままとしてもよい。例えば、配線ＢＧＬａ［ｊ］を負電位とすることで、トランジスタＭ１のＶｔｈをプラス方向にシフトさせ、カットオフ電流を低減することができる。一方で、ワード線ＷＬａ［ｊ］の電位上昇に合わせて配線ＢＧＬａ［ｊ］の電位を上昇させることにより、トランジスタＭ１の動作速度を高めることができる。よって、書き込み動作に必要な時間を短縮することができる。すなわち、記憶装置１００の動作速度を高めることができる。
〔リフレッシュモード〕
図３５に示したタイミングチャートを用いて、配線ＢＬｆ［ｋ，ｈ］およびワード線ＷＬａ［ｊ］と電気的に接続するメモリセル１０ａに記憶されている情報を、再度書き込む動作について説明する。
［期間Ｔ３１］
期間Ｔ３１において、プリチャージ回路１３２［ｋ，ｈ］を動作させ、配線ＢＬｆ［ｋ，ｈ］および配線ＢＬＢｆ［ｋ，ｈ］の電位を初期化する。また、配線ＢＧＬａ［ｊ］の電位を電位ＶＢＬとする。
［期間Ｔ３２］
期間Ｔ３２において、ワード線ＷＬａ［ｊ］を選択状態にする。具体的には、ワード線ＷＬａ［ｊ］の電位を電位ＶＰＰとすることにより、メモリセル１０ａが有するトランジスタＭ１をオン状態にする。また、配線ＢＧＬａ［ｊ］の電位を電位ＶＳＳ以上にする。
［期間Ｔ３３］
期間Ｔ３３において、当該メモリセル１０ａに書き込まれた情報を、再度書き込む。
［期間Ｔ３４］
期間Ｔ３４において、ワード線ＷＬａ［ｊ］を非選択状態にする。具体的には、ワード線ＷＬａ［ｊ］の電位をＶＮＮとする。また、配線ＢＧＬａ［ｊ］の電位をＶＢＬにする。
なお、リフレッシュモードで動作している間、配線ＢＧＬａ［ｊ］の電位を変化させずに一定電位のままとしてもよい。例えば、配線ＢＧＬａ［ｊ］を負電位とすることで、トランジスタＭ１のＶｔｈをプラス方向にシフトさせ、カットオフ電流を低減することができる。一方で、ワード線ＷＬａ［ｊ］の電位上昇に合わせて配線ＢＧＬａ［ｊ］の電位を上昇させることにより、トランジスタＭ１の動作速度を高めることができる。よって、リフレッシュ動作に必要な時間を短縮することができる。すなわち、記憶装置１００の動作速度を高めることができる。
〔保持モード〕
前述した通り、保持モードとは、メモリセル１０ａに書き込まれたデータを保持する動作モードである。読み出しモード、書き込みモード、およびリフレッシュモードのいずれの動作モードにも関与しないメモリセルは、保持モードで動作していると言える。
例えば、上記動作説明において、記憶装置１００が、ワード線ＷＬａ［ｊ］と電気的に接続するメモリセル１０ａに対して、読み出しモード、書き込みモード、またはリフレッシュモードのいずれかで動作している期間中、ワード線ＷＬａ［ｊ＋５］と電気的に接続するメモリセル１０ａは保持モードで動作している（図３３乃至図３５参照）。
より具体的には、記憶装置１００が、ワード線ＷＬａ［ｊ］と電気的に接続するメモリセル１０ａに対して、読み出しモード、書き込みモード、またはリフレッシュモードのいずれかで動作している期間中、ワード線ＷＬａ［ｊ＋５］の電位はＶＮＮであり、配線ＢＧＬａ［ｊ＋５］の電位はＶＢＬである。よって、ワード線ＷＬａ［ｊ＋５］と電気的に接続するメモリセル１０ａに含まれるトランジスタＭ１はオフ状態が維持される。すなわち、保持モード動作期間中は当該メモリセル１０ａに記憶されている情報が保持される。
配線ＢＧＬａ［ｊ＋５］のみに負電位を供給することによっても、トランジスタＭ１をオフ状態とすることができる。しかしながら、ワード線ＷＬａ［ｊ＋５］および配線ＢＧＬａ［ｊ＋５］の双方に負電位を供給することが好ましい。特に、バックゲート電極側のゲート絶縁層の厚さが、フロントゲート電極側のゲート絶縁層よりも厚い場合、ワード線ＷＬａ［ｊ＋５］および配線ＢＧＬａ［ｊ＋５］の双方に負電位を供給することによって、配線ＢＧＬａ［ｊ＋５］のみに負電位を供給する場合よりも小さいＶＢＬで同等の効果が実現できる。すなわち、トランジスタＭ１に加わる電界強度を低減することができる。よって、トランジスタＭ１の信頼性を高めることができる。さらに、トランジスタＭ１の消費電力を低減することができる。よって、記憶装置１００の信頼性を高め、消費電力を低減することができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態７）
本実施の形態では、記憶装置１００の断面構成例について図面を用いて説明する。
＜記憶装置の構造例＞
図３６に、記憶装置１００の一部の断面を示す。図３６に示す記憶装置１００は、基板２９１上に、ローカルセンスアンプアレイ２１４、セルアレイ２２１ａ、およびセルアレイ２２１ｂを積層している。なお、セルアレイ２２１ａおよびセルアレイ２２１ｂ以外の回路は、ローカルセンスアンプアレイ２１４と同様に基板２９１上に設けられる。図３６では、基板２９１として単結晶半導体基板（例えば、単結晶シリコン基板）を用いる場合を示している。ローカルセンスアンプアレイ２１４に含まれるトランジスタは、ソース、ドレイン、およびチャネルが、基板２９１の一部に形成される。また、セルアレイ２２１ａおよびセルアレイ２２１ｂには薄膜トランジスタ（例えば、ＯＳトランジスタ）が含まれる。
〔ローカルセンスアンプアレイ２１４〕
図３６において、ローカルセンスアンプアレイ２１４は、基板２９１上にトランジスタ２３３ａ、トランジスタ２３３ｂ、およびトランジスタ２３３ｃを有する。図３６では、トランジスタ２３３ａ、トランジスタ２３３ｂ、およびトランジスタ２３３ｃのチャネル長方向の断面を示している。
前述した通り、トランジスタ２３３ａ、トランジスタ２３３ｂ、およびトランジスタ２３３ｃのチャネルは、基板２９１の一部に形成される。集積回路に高速動作が求められる場合は、基板２９１として単結晶半導体基板を用いることが好ましい。
トランジスタ２３３ａ、トランジスタ２３３ｂ、およびトランジスタ２３３ｃは、素子分離層２９２によって他のトランジスタと電気的に分離される。素子分離層の形成は、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法や、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法などを用いることができる。
また、トランジスタ２３３ａ、トランジスタ２３３ｂ、およびトランジスタ２３３ｃ上に絶縁層２９３、絶縁層２３５、絶縁層２３７が設けられ、絶縁層２３７中に電極２３８が埋設されている。電極２３８はコンタクトプラグ２３６を介してトランジスタ２３３ａのソースまたはドレインの一方と電気的に接続されている。
また、電極２３８および絶縁層２３７の上に、絶縁層２３９、絶縁層２４０、および絶縁層２４１が設けられ、絶縁層２３９、絶縁層２４０、および絶縁層２４１の中に電極２４２が埋設されている。電極２４２は、電極２３８と電気的に接続される。
また、電極２４２および絶縁層２４１の上に、絶縁層２４３、および絶縁層２４４が設けられ、絶縁層２４３、および絶縁層２４４の中に電極２４５が埋設されている。電極２４５は、電極２４２と電気的に接続される。
また、電極２４５および絶縁層２４４の上に、絶縁層２４６および絶縁層２４７が設けられ、絶縁層２４６および絶縁層２４７の中に電極２４９が埋設されている。電極２４９は、電極２４５と電気的に接続される。
また、電極２４９および絶縁層２４７の上に、絶縁層２４８および絶縁層２５０が設けられ、絶縁層２４８および絶縁層２５０の中に電極２５１が埋設されている。電極２５１は、電極２４９と電気的に接続される。
〔セルアレイ２２１ａ〕
セルアレイ２２１ａは、ローカルセンスアンプアレイ２１４上に設けられる。図３６において、セルアレイ２２１ａは、トランジスタ３６８ａ、トランジスタ３６８ｂ、容量素子３６９ａ、および容量素子３６９ｂを有する。図３６では、トランジスタ３６８ａおよびトランジスタ３６８ｂは、チャネル長方向の断面を示している。なお、トランジスタ３６８ａ、およびトランジスタ３６８ｂは、バックゲートを有するトランジスタである。
トランジスタ３６８ａ、およびトランジスタ３６８ｂの半導体層に、金属酸化物の一種である酸化物半導体を用いることが好ましい。すなわち、トランジスタ３６８ａ、およびトランジスタ３６８ｂにＯＳトランジスタを用いることが好ましい。
トランジスタ３６８ａ、およびトランジスタ３６８ｂは、絶縁層３６１および絶縁層３６２上に設けられている。また、絶縁層３６２上に絶縁層３６３および絶縁層３６４が設けられている。トランジスタ３６８ａ、およびトランジスタ３６８ｂのバックゲートは、絶縁層３６３および絶縁層３６４中に埋設されている。絶縁層３６４上に、絶縁層３６５および絶縁層３６６が設けられている。また、電極３６７が、絶縁層３６１乃至絶縁層３６６中に埋設されている。電極３６７は、電極２５１と電気的に接続されている。
また、トランジスタ３６８ａ、トランジスタ３６８ｂ、容量素子３６９ａ、および容量素子３６９ｂ上に、絶縁層３７１、絶縁層３７２、および絶縁層３７３が形成され、絶縁層３７３上に電極３７５が形成されている。電極３７５はコンタクトプラグ３７４を介して電極３６７と電気的に接続される。
また、電極３７５上に、絶縁層３７６、絶縁層３７７、絶縁層３７８、および絶縁層３７９が設けられている。また、電極３８０が、絶縁層３７６乃至絶縁層３７９中に埋設されている。電極３８０は、電極３７５と電気的に接続されている。
また、電極３８０および絶縁層３７９の上に、絶縁層３８１および絶縁層３８２が設けられ、絶縁層３８１および絶縁層３８２の中に電極３８３が埋設されている。電極３８３は、電極３８０と電気的に接続される。
〔セルアレイ２２１ｂ〕
セルアレイ２２１ｂは、セルアレイ２２１ａ上に設けられる。図３６において、セルアレイ２２１ｂは、トランジスタ５３８ａ、トランジスタ５３８ｂ、容量素子５３９ａ、および容量素子５３９ｂを有する。図３６では、トランジスタ５３８ａおよびトランジスタ５３８ｂの、チャネル長方向の断面を示している。なお、トランジスタ５３８ａ、およびトランジスタ５３８ｂは、バックゲートを有するトランジスタである。
トランジスタ５３８ａ、およびトランジスタ５３８ｂの半導体層に、金属酸化物の一種である酸化物半導体を用いることが好ましい。すなわち、トランジスタ５３８ａ、およびトランジスタ５３８ｂにＯＳトランジスタを用いることが好ましい。
トランジスタ５３８ａ、およびトランジスタ５３８ｂは、絶縁層５６３および絶縁層５３２上に設けられている。また、絶縁層５３２上に絶縁層５３３および絶縁層５３４が設けられている。トランジスタ５３８ａ、およびトランジスタ５３８ｂのバックゲートは、絶縁層５３３および絶縁層５３４中に埋設されている。絶縁層５３４上に、絶縁層５３５および絶縁層５３６が設けられている。また、電極５３７が、絶縁層５６３乃至絶縁層５３６中に埋設されている。電極５３７は、電極３８３と電気的に接続されている。
また、トランジスタ５３８ａ、トランジスタ５３８ｂ、容量素子５３９ａ、および容量素子５３９ｂ上に、絶縁層５４１、絶縁層５６２、および絶縁層５４３が形成され、絶縁層５４３上に電極５４５が形成されている。電極５４５はコンタクトプラグ５６４を介して電極５３７と電気的に接続される。
また、電極５４５上に、絶縁層５６６、絶縁層５６７、および絶縁層５４８が設けられている。また、電極５４９が、絶縁層５６６乃至絶縁層５４８中に埋設されている。電極５４９は、電極５４５を介してコンタクトプラグ５６４と電気的に接続されている。
また、電極５４９および絶縁層５４８の上に、絶縁層５５０および絶縁層５６１が設けられている。絶縁層５６１の上に絶縁層５５３が設けられている。
＜変形例＞
図３７に記憶装置１００Ａの一部の断面を示す。記憶装置１００Ａは記憶装置１００の変形例である。記憶装置１００Ａは、ローカルセンスアンプアレイ２１４Ａ、セルアレイ２２１ａ、およびセルアレイ２２１ｂを有する。ローカルセンスアンプアレイ２１４Ａ、セルアレイ２２１ａ、およびセルアレイ２２１ｂは、基板２９１上に順に設けられる。記憶装置１００Ａでは、基板２９１として絶縁性基板（例えば、ガラス基板）を用いる。
ローカルセンスアンプアレイ２１４Ａは、トランジスタ２６８ａ、トランジスタ２６８ｂ、容量素子２６９ａ、および容量素子２６９ｂを有する。ローカルセンスアンプアレイ２１４Ａに含まれるトランジスタに、薄膜トランジスタ（例えば、ＯＳトランジスタ）を用いる。セルアレイ２２１ａおよびセルアレイ２２１ｂは、上記と同様に作製することができる。
ローカルセンスアンプアレイ２１４Ａに含まれるトランジスタを全てＯＳトランジスタとすることで、ローカルセンスアンプアレイ２１４Ａを単極性の集積回路にすることができる。記憶装置１００Ａに含まれるトランジスタを全てＯＳトランジスタとすることで、記憶装置１００Ａを単極性の記憶装置にすることができる。
＜構成材料について＞
〔基板〕
基板として用いる材料に大きな制限はないが、少なくとも後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板としてシリコンや炭化シリコンなどを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどを材料とした化合物半導体基板等を用いることができる。また、ＳＯＩ基板や、半導体基板上に歪トランジスタやＦＩＮ型トランジスタなどの半導体素子が設けられたものなどを用いることもできる。または、高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）に適用可能なヒ化ガリウム、ヒ化アルミニウムガリウム、ヒ化インジウムガリウム、窒化ガリウム、リン化インジウム、シリコンゲルマニウムなどを用いてもよい。すなわち、基板は、単なる支持基板に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。
また、基板として、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることもできる。なお、基板として、可撓性基板（フレキシブル基板）を用いてもよい。可撓性基板を用いる場合、可撓性基板上に、トランジスタや容量素子などを直接作製してもよいし、他の作製基板上にトランジスタや容量素子などを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトランジスタや容量素子などとの間に剥離層を設けるとよい。
可撓性基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。基板に用いる可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。基板に用いる可撓性基板は、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可撓性基板として好適である。
〔絶縁層〕
絶縁層は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどから選ばれた材料を、単層でまたは積層して用いる。また、酸化物材料、窒化物材料、酸化窒化物材料、窒化酸化物材料のうち、複数の材料を混合した材料を用いてもよい。
なお、本明細書等において、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。また、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいう。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ　Ｂａｃｋｓｃａｔｔｅｒｉｎｇ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。
また、半導体層として金属酸化物の一種である酸化物半導体を用いる場合は、半導体層中の水素濃度の増加を防ぐために、絶縁層中の水素濃度を低減することが好ましい。具体的には、絶縁層中の水素濃度を、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）において２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。特に、半導体層と接する絶縁層の水素濃度を低減することが好ましい。
また、半導体層中の窒素濃度の増加を防ぐために、絶縁層中の窒素濃度を低減することが好ましい。具体的には、絶縁層中の窒素濃度を、ＳＩＭＳにおいて５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、絶縁層の少なくとも半導体層と接する領域は、欠陥が少ないことが好ましく、代表的には、電子スピン共鳴法（ＥＳＲ：Ｅｌｅｃｔｒｏｎ　Ｓｐｉｎ　Ｒｅｓｏｎａｎｃｅ）で観察されるシグナルが少ない方が好ましい。例えば、上述のシグナルとしては、ｇ値が２．００１に観察されるＥ’センターが挙げられる。なお、Ｅ’センターは、シリコンのダングリングボンドに起因する。例えば、絶縁層として、酸化シリコン層または酸化窒化シリコン層を用いる場合、Ｅ’センター起因のスピン密度が、３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン層または酸化窒化シリコン層を用いればよい。
また、上述のシグナル以外に二酸化窒素（ＮＯ２）に起因するシグナルが観察される場合がある。当該シグナルは、Ｎの核スピンにより３つのシグナルに分裂しており、それぞれのｇ値が２．０３７以上２．０３９以下（第１のシグナルとする）、ｇ値が２．００１以上２．００３以下（第２のシグナルとする）、及びｇ値が１．９６４以上１．９６６以下（第３のシグナルとする）に観察される。
例えば、絶縁層として、二酸化窒素（ＮＯ２）に起因するシグナルのスピン密度が、１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満である絶縁層を用いると好適である。
なお、二酸化窒素（ＮＯ２）を含む窒素酸化物（ＮＯｘ）は、絶縁層中に準位を形成する。当該準位は、酸化物半導体層のエネルギーギャップ内に位置する。そのため、窒素酸化物（ＮＯｘ）が、絶縁層と酸化物半導体層の界面に拡散すると、当該準位が絶縁層側において電子をトラップする場合がある。この結果、トラップされた電子が、絶縁層と酸化物半導体層の界面近傍に留まるため、トランジスタのしきい値電圧をプラス方向にシフトさせてしまう。したがって、絶縁層として窒素酸化物の含有量が少ない膜を用いると、トランジスタのしきい値電圧のシフトを低減することができる。
窒素酸化物（ＮＯｘ）の放出量が少ない絶縁層としては、例えば、酸化窒化シリコン層を用いることができる。当該酸化窒化シリコン層は、昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）において、窒素酸化物（ＮＯｘ）の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８個／ｃｍ３以上５×１０１９個／ｃｍ３以下である。なお、上記のアンモニアの放出量は、ＴＤＳにおける加熱処理の温度が５０℃以上６５０℃以下、または５０℃以上５５０℃以下の範囲での総量である。
窒素酸化物（ＮＯｘ）は、加熱処理においてアンモニア及び酸素と反応するため、アンモニアの放出量が多い絶縁層を用いることで窒素酸化物（ＮＯｘ）が低減される。
また、酸化物半導体層に接する絶縁層のうち少なくとも１つは、加熱により酸素が放出される絶縁層を用いて形成することが好ましい。具体的には、絶縁層の表面温度が１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の加熱処理で行われるＴＤＳにて、酸素原子に換算した酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または１．０×１０２０ａｔｏｍｓ／ｃｍ３以上である絶縁層を用いることが好ましい。なお、本明細書などにおいて、加熱により放出される酸素を「過剰酸素」ともいう。
また、過剰酸素を含む絶縁層は、絶縁層に酸素を添加する処理を行って形成することもできる。酸素を添加する処理は、酸化性雰囲気下における熱処理やプラズマ処理などで行なうことができる。または、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法などを用いて酸素を添加してもよい。酸素を添加する処理に用いるガスとしては、１６Ｏ２もしくは１８Ｏ２などの酸素ガス、亜酸化窒素ガス、またはオゾンガスなどの、酸素を含むガスが挙げられる。なお、本明細書では酸素を添加する処理を「酸素ドープ処理」ともいう。酸素ドープ処理は、基板を加熱して行なってもよい。
また、絶縁層として、ポリイミド、アクリル系樹脂、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ系樹脂等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させることで、絶縁層を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。
絶縁層の形成方法は、特に限定されない。なお、絶縁層に用いる材料によっては焼成工程が必要な場合がある。この場合、絶縁層の焼成工程と他の熱処理工程を兼ねることで、効率よくトランジスタを作製することが可能となる。
〔電極〕
電極を形成するための導電性材料としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、前述した金属元素および酸素を含む導電性材料を用いてもよい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、インジウムガリウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、窒素を含む導電性材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。
なお、半導体層に酸化物半導体を用いて、ゲート電極として前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いる場合は、酸素を含む導電性材料を半導体層側に設けるとよい。酸素を含む導電性材料を半導体層側に設けることで、当該導電性材料から離脱した酸素が半導体層に供給されやすくなる。
なお、電極としては、例えば、タングステン、ポリシリコン等の埋め込み性の高い導電性材料を用いればよい。また、埋め込み性の高い導電性材料と、チタン層、窒化チタン層、窒化タンタル層などのバリア層（拡散防止層）を組み合わせて用いてもよい。なお、電極を「コンタクトプラグ」という場合がある。
特に、ゲート絶縁層と接する電極に不純物が透過しにくい導電性材料を用いることが好ましい。不純物が透過しにくい導電性材料として、例えば窒化タンタルが挙げられる。
絶縁層に不純物が透過しにくい絶縁性材料を用い、電極に不純物が透過しにくい導電性材料を用いることで、トランジスタへの不純物の拡散をさらに抑制することができる。よって、トランジスタの信頼性をさらに高めることができる。すなわち、記憶装置の信頼性をさらに高めることができる。
〔半導体層〕
半導体層として、単結晶半導体、多結晶半導体、微結晶半導体、または非晶質半導体などを、単体でまたは組み合わせて用いることができる。半導体材料としては、例えば、シリコンや、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、酸化物半導体、窒化物半導体などの化合物半導体や、有機半導体などを用いることができる。
また、半導体層として有機半導体を用いる場合は、芳香環をもつ低分子有機材料やπ電子共役系導電性高分子などを用いることができる。例えば、ルブレン、テトラセン、ペンタセン、ペリレンジイミド、テトラシアノキノジメタン、ポリチオフェン、ポリアセチレン、ポリパラフェニレンビニレンなどを用いることができる。
なお、半導体層を積層してもよい。半導体層を積層する場合は、それぞれ異なる結晶状態を有する半導体を用いてもよいし、それぞれ異なる半導体材料を用いてもよい。
また、酸化物半導体のバンドギャップは２ｅＶ以上あるため、半導体層に酸化物半導体を用いると、オフ電流が極めて少ないトランジスタを実現することができる。具体的には、ソースとドレイン間の電圧が３．５Ｖ、室温（代表的には２５℃）下において、チャネル幅１μｍ当たりのオフ電流を１×１０−２０Ａ未満、１×１０−２２Ａ未満、あるいは１×１０−２４Ａ未満とすることができる。すなわち、オンオフ比を２０桁以上とすることもできる。また、半導体層に酸化物半導体を用いたトランジスタは、ソースとドレイン間の絶縁耐圧が高い。よって、信頼性の良好なトランジスタを提供できる。また、出力電圧が大きく高耐圧なトランジスタを提供できる。また、信頼性の良好な記憶装置などを提供できる。また、出力電圧が大きく高耐圧な記憶装置などを提供することができる。
また、本明細書等において、チャネルが形成される半導体層に結晶性を有するシリコンを用いたトランジスタを「結晶性Ｓｉトランジスタ」ともいう。
結晶性Ｓｉトランジスタは、ＯＳトランジスタよりも比較的高い移動度を得やすい。一方で、結晶性Ｓｉトランジスタは、ＯＳトランジスタのような極めて少ないオフ電流の実現が困難である。よって、半導体層に用いる半導体材料は、目的や用途に応じて適宜使い分けることが肝要である。例えば、目的や用途に応じて、ＯＳトランジスタと結晶性Ｓｉトランジスタなどを組み合わせて用いてもよい。
半導体層として酸化物半導体層を用いる場合は、酸化物半導体層をスパッタリング法で形成することが好ましい。酸化物半導体層は、スパッタリング法で形成すると酸化物半導体層の密度を高められるため、好適である。スパッタリング法で酸化物半導体層を形成する場合、スパッタリングガスには、希ガス（代表的にはアルゴン）、酸素、または、希ガスおよび酸素の混合ガスを用いればよい。また、スパッタリングガスの高純度化も必要である。例えば、スパッタリングガスとして用いる酸素ガスや希ガスは、露点が−６０℃以下、好ましくは−１００℃以下にまで高純度化したガスを用いる。高純度化されたスパッタリングガスを用いて成膜することで、酸化物半導体層に水分等が取り込まれることを可能な限り防ぐことができる。
また、スパッタリング法で酸化物半導体層を形成する場合、スパッタリング装置が有する成膜室内の水分を可能な限り除去することが好ましい。例えば、クライオポンプのような吸着式の真空排気ポンプを用いて、成膜室内を高真空（５×１０−７Ｐａから１×１０−４Ｐａ程度まで）に排気することが好ましい。特に、スパッタリング装置の待機時における、成膜室内のＨ２Ｏに相当するガス分子（ｍ／ｚ＝１８に相当するガス分子）の分圧を１×１０−４Ｐａ以下とすることが好ましく、５×１０−５Ｐａ以下とすることがより好ましい。
〔金属酸化物〕
金属酸化物の一種である酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここで、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有する場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素として、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
［金属酸化物の構成］
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
なお、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）、およびＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（または正孔）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、および高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ　ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
［金属酸化物の構造］
酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ、Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ、Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ、Ｍ、Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ、Ｍ）層と表すこともできる。
ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。すなわち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
［金属酸化物を有するトランジスタ］
続いて、上記金属酸化物をトランジスタのチャネル形成領域に用いる場合について説明する。
なお、上記金属酸化物をトランジスタのチャネル形成領域に用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い金属酸化物を用いることが好ましい。金属酸化物膜のキャリア密度を低くする場合においては、金属酸化物膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。例えば、金属酸化物は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
また、高純度真性または実質的に高純度真性である金属酸化物膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。
したがって、トランジスタの電気特性を安定にするためには、金属酸化物中の不純物濃度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
［不純物］
ここで、金属酸化物中における各不純物の影響について説明する。
金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、金属酸化物におけるシリコンや炭素の濃度と、金属酸化物との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。したがって、当該金属酸化物において、チャネル形成領域の窒素はできる限り低減されていることが好ましい。例えば、金属酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。したがって、水素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物濃度が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
＜成膜方法について＞
絶縁層を形成するための絶縁性材料、電極を形成するための導電性材料、または半導体層を形成するための半導体材料は、スパッタリング法、スピンコート法、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法（熱ＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＥＣＶＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、高密度プラズマＣＶＤ（Ｈｉｇｈ　ｄｅｎｓｉｔｙ　ｐｌａｓｍａ　ＣＶＤ）法、ＬＰＣＶＤ（ｌｏｗ　ｐｒｅｓｓｕｒｅ　ＣＶＤ）法、ＡＰＣＶＤ（ａｔｍｏｓｐｈｅｒｉｃ　ｐｒｅｓｓｕｒｅ　ＣＶＤ）法等を含む）、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、または、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、または、ＰＬＤ（Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ディップ法、スプレー塗布法、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）を用いて形成することができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。ＭＯＣＶＤ法、ＡＬＤ法、または熱ＣＶＤ法などの、成膜時にプラズマを用いない成膜方法を用いると、被形成面にダメージが生じにくい。例えば、記憶装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、記憶装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない成膜方法の場合、こういったプラズマダメージが生じないため、記憶装置の歩留まりを高くすることができる。また、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、記憶装置の生産性を高めることができる場合がある。
なお、ＡＬＤ法により成膜する場合は、材料ガスとして塩素を含まないガスを用いることが好ましい。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態８）
本実施の形態では、上記実施の形態に示した記憶装置などに用いることができるトランジスタの構造例について説明する。
＜トランジスタの構造例１＞
図３８（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５１０Ａの構造例を説明する。図３８（Ａ）はトランジスタ５１０Ａの上面図である。図３８（Ｂ）は、図３８（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図３８（Ｃ）は、図３８（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図３８（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図３８（Ａ）、（Ｂ）および（Ｃ）では、トランジスタ５１０Ａと、層間膜として機能する絶縁層５１１、絶縁層５１２、絶縁層５１４、絶縁層５１６、絶縁層５８０、絶縁層５８２、および絶縁層５８４を示している。また、トランジスタ５１０Ａと電気的に接続し、コンタクトプラグとして機能する導電層５４６（導電層５４６ａ、および導電層５４６ｂ）と、配線として機能する導電層５０３と、を示している。
トランジスタ５１０Ａは、第１のゲート電極として機能する導電層５６０（導電層５６０ａ、および導電層５６０ｂ）と、第２のゲート電極として機能する導電層５０５（導電層５０５ａ、および導電層５０５ｂ）と、第１のゲート絶縁膜として機能する絶縁層５５０と、第２のゲート絶縁層として機能する絶縁層５２１、絶縁層５２２、および絶縁層５２４と、チャネルが形成される領域を有する酸化物５３０（酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃ）と、ソースまたはドレインの一方として機能する導電層５４２ａと、ソースまたはドレインの他方として機能する導電層５４２ｂと、絶縁層５７４とを有する。
また、図３８に示すトランジスタ５１０Ａでは、酸化物５３０ｃ、絶縁層５５０、および導電層５６０が、絶縁層５８０に設けられた開口部内に、絶縁層５７４を介して配置される。また、酸化物５３０ｃ、絶縁層５５０、および導電層５６０は、導電層５４２ａ、および導電層５４２ｂとの間に配置される。
絶縁層５１１、および絶縁層５１２は、層間膜として機能する。
層間膜としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁層を単層または積層で用いることができる。またはこれらの絶縁層に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁層を窒化処理してもよい。上記の絶縁層に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
例えば、絶縁層５１１は、水または水素などの不純物が、基板側からトランジスタ５１０Ａに混入するのを抑制するバリア膜として機能することが好ましい。したがって、絶縁層５１１は、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料を用いることが好ましい。また、例えば、絶縁層５１１として酸化アルミニウムや窒化シリコンなどを用いてもよい。当該構成により、水素、水などの不純物が絶縁層５１１よりも基板側からトランジスタ５１０Ａ側に拡散するのを抑制することができる。
例えば、絶縁層５１２は、絶縁層５１１よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
導電層５０３は、絶縁層５１２に埋め込まれるように形成される。ここで、導電層５０３の上面の高さと、絶縁層５１２の上面の高さは同程度にできる。なお導電層５０３は、単層とする構成について示しているが、本発明はこれに限られるものではない。例えば、導電層５０３を２層以上の多層膜構造としてもよい。なお、導電層５０３は、タングステン、銅、またはアルミニウムを主成分とする導電性が高い導電性材料を用いることが好ましい。
トランジスタ５１０Ａにおいて、導電層５６０は、第１のゲート（トップゲートともいう。）電極として機能する場合がある。また、導電層５０５は、第２のゲート（ボトムゲートともいう。）電極として機能する場合がある。その場合、導電層５０５に印加する電位を、導電層５６０に印加する電位と連動させず、独立して変化させることで、トランジスタ５１０Ａの閾値電圧を制御することができる。特に、導電層５０５に負の電位を印加することにより、トランジスタ５１０Ａの閾値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電層５０５に負の電位を印加したほうが、印加しない場合よりも、導電層５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
また、例えば、導電層５０５と、導電層５６０とを重畳して設けることで、導電層５６０、および導電層５０５に電位を印加した場合、導電層５６０から生じる電界と、導電層５０５から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。
つまり、第１のゲート電極としての機能を有する導電層５６０の電界と、第２のゲート電極としての機能を有する導電層５０５の電界によって、チャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
絶縁層５１４、および絶縁層５１６は、絶縁層５１１または絶縁層５１２と同様に、層間膜として機能する。例えば、絶縁層５１４は、水または水素などの不純物が、基板側からトランジスタ５１０Ａに混入するのを抑制するバリア膜として機能することが好ましい。当該構成により、水素、水などの不純物が絶縁層５１４よりも基板側からトランジスタ５１０Ａ側に拡散するのを抑制することができる。また、例えば、絶縁層５１６は、絶縁層５１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
第２のゲートとして機能する導電層５０５は、絶縁層５１４および絶縁層５１６の開口の内壁に接して導電層５０５ａが形成され、さらに内側に導電層５０５ｂが形成されている。ここで、導電層５０５ａおよび導電層５０５ｂの上面の高さと、絶縁層５１６の上面の高さは同程度にできる。なお、トランジスタ５１０Ａでは、導電層５０５ａおよび導電層５０５ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電層５０５は、単層、または３層以上の積層構造として設ける構成にしてもよい。
ここで、導電層５０５ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一または、すべての拡散を抑制する機能とする。
例えば、導電層５０５ａが酸素の拡散を抑制する機能を持つことにより、導電層５０５ｂが酸化して導電率が低下することを抑制することができる。
また、導電層５０５が配線の機能を兼ねる場合、導電層５０５ｂは、タングステン、銅、またはアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。その場合、導電層５０３は、必ずしも設けなくともよい。なお、導電層５０５ｂを単層で図示したが、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
絶縁層５２１、絶縁層５２２、および絶縁層５２４は、第２のゲート絶縁層としての機能を有する。
また、絶縁層５２２は、バリア性を有することが好ましい。絶縁層５２２がバリア性を有することで、トランジスタ５１０Ａの周辺部からトランジスタ５１０Ａへの水素等の不純物の混入を抑制する層として機能する。
絶縁層５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁層を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁層の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁層として機能する絶縁層にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
例えば、絶縁層５２１は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁層を酸化シリコン、または酸化窒化シリコンとを組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁層５２１を得ることができる。
なお、図３８には、第２のゲート絶縁層として、３層の積層構造を示したが、単層、または２層以上の積層構造としてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
チャネル形成領域として機能する領域を有する酸化物５３０は、酸化物５３０ａと、酸化物５３０ａ上の酸化物５３０ｂと、酸化物５３０ｂ上の酸化物５３０ｃと、を有する。酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。酸化物５３０として、上記実施の形態に示した金属酸化物の一種である酸化物半導体を用いることができる。
なお、酸化物５３０ｃは、絶縁層５８０に設けられた開口部内に、絶縁層５７４を介して設けられることが好ましい。絶縁層５７４がバリア性を有する場合、絶縁層５８０からの不純物が酸化物５３０へと拡散することを抑制することができる。
導電層５４２は、一方がソース電極として機能し、他方がドレイン電極として機能する。
導電層５４２ａと、導電層５４２ｂとは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いることができる。特に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があり、また、耐酸化性が高いため、好ましい。
また、図３８では単層構造を示したが、２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
また、導電層５４２上に、バリア層を設けてもよい。バリア層は、酸素、または水素に対してバリア性を有する物質を用いることが好ましい。当該構成により、絶縁層５７４を成膜する際に、導電層５４２が酸化することを抑制することができる。
バリア層には、例えば、金属酸化物を用いることができる。特に、酸化アルミニウム、酸化ハフニウム、酸化ガリウムなどの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。また、ＣＶＤ法で形成した窒化シリコンを用いてもよい。
バリア層を有することで、導電層５４２の材料選択の幅を広げることができる。例えば、導電層５４２に、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
絶縁層５５０は、第１のゲート絶縁層として機能する。絶縁層５５０は、絶縁層５８０に設けられた開口部内に、酸化物５３０ｃ、および絶縁層５７４を介して設けられることが好ましい。
トランジスタの微細化、および高集積化が進むと、ゲート絶縁層の薄膜化により、リーク電流などの問題が生じる場合がある。その場合、絶縁層５５０は、第２のゲート絶縁層と同様に、積層構造としてもよい。ゲート絶縁層として機能する絶縁層を、ｈｉｇｈ−ｋ材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
第１のゲート電極として機能する導電層５６０は、導電層５６０ａ、および導電層５６０ａ上の導電層５６０ｂを有する。導電層５６０ａは、導電層５０５ａと同様に、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電層５６０ａが酸素の拡散を抑制する機能を持つことにより、導電層５６０ｂの材料選択性を向上することができる。つまり、導電層５６０ａを有することで、導電層５６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。また、導電層５６０ａとして、酸化物５３０として用いることができる酸化物半導体を用いることができる。その場合、導電層５６０ｂをスパッタリング法で成膜することで、導電層５６０ａの電気抵抗値を低下させて導電体とすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
導電層５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電層５６０は、配線として機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電層５６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
絶縁層５８０と、トランジスタ５１０Ａとの間に絶縁層５７４を配置する。絶縁層５７４は、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
絶縁層５７４を有することで、絶縁層５８０が有する水、および水素などの不純物が酸化物５３０ｃ、絶縁層５５０を介して、酸化物５３０ｂに拡散することを抑制することができる。また、絶縁層５８０が有する過剰酸素により、導電層５６０が酸化するのを抑制することができる。
絶縁層５８０、絶縁層５８２、および絶縁層５８４は、層間膜として機能する。
絶縁層５８２は、絶縁層５１４と同様に、水または水素などの不純物が、外部からトランジスタ５１０Ａに混入するのを抑制するバリア絶縁膜として機能することが好ましい。
また、絶縁層５８２に抵抗率が１×１０１０以上１×１０１５Ωｃｍ以下の絶縁材料を用いることで、成膜時またはエッチング時などで生じるプラズマダメージを低減することができる。例えば、絶縁層５８２として抵抗率が１×１０１４Ωｃｍ以下、好ましくは１×１０１３Ωｃｍ以下の窒化シリコンを用いればよい。なお、絶縁層５８２に限らず、他の絶縁層に抵抗率が１×１０１０以上１×１０１５Ωｃｍ以下の絶縁材料を用いてもよい。例えば、絶縁層５８４、絶縁層５８０、絶縁層５２４、および／または絶縁層５１６に抵抗率が１×１０１４Ωｃｍ以下、好ましくは１×１０１３Ωｃｍ以下の窒化シリコンを用いてもよい。
また、絶縁層５８０、および絶縁層５８４は、絶縁層５１６と同様に、絶縁層５８２よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、トランジスタ５１０Ａは、絶縁層５８０、絶縁層５８２、および絶縁層５８４に埋め込まれた導電層５４６などのプラグや配線を介して、他の構造と電気的に接続してもよい。
また、導電層５４６の材料としては、導電層５０５と同様に、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。例えば、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
例えば、導電層５４６としては、例えば、水素、および酸素に対してバリア性を有する導電体である窒化タンタル等と、導電性が高いタングステンとの積層構造を用いることで、配線としての導電性を保持したまま、外部からの不純物の拡散を抑制することができる。
上記構造を有することで、オン電流が大きい酸化物半導体を有するトランジスタを有する半導体装置を提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを有する半導体装置を提供することができる。または、電気特性の変動を抑制し、安定した電気特性を有すると共に、信頼性を向上させた半導体装置を提供することができる。
また、必要に応じて、バックゲート電極として機能できる導電層５０５と、配線として機能する導電層５０３を省略してもよい。図４５（Ａ）乃至（Ｃ）に示すトランジスタ５１０Ａａは、トランジスタ５１０Ａから導電層５０５と導電層５０３を除いた構成を有する。
図４５（Ａ）はトランジスタ５１０Ａａの上面図である。図４５（Ｂ）は、図４５（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図４５（Ｃ）は、図４５（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図４５（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
＜トランジスタの構造例２＞
図３９（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５１０Ｂの構造例を説明する。図３９（Ａ）はトランジスタ５１０Ｂの上面図である。図３９（Ｂ）は、図３９（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図３９（Ｃ）は、図３９（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図３９（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５１０Ｂは上記トランジスタの変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。
図３９（Ａ）乃至（Ｃ）では、導電層５４２（導電層５４２ａ、および導電層５４２ｂ）を設けずに、露出した酸化物５３０ｂ表面の一部に領域５３１ａおよび領域５３１ｂを有する。領域５３１ａまたは領域５３１ｂの一方はソース領域として機能し、他方はドレイン領域として機能する。また、酸化物５３０ｂと、絶縁層５７４の間に、絶縁層５７３を有する。
図３９に示す、領域５３１（領域５３１ａ、および領域５３１ｂ）は、酸化物５３０ｂに上記の元素が添加された領域である。領域５３１は、例えば、ダミーゲートを用いることで形成することができる。
具体的には、酸化物５３０ｂ上にダミーゲートを設け、当該ダミーゲートをマスクとして用い、上記酸化物５３０ｂを低抵抗化する元素を添加するとよい。つまり、酸化物５３０が、ダミーゲートと重畳していない領域に、当該元素が添加され、領域５３１が形成される。なお、当該元素の添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
なお、酸化物５３０を低抵抗化する元素としては、代表的には、ホウ素、またはリンが挙げられる。また、水素、炭素、窒素、フッ素、硫黄、塩素、チタン、希ガス元素等を用いてもよい。希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。当該元素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定すればよい。
特に、ホウ素、及びリンは、アモルファスシリコン、または低温ポリシリコンの製造ラインの装置を使用することができるため、好ましい。既存の設備を転用することができ、設備投資を抑制することができる。
続いて、酸化物５３０ｂ、およびダミーゲート上に、絶縁層５７３となる絶縁膜、および絶縁層５７４となる絶縁膜を成膜してもよい。絶縁層５７３となる絶縁膜、および絶縁層５７４を積層して設けることで、領域５３１と、酸化物５３０ｃおよび絶縁層５５０とが重畳する領域を設けることができる。
具体的には、絶縁層５７４となる絶縁膜上に絶縁層５８０となる絶縁膜を設けた後、絶縁層５８０となる絶縁膜にＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）処理を行うことで、絶縁層５８０となる絶縁膜の一部を除去し、ダミーゲートを露出する。続いて、ダミーゲートを除去する際に、ダミーゲートと接する絶縁層５７３の一部も除去するとよい。従って、絶縁層５８０に設けられた開口部の側面には、絶縁層５７４、およい絶縁層５７３が露出し、当該開口部の底面には、酸化物５３０ｂに設けられた領域５３１の一部が露出する。次に、当該開口部に酸化物５３０ｃとなる酸化膜、絶縁層５５０となる絶縁膜、および導電層５６０となる導電膜を順に成膜した後、絶縁層５８０が露出するまでＣＭＰ処理などにより、酸化物５３０ｃとなる酸化膜、絶縁層５５０となる絶縁膜、および導電層５６０となる導電膜の一部を除去することで、図３９に示すトランジスタを形成することができる。
なお、絶縁層５７３、および絶縁層５７４は必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
図３９に示すトランジスタは、既存の装置を転用することができ、さらに、導電層５４２を設けないため、コストの低減を図ることができる。
また、必要に応じて、バックゲート電極として機能できる導電層５０５と、配線として機能する導電層５０３を省略してもよい。図４６（Ａ）乃至（Ｃ）に示すトランジスタ５１０Ｂａは、トランジスタ５１０Ｂから導電層５０５と導電層５０３を除いた構成を有する。
図４６（Ａ）はトランジスタ５１０Ｂａの上面図である。図４６（Ｂ）は、図４６（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図４６（Ｃ）は、図４６（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図４６（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
＜トランジスタの構造例３＞
図４０（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５１０Ｃの構造例を説明する。図４０（Ａ）はトランジスタ５１０Ｃの上面図である。図４０（Ｂ）は、図４０（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図４０（Ｃ）は、図４０（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図４０（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５１０Ｃは上記トランジスタの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ５１０Ａと異なる点について説明する。
トランジスタ５１０Ｃは、導電層５４２（導電層５４２ａ、および導電層５４２ｂ）と、酸化物５３０ｃ、絶縁層５５０、酸化物５５１および導電層５６０と、が重畳する領域を有する。当該構造とすることで、オン電流が高いトランジスタを提供することができる。また、制御性が高いトランジスタを提供することができる。
第１のゲート電極として機能する導電層５６０は、導電層５６０ａ、および導電層５６０ａ上の導電層５６０ｂを有する。導電層５６０ａは、導電層５０５ａと同様に、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電層５６０ａが酸素の拡散を抑制する機能を持つことにより、導電層５６０ｂの材料選択性を向上することができる。つまり、導電層５６０ａを有することで、導電層５６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
また、トランジスタのＶｔｈを調整するために、導電層５６０ａに用いる材料を、仕事関数を考慮して決定してもよい。例えば、導電層５６０ａを窒化チタン、導電層５６０ｂをタングステンで形成してもよい。導電層５６０ａおよび導電層５６０ｂは、スパッタリング法、ＣＶＤ法、またはＡＦＭ法などの既知の成膜方法で形成すればよい。なお、窒化チタンをＣＶＤ法で成膜する場合の成膜温度は３８０℃以上５００℃以下が好ましく、４００℃以上４５０℃以下がより好ましい。
酸化物５５１は、他の絶縁層と同様の材料を用いて形成してもよい。また、酸化物５５１として、過剰酸素を含むＩｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いてもよい。例えば、酸化物５５１として、Ｉｎ−Ｇａ−Ｚｎ酸化物をスパッタリング法で成膜する。具体的には、例えば原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のターゲットを用いて、酸素を含むスパッタリングガスを用いて成膜する。酸化物５５１をスパッタリング法で成膜する場合、スパッタリングガスに含まれる酸素の流量比は７０％以上が好ましく、８０％以上がさらに好ましく、１００％がより好ましい。
スパッタリングガスに酸素を含むガスを用いることで、酸化物５５１だけでなく、酸化物５５１の被形成面である絶縁層５５０に酸素を供給することができる。また、スパッタリングガスに含まれる酸素の流量比を大きくすることで、絶縁層５５０への酸素供給量を増やすことができる。
また、絶縁層５５０上に酸化物５５１を設けることで、絶縁層５５０に含まれる過剰酸素が導電層５６０へ拡散しにくくなる。よって、トランジスタの信頼性を高めることができる。なお、酸化物５５１は、目的などによっては省略される場合がある。
また、導電層５６０の上面および側面、絶縁層５５０の側面、および酸化物５３０ｃの側面を覆うように、絶縁層５７４を設けることが好ましい。なお、絶縁層５７４は、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
絶縁層５７４を設けることで、導電層５６０の酸化を抑制することができる。また、絶縁層５７４を有することで、絶縁層５８０が有する水、および水素などの不純物がトランジスタ５１０Ｃへ拡散することを抑制することができる。
また、導電層５４６と、絶縁層５８０との間に、バリア性を有する絶縁層５７６（絶縁層５７６ａ、および絶縁層５７６ｂ）を配置してもよい。絶縁層５７６を設けることで、絶縁層５８０の酸素が導電層５４６と反応し、導電層５４６が酸化することを抑制することができる。
また、バリア性を有する絶縁層５７６を設けることで、プラグや配線に用いられる導電体の材料選択の幅を広げることができる。例えば、導電層５４６に、酸素を吸収する性質を持つ一方で、導電性が高い金属材料を用いることができる。
また、必要に応じて、バックゲート電極として機能できる導電層５０５と、配線として機能する導電層５０３を省略してもよい。図４７（Ａ）乃至（Ｃ）に示すトランジスタ５１０Ｃａは、トランジスタ５１０Ｃから導電層５０５と導電層５０３を除いた構成を有する。
図４７（Ａ）はトランジスタ５１０Ｃａの上面図である。図４７（Ｂ）は、図４７（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図４７（Ｃ）は、図４７（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図４７（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
＜トランジスタの構造例４＞
図４１（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５１０Ｄの構造例を説明する。図４１（Ａ）はトランジスタ５１０Ｄの上面図である。図４１（Ｂ）は、図４１（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図４１（Ｃ）は、図４１（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図４１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５１０Ｄは上記トランジスタの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ５１０Ａと異なる点について説明する。
図４１に示すトランジスタ５１０Ｄは、導電層５４２ａと酸化物５３０ｂの間に導電層５４７ａが配置され、導電層５４２ｂと酸化物５３０ｂの間に導電層５４７ｂが配置されている。ここで、導電層５４２ａ（導電層５４２ｂ）は、導電層５４７ａ（導電層５４７ｂ）の上面および導電層５６０側の側面を越えて延在し、酸化物５３０ｂの上面に接する領域を有する。ここで、導電層５４７は、導電層５４２に用いることができる導電体を用いればよい。さらに、導電層５４７の膜厚は、少なくとも導電層５４２より厚いことが好ましい。
図４１に示すトランジスタ５１０Ｄは、上記のような構成を有することにより、トランジスタ５１０Ａよりも、導電層５４２を導電層５６０に近づけることができる。または、導電層５４２ａの端部および導電層５４２ｂの端部と、導電層５６０を重ねることができる。これにより、トランジスタ５１０Ｄの実質的なチャネル長を短くし、オン電流および周波数特性の向上を図ることができる。
また、導電層５４７ａ（導電層５４７ｂ）は、導電層５４２ａ（導電層５４２ｂ）と重畳して設けられることが好ましい。このような構成にすることで、導電層５４６ａ（導電層５４６ｂ）を埋め込む開口を形成するエッチングにおいて、導電層５４７ａ（導電層５４７ｂ）がストッパとして機能し、酸化物５３０ｂがオーバーエッチングされるのを防ぐことができる。
また、図４１に示すトランジスタ５１０Ｄは、絶縁層５４４の上に接して絶縁層５６５を配置する構成にしてもよい。絶縁層５４４としては、水または水素などの不純物や、過剰な酸素が、絶縁層５８０側からトランジスタ５１０Ｄに混入するのを抑制するバリア絶縁膜として機能することが好ましい。絶縁層５６５としては、絶縁層５４４に用いることができる絶縁層を用いることができる。また、絶縁層５４４を、例えば、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化シリコンまたは窒化酸化シリコンなどの、窒化物絶縁材料を用いて形成してもよい。
また、図４１に示すトランジスタ５１０Ｄは、図３８に示すトランジスタ５１０Ａと異なり、導電層５０５を単層構造で設けてもよい。この場合、パターン形成された導電層５０５の上に絶縁層５１６となる絶縁膜を成膜し、当該絶縁膜の上部を、導電層５０５の上面が露出するまでＣＭＰ法などを用いて除去すればよい。ここで、導電層５０５の上面の平坦性を良好にすることが好ましい。例えば、導電層５０５上面の平均面粗さ（Ｒａ）を１ｎｍ以下、好ましくは０．５ｎｍ以下、より好ましくは０．３ｎｍ以下にすればよい。これにより、導電層５０５の上に形成される、絶縁層の平坦性を良好にし、酸化物５３０ｂおよび酸化物５３０ｃの結晶性の向上を図ることができる。
また、必要に応じて、導電層５０５省略してもよい。図４８（Ａ）乃至（Ｃ）に示すトランジスタ５１０Ｄａは、トランジスタ５１０Ｄから導電層５０５と導電層５０３を除いた構成を有する。
図４８（Ａ）はトランジスタ５１０Ｄａの上面図である。図４８（Ｂ）は、図４８（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図４８（Ｃ）は、図４８（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図４８（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
＜トランジスタの構造例５＞
図４２（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５１０Ｅの構造例を説明する。図４２（Ａ）はトランジスタ５１０Ｅの上面図である。図４２（Ｂ）は、図４２（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図４２（Ｃ）は、図４２（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図４２（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５１０Ｅは上記トランジスタの変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。
図４２（Ａ）乃至（Ｃ）では、導電層５０３を設けずに、第２のゲートとしての機能を有する導電層５０５を配線としても機能させている。また、酸化物５３０ｃ上に絶縁層５５０を有し、絶縁層５５０上に金属酸化物５５２を有する。また、金属酸化物５５２上に導電層５６０を有し、導電層５６０上に絶縁層５７０を有する。また、絶縁層５７０上に絶縁層５７１を有する。
金属酸化物５５２は、酸素拡散を抑制する機能を有することが好ましい。絶縁層５５０と、導電層５６０との間に、酸素の拡散を抑制する金属酸化物５５２を設けることで、導電層５６０への酸素の拡散が抑制される。つまり、酸化物５３０へ供給する酸素量の減少を抑制することができる。また、酸素による導電層５６０の酸化を抑制することができる。
なお、金属酸化物５５２は、第１のゲートの一部としての機能を有してもよい。例えば、酸化物５３０として用いることができる酸化物半導体を、金属酸化物５５２として用いることができる。その場合、導電層５６０をスパッタリング法で成膜することで、金属酸化物５５２の電気抵抗値を低下させて導電層とすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
また、金属酸化物５５２は、ゲート絶縁層の一部としての機能を有する場合がある。したがって、絶縁層５５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、金属酸化物５５２は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。当該積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁層として機能する絶縁層の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
トランジスタ５１０Ｅにおいて、金属酸化物５５２を単層で示したが、２層以上の積層構造としてもよい。例えば、ゲート電極の一部として機能する金属酸化物と、ゲート絶縁層の一部として機能する金属酸化物とを積層して設けてもよい。
金属酸化物５５２を有することで、ゲート電極として機能する場合は、導電層５６０からの電界の影響を弱めることなく、トランジスタ５１０Ｅのオン電流の向上を図ることができる。または、ゲート絶縁層として機能する場合は、絶縁層５５０と、金属酸化物５５２との物理的な厚みにより、導電層５６０と、酸化物５３０との間の距離を保つことで、導電層５６０と酸化物５３０との間のリーク電流を抑制することができる。従って、絶縁層５５０、および金属酸化物５５２との積層構造を設けることで、導電層５６０と酸化物５３０との間の物理的な距離、および導電層５６０から酸化物５３０へかかる電界強度を、容易に適宜調整することができる。
具体的には、金属酸化物５５２として、酸化物５３０に用いることができる酸化物半導体を低抵抗化することで、金属酸化物５５２として用いることができる。または、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁層である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、金属酸化物５５２は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
絶縁層５７０は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁層５７０よりも上方からの酸素で導電層５６０が酸化するのを抑制することができる。また、絶縁層５７０よりも上方からの水または水素などの不純物が、導電層５６０および絶縁層５５０を介して、酸化物２３０に混入することを抑制することができる。
絶縁層５７１はハードマスクとして機能する。絶縁層５７１を設けることで、導電層５６０の加工の際、導電層５６０の側面が概略垂直、具体的には、導電層５６０の側面と基板表面のなす角を、７５度以上１００度以下、好ましくは８０度以上９５度以下とすることができる。
なお、絶縁層５７１に、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることで、バリア層としての機能を兼ねさせてもよい。その場合、絶縁層５７０は設けなくともよい。
絶縁層５７１をハードマスクとして用いて、絶縁層５７０、導電層５６０、金属酸化物５５２、絶縁層５５０、および酸化物５３０ｃの一部を選択的に除去することで、これらの側面を略一致させて、かつ、酸化物５３０ｂ表面の一部を露出させることができる。
また、トランジスタ５１０Ｅは、露出した酸化物５３０ｂ表面の一部に領域５３１ａおよび領域５３１ｂを有する。領域５３１ａまたは領域５３１ｂの一方はソース領域として機能し、他方はドレイン領域として機能する。
領域５３１ａおよび領域５３１ｂの形成は、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、またはプラズマ処理などを用いて、露出した酸化物５３０ｂ表面にリンまたはボロンなどの不純物元素を導入することで実現できる。なお、本実施の形態などにおいて「不純物元素」とは、主成分元素以外の元素のことをいう。
また、酸化物５３０ｂ表面の一部を露出させた後に金属膜を成膜し、その後加熱処理することにより、該金属膜に含まれる元素を酸化物５３０ｂに拡散させて領域５３１ａおよび領域５３１ｂを形成することもできる。
酸化物５３０ｂの不純物元素が導入された領域は、電気抵抗率が低下する。このため、領域５３１ａおよび領域５３１ｂを「不純物領域」または「低抵抗領域」という場合がある。
絶縁層５７１および／または導電層５６０をマスクとして用いることで、領域５３１ａおよび領域５３１ｂを自己整合（セルフアライメント）的に形成することができる。よって、領域５３１ａおよび／または領域５３１ｂと、導電層５６０が重ならず、寄生容量を低減することができる。また、チャネル形成領域とソースドレイン領域（領域５３１ａまたは領域５３１ｂ）の間にオフセット領域が形成されない。領域５３１ａおよび領域５３１ｂを自己整合（セルフアライメント）的に形成することにより、オン電流の増加、しきい値電圧の低減、動作周波数の向上などを実現できる。
なお、オフ電流を更に低減するため、チャネル形成領域とソースドレイン領域の間にオフセット領域を設けてもよい。オフセット領域とは、電気抵抗率が高い領域であり、前述した不純物元素の導入が行なわれない領域である。オフセット領域の形成は、絶縁層５７５の形成後に前述した不純物元素の導入を行なうことで実現できる。この場合、絶縁層５７５も絶縁層５７１などと同様にマスクとして機能する。よって、酸化物５３０ｂの絶縁層５７５と重なる領域に不純物元素が導入されず、該領域の電気抵抗率を高いままとすることができる。
また、トランジスタ５１０Ｅは、絶縁層５７０、導電層５６０、金属酸化物５５２、絶縁層５５０、および酸化物５３０ｃの側面に絶縁層５７５を有する。絶縁層５７５は、比誘電率の低い絶縁層であることが好ましい。例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などであることが好ましい。特に、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、空孔を有する酸化シリコンを絶縁層５７５に用いると、後の工程で絶縁層５７５中に過剰酸素領域を容易に形成できるため好ましい。また、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。また、絶縁層５７５は、酸素を拡散する機能を有することが好ましい。
また、トランジスタ５１０Ｅは、絶縁層５７５、酸化物５３０上に絶縁層５７４を有する。絶縁層５７４は、スパッタリング法を用いて成膜することが好ましい。スパッタリング法を用いることにより、水または水素などの不純物の少ない絶縁層を成膜することができる。例えば、絶縁層５７４として、酸化アルミニウムを用いるとよい。
なお、スパッタリング法を用いた酸化膜は、被成膜構造体から水素を引き抜く場合がある。従って、絶縁層５７４が酸化物２３０および絶縁層５７５から水素および水を吸収することで、酸化物２３０および絶縁層５７５の水素濃度を低減することができる。
また、必要に応じて、導電層５０５を省略してもよい。図４９（Ａ）乃至（Ｃ）に示すトランジスタ５１０Ｅａは、トランジスタ５１０Ｅから導電層５０５と導電層５０３を除いた構成を有する。
図４９（Ａ）はトランジスタ５１０Ｅａの上面図である。図４９（Ｂ）は、図４９（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図４９（Ｃ）は、図４９（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図４９（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
＜トランジスタの構造例６＞
図４３（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５１０Ｆの構造例を説明する。図４３（Ａ）はトランジスタ５１０Ｆの上面図である。図４３（Ｂ）は、図４３（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図４３（Ｃ）は、図４３（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図４３（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５１０Ｆは上記トランジスタの変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。
トランジスタ５１０Ｆは、トランジスタ５１０Ｃ＿１とトランジスタ５１０Ｃ＿２を並列に接続した構成を有する。具体的には、トランジスタ５１０Ｃ＿１のソースまたはドレインの一方とトランジスタ５１０Ｃ＿２のソースまたはドレインの一方を、導電層５４６ａまたは導電層５４６ｂの一方を介して電気的に接続する。また、トランジスタ５１０Ｃ＿１のソースまたはドレインの他方とトランジスタ５１０Ｃ＿２のソースまたはドレインの他方を、導電層５４６ａまたは導電層５４６ｂの他方を介して電気的に接続する。また、導電層５６０をトランジスタ５１０Ｃ＿１とトランジスタ５１０Ｃ＿２のゲート電極として用いる。
トランジスタ５１０Ｃ＿１およびトランジスタ５１０Ｃ＿２は、どちらもトランジスタ５１０Ｃと同じ構成を有する。よって、トランジスタ５１０Ｆは、トランジスタ５１０Ｃを２つ並列に接続したトランジスタである。なお、並列に接続するトランジスタの数は２つに限らず３つ以上であってもよい。例えば、メモリセルを構成するトランジスタにトランジスタ５１０Ｆを用いる場合、並列に接続するトランジスタの数はセルサイズに応じて決定すればよい。また、並列に接続するトランジスタの構成は、トランジスタ５１０Ｃに限定されるものではない。
また、トランジスタ５１０Ｃ＿１に含まれる導電層５０５＿１は、バックゲート電極として機能する。また、トランジスタ５１０Ｃ＿２に含まれる導電層５０５＿２はバックゲート電極として機能する。導電層５０５＿１と導電層５０５＿２は、導電層５０５と同様の材料および方法で形成できる。
オン電流を増やすためにチャネル幅を大きくすると、Ｓ値（ｓｕｂｔｈｒｅｓｈｏｌｄ　ｓｗｉｎｇ　ｖａｌｕｅ）の増加、ノーマリーオン化などが生じやすい。特に、チャネル長が短いトランジスタでこの傾向が顕著になる。なお、Ｓ値はトランジスタの電気特性を表す指標の一つであり、小さいほど好ましい。チャネル幅を複数に分割することで、Ｓ値を増加させずにオン電流を増やすことが出来る。また、ノーマリーオン化することなく、オン電流を増やすことが出来る。
また、半導体層の側面に形成されるチャネルによって、実効的なチャネル幅が見かけ上のチャネル幅よりも大きくなるＳ−ｃｈａｎｎｅｌ構造のトランジスタでは、チャネル幅を大きくすると、その効果が低下してしまう。チャネル幅を複数に分割することで、Ｓ−ｃｈａｎｎｅｌ構造の効果を保ちながら、実質的なチャネル幅を大きくすることが出来る。
なお、チャネル幅を複数に分割する場合、分割されたチャネル幅は同じまたは同程度であることが好ましい。トランジスタ５１０Ｆでは、トランジスタ５１０Ｃ＿１のチャネル幅とトランジスタ５１０Ｃ＿２のチャネル幅が同じまたは同程度であることが好ましい。トランジスタ５１０Ｃ＿１のチャネル幅をＷ１、トランジスタ５１０Ｃ＿２のチャネル幅をＷ２とすると、Ｗ１がＷ２の０．８倍以上１．２倍以下であることが好ましく、０．９倍以上１．１倍以下がより好ましく、０．９５倍以上１．０５倍以下がさらに好ましい。
また、必要に応じて、バックゲート電極として機能できる導電層５０５と、配線として機能する導電層５０３を省略してもよい。図５０（Ａ）乃至（Ｃ）に示すトランジスタ５１０Ｆａは、トランジスタ５１０Ｆから導電層５０５と導電層５０３を除いた構成を有する。
図５０（Ａ）はトランジスタ５１０Ｆａの上面図である。図５０（Ｂ）は、図５０（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図５０（Ｃ）は、図５０（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図５０（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
＜トランジスタの構造例７＞
図４４（Ａ）および図４４（Ｂ）を用いてトランジスタ５１０Ｇの構造例を説明する。図４４（Ａ）はトランジスタ５１０Ｇの上面図である。図４４（Ｂ）は、図４４（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。なお、図４４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５１０Ｇは上記トランジスタ５１０Ｆの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ５１０Ｆと異なる点について説明する。
トランジスタ５１０Ｇは、トランジスタＥと異なる構成でトランジスタ５１０Ｃ＿１とトランジスタ５１０Ｃ＿２を並列接続している。具体的には、導電層５０５＿１と導電層５０５＿２を電気的に接続している。また、トランジスタ５１０Ｃ＿１のソースまたはドレインの一方とトランジスタ５１０Ｃ＿２のソースまたはドレインの一方を電気的に接続する。図４４では、トランジスタ５１０Ｃ＿１のソースまたはドレインの一方とトランジスタ５１０Ｃ＿２のソースまたはドレインの一方を共用し、導電層５４６ｂと電気的に接続している。また、トランジスタ５１０Ｃ＿１はゲート電極として機能する導電層５６０＿１を有し、トランジスタ５１０Ｃ＿２はゲート電極として機能する導電層５６０＿２を有する。また、導電層５６０＿１および導電層５６０＿２は電気的に接続される。
導電層５６０＿１および導電層５６０＿２は、導電層５６０と同様の材料および方法で形成できる。なお、図４４では、導電層５６０の一部を導電層５６０＿１として用い、導電層５６０の他の一部を導電層５６０＿２として用いる例を示している。
また、トランジスタ５１０Ｃ＿１のソースまたはドレインの他方は、導電層５４６ａと電気的に接続し、トランジスタ５１０Ｃ＿２のソースまたはドレインの他方は、導電層５４６ｃと電気的に接続する。導電層５４６ｃは、導電層５４６ａおよび導電層５４６ｂと同様の材料および方法で形成できる。また、絶縁層５７６ｃは、絶縁層５７６ａおよび絶縁層５７６ｂと同様の材料および方法で形成できる。
トランジスタ５１０Ｇでは、導電層５４６ｂがトランジスタ５１０Ｇのソースまたはドレインの一方と電気的に接続し、導電層５４６ａおよび導電層５４６ｂがトランジスタ５１０Ｇのソースまたはドレインの他方と電気的に接続する。
トランジスタ５１０Ｇもトランジスタ５１０Ｆと同様の作用効果を奏する。
また、必要に応じて、バックゲート電極として機能できる導電層５０５と、配線として機能する導電層５０３を省略してもよい。図５１（Ａ）乃至（Ｃ）に示すトランジスタ５１０Ｇａは、トランジスタ５１０Ｇから導電層５０５と導電層５０３を除いた構成を有する。
図５１（Ａ）はトランジスタ５１０Ｇａの上面図である。図５１（Ｂ）は、図５１（Ａ）に一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図５１（Ｃ）は、図５１（Ａ）に一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図５１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態９）
本実施の形態は、上記実施の形態に示す記憶装置を用いることができる製品イメージ、上記実施の形態に示す記憶装置などが組み込まれた電子部品および電子機器の一例を示す。
＜製品イメージ＞
まず、本発明の一形態に係わる記憶装置に用いることができる製品イメージを図５２に示す。図５２に示す領域８０１は高い温度特性（Ｈｉｇｈ　Ｔ　ｏｐｅｒａｔｅ）を表し、領域８０２は高い周波数特性（Ｈｉｇｈ　ｆ　ｏｐｅｒａｔｅ）を表し、領域８０３は低いオフ特性（Ｉｏｆｆ）を表し、領域８０４は、領域８０１、領域８０２、及び領域８０３が重なった領域を表す。
なお、領域８０１を満たそうとする場合、トランジスタのチャネル形成領域として、炭化シリコン、または窒化ガリウムなどの炭化物または窒化物を適用することで、概略満たすことができる。また、領域８０２を満たそうとする場合、トランジスタのチャネル形成領域として、単結晶シリコン、または結晶性シリコンなどの珪化物を適用することで、概略満たすことができる。また、領域８０３を満たそうとする場合、トランジスタのチャネル形成領域として、酸化物半導体、または金属酸化物を用いることで、概略満たすことができる。
本発明の一形態に係わる記憶装置は、例えば、領域８０４に示す範囲の製品に好適に用いることができる。
従来までの製品においては、領域８０１、領域８０２、及び領域８０３を全て満たすことが困難であった。しかしながら、本発明の一形態に係わる記憶装置が有するトランジスタは、チャネル形成領域に結晶性ＯＳを有する。チャネル形成領域に結晶性ＯＳを有する場合、高い温度特性と、高い周波数特性と、低いオフ特性とを満たす記憶装置、および電子機器を提供することができる。
なお、領域８０４に示す範囲の製品としては、例えば、低消費電力且つ高性能なＣＰＵなどを有する電子機器、高温環境下での高い信頼性が求められる車載用の電子機器などが挙げられる。次に、本発明の一形態に係わる記憶装置などが組み込まれた電子部品および電子機器の一例を示す。
＜電子部品＞
記憶装置１００が組み込まれた電子部品の例を、図５３（Ａ）、（Ｂ）を用いて説明を行う。
図５３（Ａ）に電子部品７００および電子部品７００が実装された基板（実装基板７０４）の斜視図を示す。図５３（Ａ）に示す電子部品７００はＩＣチップであり、リードおよび回路部を有する。電子部品７００は、例えばプリント基板７０２に実装される。このようなＩＣチップが複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
電子部品７００の回路部として、上記実施の形態に示した記憶装置１００が設けられている。図５３（Ａ）では、電子部品７００のパッケージにＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこれに限定されない。
図５３（Ｂ）に電子部品７３０の斜視図を示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、および複数の記憶装置１００が設けられている。
電子部品７３０では、記憶装置１００を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）などの集積回路（半導体装置）を用いることができる。
パッケージ基板７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることも出来る。
インターポーザ７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
また、シリコンインターポーザを用いたＳｉＰやＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、記憶装置１００と半導体装置７３５の高さを揃えることが好ましい。
電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図５３（Ｂ）では、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
電子部品７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
＜電子機器＞
次に、上記電子部品を備えた電子機器の例について図５４を用いて説明を行う。
ロボット７１００は、照度センサ、マイクロフォン、カメラ、スピーカ、ディスプレイ、各種センサ（赤外線センサ、超音波センサ、加速度センサ、ピエゾセンサ、光センサ、ジャイロセンサなど）、および移動機構などを備える。電子部品７３０はプロセッサなどを有し、これら周辺機器を制御する機能を有する。例えば、電子部品７００はセンサで取得されたデータを記憶する機能を有する。
マイクロフォンは、使用者の音声および環境音などの音響信号を検知する機能を有する。また、スピーカは、音声および警告音などのオーディオ信号を発する機能を有する。ロボット７１００は、マイクロフォンを介して入力されたオーディオ信号を解析し、必要なオーディオ信号をスピーカから発することができる。ロボット７１００において、は、マイクロフォン、およびスピーカを用いて、使用者とコミュニケーションをとることが可能である。
カメラは、ロボット７１００の周囲を撮像する機能を有する。また、ロボット７１００は、移動機構を用いて移動する機能を有する。ロボット７１００は、カメラを用いて周囲の画像を撮像し、画像を解析して移動する際の障害物の有無などを察知することができる。
飛行体７１２０は、プロペラ、カメラ、およびバッテリなどを有し、自律して飛行する機能を有する。電子部品７３０はこれら周辺機器を制御する機能を有する。
例えば、カメラで撮影した画像データは、電子部品７００に記憶される。電子部品７３０は、画像データを解析し、移動する際の障害物の有無などを察知することができる。また、電子部品７３０によってバッテリの蓄電容量の変化から、バッテリ残量を推定することができる。
掃除ロボット７１４０は、上面に配置されたディスプレイ、側面に配置された複数のカメラ、ブラシ、操作ボタン、各種センサなどを有する。図示されていないが、掃除ロボット７３００には、タイヤ、吸い込み口等が備えられている。掃除ロボット７３００は自走し、ゴミを検知し、下面に設けられた吸い込み口からゴミを吸引することができる。
例えば、電子部品７３０は、カメラが撮影した画像を解析し、壁、家具または段差などの障害物の有無を判断することができる。また、画像解析により、配線などブラシに絡まりそうな物体を検知した場合は、ブラシの回転を止めることができる。
自動車７１６０は、エンジン、タイヤ、ブレーキ、操舵装置、カメラなどを有する。例えば、電子部品７３０は、ナビゲーション情報、速度、エンジンの状態、ギアの選択状態、ブレーキの使用頻度などのデータに基づいて、自動車７１６０の走行状態を最適化するための制御を行う。例えば、カメラで撮影した画像データは電子部品７００に記憶される。
電子部品７００および／または電子部品７３０は、ＴＶ装置７２００（テレビジョン受像装置）、スマートフォン７２１０、ＰＣ７２２０（パーソナルコンピュータ）、７２３０、ゲーム機７２４０、ゲーム機７２６０等に組み込むことができる。
例えば、ＴＶ装置７２００に内蔵された電子部品７３０は画像エンジンとして機能させることができる。例えば、電子部品７３０は、ノイズ除去、解像度アップコンバージョンなどの画像処理を行う。
スマートフォン７２１０は、携帯情報端末の一例である。スマートフォン７２１０は、マイクロフォン、カメラ、スピーカ、各種センサ、および表示部を有する。電子部品７３０によってこれら周辺機器が制御される。
ＰＣ７２２０、ＰＣ７２３０はそれぞれノート型ＰＣ、据え置き型ＰＣの例である。ＰＣ７２３０には、キーボード７２３２、およびモニタ装置７２３３が無線または有線により接続可能である。ゲーム機７２４０は携帯型ゲーム機の例である。ゲーム機７２６０は据え置き型ゲーム機の例である。ゲーム機７２６０には、無線または有線でコントローラ７２６２が接続されている。コントローラ７２６２に、電子部品７００および／または電子部品７３０を組み込むこともできる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
１００：記憶装置、１１１：入出力回路１１２：制御回路、１１３：Ｃレシーバ、１１４：設定レジスタ、１１５：ＬＶＤＳ回路、１１７：デコーダ、１１８：レジスタ、１１９：レジスタ、１２７：センスアンプ、２１０：記憶ブロックアレイ、２１１：記憶ブロック、２１２：ワード線ドライバ、２１３：ローカルセンスアンプドライバ、２１４：ローカルセンスアンプアレイ、２１５：グローバルセンスアンプ、２１６：セレクタ、２３０：酸化物、２３１：スイッチ、２３２：スイッチ、２３３：スイッチ、２３４：スイッチ、

Claims (30)

  1. 　第１セルアレイと、第２セルアレイと、
    　第１ビット線対と、第２ビット線対と、を有し、
    　前記第１セルアレイと前記第２セルアレイは互いに重なる領域を有し、
    　前記第１セルアレイは、
    　Ａａ個（Ａａは１以上の整数）の第１メモリセルと、
    　Ｂａ個（Ｂａは１以上の整数）の第１メモリセルと、
    　Ｃａ個（Ｃａは１以上の整数）の第１メモリセルと、
    　Ｄａ個（Ｄａは１以上の整数）の第１メモリセルと、
    　Ｅａ個（Ｅａは１以上の整数）の第１メモリセルと、
    　Ｆａ個（Ｆａは１以上の整数）の第１メモリセルと、を有し、
    　前記第２セルアレイは、
    　Ａｂ個（Ａｂは１以上の整数）の第２メモリセルと、
    　Ｂｂ個（Ｂｂは１以上の整数）の第２メモリセルと、
    　Ｃｂ個（Ｃｂは１以上の整数）の第２メモリセルと、
    　Ｄｂ個（Ｄｂは１以上の整数）の第２メモリセルと、
    　Ｅｂ個（Ｅｂは１以上の整数）の第２メモリセルと、
    　Ｆｂ個（Ｆｂは１以上の整数）の第２メモリセルと、を有し、
    　前記第１ビット線対の一方のビット線は、
    　前記Ａａ個の第１メモリセル、前記Ｃａ個の第１メモリセル、および前記Ｃｂ個の第２メモリセルと電気的に接続し、
    　前記第１ビット線対の他方のビット線は、
    　前記Ｂａ個の第１メモリセル、前記Ａｂ個の第２メモリセル、および前記Ｂｂ個の第２メモリセルと電気的に接続し、
    　前記第２ビット線対の一方のビット線は、
    　前記Ｄａ個の第１メモリセル、前記Ｆａ個の第１メモリセル、および前記Ｆｂ個の第２メモリセルと電気的に接続し、
    　前記第２ビット線対の他方のビット線は、
    　前記Ｅａ個の第１メモリセル、前記Ｄｂ個の第２メモリセル、および前記Ｅｂ個の第２メモリセルと電気的に接続し、
    　前記Ｄａ個の第１メモリセルの一部は前記Ｂａ個の第１メモリセルと隣接し、
    　前記Ｄａ個の第１メモリセルの他の一部は前記Ｃａ個の第１メモリセルと隣接し、
    　前記Ｄｂ個の第１メモリセルの一部は前記Ｂｂ個の第１メモリセルと隣接し、
    　前記Ｄｂ個の第１メモリセルの他の一部は前記Ｃｂ個の第１メモリセルと隣接する記憶装置。
  2. 　請求項１において、
    　前記第１ビット線対と前記第２ビット線対を
    　それぞれ複数有する記憶装置。
  3. 　請求項１または請求項２において、
    　前記第１メモリセルは、第１トランジスタと、第１容量素子と、
    　を有し、
    　前記第２メモリセルは、第２トランジスタと、第２容量素子と、
    　を有する記憶装置。
  4. 　請求項３において、
    　前記第１トランジスタおよび前記第２トランジスタは、
    　半導体層に酸化物半導体を含む記憶装置。
  5. 　請求項１乃至請求項４のいずれか一項において、
    　前記Ｃａは前記Ｂａの０．８倍以上１．２倍以下である記憶装置。
  6. 　請求項１乃至請求項５のいずれか一項において、
    　前記Ｃａは前記Ｂａと同じである記憶装置。
  7. 　請求項１乃至請求項６のいずれか一項において、
    　前記Ａｂは前記Ａａの０．８倍以上１．２倍以下である記憶装置。
  8. 　請求項１乃至請求項７のいずれか一項において、
    　前記Ｂａと前記Ｃａの合計は、前記Ａａの０．８倍以上１．２倍以下である記憶装置。
  9. 　第１セルアレイと、第２セルアレイと、
    　第１乃至第４ＢＬｆビット線と、第１乃至第４ＢＬｓビット線と、第１乃至第４ＢＬＢｆビット線と、第１乃至第４ＢＬＢｓビット線と、を有し、
    　前記第１セルアレイと前記第２セルアレイは互いに重なる領域を有し、
    　前記第１セルアレイは、
    　Ａａ個（Ａａは１以上の整数）の第１メモリセルと、
    　Ｂａ個（Ｂａは１以上の整数）の第１メモリセルと、
    　Ｃａ個（Ｃａは１以上の整数）の第１メモリセルと、
    　Ｄａ個（Ｄａは１以上の整数）の第１メモリセルと、
    　Ｅａ個（Ｅａは１以上の整数）の第１メモリセルと、
    　Ｆａ個（Ｆａは１以上の整数）の第１メモリセルと、
    　Ｇａ個（Ｇａは１以上の整数）の第１メモリセルと、
    　Ｈａ個（Ｈａは１以上の整数）の第１メモリセルと、
    　Ｉａ個（Ｉａは１以上の整数）の第１メモリセルと、
    　Ｊａ個（Ｊａは１以上の整数）の第１メモリセルと、
    　Ｋａ個（Ｋａは１以上の整数）の第１メモリセルと、
    　Ｌａ個（Ｌａは１以上の整数）の第１メモリセルと、を有し、
    　前記第２セルアレイは、
    　Ａｂ個（Ａｂは１以上の整数）の第２メモリセルと、
    　Ｂｂ個（Ｂｂは１以上の整数）の第２メモリセルと、
    　Ｃｂ個（Ｃｂは１以上の整数）の第２メモリセルと、
    　Ｄｂ個（Ｄｂは１以上の整数）の第２メモリセルと、
    　Ｅｂ個（Ｅｂは１以上の整数）の第２メモリセルと、
    　Ｆｂ個（Ｆｂは１以上の整数）の第２メモリセルと、
    　Ｇｂ個（Ｇｂは１以上の整数）の第２メモリセルと、
    　Ｈｂ個（Ｈｂは１以上の整数）の第２メモリセルと、
    　Ｉｂ個（Ｉｂは１以上の整数）の第２メモリセルと、
    　Ｊｂ個（Ｊｂは１以上の整数）の第２メモリセルと、
    　Ｋｂ個（Ｋｂは１以上の整数）の第２メモリセルと、
    　Ｌｂ個（Ｌｂは１以上の整数）の第２メモリセルと、を有し、
    　前記第１ＢＬｆビット線は、前記Ｂａ個の第１メモリセルと、前記Ｂｂ個の第２メモリセルと、電気的に接続され、
    　前記第１ＢＬｓビット線は、前記Ａｂ個の第２メモリセルと電気的に接続され、
    　前記第１ＢＬＢｆビット線は、前記Ｃａ個の第１メモリセルと、前記Ｃｂ個の第２メモリセルと、電気的に接続され、
    　前記第１ＢＬＢｓビット線は、前記Ａａ個の第１メモリセルと電気的に接続され、
    　前記第２ＢＬｆビット線は、前記Ｆａ個の第１メモリセルと、前記Ｆｂ個の第２メモリセルと、電気的に接続され、
    　前記第２ＢＬｓビット線は、前記Ｄｂ個の第２メモリセルと電気的に接続され、
    　前記第２ＢＬＢｆビット線は、前記Ｅａ個の第１メモリセルと、前記Ｅｂ個の第２メモリセルと、電気的に接続され、
    　前記第２ＢＬＢｓビット線は、前記Ｄａ個の第１メモリセルと電気的に接続され、
    　前記第３ＢＬｆビット線は、前記Ｉａ個の第１メモリセルと、前記Ｉｂ個の第２メモリセルと、電気的に接続され、
    　前記第３ＢＬｓビット線は、前記Ｇｂ個の第２メモリセルと電気的に接続され、
    　前記第３ＢＬＢｆビット線は、前記Ｈａ個の第１メモリセルと、前記Ｈｂ個の第２メモリセルと、電気的に接続され、
    　前記第３ＢＬＢｓビット線は、前記Ｇａ個の第１メモリセルと電気的に接続され、
    　前記第４ＢＬｆビット線は、前記Ｋａ個の第１メモリセルと、前記Ｋｂ個の第２メモリセルと、電気的に接続され、
    　前記第４ＢＬｓビット線は、前記Ｊｂ個の第２メモリセルと電気的に接続され、
    　前記第４ＢＬＢｆビット線は、前記Ｌａ個の第１メモリセルと、前記Ｌｂ個の第２メモリセルと、電気的に接続され、
    　前記第４ＢＬＢｓビット線は、前記Ｊａ個の第１メモリセルと電気的に接続され、
    　前記Ｂａ個の第１メモリセルと、前記Ｉａ個の第１メモリセルは、前記Ｄａ個の第１メモリセルの一部と隣接し、
    　前記Ｃａ個の第１メモリセルと、前記Ｈａ個の第１メモリセルは、前記Ｄａ個の第１メモリセルの他の一部と隣接し、
    　前記Ｊａ個の第１メモリセルの一部は前記Ｉａ個の第１メモリセルと隣接し、
    　前記Ｊａ個の第１メモリセルの他の一部は前記Ｈａ個の第１メモリセルと隣接し、
    　前記Ｂｂ個の第２メモリセルと、前記Ｉｂ個の第２メモリセルは、前記Ｄｂ個の第２メモリセルの一部と隣接し、
    　前記Ｃｂ個の第２メモリセルと、前記Ｈｂ個の第２メモリセルは、前記Ｄｂ個の第２メモリセルの他の一部と隣接し、
    　前記Ｊｂ個の第２メモリセルの一部は前記Ｉｂ個の第２メモリセルと隣接し、
    　前記Ｊｂ個の第２メモリセルの他の一部は前記Ｈｂ個の第２メモリセルと隣接する記憶装置。
  10. 　請求項９において、
    　前記第１メモリセルは、第１トランジスタと、第１容量素子と、
    　を有し、
    　前記第２メモリセルは、第２トランジスタと、第２容量素子と、
    　を有する記憶装置。
  11. 　請求項１０において、
    　前記第１トランジスタおよび前記第２トランジスタは、
    　半導体層に酸化物半導体を含む記憶装置。
  12. 　請求項９乃至請求項１１のいずれか一項において、
    　第１センスアンプと、第１１乃至第１４スイッチと、を有し、
    　前記第１ＢＬｆビット線は、前記第１１スイッチを介して前記第１センスアンプと電気的に接続され、
    　前記第１ＢＬｓビット線は、前記第１２スイッチを介して前記第１センスアンプと電気的に接続され、
    　前記第１ＢＬＢｆビット線は、前記第１３スイッチを介して前記第１センスアンプと電気的に接続され、
    　前記第１ＢＬＢｓビット線は、前記第１４スイッチを介して前記第１センスアンプと電気的に接続される記憶装置。
  13. 　請求項９乃至請求項１２のいずれか一項において、
    　第２センスアンプと、第２１乃至第２４スイッチと、を有し、
    　前記第２ＢＬｆビット線は、前記第２１スイッチを介して前記第２センスアンプと電気的に接続され、
    　前記第２ＢＬｓビット線は、前記第２２スイッチを介して前記第２センスアンプと電気的に接続され、
    　前記第２ＢＬＢｆビット線は、前記第２３スイッチを介して前記第２センスアンプと電気的に接続され、
    　前記第２ＢＬＢｓビット線は、前記第２４スイッチを介して前記第２センスアンプと電気的に接続される記憶装置。
  14. 　請求項９乃至請求項１３のいずれか一項において、
    　第３センスアンプと、第３１乃至第３４スイッチと、を有し、
    　前記第３ＢＬｆビット線は、前記第３１スイッチを介して前記第３センスアンプと電気的に接続され、
    　前記第３ＢＬｓビット線は、前記第３２スイッチを介して前記第３センスアンプと電気的に接続され、
    　前記第３ＢＬＢｆビット線は、前記第３３スイッチを介して前記第３センスアンプと電気的に接続され、
    　前記第３ＢＬＢｓビット線は、前記第３４スイッチを介して前記第３センスアンプと電気的に接続される記憶装置。
  15. 　請求項９乃至請求項１４のいずれか一項において、
    　第４センスアンプと、第４１乃至第４４スイッチと、を有し、
    　前記第４ＢＬｆビット線は、前記第４１スイッチを介して前記第４センスアンプと電気的に接続され、
    　前記第４ＢＬｓビット線は、前記第４２スイッチを介して前記第４センスアンプと電気的に接続され、
    　前記第４ＢＬＢｆビット線は、前記第４３スイッチを介して前記第４センスアンプと電気的に接続され、
    　前記第４ＢＬＢｓビット線は、前記第４４スイッチを介して前記第４センスアンプと電気的に接続される記憶装置。
  16. 　請求項９乃至請求項１５のいずれか一項において、
    　前記Ｃａは前記Ｂａの０．８倍以上１．２倍以下である記憶装置。
  17. 　請求項９乃至請求項１６のいずれか一項において、
    　前記Ｃａは前記Ｂａと同数である記憶装置。
  18. 　請求項９乃至請求項１７のいずれか一項において、
    　前記Ａｂは前記Ａａの０．８倍以上１．２倍以下である記憶装置。
  19. 　請求項９乃至請求項１８のいずれか一項において、
    　前記Ｂａと前記Ｃａの合計は、前記Ａａの０．８倍以上１．２倍以下である記憶装置。
  20. 　請求項９乃至請求項１９のいずれか一項において、
    　前記Ｂａと前記Ｃａの合計は、前記Ａａと同数である記憶装置。
  21. 　請求項９乃至請求項２０のいずれか一項において、
    　前記Ｉａは前記Ｂａの０．８倍以上１．２倍以下である記憶装置。
  22. 　請求項９乃至請求項２１のいずれか一項において、
    　前記Ｉａは前記Ｂａと同数である記憶装置。
  23. 　第１メモリセルと、第２メモリセルと、
    　第１ビット線と、第２ビット線と、
    　センスアンプと、を有し、
    　前記第１メモリセルは、第１トランジスタと、第１容量素子と、を有し、
    　前記第２メモリセルは、第２トランジスタと、第２容量素子と、を有し、
    　前記第１トランジスタと前記第２トランジスタは、それぞれの半導体層に酸化物半導体を含み、
    　前記第１メモリセルは前記第１ビット線を介して前記センスアンプと電気的に接続され、　前記第２メモリセルは前記第２ビット線を介して前記センスアンプと電気的に接続されている記憶装置の動作方法であって、
    　前記第１トランジスタのゲートに第１電位を供給して、前記第１容量素子に保持されている電荷を前記第１ビット線に供給する第１動作を有し、
    　前記第１動作の期間中、
    　前記第２トランジスタのゲートに第２電位を供給する記憶装置の動作方法。
  24. 　請求項２３において、
    　前記第１動作終了後、前記第１トランジスタのゲートに第３電位を供給する記憶装置の動作方法。
  25. 　請求項２３または請求項２４において、
    　前記第１トランジスタのゲートに第１電位を供給して、前記第１ビット線の電荷を第１容量素子に供給する第２動作を有し、
    　前記第２動作の期間中、
    　前記第２トランジスタのゲートに第２電位を供給する記憶装置の動作方法。
  26. 　請求項２５において、
    　前記第２動作終了後、前記第１トランジスタのゲートに第３電位を供給する記憶装置の動作方法。
  27. 　請求項２３乃至請求項２６のいずれか一項において、
    　前記第１電位は、前記第１トランジスタのソース電位およびドレイン電位よりも高い電位である記憶装置の動作方法。
  28. 　請求項２３乃至請求項２７のいずれか一項において、
    　前記第２電位は、前記第２トランジスタのソース電位およびドレイン電位よりも低い電位である記憶装置の動作方法。
  29. 　請求項２８において、
    　前記第３電位は、前記第１トランジスタのソース電位およびドレイン電位よりも低い電位である記憶装置の動作方法。
  30. 　請求項２３乃至請求項２９のいずれか一項において、
    　前記半導体層は、インジウムまたは亜鉛の少なくとも一方を含む記憶装置の動作方法。
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