WO2018092787A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2018092787A1
WO2018092787A1 PCT/JP2017/041001 JP2017041001W WO2018092787A1 WO 2018092787 A1 WO2018092787 A1 WO 2018092787A1 JP 2017041001 W JP2017041001 W JP 2017041001W WO 2018092787 A1 WO2018092787 A1 WO 2018092787A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
trench
semiconductor
mesa
trenches
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2017/041001
Other languages
English (en)
French (fr)
Inventor
和 阿部
岳志 藤井
智幸 小幡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to CN201780026996.5A priority Critical patent/CN109155332B/zh
Priority to JP2018551652A priority patent/JP6673499B2/ja
Publication of WO2018092787A1 publication Critical patent/WO2018092787A1/ja
Priority to US16/171,680 priority patent/US10847641B2/en
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
    • H10D12/038—Manufacture or treatment of IGBTs of vertical IGBTs having a recessed gate, e.g. trench-gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
    • H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/117—Recessed field plates, e.g. trench field plates or buried field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/232—Emitter electrodes for IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/422—PN diodes having the PN junctions in mesas

Definitions

  • the present invention relates to a semiconductor device.
  • a trench gate structure IGBT Insulated Gate Bipolar Transistor
  • a gate trench a trench in which a MOS gate structure contributing to gate control is formed
  • a dummy trench A structure including a trench in which the dummy MOS gate structure is formed.
  • the structure of a conventional trench gate type IGBT will be described.
  • FIG. 19 is a perspective view showing the structure of a conventional trench gate type IGBT. 20 is a cross-sectional view showing a cross-sectional structure taken along the cutting line AA-AA ′ of FIG.
  • FIG. 21 is a cross-sectional view showing a cross-sectional structure taken along the cutting line BB-BB ′ of FIG.
  • the interlayer insulating film 111 and the emitter electrode 112 are not shown in order to clarify the planar layout of a region (mesa region) 109 sandwiched between adjacent trenches 102.
  • the planar layout is a planar shape and arrangement configuration of each part viewed from the front surface side of the semiconductor substrate 110.
  • a plurality of trenches 102 are provided on the front surface side of the semiconductor substrate 110.
  • the plurality of trenches 102 are arranged in a striped planar layout extending parallel to the front surface of the semiconductor substrate 110.
  • Some of the plurality of trenches 102 are gate trenches 102a, and the other trenches 102 are dummy trenches 102b.
  • the gate trenches 102a and the dummy trenches 102b are alternately arranged.
  • a gate electrode 104a is provided via a gate insulating film 103a.
  • an electrode hereinafter referred to as a dummy gate electrode
  • a dummy gate electrode is provided via an insulating film (hereinafter referred to as a dummy gate insulating film) 103b.
  • the dummy gate electrode 104b is electrically insulated from the gate electrode 104a and is electrically connected to, for example, an emitter potential.
  • the p-type base region 105 is provided in all the mesa regions 109 (regions sandwiched between the trenches 102).
  • an n + -type emitter region 106 and a p + -type contact region 107 are selectively provided.
  • the n + -type emitter regions 106 are arranged in a planar layout extending in a stripe shape in a direction (hereinafter referred to as a second direction) Y orthogonal to a direction (hereinafter referred to as a first direction) X in which the trench 102 extends in a stripe shape. ing.
  • the n + -type emitter region 106 extends in the second direction Y continuously between the adjacent mesa regions 109 across the dummy trench 102b between the adjacent gate trenches 102a.
  • n + -type emitter region 106 and p + -type contact region 107 are exposed to contact hole 108 for making electrical contact (contact) with emitter electrode 112 (part indicated by a broken line).
  • the n + -type emitter region 106 and the p-type base region 105 are indicated by different hatchings.
  • Reference numerals 101 and 113 to 115 denote an n ⁇ type drift region, an n type buffer layer, a p + type collector layer, and a collector electrode, respectively.
  • a base region is selectively provided between adjacent gate trenches, and the gate trenches are striped between adjacent base regions in the direction in which the gate trench extends in a stripe shape.
  • dummy trenches are provided in a straight line extending in the same direction as that extending in (see, for example, Patent Document 3 (paragraph 0058) below).
  • Patent Document 3 the collector-gate capacitance is reduced by reducing the area where the depletion layer extends due to the dummy trench.
  • holes (holes) injected from the p + type collector layer 114 to the n ⁇ type drift region 101 at the time of turn-on are easily extracted from the connection portion with the emitter electrode 112 to the emitter electrode 112, The voltage may increase.
  • An object of the present invention is to provide a semiconductor device capable of reducing the on-voltage.
  • a semiconductor device has the following characteristics.
  • the plurality of trenches are arranged in a striped layout in a first direction that reaches a predetermined depth from the front surface of the first conductivity type semiconductor substrate and is parallel to the front surface of the semiconductor substrate. .
  • a gate electrode is provided inside the trench via a gate insulating film.
  • a 1st gate electrode is the said gate electrode which contributes to control of an element among the said gate electrodes.
  • the second gate electrode is other than the first gate electrode among the gate electrodes.
  • the first gate electrode is provided in the first trench among the trenches.
  • the second gate electrode is provided in the second trench among the trenches.
  • a first semiconductor region of a second conductivity type is provided on the entire surface of a part of the first mesa region of the mesa region, at a depth shallower than the trench from the front surface of the semiconductor substrate.
  • second mesa regions other than the first mesa region are formed at a depth shallower than the trench from the front surface of the semiconductor substrate and at a predetermined interval in the first direction.
  • a conductive second semiconductor region is provided. Inside the first semiconductor region, third semiconductor regions of the first conductivity type are provided at predetermined intervals in the first direction.
  • a fourth semiconductor region of the second conductivity type is provided on the back surface of the semiconductor substrate.
  • the first electrode is electrically connected to the first semiconductor region, the second semiconductor region, the third semiconductor region, and the second gate electrode.
  • the second electrode is electrically connected to the fourth semiconductor region. At least one of the trenches on both sides of the first mesa region is the first trench. At least one of the trenches on both sides of the second mesa region is the second trench.
  • the semiconductor device according to the present invention is characterized in that, in the above-described invention, the second mesa regions are adjacent to each other across the first trench in a second direction orthogonal to the first direction.
  • the semiconductor device according to the present invention is characterized in that, in the above-described invention, the second mesa regions are adjacent to each other across the second trench in a second direction orthogonal to the first direction.
  • the semiconductor device according to the present invention is characterized in that, in the above-mentioned invention, the first mesa region is sandwiched between the adjacent first trenches.
  • the entire surface of the first mesa region is in contact with the first semiconductor region at a position deeper than the first semiconductor region from the front surface of the semiconductor substrate.
  • a first conductivity type fifth semiconductor region having a higher impurity concentration than the semiconductor substrate.
  • the fifth semiconductor region further includes the entire surface of the second mesa region at a position deeper than the second semiconductor region from the front surface of the semiconductor substrate. Further, it is provided in contact with the second semiconductor region.
  • the fifth semiconductor region is further deeper into the second semiconductor region at a position deeper than the second semiconductor region from the front surface of the semiconductor substrate. It is characterized by being provided in contact with the second semiconductor region at a portion facing in the vertical direction.
  • the third semiconductor region is further provided inside the second semiconductor region.
  • One of the trenches on both sides of the second mesa region is the first trench and the other is the second trench.
  • the third and fourth trenches, the third and fourth mesa regions, the second conductivity type sixth, eighth and ninth semiconductor regions, and the first conductivity type seventh semiconductor are provided.
  • a region and first and second element portions are further provided.
  • the third trench is the trench provided with the second gate electrode among the trenches.
  • the third mesa region is the mesa region sandwiched between adjacent trenches in which at least one of the trenches located on both sides of the mesa region becomes the third trench.
  • the sixth semiconductor region is provided on the entire surface of the third mesa region at a depth shallower than the trench from the front surface of the semiconductor substrate.
  • the seventh semiconductor region is provided adjacent to the fourth semiconductor region in a direction parallel to the back surface of the semiconductor substrate.
  • the seventh semiconductor region faces the sixth semiconductor region in the depth direction.
  • the seventh semiconductor region has an impurity concentration higher than that of the semiconductor substrate.
  • the first trench and the second trench are disposed in the first element portion.
  • the third trench is disposed in the second element portion.
  • the fourth trench is the trench provided with the second gate electrode among the trenches.
  • Two fourth trenches are disposed in a boundary region between the first element part and the second element part.
  • the fourth mesa region is the mesa region sandwiched between two fourth trenches in the mesa region.
  • the eighth semiconductor region is provided on the entire surface of the fourth mesa region at a depth shallower than the trench from the front surface of the semiconductor substrate.
  • the ninth semiconductor region is provided on the entire surface of the eighth semiconductor region at a depth shallower than the eighth semiconductor region from the front surface of the semiconductor substrate.
  • the ninth semiconductor region has a higher impurity concentration than the eighth semiconductor region.
  • the sixth semiconductor region and the ninth semiconductor region are electrically connected to the first electrode.
  • the seventh semiconductor region is electrically connected to the second electrode.
  • the fourth trench on the first element portion side is adjacent to the first trench, and the second mesa region is between the adjacent fourth trench and the first trench. Is arranged.
  • the fourth trench on the second element portion side is adjacent to the third trench, and the third mesa region is disposed between the adjacent third trenches. It is characterized by that.
  • the boundary between the fourth semiconductor region and the seventh semiconductor region is the fourth element on the second element portion side of the two fourth trenches. It is characterized by facing the trench in the depth direction.
  • the distance from the boundary between the fourth semiconductor region and the seventh semiconductor region to the third semiconductor region disposed closest to the boundary region is: More than the sum of the width of the eighth semiconductor region, the width of the second mesa region closest to the second element portion of the first element portion, and the width of the trench on both sides of the second mesa region It is characterized by being.
  • the minority carrier concentration is kept high in the portion of the second mesa region where the p-type base region (second semiconductor region) is not disposed.
  • the resistance near the front surface of the substrate is reduced at the time of turn-on, so that the on-resistance can be reduced. it can.
  • the semiconductor device according to the present invention has an effect that the on-voltage can be reduced.
  • FIG. 1 is a perspective view illustrating the structure of the semiconductor device according to the first embodiment.
  • 2A is a cross-sectional view showing a cross-sectional structure taken along the cutting line A1-A1 'of FIG.
  • FIG. 2B is a cross-sectional view showing a cross-sectional structure taken along section line A2-A2 'of FIG.
  • FIG. 3 is a cross-sectional view showing a cross-sectional structure taken along the cutting line B-B ′ of FIG.
  • FIG. 4 is a perspective view illustrating the structure of the semiconductor device according to the second embodiment.
  • FIG. 5A is a cross-sectional view showing a cross-sectional structure taken along section line C1-C1 'of FIG.
  • FIG. 5B is a cross-sectional view showing a cross-sectional structure taken along section line C2-C2 'of
  • FIG. 6 is a cross-sectional view showing a cross-sectional structure taken along the section line D-D ′ of FIG.
  • FIG. 7 is a perspective view of the structure of the semiconductor device according to the third embodiment.
  • FIG. 8A is a cross-sectional view showing a cross-sectional structure taken along section line F1-F1 ′ of FIG.
  • FIG. 8B is a cross-sectional view showing a cross-sectional structure taken along section line F2-F2 ′ of FIG.
  • FIG. 9 is a cross-sectional view showing a cross-sectional structure taken along section line H-H ′ of FIG.
  • FIG. 10 is a perspective view of the structure of the semiconductor device according to the fourth embodiment.
  • FIG. 11A is a cross-sectional view showing a cross-sectional structure taken along section line I1-I1 ′ of FIG.
  • FIG. 11B is a cross-sectional view showing a cross-sectional structure taken along section line I2-I2 ′ of FIG.
  • FIG. 12 is a cross-sectional view showing a cross-sectional structure taken along section line J-J ′ of FIG.
  • FIG. 13 is a perspective view of the structure of the semiconductor device according to the fifth embodiment.
  • FIG. 14A is a cross-sectional view showing a cross-sectional structure taken along section line K1-K1 ′ of FIG.
  • FIG. 14B is a cross-sectional view showing a cross-sectional structure taken along section line K2-K2 'of FIG.
  • FIG. 15 is a cross-sectional view showing a cross-sectional structure taken along the cutting line L-L ′ of FIG.
  • FIG. 16 is a perspective view of the structure of the semiconductor device according to the sixth embodiment.
  • FIG. 17 is a cross-sectional view showing a cross-sectional structure taken along the cutting line M-M ′ of FIG.
  • FIG. 18 is a characteristic diagram showing the hole concentration distribution during turn-on of the example.
  • FIG. 19 is a perspective view showing the structure of a conventional trench gate type IGBT.
  • 20 is a cross-sectional view showing a cross-sectional structure taken along the cutting line AA-AA ′ of FIG.
  • FIG. 21 is a cross-sectional view showing a cross-sectional structure taken along the cutting line BB-BB ′ of FIG.
  • FIG. 22 is a perspective view of the structure of the semiconductor device according to the seventh embodiment.
  • FIG. 23 is a cross-sectional view showing a cross-sectional structure taken along section line O1-O1 'of FIG.
  • FIG. 24 is a cross-sectional view showing a cross-sectional structure taken along section line O2-O2 'of
  • FIG. 25 is a cross-sectional view showing a cross-sectional structure taken along the cutting line P-P ′ of FIG.
  • FIG. 26 is a perspective view of the structure of another example of the semiconductor device according to the seventh embodiment.
  • FIG. 23 is a cross-sectional view showing a cross-sectional structure taken along the cutting line O1-O1 'of FIG.
  • FIG. 24 is a cross-sectional view showing a cross-sectional structure taken along section line O2-O2 'of
  • FIG. 27 is a cross-sectional view showing a cross-sectional structure taken along cutting line Q1-Q1 'of FIG.
  • FIG. 28 is a cross-sectional view showing a cross-sectional structure taken along section line Q2-Q2 'of FIG.
  • FIG. 29 is a cross-sectional view showing a cross-sectional structure taken along the cutting line R-R ′ of FIG.
  • FIG. 1 is a perspective view illustrating the structure of the semiconductor device according to the first embodiment.
  • FIG. 2A is a cross-sectional view showing a cross-sectional structure taken along section line A1-A1 ′ of FIG. 2B is a cross-sectional view showing a cross-sectional structure taken along section line A2-A2 ′ of FIG.
  • FIG. 3 is a cross-sectional view showing a cross-sectional structure taken along the cutting line BB ′ of FIG.
  • the interlayer insulating film 11 and the emitter electrode (first electrode) 12 are not shown in order to clarify the planar layout of a region (mesa region) 9 sandwiched between adjacent trenches 2.
  • the planar layout is a planar shape and arrangement configuration of each part viewed from the front surface side of the semiconductor substrate (semiconductor chip) 10.
  • the active region is a region through which current flows in the on state.
  • a plurality of trench gate type IGBT unit cells are arranged adjacent to each other.
  • the edge termination region is a region between the active region and the chip end, and relaxes the electric field on the substrate front surface (front surface of the semiconductor substrate 10) side of the n ⁇ -type drift region 1 to withstand voltage. Hold.
  • a pressure resistant structure combining a guard ring, a field plate, a RESURF, and the like is disposed.
  • the semiconductor device includes a gate electrode (first gate electrode) 4a constituting a MOS gate structure that contributes to gate control, and a dummy MOS that does not contribute to gate control.
  • a plurality of trenches 2 are provided at a predetermined pitch on the front surface side of the semiconductor substrate 10. The plurality of trenches 2 reach a predetermined depth in the depth direction from the front surface of the semiconductor substrate 10 (the direction from the front surface to the back surface of the semiconductor substrate 10).
  • the plurality of trenches 2 are arranged in a striped planar layout extending parallel to the front surface of the semiconductor substrate 10. Some of the plurality of trenches 2 are gate trenches (first trenches) 2a, and the other trenches 2 are dummy trenches (second trenches) 2b. The depths of the gate trench 2a and the dummy trench 2b are substantially equal, for example.
  • first and second mesa regions 9a and 9b which will be described later, are arranged in the active region, and the direction in which the trench 2 extends in a stripe shape (longitudinal direction: hereinafter referred to as the first direction) X is orthogonal. (Short direction: hereinafter referred to as second direction)
  • the repeated pattern of the gate trench 2a and the dummy trench 2b in Y can be variously changed.
  • the repetitive pattern is a layout in which one pattern in which one or more gate trenches 2a and one or more dummy trenches 2b are arranged in a predetermined pattern is arranged in the second direction Y.
  • FIG. 1 shows a case where one gate trench 2 a and one dummy trench 2 b are alternately and repeatedly arranged in the second direction Y. Examples of modifications are shown in Embodiments 2 and 3 described later.
  • a gate insulating film 3a is provided along the inner wall of the gate trench 2a, and a gate electrode 4a is provided on the gate insulating film 3a.
  • the gate electrode 4a is electrically connected to a gate potential G (for example, 5V).
  • G for example, 5V
  • the gate electrode 4a constitutes a trench gate structure that contributes to the control of the element.
  • an insulating film (dummy gate insulating film) 3b is provided along the inner wall of the dummy trench 2b, and a dummy gate electrode 4b is provided on the dummy gate insulating film 3b.
  • the dummy gate electrode 4b is electrically connected to the emitter potential E at a portion not shown, and is electrically insulated from the gate electrode 4a by the dummy gate insulating film 3b.
  • the dummy gate electrode 4 b may be in contact with the emitter electrode 12.
  • the dummy gate electrode 4b constitutes a trench gate structure that does not contribute to element control.
  • the configuration of the dummy gate electrode 4b other than being connected to the emitter potential E is the same as that of the gate electrode 4a.
  • a hole inversion layer is formed in the portion along the dummy trench 2b at the time of turn-on.
  • mirror capacitance capacitance between the gate and the collector that functions as input capacitance multiplied by the mirror effect
  • a part of the mesa region (hereinafter referred to as a first mesa region) 9a among the regions (mesa regions) 9 sandwiched between the trenches 2 includes a surface region (a surface layer of the front surface of the semiconductor substrate 10).
  • a first p-type base region (first semiconductor region) 5a is provided on the entire surface, and other mesa regions (hereinafter referred to as second mesa regions) 9b are provided with a second p-type at a predetermined interval D1 in the first direction X.
  • a base region (second semiconductor region) 5b is selectively provided.
  • a portion of the semiconductor substrate 10 other than the first and second p-type base regions 5 a and 5 b, an n-type buffer layer 13 and a p + -type collector layer (fourth semiconductor region) 14 described later is an n ⁇ -type drift region 1.
  • the first mesa region 9a is a region that functions as a MOS gate.
  • the MOS gate only needs to be driven on at least one side wall side of the gate trench 2a, and the first mesa region 9a may be a region sandwiched between the gate trenches 2a, or the gate trench 2a and the dummy trench 2b It may be a region sandwiched between them. Further, the first mesa region 9a may be adjacent to another first mesa region 9a in the second direction Y, or may be adjacent to the second mesa region 9b.
  • the second mesa region 9b is a region that does not function as a MOS gate.
  • the second mesa region 9b may be a region sandwiched between the gate trenches 2a, a region sandwiched between the dummy trenches 2b, or between the gate trench 2a and the dummy trench 2b. It may be a sandwiched area.
  • the second mesa region 9b may be adjacent to the first mesa region 9a in the second direction Y, or may be adjacent to another second mesa region 9b.
  • the first and second mesa regions 9a and 9b are both sandwiched between the gate trench 2a and the dummy trench 2b, and the first mesa regions 9a are in the second direction Y. Shows a case where two second mesa regions 9b are adjacent to each other.
  • the n ⁇ -type drift region 1 reaches the substrate front surface, and the second p-type base region 5b is formed by the n ⁇ -type drift region 1.
  • the second p-type base region 5b and the n ⁇ -type drift region 1 are alternately and repeatedly arranged in the first direction X on the surface region of the second mesa region 9b.
  • the second mesa region is a depletion layer extending from the pn junction between the second p-type base region 5b and the n ⁇ -type drift region 1 at the time of turn-off. 9b is depleted, and the breakdown voltage in the second mesa region 9b is secured.
  • the breakdown voltage is a limit voltage at which the device does not malfunction or break down.
  • the breakdown voltage of the second mesa region 9b decreases if the distance D1 between the second p-type base regions 5b adjacent in the first direction X is too wide. For this reason, the interval D1 between the second p-type base regions 5b adjacent in the first direction X is set to a narrow interval so as to ensure a predetermined breakdown voltage in the second mesa region 9b.
  • the p-type base region 105 is provided on the entire surface region of the active region as in the conventional structure (see FIGS. 19 to 21).
  • the total area of the connection portion between the first and second p-type base regions 5a and 5b and the emitter electrode 12 is smaller than the case. Therefore, as compared with the conventional structure, holes injected from the p + type collector layer 14 to the n ⁇ type drift region 1 at the time of turn-on are less likely to be extracted from the connection portion between the semiconductor substrate 10 and the emitter electrode 12 to the emitter electrode 12. be able to.
  • the first and second p-type base regions 5a and 5b extend to the trenches 2 located on both sides in the second direction Y.
  • the depth of the first and second p-type base regions 5a and 5b (depth from the front surface of the substrate) is shallower than the depth of the trench 2 (gate trench 2a and dummy trench 2b).
  • the depths of the first and second p-type base regions 5a and 5b are substantially equal, for example.
  • the impurity concentrations of the first and second p-type base regions 5a and 5b are substantially equal, for example.
  • n + -type emitter region (third semiconductor region) 6 and a p + -type contact region 7 are selectively provided inside the first p-type base region 5a.
  • the n + -type emitter regions 6 are provided in the first direction X at a predetermined interval D2.
  • the number of n + -type emitter regions 6 arranged in the first mesa region 9a determines the IGBT channel (electron inversion layer) density.
  • the n + -type emitter region 6 extends to at least the gate trench 2a among the trenches 2 located on both sides in the second direction Y, and faces the gate electrode 4a with the gate insulating film 3a on the side wall of the gate trench 2a interposed therebetween.
  • FIG. 1 shows a case where the n + -type emitter region 6 extends to the trenches 2 located on both sides in the second direction Y.
  • the p + -type contact region 7 is selectively provided between the n + -type emitter regions 6 adjacent in the first direction X, and is in contact with the n + -type emitter regions 6 located on both sides of the first direction X, respectively.
  • the p + -type contact region 7 is provided extending to the trenches 2 located on both sides in the second direction Y.
  • a contact hole 8 having substantially the same length as the trench 2 in the first direction X is formed in the central portion of the first mesa region 9a.
  • the p + -type contact region 7 extends to the trenches 2 located on both sides in the second direction Y.
  • a p + -type contact region 7 is selectively provided inside the second p-type base region 5b.
  • the p + -type contact region 7 is provided in a region including a portion corresponding to the contact hole 8 serving as a connection portion with the emitter electrode 12.
  • the contact hole 8 is formed in a region including the central portion of the second mesa region 9b and the portion where the second p-type base region 5b is disposed.
  • the contact hole 8 may be formed at least in a portion where the second p-type base region 5b is disposed.
  • FIG. 1 shows a state where the contact hole 8 is formed only in the portion where the second p-type base region 5b is disposed.
  • the p + -type contact region 7 is disposed, for example, over the entire surface region of the second p-type base region 5b and extends to the trenches 2 located on both sides in the second direction Y.
  • the n + -type emitter region 6 is not provided in the second p-type base region 5b.
  • the second p-type base region 5b is partially formed in the second mesa region 9b, only the portion of the second p-type base region 5b in the second mesa region 9b serves as a gate-emitter capacitance (input capacitance). This contributes to a reduction in the gate-emitter capacitance of the entire IGBT. Therefore, the turn-on time can be shortened compared to the case where the n + -type emitter regions 106 are provided in all the mesa regions 109 as in the conventional structure (see FIGS. 19 to 21).
  • the gate electrode 4a in the gate trench 2a sandwiched between the adjacent second mesa regions 9b contributes to gate control. do not do.
  • the 1,2p-type base region 5a, the internal depth of the p + -type contact region 7 and 5b may be any same depth over depth as n + -type emitter region 6, from the n + -type emitter region 6 May be deep.
  • 2B and 3 show a case where the depth of the p + -type contact region 7 is deeper than that of the n + -type emitter region 6 (the same applies to FIGS. 5B, 6, 8B, 9, 11B, 12, 14B, and 15). .
  • the gate electrode 4a between the adjacent second mesa regions 9b without contributing to gate control.
  • the reason is as follows.
  • an electron inversion layer is formed in a portion of the second p-type base region 5b along the gate trench 2a. This is because holes in the n ⁇ -type drift region 1 are not easily pulled out from the connection portion between the emitter electrode 12 and the second p-type base region 5 b to the emitter electrode 12. Further, since the mirror capacitance is increased, holes are likely to be accumulated in the n ⁇ type drift region 1 at the time of turn-on.
  • Interlayer insulating film 11 is provided on the entire front surface of semiconductor substrate 10 so as to cover gate electrode 4a and dummy gate electrode 4b.
  • contact holes 8 are provided on the first and second mesa regions 9a and 9b, respectively.
  • the contact hole 8 of the first mesa region 9a has a linear planar shape extending in the first direction X, and exposes the n + -type emitter region 6 and the p + -type contact region 7 at the center of the first mesa region 9a.
  • the contact hole 8 in the second mesa region 9b has a substantially rectangular planar shape, and the p + -type contact region 7 is exposed at the center of the second mesa region 9b.
  • the emitter electrode 12 is in contact with the p + -type contact region 7 of the n + -type emitter region 6 and p + -type contact region 7 and the second mesa region 9b of the first mesa region 9a, these regions and the 1,2p type base
  • the regions 5a and 5b are electrically connected.
  • the emitter electrode 12 is electrically insulated from the gate electrode 4a by the interlayer insulating film 11.
  • An n-type buffer layer 13 is provided on the front surface layer of the semiconductor substrate 10.
  • a p + -type collector layer 14 is provided on the surface layer on the back surface of the semiconductor substrate 10 in contact with the n-type buffer layer 13 at a depth shallower than that of the n-type buffer layer 13.
  • the collector electrode (second electrode) 15 is in contact with the p + type collector layer 14.
  • a p-type base region (second p-type base region) is selectively provided in a part of the mesa regions (second mesa regions).
  • the hole concentration is kept high in the mesa region where the p-type base region is not disposed.
  • the resistance near the front surface of the substrate is reduced at the time of turn-on compared to the case where the p-type base region is provided on the entire surface region of the active region as in the conventional structure (see FIGS. 19 to 21).
  • the on-resistance can be reduced.
  • the mirror capacitance can be reduced by providing the dummy gate electrode of the emitter potential. For this reason, switching characteristics (turn-off time, turn-off loss, etc.) can be improved.
  • FIG. 4 is a perspective view illustrating the structure of the semiconductor device according to the second embodiment.
  • FIG. 5A is a cross-sectional view showing a cross-sectional structure taken along section line C1-C1 ′ of FIG.
  • FIG. 5B is a cross-sectional view showing a cross-sectional structure taken along section line C2-C2 ′ of FIG.
  • FIG. 6 is a cross-sectional view showing a cross-sectional structure taken along the section line DD ′ of FIG.
  • the semiconductor device according to the second embodiment is different from the semiconductor device according to the first embodiment in that the second mesa region 9b is a region sandwiched between the dummy trenches 2b.
  • the first mesa regions 9a are adjacent to each other in the second direction Y with the two second mesa regions 9b interposed therebetween.
  • the gate trench 2a and the dummy trench 2b are arranged in a repeating pattern in which three dummy trenches 2b are arranged. That is, the trench 2 sandwiched between the adjacent second mesa regions 9b is defined as a dummy trench 2b, and the dummy gate electrode 4b having the emitter potential E is disposed between the adjacent second mesa regions 9b.
  • the gate electrode disposed between the adjacent second mesa regions 9b does not contribute to gate control as described above. Therefore, even if the dummy gate electrode 4b is disposed between the adjacent second mesa regions 9b, the channel density of the IGBT is approximately the same as that of the first embodiment. Further, by disposing the dummy gate electrode 4b between the adjacent second mesa regions 9b, a hole inversion layer is formed in the portion of the n ⁇ type drift region 1 along the dummy trench 2b. Can be small.
  • the second embodiment even if the repeated pattern of the gate trench and the dummy trench is variously changed, the same effect as that of the first embodiment can be obtained.
  • FIG. 7 is a perspective view of the structure of the semiconductor device according to the third embodiment.
  • FIG. 8A is a cross-sectional view showing a cross-sectional structure taken along section line F1-F1 ′ of FIG. 8B is a cross-sectional view showing a cross-sectional structure taken along section line F2-F2 ′ of FIG.
  • FIG. 9 is a cross-sectional view showing a cross-sectional structure taken along the cutting line HH ′ of FIG.
  • the semiconductor device according to the third embodiment is different from the semiconductor device according to the first embodiment in that the first mesa region 9a is a region sandwiched between the gate trenches 2a.
  • the first mesa regions 9a are adjacent to each other in the second direction Y with the two second mesa regions 9b interposed therebetween.
  • the gate trench 2a and the dummy trench 2b are arranged in a repeating pattern in which one dummy trench 2b is arranged every time two gate trenches 2a are arranged in the second direction Y. That is, the MOS gate is driven on the side walls facing each other between the adjacent gate trenches 2a across the first mesa region 9a.
  • a dummy gate electrode 4b having an emitter potential E is arranged between adjacent second mesa regions 9b.
  • the third embodiment even if the repeated pattern of the gate trench and the dummy trench is variously changed, the same effect as in the first and second embodiments can be obtained.
  • FIG. 10 is a perspective view of the structure of the semiconductor device according to the fourth embodiment.
  • FIG. 11A is a cross-sectional view showing a cross-sectional structure taken along section line I1-I1 ′ of FIG.
  • FIG. 11B is a cross-sectional view showing a cross-sectional structure taken along section line I2-I2 ′ of FIG. 12 is a cross-sectional view showing a cross-sectional structure taken along the section line JJ ′ of FIG.
  • the semiconductor device according to the fourth embodiment is different from the semiconductor device according to the first embodiment in that a storage layer 21 is provided.
  • the accumulation layer (fifth semiconductor region) 21 serves as a barrier for minority carriers (holes) in the n ⁇ type drift region 1 when turned on, and has a function of accumulating minority carriers in the n ⁇ type drift region 1.
  • the storage layer 21 has a substantially uniform thickness over the entire active region at a position deeper from the front surface of the substrate than the first and second p-type base regions 5a and 5b. It is provided in contact with the regions 5a and 5b.
  • the depth of storage layer 21 from the front surface of the substrate (that is, the interface between storage layer 21 and n ⁇ -type drift region 1) is shallower than the depth of trench 2 (gate trench 2a and dummy trench 2b). That is, the storage layer 21 is provided to both the first and second mesa regions 9a and 9b with the same length as the trench 2 in the first direction X and extends to the trench 2 located on both sides in the second direction Y. ing.
  • Embodiment 4 may be applied to Embodiments 2 and 3.
  • the same effects as in the first to third embodiments can be obtained. Further, according to the fourth embodiment, by providing the storage layer, the hole density in the vicinity of the interface between the n ⁇ -type drift region and the first and second p-type base regions can be further increased at the time of turn-on. As a result, the on-voltage can be further reduced.
  • FIG. 13 is a perspective view of the structure of the semiconductor device according to the fifth embodiment.
  • 14A is a cross-sectional view showing a cross-sectional structure taken along section line K1-K1 ′ of FIG. 14B is a cross-sectional view showing a cross-sectional structure taken along section line K2-K2 ′ of FIG.
  • FIG. 15 is a cross-sectional view showing a cross-sectional structure taken along the cutting line LL ′ of FIG.
  • the semiconductor device according to the fifth embodiment differs from the semiconductor device according to the fourth embodiment in that the first mesa region 9a is directly below the first p-type base region 5a (in the depth direction on the collector side of the first p-type base region 5a). This is that the storage layer (fifth semiconductor region) 22 is provided only in a portion facing the first layer.
  • the storage layer 22 is provided in contact with the first p-type base region 5a at a position deeper than the first p-type base region 5a from the front surface of the substrate. Even if the depth of the storage layer 22 from the front surface of the substrate (that is, the interface between the storage layer 22 and the n ⁇ -type drift region 1) is shallower than the depth of the trench 2 (gate trench 2a and dummy trench 2b). Good. In other words, the storage layer 22 is provided in the first mesa region 9a with the same length as the trench 2 in the first direction X and extends to the trench 2 located on both sides in the second direction Y.
  • the storage layer 22 may also be disposed in a portion of the second mesa region 9b facing the second p-type base region 5b in the depth direction.
  • the same effects as in the first to third embodiments can be obtained.
  • the storage layer is provided only directly under the p-type base region (p-type base region in which the n + -type emitter region is provided) of the mesa region functioning as the MOS gate.
  • the same effects as in the fourth embodiment can be obtained.
  • FIG. 16 is a perspective view of the structure of the semiconductor device according to the sixth embodiment.
  • 17 is a cross-sectional view showing a cross-sectional structure taken along the cutting line MM ′ of FIG.
  • the semiconductor device according to the sixth embodiment is different from the semiconductor device according to the first embodiment in that an n + -type emitter region 6 is selectively provided inside the second p-type base region 5b of the second mesa region 9b. It is a point.
  • both the first and second mesa regions 9a and 9b function as MOS gates.
  • the n + -type emitter region 6 is disposed, for example, at the center portion in the first direction X of the second p-type base region 5b and extends to the trenches 2 located on both sides in the second direction Y. ing.
  • p + -type contact region 7, on both sides of the first direction X of the n + -type emitter region 6 is provided in contact with the n + -type emitter region 6.
  • the n + -type emitter region 6 and the p + -type contact region 7 of the second mesa region 9b are exposed in the contact hole 8 of the second mesa region 9b.
  • the second mesa region 9b is a region functioning as a MOS gate. Therefore, the gate trench 2a and the dummy trench 2b are arranged such that the second mesa region 9b is a region sandwiched between the gate trench 2a and the dummy trench 2b.
  • the n + -type emitter region 6 extends to the gate trench 2a among the trenches 2 located on both sides in the second direction Y, and sandwiches the gate insulating film 3a on the side wall of the gate trench 2a. Opposite the electrode 4a.
  • Embodiment 6 may be applied to Embodiments 2 to 5.
  • the same effects as in the first to fifth embodiments can be obtained. Further, according to the sixth embodiment, the channel density of the IGBT can be increased.
  • FIG. 18 shows the hole concentration at turn-on of the IGBT (hereinafter referred to as an example) having the structure of the semiconductor device according to the first embodiment described above (see FIGS. 1 to 3).
  • FIG. 18 is a characteristic diagram showing the hole concentration distribution during turn-on of the example.
  • the hole concentration in the cutting line N1-N1 ′ is shown.
  • the hole concentration of the example shows a maximum value in the vicinity of the boundary N3 of the n ⁇ type drift region 1 with the first p-type base region 5a of the first mesa region 9a.
  • FIG. 18 also shows the hole concentration at turn-on of an IGBT having a conventional structure (see FIGS. 19 to 21) (hereinafter referred to as a conventional example).
  • the hole concentration in N2-N2 ′ is shown.
  • the number of n + -type emitter regions 106 is the same as in the embodiment, and the channel density is the same as in the embodiment.
  • the hole concentration of the conventional example shows the maximum value at the vicinity of the boundary N4 between the n ⁇ type drift region 101 and the p type base region 105 of the mesa region 109, as in the example.
  • the example can increase the hole density (minority carrier density) in the n ⁇ -type drift region 1 and reduce the on-voltage when turned on, as compared with the conventional example.
  • FIG. 22 is a perspective view of the structure of the semiconductor device according to the seventh embodiment.
  • FIG. 23 is a cross-sectional view showing a cross-sectional structure taken along section line O1-O1 ′ of FIG.
  • FIG. 24 is a cross-sectional view showing a cross-sectional structure taken along section line O2-O2 ′ of FIG. 25 is a cross-sectional view showing a cross-sectional structure taken along the cutting line PP ′ of FIG.
  • the semiconductor device according to the seventh embodiment is obtained by applying the semiconductor device according to the first embodiment to an RC-IGBT (Reverse Conducting IGBT).
  • RC-IGBT Reverse Conducting IGBT
  • an IGBT unit 31 serving as an IGBT operation region, and an FWD (Free Wheeling Diode) operation region
  • the FWD portion 32 is provided in parallel in a direction parallel to the front surface of the semiconductor substrate 10.
  • the IGBT portion 31 is provided with a trench gate type IGBT including a gate electrode 4a having a gate potential G and a dummy gate electrode 4b having an emitter potential E.
  • the gate trench 2a and the dummy trench 2b are arranged in a predetermined repetitive pattern, and the first mesa region 9a that functions as a MOS gate does not function as a MOS gate.
  • Second mesa regions 9b are arranged in a predetermined repeating pattern.
  • a second mesa region 9b (hereinafter, denoted by reference numeral 9b ') is arranged closest to the FWD unit 32 side of the IGBT unit 31.
  • the second mesa region 9 b ′ closest to the FWD part 32 of the IGBT part 31 is in contact with the gate trench 2 a on the center side of the IGBT part 31. That is, the trench 2 closest to the FWD part 32 of the IGBT part 31 is the gate trench 2a.
  • the second mesa region 9b ′ closest to the FWD portion 32 of the IGBT portion 31 includes a gate trench 2a closest to the FWD portion 32 of the IGBT portion 31 and a dummy trench 2b on the IGBT portion 31 side of the boundary region 33 described later. It is an area between.
  • the storage layer 21 may be disposed in the IGBT unit 31.
  • the cut lines O1-O1 ′, O2-O2 ′, and PP ′ in FIGS. 23 to 25 are cut lines parallel to the second direction Y.
  • the cross-sectional structure of the IGBT portion 31 at a cutting line O1-O1 ′ passing through the n + -type emitter region 6 of the first mesa region 9a and the n ⁇ -type drift region 1 of the second mesa region 9b is the same as that of the first embodiment. This is the same as the storage layer 21 shown in FIG. 2A.
  • the cross-sectional structure (FIG. 24) of the IGBT portion 31 at a cutting line O2-O2 ′ passing through the p + type contact region 7 of the first mesa region 9a and the n ⁇ type drift region 1 of the second mesa region 9b is shown in FIG. 2B of the first embodiment is the same as that in which the storage layer 21 is arranged.
  • the cross-sectional structure of the IGBT portion 31 at a cutting line PP ′ passing through the n + type emitter region 6 of the first mesa region 9a and the p + type contact region 7 of the second mesa region 9b is the same as that of the first embodiment.
  • 3 is the same as that in which the storage layer 21 is arranged.
  • the FWD unit 32 is provided with an FWD connected in reverse parallel to the IGBT of the IGBT unit 31.
  • the FWD of the FWD portion 32 is a diode formed by a pn junction between the p-type anode region 5 c and the n ⁇ -type drift region 1 and the n + -type cathode region 41.
  • the trench 2 is arranged in a striped layout extending in the first direction X in parallel with the trench 2 of the IGBT section 31, similarly to the IGBT section 31.
  • All the trenches 2 provided in the FWD portion 32 are dummy trenches 2b.
  • the dummy trench 2b of the FWD section 32 is provided with a dummy gate electrode 4b through a dummy gate insulating film 3b.
  • the dummy gate electrode 4b of the FWD portion 32 is electrically connected to the emitter potential E at a portion not shown in the same manner as the dummy gate electrode 4b of the IGBT portion 31.
  • the dummy gate electrode 4 b of the FWD portion 32 may be in contact with the emitter electrode 12.
  • the p-type anode region 5 c is formed on the entire surface region (surface layer of the front surface of the semiconductor substrate 10) in a region (hereinafter referred to as a third mesa region) 9 c sandwiched between the dummy trenches 2 b of the FWD portion 32. Is provided.
  • the p-type anode region 5c is exposed in the contact hole 8 of the third mesa region 9c.
  • the contact hole 8 in the third mesa region 9c is formed, for example, in the central portion of the third mesa region 9c with the same length as the trench 2 in the first direction X.
  • the depth of the p-type anode region 5c is the same as that of the first and second p-type base regions 5a and 5b of the IGBT unit 31, for example.
  • the p-type anode region 5 c is in contact with the emitter electrode 12 through the contact hole 8 of the third mesa region 9 c and is electrically connected to the emitter electrode 12. That is, the emitter electrode 12 also serves as an anode electrode.
  • the storage layer 21 may be provided in contact with the p-type anode region 5c at a position deeper than the p-type anode region 5c, for example, with a substantially uniform thickness over the entire FWD portion 32.
  • the n + -type cathode region 41 is provided on the front surface layer of the semiconductor substrate 10 in the FWD portion 32.
  • the n + type cathode region 41 is provided adjacent to the p + type collector layer 14 in a direction parallel to the back surface of the semiconductor substrate 10.
  • the boundary between the n + -type cathode region 41 and the p + -type collector layer 14 is directly below the dummy trench 2b on the FWD portion 32 side of the boundary region 33 described later (with the n ⁇ -type drift region 1 and the n-type buffer layer 13 interposed therebetween). Located on the collector side.
  • the thickness of the n + type cathode region 41 may be the same as that of the p + type collector layer 14, for example.
  • the n-type buffer layer 13 extends from the IGBT part 31 to the FWD part 32 through a boundary region 33 described later.
  • the n-type buffer layer 13 is provided in contact with the n + -type cathode region 41 at a position deeper than the n + -type cathode region 41 from the back surface of the semiconductor substrate 10.
  • the collector electrode 15 is provided on the entire back surface of the semiconductor substrate 10 and is in contact with the p + type collector layer 14 and the n + type cathode region 41. That is, the collector electrode 15 also serves as a cathode electrode.
  • Two dummy trenches 2b adjacent to each other with one mesa region (hereinafter referred to as a boundary mesa region) 9d disposed in a region (hereinafter referred to as a boundary region) 33 between the IGBT portion 31 and the FWD portion 32 are arranged.
  • a boundary mesa region 9d disposed in a region (hereinafter referred to as a boundary region) 33 between the IGBT portion 31 and the FWD portion 32 are arranged.
  • the dummy trench 2b in the boundary region 33 is provided with a dummy gate electrode 4b through a dummy gate insulating film 3b.
  • the dummy gate electrode 4b in the boundary region 33 is electrically connected to the emitter potential E at a portion not shown in the drawing, like the dummy gate electrode 4b in the IGBT section 31.
  • the dummy gate electrode 4 b in the boundary region 33 may be in contact with the emitter electrode 12.
  • a third p-type base region 5d is provided on the entire surface region (surface layer of the front surface of the semiconductor substrate 10).
  • the depth of the third p-type base region 5d is the same as that of the first and second p-type base regions 5a and 5b of the IGBT part 31, for example.
  • the storage layer 21 may be provided in contact with the third p-type base region 5d at a position deeper from the front surface of the substrate than the third p-type base region 5d.
  • a p + -type contact region 51 is selectively provided over the entire surface region of the third p-type base region 5d. That is, the p + -type contact region 51 in the boundary mesa region 9d is provided to extend to the dummy trenches 2b located on both sides in the second direction Y. The p + -type contact region 51 is exposed to the contact hole 8 in the boundary mesa region 9d, is in contact with the emitter electrode 12 through the contact hole 8, and is electrically connected to the emitter electrode 12.
  • the contact hole 8 in the boundary mesa region 9d is formed, for example, in the central portion of the boundary mesa region 9d with the same length as the dummy trench 2b in the first direction X.
  • the boundary 34 between the n + -type cathode region 41 and the p + -type collector layer 14 is located immediately below the dummy trench 2b on the FWD part 32 side of the boundary region 33 as described above. For this reason, the boundary mesa region 9d faces the depth direction Z across the p + -type collector layer 14 extending from the IGBT portion 31 to the boundary region 33, and the n ⁇ -type drift region 1 and the n-type buffer layer 13. .
  • the distance L to the region 6 includes the width w1 of the boundary mesa region 9d, the width w2 of the second mesa region 9b ′ closest to the FWD portion 32 of the IGBT portion 31, and the trenches 2 on both sides of the second mesa region 9b ′. And the sum of the widths w3 and w4.
  • FIG. 26 is a perspective view of the structure of another example of the semiconductor device according to the seventh embodiment.
  • FIG. 27 is a cross-sectional view showing a cross-sectional structure taken along cutting line Q1-Q1 'of FIG.
  • FIG. 28 is a cross-sectional view showing a cross-sectional structure taken along section line Q2-Q2 'of FIG.
  • FIG. 29 is a cross-sectional view showing a cross-sectional structure taken along the cutting line R-R ′ of FIG.
  • the storage layer 21 is not provided in the FWD section 32.
  • holes can be easily extracted to the front surface side of the semiconductor substrate 10 at the time of FWD reverse recovery of the FWD unit 32.
  • the IGBT unit 31 may be provided with a trench gate type IGBT having any of the configurations of the second to fifth embodiments.
  • the present invention can be variously modified without departing from the gist of the present invention.
  • the dimensions and impurity concentration of each part are variously set according to required specifications.
  • the case where the first and second mesa regions are regularly and repeatedly arranged in the second direction has been described as an example.
  • the arrangement of the first and second mesa regions departs from the spirit of the present invention.
  • the present invention can be similarly realized even when the conductivity type (n-type, p-type) is inverted.
  • the semiconductor device according to the present invention is useful for a power supply device such as various industrial machines and a semiconductor device used for an electric vehicle (EV).
  • a power supply device such as various industrial machines and a semiconductor device used for an electric vehicle (EV).
  • EV electric vehicle

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thyristors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

半導体基板（１０）のおもて面に平行なストライプ状に配置された複数のトレンチ（２）のうち、ゲートトレンチ（２ａ）の内部に、ゲート絶縁膜（３ａ）を介してゲート電位（Ｇ）のゲート電極（４ａ）が設けられる。ダミートレンチ（２ｂ）の内部には、ダミーゲート絶縁膜（３ｂ）を介してエミッタ電位（Ｅ）のダミーゲート電極（４ｂ）が設けられる。メサ領域（９）のうち、ＭＯＳゲートとして機能する第１メサ領域（９ａ）には、表面領域全面に第１ｐ型ベース領域（５ａ）が設けられ、ＭＯＳゲートとして機能しない第２メサ領域（９ｂ）には、第１方向（Ｘ）に所定の間隔（Ｄ１）で第２ｐ型ベース領域（５ｂ）が選択的に設けられる。メサ領域（９）の両側のトレンチ（２）のうちの少なくとも一方がゲートトレンチ（２ａ）であり、ゲートトレンチ（２ａ）の少なくとも一方の側壁側でＭＯＳゲートが駆動する。これによって、オン電圧を低減させることができる。

Description

半導体装置
　この発明は、半導体装置に関する。
　従来、トレンチゲート構造のＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）として、ゲート制御に寄与するＭＯＳゲート構造が形成されるトレンチ（以下、ゲートトレンチとする）と、ゲート制御に寄与させないためのダミーのＭＯＳゲート構造が形成されるトレンチ（以下、ダミートレンチとする）と、を備えた構成が公知である。従来のトレンチゲート型ＩＧＢＴの構造について説明する。
　図１９は、従来のトレンチゲート型ＩＧＢＴの構造を示す斜視図である。図２０は、図１９の切断線ＡＡ－ＡＡ’における断面構造を示す断面図である。図２１は、図１９の切断線ＢＢ－ＢＢ’における断面構造を示す断面図である。図１９では、隣り合うトレンチ１０２間に挟まれた領域（メサ領域）１０９の平面レイアウトを明確にするために、層間絶縁膜１１１およびエミッタ電極１１２を図示省略する。平面レイアウトとは、半導体基板１１０のおもて面側から見た各部の平面形状および配置構成である。
　図１９～２１に示すように、半導体基板１１０のおもて面側には、複数のトレンチ１０２が設けられている。複数のトレンチ１０２は、半導体基板１１０のおもて面に平行に延びるストライプ状の平面レイアウトに配置されている。複数のトレンチ１０２のうちの一部のトレンチ１０２はゲートトレンチ１０２ａであり、それ以外のトレンチ１０２はダミートレンチ１０２ｂである。ゲートトレンチ１０２ａとダミートレンチ１０２ｂとは、例えば交互に配置されている。
　ゲートトレンチ１０２ａの内部には、ゲート絶縁膜１０３ａを介してゲート電極１０４ａが設けられている。ダミートレンチ１０２ｂの内部には、絶縁膜（以下、ダミーゲート絶縁膜とする）１０３ｂを介して電極（以下、ダミーゲート電極とする）１０４ｂが設けられている。ダミーゲート電極１０４ｂは、ゲート電極１０４ａと電気的に絶縁され、例えばエミッタ電位に電気的に接続されている。すべてのメサ領域１０９（トレンチ１０２間に挟まれた領域）に、ｐ型ベース領域１０５が設けられている。
　ｐ型ベース領域１０５の内部には、ｎ+型エミッタ領域１０６およびｐ+型コンタクト領域１０７がそれぞれ選択的に設けられている。ｎ+型エミッタ領域１０６は、トレンチ１０２がストライプ状に延びる方向（以下、第１方向とする）Ｘと直交する方向（以下、第２方向とする）Ｙにストライプ状に延びる平面レイアウトに配置されている。ｎ+型エミッタ領域１０６は、隣り合うゲートトレンチ１０２ａ間において、ダミートレンチ１０２ｂを挟んで隣り合うメサ領域１０９に連続して第２方向Ｙに延在している。
　ｎ+型エミッタ領域１０６の一部およびｐ+型コンタクト領域１０７は、エミッタ電極１１２との電気的接触（コンタクト）をとるためのコンタクトホール１０８に露出されている（破線で示す部分）。図１９には、ｎ+型エミッタ領域１０６と、ｐ型ベース領域１０５（ｐ+型コンタクト領域１０７を含む）と、をそれぞれ異なるハッチングで示す。符号１０１，１１３～１１５は、それぞれｎ-型ドリフト領域、ｎ型バッファ層、ｐ+型コレクタ層およびコレクタ電極である。
　このようなダミーゲート電極を備えたトレンチゲート型ＩＧＢＴとして、エミッタ領域の幅を最適化してベース領域の抵抗値を所定値に設定することで、ターンオフ時に、ドリフト領域内の少数キャリアを高速に排出させ、かつＲＢＳＯＡ（Ｒｅｖｅｒｓｅ　Ｂｉａｓ　Ｓａｆｅ　Ｏｐｅｒａｔｉｏｎ　Ａｒｅａ：逆バイアス安全動作領域）を確保した装置が提案されている（例えば、下記特許文献１（第００５３，００５８段落）参照。）。また、下記特許文献１では、エミッタ領域をトレンチと直交する方向に延在するストライプ状に形成することで、飽和電流のばらつきを抑制している。
　また、ダミーゲート電極を備えた別のトレンチゲート型ＩＧＢＴとして、隣り合うゲートトレンチ間のメサ領域に、ゲートトレンチがストライプ状に延びる方向にエミッタ領域とベース領域とを交互に繰り返し配置した装置が提案されている（例えば、下記特許文献２（第００３１段落）参照。）。下記特許文献２では、ゲートトレンチとダミートレンチとの間のメサ領域と、ダミートレンチ間のメサ領域と、にはベース領域のみを配置してエミッタ領域を配置しないことで、ＩＥ効果を高めて素子のオン抵抗を低減させている。
　ダミーゲート電極を備えた別のトレンチゲート型ＩＧＢＴとして、隣り合うゲートトレンチ間にベース領域が選択的に設けられ、ゲートトレンチがストライプ状に延びる方向に隣り合うベース領域間に、ゲートトレンチがストライプ状に延びる方向と同じ方向に延びる直線状にダミートレンチが設けられた装置が提案されている（例えば、下記特許文献３（第００５８段落）参照。）。下記特許文献３では、ダミートレンチによって空乏層が広がる領域を少なくすることで、コレクタ－ゲート間容量を低減している。
特開２００９－０２６７９７号公報 特開２００８－２０５５００号公報 国際公開第２０１１／１１１５００号
　従来のトレンチゲート型ＩＧＢＴでは、ターンオン時にｐ+型コレクタ層１１４からｎ-型ドリフト領域１０１に注入されたホール（正孔）がエミッタ電極１１２との接続部分からエミッタ電極１１２へ引き抜かれやすく、オン電圧が上昇する場合がある。
　この発明は、オン電圧を低減させることができる半導体装置を提供することを目的とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。複数のトレンチは、第１導電型の半導体基板のおもて面から所定の深さに達し、かつ前記半導体基板のおもて面に平行な第１方向にストライプ状のレイアウトに配置されている。前記トレンチの内部に、ゲート絶縁膜を介してゲート電極が設けられている。第１ゲート電極は、前記ゲート電極のうち、素子の制御に寄与する前記ゲート電極である。第２ゲート電極は、前記ゲート電極のうち前記第１ゲート電極以外である。前記トレンチのうち、第１トレンチには前記第１ゲート電極が設けられている。前記トレンチのうち、第２トレンチには、前記第２ゲート電極が設けられている。メサ領域は、隣り合う前記トレンチ間に挟まれている。前記メサ領域のうちの一部の第１メサ領域の全面に、前記半導体基板のおもて面から前記トレンチよりも浅い深さで、第２導電型の第１半導体領域が設けられている。前記メサ領域のうち、前記第１メサ領域以外の第２メサ領域に、前記半導体基板のおもて面から前記トレンチよりも浅い深さで、かつ前記第１方向に所定の間隔で、第２導電型の第２半導体領域が設けられている。前記第１半導体領域の内部に、前記第１方向に所定の間隔で第１導電型の第３半導体領域が設けられている。前記半導体基板の裏面に、第２導電型の第４半導体領域が設けられている。第１電極は、前記第１半導体領域、前記第２半導体領域、前記第３半導体領域および前記第２ゲート電極に電気的に接続されている。第２電極は、前記第４半導体領域に電気的に接続されている。前記第１メサ領域の両側の前記トレンチのうち、少なくとも一方が前記第１トレンチである。前記第２メサ領域の両側の前記トレンチのうち、少なくとも一方が前記第２トレンチである。
　また、この発明にかかる半導体装置は、上述した発明において、前記第１方向と直交する第２方向に、前記第１トレンチを挟んで前記第２メサ領域同士が隣り合うことを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第１方向と直交する第２方向に、前記第２トレンチを挟んで前記第２メサ領域同士が隣り合うことを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第１メサ領域は、隣り合う前記第１トレンチ間に挟まれていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板のおもて面から前記第１半導体領域よりも深い位置において前記第１メサ領域の全面に、前記第１半導体領域に接して設けられた、前記半導体基板よりも不純物濃度の高い第１導電型の第５半導体領域をさらに備えることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第５半導体領域は、さらに、前記半導体基板のおもて面から前記第２半導体領域よりも深い位置において前記第２メサ領域の全面に、前記第２半導体領域に接して設けられていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第５半導体領域は、さらに、前記半導体基板のおもて面から前記第２半導体領域よりも深い位置において前記第２半導体領域に深さ方向に対向する部分に、前記第２半導体領域に接して設けられていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体領域は、さらに前記第２半導体領域の内部に設けられている。前記第２メサ領域の両側の前記トレンチのうち、一方が前記第１トレンチであり、他方が前記第２トレンチであることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、第３，４トレンチ、第３，４メサ領域、第２導電型の第６，８，９半導体領域、第１導電型の第７半導体領域および第１，２素子部をさらに備える。前記第３トレンチは、前記トレンチのうち、前記第２ゲート電極が設けられた前記トレンチである。前記第３メサ領域は、前記メサ領域のうち、両側に位置する前記トレンチの少なくとも一方が前記第３トレンチとなる隣り合う前記トレンチ間に挟まれた前記メサ領域である。前記第６半導体領域は、前記第３メサ領域の全面に、前記半導体基板のおもて面から前記トレンチよりも浅い深さで設けられている。前記第７半導体領域は、前記半導体基板の裏面に平行な方向に前記第４半導体領域に隣接して設けられている。
　前記第７半導体領域は、深さ方向に前記第６半導体領域と対向する。前記第７半導体領域は、前記半導体基板よりも不純物濃度が高い。前記第１素子部には、前記第１トレンチおよび前記第２トレンチが配置されている。前記第２素子部には、前記第３トレンチが配置されている。前記第４トレンチは、前記トレンチのうち、前記第２ゲート電極が設けられた前記トレンチである。前記第４トレンチは、前記第１素子部と前記第２素子部との境界領域に２つ配置されている。前記第４メサ領域は、前記メサ領域のうち、２つの前記第４トレンチ間に挟まれた前記メサ領域である。前記第８半導体領域は、前記第４メサ領域の全面に、前記半導体基板のおもて面から前記トレンチよりも浅い深さで設けられている。
　前記第９半導体領域は、前記第８半導体領域の全面に、前記半導体基板のおもて面から前記第８半導体領域よりも浅い深さで設けられている。前記第９半導体領域は、前記第８半導体領域よりも不純物濃度が高い。前記第６半導体領域および前記第９半導体領域は、前記第１電極に電気的に接続されている。前記第７半導体領域は、前記第２電極に電気的に接続されている。２つの前記第４トレンチのうち、前記第１素子部側の前記第４トレンチは前記第１トレンチと隣り合い、当該隣り合う前記第４トレンチと前記第１トレンチとの間に前記第２メサ領域が配置されている。２つの前記第４トレンチのうち、前記第２素子部側の前記第４トレンチは前記第３トレンチと隣り合い、当該隣り合う前記第３トレンチとの間に前記第３メサ領域が配置されていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域と前記第７半導体領域との境界は、２つの前記第４トレンチのうち、前記第２素子部側の前記第４トレンチと深さ方向に対向することを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域と前記第７半導体領域との境界から、最も前記境界領域側に配置された前記第３半導体領域までの距離は、前記第８半導体領域の幅と、前記第１素子部の最も前記第２素子部側の前記第２メサ領域の幅と、当該第２メサ領域の両側の前記トレンチの幅と、の総和以上であることを特徴とする。
　上述した発明によれば、ターンオン時、第２メサ領域の、ｐ型ベース領域（第２半導体領域）を配置していない部分で少数キャリア濃度が高く保たれる。これにより、従来構造のように活性領域の表面領域の全面にｐ型ベース領域を設けた場合と比べて、ターンオン時に基板おもて面付近の抵抗が小さくなるため、オン抵抗を低減させることができる。
　本発明にかかる半導体装置によれば、オン電圧を低減させることができるという効果を奏する。
図１は、実施の形態１にかかる半導体装置の構造を示す斜視図である。 図２Ａは、図１の切断線Ａ１－Ａ１’における断面構造を示す断面図である。 図２Ｂは、図１の切断線Ａ２－Ａ２’における断面構造を示す断面図である。 図３は、図１の切断線Ｂ－Ｂ’における断面構造を示す断面図である。 図４は、実施の形態２にかかる半導体装置の構造を示す斜視図である。 図５Ａは、図４の切断線Ｃ１－Ｃ１’における断面構造を示す断面図である。 図５Ｂは、図４の切断線Ｃ２－Ｃ２’における断面構造を示す断面図である。 図６は、図４の切断線Ｄ－Ｄ’における断面構造を示す断面図である。 図７は、実施の形態３にかかる半導体装置の構造を示す斜視図である。 図８Ａは、図７の切断線Ｆ１－Ｆ１’における断面構造を示す断面図である。 図８Ｂは、図７の切断線Ｆ２－Ｆ２’における断面構造を示す断面図である。 図９は、図７の切断線Ｈ－Ｈ’における断面構造を示す断面図である。 図１０は、実施の形態４にかかる半導体装置の構造を示す斜視図である。 図１１Ａは、図１０の切断線Ｉ１－Ｉ１’における断面構造を示す断面図である。 図１１Ｂは、図１０の切断線Ｉ２－Ｉ２’における断面構造を示す断面図である。 図１２は、図１０の切断線Ｊ－Ｊ’における断面構造を示す断面図である。 図１３は、実施の形態５にかかる半導体装置の構造を示す斜視図である。 図１４Ａは、図１３の切断線Ｋ１－Ｋ１’における断面構造を示す断面図である。 図１４Ｂは、図１３の切断線Ｋ２－Ｋ２’における断面構造を示す断面図である。 図１５は、図１３の切断線Ｌ－Ｌ’における断面構造を示す断面図である。 図１６は、実施の形態６にかかる半導体装置の構造を示す斜視図である。 図１７は、図１６の切断線Ｍ－Ｍ’における断面構造を示す断面図である。 図１８は、実施例のターンオン時のホール濃度分布を示す特性図である。 図１９は、従来のトレンチゲート型ＩＧＢＴの構造を示す斜視図である。 図２０は、図１９の切断線ＡＡ－ＡＡ’における断面構造を示す断面図である。 図２１は、図１９の切断線ＢＢ－ＢＢ’における断面構造を示す断面図である。 図２２は、実施の形態７にかかる半導体装置の構造を示す斜視図である。 図２３は、図２２の切断線Ｏ１－Ｏ１’における断面構造を示す断面図である。 図２４は、図２２の切断線Ｏ２－Ｏ２’における断面構造を示す断面図である。 図２５は、図２２の切断線Ｐ－Ｐ’における断面構造を示す断面図である。 図２６は、実施の形態７にかかる半導体装置の別の一例の構造を示す斜視図である。 図２７は、図２６の切断線Ｑ１－Ｑ１’における断面構造を示す断面図である。 図２８は、図２６の切断線Ｑ２－Ｑ２’における断面構造を示す断面図である。 図２９は、図２６の切断線Ｒ－Ｒ’における断面構造を示す断面図である。
　以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
　実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置の構造を示す斜視図である。図２Ａは、図１の切断線Ａ１－Ａ１’における断面構造を示す断面図である。図２Ｂは、図１の切断線Ａ２－Ａ２’における断面構造を示す断面図である。図３は、図１の切断線Ｂ－Ｂ’における断面構造を示す断面図である。図１では、隣り合うトレンチ２間に挟まれた領域（メサ領域）９の平面レイアウトを明確にするために、層間絶縁膜１１およびエミッタ電極（第１電極）１２を図示省略する。平面レイアウトとは、半導体基板（半導体チップ）１０のおもて面側から見た各部の平面形状および配置構成である。
　また、図１，２Ａ，２Ｂ，３には、活性領域のみを示し、活性領域の周囲を囲むエッジ終端領域を図示省略する（図４，５Ａ，５Ｂ，６，７，８Ａ，８Ｂ，９，１０，１１Ａ，１１Ｂ，１２，１３，１４Ａ，１４Ｂ，１５，１６，１７，２２，２３においても同様）。活性領域は、オン状態のときに電流が流れる領域である。活性領域には、トレンチゲート型ＩＧＢＴの単位セル（素子の構成単位）が隣接して複数配置されている。エッジ終端領域は、活性領域とチップ端部との間の領域であり、ｎ-型ドリフト領域１の、基板おもて面（半導体基板１０のおもて面）側の電界を緩和して耐圧を保持する。エッジ終端領域には、例えばガードリング、フィールドプレートおよびリサーフ等を組み合わせた耐圧構造が配置される。
　図１，２Ａ，２Ｂ，３に示す実施の形態１にかかる半導体装置は、ゲート制御に寄与するＭＯＳゲート構造を構成するゲート電極（第１ゲート電極）４ａと、ゲート制御に寄与しないダミーのＭＯＳゲート構造を構成する電極（ダミーゲート電極：第２ゲート電極）４ｂと、を備えたトレンチゲート型ＩＧＢＴである。具体的には、半導体基板１０のおもて面側には、所定のピッチで複数のトレンチ２が設けられている。複数のトレンチ２は、半導体基板１０のおもて面から深さ方向（半導体基板１０のおもて面から裏面に向かう方向）に所定の深さに達する。複数のトレンチ２は、半導体基板１０のおもて面に平行に延びるストライプ状の平面レイアウトに配置されている。複数のトレンチ２のうちの一部のトレンチ２はゲートトレンチ（第１トレンチ）２ａであり、それ以外のトレンチ２はダミートレンチ（第２トレンチ）２ｂである。ゲートトレンチ２ａおよびダミートレンチ２ｂの深さは、例えば略等しい。
　活性領域に後述する第１，２メサ領域９ａ，９ｂが混在して配置されていればよく、トレンチ２がストライプ状に延びる方向（長手方向：以下、第１方向とする）Ｘと直交する方向（短手方向：以下、第２方向とする）Ｙにおけるゲートトレンチ２ａおよびダミートレンチ２ｂの繰り返しパターンは種々変更可能である。繰り返しパターンとは、１つ以上のゲートトレンチ２ａおよび１つ以上のダミートレンチ２ｂを所定パターンで配置した１パターンを第２方向Ｙに複数並べたレイアウトである。例えば、第２方向Ｙにゲートトレンチ２ａを１つ配置するごとに複数のダミートレンチ２ｂを配置する等、が挙げられる。図１には、１つのゲートトレンチ２ａと１つのダミートレンチ２ｂとを第２方向Ｙに交互に繰り返し配置した場合を示す。後述する実施の形態２，３に変形例の一例を示す。
　ゲートトレンチ２ａの内部には、ゲートトレンチ２ａの内壁に沿ってゲート絶縁膜３ａが設けられ、ゲート絶縁膜３ａ上にゲート電極４ａが設けられている。ゲート電極４ａは、ゲート電位Ｇ（例えば５Ｖ）に電気的に接続される。ゲート電極４ａは、素子の制御に寄与するトレンチゲート構造を構成する。ダミートレンチ２ｂの内部には、ダミートレンチ２ｂの内壁に沿って絶縁膜（ダミーゲート絶縁膜）３ｂが設けられ、ダミーゲート絶縁膜３ｂ上にダミーゲート電極４ｂが設けられている。ダミーゲート電極４ｂは、図示省略する部分でエミッタ電位Ｅに電気的に接続されるとともに、ダミーゲート絶縁膜３ｂによりゲート電極４ａと電気的に絶縁されている。ダミーゲート電極４ｂは、エミッタ電極１２に接していてもよい。ダミーゲート電極４ｂは、素子の制御に寄与しないトレンチゲート構造を構成する。ダミーゲート電極４ｂの、エミッタ電位Ｅに接続される以外の構成は、ゲート電極４ａと同様である。
　ダミーゲート電極４ｂをエミッタ電位Ｅとすることで、ダミートレンチ２ｂに沿った部分には、ターンオン時にホール（正孔）の反転層が形成される。これによって、ミラー容量（ミラー効果により利得倍され入力容量として機能するゲート・コレクタ間容量）を低減することができる。トレンチ２間に挟まれた領域（メサ領域）９のうちの一部のメサ領域（以下、第１メサ領域とする）９ａには、表面領域（半導体基板１０のおもて面の表面層）全面に第１ｐ型ベース領域（第１半導体領域）５ａが設けられ、それ以外のメサ領域（以下、第２メサ領域とする）９ｂには、第１方向Ｘに所定の間隔Ｄ１で第２ｐ型ベース領域（第２半導体領域）５ｂが選択的に設けられている。半導体基板１０の、第１，２ｐ型ベース領域５ａ，５ｂ、後述するｎ型バッファ層１３およびｐ+型コレクタ層（第４半導体領域）１４以外の部分がｎ-型ドリフト領域１である。
　第１メサ領域９ａは、ＭＯＳゲートとして機能する領域である。ゲートトレンチ２ａの少なくとも一方の側壁側でＭＯＳゲートが駆動すればよく、第１メサ領域９ａは、ゲートトレンチ２ａ間に挟まれた領域であってもよいし、ゲートトレンチ２ａとダミートレンチ２ｂとの間に挟まれた領域であってもよい。また、第１メサ領域９ａは、第２方向Ｙに、他の第１メサ領域９ａと隣り合っていてもよいし、第２メサ領域９ｂと隣り合っていてもよい。
　第２メサ領域９ｂは、ＭＯＳゲートとして機能しない領域である。第２メサ領域９ｂは、ゲートトレンチ２ａ間に挟まれた領域であってもよいし、ダミートレンチ２ｂ間に挟まれた領域であってもよいし、ゲートトレンチ２ａとダミートレンチ２ｂとの間に挟まれた領域であってもよい。また、第２メサ領域９ｂは、第２方向Ｙに、第１メサ領域９ａと隣り合っていてもよいし、他の第２メサ領域９ｂと隣り合っていてもよい。
　図１，２Ａ，２Ｂ，３には、第１，２メサ領域９ａ，９ｂともにゲートトレンチ２ａとダミートレンチ２ｂとの間に挟まれた領域とし、かつ第１メサ領域９ａ同士が第２方向Ｙに２つの第２メサ領域９ｂを挟んで隣り合う場合を示す。第２メサ領域９ｂにおいて、第２ｐ型ベース領域５ｂ以外の部分においてはｎ-型ドリフト領域１が基板おもて面にまで達しており、第２ｐ型ベース領域５ｂはｎ-型ドリフト領域１によって複数に分離されている。すなわち、第２メサ領域９ｂの表面領域には、第１方向Ｘに、第２ｐ型ベース領域５ｂとｎ-型ドリフト領域１とが交互に繰り返し配置されている。
　第２メサ領域９ｂに第２ｐ型ベース領域５ｂを選択的に設けることで、ターンオフ時に第２ｐ型ベース領域５ｂとｎ-型ドリフト領域１との間のｐｎ接合から広がる空乏層で第２メサ領域９ｂが空乏化され、第２メサ領域９ｂでの耐圧が確保される。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。第２メサ領域９ｂの耐圧は、第１方向Ｘに隣り合う第２ｐ型ベース領域５ｂ間の間隔Ｄ１が広すぎると低下する。このため、第１方向Ｘに隣り合う第２ｐ型ベース領域５ｂ間の間隔Ｄ１は、第２メサ領域９ｂでの所定の耐圧を確保可能な程度に狭い間隔に設定される。
　また、第２メサ領域９ｂに第２ｐ型ベース領域５ｂを選択的に設けることで、従来構造（図１９～２１参照）のように活性領域の表面領域の全面にｐ型ベース領域１０５を設けた場合よりも、第１，２ｐ型ベース領域５ａ，５ｂとエミッタ電極１２との接続部分の総面積が小さくなる。このため、従来構造に比べて、ターンオン時にｐ+型コレクタ層１４からｎ-型ドリフト領域１に注入されたホールを半導体基板１０とエミッタ電極１２との接続部分からエミッタ電極１２に引き抜かれにくくすることができる。
　第１，２ｐ型ベース領域５ａ，５ｂは、第２方向Ｙの両側に位置するトレンチ２まで延在している。第１，２ｐ型ベース領域５ａ，５ｂの深さ（基板おもて面からの深さ）は、トレンチ２（ゲートトレンチ２ａおよびダミートレンチ２ｂ）の深さよりも浅い。第１，２ｐ型ベース領域５ａ，５ｂの深さは、例えば略等しい。第１，２ｐ型ベース領域５ａ，５ｂの不純物濃度は、例えば略等しい。
　第１ｐ型ベース領域５ａの内部には、ｎ+型エミッタ領域（第３半導体領域）６およびｐ+型コンタクト領域７がそれぞれ選択的に設けられている。ｎ+型エミッタ領域６は、第１方向Ｘに所定の間隔Ｄ２で設けられている。第１メサ領域９ａに配置されるｎ+型エミッタ領域６の個数でＩＧＢＴのチャネル（電子の反転層）密度が決定される。ｎ+型エミッタ領域６は、第２方向Ｙの両側に位置するトレンチ２のうち少なくともゲートトレンチ２ａまで延在し、ゲートトレンチ２ａの側壁のゲート絶縁膜３ａを挟んでゲート電極４ａと対向する。図１には、ｎ+型エミッタ領域６が第２方向Ｙの両側に位置するトレンチ２まで延在している場合を示す。
　ｐ+型コンタクト領域７は、第１方向Ｘに隣り合うｎ+型エミッタ領域６間に選択的に設けられ、第１方向Ｘの両側に位置するｎ+型エミッタ領域６にそれぞれ接する。ｐ+型コンタクト領域７は、第２方向Ｙの両側に位置するトレンチ２まで延在して設けられる。例えば、第１メサ領域９ａには、第１メサ領域９ａの中央部に、第１方向Ｘにトレンチ２とほぼ同じ長さのコンタクトホール８が形成される。この場合、ｐ+型コンタクト領域７は、第２方向Ｙの両側に位置するトレンチ２まで延在している。
　第２ｐ型ベース領域５ｂの内部には、ｐ+型コンタクト領域７が選択的に設けられている。ｐ+型コンタクト領域７は、エミッタ電極１２との接続部分となるコンタクトホール８に対応する部分を含む領域に設けられている。例えば、第２メサ領域９ｂには、第２メサ領域９ｂの中央部で、かつ第２ｐ型ベース領域５ｂが配置された部分を含む領域にコンタクトホール８が形成される。コンタクトホール８は、少なくとも第２ｐ型ベース領域５ｂが配置された部分に形成されていればよい。図１には、第２ｐ型ベース領域５ｂが配置された部分のみにコンタクトホール８が形成されている状態を示す。この場合、ｐ+型コンタクト領域７は、例えば第２ｐ型ベース領域５ｂの表面領域の全面に配置され、第２方向Ｙの両側に位置するトレンチ２まで延在している。第２ｐ型ベース領域５ｂの内部には、ｎ+型エミッタ領域６は設けられていない。
　第２メサ領域９ｂに第２ｐ型ベース領域５ｂが部分的に形成されていることで、第２メサ領域９ｂにおいては第２ｐ型ベース領域５ｂの部分のみがゲート・エミッタ間容量（入力容量）として寄与し、ＩＧＢＴ全体のゲート・エミッタ間容量が小さくなる。このため、従来構造（図１９～２１参照）のようにすべてのメサ領域１０９にｎ+型エミッタ領域１０６を設けた場合よりも、ターンオン時間を短くすることができる。また、第２ｐ型ベース領域５ｂの内部にｎ+型エミッタ領域６が設けられていないため、隣り合う第２メサ領域９ｂ間に挟まれたゲートトレンチ２ａ内のゲート電極４ａは、ゲート制御に寄与しない。第１，２ｐ型ベース領域５ａ，５ｂの内部のｐ+型コンタクト領域７の深さは、ｎ+型エミッタ領域６と同じ深さ以上の深さであればよく、ｎ+型エミッタ領域６よりも深くてもよい。図２Ｂ，３には、ｐ+型コンタクト領域７の深さがｎ+型エミッタ領域６よりも深い場合を示す（図５Ｂ，６，８Ｂ，９，１１Ｂ，１２，１４Ｂ，１５においても同様）。
　隣り合う第２メサ領域９ｂ間には、ゲート制御に寄与しなくてもゲート電極４ａを配置することが好ましい。その理由は、次の通りである。ターンオン時に、第２ｐ型ベース領域５ｂの、当該ゲートトレンチ２ａに沿った部分に電子の反転層が形成される。これにより、ｎ-型ドリフト領域１内のホールがエミッタ電極１２と第２ｐ型ベース領域５ｂとの接続部分からエミッタ電極１２に引き抜かれにくくなるからである。また、ミラー容量が上がるため、ターンオン時にｎ-型ドリフト領域１にホールが蓄積されやすくなるからである。
　層間絶縁膜１１は、ゲート電極４ａおよびダミーゲート電極４ｂを覆うように、半導体基板１０のおもて面全面に設けられている。層間絶縁膜１１には、第１，２メサ領域９ａ，９ｂ上にそれぞれコンタクトホール８が設けられている。第１メサ領域９ａのコンタクトホール８は、第１方向Ｘに延びる直線状の平面形状を有し、第１メサ領域９ａの中央部においてｎ+型エミッタ領域６およびｐ+型コンタクト領域７を露出する。第２メサ領域９ｂのコンタクトホール８は、略矩形状の平面形状を有し、第２メサ領域９ｂの中央部においてｐ+型コンタクト領域７を露出する。
　エミッタ電極１２は、第１メサ領域９ａのｎ+型エミッタ領域６およびｐ+型コンタクト領域７および第２メサ領域９ｂのｐ+型コンタクト領域７に接し、これらの領域および第１，２ｐ型ベース領域５ａ，５ｂに電気的に接続されている。また、エミッタ電極１２は、層間絶縁膜１１によりゲート電極４ａと電気的に絶縁されている。半導体基板１０の裏面の表面層には、ｎ型バッファ層１３が設けられている。また、半導体基板１０の裏面の表面層には、ｎ型バッファ層１３よりも浅い深さに、ｎ型バッファ層１３に接してｐ+型コレクタ層１４が設けられている。コレクタ電極（第２電極）１５は、ｐ+型コレクタ層１４に接する。
　以上、説明したように、実施の形態１によれば、一部のメサ領域（第２メサ領域）においてはｐ型ベース領域（第２ｐ型ベース領域）を選択的に設けることで、ターンオン時、メサ領域の、ｐ型ベース領域を配置していない部分でホール濃度が高く保たれる。これにより、従来構造（図１９～２１参照）のように活性領域の表面領域の全面にｐ型ベース領域を設けた場合と比べて、ターンオン時に基板おもて面付近の抵抗が小さくなるため、オン抵抗を低減させることができる。また、実施の形態１によれば、エミッタ電位のダミーゲート電極を設けることで、ミラー容量を低減させることができる。このため、スイッチング特性（ターンオフ時間、ターンオフ損失等）を向上させることができる。
（実施の形態２）
　次に、実施の形態２にかかる半導体装置の構造について説明する。図４は、実施の形態２にかかる半導体装置の構造を示す斜視図である。図５Ａは、図４の切断線Ｃ１－Ｃ１’における断面構造を示す断面図である。図５Ｂは、図４の切断線Ｃ２－Ｃ２’における断面構造を示す断面図である。図６は、図４の切断線Ｄ－Ｄ’における断面構造を示す断面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、第２メサ領域９ｂを、ダミートレンチ２ｂ間に挟まれた領域とした点である。
　例えば、実施の形態１と同様に、第１メサ領域９ａ同士が第２方向Ｙに２つの第２メサ領域９ｂを挟んで隣り合うとする。この場合、第２方向Ｙにゲートトレンチ２ａを１つ配置するごとにダミートレンチ２ｂを３つ配置した繰り返しパターンで、ゲートトレンチ２ａおよびダミートレンチ２ｂが配置される。すなわち、隣り合う第２メサ領域９ｂ間に挟まれたトレンチ２をダミートレンチ２ｂとし、隣り合う第２メサ領域９ｂ間にエミッタ電位Ｅのダミーゲート電極４ｂが配置される。
　第２ｐ型ベース領域５ｂの内部にｎ+型エミッタ領域６が配置されていないため、上述したように、隣り合う第２メサ領域９ｂ間に配置したゲート電極はゲート制御に寄与しない。したがって、隣り合う第２メサ領域９ｂ間にダミーゲート電極４ｂを配置したとしても、ＩＧＢＴのチャネル密度は実施の形態１と同程度である。また、隣り合う第２メサ領域９ｂ間にダミーゲート電極４ｂを配置することで、ｎ-型ドリフト領域１の、ダミートレンチ２ｂに沿った部分にホールの反転層が形成されるため、ミラー容量を小さくすることができる。
　以上、説明したように、実施の形態２によれば、ゲートトレンチおよびダミートレンチの繰り返しパターンを種々変更したとしても、実施の形態１と同様の効果を得ることができる。
（実施の形態３）
　次に、実施の形態３にかかる半導体装置の構造について説明する。図７は、実施の形態３にかかる半導体装置の構造を示す斜視図である。図８Ａは、図７の切断線Ｆ１－Ｆ１’における断面構造を示す断面図である。図８Ｂは、図７の切断線Ｆ２－Ｆ２’における断面構造を示す断面図である。図９は、図７の切断線Ｈ－Ｈ’における断面構造を示す断面図である。実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、第１メサ領域９ａを、ゲートトレンチ２ａ間に挟まれた領域とした点である。
　例えば、実施の形態１と同様に、第１メサ領域９ａ同士が第２方向Ｙに２つの第２メサ領域９ｂを挟んで隣り合うとする。この場合、第２方向Ｙにゲートトレンチ２ａを２つ配置するごとにダミートレンチ２ｂを１つ配置した繰り返しパターンで、ゲートトレンチ２ａおよびダミートレンチ２ｂが配置される。すなわち、第１メサ領域９ａを挟んで隣り合うゲートトレンチ２ａ同士の対向する側壁側でＭＯＳゲートが駆動する。かつ、実施の形態２と同様に、隣り合う第２メサ領域９ｂ間にエミッタ電位Ｅのダミーゲート電極４ｂが配置される。
　以上、説明したように、実施の形態３によれば、ゲートトレンチおよびダミートレンチの繰り返しパターンを種々変更したとしても、実施の形態１，２と同様の効果を得ることができる。
（実施の形態４）
　次に、実施の形態４にかかる半導体装置の構造について説明する。図１０は、実施の形態４にかかる半導体装置の構造を示す斜視図である。図１１Ａは、図１０の切断線Ｉ１－Ｉ１’における断面構造を示す断面図である。図１１Ｂは、図１０の切断線Ｉ２－Ｉ２’における断面構造を示す断面図である。図１２は、図１０の切断線Ｊ－Ｊ’における断面構造を示す断面図である。実施の形態４にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、蓄積層２１を設けた点である。蓄積層（第５半導体領域）２１は、ターンオン時にｎ-型ドリフト領域１の少数キャリア（ホール）の障壁となり、ｎ-型ドリフト領域１に少数キャリアを蓄積する機能を有する。
　具体的には、蓄積層２１は、第１，２ｐ型ベース領域５ａ，５ｂよりも基板おもて面から深い位置に、活性領域全体にわたって略一様な厚さで、第１，２ｐ型ベース領域５ａ，５ｂに接して設けられている。蓄積層２１の、基板おもて面からの深さ（すなわち蓄積層２１とｎ-型ドリフト領域１との界面）は、トレンチ２（ゲートトレンチ２ａおよびダミートレンチ２ｂ）の深さよりも浅い。すなわち、蓄積層２１は、第１，２メサ領域９ａ，９ｂともに、第１方向Ｘにトレンチ２とほぼ同じ長さで設けられ、かつ第２方向Ｙの両側に位置するトレンチ２まで延在している。
　実施の形態４を実施の形態２，３に適用してもよい。
　以上、説明したように、実施の形態４によれば、実施の形態１～３と同様の効果を得ることができる。また、実施の形態４によれば、蓄積層を設けることで、ターンオン時にｎ-型ドリフト領域の、第１，２ｐ型ベース領域との界面付近のホール密度をさらに高くすることができる。これにより、オン電圧をさらに低くすることができる。
（実施の形態５）
　次に、実施の形態５にかかる半導体装置の構造について説明する。図１３は、実施の形態５にかかる半導体装置の構造を示す斜視図である。図１４Ａは、図１３の切断線Ｋ１－Ｋ１’における断面構造を示す断面図である。図１４Ｂは、図１３の切断線Ｋ２－Ｋ２’における断面構造を示す断面図である。図１５は、図１３の切断線Ｌ－Ｌ’における断面構造を示す断面図である。実施の形態５にかかる半導体装置が実施の形態４にかかる半導体装置と異なる点は、第１メサ領域９ａの第１ｐ型ベース領域５ａの直下（第１ｐ型ベース領域５ａのコレクタ側において深さ方向に対向する部分）にのみ蓄積層（第５半導体領域）２２を設けた点である。
　蓄積層２２は、第１ｐ型ベース領域５ａよりも基板おもて面から深い位置に、第１ｐ型ベース領域５ａに接して設けられている。蓄積層２２の、基板おもて面からの深さ（すなわち蓄積層２２とｎ-型ドリフト領域１との界面）は、トレンチ２（ゲートトレンチ２ａおよびダミートレンチ２ｂ）の深さよりも浅くてもよい。すなわち、蓄積層２２は、第１メサ領域９ａに、第１方向Ｘにトレンチ２とほぼ同じ長さで設けられ、かつ第２方向Ｙの両側に位置するトレンチ２まで延在している。
　蓄積層２２は、第２メサ領域９ｂの第２ｐ型ベース領域５ｂに深さ方向に対向する部分にも配置されてもよい。
　以上、説明したように、実施の形態５によれば、実施の形態１～３と同様の効果を得ることができる。また、実施の形態５によれば、ＭＯＳゲートとして機能するメサ領域のｐ型ベース領域（内部にｎ+型エミッタ領域が設けられたｐ型ベース領域）の直下にのみ蓄積層が設けられていれば、実施の形態４と同様の効果を奏する。
（実施の形態６）
　次に、実施の形態６にかかる半導体装置の構造について説明する。図１６は、実施の形態６にかかる半導体装置の構造を示す斜視図である。図１７は、図１６の切断線Ｍ－Ｍ’における断面構造を示す断面図である。図１６の切断線Ａ１－Ａ１’および切断線Ａ２－Ａ２’における断面構造は、実施の形態１（図２Ａ，２Ｂ参照）と同様である。実施の形態６にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、第２メサ領域９ｂの第２ｐ型ベース領域５ｂの内部に、ｎ+型エミッタ領域６が選択的に設けられている点である。
　すなわち、第１，２メサ領域９ａ，９ｂともにＭＯＳゲートとして機能する。第２メサ領域９ｂにおいて、ｎ+型エミッタ領域６は、例えば第２ｐ型ベース領域５ｂの第１方向Ｘの中央部に配置され、かつ第２方向Ｙの両側に位置するトレンチ２まで延在している。ｐ+型コンタクト領域７は、ｎ+型エミッタ領域６の第１方向Ｘの両側に、ｎ+型エミッタ領域６に接して設けられている。これら第２メサ領域９ｂのｎ+型エミッタ領域６およびｐ+型コンタクト領域７は、第２メサ領域９ｂのコンタクトホール８に露出されている。
　また、実施の形態６においては、第２メサ領域９ｂは、ＭＯＳゲートとして機能する領域となる。このため、ゲートトレンチ２ａおよびダミートレンチ２ｂは、第２メサ領域９ｂがゲートトレンチ２ａとダミートレンチ２ｂとの間に挟まれた領域になるように配置される。第２メサ領域９ｂにおいて、ｎ+型エミッタ領域６は、第２方向Ｙの両側に位置するトレンチ２のうちゲートトレンチ２ａまで延在し、ゲートトレンチ２ａの側壁のゲート絶縁膜３ａを挟んでゲート電極４ａと対向する。
　実施の形態６を実施の形態２～５に適用してもよい。
　以上、説明したように、実施の形態６によれば、実施の形態１～５と同様の効果を得ることができる。また、実施の形態６によれば、ＩＧＢＴのチャネル密度を高めることができる。
（実施例）
　次に、オン電圧について検証した。上述した実施の形態１にかかる半導体装置（図１～３参照）の構造を有するＩＧＢＴ（以下、実施例とする）について、ターンオン時のホール濃度を図１８に示す。図１８は、実施例のターンオン時のホール濃度分布を示す特性図である。図１８の横軸には第１，２ｐ型ベース領域５ａ，５ｂとｎ-型ドリフト領域１との間のｐｎ接合（深さ＝０μｍ）からの深さを示し、縦軸には図２Ａの切断線Ｎ１－Ｎ１’におけるホール濃度を示す。実施例のホール濃度は、ｎ-型ドリフト領域１の、第１メサ領域９ａの第１ｐ型ベース領域５ａとの境界付近Ｎ３で最大値を示す。
　比較として、従来構造（図１９～２１参照）を有するＩＧＢＴ（以下、従来例とする）のターンオン時のホール濃度も図１８に示す。従来例については、図１８の横軸にｐ型ベース領域１０５とｎ-型ドリフト領域１０１との間のｐｎ接合（深さ＝０μｍ）からの深さを示し、縦軸に図２０の切断線Ｎ２－Ｎ２’におけるホール濃度を示す。従来例は、ｎ+型エミッタ領域１０６の個数を実施例と同じにして、チャネル密度を実施例と同じにしている。従来例のホール濃度は、実施例と同様に、ｎ-型ドリフト領域１０１の、メサ領域１０９のｐ型ベース領域１０５との境界付近Ｎ４で最大値を示す。
　図１８に示す結果から、実施例は、従来例に比べて、ターンオン時にｎ-型ドリフト領域１内のホール密度（少数キャリア密度）を高く、オン電圧を低くすることができることが確認された。
（実施の形態７）
　次に、実施の形態７にかかる半導体装置の構造について説明する。図２２は、実施の形態７にかかる半導体装置の構造を示す斜視図である。図２３は、図２２の切断線Ｏ１－Ｏ１’における断面構造を示す断面図である。図２４は、図２２の切断線Ｏ２－Ｏ２’における断面構造を示す断面図である。図２５は、図２２の切断線Ｐ－Ｐ’における断面構造を示す断面図である。実施の形態７にかかる半導体装置は、実施の形態１にかかる半導体装置をＲＣ－ＩＧＢＴ（Ｒｅｖｅｒｓｅ　Ｃｏｎｄｕｃｔｉｎｇ　ＩＧＢＴ：逆導通ＩＧＢＴ）に適用したものである。
　具体的には、図２２～２５に示すように、活性領域において、同一の半導体基板１０上に、ＩＧＢＴの動作領域となるＩＧＢＴ部３１と、ＦＷＤ（Ｆｒｅｅ　Ｗｈｅｅｌｉｎｇ　Ｄｉｏｄｅ：還流ダイオード）の動作領域となるＦＷＤ部３２とが半導体基板１０のおもて面に平行な方向に並列に設けられている。ＩＧＢＴ部３１には、実施の形態１と同様に、ゲート電位Ｇのゲート電極４ａと、エミッタ電位Ｅのダミーゲート電極４ｂと、を備えたトレンチゲート型ＩＧＢＴが設けられている。
　すなわち、ＩＧＢＴ部３１には、実施の形態１と同様に、所定の繰り返しパターンでゲートトレンチ２ａおよびダミートレンチ２ｂが配置され、かつＭＯＳゲートとして機能する第１メサ領域９ａと、ＭＯＳゲートとして機能しない第２メサ領域９ｂと、が所定の繰り返しパターンで配置される。ＩＧＢＴ部３１の最もＦＷＤ部３２側には、第２メサ領域９ｂ（以下、符号９ｂ’で示す）が配置されている。
　ＩＧＢＴ部３１の最もＦＷＤ部３２側の第２メサ領域９ｂ’は、ＩＧＢＴ部３１の中心側においてゲートトレンチ２ａに接する。すなわち、ＩＧＢＴ部３１の最もＦＷＤ部３２側のトレンチ２は、ゲートトレンチ２ａである。ＩＧＢＴ部３１の最もＦＷＤ部３２側の第２メサ領域９ｂ’は、ＩＧＢＴ部３１の最もＦＷＤ部３２側のゲートトレンチ２ａと、後述する境界領域３３のＩＧＢＴ部３１側のダミートレンチ２ｂと、の間の領域である。
　ＩＧＢＴ部３１に、実施の形態４と同様に、蓄積層２１が配置されていてもよい。図２３～２５の切断線Ｏ１－Ｏ１’，Ｏ２－Ｏ２’，Ｐ－Ｐ’は、第２方向Ｙに平行な切断線である。第１メサ領域９ａのｎ+型エミッタ領域６と、第２メサ領域９ｂのｎ-型ドリフト領域１と、を通る切断線Ｏ１－Ｏ１’におけるＩＧＢＴ部３１の断面構造は、実施の形態１の図２Ａに蓄積層２１を配置したものと同じである。
　第１メサ領域９ａのｐ+型コンタクト領域７と、第２メサ領域９ｂのｎ-型ドリフト領域１と、を通る切断線Ｏ２－Ｏ２’におけるＩＧＢＴ部３１の断面構造（図２４）は、実施の形態１の図２Ｂに蓄積層２１を配置したものと同じである。第１メサ領域９ａのｎ+型エミッタ領域６と、第２メサ領域９ｂのｐ+型コンタクト領域７と、を通る切断線Ｐ－Ｐ’におけるＩＧＢＴ部３１の断面構造は、実施の形態１の図３に蓄積層２１を配置したものと同じである。
　ＦＷＤ部３２には、ＩＧＢＴ部３１のＩＧＢＴに逆並列に接続されたＦＷＤが設けられている。ＦＷＤ部３２のＦＷＤは、ｐ型アノード領域５ｃとｎ-型ドリフト領域１およびｎ+型カソード領域４１とのｐｎ接合で形成されたダイオードである。また、ＦＷＤ部３２には、ＩＧＢＴ部３１と同様に、ＩＧＢＴ部３１のトレンチ２と平行に第１方向Ｘに延びるストライプ状のレイアウトにトレンチ２が配置されている。
　ＦＷＤ部３２に設けられたトレンチ２は、すべてダミートレンチ２ｂである。ＦＷＤ部３２のダミートレンチ２ｂは、ＩＧＢＴ部３１のダミートレンチ２ｂと同様に、内部にダミーゲート絶縁膜３ｂを介してダミーゲート電極４ｂが設けられている。ＦＷＤ部３２のダミーゲート電極４ｂは、ＩＧＢＴ部３１のダミーゲート電極４ｂと同様に、図示省略する部分でエミッタ電位Ｅに電気的に接続されている。ＦＷＤ部３２のダミーゲート電極４ｂは、エミッタ電極１２に接していてもよい。
　ｐ型アノード領域５ｃは、ＦＷＤ部３２のダミートレンチ２ｂ間に挟まれた領域（以下、第３メサ領域とする）９ｃにおいて、表面領域（半導体基板１０のおもて面の表面層）全面に設けられている。ｐ型アノード領域５ｃは、第３メサ領域９ｃのコンタクトホール８に露出されている。第３メサ領域９ｃのコンタクトホール８は、例えば、第３メサ領域９ｃの中央部に、第１方向Ｘにトレンチ２とほぼ同じ長さで形成される。
　ｐ型アノード領域５ｃの深さは、例えば、ＩＧＢＴ部３１の第１，２ｐ型ベース領域５ａ，５ｂと同様である。ｐ型アノード領域５ｃは、第３メサ領域９ｃのコンタクトホール８を介してエミッタ電極１２に接し、エミッタ電極１２に電気的に接続されている。すなわち、エミッタ電極１２は、アノード電極を兼ねる。ｐ型アノード領域５ｃよりも基板おもて面から深い位置に、例えばＦＷＤ部３２全体にわたって略一様な厚さで、ｐ型アノード領域５ｃに接して蓄積層２１が設けられていてもよい。
　ｎ+型カソード領域４１は、ＦＷＤ部３２において、半導体基板１０の裏面の表面層に設けられている。ｎ+型カソード領域４１は、半導体基板１０の裏面に平行な方向にｐ+型コレクタ層１４に隣接して設けられている。ｎ+型カソード領域４１とｐ+型コレクタ層１４との境界は、後述する境界領域３３のＦＷＤ部３２側のダミートレンチ２ｂの直下（ｎ-型ドリフト領域１およびｎ型バッファ層１３を挟んでコレクタ側）に位置する。
　ｎ+型カソード領域４１の厚さは、例えばｐ+型コレクタ層１４と同じであってもよい。ｎ型バッファ層１３は、ＩＧＢＴ部３１から後述する境界領域３３を通ってＦＷＤ部３２に延在している。ｎ型バッファ層１３は、半導体基板１０の裏面からｎ+型カソード領域４１よりも深い位置に、ｎ+型カソード領域４１に接して設けられている。コレクタ電極１５は、半導体基板１０の裏面全面に設けられ、ｐ+型コレクタ層１４およびｎ+型カソード領域４１に接する。すなわち、コレクタ電極１５は、カソード電極を兼ねる。
　ＩＧＢＴ部３１とＦＷＤ部３２との間の領域（以下、境界領域とする）３３には、１つのメサ領域（以下、境界メサ領域とする）９ｄを挟んで隣り合う２つのダミートレンチ２ｂが配置されている。すなわち、境界メサ領域９ｄを挟んで隣り合う２つのダミートレンチ２ｂのうち、一方のダミートレンチ２ｂはＩＧＢＴ部３１の最もＦＷＤ部３２側の第２メサ領域９ｂ’に接し、他方のダミートレンチ２ｂはＦＷＤ部３２の最もＩＧＢＴ部３１側の第３メサ領域９ｃに接する。
　境界領域３３のダミートレンチ２ｂは、ＩＧＢＴ部３１のダミートレンチ２ｂと同様に、内部にダミーゲート絶縁膜３ｂを介してダミーゲート電極４ｂが設けられている。境界領域３３のダミーゲート電極４ｂは、ＩＧＢＴ部３１のダミーゲート電極４ｂと同様に、図示省略する部分でエミッタ電位Ｅに電気的に接続されている。境界領域３３のダミーゲート電極４ｂは、エミッタ電極１２に接していてもよい。
　境界メサ領域９ｄには、表面領域（半導体基板１０のおもて面の表面層）全面に、第３ｐ型ベース領域５ｄが設けられている。第３ｐ型ベース領域５ｄの深さは、例えば、ＩＧＢＴ部３１の第１，２ｐ型ベース領域５ａ，５ｂと同様である。第３ｐ型ベース領域５ｄよりも基板おもて面から深い位置に、第３ｐ型ベース領域５ｄに接して蓄積層２１が設けられていてもよい。
　第３ｐ型ベース領域５ｄの内部には、第３ｐ型ベース領域５ｄの表面領域全面にｐ+型コンタクト領域５１が選択的に設けられている。すなわち、境界メサ領域９ｄのｐ+型コンタクト領域５１は、第２方向Ｙの両側に位置するダミートレンチ２ｂまで延在して設けられる。このｐ+型コンタクト領域５１は、境界メサ領域９ｄのコンタクトホール８に露出され、当該コンタクトホール８を介してエミッタ電極１２に接し、エミッタ電極１２に電気的に接続されている。
　境界メサ領域９ｄのコンタクトホール８は、例えば、境界メサ領域９ｄの中央部に、第１方向Ｘにダミートレンチ２ｂとほぼ同じ長さで形成される。ｎ+型カソード領域４１とｐ+型コレクタ層１４との境界３４は、上述したように境界領域３３のＦＷＤ部３２側のダミートレンチ２ｂの直下に位置する。このため、境界メサ領域９ｄは、ＩＧＢＴ部３１から境界領域３３に延在するｐ+型コレクタ層１４と、ｎ-型ドリフト領域１およびｎ型バッファ層１３を挟んで深さ方向Ｚに対向する。
　ｎ+型カソード領域４１とｐ+型コレクタ層１４との境界３４の位置を半導体基板１０のおもて面上に投影した位置３５から、ＩＧＢＴ部３１の最もＦＷＤ部３２側のｎ+型エミッタ領域６までの距離Ｌは、境界メサ領域９ｄの幅ｗ１と、ＩＧＢＴ部３１の最もＦＷＤ部３２側の第２メサ領域９ｂ’の幅ｗ２と、当該第２メサ領域９ｂ’の両側のトレンチ２の幅ｗ３，ｗ４と、の総和以上である。
　次に、実施の形態７にかかる半導体装置の別の一例について説明する。図２６は、実施の形態７にかかる半導体装置の別の一例の構造を示す斜視図である。図２７は、図２６の切断線Ｑ１－Ｑ１’における断面構造を示す断面図である。図２８は、図２６の切断線Ｑ２－Ｑ２’における断面構造を示す断面図である。図２９は、図２６の切断線Ｒ－Ｒ’における断面構造を示す断面図である。
　図２６に示す実施の形態７にかかる半導体装置の別の一例が図２２に示す実施の形態７にかかる半導体装置と異なる点は、ＦＷＤ部３２に蓄積層２１を設けない点である。すなわち、ＩＧＢＴ部３１および境界領域３３のみに蓄積層２１が設けられている。図２６に示す実施の形態７にかかる半導体装置の別の一例においては、ＦＷＤ部３２のＦＷＤの逆回復時に、正孔を半導体基板１０のおもて面側に引き抜きやすくすることができる。
　ＩＧＢＴ部３１に、実施の形態２～５のいずれかの構成を備えたトレンチゲート型ＩＧＢＴが設けられていてもよい。
　以上、説明したように、実施の形態７によれば、ＲＣ－ＩＧＢＴに適用した場合においても、実施の形態１～６と同様の効果を得ることができる。
　以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、第１，２メサ領域を第２方向に規則的に繰り返し配置した場合を例に説明したが、第１，２メサ領域の配置は本発明の趣旨を逸脱しない範囲で種々変更可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
　以上のように、本発明にかかる半導体装置は、種々の産業用機械などの電源装置や電気自動車（ＥＶ：Ｅｌｅｃｔｒｉｃ　Ｖｅｈｉｃｌｅ）などに使用される半導体装置に有用である。
　１　ｎ-型ドリフト領域
　２　トレンチ
　２ａ　ゲートトレンチ
　２ｂ　ダミートレンチ
　３ａ　ゲート絶縁膜
　３ｂ　ダミーゲート絶縁膜
　４ａ　ゲート電極
　４ｂ　ダミーゲート電極
　５ａ　第１メサ領域のｐ型ベース領域（第１ｐ型ベース領域）
　５ｂ　第２メサ領域のｐ型ベース領域（第２ｐ型ベース領域）
　５ｃ　ｐ型アノード領域
　５ｄ　境界メサ領域のｐ型ベース領域（第３ｐ型ベース領域）
　６　ｎ+型エミッタ領域
　７　ｐ+型コンタクト領域
　８　コンタクトホール
　９　メサ領域
　９ａ　ｐ型ベース領域が全面に設けられたメサ領域（第１メサ領域）
　９ｂ　ｐ型ベース領域が選択的に設けられたメサ領域（第２メサ領域）
　９ｂ'  ＩＧＢＴ部の最もＦＷＤ部側の第２メサ領域
　９ｃ　ＦＷＤ部のメサ領域（第３メサ領域）
　９ｄ　境界領域のメサ領域（境界メサ領域）
　１０　半導体基板
　１１　層間絶縁膜
　１２　エミッタ電極
　１３　ｎ型バッファ層
　１４　ｐ+型コレクタ層
　１５　コレクタ電極
　２１，２２　蓄積層
　３１　ＩＧＢＴ部
　３２　ＦＷＤ部
　３３　境界領域
　３４　ｎ+型カソード領域とｐ+型コレクタ層との境界
　３５　ｎ+型カソード領域とｐ+型コレクタ層との境界の位置を半導体基板のおもて面上に投影した位置
　４１　ｎ+型カソード領域
　５１　境界領域のｐ+型コンタクト領域
　Ｄ１　第２ｐ型ベース領域間の第１方向の間隔
　Ｄ２　ｎ+型エミッタ領域間の第１方向の間隔
　Ｅ　エミッタ電位
　Ｇ　ゲート電位
　Ｌ　ｎ+型カソード領域とｐ+型コレクタ層との境界の位置を半導体基板のおもて面上に投影した位置から、ＩＧＢＴ部の最もＦＷＤ部側のｎ+型エミッタ領域までの距離
　Ｎ３　ｎ-型ドリフト領域の、第１メサ領域の第１ｐ型ベース領域との境界付近
　ｗ１　境界メサ領域の幅
　ｗ２　ＩＧＢＴ部の最もＦＷＤ部側の第２メサ領域の幅
　ｗ３，ｗ４　ＩＧＢＴ部の最もＦＷＤ部側の第２メサ領域の両側のトレンチの幅
　Ｘ　トレンチがストライプ状に延びる方向（第１方向）
　Ｙ　トレンチがストライプ状に延びる方向と直交する方向（第２方向）
　Ｚ　深さ方向

Claims (11)

  1. 　第１導電型の半導体基板のおもて面から所定の深さに達し、かつ前記半導体基板のおもて面に平行な第１方向にストライプ状のレイアウトに配置された複数のトレンチと、
    　前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    　前記ゲート電極のうち、素子の制御に寄与する第１ゲート電極と、
    　前記ゲート電極のうち、前記第１ゲート電極以外の第２ゲート電極と、
    　前記トレンチのうち、前記第１ゲート電極を設けた第１トレンチと、
    　前記トレンチのうち、前記第２ゲート電極を設けた第２トレンチと、
    　隣り合う前記トレンチ間に挟まれたメサ領域と、
    　前記メサ領域のうちの一部の第１メサ領域の全面に、前記半導体基板のおもて面から前記トレンチよりも浅い深さで設けられた第２導電型の第１半導体領域と、
    　前記メサ領域のうち、前記第１メサ領域以外の第２メサ領域に、前記半導体基板のおもて面から前記トレンチよりも浅い深さで、かつ前記第１方向に所定の間隔で設けられた第２導電型の第２半導体領域と、
    　前記第１半導体領域の内部に、前記第１方向に所定の間隔で設けられた第１導電型の第３半導体領域と、
    　前記半導体基板の裏面に設けられた第２導電型の第４半導体領域と、
    　前記第１半導体領域、前記第２半導体領域、前記第３半導体領域および前記第２ゲート電極に電気的に接続された第１電極と、
    　前記第４半導体領域に電気的に接続された第２電極と、
    　を備え、
    　前記第１メサ領域の両側の前記トレンチのうち、少なくとも一方が前記第１トレンチであり、
    　前記第２メサ領域の両側の前記トレンチのうち、少なくとも一方が前記第２トレンチであることを特徴とする半導体装置。
  2. 　前記第１方向と直交する第２方向に、前記第１トレンチを挟んで前記第２メサ領域同士が隣り合うことを特徴とする請求項１に記載の半導体装置。
  3. 　前記第１方向と直交する第２方向に、前記第２トレンチを挟んで前記第２メサ領域同士が隣り合うことを特徴とする請求項１に記載の半導体装置。
  4. 　前記第１メサ領域は、隣り合う前記第１トレンチ間に挟まれていることを特徴とする請求項１～３のいずれか一つに記載の半導体装置。
  5. 　前記半導体基板のおもて面から前記第１半導体領域よりも深い位置において前記第１メサ領域の全面に、前記第１半導体領域に接して設けられた、前記半導体基板よりも不純物濃度の高い第１導電型の第５半導体領域をさらに備えることを特徴とする請求項１～４のいずれか一つに記載の半導体装置。
  6. 　前記第５半導体領域は、さらに、前記半導体基板のおもて面から前記第２半導体領域よりも深い位置において前記第２メサ領域の全面に、前記第２半導体領域に接して設けられていることを特徴とする請求項５に記載の半導体装置。
  7. 　前記第５半導体領域は、さらに、前記半導体基板のおもて面から前記第２半導体領域よりも深い位置において前記第２半導体領域に深さ方向に対向する部分に、前記第２半導体領域に接して設けられていることを特徴とする請求項５に記載の半導体装置。
  8. 　前記第３半導体領域は、さらに前記第２半導体領域の内部に設けられており、
    　前記第２メサ領域の両側の前記トレンチのうち、一方が前記第１トレンチであり、他方が前記第２トレンチであることを特徴とする請求項１～７のいずれか一つに記載の半導体装置。
  9. 　前記トレンチのうち、前記第２ゲート電極が設けられた第３トレンチと、
    　前記メサ領域のうち、両側に位置する前記トレンチの少なくとも一方が前記第３トレンチとなる隣り合う前記トレンチ間に挟まれた第３メサ領域と、
    　前記第３メサ領域の全面に、前記半導体基板のおもて面から前記トレンチよりも浅い深さで設けられた第２導電型の第６半導体領域と、
    　前記半導体基板の裏面に平行な方向に前記第４半導体領域に隣接して設けられ、前記第４半導体領域に接し、かつ深さ方向に前記第６半導体領域と対向する、前記半導体基板よりも不純物濃度の高い第１導電型の第７半導体領域と、
    　前記第１トレンチおよび前記第２トレンチが配置された第１素子部と、
    　前記第３トレンチが配置された第２素子部と、
    　前記トレンチのうち、前記第２ゲート電極が設けられ、前記第１素子部と前記第２素子部との境界領域に配置された２つの第４トレンチと、
    　前記メサ領域のうち、２つの前記第４トレンチ間に挟まれた第４メサ領域と、
    　前記第４メサ領域の全面に、前記半導体基板のおもて面から前記トレンチよりも浅い深さで設けられた第２導電型の第８半導体領域と、
    　前記第８半導体領域の全面に、前記半導体基板のおもて面から前記第８半導体領域よりも浅い深さで設けられた、前記第８半導体領域よりも不純物濃度の高い第２導電型の第９半導体領域と、
    　をさらに備え、
    　前記第６半導体領域および前記第９半導体領域は、前記第１電極に電気的に接続され、
    　前記第７半導体領域は、前記第２電極に電気的に接続され、
    　２つの前記第４トレンチのうち、前記第１素子部側の前記第４トレンチは前記第１トレンチと隣り合い、当該隣り合う前記第４トレンチと前記第１トレンチとの間に前記第２メサ領域が配置され、
    　２つの前記第４トレンチのうち、前記第２素子部側の前記第４トレンチは前記第３トレンチと隣り合い、当該隣り合う前記第４トレンチと前記第３トレンチとの間に前記第３メサ領域が配置されていることを特徴とする請求項１に記載の半導体装置。
  10. 　前記第４半導体領域と前記第７半導体領域との境界は、２つの前記第４トレンチのうち、前記第２素子部側の前記第４トレンチと深さ方向に対向することを特徴とする請求項９に記載の半導体装置。
  11. 　前記第４半導体領域と前記第７半導体領域との境界から、最も前記境界領域側に配置された前記第３半導体領域までの距離は、前記第８半導体領域の幅と、前記第１素子部の最も前記第２素子部側の前記第２メサ領域の幅と、当該第２メサ領域の両側の前記トレンチの幅と、の総和以上であることを特徴とする請求項９または１０に記載の半導体装置。
PCT/JP2017/041001 2016-11-17 2017-11-14 半導体装置 Ceased WO2018092787A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201780026996.5A CN109155332B (zh) 2016-11-17 2017-11-14 半导体装置
JP2018551652A JP6673499B2 (ja) 2016-11-17 2017-11-14 半導体装置
US16/171,680 US10847641B2 (en) 2016-11-17 2018-10-26 Semiconductor device having semiconductor regions of different conductivity types provided at a predetermined interval along a first direction

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016223943 2016-11-17
JP2016-223943 2016-11-17

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US16/171,680 Continuation US10847641B2 (en) 2016-11-17 2018-10-26 Semiconductor device having semiconductor regions of different conductivity types provided at a predetermined interval along a first direction

Publications (1)

Publication Number Publication Date
WO2018092787A1 true WO2018092787A1 (ja) 2018-05-24

Family

ID=62145605

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2017/041001 Ceased WO2018092787A1 (ja) 2016-11-17 2017-11-14 半導体装置

Country Status (4)

Country Link
US (1) US10847641B2 (ja)
JP (1) JP6673499B2 (ja)
CN (1) CN109155332B (ja)
WO (1) WO2018092787A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020047756A (ja) * 2018-09-19 2020-03-26 株式会社東芝 半導体装置
US11222891B2 (en) 2019-09-20 2022-01-11 Kabushiki Kaisha Toshiba Semiconductor device and semiconductor circuit
JPWO2022044542A1 (ja) * 2020-08-24 2022-03-03
KR102843644B1 (ko) * 2024-11-04 2025-08-07 (주)쎄미하우 감소된　손실을 가지는 전력　반도체　장치 및 그 제조 방법

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6830390B2 (ja) * 2017-03-28 2021-02-17 エイブリック株式会社 半導体装置
WO2018215727A1 (en) * 2017-05-25 2018-11-29 Dynex Semiconductor Limited A semiconductor device
JP7279356B2 (ja) 2018-12-19 2023-05-23 富士電機株式会社 半導体装置
DE102019125007B4 (de) * 2019-09-17 2022-06-30 Infineon Technologies Ag RC-IGBT mit einem IGBT-Bereich und einem Diodenbereich und Verfahren zur Herstellung eines RC-IGBT
WO2021254615A1 (en) * 2020-06-18 2021-12-23 Dynex Semiconductor Limited Reverse conducting igbt with controlled anode injection
DE102020124901A1 (de) 2020-09-24 2022-03-24 Infineon Technologies Ag RC-IGBT, Verfahren zum Produzieren eines RC-IGBT und Verfahren zum Steuern eines Halbbrückenschaltkreises
JP7446198B2 (ja) * 2020-10-01 2024-03-08 三菱電機株式会社 半導体装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002016252A (ja) * 2000-06-27 2002-01-18 Toshiba Corp 絶縁ゲート型半導体素子
JP2002538602A (ja) * 1999-02-26 2002-11-12 フェアチャイルド セミコンダクター コーポレイション モノリシック集積されたトレンチｍｏｓｆｅｔ及びショットキー・ダイオード
JP2008021930A (ja) * 2006-07-14 2008-01-31 Denso Corp 半導体装置
JP2013183143A (ja) * 2012-03-05 2013-09-12 Toyota Motor Corp 半導体装置を製造する方法、及び、半導体装置
JP2014075582A (ja) * 2012-09-12 2014-04-24 Fuji Electric Co Ltd 半導体装置および半導体装置の製造方法
JP2014112625A (ja) * 2012-12-05 2014-06-19 Samsung Electro-Mechanics Co Ltd 電力半導体素子およびその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4823435B2 (ja) * 2001-05-29 2011-11-24 三菱電機株式会社 半導体装置及びその製造方法
US8154073B2 (en) 2006-07-14 2012-04-10 Denso Corporation Semiconductor device
JP2008227251A (ja) * 2007-03-14 2008-09-25 Mitsubishi Electric Corp 絶縁ゲート型トランジスタ
JP5383009B2 (ja) 2007-07-17 2014-01-08 三菱電機株式会社 半導体装置の設計方法
US9466711B2 (en) * 2008-01-29 2016-10-11 Fuji Electric Co., Ltd. Semiconductor device
JP4950934B2 (ja) 2008-04-14 2012-06-13 株式会社東芝 絶縁ゲート型半導体装置
WO2011111500A1 (ja) 2010-03-09 2011-09-15 富士電機システムズ株式会社 半導体装置
CN105210187B (zh) * 2013-10-04 2017-10-10 富士电机株式会社 半导体装置
JP6311723B2 (ja) * 2013-12-16 2018-04-18 富士電機株式会社 半導体装置および半導体装置の製造方法
CN103928509B (zh) * 2014-05-04 2016-06-29 常州中明半导体技术有限公司 具有不连续p型基区的沟槽绝缘栅双极型晶体管
JP6245107B2 (ja) * 2014-08-06 2017-12-13 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
JP6448434B2 (ja) * 2015-03-25 2019-01-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002538602A (ja) * 1999-02-26 2002-11-12 フェアチャイルド セミコンダクター コーポレイション モノリシック集積されたトレンチｍｏｓｆｅｔ及びショットキー・ダイオード
JP2002016252A (ja) * 2000-06-27 2002-01-18 Toshiba Corp 絶縁ゲート型半導体素子
JP2008021930A (ja) * 2006-07-14 2008-01-31 Denso Corp 半導体装置
JP2013183143A (ja) * 2012-03-05 2013-09-12 Toyota Motor Corp 半導体装置を製造する方法、及び、半導体装置
JP2014075582A (ja) * 2012-09-12 2014-04-24 Fuji Electric Co Ltd 半導体装置および半導体装置の製造方法
JP2014112625A (ja) * 2012-12-05 2014-06-19 Samsung Electro-Mechanics Co Ltd 電力半導体素子およびその製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020047756A (ja) * 2018-09-19 2020-03-26 株式会社東芝 半導体装置
CN110931554A (zh) * 2018-09-19 2020-03-27 株式会社东芝 半导体装置
CN110931554B (zh) * 2018-09-19 2023-12-01 株式会社东芝 半导体装置
US11222891B2 (en) 2019-09-20 2022-01-11 Kabushiki Kaisha Toshiba Semiconductor device and semiconductor circuit
JPWO2022044542A1 (ja) * 2020-08-24 2022-03-03
WO2022044542A1 (ja) * 2020-08-24 2022-03-03 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7351419B2 (ja) 2020-08-24 2023-09-27 富士電機株式会社 半導体装置および半導体装置の製造方法
US12464792B2 (en) 2020-08-24 2025-11-04 Fuji Electric Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
KR102843644B1 (ko) * 2024-11-04 2025-08-07 (주)쎄미하우 감소된　손실을 가지는 전력　반도체　장치 및 그 제조 방법

Also Published As

Publication number Publication date
JPWO2018092787A1 (ja) 2019-03-07
US20190067463A1 (en) 2019-02-28
JP6673499B2 (ja) 2020-03-25
CN109155332B (zh) 2021-07-23
US10847641B2 (en) 2020-11-24
CN109155332A (zh) 2019-01-04

Similar Documents

Publication Publication Date Title
JP6673499B2 (ja) 半導体装置
JP6589817B2 (ja) 半導体装置
JP6780777B2 (ja) 半導体装置
JP6844147B2 (ja) 半導体装置
JP6443267B2 (ja) 半導体装置
JP7327672B2 (ja) 半導体装置
JP5634318B2 (ja) 半導体装置
CN107636836B (zh) 半导体装置
WO2017155122A1 (ja) 半導体装置
JP6954333B2 (ja) 半導体装置
JP2017147435A (ja) 半導体装置
CN107148675A (zh) 半导体装置
CN104465718B (zh) 半导体装置
JP5537359B2 (ja) 半導体装置
JP2013080796A (ja) 半導体装置
JP2020031167A (ja) 半導体装置およびその製造方法
JP2010232335A (ja) 絶縁ゲートバイポーラトランジスタ
JP2017098359A (ja) 逆導通ｉｇｂｔ
CN104681614B (zh) 半导体装置
KR101701240B1 (ko) 반도체 장치
JP7488778B2 (ja) 半導体装置
JP2014060336A (ja) 半導体装置
JP7222758B2 (ja) 半導体装置
JP2021125681A (ja) 半導体装置
JP7852462B2 (ja) 半導体装置

Legal Events

Date Code Title Description
ENP Entry into the national phase

Ref document number: 2018551652

Country of ref document: JP

Kind code of ref document: A

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17870660

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 17870660

Country of ref document: EP

Kind code of ref document: A1