CN110931554A - 半导体装置 - Google Patents

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Abstract

半导体装置具备：半导体部，包括第1导电型的第1半导体层、设置在所述第1半导体层上的第2导电型的第2半导体层、在所述第2半导体层上排列配置的第1导电型的第3半导体层及第2导电型的第4半导体层。半导体装置还具备设置在所述半导体部中且在与所述第1半导体层与所述第2半导体层的层叠方向正交的第1方向上交替地配置的第1控制电极及第2控制电极。所述第1控制电极隔着第1绝缘膜而与所述第2半导体层相对，所述第2控制电极隔着第2绝缘膜而与所述第2半导体层相对。所述第1控制电极及第2控制电极具有位于所述第1半导体层中的下端，所述第1控制电极与第3绝缘膜的一面接触，所述第2控制电极与第3绝缘膜的另一面接触。

Description

半导体装置
本申请主张以日本专利申请第2018－174703号(申请日：2018年9月19日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明涉及半导体装置。
背景技术
作为具有600V以上的耐压的半导体装置，例如采用绝缘栅型双极型晶体管(Insulated Gate Bipolar Transistor：IGBT)。这样的半导体装置例如被用于电力变换器，所以希望具有低稳态损耗及低开关损耗，换言之，希望具有低导通电阻及高开关速度这双方。
例如，在具有沟槽栅极的IGBT中，为了导通电阻的降低，采用使沟槽栅极从沟道区域向n－型基极层中较深地延伸了的构造。由此，能够使n－型基极层的载流子的蓄积量在相邻的沟槽栅极间有效地增加，从而降低导通电阻。但是，增加载流子的蓄积量而实现低导通电阻也意味着增长关断(turn off)时的载流子排出时间，会导致开关速度变慢。即，稳态损耗的降低与开关损耗的降低具有折衷的关系。
发明内容
本发明提供导通电阻低且开关损耗降低的半导体装置。
实施方式的半导体装置具备半导体部，该半导体部包括第1导电型的第1半导体层、设置在所述第1半导体层上的第2导电型的第2半导体层、在所述第2半导体层上选择性地设置的第1导电型的第3半导体层、以及在所述第2半导体层上选择地设置并在所述第2半导体层上与所述第3半导体层排列而配置的第2导电型的第4半导体层。半导体装置还具备设置在所述半导体部中且与所述第2半导体层隔着第1绝缘膜而相对的第1控制电极、以及设置在所述半导体部中且与所述第2半导体层隔着第2绝缘膜而相对的第2控制电极。所述第1控制电极及所述第2控制电极具有位于所述第1半导体层中的下端，在与所述第1半导体层与所述第2半导体层的层叠方向正交的第1方向上交替地配置。此外，半导体装置还具备第3绝缘膜，该第3绝缘膜设置在所述第1控制电极与所述第2控制电极之间，具有第1面、以及与所述第1面对置的第2面，在所述第1面与所述第1控制电极接触，在所述第2面与所述第2控制电极接触。
附图说明
图1是示意性地表示实施方式的半导体装置的立体图。
图2是示意性地表示实施方式的半导体装置的平面图。
图3A～图3E是示意性地表示实施方式的半导体装置的截面图。
图4是表示实施方式的半导体装置的动作的示意图。
图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图12A、图12B、图13A、图13B是表示实施方式的半导体装置的制造过程的示意图。
图14是示意性地表示实施方式的变形例的半导体装置的平面图。
图15是示意性地表示实施方式的变形例的半导体装置的截面图。
具体实施方式
以下，参照附图对实施方式进行说明。对于附图中的相同部分赋予相同符号而适当省略其详细说明，对不同部分进行说明。另外，附图是示意性或概念性的图，各部分的厚度与宽度的关系、部分间的大小的比率等不一定与实际情况相同。此外，即使是表示相同部分的情况，有时也通过附图将各自的尺寸、比率不同地表示。
进而，利用各图中表示的X轴、Y轴及Z轴说明各部分的配置及结构。X轴、Y轴、Z轴相互正交，分别表示X方向、Y方向、Z方向。此外，有时将Z方向设为上方、将其相反方向设为下方进行说明。
进而，n+、n及n－表示是n型半导体，其n型杂质浓度按该顺序降低地设定。p+、p及p－表示是p型半导体，其p型杂质浓度按该顺序降低地设定。
图1、图2、图3A～图3E是表示实施方式的半导体装置1的示意图。半导体装置1例如是IGBT。
如图1所示，半导体装置1例如具备n－型基极层10(第1半导体层)、n型势垒层15、p型基极层20(第2半导体层)、n型发射极层30(第3半导体层)、p+型接触层40(第4半导体层)、第1栅极电极MG及第2栅极电极CG。半导体装置1也可以是不具有n型势垒层15的构造，即也可以是在n－型基极层10上直接设置p型基极层20的构造。
n－型基极层10、n型势垒层15、p型基极层20、n型发射极层30及p+型接触层40例如是硅层，但不限于此。
n型势垒层15设置在n－型基极层10之上。p型基极层20设置在n型势垒层15之上。n型发射极层30及p+型接触层40在p型基极层20之上例如沿Y方向排列配置。
第1栅极电极MG及第2栅极电极CG例如设置在栅极沟槽GT的内部，该栅极沟槽GT具有从n型发射极层30的上表面的水平线至n－型基极层10的深度。栅极沟槽GT在沿着n型势垒层15与p型基极层20的边界的方向、例如Y方向上延伸。
第1栅极电极MG与第2栅极电极CG在栅极沟槽GT内例如在Y方向上交替地配置。第1栅极电极MG例如配置在隔着栅极绝缘膜23而与n－型基极层10、n型势垒层15、p型基极层20及n型发射极层30相对的位置。第2栅极电极CG例如配置在隔着栅极绝缘膜25而与n－型基极层10、n型势垒层15、p型基极层20及p+型接触层40相对的位置。
图2是表示n型发射极层30、p+型接触层40、第1栅极电极MG及第2栅极电极CG的配置的平面图。包含有第1栅极电极MG及第2栅极电极CG的栅极沟槽GT以在Y方向上延伸、在X方向上排列的方式配置。n型发射极层30及p+型接触层40设置在相邻的栅极沟槽GT之间，例如在Y方向上交替地配置。在n型发射极层30的两侧，配置有第1栅极电极MG，在p+型接触层40的两侧，配置有第2栅极电极CG。第1栅极电极MG及第2栅极电极CG隔着绝缘膜27在Y方向上交替地配置。即，绝缘膜27的一面与第1栅极电极MG接触，绝缘膜27的与该一面对置的另一面与第2栅极电极CG接触。另外，该绝缘膜27可以是单层膜，也可以是多个绝缘膜层叠而成的层叠膜。
n型发射极层30及p+型接触层40在栅极沟槽GT的长边方向上交替地配置。n型发射极层30及p+型接触层40的长边方向(Y方向)上的宽度以得到所希望的特性的方式而被设定。换言之，能够设定n型发射极层30及p+型接触层40的与发射极电极60相接触的面积的比例，使得得到所希望的特性。
第1栅极电极MG及第2栅极电极CG分别具有与n型发射极层30的Y方向的长度及p+型接触层40的Y方向的长度相对应的Y方向的长度。第1栅极电极MG及第2栅极电极CG夹着绝缘膜27邻接配置。
图3A～图3E是表示半导体装置1的示意图。
图3A是表示沿着图3B中所示的A－A线的截面的示意图。
图3B是表示半导体装置1的上表面的示意平面图。
图3C是沿着图3B中所示的B－B线的截面图，示出了第1栅极电极MG的截面。
图3D是沿着图3B中所示的C－C线的截面图，示出了第2栅极电极CG的截面。
图3E是表示栅极布线的示意平面图。
如图3A、图3C及图3D所示，半导体装置1还具备集电极电极50、发射极电极60及p型集电极层70。集电极电极50及发射极电极60是包含从例如铝(Al)、钛(Ti)、镍(Ni)、钨(W)、金(Au)中选择的至少一个的金属层。集电极电极50及发射极电极60与半导体部5电连接。
半导体部5包含n－型基极层10、n型势垒层15、p型基极层20、n型发射极层30、p+型接触层40及p型集电极层70，配置在集电极电极50与发射极电极60之间。p型集电极层70设置在集电极电极50与n－型基极层10之间。p型集电极层70包含例如1×1013～1×1015cm－2的p型杂质。p型集电极层70的层厚例如是0.1～10μm。
n－型基极层10设置在发射极电极60与p型集电极层70之间。n－型基极层10的n型杂质浓度例如是1×1012～1×1015cm－3。n－型基极层的层厚例如是10～1000μm。n－型基极层10的杂质浓度及层厚根据反偏时的耐压而设定。
进而，也可以是在n－型基极层10与p型集电极层70之间配置有n型缓冲层17的构造。n型缓冲层17例如包含浓度比n－型基极层10的n型杂质高的n型杂质。n型缓冲层17例如设置为具有比p型集电极层70的层厚厚的层厚。
n型势垒层15包含浓度比n－型基极层10的n型杂质高的n型杂质。n型势垒层15所含的n型杂质量例如是1×1012～1×1014cm－2。n型势垒层15的层厚例如是0.1～几μm。
p型基极层20设置在发射极电极60与n－型基极层10之间。p型基极层20的p型杂质量例如是1×1012～1×1014cm－2。p型基极层20的层厚例如是1～几μm。p型基极层20经由p+型接触层40而与发射极电极60电连接。
栅极沟槽GT在沿着n型势垒层15与p型基极层20的边界的方向上延伸。栅极沟槽GT例如在与其长边方向(Y方向)交叉的方向(X方向)上周期性地配置。栅极沟槽GT的深度例如是1～10μm。栅极沟槽GT的配置周期例如是0.1～几μm。
在栅极沟槽GT的内壁，n－型基极层10、n型势垒层15、p型基极层20、n型发射极层30及p+型接触层40被露出。第1栅极电极MG例如隔着栅极绝缘膜23而与n－型基极层10、n型势垒层15、p型基极层20及n型发射极层30相对。第2栅极电极CG例如隔着栅极绝缘膜25而与n－型基极层10、n型势垒层15、p型基极层20及p+型接触层40相对。
第1栅极电极MG及第2栅极电极CG例如以包含n型杂质或p型杂质的多晶硅为材料，但不限于此。第1栅极电极MG及第2栅极电极CG也可以含有不同的材料。栅极绝缘膜23、25及绝缘膜27例如是硅氧化膜(SiO2)。栅极绝缘膜23、25及绝缘膜27不限于此。此外，各绝缘膜也可以用不同的材料形成。
如图3A所示，半导体部5还包含p型扩散层16。p型扩散层16设置在n－型基极层10之上。n－型基极层10与p型扩散层16的边界例如位于与栅极沟槽GT的底面相同的水平线。
在半导体部5的上方，设置有发射极电极60及栅极焊盘80。在半导体部5与发射极电极60之间、半导体部5与栅极焊盘80之间，设置有层间绝缘膜65。p型扩散层16位于n－型基极层10与栅极焊盘80之间。
n型发射极层30在相邻的第1栅极电极MG间选择性地设置在p型基极层20之上。发射极电极60经由设于层间绝缘膜65的接触孔63而与n型发射极层30电连接。n型发射极层30包含浓度比n－型基极层10的n型杂质高的n型杂质。n型发射极层30的n型杂质量例如是1×1014～1×1016cm－2。n型发射极层30的层厚是0.1～几μm。
如图3B所示，在半导体装置1的上表面，配置有发射极电极60、栅极焊盘80及栅极焊盘90。栅极焊盘80与第1栅极电极MG电连接，栅极焊盘90与第2栅极电极CG电连接。栅极焊盘90设置在p型扩散层16的上方(参照图3D)。
如图3C所示，半导体装置1包含位于发射极电极60与第1栅极电极MG之间的栅极布线81。栅极布线81利用层间绝缘膜65而与发射极电极60及半导体部5电绝缘。栅极布线81经由接触孔83而与第1栅极电极MG电连接。此外，栅极布线81与栅极焊盘80电连接。即，栅极焊盘80经由栅极布线81而与第1栅极电极MG电连接。
如图3D所示，p+型接触层40在相邻的第2栅极电极CG间选择性地设置在p型基极层20之上。p+型接触层40与发射极电极60连接。p+型接触层40包含浓度比p型基极层20的p型杂质高的p型杂质。p+型接触层40的p型杂质量例如是1×1014～1×1016cm－2。p+型接触层40的层厚例如是0.1～几μm。
此外，如图3D所示，半导体装置1包含位于发射极电极60与第2栅极电极CG之间的栅极布线91。栅极布线91利用层间绝缘膜65而与发射极电极60及半导体部5电绝缘。栅极布线91经由接触孔93而与第2栅极电极CG电连接。此外，栅极布线91与栅极焊盘90电连接。即，栅极焊盘90经由栅极布线91而与第2栅极电极CG电连接。
如图3E所示，栅极布线81在n型发射极层30及第1栅极电极MG之上例如沿X方向延伸。接触孔83例如设置在栅极布线81的正下方。另一方面，栅极布线91在p+型接触层40及第2栅极电极CG之上例如沿X方向延伸。接触孔93设置在栅极布线91的正下方。
接触孔63设置在栅极布线81与栅极布线91之间。接触孔63例如设置为与n型发射极层30及p+型接触层40双方连通。由此，发射极电极60与n型发射极层30及p+型接触层40双方电连接。
接着，参照图3A～图3D及图4，说明本实施方式的半导体装置1的动作。图4是示意性地表示向第1栅极电极MG及第2栅极电极CG供给的栅极电压VMG及VCG的时序图。
例如，在使半导体装置1接通的情况下，经由栅极布线81及91对第1栅极电极MG及第2栅极电极CG施加正的驱动信号(栅极电压VMG及VCG)。由此，在栅极沟槽GT的内壁露出的p型基极层20与栅极绝缘膜23的界面附近，形成n型沟道层(反型层)，n型势垒层15及n－型基极层10与n型发射极层30之间电导通，电子被注入到n－型基极层10中。因此，成为p型集电极层70相对于n－型基极层10正偏、空穴从p型集电极层70注入到n－型基极层10中的导通状态。此时注入的空穴在n－型基极层10中行进而流入p型基极层20。
进而，在栅极沟槽GT的内表面露出的n－型基极层10与栅极绝缘膜23的界面附近、以及n－型基极层10与栅极绝缘膜25的界面附近，形成n型蓄积层。为了与该n型蓄积层的负电荷平衡，从p型集电极层70向n－型基极层10的空穴注入被促进，n－型基极层中的载流子量增加。结果，半导体装置1的接通状态的导通电阻降低。
接着，在使半导体装置1关断的情况下，使对第1栅极电极MG及第2栅极电极CG施加的栅极电压VMG及VCG下降至阈值以下。这时，如图4所示，在使第2栅极电极CG的栅极电压VCG下降到阈值以下之后，使第1栅极电极MG的栅极电压VMG下降到阈值以下。通过使第2栅极电极CG的栅极电压VCG下降到阈值以下，使n－型基极层10与栅极绝缘膜25的界面附近的n型蓄积层消失。由此能够减少从p型集电极层70向n－型基极层10的空穴注入量。接着，使第1栅极电极MG的栅极电压VMG下降到阈值以下。由此，p型基极层20与栅极绝缘膜23的界面附近的n型沟道层消失，来自n型发射极层30的电子的注入停止。结果，半导体装置1关断。
如图4所示，半导体装置1中，在比使第1栅极电极MG的栅极电压VMG下降到阈值以下的定时t0提前的时间t1使第2栅极电极CG的栅极电压VCG下降到阈值以下。由此，在从时间t1到t0的期间，能够降低n－型基极层10中的载流子量。即，在使n－型基极层10中的载流子浓度比稳定状态(ON状态)降低之后，使第1栅极电极MG的栅极电压VMG下降到阈值以下。由此，能够缩短载流子从n－型基极层10的排出时间，提高关断速度。例如，与使第1栅极电极MG及第2栅极电极CG的栅极电压VMG及VCG同时下降到阈值以下的情况(图4中的虚线)相比，能够缩短关断时间。
进而，在半导体装置1关断时，还能够向第2栅极电极CG供给负电位。由此，在n－型基极层10与栅极绝缘膜25的界面附近产生p型反型层，能够促进从n－型基极层10向发射极电极60的经由p型基极层20及p+型接触层40的空穴排出。因此，能够进一步减少n－型基极层10中的载流子量，能够将关断速度加速。
这样，本实施方式中，在栅极沟槽的长边方向上将第1栅极电极MG与第2栅极电极CG交替地邻接配置，控制对它们供给的栅极电压VMG及VCG的下降的定时，从而能够提高关断速度。此外，在根据所希望的特性而使n型发射极层30及p+型接触层40的长边方向的宽度变化了的情况下，也能够与之对应地使第1栅极电极MG及第2栅极电极CG的长边方向的宽度变化，能够适当地控制关断时的n－型基极层中的载流子量。由此，例如，能够不改变器件尺寸地维持导通电阻并提高关断速度。
接着，参照图5A～图13B，说明半导体装置1的制造方法。图5A～图13B是依次表示半导体装置1的制造过程的示意图。各图A是示意性地表示半导体基板SS的表面的平面图，各图B是表示半导体基板SS的截面的示意图。
如图5A及图5B所示，在半导体基板SS的表面形成栅极沟槽GT。半导体基板SS是例如n型硅基板，包含与n－型基极层10相同浓度的n型杂质。栅极沟槽GT形成为在沿着半导体基板SS表面的Y方向上延伸并在X方向上排列。栅极沟槽GT也可以形成为在X方向上以一定的周期排列。
如图6A及图6B所示，在半导体基板SS的表面上及栅极沟槽GT的内表面上形成栅极绝缘膜23。栅极绝缘膜23例如是硅氧化膜，可以通过将半导体基板SS热氧化而形成，或者，也可以是利用CVD(Chemical Vapor Deposition)形成的硅氧化膜，也可以由热氧化膜和CVD膜双方构成。
如图7A及图7B所示，在栅极沟槽GT的内部形成导电层103。导电层103例如是包含p型或n型杂质的导电性的多晶硅层。导电层103例如通过如下方式形成：形成将半导体基板SS的上表面覆盖且将栅极沟槽GT的内部填埋的多晶硅层之后，以留下将栅极沟槽GT的内部填埋的部分的方式对多晶硅层进行回蚀(Etch back)。
如图8A及图8B所示，利用蚀刻掩模105将导电层103选择性地除去，形成子沟槽ST。蚀刻掩模105具有例如沿着栅极沟槽GT在Y方向上排列的开口105a。在将导电层103选择性地除去之后，在子沟槽ST的内表面，栅极绝缘膜23及导电层103被露出。
如图9A及图9B所示，将在子沟槽ST的内表面露出的栅极绝缘膜23选择性地除去之后，将蚀刻掩模105除去。在栅极沟槽GT的内部，导电层103的一部分作为第1栅极电极MG留下。在子沟槽ST的内表面，第1栅极电极MG的侧面及半导体基板SS被露出。
如图10A及图10B所示，以将子沟槽ST的内表面覆盖的方式形成绝缘膜33。绝缘膜33例如以将在半导体基板SS的上表面形成的栅极绝缘膜23及第1栅极电极MG的上表面覆盖的方式形成。绝缘膜33例如可以通过热氧化形成，或者，也可以是利用CVD(Chemical VaporDeposition)形成的硅氧化膜，也可以由热氧化膜和CVD膜双方构成。
如图11A及图11B所示，在子沟槽ST的内部形成第2栅极电极CG。第2栅极电极CG例如通过如下方式形成：形成将子沟槽ST的内部填埋且将半导体基板SS的上表面覆盖的导电性的多晶硅层之后，以留下将子沟槽ST的内部填埋的部分的方式对多晶硅层进行回蚀。第2栅极电极CG例如也可以通过将与第1栅极电极MG不同的材料的导电层填埋在子沟槽ST的内部而形成。
位于半导体基板SS与第2栅极电极CG之间的绝缘膜33的一部分成为栅极绝缘膜25。此外，位于第1栅极电极MG与第2栅极电极CG之间的绝缘膜33的另一部分成为绝缘膜27，将第1栅极电极MG与第2栅极电极CG电绝缘。
如图12A及图12B所示，形成将第1栅极电极MG的上表面及第2栅极电极CG的上表面覆盖的绝缘膜35之后，将栅极绝缘膜23及绝缘膜35选择性地除去，使半导体基板SS的上表面露出。
如图13A及图13B所示，在半导体基板SS的表面侧形成n型势垒层15、p型基极层20。n型势垒层15及p型基极层20例如通过经过半导体基板SS的表面将n型杂质及p型杂质进行离子注入而形成。
进而，在p型基极层20之上选择性地形成n型发射极层30、p+型接触层40。n型发射极层30、p+型接触层40例如通过将n型杂质及p型杂质进行离子注入而形成。这里，可以是，n型势垒层15、p型基极层20、n型发射极层30、p+型接触层40的某个或全部在形成第1栅极电极MG、第2栅极电极CG之前形成。
接着，形成与第1栅极电极MG及第2栅极电极CG连接的栅极布线81及91(参照图3C及图3D)。接着，形成与n型发射极层30及p+型接触层40相接触的发射极电极60。进而，对半导体基板SS的背面侧进行研磨或研削，将半导体基板SS薄层化为规定的厚度之后，通过离子注入法形成n型缓冲层17及p型集电极层70。半导体基板SS的一部分成为n－型基极层10。
图14是示意性地表示实施方式的变形例的半导体装置2的平面图。图14是表示n型发射极层30、p+型接触层40、第1栅极电极MG及第2栅极电极CG的配置的平面图。
该例子中也是，包含第1栅极电极MG及第2栅极电极CG的栅极沟槽GT在X方向上排列配置。n型发射极层30及p+型接触层40设置在相邻的栅极沟槽GT之间，例如在Y方向上交替地配置。
第1栅极电极MG及第2栅极电极CG在Y方向上交替地配置。此外，第1栅极电极MG及第2栅极电极CG分别隔着栅极绝缘膜23及25而与n型发射极层30及p+型接触层40的双方相对地配置。
半导体装置2中，在接通时，在p型基极层20的与第1栅极电极MG及第2栅极电极CG相对的部分分别形成n沟道，电子从n型发射极层30经由n型势垒层15向n－型基极层10注入。
并且，在使半导体装置2关断之前，使第2栅极电极CG的栅极电压下降到阈值以下。由此，p型基极层20的与第2栅极电极CG相对的部分的n沟道消失，向n－型基极层10的电子注入被抑制。此外，n－型基极层10的与第2栅极电极CG相对的部分的n型蓄积层也消失。与之对应，从p型集电极层70向n－型基极层10的空穴注入减少，n－型基极层10中的载流子量减少。之后，使第1栅极电极MG的栅极电压下降到阈值以下，进入关断动作。
这样，在使第1栅极电极MG的栅极电压下降到阈值以下之前使第2栅极电极CG的栅极电压下降到阈值以下，从而能够从与接通时相比降低了n－型基极层10中的载流子量的状态进入关断动作。因此，能够使半导体装置2的关断速度提高，降低关断损耗。
进而，通过对第2栅极电极CG供给负电位，使得在与第2栅极电极CG相对的n－型基极层10中产生p型反型层，能够加速向发射极电极的空穴放出。
在本实施例中也是，能够使n型发射极层30及p+型接触层40的Y方向上的长度变化，从而使各自的与发射极电极60相接触的比例变化。与之对应，通过使第1栅极电极MG及第2栅极电极CG的Y方向的长度分别变化，能够适当地控制半导体装置2的导通电阻及开关速度。
图15是示意性地表示实施方式的其他变形例的半导体装置3的截面图。半导体装置3例如是内置有二极管的IGBT，包含双极型晶体管区域BTR和二极管区域DR。
半导体装置3具备n－型基极层10、n型势垒层15和p型基极层20。n－型基极层10、n型势垒层15及p型基极层20在双极型晶体管区域BTR及二极管区域DR中共通地设置。
在双极型晶体管区域BTR配置有n型发射极层30及p型集电极层70。在双极型晶体管区域BTR的栅极沟槽GT内交替地配置有第1栅极电极MG及第2栅极电极CG。
在二极管区域DR的栅极沟槽GT内，例如配置有与发射极电极60连接的沟槽电极TE。在二极管区域DR未设置有n型发射极层30。此外，在二极管区域DR未设置有p型集电极层70，例如，n型缓冲层17与集电极电极50连接。
在双极型晶体管区域BTR与二极管区域DR之间，配置未设置有n型发射极层30而设置有p型集电极层70的边界区域IR。
该例子中也是，通过配置在双极型晶体管区域BTR的第1栅极电极MG及第2栅极电极CG，能够不使导通电阻增加地提高开关速度。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示的，并不意欲限定发明的范围。这些新的实施方式能够以其他各种形态实施，在不脱离发明主旨的范围内，能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围及主旨中，并且包含在权利要求所记载的发明及其等同范围中。

Claims (16)

1.一种半导体装置，其中，具备：
半导体部，包括第1导电型的第1半导体层、设置在所述第1半导体层上的第2导电型的第2半导体层、选择性地设置在所述第2半导体层上的第1导电型的第3半导体层、以及选择性地设置在所述第2半导体层上且在所述第2半导体层上与所述第3半导体层排列配置的第2导电型的第4半导体层；
第1控制电极，设置在所述半导体部中，隔着第1绝缘膜而与所述第2半导体层相对，具有位于所述第1半导体层中的下端；以及
第2控制电极，设置在所述半导体部中，隔着第2绝缘膜而与所述第2半导体层相对，具有位于所述第1半导体层中的下端，
所述第1控制电极及第2控制电极在与所述第1半导体层与所述第2半导体层的层叠方向正交的第1方向上交替地配置，
所述半导体装置还具备：
第3绝缘膜，设置在所述第1控制电极与所述第2控制电极之间，具有第1面、以及与所述第1面对置的第2面，在所述第1面与所述第1控制电极接触，在所述第2面与所述第2控制电极接触。
2.如权利要求1所述的半导体装置，其中，
所述第3半导体层及所述第4半导体层在所述第1方向上交替地配置。
3.如权利要求1所述的半导体装置，其中，
所述第3半导体层包含浓度比所述第1半导体层的第1导电型杂质高的第1导电型杂质，
所述第4半导体层包含浓度比所述第2半导体层的第2导电型杂质高的第2导电型杂质。
4.如权利要求2所述的半导体装置，其中，
所述第1控制电极隔着所述第1绝缘膜而与所述第3半导体层相对地配置，
所述第2控制电极隔着所述第2绝缘膜而与所述第4半导体层相对地配置。
5.如权利要求1所述的半导体装置，其中，
所述半导体装置还具备与所述半导体部电连接的第1电极及第2电极，
所述半导体部位于所述第1电极与所述第2电极之间，
所述第2电极与所述第3半导体层及所述第4半导体层相接触且电连接。
6.如权利要求5所述的半导体装置，其中，
所述半导体装置还具备设置在所述半导体部与所述第2电极之间的层间绝缘膜，
所述第2电极经由设置于所述层间绝缘膜的接触孔而与所述第3半导体层及所述第4半导体层电连接。
7.如权利要求5所述的半导体装置，其中，
所述半导体部还具备位于所述第1电极与所述第1半导体层之间、与所述第1电极相接触的第2导电型的第5半导体层，
所述第1电极与所述第5半导体层电连接。
8.如权利要求7所述的半导体装置，其中，
所述半导体部还具备设置在所述第1半导体层与所述第5半导体层之间的第1导电型的第6半导体层，
所述第6半导体层包含浓度比所述第1半导体层的第1导电型杂质高的第1导电型杂质。
9.如权利要求8所述的半导体装置，其中，
从所述第1电极朝向所述第2电极的第2方向上的所述第5半导体层的层厚比所述第2方向上的所述第6半导体层的层厚薄。
10.如权利要求1所述的半导体装置，其中，
所述半导体部还具备设置在所述第1半导体层与所述第2半导体层之间的第1导电型的第7半导体层，
所述第7半导体层包含浓度比所述第1半导体层的第1导电型杂质高的第1导电型杂质。
11.如权利要求1所述的半导体装置，其中，
所述第1控制电极包含与所述第2控制电极的材料不同的材料。
12.如权利要求1所述的半导体装置，其中，
所述第1控制电极隔着所述第1绝缘膜而与所述第3半导体层相对地配置，
所述第2控制电极隔着所述第2绝缘膜而与所述第4半导体层相对地配置。
13.如权利要求1所述的半导体装置，其中，
所述第3半导体层及所述第4半导体层分别设有多个，在所述第1方向上交替地配置，
对于位于一个第3半导体层与另一个第3半导体层之间的一个第4半导体层、所述一个第3半导体层及所述另一个第3半导体层，
所述第1控制电极隔着所述第1绝缘膜而与所述一个第3半导体层及所述一个第4半导体层的一部分相对地配置，所述第2控制电极隔着所述第2绝缘膜而与所述另一个第3半导体层及所述一个第4半导体层的其余的一部分相对地配置。
14.如权利要求1所述的半导体装置，其中，
所述半导体装置还具备：
第3控制电极，设置在所述半导体部中，隔着所述第3绝缘膜而与所述第2半导体层相对，具有位于所述第1半导体层中的下端，设置在从所述第1控制电极及所述第2控制电极离开的位置。
15.如权利要求1所述的半导体装置，其中，
所述第1控制电极与所述第2控制电极电绝缘。
16.如权利要求1所述的半导体装置，其中，
在使所述半导体装置接通的情况下，对所述第1控制电极施加有第1栅极电压，对所述第2控制电极施加有第2栅极电压，
在使所述半导体装置关断的情况下，使对所述第2控制电极施加的所述第2栅极电压下降到预先设定的阈值以下，经过规定时间之后，使对所述第1控制电极施加的所述第1栅极电压下降到所述阈值以下。
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