WO2017078469A1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and more particularly, even if excessive force is applied to some extent during the die bonding process or the wire bonding process, damage to the top semiconductor chip can be reduced, and wire bonding can be stably performed.
  • the present invention relates to a semiconductor device capable of forming a semiconductor device and a method for manufacturing the semiconductor device. Background Art
  • the manufacturing process of a semiconductor device includes a process of forming a fine pattern on the wafer and a process of polishing and packaging the wafer to meet the specifications of the final device.
  • the packaging process includes a wafer inspection process for inspecting a defect of a semiconductor chip; A dicing step of cutting the wafer into separate chips; A die bonding process of attaching the separated chip to a circuit film (ci rcui t f i lm) or a mounting plate of a lead frame; A wire bonding process of connecting the chip pad provided on the semiconductor chip and the circuit pattern of the circuit film or the lead frame with electrical connection means such as wire; A molding step of wrapping the outside with an encapsulant to protect the internal circuit and other components of the semiconductor chip; Trim process for cutting the dam bar connecting the lead and the lead; Forming process of bending the lead into a desired shape; And a finished product inspection process for inspecting defects of the finished package.
  • the dicing process is a process of manufacturing a plurality of individual chips separated from each other by grinding the back surface of the semiconductor wafer and cutting the semiconductor wafer along the dicing line between the chips. remind Through the dicing process, individual chips separated from each other from a semiconductor wafer on which a plurality of chips are formed are manufactured.
  • the single or plural individual semiconductor chips thus prepared are attached to a substrate or the like by means of a die bonding film, and the circuit pattern of the chip pad and the circuit film or the lead frame provided on the semiconductor chips thus attached is a wire bonding process.
  • an electrical connection means such as a wire.
  • the present invention is to provide a semiconductor device and a method for manufacturing a semiconductor device that can reduce the damage of the semiconductor chip during the die bonding process or the wire bonding process, and can be stably wire bonded.
  • the present invention is a substrate; A first semiconductor chip die bonded by a die bonding layer on the substrate; A second semiconductor chip die-bonded by a crab two-die bonding layer on the first semiconductor chip, wherein the crab two-die bonding layer overlaps with an area of the first semiconductor chip in a lower region of the second semiconductor chip.
  • a semiconductor device which is formed in a shape of molding an unsupported region.
  • the semiconductor device may further include one to five multi-bonded semiconductor chips between the substrate and the first die bonding layer.
  • the first die bonding layer and the second die bonding layer may include an adhesive layer including an epoxy resin and a curing agent.
  • the adhesive layer may be preferable that the viscosity before curing is less than 3000Pa s at 130 ° C.
  • first and the second die-bonding layer has a thickness of 10 to 160um It may be desirable.
  • the present invention comprises the steps of: die-bonding a Crab 1 semiconductor chip comprising a 1 die-bonding film on the substrate; And second die bonding at the bottom .
  • a method of manufacturing a semiconductor device in which die bonding is performed in a form of molding an unsupported region.
  • the method may further include die bonding 1 to 5 semiconductor chips on the substrate before the die bonding of the first semiconductor chip.
  • the first and second die bonding films may include an adhesive layer including an epoxy resin and a curing agent.
  • the adhesive layer may be preferably a viscosity of less than 3000Pa "s before curing at 130 ° C.
  • the semiconductor device of the present invention even if excessive force is applied to some extent during the die bonding process or the wire bonding process, damage to the uppermost semiconductor chip can be prevented and wire bonding can be stably performed.
  • the manufacturing method of the semiconductor device of this invention can manufacture such a semiconductor device by a simple method.
  • FIG. 1 illustrates a semiconductor device according to an embodiment of the present invention by an orthogonal view method.
  • FIG. 2 illustrates that wire bonding is applied to a semiconductor device according to an embodiment of the present invention.
  • FIG 3 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention.
  • FIG. 4 is a cross-sectional view of a semiconductor device according to a comparative example of the present invention. will be.
  • a semiconductor device of the present invention comprises a substrate; A first semiconductor chip die bonded by a first die bonding layer on the substrate; And a second semiconductor chip die-bonded by a two-die bonding layer on the first semiconductor chip, wherein the second die-bonding layer overlaps with an area of the first semiconductor chip among lower regions of the second semiconductor chip. It is formed in the form of molding the unsupported area.
  • the method of manufacturing a semiconductor device of the present invention comprises the steps of: die-bonding a first semiconductor patch comprising a first die-bonding film on a substrate; And die bonding a second semiconductor chip including a second die bonding film on the first semiconductor chip, wherein the second die bonding film is formed in the second region of the lower region of the second semiconductor chip. Die-bonding is performed in the form of molding a region which does not overlap with the region of the semiconductor chip.
  • terms such as first and second are used to describe various components, and the terms are used only for the purpose of distinguishing one component from other components.
  • each layer or element when each layer or element is referred to as being formed “on” or “on” of each layer or element, it means that each layer or element is directly formed on each layer or element, or is It means that a layer or element can be additionally formed between each layer, the object, the substrate.
  • the present invention allows for various changes and numerous embodiments, particular embodiments will be illustrated and described in detail below. However, this is not intended to limit the present invention to the specific form disclosed, it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention. Hereinafter, the present invention will be described in more detail.
  • a substrate A first semiconductor chip die bonded by a first die bonding layer on the substrate; A second semiconductor chip die-bonded by a second die bonding layer on the first semiconductor chip, wherein the second die bonding layer overlaps with an area of the first semiconductor chip among lower regions of the second semiconductor chip.
  • a semiconductor device which is formed in the form of molding an unsupported region.
  • the region of the lower region of the second semiconductor chip that does not overlap with the region of the first semiconductor chip is the second semiconductor in the case where the first semiconductor chip and the second semiconductor chip are not stacked in a completely overlapping manner.
  • the bottom of the chip protrudes out of the upper surface of the giant U semiconductor chip, it means an empty space between the protruding portion and the substrate.
  • forming the non-overlapping region means that the second die bonding layer fills the empty space between the above-described protruding portion and the substrate.
  • FIG. 1 illustrates a semiconductor device according to an embodiment of the present invention by an orthogonal view method.
  • the semiconductor device of the present invention includes a substrate 100; A first semiconductor chip (200) die-bonded by a first die bonding layer (210) on the substrate; A second semiconductor chip 300 die-bonded by a second die bonding layer 310 on the first semiconductor chip, wherein the second die bonding layer 310 is formed in a lower region of the second semiconductor chip. It can be seen that the first semiconductor chip is formed in a shape of molding a region that does not overlap.
  • a semiconductor chip attaches a die-bonding film to a lower portion of a semiconductor wafer, and partially or partially divides the semiconductor wafer into parts.
  • the die-bonding film and the dicing film surface of the semiconductor wafer is irradiated with ultraviolet rays to lower the adhesion between the semiconductor wafer die-bonding film and the dicing film surface, and then manufactured by picking up individual chips separated by the division of the semiconductor wafer.
  • These semiconductor chips are stacked in a plurality of layers by a die bonding film on a substrate, and the chip pads provided on each of the stacked semiconductor chips are connected to a circuit pattern of a circuit film or a lead frame through a wire bonding process. .
  • the upper chip and the lower chip do not completely overlap in order to secure a space for connecting the circuit film or the circuit pattern of the substrate through the wire. Will be stacked.
  • the inventors have confirmed that when the die bonding layer of the semiconductor wafer stacked on top is laminated in the form of molding a portion that does not overlap with the lower semiconductor chip as described above, it is possible to prevent damage to the chip. Was completed.
  • FIG. 2 illustrates that wire bonding is applied to a semiconductor device according to an embodiment of the present invention.
  • the stability of the uppermost semiconductor chip can be ensured. Therefore, when the wire 400 bonding process proceeds to this part, excessive force Even if it is applied, it is possible to prevent damage to the semiconductor chip and to prevent damage to the existing bonded wire due to the minute shaking of the chip due to the wire bonding vibration.
  • the semiconductor device may further include one to five die bonded semiconductor chips between the substrate and the one die bonding layer. That is, not only a semiconductor device in which two semiconductor chips are stacked, but also a plurality of semiconductor chips stacked therein, a die-bonding layer of a semiconductor chirp stacked on the upper part may not partially overlap the semiconductor chirp below. It can be stacked in the form.
  • the first die bonding layer and the second die bonding layer may include an adhesive layer including an epoxy resin and a curing agent, and the adhesive layer may be present in a cured form.
  • the first and the second die bonding layer may be formed of the same or different components.
  • the epoxy resin that can be used in the present invention may include a general epoxy resin for the adhesive known in the art, for example, containing two or more epoxy groups in the molecule, the weight average molecular weight of 100 to 2,000 epoxy Resin can be used.
  • the epoxy resin as described above forms a hard crosslinked structure through a curing process, and may exhibit excellent adhesion, heat resistance, and mechanical strength.
  • the epoxy resin which is 1,000. If the epoxy equivalent of an epoxy resin is less than 100, a crosslinking density may become high too much, and an adhesive film may show a hard property as a whole, and when it exceeds 1,000, there exists a possibility that heat resistance may fall.
  • epoxy resins examples include bifunctional epoxy resins such as bisphenol A epoxy resins or bisphenol F epoxy resins; Or cresol novolac epoxy resin, phenol novolac epoxy resin, tetrafunctional epoxy resin, biphenyl type epoxy resin, triphenol methane type epoxy resin, alkyl modified triphenol methane type epoxy resin, naphthalene type epoxy resin, dicyclopentadiene Three or more functional groups such as epoxy resin or dicyclopentadiene-modified phenol epoxy resin
  • the branch may include one kind or two or more kinds of polyfunctional epoxy resins, but is not limited thereto.
  • the mixed resin of a bifunctional epoxy resin and a polyfunctional epoxy resin as said epoxy resin.
  • polyfunctional epoxy resin means an epoxy resin having three or more functional groups. That is, in general, subfunctional epoxy resins have excellent flexibility and flowability at high temperatures, but are poor in heat resistance and curing rate, whereas multifunctional epoxy resins having three or more functional groups have high curing speed and excellent crosslink density. Heat resistance, but flexibility and flowability is poor.
  • the second die bonding layer may be formed to mold a region that does not overlap with the region of the first semiconductor chip.
  • the adhesive layer may further include a low elastic high molecular weight resin.
  • the low elastic high molecular weight resin may serve to impart soft relaxation characteristics at high temperatures by forming soft segments in the adhesive.
  • the high molecular weight resin it is blended with the epoxy resin without causing breakage during film formation, can exhibit viscoelasticity after formation of the cross-linked structure, if the compatibility with other components and excellent storage stability, Resin components can also be used.
  • the specific kind of the low elastic high molecular weight resin is not particularly limited as long as the above characteristics are satisfied.
  • polyimide, polyetherimide, polyesterimide, polyamide, polyether sulfone, polyether ketone, polyolefin, polyvinyl chloride, phenoxy, semi-acrylonitrile butadiene rubber or acrylic resin It may be used, or a mixture of two or more of these may be used, but the present invention is not necessarily limited thereto.
  • Specific examples of the acrylic resin may include an acrylic copolymer including (meth) acrylic acid and derivatives thereof, and examples of (meth) acrylic acid and derivatives thereof include (meth) acrylic acid; methyl
  • Alkyl (meth) acrylate containing a C1-C12 alkyl group such as (meth) acrylate or ethyl (meth) acrylate; (Meth) acrylonitrile or (meth) acrylamide; And other copolymerizable monomers.
  • the acrylic resin may also include one or more functional groups such as glycidyl group, hydroxyl group, carboxyl group and amine group, and such functional group may be glycidyl (meth) acrylate, hydroxy (meth) acrylate, It can introduce
  • functional groups such as glycidyl group, hydroxyl group, carboxyl group and amine group
  • such functional group may be glycidyl (meth) acrylate, hydroxy (meth) acrylate, It can introduce
  • the curing agent that can be included in the adhesive composition is not particularly limited as long as it can react with the epoxy resin and / or the low elastic high molecular weight resin to form a crosslinked structure.
  • a curing agent capable of reacting simultaneously with the two components to form a crosslinked structure may be used.
  • Such a curing agent may form crosslinked structures with the soft and hard segments in the adhesive, respectively, to improve heat resistance. By acting as a crosslinking agent of two segments at both interfaces, it is possible to improve the reliability of the semiconductor device.
  • the adhesive composition described above may further include a filler for controlling handleability, heat resistance, and melt viscosity.
  • the type of filler that can be used in the present invention is not particularly limited, and generally organic and inorganic fillers can be used, and preferably inorganic fillers can be used.
  • the inorganic fillers include, but are not limited to, silica, alumina, carbon dioxide, magnesium hydroxide, aluminum oxide, talc, aluminum nitride, or the like, or two or more kinds thereof.
  • suck an ionic impurity and improve reliability can also be used as an inorganic filler.
  • Such ion adsorbents include, but are not particularly limited to, magnesium-based compounds including magnesium hydroxide, magnesium carbonate, magnesium silicate, magnesium oxide, magnesium oxide, calcium silicate, calcium carbonate, chame oxide, etc. , Alumina, aluminum hydroxide , aluminum nitride , An aluminum compound, a zirconium compound, an antimony compound, a bismuth compound, etc. containing aluminum borate whisker etc. can be used, It can also be used in mixture of 2 or more types.
  • magnesium-based compounds including magnesium hydroxide, magnesium carbonate, magnesium silicate, magnesium oxide, magnesium oxide, calcium silicate, calcium carbonate, chame oxide, etc.
  • Alumina aluminum hydroxide , aluminum nitride
  • An aluminum compound, a zirconium compound, an antimony compound, a bismuth compound, etc. containing aluminum borate whisker etc. can be used, It can also be used in mixture of 2 or more types.
  • the filler has an average particle diameter of about O. OOlum to about lOum, preferably about 0.005um to lum. Average particle size O. If less than OOlum, fillers may aggregate in the adhesive layer, or appearance defects may occur, and if more than lOum, problems such as protrusion of the filler from the surface of the adhesive layer, damage of chips during thermocompression, and deterioration of adhesiveness may occur.
  • the filler may be included in an amount of about 0.5 parts by weight to about 120 parts by weight, preferably about 5 parts by weight to about 100 parts by weight, based on 100 parts by weight of the total resin except the filler in the adhesive composition. If the content is less than about 0.5 parts by weight, the effect of improving the heat resistance and handleability due to filler addition may be insignificant. If the content is more than about 120 parts by weight, the workability and substrate adhesion are lowered, and the viscosity is increased at high temperatures Molding properties and adhesion may be lowered.
  • the adhesive composition may further include a curing agent in addition to the above-described components.
  • the curing agent is not particularly limited as long as the curing agent can form a crosslinked structure with the above-mentioned epoxy resin and / or thermoplastic resin.
  • the curing agent may form a crosslinked structure by reacting with both the above-described epoxy resin and thermoplastic resin.
  • Such a curing agent has a crosslinked structure with each of the thermoplastic resin forming a soft segment and the epoxy resin forming a hard segment in the composition, thereby improving heat resistance, and acting as a link at the interface of the components. And the reliability of a semiconductor package can be improved.
  • the curing agent may be, for example, a polyfunctional phenol resin may be used, and it may be more preferable to use a polyfunctional phenol resin having a hydroxyl equivalent weight of about 100 to about 1,000.
  • a polyfunctional phenol resin having a hydroxyl equivalent weight of about 100 to about 1,000.
  • the hydroxyl equivalent of the phenol resin is less than about 100, the cured product with the epoxy resin has a hard property, and the complete layer property of the semiconductor package may be deteriorated.
  • the hydroxyl equivalent is more than about 1,000, the crosslink density decreases. There exists a possibility that the heat resistance of a composition may fall.
  • the curing agent may have a softening point of about 60 o C to about 140 o C.
  • the softening point of the curing agent When the softening point of the curing agent is less than about 60 ° C., due to the increase in the tack characteristics, the B-stage elastic modulus of the adhesive film may be lowered, or the fairness such as pick-up characteristics may be deteriorated. There exists a possibility that adhesive force may fall. If the softening point exceeds about 140 ° C., the adhesion to the wafer is lowered, which may cause problems such as chip scattering during die casting.
  • polyfunctional phenolic resins examples include xylox novolak resins, bisphenol F resins, bisphenol F novolak resins, bisphenol A resins, phenol novolak resins, cresol novolak resins, bisphenol A novolak resins, and phenol aralkyl resins.
  • the curing agent described above is preferably included in the composition in an amount of about 0.4 to 2 equivalents, preferably about 0.5 to about 1.8 equivalents, relative to the epoxy equivalent of the epoxy resin.
  • the curing agent is included in less than about 0.4 equivalent ratio, the uncoated epoxy increases after curing, the glass transition temperature and heat resistance is lowered, or the problem of maintaining a high temperature for a long time for the reaction of the uncoated epoxy group may occur.
  • the curing agent is included in excess of about 2 equivalents ratio, the hygroscopicity, storage stability, and dielectric properties of the composition may deteriorate due to the nonbanung hydroxyl group.
  • the adhesive layer may have a viscosity before curing of about 3000 Pa's or less at about 130 ° C, preferably about 50 to about 2500 Pa.s, and more preferably about 100 And 2000 Pa.s.
  • the viscosity of the adhesive included in the crab 2-die bonding layer is in the above range.
  • the die-bonding process can be performed smoothly, and in particular, when laminating 12 semiconductor chips, about 0.5kg / cm 2 to about 4kg / cm even if a small pressure of 2 by using the flexibility and fluidity, and the second die bonding layer It may be formed in the shape of molding a region that does not overlap with the region of the first semiconductor chip.
  • the temperature in the process of attaching the chip is preferably about 80 to about 180 ° C
  • the adhesion time is preferably made for about 0.5 seconds to about 3 seconds
  • the adhesion pressure is about 0.5kg / cm 2 to about It may be desirable to be 4 kg / cm 2 .
  • the die bonding film may further include a pressure-sensitive adhesive layer containing an ultraviolet curable pressure-sensitive adhesive.
  • the die bonding film may be present in the form adhered to the lower portion of the semiconductor chip by this adhesive layer. That is, after attaching such a die-bonding film to a semiconductor wafer, it is irradiated with ultraviolet rays and cured, the semiconductor wafer semiconductor is divided, and the die-bonding film is attached to the lower portion of the semiconductor chip.
  • the ultraviolet curable pressure sensitive adhesive may be an acrylic resin, a photo initiator, and a crosslinking agent.
  • the acrylic resin may have a weight average molecular weight of 100,000 to 1.5 million, preferably 200,000 to 1 million. If the weight average molecular weight is less than 100,000, the coating property or the coarsening force is lowered, and residues may remain on the adherend during peeling, or adhesive breakage may occur. In addition, the weight average molecular weight
  • the base resin may interfere with reaction of the ultraviolet curable compound and the peel force may not be reduced efficiently.
  • Such acrylic resin may be, for example, a copolymer of a (meth) acrylic acid ester monomer and a crosslinkable functional group-containing monomer.
  • examples of the (meth) acrylic acid ester monomer include alkyl (meth) acrylate, and more specifically, monomers having an alkyl group having 1 to 12 carbon atoms, such as pentyl (meth) acrylate and n-butyl (meth).
  • the crosslinkable functional group-containing monomer contained in the copolymer is a crosslinking agent.
  • a functional group capable of reacting with the ultraviolet curable compound to be described later to the copolymer serves to adjust the durability, adhesive strength, and cohesion of the pressure-sensitive adhesive.
  • the crosslinkable functional group-containing monomers include a hydroxyl group-containing monomer, a carboxyl group-containing monomer or a nitrogen-containing monomer, or a combination of two or more thereof.
  • Examples of the hydroxyl group-containing compound at this time include 2-hydroxyethyl (meth) acrylate, 2-hydroxypropyl (meth) acrylate, 4-hydroxybutyl (meth) acrylate, 6-hydroxynuclear chamber ( Meta) acrylate, 8-hydroxyoctyl (meth) acrylate, 2-hydroxyethylene glycol (meth) acrylate, or 2-hydroxypropylene glycol (meth) acrylate, and the like, and carboxyl group-containing compounds
  • examples of the small monomers include (meth) acrylonitrile, N-vinyl pyridone, or N-vinyl caprolactam, but are not limited there
  • the type of ultraviolet curable compound that can be used in the present invention is not particularly limited, and for example, a polyfunctional compound having a weight average molecular weight of about 500 to 300, 000 (ex. Polyfunctional urethane acrylate, polyfunctional acrylate Monomer or oligomer, etc.) can be used.
  • a polyfunctional compound having a weight average molecular weight of about 500 to 300, 000 ex. Polyfunctional urethane acrylate, polyfunctional acrylate Monomer or oligomer, etc.
  • the average person skilled in the art can easily select the appropriate compound according to the intended use.
  • the content of the ultraviolet curable compound may be 5 parts by weight to 400 parts by weight, preferably 10 parts by weight to 200 parts by weight, based on 100 parts by weight of the above-described base resin. If the content of the UV-curable compound is less than 5 parts by weight, there is a risk that the lowering of the adhesive strength after curing, the pick-up property may be degraded. If the content of the ultraviolet curable compound exceeds 400 parts by weight, the adhesive strength of the adhesive before UV irradiation is insufficient, or peeled off with a release film or the like. There is a fear that it will not be made easily.
  • the ultraviolet curable pressure sensitive adhesive is only the additive type ultraviolet curable compound described above.
  • the acrylic copolymer may further include an ultraviolet curable compound bonded to the side chain of the main chain including the (meth) acrylic acid ester monomer and the crosslinkable functional group-containing monomer.
  • the kind of the above compound includes 1 to 5, preferably 1 or 2, photocurable functional groups (ex. Ultraviolet polymerizable carbon-carbon double bonds) per molecule, and crosslinking contained in the main chain. It is not particularly limited as long as it has a functional group and a reaction group. At this time, examples of the crosslinkable functional group and the functional group that can be reacted include an isocyanate group or an epoxy group, but are not limited thereto.
  • the ultraviolet polymerizable group-containing compound include a hydroxyl group included in the main chain and a functional group capable of reacting with each other, (meth) acryloyloxy isocyanate and (meth) acryloyloxy methyl isocyanate, 2- (meth) ) Acryloyloxy ethyl isocyanate, 3- (meth) acryloyloxy propyl isocyanate, 4- (meth) acryloyloxy butyl isocyanate, m-propenyl- ⁇ , ⁇ -dimethylbenzyl isocyanate, methacryloyl isocyanate Or allyl isocyanate; Acryloyl monoisocyanate compounds obtained by reacting a diisocyanate compound or a polyisocyanate compound with 2-hydroxyethyl (meth) acrylate; Acryloyl monoisocyanate compounds obtained by reacting a diisocyanate compound or a polyisocyanate compound,
  • the ultraviolet curable compound as described above may be included in the side chain of the base resin by substituting 5 mol% to 90 mol% of the crosslinkable functional groups included in the main chain.
  • substitution amount is less than 5 mol%, there is a concern that the peeling force decrease due to ultraviolet irradiation may not be sufficient, and when the substitution amount exceeds 90 mol 3 ⁇ 4>, the pressure-sensitive adhesive before ultraviolet irradiation There is a fear that the grazing power may be lowered.
  • the type of the photoinitiator is also not particularly limited, and a general initiator known in the art may be used, and the content thereof may be 0.05 part by weight to 20 parts by weight based on 100 parts by weight of the ultraviolet curable compound.
  • the content of the photoinitiator is less than 0.05 parts by weight, the curing reaction by ultraviolet irradiation may be insufficient, and the pickup properties may be lowered.
  • the content of the photoinitiator is more than 20 parts by weight, the crosslinking reaction may occur in a short unit during the curing process. It may generate and cause residue on the surface of the adherend, or the peeling force after curing may be too low, resulting in deterioration of pickup.
  • the type of crosslinking agent included in the adhesive portion for imparting the adhesive force and the compaction force is not particularly limited, and conventional compounds such as an isocyanate compound, an aziridine compound, an epoxy compound, or a metal chelate compound may be used.
  • the crosslinking agent may be included in an amount of 0.5 parts by weight to 40 parts by weight, preferably 0.5 parts by weight to 20 parts by weight, based on 100 parts by weight of the base resin. If the content is less than 0.5 parts by weight, there is a fear that the cohesive force of the pressure-sensitive adhesive is insufficient, if it exceeds 20 parts by weight, the adhesive strength before ultraviolet irradiation is insufficient, chip scattering may occur.
  • the pressure-sensitive adhesive layer of the present invention may also suitably include a tackifier such as rosin resin, terpene resin, phenol resin, styrene resin, aliphatic petroleum resin, aromatic petroleum resin or aliphatic aromatic copolymerized petroleum resin.
  • a tackifier such as rosin resin, terpene resin, phenol resin, styrene resin, aliphatic petroleum resin, aromatic petroleum resin or aliphatic aromatic copolymerized petroleum resin.
  • the first and second die bonding layer may have a thickness of about 1 to about 160um, preferably about 15 to about 120um, more preferably about 20 To about lOOum.
  • the die-bonding film thickness before lamination is in the above range, molding by the second die-bonding layer may be preferably performed.
  • the outermost part may be molded by the outer protective layer 500. That is, the entire exterior of the semiconductor device is covered with a semiconductor sealing material (Packaging Material, Encapsulating Materi al), to protect the semiconductor chip from the external environment, to electrically insulate the semiconductor chip from the outside, and to operate the semiconductor chip Heat generated during In order to release effectively, it is preferable to be in the molded form by the compound for epoxy molding (ECM) etc.
  • a semiconductor sealing material Packaging Material, Encapsulating Materi al
  • the step of die bonding a first semiconductor chip comprising a first die bonding film on the substrate; And die-bonding a crab semiconductor chip having a second die bonding film on the bottom of the crab semiconductor chip, wherein the crab two die-bonding film comprises the crab in the lower region of the crab semiconductor chip.
  • a method of manufacturing a semiconductor device in which die bonding is performed in a manner of molding a region not overlapping with a region of a semiconductor chip.
  • the method may further include die bonding 1 to 5 semiconductor chips on the substrate before the die bonding of the first semiconductor chip. Description of the case where two or more semiconductor chips are stacked is as described above. ,
  • first die-bonding film and the second die-bonding film may include an adhesive layer containing an epoxy resin and a curing agent, the adhesive layer may be preferably a viscosity of less than 3000Pa-s at 130 ° C before curing.
  • first die bonding film, the second die bonding film, and the adhesive layer are as described above in the description of the semiconductor device.
  • the operation and effects of the invention will be described in more detail with reference to specific embodiments of the invention. However, these embodiments are only presented as an example of the invention, whereby the scope of the invention is not determined.
  • An acrylate copolymer was prepared by copolymerizing 2-ethylnuclear acrylate, methyl acrylate, and methyl methacrylate (weight average molecular weight 800, 000 g / mol, Tg: 10 ° C.).
  • the prepared UV curable pressure-sensitive adhesive composition was applied onto a release-treated polyester film having a thickness of 38 ⁇ m, dried at 110 ° C. for 3 minutes, and the thickness of the applied composition after drying was lOOm.
  • a dicing film was prepared by laminating a polyolefin film having a thickness of 100 ⁇ m.
  • the varnish is applied to a release-treated PET film having a thickness of 38 um,
  • a die-bonding film was prepared in the same manner as in Preparation Example 2-1, except that SFP-10X spherical silica, manufacturer: Denka, and an average particle diameter of 300 nm) was used as a filler at 60 parts by weight.
  • Preparation Example 2-4 SFP-10X spherical silica, manufacturer: Denka, and an average particle diameter of 300 nm was used as a filler at 60 parts by weight.
  • a die bonding film was prepared in the same manner as in 2-1. Comparative Production Example 2-6
  • a die bonding film was manufactured in the same manner as in Preparation Example 2-1, except that 100 parts by weight of the acrylic thermoplastic resin was used instead of 50 parts by weight. Comparative Production Example 2-7
  • a die-bonding film was prepared in the same manner as in Preparation Example 2-1, except that SFP-10X (spherical silica, manufacturer: Denka average particle diameter: 300 nm) was used at 150 parts by weight instead of SFP-30M.
  • SFP-10X spherical silica, manufacturer: Denka average particle diameter: 300 nm
  • the semiconductor chip is pressed against the substrate (thickness 0.5kg, width 60 ⁇ , length 230 ⁇ ) at 2 kgf / cm 2 for 2 seconds under the condition of 125 0 C, die-bonded, for 1 hour in an oven at 125 ° C. Curing proceeded.
  • crab second semiconductor chips having the same size are stacked so as to cross the first semiconductor chip in a cross shape, and a region of the lower region of the second semiconductor chip that does not overlap with the giant U semiconductor chip is the first semiconductor chip. It is formed on both sides of the side (1.5 ⁇ horizontal and 10 ⁇ vertical, respectively). 2kgf / cm 2 , after pressing for 2 seconds at a condition of 125 0 C, die-bonded, and cured in an oven at 125 ° C. for 1 hour, to manufacture a semiconductor device.
  • the second semiconductor chip After lamination of the second semiconductor chip, it was cured for 1 hour in an Aubon of 125 0 C, and the cross section of the semiconductor device (laminate) was polished in the longitudinal direction of the roughly 12 semiconductor chip, and the molding was confirmed by an optical microscope.
  • Fig. 3 shows the polished cross section of the semiconductor device manufactured in Example 1-1 of the present invention under an optical microscope.
  • a region in which a crab die-bonding layer does not overlap with an area of the first semiconductor chip of the lower area of the second semiconductor chip is shown. It can be seen that it is formed in a completely molded form.
  • the second semiconductor chip After lamination of the second semiconductor chip, it was cured for 1 hour in an oven at 125 ° C., and a 60 ⁇ m gold wire (25 ⁇ m in diameter) was formed in the upper region of the second semiconductor chip that did not overlap with the region of the crab semiconductor chip. Are connected by a wire bonding process, and the presence or absence of cracking of the second semiconductor chip was observed by an optical microscope, and 0 was indicated when no crack occurred, and X when the crack occurred.
  • Table 1 The above molding evaluation and crack resistance evaluation results are summarized in Table 1 below.
  • the second die bonding layer is formed in a shape in which a region of the lower region of the second semiconductor chip does not overlap with the region of the first semiconductor chip. As compared with the semiconductor device according to the comparative example, it can be confirmed that the molding characteristics and the crack resistance are excellent.

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Abstract

본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는, 다이본딩 공정 또는 와이어 본딩 공정 시 어느 정도 과도한 힘이 가해지더라도, 최상부 반도체 칩의 손상을 방지할 수 있는 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.

Description

【명세서】
【발명의 명칭】
반도체 장치 및 반도체 장치의 제조 방법
【기술분야】
관련 출원 (들ᅵ과의 상호 인용
본 출원은 2015년 11월 6일자 한국 특허 출원 제 10-2015- 0155906호에 기초한 우선권의 이익을 주장하며, 해당 한국 특허 출원의 문헌에 개시된 모든 내용은 본 명세서의 일부로서 포함된다.
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로， 보다 상세하게는， 다이본딩 공정 또는 와이어 본딩 공정 시 어느 정도 과도한 힘이 가해지더라도， 최상부 반도체 칩의 손상을 줄일 수 있고, 안정적으로 와이어 본딩을 할 수 있는 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다. 【배경기술】
일반적으로 반도체 장치의 제조 공정은 웨이퍼에 미세한 패턴을 형성하는 공정 및 최종 장치의 규격에 맞도록 웨이퍼를 연마하여 패키징 (packaging)하는 공정을 포함한다. 패키징 공정은 반도체 칩의 불량을 검사하는 웨이퍼 검사 공정; 웨이퍼를 절단하여 낱개의 칩으로 분리하는 다이성 공정; 분리된 칩을 회로 필름 (ci rcui t f i lm) 또는 리드 프레임의 탑재판에 부착시키는 다이본딩 공정; 반도체 칩 상에 구비된 칩 패드와 회로 필름 또는 리드 프레임의 회로 패턴을 와이어와 같은 전기적 접속 수단으로 연결시키는 와이어 본딩 공정; 반도체 칩의 내부 회로와 그 외의 부품을 보호하기 위해 봉지재로 외부를 감싸는 몰딩 공정 ; 리드와 리드를 연결하고 있는 댐바를 절단하는 트림 공정; 리드를 원하는 형태로 구부리는 포밍 공정; 및 완성된 패키지의 불량을 검사하는 완성품 검사공정 등을 포함한다.
광의적으로 다이싱 공정은 반도체 웨이퍼의 후면을 그라인딩 (gr inding)하고， 칩들 사이의 다이싱 라인을 따라 반도체 웨이퍼를 절단함으로써 서로 분리된 복수개의 개별칩들을 제조하는 공정이다. 상기 다이싱 공정을 통해， 복수개의 칩들이 형성된 반도체 웨이퍼로부터 서로 분리된 개별 칩들이 제조된다.
다이본딩 공정에서는 이렇게 준비된 단수 또는 복수의 개별 반도체 칩을 다이본딩 필름 등에 의해 기판 등에 부착하게 되며, 이렇게 부착된 반도체 칩 상에 구비된 칩 패드와 회로 필름 또는 리드 프레임의 회로 패턴은 와이어 본딩 공정을 통해 와이어와 같은 전기적 접속 수단으로 연결시키게 된다.
그러나 반도체 칩의 박형화에 따라, 위의 다이본딩 공정 또는 와이어 공정에서 과도한 힘이 가해질 경우， 최상부의 박형화된 칩에 손상이 발생하는 문제점이 있는 실정이었다.
[발명의 내용】
【해결하려는 과제】
본 발명은 다이본딩 공정 또는 와이어 본딩 공정 시 반도체 칩의 손상을 줄일 수 있고， 안정적으로 와이어 본딩을 할 수 있는 반도체 장치 및 반도체 장치의 제조 방법을 제공하는 것이다.
[과제의 해결 수단]
본 발명은 기판; 상기 기판 상에 게 1다이본딩 층에 의해 다이본딩된 제 1반도체 칩 ; 상기 제 1반도체 칩 상에 게 2다이본딩 층에 의해 다이본딩된 제 2반도체 칩을 포함하고， 상기 게 2다이본딩 층은 상기 제 2반도체 칩의 하부 영역 중 상기 제 1반도체 칩의 영역과 겹쳐지지 않은 영역을 몰딩하는 형태로 형성되는， 반도체 장치를 제공한다.
상기 반도체 장치는 상기 기판 및 상기 제 1다이본딩 층 사이에 1 내지 5개의 다아본딩된 반도체 칩올 더 포함하는 것일 수도 있다.
그리고， 상기 제 1다이본딩 층 및 제 2다이본딩 층은 에폭시 수지 및 경화제가포함된 접착층을 포함하는 것일 수 있다.
그리고 상기 접착층은 경화 전의 점도가 130°C에서 3000Pa s 이하인 것이 바람직할 수 있다.
또한 상기 제 1 및 게 2다이본딩 층은 두께가 10 내지 160um인 것이 바람직할 수 있다.
한편, 본 발명은 하부에 게 1다이본딩 필름을 포함하는 게 1반도체 칩을 기판 상에 다이본딩하는 단계; 및 하부에 제 2다이본딩. 필름을 포함하는 제 2반도체 칩을 상기 제 1반도체 칩 상에 다이본딩하는 단계;를 포함하고， 상기 제 2다이본딩 필름이 상기 제 2반도체 칩의 하부 영역 중 상기 게 1반도체 칩의 영역과 겹쳐지지 않은 영역을 몰딩하는 형태로 다이본딩을 진행하는， 반도체 장치의 제조 방법을 제공한다.
일 실시예에 따르면， 상기 제 1반도체 칩을 다이본당하는 단계 이전에， 상기 기판 상에 1 내지 5개의 반도체 칩을 다이본딩하는 단계를 더 포함할 수 있다.
그리고， 상기 제 1다이본딩 필름 및 게 2다이본딩 필름은 에폭시 수지 및 경화제가포함된 접착층을 포함하는 것일 수 있다.
상기 접착층은 경화 전의 점도가 130°C에서 3000Pa"s 이하인 것이 바람직할 수 있다.
【발명의 효과】
본 발명의 반도체 장치는 다이본딩 공정 또는 와이어 본딩 공정 시 어느 정도 과도한 힘이 가해지더라도， 최상부 반도체 칩의 손상을 방지할 수 있고， 안정적으로 와이어 본딩을 진행할 수 있다.
또한， 본 발명의 반도체 장치의 제조 방법은 상기와 같은 반도체 장치를 간단한 방법에 의해 제조할 수 있다.
【도면의 간단한 설명】
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 정투상도 법에 의해 나타낸 것이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치에 와이어 본딩이 적용된 것을 나타낸 것이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 단면을 나타낸 것이다.
도 4는, 본 발명의 비교예에 따른 반도체 장치의 단면을 나타낸 것이다.
【발명을 실시하기 위한 구체적인 내용】
본 발명의 반도체 장치는 기판; 상기 기판 상에 제 1다이본딩 층에 의해 다이본딩된 제 1반도체 칩 ; 상기 제 1반도체 칩 상에 게 2다이본딩 층에 의해 다이본딩된 제 2반도체 칩을 포함하고， 상기 제 2다이본딩 층은 상기 제 2반도체 칩의 하부 영역 중 상기 제 1반도체 칩의 영역과 겹쳐지지 않은 영역을 몰딩하는 형태로 형성된다.
또한， 본 발명의 반도체 장치의 제조 방법은 하부에 제 1다이본딩 필름을 포함하는 제 1반도체 첩을 기판 상에 다이본딩하는 단계; 및 하부에 게 2다이본딩 필름을 포함하는 제 2반도체 칩을 상기 제 1반도체 칩 상에 다이본딩하는 단계;를 포함하고， 상기 제 2다이본딩 필름이 상기 게 2반도체 칩의 하부 영역 중 상기 제 1반도체 칩의 영역과 겹쳐지지 않은 영역을 몰딩하는 형태로 다이본딩을 진행된다. 본 발명에서, 제 1， 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용되며, 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만사용된다.
또한， 본 명세서에서 사용되는 용어는 단지 예시적인 실시예들을 설명하기 위해 사용된 것으로， 본 발명을 한정하려는 의도는 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한， 복수의 표현을 포함한다. 본 명세서에서， "포함하다 "， "구비하다" 또는 "가지다" 등의 용어는 실시된 특징， 숫자， 단계， 구성 요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지， 하나 또는 그 이상의 다른 특징들이나 숫자， 단계， 구성 요소， 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한 본 발명에 있어서， 각 층 또는 요소가 각 층들 또는 요소들의 "상에 " 또는 "위에 " 형성되는 것으로 언급되는 경우에는 각 층 또는 요소가 직접 각 층들 또는 요소들의 위에 형성되는 것을 의미하거나， 다른 층 또는 요소가 각 층 사이， 대상체， 기재 상에 추가적으로 형성될 수 있음을 의미한다 . 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바， 특정 실시예들을 예시하고 하기에서 상세하게 설명하고자 한다 . 그러나， 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경， 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 이하, 본 발명을 보다상세하게 설명한다.
본 발명의 일 구현예에 따르면， 기판; 상기 기판 상에 제 1다이본딩 층에 의해 다이본딩된 게 1반도체 칩; 상기 제 1반도체 칩 상에 제 2다이본딩 층에 의해 다이본딩된 제 2반도체 칩을 포함하고， 상기 제 2다이본딩 층은 상기 제 2반도체 칩의 하부 영역 중 상기 제 1반도체 칩의 영역과 겹쳐지지 않은 영역을 몰딩하는 형태로 형성되는， 반도체 장치가 제공된다.
상기 제 2반도체 칩의 하부 영역 중 상기 제 1반도체 칩의 영역과 겹쳐지지 않은 영역이라 함은， 게 1반도체 칩과 게 2반도체 칩이 완전히 겹쳐지는 형태로 적층되지 않은 경우에 있어서， 제 2반도체 칩의 하부가 거 U반도체 칩 상부 표면의 외부로 돌출되었을 때， 그 돌출 부분과 기판 사이의 빈 공간을 의미한다.
또한， 상기 겹쳐지지 않은 영역을 몰딩하는 형태로 형성된다 함은, 상술한 돌출 부분과 기판 사이의 빈 공간을 상기 제 2다이본딩 층이 메꾸는 형태로 형성되는 것을 의미한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 정투상도 법에 의해 나타낸 것이다.
도 1을 참고하면， 본 발명의 반도체 장치는 기판 ( 100) ; 상기 기판 상에 제 1다이본딩 층 (210)에 의해 다이본딩된 게 1반도체 칩 (200) ; 상기 제 1반도체 칩 상에 게 2다이본딩 층 (310)에 의해 다이본딩된 제 2반도체 칩 (300)을 포함하고， 상기 제 2다이본딩 층 (310)은 상기 게 2반도체 칩의 하부 영역 중 상기 제 1반도체 칩의 영역과 겹쳐지지 않은 영역을 몰딩하는 형태로 형성되는 것을 확인할 수 있다.
일반적으로 반도체 칩은， 다이본딩 필름을 반도체 웨이퍼의 하부에 부착하고， 반도체 웨이퍼를 완전 분단 또는 분단 가능하게 부분 처리한 후， 반도체 웨이퍼의 다이본딩 필름과 다이싱 필름 면에 자외선을 조사하여 반도체 웨이퍼 다이본딩 필름과 다이싱 필름면의 접착력을 하강시킨 후， 상기 반도체 웨이퍼의 분단에 의해 분리된 개별 칩들을 픽업하여 제조된다. 이러한 반도체 칩들은 기판 상에 다이본딩 필름에 의해 복수의 층 형태로 적층되며， 적층된 각각의 반도체 칩 상에 구비된 칩 패드와 회로 필름 또는 리드 프레임의 회로 패턴을 와이어 본딩 공정을 통해 연결시키게 된다.
그러나， 반도체 칩들이 복수의 층 형태로 적층될 때， 상기 와이어를 통해 기판의 회로 필름 또는 회로 패턴과 연결할 수 있도록 공간올 확보하기 위해, 상부의 칩과 하부의 칩은 완전히 겹쳐지지는 않는 형태로 적층되게 된다.
따라서 , 상기와 같이 겹쳐지지 않는 부분에 다이본딩 공정 또는 와이어 본딩 공정에서 과도한 힘이 가해질 경우, 최상부의 박형화된 칩에 손상이 발생할 수 있다.
이에 본 발명자들은 상부에 적층되는 반도체 첩의 다이본딩 층이 상기와 같이 하부의 반도체 칩과 겹쳐지지 않는 부분을 몰딩하는 형태로 적층할 경우， 이러한 칩의 손상을 방지할 수 있다는 점을 확인하고 발명을 완성하였다.
도 2는 본 본 발명의 일 실시예에 따른 반도체 장치에 와이어 본딩이 적용된 것을 나타낸 것이다.
도 2를 참조하면， 우측과 같이 일반적인 다이본딩의 경우， 최상부 반도체 첩의 일부분이 기저의 반도체 칩과 직접 접촉하지 못하고， 외부로 돌출되어 있는 것을 확인할 수 있다. 따라서 이 부분에 와이어 (400) 본딩 공정이 진행될 때， 과도한 힘이 가해지는 경우， 최상부의 박형화된 칩에 손상이 발생할 수 있고， 와이어 본딩 진동으로 인한 칩의 미세한 떨림에 의하여 기존 본딩된 와이어가 손상될 수 있다.
그러나 좌측의 경우， 최상부 반도체 칩이 기저의 반도체 칩과 직접 접촉하지 못하고， 외부로 돌출되어 있는 부분에， 다이본딩 층에 의한 몰딩이 형성되기 때문에， 최상부 반도체 칩의 안정성을 확보할 수 있다. 따라서， 이 부분에 와이어 (400) 본딩 공정이 진행될 때， 과도한 힘이 가해지더라도， 반도체 칩에 손상이 발생하는 것을 방지할 수 있고, 와이어 본딩 진동으로 인한 칩의 미세한 떨림에 의해 기존 본딩된 와이어가 손상되는 것을 방지할 수 있다.
본 발명의 일 실시예에 따르면， 상기 반도체 장치는 상기 기판 및 상기 게 1다이본딩 층 사이에 1 내지 5개의 다이본딩된 반도체 칩을 더 포함하는 것일 수 있다. 즉， 두 개의 반도체 칩을 적층한 반도체 장치뿐 아니라， 그 이상의 복수 개의 반도체 칩을 적층하는 경우 역시， 상부에 적층되는 반도체 첩의 다이본딩 층이 그 하부의 반도체 첩과 겹쳐지지 않는 부분올 몰딩하는 형태로 적층될 수 있다.
상기 제 1다이본딩 층 및 제 2다이본딩 층은 에폭시 수지 및 경화제가 포함된 접착층을 포함하는 것일 수 있으며， 이러한 접착층이 경화된 형태로 존재하는 것일 수 있다. 또한 상기 제 1 및 게 2다이본딩 층은， 서로 동일한 성분이거나상이한 성분으로 형성될 수도 있다.
본 발명에서 사용될 수 있는 상기 에폭시 수지에는 이 분야에서 공지된 일반적인 접착제용 에폭시 수지가 포함될 수 있으며 , 예를 들면， 분자 내에 2개 이상의 에폭시기를 함유하고， 중량평균분자량이 100 내지 2 , 000인 에폭시 수지를 사용할 수 있다. 위와 같은 에폭시 수지는 경화 공정을 통해 하드한 가교 구조를 형성하여， 탁월한 접착성， 내열성 및 기계적 강도를 나타낼 수 있다.
보다 구체적으로 본 발명에서는 특히 평균 에폭시 당량이 100 내지
1 , 000인 에폭시 수지를 사용하는 것이 바람직하다. 에폭시 수지의 에폭시 당량이 100 미만이면， 가교 밀도가 지나치게 높아져서， 접착 필름이 전체적으로 딱딱한 성질을 나타낼 우려가 있고， 1 , 000을 초과하면， 내열성이 저하될 우려가 있다.
위와 같은 에폭시 수지의 예로는， 비스페놀 A 에폭시 수지 또는 비스페놀 F 에폭시 수지 등의 이관능성 에폭시 수지; 또는 크레졸 노볼락 에폭시 수지， 페놀 노볼락 에폭시 수지， 4관능성 에폭시 수지， 비페닐형 에폭시 수지， 트리페놀메탄형 에폭시 수지， 알킬 변성 트리페놀메탄형 에폭시 수지， 나프탈렌형 에폭시 수지， 디시클로펜타디엔형 에폭시 수지 또는 디시클로펜타디엔 변성 페놀형 에폭시 수지 등의 3개 이상의 관능기를 가지는 다관능성 에폭시 수지의 일종 또는 이종 이상을 들 수 있으나， 이에 제한되는 것은 아니다.
본 발명에서는 특히 상기 에폭시 수지로서 이관능성 에폭시 수지 및 다관능성 에폭시 수지의 흔합 수지를 사용하는 것이 바람직하다. 본 명세서에서 사용하는 용어 『다관능성 에폭시 수지』 는 3개 이상의 관능기를 가지는 에폭시 수지를 의미한다. 즉, 일반적으로 아관능성 에폭시 수지는 유연성 및 고온에서의 흐름성 등은 우수하나, 내열성 및 경화 속도가 떨어지는 반면， 관능기가 3개 이상인 다관능성 에폭시 수지는 경화 속도가 빠르고， 높은 가교 밀도로 인해 탁월한 내열성을 보이나， 유연성 및 흐름성이 떨어진다.
따라서， 상기 두 종류의 수지를 적절히 흔합， 사용함으로 해서， 접착층의 탄성률 및 택 (tack) 특성을 제어할 수 있고， 특히， 제 2반도체 칩을 적층할 때， 우수한 유연성 및 흐름성을 이용하여， 제 2다이본딩 층이 제 1반도체 칩의 영역과 겹쳐지지 않은 영역을 몰딩하는 형태로 형성될 수 있다. 또한， 상기 접착층은 저탄성 고분자량 수지를 더 포함할 수도 있다. 저탄성 고분자량 수지는 접착제 내에서 소프트 세그먼트를 이루어 고온에서의 웅력 완화 특성을 부여하는 역할을 할 수 있다. 본 발명에서는 상기 고분자량 수지로서， 상기 에폭시 수지와 블렌딩되어 필름 형성 시에 부서짐을 유발하지 않고， 가교 구조의 형성 후 점탄성을 나타낼 수 있으며， 다른 성분과의 상용성 및 보관 안정성이 우수한 것이라면， 어떠한 수지 성분도사용될 수 있다.
상기 저탄성 고분자량 수지의 구체적인 종류는， 전술한 특성을 만족하는 한， 특별히 제한되지 않는다. 예를 들면， 본 발명에서는 폴리이미드， 폴리에테르이미드， 폴리에스테르이미드， 폴리아미드， 폴리에테르술폰， 폴리에테르케톤， 폴리올레핀， 폴리염화비닐， 페녹시， 반웅성 아크릴로니트릴부타디엔 고무 또는 아크릴계 수지 등을 사용하거나， 이 중 이종 이상을 흔합하여， 사용할 수 있으나， 본 발명이 반드시 이에 한정되는 것은 아니다. 상기에서 아크릴계 수지의 구체적인 예로는 (메타)아크릴산 및 그 유도체를 포함하는 아크릴계 공중합체를 들 수 있으며， 이 때 (메타)아크릴산 및 그 유도체의 예로는 (메타)아크릴산; 메틸
(메타)아크릴레이트 또는 에틸 (메타)아크릴레이트 등의 탄소수 1 내지 12의 알킬기를 함유하는 알킬 (메타)아크릴레이트; (메타)아크릴로니트릴 또는 (메타)아크릴아미드; 및 기타 공중합성 단량체들이 포함된다.
상기 아크릴계 수지는 또한 글리시딜기, 히드록시기, 카복실기 및 아민기 등의 일종 또는 이종 이상의 관능기를 포함할 수 있으며， 이와 같은 관능기는 글리시딜 (메타)아크릴레이트, 히드록시 (메타)아크릴레이트， 히드록시에틸 (메타)아크릴레이트 또는 카복시 (메타)아크릴레이트 등의 단량체를 공중합시킴으로써 도입할 수 있다.
접착제 조성물에 포함될 수 있는 경화제는 상기 에폭시 수지 및 /또는 저탄성 고분자량 수지와 반웅하여， 가교 구조를 형성할 수 있는 것이라면 특별히 제한되지 않는다. 예를 들면， 본 발명에서는 상기 두 성분과 동시에 반웅하여 가교 구조를 형성할 수 있는 경화제를 사용할 수 있는데， 이와 같은 경화제는 접착제 내의 소프트 세그먼트 및 하드 세그먼트와 각각 가교 구조를 이루어 내열성을 향상시키는 동시에， 양자의 계면에서 두 세그먼트의 가교제로 작용하여 반도체 장치의 신뢰성을 향상시킬 수 있다. 또한， 상술한 접착제 조성물은, 취급성, 내열성， 및 용융 점도의 조절을 위하여, 필러를 추가로 포함할 수도 있다. 본 발명에서 사용될 수 있는 필러의 종류는 특별히 제한되지 않으며， 일반적으로 유기 및 무기 필러를 사용할 수 있고， 바람직하게는 무기 필러를 사용할 수 있다. 상기 무기 필러의 구체적인 예로는 실리카， 알루미나， 탄산 칼슴， 수산화 마그네슘 산화 알루미늄， 활석, 또는 질화 알루미늄 등을 단독으로， 혹은 2종 이상을 흔합하여 사용할 수 있으나， 이에 제한되는 것은 아니다. 또한， 이온성 불순물을 흡착하여 신뢰성을 향상시킬 수 있는, 이온흡착제를 무기 필러로 사용할 수도 있다. 이러한 이온흡착제는， 특별히 제한되지는 않으며， 수산화 마그네슴， 탄산 마그네슴， 규산 마그네슴, 산화 마그네슘 등을 포함하는， 마그네슘계 화합물， 규산 칼슘， 탄산 칼슘， 산화 칼슴 등을 포함하는， 칼슴계 화합물, 알루미나, 수산화 알루미늄， 질화 알루미늄， 붕산 알루미늄 휘스커 등을 포함하는， 알루미늄계 화합물， 지르코늄계 화합물， 안티몬계 화합물， 비스무트계 화합물 등을 사용할 수 있으며， 2종 이상 흔합하여 사용할 수도 있다.
또한, 상기 필러는 평균 입경이 약 O . OOlum 내지 약 lOum, 바람직하게는 약 0.005um 내지 lum일 수 있다. 평균 입경이 O . OOlum 미만이면， 접착층 내에서 필러가 응집되거나， 외관 불량이 발생할 우려가 있고, lOum를 초과하면, 접착층 표면에서 필러의 돌출， 열압착 시 칩의 손상， 접착성 저하 등의 문제점이 발생할 수 있다.
상기 필러는 접착제 조성물에서 필러를 제외한 전체 수지 100중량부에 대하여 약 0.5중량부 내지 약 120중량부, 바람직하게는 약 5중량부 내지 약 100중량부의 양으로 포함될 수 있다. 함량이 약 0.5증량부 미만이면， 필러 첨가로 인한 내열성 및 취급성 향상 효과가 층분치 않을 수 있고， 약 120중량부를 초과할 경우， 작업성 및 기재 부착성이 저하되고， 고온에서의 점도 상승으로 몰딩성 및 접착력이 저하될 수 있다.
또한, 상기 접착제 조성물은 전술한 성분과 함께 경화제를 추가로 포함할 수 있다. 상기 경화제는 전술한 에폭시 수지 및 /또는 열가소성 수지와 가교 구조를 형성할 수 있는 것이라면， 특별히 한정되지 않는다. 본 발명의 일 태양에서， 상기 경화제는 전술한 에폭시 수지 및 열가소성 수지와 모두 반웅하여 가교 구조를 형성할 수 있다. 이와 같은 경화제는 조성물 내에서 소프트 세그먼트 (soft segment )를 이루는 열가소성 수지 및 하드 세그먼트 (hard segment )를 이루는 에폭시 수지와 각각 가교 구조를 이루어 내열성을 향상시키는 동시에， 상기 성분들의 계면에서 연결 고리 역할을 하여， 반도체 패키지의 신뢰성을 향상시킬 수 있다.
상기 경화제는, 구체적으로 예를 들어， 다관능성 페놀 수지를 사용할 수 있으며， 수산기 당량이 약 100 내지 약 1 , 000인 다관능성 페놀 수지를 사용하는 것이 보다 바람직할 수 있다. 페놀 수지의 수산기 당량이 약 100 미만이면， 에폭시 수지와의 경화물이 딱딱한 성질을 가져， 반도체 패키지의 완층 특성이 저하될 우려가 있으며， 수산기 당량이 약 1 , 000을 초과하면， 가교 밀도가 저하되어， 조성물의 내열성이 저하될 우려가 있다. 그리고， 상기 경화제는 연화점이 약 60oC 내지 약 140oC일 수 있다. 경화제의 연화점이 약 60°C 미만이면， 택 특성의 증가로 인해, 접착 필름의 B-스테이지 탄성율이 저하되거나， 픽업 특성 등의 공정성이 악화될 우려가 있고， 특히 고온에서 점도가 지나치게 낮아져서， 고온 접착력이 저하될 우려가 있다. 연화점이 약 140oC를 초과하는 경우 웨이퍼에 대한 부착성이 저하되어， 다이성 시 칩 비산 등의 문제가 발생할 우려가 있다.
위와 같은 다관능성 페놀 수지의 예로는 자일록 노볼락 수지， 비스페놀 F 수지， 비스페놀 F 노볼락 수지， 비스페놀 A 수지, 페놀 노볼락 수지， 크리졸 노볼락 수지， 비스페놀 A 노볼락 수지, 페놀 아랄킬 수지， 다관능 노볼락 수지， 디시클로펜타디엔 페놀 노볼락 수지， 아미노 트리아진 페놀 노볼락 수지， 폴리부타디엔 페놀 노볼락 수지， 또는 비페닐 타입 수지 등을 들 수 있으며 , 단독으로 사용하거나， 2종 이상을 흔합하여 사용할 수 있다.
상술한 경화제는 에폭시 수지의 에폭시 당량 대비 약 0.4 내지 2 당량비， 바람직하게는 약 0.5 내지 약 1.8 당량비의 양으로 조성물 내에 포함되는 것이 바람직하다. 경화제가 약 0.4 당량비 미만으로 포함되는 경우， 경화 후 미반웅 에폭시가 증가하여， 유리전이온도 및 내열성이 저하되거나， 미반웅 에폭시기의 반웅을 위해 장시간 고온 상태를 유지해야하는 문제점이 발생할 수 있다. 또한 경화제가 약 2 당량비를 초과하여 포함되면， 미반웅 수산기로 인해 조성물의 흡습율， 저장 안정성， 및 유전 특성 등이 악화될 우려가 있다. 또한， 본 발명의 일 실시예에 따르면, 상기 접착층은 경화 전의 점도가 약 130°C에서 약 3000Pa's 이하일 수 있고, 바람직하게는 약 50 내지 약 2500 Pa.s일 수 있으며， 더욱 바람직하게는 약 100 내지 2000 Pa.s일 수 있다. 특히 게 2다이본딩 층에 포함되는 접착충의 점도가 상기 범위에 있는 것이 바람직하다. 다이본딩 필름의 접착출이 상기와 같은 점도 범위를 갖고 있음으로 해서， 다이본딩 공정이 원활하게 진행될 수 있으며， 특히， 거 12반도체 칩을 적층할 때， 약 0.5kg/cm2 내지 약 4kg/cm2의 작은 압력을 가하더라도 우수한 유연성 및 흐름성을 이용하여， 제 2다이본딩 층이 제 1반도체 칩의 영역과 겹쳐지지 않은 영역을 몰딩하는 형태로 형성될 수 있다
또한， 칩을 부착하는 공정에서의 온도는 약 80 내지 약 180°C인 것이 바람직하고， 부착 시간은 약 0.5초 내지 약 3초 동안 이루어지는 것이 바람직하며, 부착 압력은 약 0.5kg/cm2 내지 약 4kg/ cm2인 것이 바람직할 수 있다.
또한， 상기 다이본딩 필름은 자외선 경화형 점착체를 포함하는 점착층을 더 포함할 수도 있다. 다이본딩 필름은 이러한 점착층에 의해 반도체 칩의 하부에 점착된 형태로 존재할 수 있다. 즉, 반도체 웨이퍼에 이러한 다이본딩 필름을 부착한 후 자외선을 조사하여 경화시키고， 반도체 웨이퍼반도체를 분단하여， 하부에 다이본딩 필름이 부착된 반도체 칩의 형태로 제조될 수 있다.
상기 자외선 경화형 점착제는 아크릴계 수지， 광개시게， 및 가교제를 포함하는 것일 수 있다.
상기에서 아크릴계 수지는 중량평균분자량이 10만 내지 150만， 바람직하게는 20만 내지 100만일 수 있다. 중량평균분자량이 10만 미만이면， 코팅성 또는 웅집력이 저하되어, 박리 시에 피착체에 잔여물이 남거나， 또는 점착제 파괴 현상이 일어날 우려가 있다. 또한， 중량평균분자량이
150만을 초과하면， 베이스 수지가 자외선 경화형 화합물의 반웅을 방해하여， 박리력 감소가 효율적으로 이루어지지 않을 우려가 있다.
이러한 아크릴계 수지는 예를 들면， (메타)아크릴산 에스테르계 단량체 및 가교성 관능기 함유 단량체의 공중합체일 수 있다. 이 때 (메타)아크릴산 에스테르계 단량체의 예로는 알킬 (메타)아크릴레이트를 들 수 있으며， 보다 구체적으로는 탄소수 1 내지 12의 알킬기를 가지는 단량체로서, 펜틸 (메타)아크릴레이트, n-부틸 (메타)아크릴레이트， 에틸 (메타)아크릴레이트， 메틸 (메타)아크릴레이트， 핵실 (메타)아크릴레이트， n-옥틸 (메타)아크릴레이트， 이소옥틸 (메타)아크릴레이트， 2-에틸핵실 (메타)아크릴레이트， 도데실 (메타)아크릴레이트 또는 데실 (메타)아크릴레이트의 일종 또는 이종 이상의 흔합을 들 수 있다.
또한， 공중합체에 포함되는 가교성 관능기 함유 단량체는 가교제 또는 후술하는 자외선 경화형 화합물과 반웅할 수 있는 관능기를 공중합체에 부여하여 점착제의 내구신뢰성， 점착력， 및 웅집력을 조절하는 역할을 한다. 가교성 관능기 함유 단량체의 예로는 히드록시기 함유 단량체， 카복실기 함유 단량체 또는 질소 함유 단량체의 일종 또는 이종 이상의 흔합을 들 수 있다. 이 때 히드록실기 함유 화합물의 예로는， 2- 히드록시에틸 (메타)아크릴레이트， 2-히드록시프로필 (메타)아크릴레이트， 4-히드록시부틸 (메타)아크릴레이트， 6-히드록시핵실 (메타)아크릴레이트， 8- 히드록시옥틸 (메타)아크릴레이트， 2- 히드록시에틸렌글리콜 (메타)아크릴레이트， 또는 2- 히드록시프로필렌글리콜 (메타)아크릴레이트 등을 들 수 있고， 카복실기 함유 화합물의 예로는， (메타)아크릴산， 2- (메타)아크릴로일옥시아세트산， 3- (메타)아크릴로일옥시프로필산， 4- (메타)아크릴로일옥시부틸산， 아크릴산 이중체, 이타콘산， 말레산， 또는 말레산 무수물 등을 들 수 있으며， 소 함유 단량체의 예로는 (메타)아크릴로니트릴， N-비닐 피를리돈 또는 N-비닐 카프로락탐 등을 들 수 있으나， 이에 제한되는 것은 아니다. 상기 아크릴계 수지에는 또한 상용성 등의 기타 기능성 향상의 관점에서， 초산비닐, 스틸렌 또는 아크릴로니트릴 등이 추가로 포함될 수 있다.
또한， 본 발명에서 사용할 수 있는 자외선 경화형 화합물의 종류는 특별히 제한되지 않으며， 예를 들면, 중량평균분자량이 500 내지 300 , 000 정도인 다관능성 화합물 (ex . 다관능성 우레탄 아크릴레이트， 다관능성 아크릴레이트 단량체 또는 올리고머 등)을 사용할 수 있다. 이 분야의 평균적 기술자는 목적하는 용도에 따른 적절한 화합물을 용이하게 선택할 수 있다.
상기 자외선 경화형 화합물의 함량은 전술한 베이스 수지 100 중량부에 대하여， 5 중량부 내지 400 중량부, 바람직하게는 10 중량부 내지 200 중량부일 수 있다. 자외선 경화형 화합물의 함량이 5 중량부 미만이면， 경화 후 점착력 저하가 층분하지 않아 픽업성이 떨어질 우려가 있고， 400 중량부를 초과하면， 자외선 조사 전 점착제의 웅집력이 부족하거나, 이형 필름 등과의 박리가 용이하게 이루어지지 않을 우려가 있다.
상기 자외선 경화 점착제는 상기의 첨가형 자외선 경화형 화합물뿐 아니라， 아크릴 공중합체에 탄소 -탄소 이중결합을 측쇄 또는 주쇄 말단에 결합된 형태로도 사용가능하다.
즉， 아크릴계 공중합체는 또는 (메타)아크릴산 에스테르계 단량체 및 가교성 관능기 함유 단량체를 포함하는 주사슬의 측쇄에 결합된 자외선 경화형 화합물을 추가로 포함할 수 있다.
상기와 같은 화합물의 종류는， 광경화성 관능기 (ex . 자외선 중합성 탄소 -탄소 이중결합)를 한 분자당 1 내지 5개， 바람직하게는 1 또는 2개 포함하고, 또한 상기 주사슬에 포함되는 가교성 관능기와 반웅할 수 있는 관능기를 가지는 한 특별히 제한되지는 아니한다. 이때 주사슬의 가교성 관능기와 반웅할 수 있는 관능기의 예로는 이소시아네이트기 또는 에폭시기 등을 들 수 있으나， 이에 제한되는 것은 아니다.
상기 자외선 중합성기 함유 화합물의 구체적인 예로는 주사슬에 포함된 히드록시기와 반웅할 수 있는 관능기를 포함하는 것으로서， (메타)아크릴로일옥시 이소시아네이트， (메타)아크릴로일옥시 메틸 이소시아네이트， 2- (메타)아크릴로일옥시 에틸 이소시아네이트, 3- (메타)아크릴로일옥시 프로필 이소시아네이트, 4- (메타)아크릴로일옥시 부틸 이소시아네이트， m-프로페닐 -α , α-디메틸벤질이소시아네이트， 메타크릴로일이소시아네이트, 또는 알릴 이소시아네이트; 디이소시아네이트 화합물 또는 폴리이소시아네이트 화합물을 (메타)아크릴산 2- 히드록시에틸과 반웅시켜 얻어지는 아크릴로일 모노이소시아네이트 화합물; 디이소시아네이트 화합물 또는 폴리이소시아네이트 화합물， 폴리올화합물 및 (메타)아크릴산 2-히드록시에틸을 반웅시켜 얻어지는 아크릴로일 모노이소시아네이트 화합물; 또는 주사슬에 포함되는 카복실기외 : 반웅할 수 있는 관능기를 포함하는 것으로써 글리시딜 (메타)아크릴레이트 또는 알릴 글리시딜 에테르 등의 일종 또는 이종 이상을 들 수 있으나， 이에 제한되는 것은 아니다.
상기와 같은 자외선 경화형 화합물은 주사슬에 포함된 가교성 관능기의 5몰% 내지 90몰%를 치환하여 베이스 수지의 측쇄에 포함될 수 있다. 상기 치환량이 5몰% 미만이면 자외선 조사에 의한 박리력 저하가 충분하지 않을 우려가 있고， 90몰 ¾>를 초과하면 자외선 조사 전의 점착제의 웅집력이 저하될 우려가 있다.
상기 광개시제의 종류 역시 특별히 한정되지 않고， 이 분야에서 알려진 일반적인 개시제의 사용이 가능하몌 그 함량은 상기 자외선 경화형 화합물 100 중량부에 대하여 0.05 중량부 내지 20 중량부일 수 있다. 광개시제의 함량이 0.05 중량부 미만이면， 자외선 조사에 의한 경화 반웅이 부족해져 픽업성이 저하될 우려가 있고, 20 중량부를 초과하면 경화 과정에는 가교 반응이 짧은 단위로 일어나거나， 미반웅 자외선 경화형 화합물이 발생하여 피착체 표면의 잔사에 원인이 되거나， 경화 후 박리력이 지나치게 낮아져 픽업성이 저하될 우려가 있다. 또한， 점착부에 포함되어 접착력 및 웅집력을 부여하기 위한 가교제의 종류 역시 특별히 한정되지 않으며, 이소시아네이트계 화합물， 아지리딘계 화합물, 에폭시계 화합물 또는 금속 킬레이트계 화합물 등의 통상의 화합물을 사용할 수 있다. 상기 가교제는 베이스 수지 100 중량부에 대하여 0.5 중량부 내지 40 중량부， 바람직하게는 0.5 중량부 내지 20 중량부의 양으로 포함될 수 있다. 상기 함량이 0.5 중량부 미만이면， 점착제의 웅집력이 부족할 우려가 있고， 20 중량부를 초과하면， 자외선 조사 전 점착력이 부족하여， 칩 비산 등이 일어날우려가 있다.
본 발명의 점착층에는 또한 로진 수지， 터펜 (terpene) 수지， 페놀 수지， 스티렌 수지， 지방족 석유 수지， 방향족 석유 수지 또는 지방족 방향족 공중합 석유 수지 등의 점착 부여제가 적절히 포함될 수 있다.
본 발명의 또 다른 일 실시예에 따르면， 상기 제 1 및 제 2 다이본딩 층은 두께가 약 1 내지 약 160um일 수 있고， 바람직하게는 약 15 내지 약 120um일 수 있으며， 더욱 바람직하게는 약 20 내지 약 lOOum일 수 있다. 적층 전의 다이본딩 필름 두께가 상기 범위에 있을 때， 제 2다이본딩 층에 의한 몰딩이 바람직하게 이루어질 수 있다.
또한， 본 발명의 일 실시예에 따른 반도체 장치는， 최외부가 외부 보호층 (500)에 의해 몰딩된 형태일 수 있다. 즉, 반도체 장치의 외부 전체가 반도체 봉지 재료 (Packaging Mater ial , Encapsulat ing Materi al )에 의해 뒤덮인 형태로， 외부 환경으로부터 반도체 첩을 보호하고， 반도체 칩을 전기적으로 외부와 절연시켜주며， 반도체 칩 작동 시 발생하는 열을 효과적으로 방출하게 하기 위하여， 에폭시 몰딩용 화합물 (ECM)등에 의해， 몰딩된 형태인 것이 바람직하다.
한편， 본 발명의 또 다른 일 구현예에 따르면， 하부에 제 1다이본딩 필름을 포함하는 제 1반도체 칩을 기판 상에 다이본딩하는 단계; 및 하부에 제 2다이본딩 필름을 포함하는 게 2반도체 칩을 상기 게 1반도체 칩 상에 다이본딩하는 단계;를 포함하고， 상기 게 2다이본딩 필름이 상기 게 2반도체 칩의 하부 영역 중 상기 게 1반도체 칩의 영역과 겹쳐지지 않은 영역을 몰딩하는 형태로 다이본딩을 진행하는， 반도체 장치의 제조 방법이 제공된다.
발명의 일 실시예에 따르면， 상기 게 1반도체 칩을 다이본딩하는 단계 이전에， 상기 기판 상에 1 내지 5개의 반도체 칩을 다이본딩하는 단계를 더 포함할 수도 있다. 2 이상의 반도체 칩이 적층되는 경우에 대한 설명은 상술한 바와 같다. ,
또한， 상기 게 1다이본딩 필름 및 제 2다이본딩 필름은 에폭시 수지 및 경화제가 포함된 접착층을 포함할 수 있고， 상기 접착층은 경화 전의 점도가 130°C에서 3000Pa-s 이하인 것이 바람직할 수 있다.
상기 제 1다이본딩 필름, 제 2다이본딩 필름， 및 접착층의 특성에 대해서는 상기 반도체 장치의 설명 부분에서 상술한 바와 같다. 이하， 발명의 구체적인 실시예를 통해, 발명의 작용 및 효과를 보다 상술하기로 한다. 다만， 이러한 실시예는 발명의 예시로 제시된 것에 불과하며, 이에 의해 발명의 권리범위가 정해지는 것은 아니다.
<제조예 >
[다이싱 필름의 제조]
제조예 1
2-에틸핵실 아크릴레이트， 메틸 아크릴레이트， 및 메틸 메타크릴레이트를 공중합하여 아크릴레이트계 공중합체를 제조하였다 (중량 평균 분자량 800 , 000g/mol , Tg : 10°C) .
상기 공중합체 100중량부에， 이소시아네이트 경화제 5 중량부 및 중량 평균 분자량이 20 , 000인 다관능성 올리고머 10 중량부를 흔합하고， 광개시제로 Darocur TP0 (제조사: Ciba) 0.7중량부를 흔합하여， 자외선 경화형 점착제 조성물을 제조하였다.
제조된 자외선 경화형 점착제 조성물을 두께 38um의 이형 처리된 폴리에스테르 필름 위에 도포하고， 110oC에서 3분간 건조하였으며， 건조 후 도포된 조성물의 두께는 lOum였다.
점착층이 건조된 후， 두께가 lOOum인 폴리을레핀 필름에 라미네이트하여 다이싱 필름을 제조하였다. [다이본딩 필름의 제조]
제조예 2-1
를루엔 용매 100중량부에， 부틸아크릴레이트 40중량부， 에틸아크릴레이트 60중량부， 아크릴로니트릴 15중량부， 글리시딜 메타크릴레이트 10 중량부를 흔합하여， 아크릴계 열가소성 수지를 얻었다 (중량 평균 분자량: 700 , 000g/mol , Tg: 10°C) .
상기 아크릴계 열가소성 수지 50중량부에, 에폭시 수지로 E0CN- 103s (크레졸 노볼락형 에폭시 수지， 제조사: 일본화약, 에폭시 당량 214， 연화점 83°C) 150중량부， 경화제로 KPH-F200K페놀 노볼락계 경화제， 제조사: 코오통유화， 수산기 당량: 106， 연화점 880C) 106중량부， 실란 커플링제로 A—187(감마-글리시독시프로필트리메록시실란, 제조사: GE 도시바실리콘) 5중량부， 경화 촉진제로 2PZ(2-페닐 이미다졸， 제조사: 시코쿠 화성) 0. 1 중량부， 층진제로 SFP-30M (구상 실리카 분말， 제조사: 덴카， 평균 입경: 700nm) 100중량부， 및 메틸에틸케톤을 교반 흔합하여， 바니시를 제조하였다.
상기 바니시를 두께 38um의 이형 처리된 PET 필름에 도포하고，
110°C에서 3분 간 건조하여 도막 두께가 40um인 다이본딩 필름을 제조하였다. 제조예 2-2
충진제로 SFP-30M을 150중량부 사용한 것을 제외하고는， 상기 제조예 2-1과 동일한 방법으로 다이본딩 필름을 제조하였다. 제조예 2-3
충진제로 SFP-30M 대신， SFP-10X구상 실리카， 제조사: 덴카， 평균 입경： 300nm)을 60중량부로 사용한 것을 제외하고는， 상기 제조예 2-1과 동일한 방법으로 다이본딩 필름을 제조하였다. 제조예 2-4
에폭시 수지의 경화제로 KPH-F2001 대신 KH-602K비스페놀 A형 노볼락계 경화제， 제조사: DIC corp , 연화점: 1330C)을 사용한 것을 제외하고는, 상기 제조예 2-1과 동일한 방법으로 다이본딩 필름을 제조하였다. 비교제조예 2-5
충진제로 SFP-30M을 300중량부 사용한 것을 제외하고는， 상기 제조예
2-1과 동일한 방법으로 다이본딩 필름을 제조하였다. 비교제조예 2-6
아크릴계 열가소성 수지를 50중량부가 아닌 100중량부 사용한 것을 제외하고는， 상기 제조예 2-1과 동일한 방법으로 다이본딩 필름을 제조하였다. 비교제조예 2-7
층진제로 SFP-30M 대신, SFP-10X(구상 실리카, 제조사: 덴카 평균 입경: 300nm)을 150중량부로 사용한 것을 제외하고는， 상기 제조예 2-1과 동일한 방법으로 다이본딩 필름을 제조하였다.
[다이싱 다이본딩 필름의 제조]
제조예 3-1 내지 3-4 및 비교제조예 3-5 내지 3-7
상기 제조예 2-1 내지 2-4 및 비교제조예 2-5 내지 2-7에서 제조된 각각의 다이본딩 필름을 원형으로 절단한 후, 상기 제조예 1에서 제조된 다이싱 필름에 상기 다이본딩 필름을 5kgf/cm2의 조건에서 합지를 통해 전사하여, 다이싱 다이본딩 필름을 제조하였다. [반도체 장치의 제조]
실시예 1-1 내지 1-4 내지 비교예 1-5 내지 1-7
8인치 실리콘 웨이퍼를 40oC로 세팅된 테이프 마운터 (제조사: DS 정공)에서， 제조예 3-1 내지 3-4 및 비교제조예 3-5 내지 3-7의 다이싱 다이본딩 필름과 10초 간 라미네이션 하였다.
다이싱 다이본딩된 실리콘 웨이퍼 (두께 40um)를 가로 10隱， 세로
13隱로 가공하여 반도체 칩을 준비하였다.
(제 1반도체 칩 적층)
상기 반도체 칩을 기판 (두께 0.5瞧, 가로 60睡, 세로 230麵)에 대해 2kgf/cm2 , 1250C의 조건에서 2초 간 압착하여， 다이본딩하고， 125°C의 오븐에서 1시간 동안 경화를 진행하였다.
(제 2반도체 칩 적층)
상기 제 1반도체 칩 상에， 제 1반도체 칩과 십자 모양으로 교차되도록 동일한 크기의 게 2반도체 칩을 적충하여， 제 2반도체 칩의 하부 영역 중 거 U반도체 칩과 겹쳐지지 않는 영역이 게 1반도체의 측면 양 쪽에 형성되었다 (각각， 가로 1.5腿, 세로 10隱) . 2kgf/cm2 , 1250C의 조건에서 2초 간 압착하여， 다이본딩한 후, 125°C의 오븐에서 1시간 동안 경화하여， 반도체 장치를 제조하였다.
[몰딩 평가]
상기 실시예 및 비교예에서 제조된 반도체 장치에 대해，
제 2반도체 칩의 적층 후， 1250C의 오본에서 1시간 동안 경화하고, 거 12반도체 칩의 길이 방향으로 반도체 장치 (적층체)의 단면을 연마하여， 광학 현미경으로 몰딩 여부를 확인하였다.
게 2다이본딩 층이 제 2반도체 칩의. 하부 영역 증 게 1반도체 칩의 영역과 겹쳐지지 않은 영역을 완전히 몰딩하는 형태로 형성된 경우， 0로 표시하고， 완전히 몰딩이 형성되지 않은 경우를 X로 표시하였다.
도 3은， 본 발명의 실시예 1-1에서 제조된 반도체 장치의 연마된 단면을， 광학 현미경으로 관찰한 것이다.
도 3 중， 원 안쪽 부분을 참조하면， 본 발명의 일 실시예에 따른 반도체 장치의 경우， 게 2다이본딩 층이 제 2반도체 칩의 하부 영역 중 제 1반도체 칩의 영역과 겹쳐지지 않은 영역을 완전히 몰딩하는 형태로 형성된 것을 확인할 수 있다.
도 4는, 본 발명의 비교예 3-5에서 제조된 반도체 장치의 연마된 단면을， 광학 현미경으로 관찰한 것이다.
도 4 중， 원 안쪽 부분을 참조하면， 비교예에 따른 반도체 장치의 경우， 게 2다이본딩 층이 게 2반도체 칩의 하부 영역 중 게 1반도체 칩의 영역과 겹쳐지지 않은 영역에서, 완전히 몰딩이 형성되지 않아, 일부 빈 공간이 남아있는 것을 확인할 수 있다. [게 2반도체 칩의 내크랙성 평가]
상기 실시예 및 비교예에서 제조된 반도체 장치에 대해,
제 2반도체 칩의 적층 후， 125°C의 오븐에서 1시간 동안 경화하고， 제 2반도체 칩의 상부 영역 중， 게 1반도체 칩의 영역과 겹쳐지지 않은 부위에 높이 60um의 금 와이어 (지름 25um)를 와이어 본딩 공정에 의해 연결하고, 제 2반도체 칩의 크랙 유무를 광학 현미경으로 관찰하여, 크랙이 발생하지 않은 경우 0， 크랙이 발생한 경우 X로 표시하였다. 위 몰딩 평가 및 내크랙성 평가 결과를 아래 표 1에 정리하였다.
【표 1】
Figure imgf000022_0001
실시예 1-3 1,650 0 0
실시예 1-4 1,500 0 0
비교예 1-5 3,600 X X
비교예 1-6 12,400 X X
비교예 1-7 5,600 X X
상기 표 1을 참조하면， 본 발명의 실시예에 따른 반도체 장치는 제 2다이본딩 층이 상기 제 2반도체 칩의 하부 영역 중 상기 제 1반도체 칩의 영역과 겹쳐지지 않은 영역을 몰딩하는 형태로 형성되어， 비교예에 따른 반도체 장치에 비해, 몰딩 특성 및 내크랙성이 우수한 것을 확인할 수 있다.
【부호의 설명】
100 기판
200 거 u반도체 칩
210 제 1다이본딩 층
300 제 2반도체 칩
310 제 2다이본딩 층
400 와이어
500 외부보호층

Claims

【청구의 범위】
【청구항 1】
기판;
상기 기판상에 제 1다이본딩 층에 의해 다이본딩된 계 1반도체 칩 ; 상기 게 1반도체 칩 상에 게 2다이본딩 층에 의해 다이본딩된 제 2반도체 칩을 포함하고，
상기 제 2다이본딩 층은 상기 게 2반도체 칩의 하부 영역 중 상기 거 U반도체 칩의 영역과 겹쳐지지 않은 영역을 몰딩하는 형태로 형성되는， 반도체 장치 .
【청구항 2】
거 U항에 있어서，
상기 기판 및 상기 제 1다이본딩 층 사이에 1 내지 5개의 다이본딩된 반도체 칩을 더 포함하는, 반도체 장치.
【청구항 3]
거 U항에 있어서，
상기 게 1 및 제 2다이본딩 층은 에폭시 수지 및 경화제가 포함된 접착층을 포함하는， 반도체 장치 .
【청구항 4】
제 3항에 있어서，
상기 게 2다이본딩 층에 포함되는 접착층은 경화 전의 점도가 130oC에서 3000Pa.s 이하인, 반도체 장치 .
【청구항 5】
제 1항에 있어서，
상기 게 1 및 제 2다이본딩 층은 두께가 1 내지 160um인， 반도체 장치 .
【청구항 6】 하부에 제 1다이본딩 필름을 포함하는 게 1반도체 칩을 기판 상에 다이본딩하는 단계 ; 및
하부에 게 2다이본딩 필름을 포함하는 제 2반도체 칩을 상기 게 1반도체 칩 상에 다이본딩하는 단계 ;를 포함하고,
상기 제 2다이본딩 필름이 상기 제 2반도체 칩의 하부 영역 중 상기 제 1반도체 칩의 영역과 겹쳐지지 않은 영역을 몰딩하는 형태로 다이본딩을 진행하는， 반도체 장치의 제조 방법 .
【청구항 7]
제 6항에 있어서，
상기 제 1반도체 칩을 다이본딩하는 단계 이전에， 상기 기판 상에 1 내지 5개의 반도체 첩을 다이본딩하는 단계를 더 포함하는, 반도체 장치의 제조 방법 . 【청구항 8】
거 16항에 있어서,
상기 게 1다이본딩 필름 및 게 2다이본딩 필름은 에폭시 수지 및 경화제가포함된 접착층을 포함하는， 반도체 장치의 제조 방법 . 【청구항 9】
제 8항에 있어세
상기 제 2다이본딩 필름에 포함된 접착층은 경화 전의 점도가 13CTC에서 3000Pa-s 이하인, 반도체 장치의 제조 방법 .
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100593814B1 (ko) * 2005-12-06 2006-06-28 에이스 인더스트리 주식회사 반도체 다이본딩용 점착테이프
KR20070022729A (ko) * 2004-05-12 2007-02-27 샤프 가부시키가이샤 다이싱·다이본딩 겸용 점접착 시트 및 이것을 사용한반도체장치의 제조방법
US20100314740A1 (en) * 2009-06-15 2010-12-16 Samsung Electronics Co., Ltd. Semiconductor package, stack module, card, and electronic system
KR20140027805A (ko) * 2012-08-27 2014-03-07 에스케이하이닉스 주식회사 적층 패키지 및 제조 방법
KR20140062984A (ko) * 2012-11-15 2014-05-27 제일모직주식회사 웨이퍼 백그라인딩 점착 필름 및 이를 이용한 웨이퍼 연마 방법

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW434854B (en) * 1999-11-09 2001-05-16 Advanced Semiconductor Eng Manufacturing method for stacked chip package
TWI299748B (en) * 2000-02-15 2008-08-11 Hitachi Chemical Co Ltd Adhesive composition, its manufacturing method, and adhesive film, substrate for carrying a semiconductor device and semiconductor device using such adhesive composition
JP2001308262A (ja) 2000-04-26 2001-11-02 Mitsubishi Electric Corp 樹脂封止ｂｇａ型半導体装置
JP4076841B2 (ja) 2002-11-07 2008-04-16 シャープ株式会社 半導体装置の製造方法
JP2005327789A (ja) 2004-05-12 2005-11-24 Sharp Corp ダイシング・ダイボンド兼用粘接着シートおよびこれを用いた半導体装置の製造方法
KR20070048949A (ko) 2005-11-07 2007-05-10 삼성전자주식회사 칩 스택 패키지
JP5270833B2 (ja) * 2006-12-20 2013-08-21 パナソニック株式会社 液状樹脂組成物、半導体装置及びその製造方法
JP2008166430A (ja) 2006-12-27 2008-07-17 Toshiba Microelectronics Corp 半導体装置
US8039305B2 (en) * 2007-04-27 2011-10-18 Sumitomo Bakelite Company, Ltd. Method for bonding semiconductor wafers and method for manufacturing semiconductor device
JP2010040835A (ja) * 2008-08-06 2010-02-18 Toshiba Corp 積層型半導体装置の製造方法
KR101301180B1 (ko) 2008-11-21 2013-08-28 엘지디스플레이 주식회사 듀얼플레이트 방식의 유기전계 발광소자 및 그 합착 방법
US8063492B2 (en) * 2009-04-27 2011-11-22 Powertech Technology, Inc. Multi-chip stacked package
JP6136268B2 (ja) 2009-10-16 2017-05-31 エルジー・ケム・リミテッド ダイアタッチフィルム
EP2725055B1 (en) * 2011-06-24 2017-10-11 Toray Industries, Inc. Molding material, molding method using same, method for producing molding material, and method for producing fiber-reinforced composite material
US8531032B2 (en) * 2011-09-02 2013-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Thermally enhanced structure for multi-chip device
CN103930501B (zh) * 2011-11-14 2017-09-12 Lg化学株式会社 粘合膜
JP2013157363A (ja) 2012-01-27 2013-08-15 Toshiba Corp 積層型半導体装置
KR101906269B1 (ko) * 2012-04-17 2018-10-10 삼성전자 주식회사 반도체 패키지 및 그 제조 방법
US9238763B2 (en) * 2013-10-18 2016-01-19 Exxonmobil Chemical Patents Inc. Tackified polyolefin adhesive compositions
WO2014021698A1 (ko) * 2012-08-03 2014-02-06 주식회사 엘지화학 접착 필름 및 이를 이용한 유기전자장치의 봉지 방법
TWI499013B (zh) * 2013-01-22 2015-09-01 矽品精密工業股份有限公司 半導體封裝件及其製法
TWI503355B (zh) * 2013-02-20 2015-10-11 Lg Chemical Ltd 顯示設備的封裝膜
JP6135202B2 (ja) * 2013-03-08 2017-05-31 日立化成株式会社 半導体装置及び半導体装置の製造方法
JP2014212313A (ja) * 2013-04-05 2014-11-13 日東電工株式会社 太陽電池パネル端部シール用組成物、太陽電池パネル端部シール用シートおよび太陽電池パネル
KR20140129921A (ko) 2013-04-30 2014-11-07 제일모직주식회사 반도체용 접착 조성물,이를 이용하여 제조된 반도체용 접착 필름 및 반도체 장치
CN103489792B (zh) * 2013-08-06 2016-02-03 江苏长电科技股份有限公司 先封后蚀三维系统级芯片倒装封装结构及工艺方法
KR102116987B1 (ko) 2013-10-15 2020-05-29 삼성전자 주식회사 반도체 패키지
NL2011950C2 (en) * 2013-12-12 2015-06-15 Furanix Technologies Bv Composition comprising furfuryl alcohol.
JP5828881B2 (ja) 2013-12-24 2015-12-09 日東電工株式会社 接着フィルム、ダイシング・ダイボンドフィルム、半導体装置の製造方法及び半導体装置
CN105849215B (zh) * 2013-12-26 2019-09-03 日立化成株式会社 临时固定用膜、临时固定用膜片材及半导体装置
US9418974B2 (en) * 2014-04-29 2016-08-16 Micron Technology, Inc. Stacked semiconductor die assemblies with support members and associated systems and methods
CN104037196B (zh) * 2014-05-29 2017-06-27 京东方科技集团股份有限公司 一种发光显示面板及其制作方法
WO2015190046A1 (ja) * 2014-06-13 2015-12-17 パナソニックＩｐマネジメント株式会社 太陽電池モジュール
JP6235423B2 (ja) * 2014-06-30 2017-11-22 東芝メモリ株式会社 半導体装置
JP6645134B2 (ja) * 2015-11-16 2020-02-12 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6755726B2 (ja) * 2016-06-21 2020-09-16 住友化学株式会社 積層体
US10217716B2 (en) * 2016-09-12 2019-02-26 Mediatek Inc. Semiconductor package and method for fabricating the same
TWI899456B (zh) * 2016-09-26 2025-10-01 日商力森諾科股份有限公司 樹脂組成物、半導體用配線層積層體及半導體裝置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070022729A (ko) * 2004-05-12 2007-02-27 샤프 가부시키가이샤 다이싱·다이본딩 겸용 점접착 시트 및 이것을 사용한반도체장치의 제조방법
KR100593814B1 (ko) * 2005-12-06 2006-06-28 에이스 인더스트리 주식회사 반도체 다이본딩용 점착테이프
US20100314740A1 (en) * 2009-06-15 2010-12-16 Samsung Electronics Co., Ltd. Semiconductor package, stack module, card, and electronic system
KR20140027805A (ko) * 2012-08-27 2014-03-07 에스케이하이닉스 주식회사 적층 패키지 및 제조 방법
KR20140062984A (ko) * 2012-11-15 2014-05-27 제일모직주식회사 웨이퍼 백그라인딩 점착 필름 및 이를 이용한 웨이퍼 연마 방법

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