WO2016193071A1 - Optoelektronisches bauelement und verfahren zur herstellung eines optoelektronischen bauelements - Google Patents

Optoelektronisches bauelement und verfahren zur herstellung eines optoelektronischen bauelements Download PDF

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optoelectronic component
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Alexander F. PFEUFFER
Norwin Von Malm
Stefan GRÖTSCH
Andreas PLÖSSL
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Osram Opto Semiconductors Gmbh
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    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen

Definitions

  • An optoelectronic component is specified.
  • An object to be solved is to specify an optoelectronic component with a particularly simple geometry of the electrical connections. Another object to be solved is to provide a method for producing such a device.
  • Optoelectronic component a semiconductor chip, in a plurality of side by side in the lateral direction
  • the semiconductor chip can thus in particular be a pixelated and / or segmented
  • Be semiconductor chip Via a radiation exit surface of the semiconductor chip, for example, a parallel to the
  • each pixel is part of the
  • Radiation exit surface forms, for example, a display.
  • the semiconductor chip may comprise, for example, at least 50 or 100 or 200 or 1000 such pixels.
  • Radiation exit surface for example, be between 30 ym and 300 ym inclusive.
  • the semiconductor chip is a high-resolution display, for example for filling HD
  • the pixels may also have lateral dimensions between 2 ym and 5 ym inclusive.
  • a semiconductor chip is a separate and separately manageable module that can be plugged or soldered or glued onto a carrier and is contacted electrically in this way.
  • the upper side and the lower side form, for example, opposite, substantially parallel main sides of the connecting element.
  • the semiconductor chip in a contact region is in direct contact with the top side of the connecting element and is mechanically stably connected to the connecting element via this contact region.
  • one of the radiation exit surface opposite mounting side of the semiconductor chip is preferred.
  • the contact area is the area, in particular exclusively the area in which solid material of the
  • Solid material is preferably non-gaseous material.
  • the semiconductor chip can be mechanically displaced by resting in the support region
  • the connecting element can be self-supporting or required for mechanical
  • this includes
  • Connecting layer which is completely penetrated by a plurality of juxtaposed in the lateral direction, metallic, first vias.
  • the first vias therefore at least extend from the
  • the first vias may be metallic and electrically conductive pins that are inserted through the interconnect layer.
  • Metallic here and in the following mean that the corresponding metallic element consists of at least 90% by mass or 99% by mass of metal.
  • the connecting layer is contiguous but not simply connected, so it has a hole-like shape
  • the first vias are then laterally completely surrounded by the connection layer. For example, in each
  • Breakthrough arranged only a first via.
  • connection layer forms part of the top side and the bottom side.
  • each of the first vias is unique or one-to-one
  • the semiconductor chip is mechanically stable and electrical by the connecting element conductive with a directly at the bottom of the semiconductor chip
  • Connecting element or the connection layer and the carrier are at the bottom in direct mechanical and possibly electrical contact. Between connecting element or
  • Connecting layer and carrier are thus arranged no further metallic or insulating layers.
  • Optoelectronic component on a semiconductor chip which in a plurality of side by side in a lateral direction
  • the connecting element has a
  • contiguous metal interconnect layer which consists of a plurality of laterally juxtaposed metallic first vias
  • the connecting layer terminates in the direction perpendicular to the lateral direction flush with the upper side and the lower side.
  • Each first via is also uniquely associated with a pixel, electrically connected to that pixel and forms a first electrical contact therewith
  • the semiconductor chip is also through the
  • Connecting element mechanically stable and electrically connected to a directly located on the underside of the connecting element carrier.
  • the invention described here is based on the finding that many electrical connections between the semiconductor chip and a carrier contacting the semiconductor chip must be produced in optoelectronic components with many pixels.
  • the metallic compound layer can be used as electrical shielding for the internal
  • the connecting element is formed in a metallic manner and rests on the semiconductor chip over a large area.
  • connection element can simultaneously serve as a cooling element, in order to effectively prevent the heat generated by the semiconductor chip during operation, for example via the support
  • the connecting element may have a supporting and stabilizing effect on the semiconductor chip, which is a detachment of a growth substrate in the semiconductor chip
  • the carrier is an active matrix element.
  • the active matrix element can be any active matrix element.
  • the active matrix element can be any active matrix element.
  • the carrier is preferably self-supporting and forms, for example, the stabilizing component for the optoelectronic component.
  • the active matrix element has a plurality of
  • Each switch can be, for example, a transistor such as a thin-film transistor, in particular a field-effect transistor.
  • the active matrix element is a metal-oxide-semiconductor device known as a CMOS device.
  • Each switch can then be unambiguously or uniquely associated with a pixel via a first via and be electrically conductively connected to this pixel. In operation, it is then possible to use the switches
  • the area of the support area is at least 7/12 or 3/4 or 5/6 of the area of the mounting side of the mounting surface facing the top
  • the mounting side extends
  • the first contact elements of Semiconductor chips and / or with first contact elements of the active matrix element in direct electrical and mechanical contact are different and independently or separately manufactured elements. That is, the first
  • Semiconductor chips and / or the active matrix element may consist of different materials. On the finished component, this can be demonstrated, for example, by virtue of the fact that the first plated-through holes in the direction perpendicular to the lateral direction are not integral with the first
  • Active matrix element are formed.
  • Sn from a single layer with, for example, Au, Ni, Pt, In or Ti from an adjacent single layer are mixed. In this case lie after the
  • Vias and / or the interconnect layer comprise or consist of one or more of the following alloys and / or one or more of the following layer structures: Au x Sny, Cr / Ni x SnyTi z Au w , Ti / PtySn z In x ,
  • the letters x, y, w, and z indicate parameters for mixing ratios within the alloys.
  • the individual layers separated by a "/" are preferably stacked one above the other in the stated order and in direct contact with one another, the connecting layer and / or the first layer being particularly preferred
  • the melting point of the bonding layer and / or the first vias is at least 450 ° C.
  • connection layer Vias and / or the connection layer
  • Interface is formed. The least two
  • Waferbondhabilit connected to each other at the interface Waferbondhabilit connected to each other at the interface.
  • the interface then, for example, in comparison to the other areas of the first via or the interconnect layer an increased defect density can be found.
  • the individual layers are bonded to each other via covalent and / or metallic bonds
  • the interface runs in the process
  • the individual layers may be, for example, a material such as gold or copper or silver or nickel or tin or
  • the interface may have undulating bumps.
  • partial areas of one of the individual layers may extend as individual grains beyond the course of the interface in front of the wafer bonding and into an area of the adjacent ones
  • pores and / or the connecting layer porous with a proportion of pores of at least 10% by volume or 20% by volume or 30% by volume.
  • pores are understood as meaning, in particular, air-filled or gas-filled bubbles or inclusions within the metallic material of the first plated-through holes and / or the connecting layer.
  • Vias may indicate the manufacturing process or the bonding technique of semiconductor chip and carrier. For example, as the starting material for the tie layer and / or for the first
  • a metallic sponge are used. During compression, for example thermal pressing, of the metallic sponge, this sponge collapses and forms a firm connection to the carrier and / or the carrier
  • Insulation areas filled with gas cavities.
  • Through-connection is in the lateral direction of one Completely surrounded by gas such as air.
  • the gas then effects the insulation between the bonding layer and the first via.
  • insulating material is then not disposed between the first vias and the interconnect layer.
  • Insulation areas also be formed by an insulating solid or liquid material, which is then in direct mechanical contact with the first vias and the connecting layer.
  • Insulation areas also be formed by an insulating solid or liquid material, which is then in direct mechanical contact with the first vias and the connecting layer.
  • Material can be, for example, an organic compound
  • Polymer such as parylene or omocer, Benzocyclobutene, short BCB, or a plastic or an inorganic sol-gel material or a silicon oxide, such as S1O2, or a silicon nitride, such as SiN act.
  • this consists
  • the connecting element then preferably consists only of metal and the gas-filled isolation areas, for example.
  • connection layer electrically connected to the semiconductor chip or connected to each pixel.
  • the connection layer can, for example, form a common counter contact to the first contacts for all pixels.
  • electrons and holes can be injected into the semiconductor chip via the first contacts and via the countercontact. Since the first contacts individually and independently can be controlled from each other, also a common mating contact for all pixels enough to still individual control of all pixels
  • connection layer is to one or more second contact elements of the semiconductor chip
  • Connection layer electrically isolated from the semiconductor chip and forms no electrical contact with the semiconductor chip.
  • the semiconductor chip On the mounting side in the region of the connection layer, the semiconductor chip can then, for example, an insulating
  • the insulating layer then covers the connecting layer in plan view and in areas of the first vias the is
  • connection layer Connecting element second metallic vias, which are guided by the connection layer and form a mating contact with the first contacts. All the features previously associated with the first
  • the second plated-through holes can likewise be metallic pins which are inserted through the holes
  • connection layer are guided, are completely surrounded laterally in plan view of the connection layer and electrically from the connection layer through isolation regions are isolated.
  • the second plated-through holes can also be arranged on the edge of the component and laterally not completely surrounded by the connecting layer.
  • the second plated-through holes are preferably electrically insulated from the first plated-through holes.
  • a second via is unambiguously or uniquely assigned to each pixel, is electrically conductively connected to this pixel and forms in each case its own countercontact to the first contact of the pixel.
  • Each mating contact is then, for example, individually and independently controlled and electrically isolated from the remaining mating contacts or the other second plated-through holes.
  • the pixels can not just about the first
  • Through holes are individually and independently controlled.
  • Connecting layer thus a plurality of holes, wherein at least one first or exactly one first via and at least one second or exactly one second via is guided through each hole.
  • the one in a hole arranged first and second plated-through holes are preferably isolated from each other, but not separated from each other by the connecting layer. According to at least one embodiment, the
  • Connecting element has a thickness of at least 0.5 ym or 5 ym or 10 ym. Alternatively or additionally, the thickness of the connecting element is at most 50 ym or 40 ym or 30 ym. The thickness is between the top and the
  • Through-holes each have a lateral extent of at least 1 ym or 5 ym or 10 ym or 20 ym.
  • the lateral extent of the first plated-through holes is in each case at most 80 ⁇ m or 70 ⁇ m or 60 ⁇ m.
  • the distance is at most 50 ym or 40 ym or 30 ym. This distance
  • elliptical or round or triangular or square or V-shaped or rectangular cross-sectional areas In general, cross-sectional areas in the form of regular or irregular polygons are conceivable.
  • the corners of the polygons are then preferably rounded with radii of curvature of at least 1 ym or 3 ym or 10 ym or 20 ym. Alternatively or additionally, the Radii of curvature at most 100 ym or 50 ym or 10 ym.
  • Cross-sectional surfaces are round or elliptical, so that no corners or edges are present at which spikes can build up.
  • Semiconductor layer sequence is based, for example, on a III-V compound semiconductor material.
  • the semiconductor material is, for example, a nitride compound semiconductor material such as Al n In] __ n _ m Ga m N, or a phosphide compound semiconductor material such as Al n In] __ n _ m Ga m P, or an arsenide compound semiconductor material such as Al n + n ⁇ 1 in] __ n _ m m Ga as, where in each case 0 ⁇ n ⁇ 1, 0 ⁇ m ⁇ 1, and m.
  • the semiconductor layer sequence may have dopants and additional constituents. For the sake of simplicity, however, only the essential components of
  • Crystal lattice of the semiconductor layer sequence that is, Al, As, Ga, In, N or P, indicated, although these may be partially replaced by small amounts of other substances and / or supplemented.
  • the semiconductor layer sequence is preferably based on AlInGaN.
  • the active layer has, for example, at least one pn junction and / or one quantum well structure in the form of a single quantum well, in short SQW, or in the form of a quantum well
  • the active layer is set up to generate radiation in the UV range and / or blue spectral range and / or visible spectral range and / or infrared range during normal operation.
  • the semiconductor chip is free of a growth substrate for the
  • semiconductor layer sequence free from a growth substrate means that residues of a growth substrate can still be arranged on the semiconductor layer sequence, but these are not sufficient to stabilize the semiconductor chip alone.
  • the remnants of the growth substrate can still form a coupling-out structure on the radiation exit surface of the semiconductor chip.
  • the semiconductor chip is not mechanically self-supporting. That is, without additional carrier, the semiconductor chip would break or up to
  • the semiconductor chip for example, by the active matrix element and / or the
  • Connecting element stabilized and mechanically worn.
  • the semiconductor chip itself is free of a stabilizing substrate.
  • the active layer of the semiconductor chip runs along the entire lateral Continuous expansion of the semiconductor chip
  • the active layer is pierced by contact elements for making electrical contact, so that the active layer runs coherently but not simply coherently.
  • Semiconductor layer sequence at least one n-type or a p-type semiconductor layer, which runs along the entire lateral extent of the semiconductor chip contiguous.
  • Semiconductor layer sequence include an n-type and a p-type semiconductor layer, wherein, for example, the n-type semiconductor layer is contiguous and the p-type semiconductor layer may be broken.
  • the optoelectronic component can, for example, in
  • Headlight devices or in interior lighting A use of the device for lighting or illumination of traffic routes is conceivable.
  • a method for producing an optoelectronic component is specified.
  • the method is particularly suitable for producing an optoelectronic component as described above. That is, all features disclosed in connection with the optoelectronic component are also disclosed for the method and vice versa.
  • the method comprises a step A), in which a semiconductor chip is provided, which is in a plurality of in the lateral direction juxtaposed, individually and independently controllable pixels is divided.
  • a carrier is provided in a step B).
  • step C) becomes a
  • the structured metal layer comprises a metallic one
  • Connecting layer which is completely penetrated by a plurality of juxtaposed in the lateral direction, metallic first vias.
  • the first vias are electrically isolated and spaced by isolation regions from the interconnect layer.
  • Semiconductor chip and / or the carrier for example, by means of a structured mask and / or a
  • the method comprises a step D), in which the semiconductor chip and the carrier are mechanically and electrically connected via the one or both structured metal layers, so that a metallic layer is formed
  • each first via is formed from one or both metal layers.
  • steps A) to D) are individually and independently of one another as separate
  • the structured metal layer in the form of a solder material is provided in step C), via which the carrier is soldered onto the semiconductor chip.
  • the solder material may be in the direction perpendicular to the lateral direction of a multi-layer structure of a plurality of superimposed, different metallic
  • the multi-layer structure prior to step D) has one or more of the following layer structures:
  • step D) comprises two individual steps D1) and D2), which are carried out, for example, individually and independently of one another in the stated order.
  • the semiconductor chip is first temporarily attached to the carrier in step Dl).
  • the temporary fastening can take place, for example, via a friction welding method or via a thermocompression method.
  • step D2) the semiconductor chip is then inserted over
  • Soldering method permanently attached to the carrier. In the soldering process, at least one of the metallic layers within the structured metal layer is melted, whereby a permanent connection to the carrier and / or the semiconductor chip is formed.
  • step D 1) is carried out at a temperature which is below one
  • step C) in each case a metal layer is applied both to the carrier and to the semiconductor chip.
  • step D) the planarized surfaces of the structured
  • Waferbond snake interconnected Wafer bonding is in the Generally also known by the term wringing.
  • aging at mild temperatures may occur, for example, between 300K and 500K inclusive, which may result in the formation of metallic bonds between the two patterned metal layers and the formation of the connector.
  • the method comprises a step in which a growth substrate of the
  • the structured metal layer is self-supporting and can remove the substrate from the growth substrate
  • Figures 1A to 3B different embodiments of an optoelectronic device in lateral
  • Figure 1A shows an embodiment of a
  • the device 100 includes a
  • Connecting element 2 is mounted on a support 3.
  • the connecting element 2 is in direct contact with the semiconductor chip 1 and the carrier 3.
  • the semiconductor chip 1 has a semiconductor layer sequence 11 between a mounting side 18 and an opposite radiation exit surface 14.
  • the semiconductor layer sequence 11 here comprises a first layer 16 and a second layer 17.
  • the first layer 16 is, for example, a p-type layer, the second one
  • Layer 17 for example, an n-type layer. But also the opposite dopings are possible.
  • an active layer 12 for example in the form of a pn junction, is arranged between the first layer 16 and the second layer 17, an active layer 12, for example in the form of a pn junction, is arranged.
  • the semiconductor layer sequence 11 is based, for example, on AlInGaN.
  • the active layer 12 can emit electromagnetic radiation in the UV range or in the blue spectral range during normal operation.
  • Radiation exit surface 14 forms. This structuring can be used as an optical coupling-out structure to increase efficiency serve. Alternatively, the growth substrate 140 may also be used
  • the second layer 17 be structured by an etching process. Also, that can
  • Be structured semiconductor layer sequence 11 so that this structuring during the growth process on the semiconductor layer sequence 11 or the second layer 17 transmits and remains after the detachment of the growth substrate 140 in the semiconductor layer sequence 11 or the second layer 17.
  • the semiconductor chip 1 is subdivided into a plurality of adjacent pixels 10 in the lateral direction. Each pixel 10 can be controlled individually and independently, so that the radiation exit surface 14 of the semiconductor chip 1 forms, for example, a pixelated display.
  • Each pixel 10 can be controlled individually and independently, so that the radiation exit surface 14 of the semiconductor chip 1 forms, for example, a pixelated display.
  • Pixel 10 corresponds to one pixel of the display.
  • the semiconductor chip 1 has a wiring structure in the form of contact elements 13, 15.
  • First contact elements 13 contact the first layer 16, second contact elements 15 serve for
  • Contact elements 15 are guided through the first layer 16 and the active layer 12 and open into the second
  • Mounting side 18 are contacted from external electrical.
  • the first contact elements 13 are of the second
  • the mounting side 18 of the half-conductor chip 1 is made of solid along the entire lateral extent
  • the connecting element 2 comprises a metallic one
  • Connecting layer 22 formed.
  • the first plated-through holes 23 are arranged in a lateral direction such that they overlap with the first contact elements 13 of the semiconductor chip 1 and are in direct electrical and mechanical contact with the first contact elements 13. In this case, a first through-connection 23 is uniquely assigned to each first contact element 13. Furthermore, the first contact elements 13 and the first form
  • first contact elements 13 and the first plated-through holes 23 are not integrally formed in the direction perpendicular to the lateral direction.
  • the first vias 23 are further from the
  • Link layer 22 is electrically isolated and spaced by isolation regions 24.
  • the isolation regions 24 may be, for example, cavities filled with gas.
  • Connection layer 22 is not in direct electrical contact with the semiconductor chip 1. Instead, the semiconductor chip 1 and the connection layer 22 are electrically insulated from one another by an insulation layer 19 located on the mounting side 18 of the semiconductor chip 1.
  • Connection layer 22 forms in this case no contact for the semiconductor chip 1, but serves only for
  • a second metallic through-connection 25 which is also separated from the connection layer 22 by an insulation region 24, is also introduced into the connection layer 22. Unlike the first vias 23 is the second
  • the second through-connection 25 laterally not completely surrounded by the connection layer 22.
  • the second through-connection 25 is in direct mechanical and electrical contact with the second contact element 15 of the semiconductor chip 1, so that via the second via 25 the second
  • Contact elements 15 and the first layer 16 of the semiconductor layer sequence 11 can be electrically contacted.
  • the first vias 24 each form a first contact with the pixels 10, the second
  • Through-connection 25 forms a corresponding common counter-contact for all pixels 10.
  • the carrier 3 On the underside 21 of the connecting element 2, the carrier 3 is arranged, which is presently designed as an active matrix element with a plurality of switches 30. Each switch 30 is uniquely connected to a first via 23 via a first contact element 33 of the active matrix element and thus assigned to a pixel 10.
  • Through connection 25 is electrically conductively connected to a second contact element 35 of the active matrix element 3.
  • the switches 30 are, for example, field effect transistors. Each of the pixels 10 can be individually and independently controlled via the switches 30.
  • FIG. 1B shows a plan view of the connecting element 2 for a section along the plane ⁇ ⁇ from FIG. 1A. It can be seen here that each of the pixels 10, indicated by the dashed rectangles, a first
  • Through hole 23 is associated, which is completely surrounded by the isolation area 24 and the connection layer 22 around.
  • Arranged on the edge of the component 100 are the second plated-through holes 25, which are likewise surrounded laterally by the insulation area 24.
  • the first plated-through holes 24 are electrical from one another
  • the second vias 25, however, are electrically connected to each other at least via the second contact elements 15.
  • the first plated-through holes 23 have round or elliptical cross-sectional areas.
  • Cross sectional areas of the second vias 25 are composed of semicircles and rectangles.
  • Figure 1A shows a sectional view through the device 100 along the dashed plane BB ⁇ of Figure IB.
  • Figure IC a similar plan view is shown as in Figure 1B.
  • the second plated-through holes 25 are formed in plan view with triangular cross-sectional areas.
  • the component 100 has only a single second through-connection 25, which extends along a side surface of the component 100.
  • the second via 25 has
  • FIG. 2A unlike in FIG. 1A, not only a second plated-through hole 25 is shown, but a second through-connection 25 arranged next to each first through-hole 23.
  • the first through-hole 23 and the second through-hole 25 are in a common hole through the Connection layer 22 is arranged.
  • the first through-hole 23 and the second through-hole 25 are in a common hole through the Connection layer 22 is arranged.
  • the first through-hole 23 and the second through-hole 25 are in a common hole through the Connection layer 22 is arranged.
  • the first through-hole 23 and the second through-hole 25 are in a common hole through the Connection layer 22 is arranged.
  • the first through-hole 23 and the second through-hole 25 are in a common hole through the Connection layer 22 is arranged.
  • connection 23 and the second via 25 are separated by the connection layer 22, but only by the isolation region 24.
  • each first via 23 and every second one are formed on the carrier 3.
  • each hole within the connection layer 22 is a first one Through connection 23 and a second via 25, which are separated from each other by the isolation region 24.
  • the holes within the connecting layer 22 are in the present case round, the first
  • Through holes 23 and the second via 25 are each formed elliptical.
  • an optoelectronic device 100 is shown in which unlike in the
  • connection layer 22 is not electrically isolated from the semiconductor chip 1, but is electrically connected thereto.
  • the connection layer 22 forms a common mating contact with the first contacts formed by the first plated-through holes 23 for all pixels 10.
  • Link layer 22 is electrically across the second
  • FIG. 3B a top view of the
  • FIG. 4A shows a first position in a method for producing an embodiment of a
  • Optoelectronic device 100 Here, a carrier 3 as described above and a semiconductor chip. 1
  • the semiconductor chip 1 differs from the semiconductor chip 1 described above only in that still a semiconductor chip 1 stabilizing
  • FIG. 4A shows how a structured metal layer is applied to the mounting side 18 of the semiconductor chip 1.
  • the structured metal layer is formed from a connection layer 22, first vias 23 and isolation regions 24.
  • connection layer 22 and the first vias 23 are formed of a solder material which
  • Insulation regions 24 are formed from a solid, such as glass or plastic or photoresist, so that the structured metal layer shown in FIG. 4A is self-supporting.
  • the structured metal layer can then be soldered or glued onto the semiconductor chip 1.
  • the application of the structured metal layer can also be done galvanically, for example.
  • the isolation regions 24 may be gas-filled cavities in this case.
  • FIG. 4B shows a further method step, in which the semiconductor chip 1 with the same applied thereto
  • structured metal layer is applied by means of a gripping tool 4 on the support 3, so that the carrier 3 and the structured metal layer are brought into direct contact.
  • a friction welding process may be used in which the structured metal layer is temporarily connected to the carrier 3. As shown in Figure 4D, after the temporary
  • FIG. 4E a further method step is then shown in which after the permanent connection of the carrier 3 and the semiconductor chip 1, the growth substrate 140 is at least partially detached from the semiconductor chip 1, for example via a laser liftoff process, so that a
  • structured radiation exit surface 14 is formed.
  • Procedure can not be followed exactly. Rather, these can also be selected with deviations of, for example, +/- 20%.
  • the process steps A) to C) take place, for example, in the wafer composite. That is, the semiconductor chips 1 and / or the carriers 3 may each first part of a wafer with a plurality of semiconductor chips 1 and / or
  • the wafer can be separated into individual semiconductor chips 1 and / or carriers 3. Connecting the
  • Semiconductor chips 1 with the associated carrier 3 in step D) can be embodied as a so-called chip-to-wafer process or wafer-to-wafer process.
  • Semiconductor chip 1 around a pixelated chip on AlGalnN basis, wherein the growth substrate 140 based on sapphire.
  • the lateral dimensions of the semiconductor chip 1 are 1.6 mm x 1.7 mm, the number of pixels is 256.
  • Through-holes 23 have a gold base and an AuSn solder layer with at least 50 at% Sn.
  • the carrier 3 has a Ni / Pd / Au surface with a thickness of the Au layer of approximately 20 nm.
  • arranged structured metal layer on the support 3 is an ultrasonic friction welding with 0.4 W
  • a Si disc of 300 mm diameter is used, which comprises a plurality of the later carrier 3. This Si wafer is equipped with approximately 20,000 of the specified semiconductor chips 1.
  • the AuSn layer is melted at 305 ° C in a vacuum brazing furnace by making the AuSn layer liquid with the Au base in a eutectic reaction at 280 ° C.
  • the liquid solder wets the Ni / Pd / Au layer, whereby the gold goes into solution and tin from the solder material with the palladium layer forms an intermetallic compound formed. Self - centering or self - oscillation by minimizing the
  • the semiconductor chips 1 are then in one
  • the connecting element 2 in particular the connecting layer 22, serves here as a cooling plate for the semiconductor chips 1.
  • a subsequent laser lift step removes the
  • the pixelated semiconductor chip 1 achieves the contrast between neighboring pixels 10 which is useful for practical applications.
  • the first vias 23 and the second vias 25 have an Au base with an AuSn solder layer having at least 50 at% Sn content. Also, the connection layer 22 is with this
  • Multilayer structure formed. About the first
  • Through holes 25 form a common mating contact with the first plated-through holes 23.
  • the carrier 3 has a Ni / Pd / Au surface with approximately 20 nm Au. Via ultrasonic friction welding with 4.7 W and a contact pressure 3, 9 N, the semiconductor chip 1 is temporarily fixed on the support 3.
  • a Si disk of 300 mm diameter which comprises a plurality of the later carrier 3, is equipped with approximately 15000 semiconductor chips 1.
  • the AuSn layer is formed in a vacuum brazing furnace melted at 305 ° C. The liquid solder wets the Ni / Pd / Au layer, with the Au in solution and Sn out of the solder with the palladium layer forming an intermetallic
  • connection layer 22 used.
  • the Ti layer acts as a temporary one here
  • the carrier 3 is coated with a Ni / Au layer, the Au layer being approximately 200 nm thick.
  • the semiconductor chip 1 is temporarily fixed on the support 3.
  • a Si disk of about 200 mm diameter is used, which has a plurality of the later carrier 3.
  • the Si disk is equipped with approximately 9000 semiconductor chips 1.
  • the solder material is formed by a Ti / Pt / Sn / In layer system. Again, the asymmetric distribution of the constituents is used.
  • the support 3 is coated with a Ti / Pt / Au layer, the Au layer having a thickness of about 3 ⁇ m.
  • the semiconductor chip 1 is mounted on the support 3.
  • a Si disk of 200 mm diameter is used, which has a plurality of the later carrier 3. This Si disk comes with about 9000
  • a Ti / Pt / Sn / Ti / Au layer sequence is used as the solder material.
  • the Ti layer acts as a temporary barrier here. Again, an asymmetric distribution of the constituents is used.
  • the carrier 3 is coated with a Ni / Au layer, the Au layer being at least 3 ⁇ m thick. About thermocompression at 200 ° C and a contact pressure of 27 N is the
  • Bonding layer 22 for example 6 ym wide.
  • a pixelated semiconductor chip 1 of approximately 4 mm ⁇ 4.2 mm in area with a number of 1024 pixels 10 is provided.
  • Semiconductor chip 1 has a common cathode (second
  • connection layer 22 in this case represents the collector potential for the active matrix element
  • Through-contacts 25 in this case have a Ti / Ni / Sn / Ti / Au layer sequence.
  • the second Ti layer acts as a temporary barrier.
  • the semiconductor chips 1 are coated with a Ni / Au layer, the Au layer having a thickness of approximately 0.1 ⁇ m.
  • the semiconductor chip 1 is temporarily fixed on the support 3.
  • a semiconductor chip 1 is set on a single carrier 3. Subsequently, in a
  • Insulation region may in this case, for example, have a width or thickness of 7 ym.
  • FIGS. 5A and 5B an alternative manufacturing method to FIG. 4 is shown.
  • FIG. 5A is a
  • a semiconductor chip 1 as described above is provided with a structured metal layer. Also on the carrier 3, a structured metal layer is applied. The sides of the structured metal layers facing away from the semiconductor chip 1 or the carrier 3 are planarized by a chemomechanical process. Subsequently, the semiconductor chip 1 with the structured metal layer is applied to the structured metal layer of the carrier 3, wherein wafer bonding or wringing occurs. This leads to the formation of a
  • connecting element 2 has, for example, an interface with an increased defect density.
  • the structured applied to the carrier 3 and to the semiconductor chip 1 are structured
  • the semiconductor chip 1 and the carrier 3 are adjusted to each other in the disk assembly.
  • the planarized surfaces lead to contact during contact
  • a structured one is respectively formed on the carrier 3 and the semiconductor chip 1
  • Metal layer applied with chemomechanically planarized surface The semiconductor chip 1 and the carrier 3 are adjusted to each other in the disk assembly.
  • the planarized surfaces lead to contact during wringing and
  • the individual semiconductor chip 1 has a size of approximately 2.1 mm ⁇ 6 mm and has approximately 3064 pixels.
  • connection layer 22 is, unlike in the figures 5, electrically isolated from the semiconductor chip 1.
  • second vias 25 are used, which serve as n-contacts. These are arranged on the edge of the connection layer 22 and are not completely surrounded by the connection layer 22.
  • the p-contacts, in this case the first plated-through holes 23, have a diameter of about 25 ⁇ m, the Insulation regions 24 around the first vias 23 are approximately 30 ym wide. Overall, the recess
  • Through-hole 23 so about 80 ym wide.
  • the second vias 25 are housed as a combination of semicircles with 18 ym semicircle diameter and rectangles with side lengths of 18 ym at the edge of the connecting element 2. Outside are the second
  • AlGalnN-based semiconductor chip 1 having a sapphire growth substrate 140 is provided. Both on the
  • the individual semiconductor chip 1 has a size of approximately 2 mm ⁇ 6 mm.
  • connection layer 22 is, unlike in the figures 5, electrically isolated from the semiconductor chip 1.
  • Each of the 3064 pixels 10 of the semiconductor chip 1 is individually provided with a p-contact (first through-connection 23) and an n-contact (second through-connection 25).
  • each pixel 10 is associated with a circular hole with 80 ym diameter within the connection layer 22.
  • a first Through connection 23 and a second through-connection 25 are arranged.
  • the first 23 and second vias 25 each have an elliptical cross-sectional shape with 12.5 ym and 25 ym long half-axes.

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Abstract

Ein optoelektronisches Bauelement (100) weist einen Halbleiterchip (1) auf, der in eine Mehrzahl von in lateraler Richtung nebeneinander angeordnete, einzeln und unabhängig ansteuerbare Bildpunkte (10) untergliedert ist. Das Bauelement (100) umfasst weiter ein metallisches Verbindungselement (2) mit einer Oberseite (20) und einer Unterseite (21), wobei der Halbleiterchip (1) in einem Auflagebereich in direktem Kontakt mit der Oberseite (20) des Verbindungselements (2) ist und mit diesem mechanisch stabil verbunden ist. Das Verbindungselement (2) weist eine zusammenhängende metallische Verbindungsschicht (22) auf, die von einer Mehrzahl von in lateraler Richtung nebeneinander angeordneten metallischen ersten Durchkontaktierungen(23) vollständig durchdrungen ist. Die Verbindungsschicht (22) schließt dabei in Richtung senkrecht zur lateralen Richtung bündig mit der Oberseite (20) und der Unterseite (21) ab. Die ersten Durchkontaktierungen (23) sind durch Isolationsbereiche (24) von der Verbindungsschicht (22) elektrisch isoliert und beabstandet. Jede erste Durchkontaktierung (24) ist ferner eindeutig einem Bildpunkt (10) zugeordnet, mit diesem Bildpunkt (10) elektrisch leitend verbunden und bildet einen ersten elektrischen Kontakt zu diesem Bildpunkt(10). Der Halbleiterchip (1) ist außerdem durch das Verbindungselement (2) mechanisch stabil und elektrisch leitend mit einem direkt an der Unterseite (21) des Verbindungselements (2) befindlichen Träger (3) verbunden.

Description

Beschreibung
Optoelektronisches Bauelement und Verfahren zur Herstellung eines optoelektronischen Bauelements
Es wird ein optoelektronisches Bauelement angegeben. Darüber hinaus wird ein Verfahren zur Herstellung eines
optoelektronischen Bauelements angegeben. Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung 10 2015 108 545.3, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird.
Eine zu lösende Aufgabe besteht darin, ein optoelektronisches Bauelement mit einer besonders einfachen Geometrie der elektrischen Verbindungen anzugeben. Eine weitere zu lösende Aufgabe besteht darin, ein Verfahren zur Herstellung eines solchen Bauelements anzugeben. Diese Aufgaben werden durch die Gegenstände und Verfahren der unabhängigen Patentansprüche gelöst. Vorteilhafte
Ausgestaltungen und Weiterbildungen sind Gegenstand der abhängigen Patentansprüche. Gemäß zumindest einer Ausführungsform umfasst das
optoelektronische Bauelement einen Halbleiterchip, der in eine Mehrzahl von in lateraler Richtung nebeneinander
angeordnete, einzeln und unabhängig ansteuerbare Bildpunkte, englisch Pixel, untergliedert ist. Der Halbleiterchip kann also insbesondere ein pixelierter und/oder segmentierter
Halbleiterchip sein. Über eine Strahlungsaustrittsfläche des Halbleiterchips, die beispielsweise eine parallel zur
lateralen Richtung verlaufende Hauptseite des Halbleiterchips bildet, kann im Betrieb Strahlung aus dem Halbleiterchip emittiert werden, wobei jeder Bildpunkt ein Teil der
Strahlungsaustrittsfläche darstellt. Die
Strahlungsaustrittsfläche bildet zum Beispiel ein Display. Der Halbleiterchip kann zum Beispiel zumindest 50 oder 100 oder 200 oder 1000 solcher Bildpunkte umfassen. Die lateralen Abmessungen eines Bildpunkts, parallel zur
Strahlungsaustrittsfläche, betragen dabei beispielsweise zwischen einschließlich 30 ym und 300 ym. Die
Strahlungsaustrittsfläche des Halbleiterchips hat
beispielsweise eine Fläche zwischen einschließlich 1 mm^ und 50 mrn^ . Es ist aber auch möglich, dass der Halbleiterchip ein hochauflösendes Display, zum Beispiel für Füll HD
Anwendungen, bildet. In diesem Fall können die Bildpunkte auch lateraler Abmessungen zwischen einschließlich 2 ym und 5 ym aufweisen.
Unter einem Halbleiterchip wird insbesondere ein
funktionelles Halbleiterplättchen mit integrierten
elektronischen Kontakten und/oder Schaltungen verstanden. Bevorzugt ist ein Halbleiterchip ein eigenes und separat handhabbares Modul, das auf einen Träger aufgesteckt oder aufgelötet oder aufgeklebt werden kann und auf diese Weise elektrisch kontaktiert wird.
Gemäß zumindest einer Ausführungsform weist das
optoelektronische Bauelement ein metallisches
Verbindungselement mit einer Oberseite und einer Unterseite auf. Die Oberseite und die Unterseite bilden beispielsweise gegenüberliegende, im Wesentlichen parallel zueinander verlaufende Hauptseiten des Verbindungselements. Gemäß zumindest einer Ausführungsform ist der Halbleiterchip in einem Auflagebereich in direktem Kontakt mit der Oberseite des Verbindungselements und ist über diesen Auflagebereich mechanisch stabil mit dem Verbindungselement verbunden.
Bevorzugt ist dabei eine der Strahlungsaustrittsfläche gegenüberliegende Montageseite des Halbleiterchips in
direktem Kontakt mit der Oberseite des Verbindungselements.
Der Auflagebereich ist dabei der Bereich, insbesondere ausschließlich der Bereich, in dem festes Material des
Halbleiterchips in direktem Kontakt mit festem Material des Verbindungselements steht. „Festes Material" ist bevorzugt nicht gasförmiges Material. Der Halbleiterchip kann durch das Aufliegen in dem Auflagebereich mechanisch durch das
Verbindungselement gestützt sein. Das Verbindungselement kann dabei selbsttragend sein oder benötigt zur mechanischen
Stabilität den Halbleiterchip oder einen weiteren Träger.
Gemäß zumindest einer Ausführungsform umfasst das
Verbindungselement eine zusammenhängende metallische
Verbindungsschicht, die von einer Mehrzahl von in lateraler Richtung nebeneinander angeordneten, metallischen, ersten Durchkontaktierungen vollständig durchdrungen ist. Die ersten Durchkontaktierungen reichen also zumindest von der
Unterseite bis zur Oberseite. Die ersten Durchkontaktierungen können metallische und elektrisch leitfähige Stifte sein, die durch die Verbindungsschicht gesteckt sind.
„Metallisch" kann hier und im Folgenden bedeuten, dass das entsprechende metallische Element zu zumindest 90 Massen-% oder 99 Massen-% aus Metall besteht. Die Verbindungsschicht ist zusammenhängend aber nicht einfach zusammenhängend ausgebildet, weist also lochartige
Durchbrüche auf. In Draufsicht auf die Oberseite sind die ersten Durchkontaktierungen dann lateral vollständig von der Verbindungsschicht umgeben. Beispielsweise ist in jedem
Durchbruch nur eine erste Durchkontaktierung angeordnet.
Gemäß zumindest einer Ausführungsform schließt die
Verbindungsschicht in Richtung senkrecht zur lateralen
Richtung bündig mit der Oberseite und der Unterseite ab. Das heißt insbesondere, dass die Verbindungsschicht Teil der Oberseite und der Unterseite bildet. Auch können die
Verbindungsschicht und die ersten Durchkontaktierungen an der Oberseite und/oder der Unterseite bündig miteinander
abschließen .
Gemäß zumindest einer Ausführungsform sind die ersten
Durchkontaktierungen durch Isolationsbereiche von der
Verbindungsschicht elektrisch isoliert und beabstandet. Die Isolationsbereiche verhindern dabei, dass es zu einem
direkten mechanischen und elektrischen Kontakt zwischen den ersten Durchkontaktierungen und der Verbindungsschicht kommt.
Gemäß zumindest einer Ausführungsform ist jede der ersten Durchkontaktierungen eindeutig oder eineindeutig einem
Bildpunkt des Halbleiterchips zugeordnet und mit diesem
Bildpunkt elektrisch leitend verbunden. Jede erste
Durchkontaktierung bildet insbesondere einen ersten
elektrischen Kontakt zu dem zugeordneten Bildpunkt. Über die zugeordnete erste Durchkontaktierung kann also der
entsprechende Bildpunkt elektrisch kontaktiert werden.
Gemäß zumindest einer Ausführungsform ist der Halbleiterchip durch das Verbindungselement mechanisch stabil und elektrisch leitend mit einem direkt an der Unterseite des
Verbindungselements befindlichen Träger verbunden. Das
Verbindungselement oder die Verbindungsschicht und der Träger sind an der Unterseite in direktem mechanischem und eventuell elektrischem Kontakt. Zwischen Verbindungselement oder
Verbindungsschicht und Träger sind also keine weiteren metallischen oder isolierenden Schichten angeordnet.
In mindestens einer Ausführungsform weist das
optoelektronische Bauelement einen Halbleiterchip auf, der in eine Mehrzahl von in lateraler Richtung nebeneinander
angeordnete, einzeln und unabhängig ansteuerbare Bildpunkte untergliedert ist. Ferner umfasst das optoelektronische
Bauelement ein metallisches Verbindungselement mit einer Oberseite und einer Unterseite, wobei der Halbleiterchip in einem Auflagebereich in direktem Kontakt mit der Oberseite des Verbindungselements ist und mit diesem mechanisch stabil verbunden ist. Das Verbindungselement weist eine
zusammenhängende metallische Verbindungsschicht auf, die von einer Mehrzahl von in lateraler Richtung nebeneinander angeordneten metallischen ersten Durchkontaktierungen
vollständig durchdrungen ist. Die Verbindungsschicht schließt dabei in Richtung senkrecht zur lateralen Richtung bündig mit der Oberseite und der Unterseite ab. Die ersten
Durchkontaktierungen sind durch Isolationsbereiche von der
Verbindungsschicht elektrisch isoliert und beabstandet. Jede erste Durchkontaktierung ist ferner eindeutig einem Bildpunkt zugeordnet, mit diesem Bildpunkt elektrisch leitend verbunden und bildet einen ersten elektrischen Kontakt zu diesem
Bildpunkt. Der Halbleiterchip ist außerdem durch das
Verbindungselement mechanisch stabil und elektrisch leitend mit einem direkt an der Unterseite des Verbindungselements befindlichen Träger verbunden. Der hier beschriebenen Erfindung liegt unter anderem die Erkenntnis zugrunde, dass in optoelektronischen Bauelementen mit vielen Bildpunkten viele elektrische Anschlüsse zwischen Halbleiterchip und einem den Halbleiterchip kontaktierenden Träger hergestellt werden müssen. Bei der hier beschriebenen Erfindung ist ein Verbindungselement zur elektrischen
Kontaktierung zwischen einem Träger und einem Halbleiterchip angegeben, welches die elektrischen Kontakte gemeinsam herstellt und gleichzeitig die elektrischen Kontakte
hermetisch verkapselt. Die metallische Verbindungschicht kann als elektrische Abschirmung für die innenliegenden
Durchkontaktierungen dienen.
Vorteilhafterweise ist das Verbindungselement metallisch gebildet und liegt großflächig auf dem Halbleiterchip auf.
Auf diese Weise kann das Verbindungselement gleichzeitig als Kühlelement dienen, um die im Betrieb von dem Halbleiterchip erzeugte Wärme effektiv zum Beispiel über den Träger
abzuführen. Auch kann das Verbindungselement eine stützende und stabilisierende Wirkung auf den Halbleiterchip haben, was ein Ablösen eines Aufwachssubstrats im Halbleiterchip
ermöglicht. Ohne das Aufwachssubstrat lassen sich sehr gute Hell-Dunkel-Kontraste zwischen benachbarten Bildpunkten verwirklichen .
Gemäß zumindest einer Ausführungsform ist der Träger ein Aktivmatrixelement. Das Aktivmatrixelement kann
beispielsweise auf Si oder Ge oder GaN oder GaAs basieren. Bevorzugt ist der Träger dabei selbsttragend und bildet beispielsweise für das optoelektronische Bauelement die stabilisierende Komponente. Ferner weist das Aktivmatrixelement eine Mehrzahl von
Schaltern auf. Jeder Schalter kann dabei beispielsweise ein Transistor wie ein Dünnfilmtransistor, insbesondere ein Feldeffekttransistor, sein. Zum Beispiel handelt es sich bei dem Aktivmatrixelement um ein Metall-Oxid-Halbleiter- Bauelement, bekannt als CMOS-Bauelement .
Jeder Schalter kann dann über eine erste Durchkontaktierung eindeutig oder eineindeutig einem Bildpunkt zugeordnet sein und elektrisch leitend mit diesem Bildpunkt verbunden sein. Im Betrieb ist es dann möglich, über die Schalter die
Bildpunkte einzeln und unabhängig elektrisch anzusteuern, also zu kontaktieren oder mit elektrischem Strom zu
versorgen .
Gemäß zumindest einer Ausführungsform beträgt die Fläche des Auflagebereichs mindestens 7/12 oder 3/4 oder 5/6 der Fläche der der Oberseite zugewandten Montageseite des
Halbeiterchips. Die Montageseite erstreckt sich
beispielsweise über die gesamte laterale Ausdehnung des
Halbleiterchips. Über einen solchen Flächenanteil wird dann der Halbleiterchip mechanisch von dem Verbindungselement getragen oder gestützt. Ein solch großflächiger
Auflagebereich, in dem festes Material des Halbleiterchips mit festem Material des Verbindungselements in direktem
Kontakt steht, sorgt insbesondere für eine effektive
Wärmeabfuhr der im Halbleiterchip erzeugten Wärme.
Gemäß zumindest einer Ausführungsform sind die ersten
Durchkontaktierungen mit ersten Kontaktelementen des
Halbleiterchips und/oder mit ersten Kontaktelementen des Aktivmatrixelements in direktem elektrischem und mechanischem Kontakt. Insbesondere sind die ersten Kontaktelemente des Halbleiterchips und die ersten Kontaktelemente des Aktivmatrixelements von den ersten Durchkontaktierungen des Verbindungselements unterschiedliche und unabhängig oder separat gefertigte Elemente. Das heißt, die ersten
Durchkontaktierungen und die ersten Kontaktelemente des
Halbleiterchips und/oder des Aktivmatrixelements können aus unterschiedlichen Materialien bestehen. Am fertigen Bauteil lässt sich dies beispielsweise dadurch nachweisen, dass die ersten Durchkontaktierungen in Richtung senkrecht zur lateralen Richtung nicht einstückig mit den ersten
Kontaktelementen des Halbleiterchips und/oder des
Aktivmatrixelements ausgebildet sind.
Gemäß zumindest einer Ausführungsform sind die ersten
Durchkontaktierungen und/oder die Verbindungsschicht in
Richtung senkrecht zur lateralen Richtung nicht einstückig ausgebildet. Insbesondere weisen die Verbindungsschicht und/oder die ersten Durchkontaktierungen in Richtung
senkrecht zur lateralen Richtung jeweils einen
Mehrschichtaufbau aus mehreren, übereinanderliegenden, verschiedenen, metallischen Einzelschichten auf oder bestehen daraus. Es ist hierbei möglich, dass in aneinander
angrenzenden Einzelschichten eine Durchmischung von
Materialien aus zwei aneinander angrenzenden Einzelschichten zumindest in deren Randbereichen erfolgt. So kann
beispielsweise Sn aus einer Einzelschicht mit beispielsweise Au, Ni, Pt, In oder Ti aus einer angrenzenden Einzelschicht durchmischt werden. In diesem Fall liegen nach dem
Durchmischen beispielsweise Sn und In zumindest in dem
Randbereich nicht mehr als reine Elemente vor, sondern sind in einer intermetallischen Verbindung mit anderen Elementen gebunden . Gemäß zumindest einer Ausführungsform weisen die ersten
Durchkontaktierungen und/oder die Verbindungsschicht eine oder mehrere der folgenden Legierungen und/oder einen oder mehrere der folgenden Schichtenaufbauten auf oder bestehen daraus: AuxSny, Cr/NixSnyTizAuw, Ti/PtySnzInx,
Ti/PtxSnyTizAuw . Die Buchstaben x, y, w und z geben Parameter für Mischungsverhältnisse innerhalb der Legierungen an. Die durch ein „/" getrennten Einzelschichten sind bevorzugt in der angegebenen Reihenfolge übereinandergestapelt und in direktem Kontakt zueinander. Besonders bevorzugt handelt es sich bei der Verbindungsschicht und/oder bei den ersten
Durchkontaktierungen um Lotelemente, die aufgrund eines Lotprozesses aufgeschmolzene und anschließend ausgehärtete Bereiche aufweisen. Beispielsweise liegt der Schmelzpunkt der Verbindungsschicht und/oder der ersten Durchkontaktierungen bei zumindest 450°C.
Gemäß zumindest einer Ausführungsform weisen die ersten
Durchkontaktierungen und/oder die Verbindungsschicht
zumindest zwei in vertikaler Richtung übereinander
angeordnete Einzelschichten auf, zwischen denen eine
Grenzfläche ausgebildet ist. Die zumindest zwei
Einzelschichten sind beispielsweise über ein
Waferbondverfahren miteinander an der Grenzfläche verbunden. An der Grenzfläche ist dann beispielsweise im Vergleich zu den übrigen Bereichen der ersten Durchkontaktierung oder der Verbindungsschicht eine erhöhte Defektdichte vorzufinden. Zum Beispiel sind an der Grenzfläche die Einzelschichten über kovalente und/oder metallische Bindungen miteinander
verbunden. Bevorzugt verläuft die Grenzfläche dabei im
Wesentlichen parallel zur Oberseite oder Unterseite des Verbindungselements . Die Einzelschichten können beispielsweise ein Material wie Gold oder Kupfer oder Silber oder Nickel oder Zinn oder
Indium oder Bismut aufweisen oder daraus bestehen. Nach dem Waferbonden kann die Grenzfläche wellenartige Unebenheiten aufweisen. Insbesondere können sich nach dem Waferbonden Teilbereiche einer der Einzelschichten als einzelne Körner über den Verlauf der Grenzfläche vor dem Waferbonden hinaus erstrecken und in einen Bereich der angrenzenden
Einzelschicht hinein erstrecken.
Gemäß zumindest einer Ausführungsform sind die ersten
Durchkontaktierungen und/oder die Verbindungsschicht porös mit einem Anteil von Poren von zumindest 10 Vol-% oder 20 Vol-% oder 30 Vol-%. Unter Poren werden dabei insbesondere luft- oder gasgefüllte Bläschen oder Einschlüsse innerhalb des metallischen Materials der ersten Durchkontaktierungen und/oder der Verbindungsschicht verstanden. Eine solche poröse Verbindungsschicht oder solche porösen ersten
Durchkontaktierungen können auf das Herstellungsverfahren beziehungsweise die Verbindungstechnik von Halbleiterchip und Träger hinweisen. Zum Beispiel kann als Ausgangsmaterial für die Verbindungsschicht und/oder für die ersten
Durchkontaktierungen ein metallischer Schwamm verwendet werden. Beim Zusammenpressen, zum Beispiel Thermopressen, des metallischen Schwamms kollabiert dieser Schwamm und es bildet sich eine feste Verbindung zu dem Träger und/oder dem
Halbleiterchip. Nach dem Kollabieren des Schwamms weist das kollabierte metallische Material nach wie vor einen erhöhten Prozentsatz an Poren auf.
Gemäß zumindest einer Ausführungsform sind die
Isolationsbereiche mit Gas gefüllte Hohlräume. Jede
Durchkontaktierung ist in lateraler Richtung also von einem Gas wie zum Beispiel Luft vollständig umgeben. Das Gas bewirkt dann die Isolation zwischen Verbindungsschicht und erster Durchkontaktierung . Ein solides oder flüssiges
isolierendes Material ist dann nicht zwischen den ersten Durchkontaktierungen und der Verbindungsschicht angeordnet.
Alternativ zu der obigen Ausführungsform können die
Isolationsbereiche aber auch durch ein isolierendes festes oder flüssiges Material gebildet sein, das dann in direktem mechanischem Kontakt mit den ersten Durchkontaktierungen und der Verbindungsschicht steht. Bei diesem isolierenden
Material kann es sich beispielsweise um ein organisches
Polymer, wie Parylen oder Omocer, Benzocyclobutene, kurz BCB, oder einen Kunststoff oder ein anorganisches Sol-Gel-Material oder ein Siliziumoxid, wie S1O2, oder ein Siliziumnitrid, wie SiN, handeln.
Gemäß zumindest einer Ausführungsform besteht das
Verbindungselement zu zumindest 60 Vol-% oder 75 Vol-% oder 85 Vol-% aus einem Metall. Der restliche Anteil des
Verbindungselements kann beispielsweise durch die
Isolationsbereiche gebildet sein. Das Verbindungselement besteht dann bevorzugt nur aus Metall und den zum Beispiel gasgefüllten Isolationsbereichen .
Gemäß zumindest einer Ausführungsform ist die
Verbindungsschicht elektrisch leitend mit dem Halbleiterchip oder mit jedem Bildpunkt verbunden. Die Verbindungsschicht kann beispielsweise für alle Bildpunkte einen gemeinsamen Gegenkontakt zu den ersten Kontakten bilden. Im Betrieb können über die ersten Kontakte und über den Gegenkontakt Elektronen und Löcher in den Halbleiterchip injiziert werden. Da schon die ersten Kontakte einzeln und unabhängig voneinander angesteuert werden können, reicht auch ein gemeinsamer Gegenkontakt für alle Bildpunkte, um trotzdem eine individuelle Ansteuerung aller Bildpunkte zu
ermöglichen .
Beispielsweise ist die Verbindungsschicht zu einem oder mehreren zweiten Kontaktelementen des Halbleiterchips
elektrisch leitend verbunden. Gemäß zumindest einer Ausführungsform ist die
Verbindungsschicht elektrisch von dem Halbleiterchip isoliert und bildet keinen elektrischen Kontakt zu dem Halbleiterchip. Auf der Montageseite im Bereich der Verbindungsschicht kann der Halbleiterchip dann beispielsweise eine isolierende
Schicht aufweisen, die die Verbindungsschicht von dem
Halbleiterchip elektrisch isoliert. Die isolierende Schicht überdeckt dann in Draufsicht die Verbindungsschicht und in Bereichen der ersten Durchkontaktierungen ist der
Halbleiterchip frei von der isolierenden Schicht.
Gemäß zumindest einer Ausführungsform weist das
Verbindungselement zweite metallische Durchkontaktierungen auf, die durch die Verbindungsschicht geführt sind und einen Gegenkontakt zu den ersten Kontakten bilden. Alle Merkmale, die bisher im Zusammenhang mit den ersten
Durchkontaktierungen genannt wurden oder noch im Folgenden genannt werden, können auch für die zweiten
Durchkontaktierungen realisiert sein und umgekehrt. Zum
Beispiel kann es sich bei den zweiten Durchkontaktierungen ebenfalls um metallische Stifte handeln, die durch die
Verbindungsschicht geführt sind, in Draufsicht lateral vollständig von der Verbindungsschicht umgeben sind und von der Verbindungsschicht durch Isolationsbereiche elektrisch isoliert sind. Die zweiten Durchkontaktierungen können aber auch am Rand des Bauelements angeordnet sein und lateral nicht vollständig von der Verbindungsschicht umgeben sein. Die zweiten Durchkontaktierungen sind bevorzugt von den ersten Durchkontaktierungen elektrisch isoliert.
Insbesondere können die zweiten Durchkontaktierungen
elektrisch miteinander verbunden sein oder untereinander elektrisch voneinander isoliert sein. Im ersten Fall ist es möglich, dass die zweiten Durchkontaktierungen einen
gemeinsamen Gegenkontakt zu den ersten Kontakten bilden.
Gemäß zumindest einer Ausführungsform ist jedem Bildpunkt eine zweite Durchkontaktierung eindeutig oder eineindeutig zugeordnet, mit diesem Bildpunkt elektrisch leitend verbunden und bildet jeweils einen eigenen Gegenkontakt zum ersten Kontakt des Bildpunktes. Jeder Gegenkontakt ist dann zum Beispiel einzeln und unabhängig ansteuerbar und von den übrigen Gegenkontakten beziehungsweise den übrigen zweiten Durchkontaktierungen elektrisch isoliert. In diesem Fall können die Bildpunkte also nicht nur über die ersten
Durchkontaktierungen, sondern auch über die zweiten
Durchkontaktierungen einzeln und unabhängig voneinander angesteuert werden.
Gemäß zumindest einer Ausführungsform sind die zu einem
Bildpunkt gehörende erste und zweite Durchkontaktierung jeweils in einem gemeinsamen Loch durch die
Verbindungsschicht angeordnet. Insbesondere weist die
Verbindungsschicht also eine Mehrzahl von Löchern auf, wobei durch jedes Loch mindestens eine erste oder genau eine erste Durchkontaktierung und mindestens eine zweite oder genau eine zweite Durchkontaktierung geführt ist. Die in einem Loch angeordneten ersten und zweiten Durchkontaktierungen sind dabei bevorzugt voneinander isoliert, allerdings nicht durch die Verbindungsschicht voneinander getrennt. Gemäß zumindest einer Ausführungsform weist das
Verbindungselement eine Dicke von zumindest 0,5 ym oder 5 ym oder 10 ym auf. Alternativ oder zusätzlich ist die Dicke des Verbindungselements höchstens 50 ym oder 40 ym oder 30 ym. Die Dicke wird dabei zwischen der Oberseite und der
Unterseite gemessen.
Gemäß zumindest einer Ausführungsform weisen die ersten
Durchkontaktierungen jeweils eine laterale Ausdehnung von zumindest 1 ym oder 5 ym oder 10 ym oder 20 ym auf.
Alternativ oder zusätzlich beträgt die laterale Ausdehnung der ersten Durchkontaktierungen jeweils höchstens 80 ym oder 70 ym oder 60 ym.
Gemäß zumindest einer Ausführungsform beträgt der Abstand zwischen der Verbindungsschicht und den ersten
Durchkontaktierungen zumindest 0, 5 ym oder 2 ym oder 5 ym oder 10 ym. Alternativ oder zusätzlich ist der Abstand höchstens 50 ym oder 40 ym oder 30 ym. Dieser Abstand
entspricht der Dicke der Isolationsbereiche.
Gemäß zumindest einer Ausführungsform weisen die ersten
Durchkontaktierungen in Draufsicht auf die Oberseite
elliptische oder runde oder dreieckige oder quadratische oder V-förmige oder rechteckige Querschnittsflächen auf. Allgemein sind Querschnittsflächen in Form regulärer oder irregulärer Polygone denkbar. Die Ecken der Polygone sind dann bevorzugt abgerundet mit Krümmungsradien von zumindest 1 ym oder 3 ym oder 10 ym oder 20 ym. Alternativ oder zusätzlich sind die Krümmungsradien höchstens 100 ym oder 50 ym oder 10 ym.
Gleiches kann auch für die Krümmungsradien der
Isolationsbereiche gelten. Besonders bevorzugt sind die
Querschnittsflächen rund oder elliptisch ausgebildet, so dass gar keine Ecken oder Kanten vorhanden sind, an denen sich Spannungsspitzen aufbauen können.
Gemäß zumindest einer Ausführungsform weist der
Halbleiterchip eine Halbleiterschichtenfolge mit einer im Betrieb zur Strahlungserzeugung oder Strahlungsabsorption vorgesehenen aktiven Schicht auf. Die
Halbleiterschichtenfolge basiert zum Beispiel auf einem III- V-Verbindungs-Halbleitermaterial . Bei dem Halbleitermaterial handelt es sich beispielsweise um ein Nitrid-Verbindungs- Halbleitermaterial, wie AlnIn]__n_mGamN, oder um ein Phosphid- Verbindungs-Halbleitermaterial , wie AlnIn]__n_mGamP, oder auch um ein Arsenid-Verbindungs-Halbleitermaterial , wie AlnIn]__n_ mGamAs, wobei jeweils 0 ^ n < 1, 0 ^ m < 1 und m + n < 1 ist. Dabei kann die Halbleiterschichtenfolge Dotierstoffe sowie zusätzliche Bestandteile aufweisen. Der Einfachheit halber sind jedoch nur die wesentlichen Bestandteile des
Kristallgitters der Halbleiterschichtenfolge, also AI, As, Ga, In, N oder P, angegeben, auch wenn diese teilweise durch geringe Mengen weiterer Stoffe ersetzt und/oder ergänzt sein können. Bevorzugt basiert die Halbleiterschichtenfolge auf AlInGaN.
Die aktive Schicht weist beispielsweise wenigstens einen pn- Übergang und/oder eine Quantentopfstruktur in Form eines einzelnen Quantentopfs, kurz SQW, oder in Form einer
Multiquantentopfstruktur, kurz MQW, auf. Die aktive Schicht ist beispielsweise dazu eingerichtet, im bestimmungsgemäßen Betrieb Strahlung im UV-Bereich und/oder blauen Spektralbereich und/oder sichtbaren Spektralbereich und/oder Infrarotbereich zu erzeugen.
Gemäß zumindest einer Ausführungsform ist der Halbleiterchip frei von einem Aufwachssubstrat für die
Halbleiterschichtenfolge. Frei von einem Aufwachssubstrat bedeutet hier insbesondere, dass durchaus noch Reste eines Aufwachssubstrats auf der Halbleiterschichtenfolge angeordnet sein können, diese aber nicht ausreichen, um alleine den Halbleiterchip zu stabilisieren. Insbesondere können die Reste des Aufwachssubstrats noch eine Auskoppelstruktur auf der Strahlungsaustrittsfläche des Halbleiterchips bilden.
Gemäß zumindest einer Ausführungsform ist der Halbleiterchip mechanisch nicht selbsttragend. Das heißt, ohne zusätzlichen Träger würde der Halbleiterchip brechen oder bis zur
Unbrauchbarkeit verformen. Vorliegend wird der Halbleiterchip zum Beispiel durch das Aktivmatrixelement und/oder das
Verbindungselement stabilisiert und mechanisch getragen.
Weitere Stabilisierungskomponenten sind in dem Bauelement dann nicht vorhanden. Insbesondere ist der Halbleiterchip selbst frei von einem stabilisierenden Substrat.
Gemäß zumindest einer Ausführungsform sind die
Kontaktelemente zur elektrischen Kontaktierung des
Halbleiterchips, insbesondere also die ersten und zweiten Kontaktelemente, auf der Montageseite des Halbleiterchips angeordnet.
Gemäß zumindest einer Ausführungsform verläuft die aktive Schicht des Halbleiterchips entlang der gesamten lateralen Ausdehnung des Halbleiterchips durchgehend und
zusammenhängend. Bevorzugt ist die aktive Schicht aber von Kontaktelementen zur elektrischen Kontaktierung durchbrochen, so dass die aktive Schicht zwar zusammenhängend, aber nicht einfach zusammenhängend verläuft.
Gemäß zumindest einer Ausführungsform umfasst die
Halbleiterschichtenfolge zumindest eine n-leitende oder eine p-leitende Halbleiterschicht, welche entlang der gesamten lateralen Ausdehnung des Halbleiterchips zusammenhängend verläuft. Mit anderen Worten kann die
Halbleiterschichtenfolge eine n-leitende und eine p-leitende Halbleiterschicht umfassen, wobei beispielsweise die n- leitende Halbleiterschicht zusammenhängend ist und die p- leitende Halbleiterschicht durchbrochen sein kann.
Das optoelektronische Bauelement kann beispielsweise in
Fahrzeugen Anwendung finden, zum Beispiel in
Scheinwerfervorrichtungen oder in Innenraumbeleuchtungen. Auch eine Verwendung des Bauelements zur Beleuchtung oder Ausleuchtung von Verkehrswegen ist denkbar.
Darüber hinaus wird ein Verfahren zur Herstellung eines optoelektronischen Bauelements angegeben. Das Verfahren eignet sich insbesondere zur Herstellung eines wie oben beschriebenen optoelektronischen Bauelements. Das heißt, sämtliche in Verbindung mit dem optoelektronischen Bauelement offenbarten Merkmale sind auch für das Verfahren offenbart und umgekehrt.
Gemäß zumindest einer Ausführungsform umfasst das Verfahren einen Schritt A) , in dem ein Halbleiterchip bereitgestellt wird, der in eine Mehrzahl von in lateraler Richtung nebeneinander angeordnete, einzeln und unabhängig ansteuerbare Bildpunkte untergliedert ist. Außerdem wird in einem Schritt B) ein Träger bereitgestellt. In einem weiteren Verfahrensschritt C) wird eine
strukturierte Metallschicht direkt auf den Halbleiterchip oder direkt auf den Träger aufgebracht. Alternativ kann auch jeweils eine strukturierte Metallschicht direkt auf den
Halbleiterchip und direkt auf den Träger aufgebracht werden. Die strukturierte Metallschicht umfasst eine metallische
Verbindungsschicht, die von einer Mehrzahl von in lateraler Richtung nebeneinander angeordneten, metallischen ersten Durchkontaktierungen vollständig durchdrungen ist. Die ersten Durchkontaktierungen sind durch Isolationsbereiche von der Verbindungsschicht elektrisch isoliert und beabstandet.
Das Aufbringen der strukturierten Metallschicht auf den
Halbleiterchip und/oder den Träger kann beispielsweise mit Hilfe einer strukturierten Maske und/oder einem
Galvanisierungsprozess erfolgen.
Ferner umfasst das Verfahren einen Schritt D) , in dem der Halbleiterchip und der Träger über die eine oder die beiden strukturierten Metallschichten mechanisch und elektrisch verbunden werden, sodass sich ein metallisches
Verbindungselement zwischen dem Träger und dem Halbleiterchip ausbildet. Das Verbindungselement wird dabei aus der einen oder den beiden Metallschichten gebildet. Nach dem Schritt D) ist jede erste Durchkontaktierung
eindeutig oder eineindeutig einem Bildpunkt zugeordnet, mit diesem Bildpunkt elektrisch leitend verbunden und bildet einen ersten elektrischen Kontakt zu dem entsprechenden
Bildpunkt .
Gemäß zumindest einer Ausführungsform werden die Schritte A) bis D) einzeln und unabhängig voneinander als separate
Schritte ausgeführt, bevorzugt in der angegebenen
Reihenfolge .
Gemäß zumindest einer Ausführungsform wird im Schritt C) die strukturierte Metallschicht in Form eines Lotmaterials bereitgestellt, über das der Träger auf den Halbleiterchip aufgelötet wird. Das Lotmaterial kann in Richtung senkrecht zur lateralen Richtung einen Mehrschichtaufbau aus mehreren, übereinanderliegenden, verschiedenen metallischen
Einzelschichten aufweisen oder daraus bestehen.
Beispielsweise weist der Mehrschichtaufbau vor dem Schritt D) eine oder mehrere der folgenden Schichtaufbauten auf:
Au/AuSn, Cr/Ni/Sn/Ti/Au, Ti/Pt/Sn/In, Ti/Pt/Sn/Ti/Au . Gemäß zumindest einer Ausführungsform umfasst der Schritt D) zwei Einzelschritte Dl) und D2), die beispielsweise einzeln und unabhängig voneinander in der angegebenen Reihenfolge durchgeführt werden. Bevorzugt wird im Schritt Dl) der Halbleiterchip zunächst temporär auf dem Träger befestigt. Das temporäre Befestigen kann beispielsweise über ein Reibschweißverfahren oder über ein Thermokompressionsverfahren erfolgen. In Schritt D2) wird der Halbleiterchip dann über ein
Lotverfahren dauerhaft auf dem Träger befestigt. Bei dem Lotverfahren wird zumindest eine der metallischen Schichten innerhalb der strukturierten Metallschicht aufgeschmolzen, wodurch sich eine dauerhafte Verbindung zum Träger und/oder zum Halbleiterchip bildet.
Gemäß zumindest einer Ausführungsform wird der Schritt Dl) bei einer Temperatur durchgeführt, die unterhalb einer
Schmelztemperatur oder Solidustemperatur des Lotmaterials liegt. Auf diese Weise wird verhindert, dass es schon vor dem eigentlichen Lötverfahren des Schritts D2) zu einer
dauerhaften Verbindung zwischen Halbleiterchip und Träger kommt .
Bei dem Aufschmelzen des Lotmaterials kommt es zu einer automatischen SelbstZentrierung und Feinjustage der
aufeinander aufgebrachten Bauteile. Dies liegt an einer natürlichen Tendenz von Flüssigkeiten, Minimalflächen
anzunehmen. Auf diese Weise lassen sich mit verhältnismäßig schnellen Chipsetzverfahren letztlich sehr hohe
Justagegenauigkeiten erreichen. Gemäß zumindest einer Ausführungsform wird im Schritt C) jeweils eine Metallschicht sowohl auf den Träger als auch auf den Halbleiterchip aufgebracht.
Gemäß zumindest einer Ausführungsform werden die
Metallschichten vor dem Schritt D) chemomechanisch
planarisiert , so dass die Rauigkeit der planarisierten
Oberflächen zum Beispiel höchstens 100 nm oder 50 nm oder 20 nm beträgt. Gemäß zumindest einer Ausführungsform werden in dem Schritt D) die planarisierten Oberflächen der strukturierten
Metallschichten direkt aufeinander gelegt und über ein
Waferbondverfahren miteinander verbunden. Waferbonden ist im Allgemeinen auch unter dem Begriff Ansprengen bekannt.
Anschließend kann ein Auslagern bei milden Temperaturen zum Beispiel zwischen einschließlich 300 K und 500 K erfolgen, was zur Ausbildung von metallischen Verbindungen zwischen den beiden strukturierten Metallschichten und zur Ausbildung des Verbindungselements führen kann.
Gemäß zumindest einer Ausführungsform umfasst das Verfahren einen Schritt, in dem ein Aufwachssubstrat des
Halbleiterchips entfernt wird. Das Entfernen kann vor oder nach dem Schritt D) erfolgen. Im ersteren Fall ist die strukturierte Metallschicht zum Beispiel selbsttragend ausgebildet und kann den vom Aufwachssubstrat befreiten
Halbleiterchip tragen und mechanisch stabilisieren.
Nachfolgend werden ein hier beschriebenes optoelektronisches Bauelement und ein hier beschriebenes Verfahren zur
Herstellung eines optoelektronischen Bauelements unter
Bezugnahme auf Zeichnungen anhand von Ausführungsbeispielen näher erläutert. Gleiche Bezugszeichen geben dabei gleiche Elemente in den einzelnen Figuren an. Es sind dabei jedoch keine maßstäblichen Bezüge dargestellt, vielmehr können einzelne Elemente zum besseren Verständnis übertrieben groß dargestellt sein.
Es zeigen:
Figuren 1A bis 3B verschiedene Ausführungsbeispiele eines optoelektronischen Bauelements in seitlicher
Querschnittsansicht und in Draufsicht, Figur 4A bis 5B verschiedene Positionen im
Herstellungsverfahren für Ausführungsbeispiele eines optoelektronischen Bauelements. Figur 1A zeigt ein Ausführungsbeispiel eines
optoelektronischen Bauelements 100 in seitlicher
Querschnittsansicht. Das Bauelement 100 umfasst einen
Halbleiterchip 1, der über ein metallisches
Verbindungselement 2 auf einem Träger 3 montiert ist. Dabei ist das Verbindungselement 2 in direktem Kontakt mit dem Halbleiterchip 1 und dem Träger 3.
Der Halbleiterchip 1 weist eine Halbleiterschichtenfolge 11 zwischen einer Montageseite 18 und einer gegenüberliegenden Strahlungsaustrittsfläche 14 auf. Die
Halbleiterschichtenfolge 11 umfasst vorliegend eine erste Schicht 16 und eine zweite Schicht 17. Die erste Schicht 16 ist beispielsweise eine p-leitende Schicht, die zweite
Schicht 17 zum Beispiel eine n-leitende Schicht. Aber auch die entgegengesetzten Dotierungen sind möglich. Zwischen der ersten Schicht 16 und der zweiten Schicht 17 ist eine aktive Schicht 12, beispielsweise in Form eines pn-Übergangs , angeordnet. Vorliegend basiert die Halbleiterschichtenfolge 11 zum Beispiel auf AlInGaN. Die aktive Schicht 12 kann im bestimmungsgemäßen Betrieb elektromagnetische Strahlung im UV-Bereich oder im blauen Spektralbereich emittieren.
Außerdem ist in Figur 1A zu erkennen, dass auf der dem
Verbindungselement 2 abgewandten Strahlungsaustrittsfläche 14 des Halbleiterchips 1 ein Rest eines Aufwachssubstrats 140 vorhanden ist, das eine Strukturierung auf der
Strahlungsaustrittsfläche 14 bildet. Diese Strukturierung kann als optische Auskoppelstruktur zur Effizienzsteigerung dienen. Alternativ kann auch das Aufwachssubstrat 140
vollständig entfernt sein und die zweite Schicht 17 durch einen Ätzprozess strukturiert sein. Auch kann das
Aufwachssubstrat 140 schon vor dem Aufwachsen der
Halbleiterschichtenfolge 11 strukturiert sein, sodass sich diese Strukturierung während des Wachstumprozesses auf die Halbleiterschichtenfolge 11 oder die zweite Schicht 17 überträgt und auch nach dem Ablösen des Aufwachssubstrats 140 in der Halbleiterschichtenfolge 11 oder der zweiten Schicht 17 verbleibt.
Der Halbleiterchip 1 ist in lateraler Richtung in mehrere benachbarte Bildpunkte 10 unterteilt. Jeder Bildpunkt 10 kann dabei einzeln und unabhängig voneinander angesteuert werden, so dass die Strahlungsaustrittsfläche 14 des Halbleiterchips 1 zum Beispiel ein pixeliertes Display bildet. Jeder
Bildpunkt 10 entspricht dabei einem Pixel des Displays.
Ferner ist in Figur 1A zu erkennen, dass der Halbleiterchip 1 eine Verdrahtungsstruktur in Form von Kontaktelementen 13, 15 aufweist. Erste Kontaktelemente 13 kontaktieren die erste Schicht 16, zweite Kontaktelemente 15 dienen zur
Kontaktierung der zweiten Schicht 17. Die zweiten
Kontaktelemente 15 sind dabei durch die erste Schicht 16 und die aktive Schicht 12 geführt und münden in die zweite
Schicht 17. Beide Kontaktelemente 13, 15 können im
unmontierten Zustand des Halbleiterchips 1 von der
Montageseite 18 aus extern elektrisch kontaktiert werden. Die ersten Kontaktelemente 13 sind von den zweiten
Kontaktelementen 15 durch Isolationsschichten elektrisch isoliert. Ferner bestimmen die lateralen Ausdehnungen der ersten Kontaktelemente 13 die lateralen Abmessungen eines Bildpunkts 10.
Vorliegend ist die Montageseite 18 des Halbeleiterchips 1 entlang der gesamten lateralen Ausdehnung aus festem
Halbleitermaterial oder Isolationsmaterial oder Metall gebildet .
Auf die Montageseite 18 des Halbleiterchips 1 ist das metallische Verbindungselement 2 direkt aufgebracht. Das Verbindungselement 2 umfasst dabei eine metallische
Verbindungsschicht 22, die von metallischen ersten
Durchkontaktierungen 23 durchdrungen ist. Eine Oberseite 20 des Verbindungselements 2 ist in direktem Kontakt mit den Halbleiterchips 1, eine der Oberseite 20 gegenüberliegende Unterseite 21 des Verbindungselements 2 ist in direktem
Kontakt mit dem Träger 3. Die Oberseite 20 und die Unterseite 21 werden dabei zumindest teilweise durch die
Verbindungsschicht 22 gebildet.
Die ersten Durchkontaktierungen 23 sind in lateraler Richtung so angeordnet, dass sie mit den ersten Kontaktelementen 13 des Halbleiterchips 1 überlappen und in direktem elektrischem und mechanischem Kontakt zu den ersten Kontaktelementen 13 stehen. Dabei ist jedem ersten Kontaktelement 13 eine erste Durchkontaktierung 23 eineindeutig zugeordnet. Ferner bilden die ersten Kontaktelemente 13 und die ersten
Durchkontaktierungen 23 keine Einheit, vielmehr ist zwischen den ersten Kontaktelementen 13 und den ersten
Durchkontaktierungen 23 eine Grenzfläche ausgebildet.
Insbesondere sind die ersten Kontaktelemente 13 und die ersten Durchkontaktierungen 23 in Richtung senkrecht zur lateralen Richtung nicht einstückig ausgebildet. Die ersten Durchkontaktierungen 23 sind ferner von der
Verbindungsschicht 22 elektrisch durch Isolationsbereiche 24 isoliert und beabstandet. Die Isolationsbereiche 24 können zum Beispiel mit Gas gefüllte Hohlräume sein.
Außerdem ist in Figur 1A zu erkennen, dass die
Verbindungsschicht 22 nicht in direktem elektrischem Kontakt zum Halbleiterchip 1 ist. Vielmehr sind der Halbleiterchip 1 und die Verbindungsschicht 22 durch eine an der Montageseite 18 des Halbleitchips 1 befindliche Isolationsschicht 19 elektrisch voneinander isoliert. Die metallische
Verbindungsschicht 22 bildet in diesem Fall keinen Kontakt für den Halbleiterchip 1, sondern dient lediglich zum
Beispiel als Kühlelement und mechanisch tragendes Element.
Am Rand des Bauelements 100 ist in die Verbindungsschicht 22 außerdem eine zweite metallische Durchkontaktierung 25 eingebracht, die von der Verbindungsschicht 22 ebenfalls durch einen Isolationsbereich 24 getrennt ist. Anders als die ersten Durchkontaktierungen 23 ist die zweite
Durchkontaktierung 25 lateral nicht vollständig von der Verbindungsschicht 22 umgeben. Die zweite Durchkontaktierung 25 ist mit dem zweiten Kontaktelement 15 des Halbleiterchips 1 in direktem mechanischem und elektrischem Kontakt, so dass über die zweite Durchkontaktierung 25 die zweiten
Kontaktelemente 15 beziehungsweise die erste Schicht 16 der Halbleiterschichtenfolge 11 elektrisch kontaktiert werden kann. Die ersten Durchkontaktierungen 24 bilden jeweils einen ersten Kontakt zu den Bildpunkten 10, die zweite
Durchkontaktierung 25 bildet einen entsprechenden gemeinsamen Gegenkontakt für alle Bildpunkte 10. An der Unterseite 21 des Verbindungselements 2 ist der Träger 3 angeordnet, der vorliegend als Aktivmatrixelement mit einer Vielzahl von Schaltern 30 ausgebildet ist. Jeder Schalter 30 ist über ein erstes Kontaktelement 33 des Aktivmatrixelements eineindeutig mit einer ersten Durchkontaktierung 23 verbunden und somit einem Bildpunkt 10 zugeordnet. Die zweite
Durchkontaktierung 25 ist mit einem zweiten Kontaktelement 35 des Aktivmatrixelements 3 elektrisch leitend verbunden. Die Schalter 30 sind beispielsweise Feldeffekttransistoren. Über die Schalter 30 kann jeder der Bildpunkte 10 einzeln und unabhängig voneinander angesteuert werden.
Figur 1B zeigt eine Aufsicht auf das Verbindungselement 2 für einen Schnitt entlang der Ebene ΑΑλ aus der Figur 1A. Zu erkennen ist hier, dass jedem der Bildpunkte 10, angedeutet durch die gestrichelten Rechtecke, eine erste
Durchkontaktierung 23 zugeordnet ist, die ringsum vollständig von dem Isolationsbereich 24 und der Verbindungsschicht 22 umgeben ist. Am Rand des Bauelements 100 sind die zweiten Durchkontaktierungen 25 angeordnet, die ebenfalls lateral von dem Isolationsbereich 24 umgeben sind. Vorliegend sind die ersten Durchkontaktierungen 24 voneinander elektrisch
isoliert, die zweiten Durchkontaktierungen 25 hingegen sind zumindest über die zweiten Kontaktelemente 15 elektrisch miteinander verbunden.
In Figur 1B weisen die ersten Durchkontaktierungen 23 runde oder elliptische Querschnittsflächen auf. Die
Querschnittsflächen der zweiten Durchkontaktierungen 25 sind aus Halbkreisen und Rechtecken zusammengesetzt.
Die zuvor besprochene Figur 1A zeigt eine Schnittansicht durch das Bauelement 100 entlang der gestrichelten Ebene BB λ der Figur IB. In dem Ausführungsbeispiel der Figur IC ist eine ähnliche Draufsicht wie in Figur 1B gezeigt. Allerdings sind die zweiten Durchkontaktierungen 25 in Draufsicht mit dreieckigen Querschnittsflächen ausgebildet.
Im Ausführungsbeispiel der Figur 1D weist das Bauelement 100 nur eine einzige zweite Durchkontaktierung 25 auf, die sich entlang einer Seitenfläche des Bauelements 100 erstreckt. In Draufsicht hat die zweite Durchkontaktierung 25
sägezahnartige Ausnehmungen.
Im Ausführungsbeispiel der Figur IE hat die zweite
Durchkontaktierung 25, anders als im Ausführungsbeispiel der Figur 1D, wellenartige Ausnehmungen.
Im Ausführungsbeispiel der Figur 2A ist anders als in der Figur 1A nicht nur eine zweite Durchkontaktierung 25 gezeigt, vielmehr existiert zu jeder ersten Durchkontaktierung 23 eine daneben angeordnete zweite Durchkontaktierung 25. Die erste Durchkontaktierung 23 und die zweite Durchkontaktierung 25 sind in einem gemeinsamen Loch durch die Verbindungsschicht 22 angeordnet. Untereinander sind die erste
Durchkontaktierung 23 und die zweite Durchkontaktierung 25 aber nicht durch die Verbindungsschicht 22, sondern lediglich durch den Isolationsbereich 24 getrennt. An dem Träger 3 ist jeder ersten Durchkontaktierung 23 und jeder zweiten
Durchkontaktierung 25 ein eigener Schalter 30 zugeordnet, so dass sowohl über die ersten Durchkontaktierungen 23 als auch über die zweiten Durchkontaktierungen 25 die Bildpunkte 10 einzeln und unabhängig voneinander bestromt werden können.
In der Draufsicht der Figur 2B ist zu erkennen, dass jedes Loch innerhalb der Verbindungsschicht 22 eine erste Durchkontaktierung 23 und eine zweite Durchkontaktierung 25 aufweist, die untereinander durch den Isolationsbereich 24 getrennt sind. Die Löcher innerhalb der Verbindungsschicht 22 sind vorliegend rund ausgebildet, die ersten
Durchkontaktierungen 23 und die zweiten Durchkontaktierung 25 sind jeweils elliptisch ausgebildet.
Im Ausführungsbeispiel der Figur 3 ist ein optoelektronisches Bauelement 100 gezeigt, bei dem anders als in den
vorhergehenden Ausführungsbeispielen die Verbindungsschicht 22 nicht elektrisch von dem Halbleiterchip 1 isoliert ist, sondern mit diesem elektrisch leitend verbunden ist. Die Verbindungsschicht 22 bildet dabei für alle Bildpunkte 10 einen gemeinsamen Gegenkontakt zu den ersten, durch die ersten Durchkontaktierungen 23 gebildeten Kontakte. Die
Verbindungsschicht 22 ist elektrisch über das zweite
Kontaktelement 35 mit dem Träger 3 kontaktiert. Vorliegend erfolgt die Kontaktierung der zweiten Schicht 17 der
Halbleiterschichtenfolge 1 also über die Verbindungsschicht 22.
In Figur 3B ist wiederum eine Draufsicht auf das
Verbindungselement 2 entlang der Schnittebene ΑΑλ gezeigt. Figur 4A zeigt eine erste Position in einem Verfahren zur Herstellung eines Ausführungsbeispiels eines
optoelektronischen Bauelements 100. Dabei ist ein wie oben beschriebener Träger 3 sowie ein Halbleiterchip 1
bereitgestellt. Der Halbleiterchip 1 unterscheidet sich von dem oben beschriebenen Halbleiterchip 1 lediglich dadurch, dass noch ein den Halbleiterchip 1 stabilisierendes
Aufwachssubstrat 140, auf das die Halbleiterschichtenfolge 11 aufgewachsen ist, in dem Halbleiterchip 1 vorhanden ist. Außerdem ist in Figur 4A gezeigt, wie eine strukturierte Metallschicht auf die Montageseite 18 des Halbleiterchips 1 aufgebracht wird. Die strukturierte Metallschicht ist aus einer Verbindungsschicht 22, ersten Durchkontaktierungen 23 und Isolationsbereichen 24 gebildet.
Die Verbindungsschicht 22 und die ersten Durchkontaktierungen 23 sind aus einem Lotmaterial gebildet, die
Isolationsbereiche 24 sind aus einem Feststoff, wie Glas oder Kunststoff oder Fotolack gebildet, sodass die in Figur 4A gezeigte strukturierte Metallschicht selbsttragend ist. Die strukturierte Metallschicht kann dann auf den Halbleiterchip 1 aufgelötet oder aufgeklebt werden. Das Aufbringen der strukturierten Metallschicht kann aber zum Beispiel auch galvanisch erfolgen. Die Isolationsbereiche 24 können in diesem Fall gasgefüllte Hohlräume sein.
In Figur 4B ist ein weiterer Verfahrensschritt gezeigt, bei dem der Halbleiterchip 1 mit der darauf aufgebrachten
strukturierten Metallschicht mit Hilfe eines GreifWerkzeugs 4 auf den Träger 3 aufgebracht wird, sodass der Träger 3 und die strukturierte Metallschicht in direkten Kontakt gebracht werden . Nach dem Aufbringen des Halbleiterchips 1 auf dem Träger 3 kann, wie in Figur 4C dargestellt, ein Reibschweißverfahren verwendet werden, bei dem die strukturierte Metallschicht temporär mit dem Träger 3 verbunden wird. Wie in Figur 4D dargestellt, wird nach der temporären
Verbindung mittels des Reibschweißverfahrens über ein
Lotverfahren die strukturierte Metallschicht zumindest teilweise aufgeschmolzen, wodurch eine dauerhafte mechanische Verbindung zwischen dem Halbleiterchip 1 und dem Träger 3 in Form eines Verbindungselements 2 hergestellt wird.
In Figur 4E ist außerdem dann ein weiterer Verfahrensschritt gezeigt, bei dem nach dem dauerhaften Verbinden des Trägers 3 und des Halbleiterchips 1 das Aufwachssubstrat 140 zumindest teilweise, zum Beispiel über einen Laserliftoffprozess , von dem Halbleiterchip 1 abgelöst wird, so dass eine
strukturierte Strahlungsaustrittsfläche 14 entsteht.
Im Weiteren werden einige konkrete Ausführungsbeispiele für das Herstellungsverfahren, insbesondere für das im
Zusammenhang mit der Figur 4 dargestellte Verfahren,
angegeben. Die in diesem Zusammenhang angegebenen Zahlenwerte und/oder Parameter müssen dabei zur Durchführung des
Verfahrens nicht exakt eingehalten werden. Vielmehr können diese auch mit Abweichungen von zum Beispiel +/- 20 % gewählt werden. Die Verfahrensschritte A) bis C) finden zum Beispiel im Waferverbund statt. Das heißt, die Halbleiterchips 1 und/oder die Träger 3 können zunächst jeweils Teil eines Wafers mit eine Vielzahl von Halbleiterchips 1 und/oder
Trägern 3 sein. Nach dem Aufbringen der strukturierten
Metallschicht können die Wafer zu einzelnen Halbleiterchips 1 und/oder Trägern 3 vereinzelt werden. Das Verbinden des
Halbleiterchips 1 mit dem zugehörigen Träger 3 im Schritt D) kann als sogenannter Chip-to-Wafer Prozess oder Wafer-to- Wafer Prozess ausgeführt werden.
Im ersten Ausführungsbeispiel handelt es sich bei dem
Halbleiterchip 1 um einen pixelierten Chip auf AlGalnN-Basis , wobei das Aufwachssubstrat 140 auf Saphir basiert. Die lateralen Abmessungen des Halbleiterchips 1 betragen 1,6 mm x 1,7 mm, die Anzahl der Bildpunkte beträgt 256. Sowohl die Verbindungsschicht 22 als auch die ersten
Durchkontaktierungen 23 weisen einen Goldsockel und eine AuSn-Lotschicht mit mindestens 50 at-% Sn auf. Der Träger 3 weist eine Ni/Pd/Au Oberfläche mit einer Dicke der Au-Schicht von circa 20 nm auf.
Beim Aufbringen des Halbleiterchips 1 mit der darauf
angeordneten strukturierten Metallschicht auf den Träger 3 wird ein Ultraschallreibschweißen mit 0,4 W
Ultraschallleistung bei einer Anpresskraft von 1,2 N
verwendet, wodurch der Halbleiterchip 1 temporär auf dem Träger 3 fixiert wird. In diesem Beispiel wird eine Si- Scheibe von 300 mm Durchmesser verwendet, die eine Vielzahl der späteren Träger 3 umfasst. Diese Si-Scheibe wird mit circa 20000 der angegebenen Halbleiterchips 1 bestückt.
Nach dem Reibschweißen wird in einem Vakuumlötofen die AuSn- Schicht bei 305 °C zum Schmelzen gebracht, indem die AuSn- Schicht mit dem Au-Sockel in einer eutektischen Reaktion bei 280 °C flüssig wird. Durch Oberflächenminimierung des flüssigen Lotmaterials kommt es zu einer Feinj ustierung des Halbleiterchips 1 auf dem Träger 3. Das flüssige Lot benetzt dabei die Ni/Pd/Au-Schicht , wobei das Gold in Lösung geht und Zinn aus dem Lotmaterial mit der Palladiumschicht eine intermetallische Verbindung ausbildet. Die SelbstZentrierung beziehungsweise Selbstj ustage durch Minimierung der
Oberfläche des flüssigen Metalls verfeinert die Justage. Ein Abkühlen unter 280 °C fixiert die Halbeiterchips 1 auf der Si-Scheibe .
Die Halbleiterchips 1 liegen anschließend in einem
Auflagebereich direkt auf der Oberseite 20 des
Verbindungselements 2 auf, wobei in dem Auflagebereich ein direkter Kontakt zwischen einem festen Material des
Halbleiterchips 1 und einem festen Material des entstandenen Verbindungselements 2 vorliegt. Nur die Isolationsbereiche 24 bilden in diesem Fall keinen Teil des Auflagebereichs .
Das Verbindungselement 2, insbesondere die Verbindungsschicht 22, dient hier als Kühlplatte für die Halbleiterchips 1. Ein nachfolgender Laserliftoff-Schritt entfernt das
Aufwachssubstrat 140. Ohne das Aufwachssubstrat 140, das eventuell als Lichtverteilplatte wirken könnte, erreicht der pixelierte Halbleiterchip 1 den für praktische Anwendungen nützlichen Kontrast zwischen benachbarten Bildpunkten 10.
Im zweiten Ausführungsbeispiel wird ein pixelierter
Hableiterchip 1 von circa 2 mm x 2,2 mm Fläche und einer Anzahl von 512 einzeln ansteuerbaren Bildpunkten 10
bereitgestellt. Die ersten Durchkontaktierungen 23 und die zweiten Durchkontaktierungen 25 weisen einen Au-Sockel mit einer AuSn-Lotschicht mit mindestens 50 at-% Sn-Anteil auf. Auch die Verbindungsschicht 22 ist mit diesem
Mehrschichtaufbau ausgebildet. Über die ersten
Durchkontaktierungen 23 können die einzelnen Bildpunkte 10 unabhängig voneinander angesteuert werden. Die zweiten
Durchkontaktierungen 25 bilden einen gemeinsamen Gegenkontakt zu den ersten Durchkontaktierungen 23.
Der Träger 3 weist eine Ni/Pd/Au-Oberfläche mit circa 20 nm Au auf. Über Ultraschallreibschweißen mit 4,7 W und einer Anpresskraft 3, 9 N wird der Halbleiterchip 1 auf dem Träger 3 temporär fixiert. In diesem Beispiel wird eine Si-Scheibe von 300 mm Durchmesser, die eine Vielzahl der späteren Träger 3 umfasst, mit circa 15000 Halbleiterchips 1 bestückt. Nach dem Reibschweißen wird in einem Vakuumlötofen die AuSn-Schicht bei 305 °C zum Schmelzen gebracht. Das flüssige Lot benetzt die Ni/Pd/Au-Schicht , wobei das Au in Lösung geht und Sn aus dem Lot mit der Palladiumschicht eine intermetallische
Verbindung ausbildet. Gleichzeitig reagiert die Schmelze mit dem Au-Sockel, was zur intendierten konstitutionellen
Unterkühlung führt. Die Verbindung erstarrt also schon vor dem Abkühlschritt.
Im dritten Ausführungsbeispiel wird anstatt der Au/AuSn- Schichtenfolge eine Cr/Ni/Sn/Ti/Au-Schichtenfolge für die ersten Durchkontaktierungen 23 und/oder die zweiten
Durchkontaktierungen 25 und/oder die Verbindungsschicht 22 verwendet. Die Ti-Schicht fungiert hier als temporäre
Barriere. Es wird eine asymmetrische Verteilung der
Konstituenten verwendet. Der Träger 3 ist mit einer Ni/Au- Schicht beschichtet, wobei die Au-Schicht circa 200 nm dick ist. Durch Ultraschallreibschweißen mit 1,7 W
Ultraschallleistung und einer Anpresskraft von 8,5 N wird der Halbleiterchip 1 temporär auf dem Träger 3 fixiert. Hierbei wird eine Si-Scheibe von circa 200 mm Durchmesser verwendet, die eine Vielzahl der späteren Träger 3 aufweist. Die Si- Scheibe wird mit circa 9000 Halbleiterchips 1 bestückt. In einem Vakuumlötofen wird die Sn-Schicht bei 260 °C zum
Schmelzen gebracht. Das flüssige Lot benetzt die Au-Schicht, wobei Au in Lösung geht und Zinn aus dem Lot mit den beiden Ni-Schichten eine intermetallische Verbindung ausbildet, was zur intendierten konstitutionellen Unterkühlung führt.
In einem vierten Ausführungsbeispiel wird das Lotmaterial durch ein Ti/Pt/Sn/In-Schichtsystem gebildet. Auch hier wird die asymmetrische Verteilung der Konstituenten verwendet. Der Träger 3 ist mit einer Ti/Pt/Au-Schicht beschichtet, wobei die Au-Schicht eine Dicke von circa 3 ym hat. Bei dem Ultraschallschweißen mit 12 W Ultraschallleistung und einer Anpresskraft von 4,2 N wird der Halbleiterchip 1 auf dem Träger 3 montiert. Vorliegend wird eine Si-Scheibe von 200 mm Durchmesser verwendet, die eine Vielzahl der späteren Träger 3 aufweist. Diese Si-Scheibe wird mit circa 9000
Halbleiterchips 1 bestückt. In einem Vakuumlötofen wird nach dem Ultraschallschweißen die In/Sn-Schicht bei 120 °C zum Schmelzen gebracht. Das flüssige Lot benetzt die Au-Schicht, durch die Oberflächenminimierung des flüssigen Metalls kommt es zu einer Feinzentrierung der Halbleiterchips 1 auf den Trägern 3. Intermetallische Verbindungsbildung führt als isothermes Erstarren zur permanenten Fixierung der
Halbleiterchips 1 auf den Trägern 3. In einem fünften Ausführungsbeispiel wird als Lotmaterial eine Ti/Pt/Sn/Ti/Au-Schichtenfolge verwendet. Die Ti-Schicht fungiert hier als temporäre Barriere. Auch hier wird eine asymmetrische Verteilung der Konstituenten verwendet. Der Träger 3 ist mit einer Ni/Au-Schicht beschichtet, wobei die Au-Schicht zumindest 3 ym dick ist. Über Thermokompression bei 200 °C und einer Anpresskraft von 27 N wird der
Halbleiterchip 1 auf dem Träger 3 temporär fixiert. In diesem Beispiel wird eine Si-Scheibe von 200 mm Durchmesser
verwendet, die eine Vielzahl der späteren Träger 3 umfasst. Auf die Si-Scheibe werden mehr als 9000 Halbleiterchips 1 in einem Schritt aufgebracht. Anschließend wird in einem
Vakuumlötofen die Sn-Schicht bei 260 °C zum Schmelzen
gebracht. Das flüssige Lot benetzt die Au-Schicht.
Intermetallische Verbindungsbildung führt als isothermes Erstarren zur permanenten Fixierung der Halbleiterchips 1 auf den Trägern 3. In diesem Fall ist der Isolationsbereich 24 zwischen den ersten Durchkontaktierungen 23 und der
Verbindungsschicht 22 zum Beispiel 6 ym breit. In einem sechsten Ausführungsbeispiel wird ein pixelierter Halbleiterchip 1 von circa 4 mm x 4,2 mm Fläche mit einer Anzahl von 1024 Bildpunkten 10 bereitgestellt. Der
Halbleiterchip 1 weist eine gemeinsame Kathode (zweite
Durchkontaktierungen 25) und individuelle Anoden (erste
Durchkontaktierungen 23) für jeden Bildpunkt 10 auf. Die mechanische und thermische Ankopplung erfolgt über die
Verbindungsschicht 22, die hier anders als in den vorigen Ausführungsbeispielen zunächst auf den Träger 3 aufgebracht wird. Sowohl die gemeinsame Kathode als auch die
individuellen adressierbaren Anoden sind als zweite
Durchkontaktierungen 25 beziehungsweise erste
Durchkontaktierungen 23 in der Verbindungsschicht 22
eingebracht. Die Verbindungsschicht 22 stellt in diesem Fall das Kollektorpotential für den als Aktivmatrixelement
ausgebildeten Träger 3 zur Verfügung.
Die Verbindungsschicht 22 und/oder die ersten
Durchkontaktierungen 23 und/oder die zweiten
Durchkontaktierungen 25 weisen hierbei eine Ti/Ni/Sn/Ti/Au- Schichtenfolge auf. Die zweite Ti-Schicht fungiert als temporäre Barriere. Auch hier wird eine asymmetrische
Verteilung der Konstituenten verwendet. Die Halbleiterchips 1 werden mit einer Ni/Au-Schicht beschichtet, wobei die Au- Schicht eine Dicke von circa 0,1 ym aufweist. Durch
Thermokompression bei 180 °C und einer Anpresskraft von 32 N wird der Halbleiterchip 1 auf dem Träger 3 temporär fixiert. In diesem Beispiel wird ein Halbleiterchip 1 auf einen einzelnen Träger 3 gesetzt. Anschließend wird in einem
Vakuumlötofen die Sn-Schicht bei 590 K zum Schmelzen
gebracht. Das flüssige Sn benetzt die Au-Schicht, zentriert den Halbleiterchip 1 auf dem Aktivmatrixelement 3 und
reagiert mit Ni zu einer intermetallischen Verbindung der Zusammensetzung Ni3Snz[. Diese intermetallische
Verbindungsbildung führt als isothermes Erstarren zur
permanenten Fixierung der Fügeparameter. Der
Isolationsbereich kann hierbei beispielsweise eine Breite oder Dicke von 7 ym haben.
In den Figuren 5A und 5B ist ein zur Figur 4 alternatives Herstellungsverfahren gezeigt. In der Figur 5A ist eine
Position des Herstellungsverfahrens gezeigt, bei dem ein wie oben beschriebener Halbleiterchip 1 mit einer strukturierten Metallschicht bereitgestellt wird. Auch auf dem Träger 3 ist eine strukturierte Metallschicht aufgebracht. Die von dem Halbleiterchip 1 beziehungsweise dem Träger 3 abgewandten Seiten der strukturierten Metallschichten sind über ein chemomechanisches Verfahren planarisiert . Anschließend wird der Halbleiterchip 1 mit der strukturierten Metallschicht auf die strukturierte Metallschicht des Trägers 3 aufgebracht, wobei es zu einem Waferbonden beziehungsweise Ansprengen kommt. Dadurch kommt es zur Ausbildung eines
Verbindungselements 2, wodurch der Halbleiterchip 1 und der Träger 3 dauerhaft miteinander verbunden werden. Das
Verbindungselement 2 weist im Bereich, in dem die beiden strukturierten Metallschichten aufeinander gelegt sind, zum Beispiel eine Grenzfläche mit einer erhöhten Defektdichte auf.
Das Herstellungsverfahren, insbesondere das Verfahren der Figur 5, wird im Folgenden anhand von drei konkreten
Ausführungsbeispielen näher erläutert. Wiederum müssen die im Folgenden angegebenen Zahlenwerte und/oder Parameter dabei zur Durchführung des Verfahrens nicht exakt eingehalten werden, sondern können zum Beispiel mit Abweichungen von +/- 20 % gewählt werden. Im ersten Ausführungsbeispiel sind die auf dem Träger 3 und auf dem Halbleiterchip 1 aufgebrachten strukturierten
Metallschichten aus Cu gebildet und weisen chemomechanisch planarisierte Oberflächen auf. Der Halbleiterchip 1 und der Träger 3 werden im Scheibenverbund aufeinander justiert. Die planarisierten Oberflächen führen beim Kontakt zum
Ansprengen. Beim anschließenden Auslagern bei milden
Temperaturen, von zum Beispiel 500 K für 90 Minuten,
entstehen metallische Bindungen zwischen den strukturierten Metallschichten. Ein eventuell ausgebildetes Oberflächenoxid auf den beiden strukturierten Metallschichten verteilt sich dabei, so dass an der Grenzfläche zwischen den beiden
strukturierten Metallschichten keine den Strom -oder
Wärmetransport behinderten Oxidschichten verbleiben.
Im zweiten Ausführungsbeispiel wird wiederum auf dem Träger 3 und dem Halbleiterchip 1 jeweils eine strukturierte
Metallschicht mit chemomechanisch planarisierter Oberfläche aufgebracht. Der Halbleiterchip 1 und der Träger 3 werden im Scheibenverbund aufeinander justiert. Die planarisierten Oberflächen führen beim Kontakt zum Ansprengen und
metallische Bindungen formen sich selbständig aus. Der einzelne Halbleiterchip 1 hat dabei eine Größe von circa 2,1 mm x 6 mm und weist circa 3064 Pixel auf.
Die Verbindungsschicht 22 ist, anders als in den Figuren 5 dargestellt, elektrisch von dem Halbleiterchip 1 isoliert. Als gemeinsame Kathode des Halbleiterchips 1 werden 36 zweite Durchkontaktierungen 25 verwendet, die als n-Kontakte dienen. Diese sind am Rand der Verbindungsschicht 22 angeordnet und nicht vollständig von der Verbindungsschicht 22 umgeben. Die p-Kontakte, vorliegend also die ersten Durchkontaktierungen 23, haben einen Durchmesser von circa 25 ym, die Isolationsbereiche 24 um die ersten Durchkontaktierungen 23 sind circa 30 ym breit. Insgesamt ist die Aussparung
innerhalb der Verbindungsschicht 22 für jede erste
Durchkontaktierung 23 also circa 80 ym breit.
Die zweiten Durchkontaktierungen 25 sind als Kombination aus Halbkreisen mit 18 ym Halbkreisdurchmesser und Rechtecken mit Seitenlängen von 18 ym am Rand des Verbindungselements 2 untergebracht. Außenherum sind die zweiten
Durchkontaktierungen 25 vollständig von einem circa 15 ym breiten Isolationsbereich 24 umgeben.
Im dritten Ausführungsbeispiel wird ein pixelierter
Halbleiterchip 1 auf AlGalnN-Basis bereitgestellt, der ein Saphir-Aufwachssubstrat 140 aufweist. Sowohl auf dem
Halbleiterchip 1 als auch auf dem Träger 3 wird jeweils eine strukturierte Metallschicht aus Gold aufgebracht. Nach chemomechanischer Planarisierung und Entfernen aller
Oberflächenabsorbate werden der Halbleiterchip 1 und der Träger 3 jeweils im Scheibenverbund aufeinander justiert. Die planarisierten Oberflächen führen über Kontakt zum Ansprengen und metallische Bindungen formen sich selbständig aus. Der einzelne Halbleiterchip 1 hat dabei eine Größe von circa 2 mm x 6 mm.
Die Verbindungsschicht 22 ist, anders als in den Figuren 5 dargestellt, elektrisch von dem Halbleiterchip 1 isoliert. Jedes der 3064 Bildpunkte 10 des Halbleiterchips 1 wird individuell mit einem p-Kontakt (erste Durchkontaktierung 23) und einem n-Kontakt (zweite Durchkontaktierung 25)
angeschlossen. Dazu ist jedem Bildpunkt 10 ein kreisförmiges Loch mit 80 ym Durchmesser innerhalb der Verbindungsschicht 22 zugeordnet. In jedem Loch sind eine erste Durchkontaktierung 23 und eine zweite Durchkontaktierung 25 angeordnet. Die ersten 23 und zweiten Durchkontaktierungen 25 haben jeweils eine elliptische Querschnittsform mit 12,5 ym und 25 ym langen Halbachsen.
Die Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele auf diese beschränkt. Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn diese Merkmale oder diese Kombination selbst nicht explizit in den
Patentansprüchen oder Ausführungsbeispielen angegeben ist.
Bezugs zeichenliste
1 Halbleiterchip
2 metallisches Verbindungselement
3 Träger/Aktivmatrixelement
4 GreifWerkzeug
10 Bildpunkt/Pixel
11 Halbleiterschichtenfolge
12 aktive Schicht
13 erstes Kontaktelement des Halbleiterchips 1
14 Strahlungsaustrittsfläche
15 zweites Kontaktelement des Halbleiterchips 1
16 erste Schicht der Halbleiterschichtenfolge 11
17 zweite Schicht der Halbleiterschichtenfolge 11 18 Montageseite des Halbleiterchips 1
19 Isolationsschicht
20 Oberseite des Verbindungselements 2
21 Unterseite des Verbindungselements 2
22 metallische Verbindungsschicht
23 erste Durchkontaktierung
24 Isolationsbereich
25 zweite Durchkontaktierung
30 Schalter
33 erstes Kontaktelement des Trägers 3
35 zweites Kontaktelement des Trägers 3
100 optoelektronisches Bauelement
140 Aufwachssubstrat

Claims

Patentansprüche
1. Optoelektronisches Bauelement (100), aufweisend
- einen Halbleiterchip (1), der in eine Mehrzahl von in lateraler Richtung nebeneinander angeordnete, einzeln und unabhängig ansteuerbare Bildpunkte (10)
untergliedert ist,
- ein metallisches Verbindungselement (2) mit einer Oberseite (20) und einer Unterseite (21), wobei
- der Halbleiterchip (1) in einem Auflagebereich in direktem Kontakt mit der Oberseite (20) des
Verbindungselements (2) ist und mit diesem mechanisch stabil verbunden ist,
- das Verbindungselement (2) eine zusammenhängende metallische Verbindungsschicht (22) umfasst, die von einer Mehrzahl von in lateraler Richtung
nebeneinander angeordneten metallischen ersten Durchkontaktierungen (23) vollständig durchdrungen ist,
- die Verbindungsschicht (22) in Richtung senkrecht zur lateralen Richtung bündig mit der Oberseite (20) und der Unterseite (21) abschließt,
- die ersten Durchkontaktierungen (23) durch
Isolationsbereiche (24) von der Verbindungsschicht (22) elektrisch isoliert und beabstandet sind,
- jede erste Durchkontaktierung (23) eindeutig einem Bildpunkt (10) zugeordnet ist, mit diesem Bildpunkt (10) elektrisch leitend verbunden ist und einen ersten elektrischen Kontakt zu diesem Bildpunkt (10) bildet,
- der Halbleiterchip (1) durch das Verbindungselement (2) mechanisch stabil und elektrisch leitend mit einem direkt an der Unterseite (21) des Verbindungselements (2) befindlichen Träger (3) verbunden ist.
2. Optoelektronisches Bauelement (100) nach Anspruch 1, wobei
- der Träger (3) ein Aktivmatrixelement (3) ist,
- das Aktivmatrixelement (3) eine Mehrzahl von
Schaltern (30) umfasst,
- jeder Schalter (30) über eine erste
Durchkontaktierung (23) eineindeutig einem Bildpunkt (10) zugeordnet ist und elektrisch leitend mit diesem Bildpunkt (10) verbunden ist,
- im Betrieb über die Schalter (30) die Bildpunkte (10) einzeln und unabhängig angesteuert werden können.
3. Optoelektronisches Bauelement (100) nach Anspruch 2, wobei
- wobei die Fläche des Auflagebereichs mindestens 7/12 der Fläche einer der Oberseite (20) zugewandten Montageseite (18) des Halbleiterchips (1) beträgt,
- die ersten Durchkontaktierungen (23) mit ersten
Kontaktelementen (13) des Halbleiterchips (1) und/oder mit ersten Kontaktelementen (33) des Aktivmatrixelements (3) in direktem elektrischen und mechanischen Kontakt stehen,
- die ersten Durchkontaktierungen (23) in Richtung senkrecht zur lateralen Richtung nicht einstückig mit den ersten Kontaktelementen (13, 33) ausgebildet sind .
4. Optoelektronisches Bauelement (100) nach einem der
vorhergehenden Ansprüche, wobei es sich bei dem Halbleiterchip (1) um einen pixelierten und/oder segmentierten Halbleiterchip handelt.
Optoelektronisches Bauelement (100) nach einem der vorhergehenden Ansprüche, wobei
- die ersten Durchkontaktierungen (23) und/oder die
Verbindungsschicht (22) in Richtung senkrecht zur lateralen Richtung nicht einstückig ausgebildet sind,
- die Verbindungsschicht (22) und/oder die ersten
Durchkontaktierungen (23) in Richtung senkrecht zur lateralen Richtung jeweils einen Mehrschichtaufbau aus mehreren, übereinanderliegenden, verschiedenen metallischen Einzelschichten aufweisen oder daraus bestehen .
Optoelektronisches Bauelement (100) nach einem der vorhergehenden Ansprüche, wobei die ersten
Durchkontaktierungen (23) und/oder die
Verbindungsschicht (22) eine oder mehrere der folgenden Legierungen und/oder einen oder mehrere der folgenden Schichtenaufbauten aufweisen oder daraus bestehen:
AuxSny, Cr/NixSnyTizAuw, Ti/PtySnzInx, Ti/PtxSnyTizAuw .
Optoelektronisches Bauelement (100) nach einem der Ansprüche 1 bis 3, wobei
- die ersten Durchkontaktierungen (23) und/oder die
Verbindungsschicht (22) zumindest zwei in vertikaler Richtung übereinander angeordnete Einzelschichten aufweisen, zwischen denen eine Grenzfläche
ausgebildet ist,
- die zumindest zwei Einzelschichten über Waferbonden miteinander an der Grenzfläche verbunden sind,
- die Einzelschichten Cu und/oder Au und/oder Ni und/oder Ag aufweisen oder daraus bestehen.
Optoelektronisches Bauelement (100) nach einem der vorhergehenden Ansprüche, wobei
- die ersten Durchkontaktierungen (23) und/oder die Verbindungsschicht (22) porös sind mit einem Anteil von Poren von zumindest 10 Vol-%.
Optoelektronisches Bauelement (100) nach einem der vorhergehenden Ansprüche, wobei
- die Isolationsbereiche (24) mit Gas gefüllte
Hohlräume sind,
- das Verbindungselement (2) zu zumindest 60 Vol % cLU S Metall besteht.
Optoelektronisches Bauelement (100) nach einem der vorhergehenden Ansprüche, wobei
- die Verbindungsschicht (22) elektrisch leitend mit dem Halbleiterchip (1) verbunden ist und für alle Bildpunkte (10) einen gemeinsamen Gegenkontakt zu den ersten Kontakten bildet,
- im Betrieb über die ersten Kontakte und über den
Gegenkontakt Elektronen und Löcher in den
Halbleiterchip (1) injiziert werden.
Optoelektronisches Bauelement (100) nach einem der Ansprüche 1 bis 9, wobei
- die Verbindungsschicht (22) elektrisch von dem
Halbleiterchip (1) isoliert ist und keinen
elektrischen Kontakt zu dem Halbleiterchip (1) bildet,
- zweite metallische Durchkontaktierungen (25) durch die Verbindungsschicht (22) geführt sind und einen Gegenkontakt zu den ersten Kontakten bilden.
Optoelektronisches Bauelement (100) nach dem
vorhergehenden Anspruch, wobei
- jedem Bildpunkt (10) eine zweite Durchkontaktierung (25) eindeutig zugeordnet ist, mit diesem Bildpunkt (10) elektrisch leitend verbunden ist und jeweils einen Gegenkontakt zum ersten Kontakt des Bildpunktes
(10) bildet,
- die zu einem Bildpunkt (10) gehörende erste (23) und zweite Durchkontaktierung (25) in einem gemeinsamen Loch durch die Verbindungsschicht (22) angeordnet sind und untereinander nicht durch die
Verbindungsschicht (22) voneinander getrennt sind.
Optoelektronisches Bauelement (100) nach einem der vorhergehenden Ansprüche, wobei
- das Verbindungselement (2) eine Dicke zwischen
einschließlich 0,5 ym und 50 ym aufweist,
- die ersten Durchkontaktierungen (23) eine laterale Ausdehnung zwischen einschließlich 2 ym und 80 ym aufweisen,
- ein Abstand zwischen der Verbindungsschicht (22) und den ersten Durchkontaktierungen (23) zwischen
einschließlich 0,5 ym und 50 ym beträgt,
- die ersten Durchkontaktierungen (23) in Draufsicht auf die Oberseite (20) elliptische oder runde
Querschnittsflächen haben.
Optoelektronisches Bauelement (100) nach einem der vorhergehenden Ansprüche, wobei
- der Halbleiterchip (1) eine Halbleiterschichtenfolge
(11) mit einer im Betrieb zur Strahlungserzeugung oder Strahlungsabsorption vorgesehenen aktiven
Schicht (12) aufweist,
- der Halbleiterchip (1) frei von einem
Aufwachssubstrat (140) für die
Halbleiterschichtenfolge (11) ist,
- der Halbleiterchip (1) mechanisch nicht selbsttragend ist,
- Kontaktelemente (13, 15) zur elektrischen
Kontaktierung des Halbleiterchips (1) auf einer der Oberseite (20) zugewandten Montageseite (18) des Halbleiterchips (1) angeordnet sind.
Optoelektronisches Bauelement (100) nach dem
vorhergehenden Anspruch,
wobei die aktive Schicht (12) entlang der gesamten lateralen Ausdehnung des Halbleiterchips (1)
zusammenhängend verläuft.
Optoelektronisches Bauelement (100) nach Anspruch 14, wobei die Halbleiterschichtenfolge (11) zumindest eine n-leitende oder eine p-leitende Halbleiterschicht umfasst, welche entlang der gesamten lateralen
Ausdehnung des Halbleiterchips (1) zusammenhängend verläuft .
Verfahren zur Herstellung eines optoelektronischen Bauelements (100) mit den Schritten:
A) Bereitstellen eines Halbleiterchips (1), der in eine Mehrzahl von in lateraler Richtung nebeneinander angeordnete, einzeln und unabhängig ansteuerbare
Bildpunkte (10) untergliedert ist;
B) Bereitstellen eines Trägers (3) ;
C) Aufbringen einer strukturierten Metallschicht direkt auf den Halbleiterchip (1) und/oder direkt auf den Träger (3) , wobei
- die strukturierte Metallschicht eine
Verbindungsschicht (22) umfasst, die von einer
Mehrzahl von in lateraler Richtung nebeneinander angeordneten, metallischen, ersten
Durchkontaktierungen (23) vollständig durchdrungen ist,
- die ersten Durchkontaktierungen (23) durch
Isolationsbereiche (24) von der Verbindungsschicht (22) elektrisch isoliert und beabstandet sind;
D) mechanisches und elektrisches Verbinden des
Halbleiterchips (1) und des Trägers (3) über die eine oder die beiden strukturierten Metallschichten, sodass sich zwischen dem Träger (3) und dem
Halbleiterchip (1) ein metallisches
Verbindungselement (2) ausbildet, wobei nach dem Schritt D)
- jede erste Durchkontaktierung (21) eindeutig einem Bildpunkt (10) zugeordnet ist, mit diesem Bildpunkt (10) elektrisch leitend verbunden ist und einen ersten elektrischen Kontakt zu diesem Bildpunkt (10) bildet .
Verfahren nach Anspruch 17, wobei
- im Schritt C) die strukturierte Metallschicht in Form eines Lotmaterials bereitgestellt wird, über das der Träger (3) auf den Halbleiterchip (1) aufgelötet wird,
- das Lotmaterial in Richtung senkrecht zur lateralen Richtung einen Mehrschichtaufbau aus mehreren, übereinanderliegenden, verschiedenen, metallischen Einzelschichten aufweist oder daraus besteht, - der Mehrschichtaufbau vor dem Schritt D) eine oder mehrere der folgenden Schichtaufbauten aufweist:
Au/AuSn, Cr/Ni/Sn/Ti/Au, Ti/Pt/Sn/In, Ti/Pt/Sn/Ti/Au,
- der Schritt D) zwei Einzelschritte Dl) und D2)
umfasst, die in der angegebenen Reihenfolge
nacheinander ausgeführt werden,
- im Schritt Dl) der Halbleiterchip (1) über ein
Reibschweißverfahren oder ein
Thermokompressionsverfahren temporär auf dem Träger (3) befestigt wird,
- im Schritt D2) der Halbleiterchip (1) über ein
Lotverfahren dauerhaft auf dem Träger (3) befestigt wird .
Verfahren nach Anspruch 18,
wobei der Schritt Dl) bei einer Temperatur durchgeführt wird, die unterhalb einer Schmelztemperatur oder
Solidustemperatur des Lotmaterials liegt.
Verfahren nach Anspruch 17, wobei
- im Schritt C) jeweils eine strukturierte
Metallschicht sowohl auf den Träger (3) als auch auf dem Halbleiterchip (1) aufgebracht wird,
- die strukturierten Metallschichten vor dem Schritt D) chemomechanisch planarisiert werden,
- im Schritt D) die planarisierten Oberflächen der strukturierten Metallschichten direkt aufeinander gelegt werden und über Waferbonden miteinander verbunden werden.
PCT/EP2016/061709 2015-05-29 2016-05-24 Optoelektronisches bauelement und verfahren zur herstellung eines optoelektronischen bauelements WO2016193071A1 (de)

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Application Number Priority Date Filing Date Title
CN201680031107.XA CN107667436A (zh) 2015-05-29 2016-05-24 光电子器件和用于制造光电子器件的方法
JP2017559495A JP2018516460A (ja) 2015-05-29 2016-05-24 オプトエレクトロニクス部品およびオプトエレクトロニクス部品の製造方法
US15/578,240 US10475778B2 (en) 2015-05-29 2016-05-24 Optoelectronic component and method for producing an optoelectronic component
DE112016002417.7T DE112016002417A5 (de) 2015-05-29 2016-05-24 Optoelektronisches Bauelement und Verfahren zur Herstellung eines optoelektronischen Bauelements
KR1020237029800A KR20230130768A (ko) 2015-05-29 2016-05-24 광전자 부품 및 광전자 부품을 제조하는 방법
KR1020177036387A KR102575338B1 (ko) 2015-05-29 2016-05-24 광전자 부품 및 광전자 부품을 제조하는 방법

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DE102015108545.3A DE102015108545A1 (de) 2015-05-29 2015-05-29 Optoelektronisches Bauelement und Verfahren zur Herstellung eines optoelektronischen Bauelements

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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018166224A (ja) * 2016-12-23 2018-10-25 ルーメンス カンパニー リミテッド マイクロｌｅｄモジュール及びその製造方法
US10388694B2 (en) 2016-01-11 2019-08-20 Osram Opto Semiconductors Gmbh Optoelectronic component, lighting apparatus and car headlight
KR20200003417A (ko) * 2017-06-12 2020-01-09 오스람 오엘이디 게엠베하 기판상에 반도체 칩을 고정하기 위한 방법 및 전자 컴포넌트
US10741723B2 (en) 2016-07-18 2020-08-11 Osram Opto Semiconductors Gmbh Component with geometrically adapted contact structure and method for producing the same
US11694977B2 (en) 2018-05-25 2023-07-04 Osram Opto Semiconductors Gmbh Method for producing a connection between component parts
US12068304B2 (en) 2019-02-14 2024-08-20 Osram Opto Semiconductors Gmbh Method for producing a component, and component

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015112280A1 (de) * 2015-07-28 2017-02-02 Osram Opto Semiconductors Gmbh Bauelement mit einem metallischen Träger und Verfahren zur Herstellung von Bauelementen
DE102016106831A1 (de) 2016-04-13 2017-10-19 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip
US10629577B2 (en) * 2017-03-16 2020-04-21 Invensas Corporation Direct-bonded LED arrays and applications
DE102017119344A1 (de) 2017-08-24 2019-02-28 Osram Opto Semiconductors Gmbh Träger und Bauteil mit Pufferschicht sowie Verfahren zur Herstellung eines Bauteils
DE102017119346A1 (de) 2017-08-24 2019-02-28 Osram Opto Semiconductors Gmbh Bauteil mit Pufferschicht und Verfahren zur Herstellung eines Bauteils
CN109427819B (zh) * 2017-08-31 2021-05-04 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
US10186549B1 (en) * 2017-09-20 2019-01-22 Asm Technology Singapore Pte Ltd Gang bonding process for assembling a matrix of light-emitting elements
US12100696B2 (en) 2017-11-27 2024-09-24 Seoul Viosys Co., Ltd. Light emitting diode for display and display apparatus having the same
US10892296B2 (en) * 2017-11-27 2021-01-12 Seoul Viosys Co., Ltd. Light emitting device having commonly connected LED sub-units
US11527519B2 (en) 2017-11-27 2022-12-13 Seoul Viosys Co., Ltd. LED unit for display and display apparatus having the same
US10892297B2 (en) 2017-11-27 2021-01-12 Seoul Viosys Co., Ltd. Light emitting diode (LED) stack for a display
US11282981B2 (en) 2017-11-27 2022-03-22 Seoul Viosys Co., Ltd. Passivation covered light emitting unit stack
US10748881B2 (en) 2017-12-05 2020-08-18 Seoul Viosys Co., Ltd. Light emitting device with LED stack for display and display apparatus having the same
US10886327B2 (en) 2017-12-14 2021-01-05 Seoul Viosys Co., Ltd. Light emitting stacked structure and display device having the same
US11552057B2 (en) 2017-12-20 2023-01-10 Seoul Viosys Co., Ltd. LED unit for display and display apparatus having the same
US11522006B2 (en) 2017-12-21 2022-12-06 Seoul Viosys Co., Ltd. Light emitting stacked structure and display device having the same
US11552061B2 (en) 2017-12-22 2023-01-10 Seoul Viosys Co., Ltd. Light emitting device with LED stack for display and display apparatus having the same
US11114499B2 (en) 2018-01-02 2021-09-07 Seoul Viosys Co., Ltd. Display device having light emitting stacked structure
US10784240B2 (en) 2018-01-03 2020-09-22 Seoul Viosys Co., Ltd. Light emitting device with LED stack for display and display apparatus having the same
US11169326B2 (en) 2018-02-26 2021-11-09 Invensas Bonding Technologies, Inc. Integrated optical waveguides, direct-bonded waveguide interface joints, optical routing and interconnects
FR3082663B1 (fr) * 2018-06-14 2022-01-07 Aledia Dispositif optoelectronique
US11502230B2 (en) * 2018-11-02 2022-11-15 Seoul Viosys Co., Ltd. Light emitting device
US11762200B2 (en) 2019-12-17 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded optical devices
KR102581156B1 (ko) * 2020-05-15 2023-09-21 루미레즈 엘엘씨 방출 강도의 구성가능한 공간 분포를 갖는 발광 디바이스
US11810907B2 (en) 2021-01-27 2023-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. Pixel structure for displays

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070096130A1 (en) * 2005-06-09 2007-05-03 Philips Lumileds Lighting Company, Llc LED Assembly Having Maximum Metal Support for Laser Lift-Off of Growth Substrate
EP2445006A2 (de) * 2010-10-19 2012-04-25 Napra Co., Ltd. Lichtemittierende Vorrichtung und Verfahren zu ihrer Herstellung
US20120097972A1 (en) * 2008-12-12 2012-04-26 Kabushiki Kaisha Toshiba Light emitting device and method for manufacturing same
DE102013102667A1 (de) * 2013-03-15 2014-10-02 Osram Opto Semiconductors Gmbh Anzeigevorrichtung
US20150129905A1 (en) * 2010-03-31 2015-05-14 Point Engineering Co., Ltd. Optical Device and Method for Manufacturing Same

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS526581A (en) * 1975-07-04 1977-01-19 Agency Of Ind Science & Technol Color resoluting apparatus using recognization of light spectrum distr ibution
JP2000174059A (ja) 1998-12-09 2000-06-23 Matsushita Electric Ind Co Ltd 電子部品の実装方法
JP2005079298A (ja) 2003-08-29 2005-03-24 Shin Etsu Handotai Co Ltd 発光素子及び発光素子の製造方法
DE102005029246B4 (de) 2005-03-31 2023-06-22 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Halbleiterchip mit einer Lötschichtenfolge und Verfahren zum Löten eines Halbleiterchips
DE102005047152A1 (de) 2005-09-30 2007-04-12 Osram Opto Semiconductors Gmbh Epitaxiesubstrat, Verfahren zu seiner Herstellung und Verfahren zur Herstellung eines Halbleiterchips
JP4985129B2 (ja) 2007-06-12 2012-07-25 三菱電機株式会社 接合体および電子モジュールならびに接合方法
TWI419359B (zh) 2008-08-07 2013-12-11 Formosa Epitaxy Inc Structure and fabrication method of AC type flip - chip light emitting diode
US8202741B2 (en) 2009-03-04 2012-06-19 Koninklijke Philips Electronics N.V. Method of bonding a semiconductor device using a compliant bonding structure
DE102009022966A1 (de) * 2009-05-28 2010-12-02 Osram Opto Semiconductors Gmbh Oberflächenmontierbarer optoelektronischer Halbleiterchip und Verfahren zur Herstellung eines oberflächenmontierbaren optoelektronischen Halbleiterchips
JP5771079B2 (ja) 2010-07-01 2015-08-26 株式会社半導体エネルギー研究所 撮像装置
KR101252032B1 (ko) 2010-07-08 2013-04-10 삼성전자주식회사 반도체 발광소자 및 이의 제조방법
DE102010027679A1 (de) * 2010-07-20 2012-01-26 Osram Opto Semiconductors Gmbh Optoelektronisches Bauelement
DE102011056888A1 (de) 2011-12-22 2013-06-27 Osram Opto Semiconductors Gmbh Anzeigevorrichtung und Verfahren zur Herstellung einer Anzeigevorrichtung
DE102012106982A1 (de) 2012-07-31 2014-02-06 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Leuchtmittels
TWI490837B (zh) 2012-10-19 2015-07-01 啟耀光電股份有限公司 顯示裝置
DE102012110775A1 (de) * 2012-11-09 2014-05-15 Osram Opto Semiconductors Gmbh Optoelektronischer Halbleiterchip und Verfahren zur Herstellung eines optoelektronischen Halbleiterchips
DE102012112302A1 (de) * 2012-12-14 2014-06-18 Osram Opto Semiconductors Gmbh Anzeigevorrichtung und Verfahren zur Herstellung einer Anzeigevorrichtung
WO2014105403A1 (en) * 2012-12-31 2014-07-03 Invensas Corporation High performance light emitting diode
TWM500993U (zh) 2014-11-17 2015-05-11 Turnray Energy Tech Ltd 發光二極體照明裝置
DE102015105666A1 (de) 2015-04-14 2016-10-20 Osram Opto Semiconductors Gmbh Verfahren zur Montage eines ersten Bauteils auf einem zweiten Bauteil und Verfahren zur Herstellung einer elektronischen Vorrichtung mit einem ersten Bauteil und einem zweiten Bauteil
DE102015108532A1 (de) * 2015-05-29 2016-12-01 Osram Opto Semiconductors Gmbh Anzeigevorrichtung mit einer Mehrzahl getrennt voneinander betreibbarer Bildpunkte

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070096130A1 (en) * 2005-06-09 2007-05-03 Philips Lumileds Lighting Company, Llc LED Assembly Having Maximum Metal Support for Laser Lift-Off of Growth Substrate
US20120097972A1 (en) * 2008-12-12 2012-04-26 Kabushiki Kaisha Toshiba Light emitting device and method for manufacturing same
US20150129905A1 (en) * 2010-03-31 2015-05-14 Point Engineering Co., Ltd. Optical Device and Method for Manufacturing Same
EP2445006A2 (de) * 2010-10-19 2012-04-25 Napra Co., Ltd. Lichtemittierende Vorrichtung und Verfahren zu ihrer Herstellung
DE102013102667A1 (de) * 2013-03-15 2014-10-02 Osram Opto Semiconductors Gmbh Anzeigevorrichtung

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10388694B2 (en) 2016-01-11 2019-08-20 Osram Opto Semiconductors Gmbh Optoelectronic component, lighting apparatus and car headlight
US10741723B2 (en) 2016-07-18 2020-08-11 Osram Opto Semiconductors Gmbh Component with geometrically adapted contact structure and method for producing the same
JP2018166224A (ja) * 2016-12-23 2018-10-25 ルーメンス カンパニー リミテッド マイクロｌｅｄモジュール及びその製造方法
KR20200003417A (ko) * 2017-06-12 2020-01-09 오스람 오엘이디 게엠베하 기판상에 반도체 칩을 고정하기 위한 방법 및 전자 컴포넌트
KR102305483B1 (ko) 2017-06-12 2021-09-27 오스람 오엘이디 게엠베하 기판상에 반도체 칩을 고정하기 위한 방법 및 전자 컴포넌트
US11315898B2 (en) 2017-06-12 2022-04-26 Osram Oled Gmbh Method for fastening a semiconductor chip on a substrate, and electronic component
US11694977B2 (en) 2018-05-25 2023-07-04 Osram Opto Semiconductors Gmbh Method for producing a connection between component parts
US12068304B2 (en) 2019-02-14 2024-08-20 Osram Opto Semiconductors Gmbh Method for producing a component, and component

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