DE102016122810A1

DE102016122810A1 - Bauteil mit einem lichtemittierenden halbleiterchip

Info

Publication number: DE102016122810A1
Application number: DE102016122810.9A
Authority: DE
Inventors: Alexander Linkov; Frank Singer; Matthias Bruckschlögl; Siegfried Herrmann; Jürgen Moosburger; Thomas Schwarz
Original assignee: Osram Opto Semiconductors GmbH
Current assignee: Ams Osram International GmbH
Priority date: 2016-11-25
Filing date: 2016-11-25
Publication date: 2018-05-30
Also published as: US11107945B2; US20180175237A1

Abstract

Die Erfindung betrifft ein Bauteil (1) mit einem lichtemittierenden Halbleiterchip (3), wobei der Halbleiterchip (3) eine Schichtanordnung (11) mit mehreren Schichten mit wenigstens einer p-leitenden Schicht (8) und einer n-leitenden Schicht (9) aufweist, wobei die p-leitende Schicht (8) und die n-leitende Schicht (9) in einer aktiven Zone (10) aneinander angrenzen, wobei auf der p-leitenden Seite der Schichtanordnung (11) an einer ersten Seite (13) des Halbleiterchips (3) ein erster elektrischer Kontakt (15) ausgebildet ist, wobei auf der n-leitenden Seite der Schichtanordnung (11) an einer der ersten Seite (13) des Halbleiterchips (3) gegenüberliegenden zweiten Seiten (14) des Halbleiterchips (3) ein zweiter elektrischer Kontakt (16) ausgebildet ist, wobei die erste Seite (13) des Halbleiterchips (3) über eine Stirnseite (4) in die zweite Seite (14) übergeht, wobei der Halbleiterchip (3) mit der Stirnseite (4) auf einem Substrat (2) befestigt ist, wobei das Substrat (2) einen ersten und zweiten weiteren elektrischen Kontakt (6, 7) aufweist, wobei die weiteren elektrischen Kontakte (6, 7) mit den elektrischen Kontakten (15, 16) des Halbleiterchips (3) elektrisch leitend verbunden sind.

Description

Die Erfindung betrifft ein Bauteil mit einem lichtemittierenden Halbleiterchip gemäß Patentanspruch 1 und ein Verfahren zur Herstellung des Bauteils gemäß Patentanspruch 13 und eine Vorrichtung zum Herstellen des Bauteils gemäß Patentanspruch 19.
Im Stand der Technik ist es bekannt, lichtemittierende Halbleiterchips, die plattenförmig mit einer großflächigen Oberseite und Unterseite und mit schmalen Seitenflächen ausgebildet sind, mit der großflächigen Oberseite oder Unterseite auf einem Substrat zu montieren.
Die Aufgabe der Erfindung besteht darin, ein Bauteil mit einer verbesserten Lichtabstrahlung, ein verbessertes Verfahren zum Herstellen des Bauteils und eine verbesserte Vorrichtung zum Herstellen des Bauteils bereitzustellen.
Die Aufgabe der Erfindung wird durch die unabhängigen Patentansprüche gelöst.
Weitere vorteilhafte Ausführungsformen der Erfindung sind in den abhängigen Ansprüchen angegeben.
Ein Vorteil des vorgeschlagenen Bauteils besteht darin, dass aufgrund der stirnseitigen Montage des lichtemittierenden Halbleiterchips auf dem Substrat eine verbesserte Lichtabstrahlung erreicht wird. Zudem wird durch die stirnseitige Montage des Halbleiterchips auf dem Substrat weniger Fläche benötigt. Weiterhin kann eine einfache elektrische Kontaktierung der elektrischen Kontakte des Halbleiterchips mit den weiteren elektrischen Kontakten des Substrates erfolgen, da die elektrischen Kontakte des Halbleiterchips auf gegenüberliegenden Seiten des Halbleiterchips ausgebildet sind. Dadurch ist die Gefahr eines elektrischen Kurzschlusses bei der elektrischen Verbindung der elektrischen Kontakte des Halbleiterchips mit den elektrischen Kontakten des Substrates reduziert. Zudem steht für die elektrische Verbindung zwischen den elektrischen Kontakten des Halbleiterchips und den weiteren elektrischen Kontakten des Substrates mehr Raum zur Verfügung.
Der Halbleiterchip ist als volumenemittierender vertikaler Chip ausgebildet, wobei die Schichtanordnung der Halbleiterschichten wenigstens eine p-leitende Schicht und wenigstens eine n-leitende Schicht aufweist. Die p-leitende Schicht und die n-leitende Schicht grenzen in einer aktiven Zone aneinander. Die aktive Zone ist ausgebildet, um bei Bestromung des Bauteils elektromagnetische Strahlung zu erzeugen.
Für die Stromversorgung weist der Halbleiterchip an einer ersten Seite einen ersten elektrischen Kontakt auf. Zudem weist der Halbleiterchip für die Stromversorgung an einer zweiten Seite des Halbleiterchips einen zweiten elektrischen Kontakt auf. Der erste Kontakt steht beispielsweise mit der p-leitenden Seite des Halbleiterchips in Verbindung. Der zweite Kontakt ist auf der n-leitenden Seite der Schichtanordnung angeordnet und steht mit der n-leitenden Schicht der Schichtanordnung in Verbindung. Der Halbleiterchip weist beispielsweise eine Plattenform auf. Der Halbleiterchip weist eine Oberseite und eine gegenüberliegende Unterseite und seitlich angeordnete Seitenflächen auf. Eine der Seitenflächen bildet die Stirnseite, mit der der Halbleiterchip auf einer Oberseite des Substrates befestigt ist.
In einer Ausführungsform wird eine einfache und schnelle elektrische Kontaktierung zwischen den elektrischen Kontakten des Halbleiterchips und den weiteren elektrischen Kontakten des Substrates in der Weise erreicht, dass elektrisch leitende Kontaktelemente verwendet werden, um die elektrischen Kontakte des Halbleiterchips mit den weiteren elektrischen Kontakten des Substrates zu verbinden.
Die Kontaktelemente können beispielsweise in Form von Kontaktkugeln ausgebildet sein. Kontaktkugeln eignen sich aufgrund der Geometrie für eine zuverlässige Kontaktierung von elektrischen Kontakten, die einen Abstand voneinander aufweisen. Die Kontaktelemente können über eine Fügeverbindung oder über eine Schmelzverbindung einen elektrischen Kontakt zu den elektrischen Kontakten herstellen.
In einer weiteren Ausführungsform weisen die weiteren Kontakte des Substrates Stifte auf oder sind aus Stiften gebildet.
Die Stifte sind in einem vorgegebenen Abstand auf einer Oberseite des Substrates angeordnet, wobei der Halbleiterchip mit der Stirnseite zwischen den Stiften auf dem Substrat angeordnet ist. Der elektrische Kontakt zwischen den Kontakten des Halbleiterchips und den Stiften kann entweder direkt oder über weiteres elektrisches Material oder elektrische Leitungen erfolgen. Beispielsweise können die Stifte über Kontaktelemente beispielsweise in Form von Kontaktkugeln mit den elektrischen Kontakten des Halbleiterchips elektrisch leitend verbunden werden.
In einer Ausführungsform wurden die Stifte mithilfe eines galvanischen Abscheideverfahrens auf dem Substrat hergestellt. Es können jedoch auch andere Verfahren zum Herstellen beziehungsweise zum Montieren von Stiften aus einem elektrisch leitenden Material verwendet werden.
In einer weiteren Ausführungsform weisen die weiteren elektrischen Kontakte des Substrates elektrisch leitende Durchkontaktierungen auf. Die Durchkontaktierungen sind von der Oberseite zu der Unterseite des Substrates geführt. Auf diese Weise können elektrische Anschlüsse des Bauteils mit einfachen Mitteln auf die Unterseite des Substrates geführt werden. Beispielsweise können die weiteren elektrischen Kontakte die Stifte auf der Oberseite und Durchkontaktierungen aufweisen, die von der Oberseite zur Unterseite geführt sind.
In einer weiteren Ausführungsform weisen die weiteren elektrischen Kontakte Leiterbahnen auf. Die Leiterbahnen können beispielsweise als gedruckte Leiterbahnen ausgebildet sein. Die Leiterbahnen ermöglichen eine einfache und sichere elektrische Kontaktierung der elektrischen Kontakte des Halbleiterchips.
In einer weiteren Ausführungsform weist der Halbleiterchip auf der Stirnseite eine Isolationsschicht wenigstens im Bereich der Schichtanordnung auf, wobei der erste Kontakt mit einer ersten Kontaktfläche verbunden ist, wobei die erste Kontaktfläche auf die Isolationsschicht geführt ist. Die erste Kontaktfläche ist mit einem weiteren ersten Kontakt des Substrates elektrisch leitend verbunden. Der zweite Kontakt des Halbleiterchips ist mit einer zweiten Kontaktfläche verbunden, wobei die zweite Kontaktfläche zu der Stirnseite geführt ist, und wobei die zweite Kontaktfläche an der Stirnseite mit dem zweiten elektrischen Kontakt des Substrates verbunden ist. Bei dieser Ausführungsform kann die elektrisch leitende Verbindung zwischen den Kontaktflächen und den weiteren elektrischen Kontakten des Substrates auf einfache Weise mithilfe eines Lotmaterials in Form einer Lotmontage erfolgen.
In einer weiteren Ausführungsform ist der Halbleiterchip über ein Verbindungsmaterial mit einer Oberfläche des Substrates mechanisch verbunden. Das Verbindungsmaterial stellt eine mechanische Verbindung und mechanische Befestigung des Halbleiterchips z.B. mit der Oberfläche des Substrates dar. Dadurch kann unabhängig von der elektrischen Verbindung eine mechanische Verbindung zwischen dem Halbleiterchip und dem Substrat ausgebildet werden. Das Verbindungsmaterial kann aus einem elektrisch isolierenden oder elektrisch leitenden Material bestehen. Beispielsweise kann das Verbindungsmaterial in Form eines Klebers, beispielsweise auf Silikonbasis, realisiert sein.
Abhängig von der gewählten Ausführungsform können die Leiterbahnen auf dem Verbindungsmaterial angeordnet sein. Das Verbindungsmaterial kann beispielsweise angrenzend an die Stirnseite des Halbleiterchips und die Oberfläche des Substrates angeordnet sein und damit den Eckbereich zwischen dem Halbleiterchip und dem Substrat wenigstens teilweise auffüllen.
In einer weiteren Ausführungsform ist das Substrat als Träger mit zwei Leiterrahmenabschnitten ausgebildet, wobei die Leiterrahmenabschnitte in ein Trägermaterial eingebettet sind. Abhängig von der gewählten Ausführungsform können die Leiterrahmenabschnitte gleichzeitig als Durchkontaktierungen des Substrates verwendet werden. In einer weiteren Ausführungsform sind die Kontakte des Halbleiterchips und die weiteren Kontakte des Substrates über einen elektrisch leitenden Kleber miteinander verbunden.
In einer weiteren Ausführungsform ist der elektrisch leitende Kleber als anisotrop leitender Kleber ausgebildet. Dabei kann der Kleber sowohl mit allen Kontakten des Halbleiterchips als auch mit allen weiteren Kontakten des Substrates in Verbindung stehen. Aufgrund der anisotrop leitenden Eigenschaft wird ein Kurzschluss zwischen den Kontakten des Halbleiterchips vermieden.
In einer Ausführungsform weist der Halbleiterchip ein Trägersubstrat auf, auf dem eine Schichtanordnung angeordnet ist. Eine Oberseite der Schichtanordnung bildet eine erste Seite des Halbleiterchips. Eine Unterseite des Trägersubstrates bildet eine zweite Seite des Halbleiterchips. Somit sind die Kontakte des Halbleiterchips auf der Oberseite der Schichtanordnung und auf der Unterseite des Trägersubstrates angeordnet.
Das vorgeschlagene Verfahren weist den Vorteil auf, dass der Halbleiterchip auf einfache Weise sicher und stabil auf dem Substrat befestigt werden kann. In einer Ausführungsform werden die Halbleiterchips auf einer Folie bereitgestellt, wobei ein Halbleiterchip von der Folie aufgenommen wird, wobei der Halbleiterchip gedreht wird, und wobei der Halbleiterchip mit der Stirnseite auf einer Oberseite des Substrates oder auf einen Zwischenträger aufgelegt wird. Wird der Halbleiterchip auf einen Zwischenträger aufgelegt, dann wird der Halbleiterchip anschließend auf das Substrat aufgelegt und mit der Stirnseite am Substrat befestigt. Zudem werden elektrisch leitende Leitungen zwischen den elektrischen Kontakten des Halbleiterchips und den weiteren Kontakten des Substrates ausgebildet.
In einer weiteren Ausführungsform werden die Halbleiterchips mit einem Abscherelement von einer Folie abgelöst und anschließend auf dem Substrat befestigt. Dabei kann abhängig von der gewählten Ausführungsform ein Zwischenschritt vorgesehen sein, bei dem die Halbleiterchips auf einen Zwischenträger aufgelegt werden und erst anschließend mit dem Substrat verbunden werden.
Zudem wird eine Vorrichtung zum Herstellen eines Bauteils vorgeschlagen, wobei eine Folie vorgesehen ist, um die Halbleiterchips mit einer Unterseite auf einer Oberseite einer Folie aufzunehmen, wobei eine Bahn für die Folie vorgesehen ist, um die Folie auf der Bahn zu bewegen, wobei die Bahn in Bewegungsrichtung der Folie von einem ebenen Abschnitt in einen gekrümmten Abschnitt übergeht, wobei im gekrümmten Abschnitt ein Abscherelement vorgesehen ist, wobei der gekrümmte Abschnitt der Bahn in der Weise ausgebildet ist, dass die Folie an einer in Bewegungsrichtung der Bahn stirnseitigen Seite des Halbleiterchips von der Unterseite des Halbeiterchips gelöst wird und ein Lösebereich entsteht, wobei das Abscherelement eine Abscherkante aufweist, wobei die Abscherkante in den Lösebereich zwischen dem Halbleiterchip und der Folie eingreift, wobei das Abscherelement in der Weise ausgebildet ist, dass der Halbleiterchip bei einer Weiterbewegung der Folie mit der Unterseite auf einer Oberseite des Abscherelementes entlang gleitet und mit der Stirnseite auf eine Oberseite eines weiteren Trägers bewegt wird, wobei die Stirnseite an der Oberseite des weiteren Trägers befestigt wird.
Die vorstehend erläuterten und/oder in den Unteransprüchen wiedergegebenen vorteilhaften Aus- und Weiterbildungen der Erfindung können einzeln oder aber auch in beliebiger Kombination miteinander zur Anwendung kommen.
Die oben beschriebenen Eigenschaften, Merkmale und Vorteile der Erfindung sowie die Art und Weise, wie diese erreicht werden, werden klarer und deutlicher verständlich im Zusammenhang mit der folgenden Beschreibung von Ausführungsbeispielen, die im Zusammenhang mit den schematischen Zeichnungen näher erläutert werden. Es zeigen:

1 eine schematische Darstellung eines Bauteils mit einem Halbleiterchip und einem Substrat,
2 eine Ansicht auf die Oberseite des Halbleiterchips,
3 eine Seitenansicht des Halbleiterchips,
4 eine Ansicht auf die Unterseite des Halbleiterchips,
5 eine Querschnittsdarstellung einer weiteren Ausführungsform eines Bauteils,
6 eine Seitenansicht auf das Bauteil der 5 mit Blick auf die Oberseite des Halbleiterchips,
7 eine schematische Ansicht von oben auf das Bauteil der 5,
8 einen schematischen Querschnitt durch eine weitere Ausführungsform eines Bauteils,
9 eine Ansicht auf die Oberseite des Halbleiterchips des Bauteils der 8,
10 eine Draufsicht von oben auf das Bauteil der 8,
11 einen schematischen Querschnitt durch eine weitere Ausführungsform eines Bauteils,
12 eine Draufsicht von oben auf die Oberseite des Halbleiterchips des Bauteils der 11,
13 eine schematische Draufsicht von oben auf das Bauteil der 11,
14 einen schematischen Querschnitt durch ein weiteres Bauteil mit einem weiteren Halbleiterchip mit einer Kantenmetallisierung,
15 eine weitere Ausführungsform eines Bauteils, bei dem der Halbleiterchip über einen elektrisch leitenden Kleber mit dem Substrat verbunden ist, und
16 eine Vorrichtung zum Abscheren von Halbleiterchips von einer Trägerfolie.

1 zeigt in einer schematischen Darstellung ein Bauteil 1, das ein Substrat 2 und einen Halbleiterchip 3 aufweist. Der Halbleiterchip 3 ist mit einer Stirnseite 4 auf einer Oberseite des Substrates 2 befestigt. Zudem sind an der Oberseite 5 des Substrates 2 weitere elektrische Kontakte 6, 7 ausgebildet.
Der Halbleiterchip 3 weist eine Schichtanordnung mit mehreren Schichten mit wenigstens einer p-leitenden Schicht 8 und einer n-leitenden Schicht 9 auf, wobei die p-leitende Schicht 8 und die n-leitende Schicht 9 in einer aktiven Zone 10 aneinander angrenzen. Die aktive Zone 10 ist in diesem Beispiel parallel zu einer Oberseite 13 und zu einer Unterseite 14 angeordnet. Ebenso sind die p-leitende Schicht 8 und die n-leitende Schicht 9 parallel zur aktiven Zone 10 angeordnet. Die Schichtanordnung 11 ist beispielsweise als epitaktische Schichtanordnung ausgebildet, die z.B. aus einem III-V Halbleitermaterialsystem aufgebaut ist. Weiterhin weist in der dargestellten Ausführungsform der Halbleiterchip 3 ein Trägersubstrat 12 auf, auf dem die Schichtanordnung 11 mit der n-leitenden Schicht 9 angeordnet ist. Das Trägersubstrat 12 weist in etwa die gleiche Fläche die gleiche Fläche wie die n-leitende Schicht 9 auf.
Der Halbleiterchip 3 ist flächig ausgebildet und weist eine Oberseite 13 und eine Unterseite 14 auf. Die Oberseite 13 wird von der p-leitenden Schicht 8 gebildet. Die Unterseite 14 wird von dem Trägersubstrat 12 gebildet. Die Oberseite 13 und die Unterseite 14 sind z.B. quadratisch oder rechteckig ausgebildet. Der Halbleiterchip 3 weist Seitenflächen auf, von denen eine die Stirnseite 4 bildet. Die Seitenflächen sind kleiner, insbesondere schmäler als die Oberseite 13 und die Unterseite 14 ausgebildet. Auf der Oberseite 13 ist ein erster Kontakt 15 und auf der Unterseite 14 ist ein zweiter Kontakt 16 ausgebildet. Der erste und der zweite Kontakt 15, 16 sind mit der p- bzw. mit der n-leitenden Schicht 8, 9 elektrisch leitend verbunden und versorgen bei einer Bestromung die aktive Zone 10 mit Strom. Dazu ist das Trägersubstrat 12 entweder aus einem elektrisch leitenden Material gebildet oder weist elektrisch leitende Durchkontaktierungen auf. Die aktive Zone 10 ist ausgebildet, um bei Bestromung eine elektromagnetische Strahlung zu erzeugen.
Der erste Kontakt 15 ist über eine erste elektrische Leitung 17 mit dem ersten weiteren Kontakt 6 des Substrates 2 verbunden. Der zweite Kontakt 16 ist über eine zweite elektrische Leitung 18 mit dem zweiten weiteren Kontakt 7 elektrisch leitend verbunden. In der dargestellten Ausführungsform sind die elektrischen Leitungen 17, 18 in Form von Bonddrähten ausgebildet. Abhängig von der gewählten Ausführungsform können auch andere Formen von elektrischen Leitungen zur Ausbildung der elektrischen Verbindung zwischen den Kontakten 15,16 des Halbleiterchips 3 und den weiteren Kontakten 6,7 des Substrates 2 verwendet werden. Zudem können der erste und der zweite weitere Kontakt 6, 7 des Substrates 2 auch an einer Seitenfläche ausgebildet sein. Das Trägersubstrat 12 kann beispielsweise auch einem elektrisch leitenden, transparenten Material wie zum Beispiel Siliziumcarbid, Gallium-Nitrit, Saphir mit Durchkontaktierungen, insbesondere aus Nanodrähten, Indium-Titanoxid usw. ausgebildet sein.
Weiterhin kann abhängig von der gewählten Ausführungsform auf das Trägersubstrat 12 verzichtet werden. Bei dieser Ausführung ohne Trägersubstrat 12 bildet die n-leitende Schicht 9 die Unterseite 14.
Der Halbleiterchip 3 kann als lichtemittierender Halbleiterchip, insbesondere als volumenemittierender Halbleiterchip ausgebildet sein. Beispielsweise kann der Halbleiterchip 3 als Laserdiode oder als lichtemittierende Diode ausgebildet sein. In der dargestellten Ausführungsform ist die p-leitende Schicht 8 der Oberseite 13 und die n-leitende Schicht 9 der Unterseite 14 zugeordnet. Jedoch kann abhängig von der gewählten Ausführungsform auch die n-leitende Schicht 9 der Oberseite 13 und die p-leitende Schicht 8 der Unterseite 14 zugeordnet sein. Die Stirnseite 4 stellt im Vergleich zur Oberseite 13 des Halbleiterchips 3 und zur Unterseite 14 des Halbleiterchips 3 eine schmalere und kleinere Fläche dar. Die Oberseite 5 des Substrates 2 kann insbesondere im Bereich der Stirnseite 4 oder auch vollflächig mit einer spiegelnden Schicht oder mit einer spiegelnden Oberfläche versehen sein. Zudem kann wenigstens die Oberseite 5 des Substrates 2 aus einem reflektierenden oder hochstreuenden Material bestehen.
Aufgrund der beschriebenen Anordnung wird die von der aktiven Zone 10 erzeugte elektromagnetische Strahlung mit einem großen Anteil vom Bauteil 1 abgestrahlt, ohne dass die elektromagnetische Strahlung auf der Oberseite 5 des Substrates 2 auftrifft. Zudem wird auf dem Substrat 2 zur Montage des Halbleiterchips 3 nur eine geringe Fläche benötigt. Somit kann ein Halbleiterchip 3 oder mehrere Halbleiterchips 3 mit einem geringen Flächenbedarf auf einem Substrat montiert werden. Abhängig von der gewählten Ausführungsform kann das Bauteil 1 mit einer Umhüllung 19 versehen sein. Die Umhüllung 19 ist aus einem für die elektromagnetische Strahlung des Halbleiterchips 3 transparenten Material hergestellt. Beispielsweise kann die Umhüllung 19 aus Silikon bestehen oder Silikon aufweisen. Zudem kann in die Umhüllung 19 ein Konversionsmaterial eingebettet sein, das die elektromagnetische Strahlung des Halbleiterchips 3 wenigstens teilweise in der Wellenlänge verschiebt. Die Umhüllung 19 bedeckt in der gewählten Ausführungsform alle Seiten des Halbleiterchips 3 bis auf die Stirnseite 4, die auf dem Substrat 2 aufliegt. Die Umhüllung 19 ist in 1 transparent dargestellt. Abhängig von der gewählten Ausführungsform kann die Umhüllung 19 die gesamte Oberseite 5 des Substrates 2 oder nur einen Teilbereich der Oberseite 5 des Substrates 2 abdecken, wie in 1 dargestellt ist.
2 zeigt in einer weiteren Ansicht die Oberseite 13 des Halbleiterchips 3. Dabei ist die Schichtanordnung 11 in diesem Beispiel gegenüber einem äußeren Randbereich des Trägersubstrates 12 umlaufend zurückversetzt ausgebildet. Der erste Kontakt 15 ist in einem unteren Endbereich der Oberseite 13 der Schichtanordnung 11 nahe der Stirnseite 4 ausgebildet. Zudem weist der erste Kontakt 15 zwei Kontaktbahnen 20, 21 auf, die voneinander beabstandet sind und sich ausgehend von dem ersten Kontakt 15 nach oben in Richtung auf eine der Stirnseite 4 gegenüber liegende Seitenfläche erstrecken. Die zwei Kontaktbahnen erstrecken sich über 80 % der Länge der Schichtanordnung 11.
3 zeigt eine schematische Seitenansicht des Halbleiterchips 3. Die Stirnseite 4 ist dabei die untere schmale Seitenfläche, die dem ersten Kontakt 15 benachbart angeordnet ist. Der dargestellte Halbleiterchip 3 kann eine Breite im Bereich von 500 µm, eine Länge im Bereich von 1000 µm und eine Dicke im Bereich vom 110 µm aufweisen.
4 zeigt die Unterseite 14 des Halbleiterchips 3, die durch das elektrisch leitende Trägersubstrat 12 gebildet wird. Auf der Unterseite 14 ist der zweite Kontakt 16 ebenfalls im unteren Bereich nahe der Stirnseite 4 ausgebildet. In der dargestellten Ausführungsform sind der erste und der zweite Kontakt 15, 16 spiegelbildlich auf der Oberseite beziehungsweise der gegenüberliegenden Unterseite 13, 14 angeordnet. Abhängig von der gewählten Ausführungsform kann sowohl die flächige Ausbildung als auch die Position des ersten und des zweiten Kontaktes 15, 16 anders gewählt werden. Abhängig von der gewählten Ausführungsform könnte der zweite Kontakt 16 auch auf einer Seitenfläche des Trägersubstrates 12 ausgebildet sein.
5 zeigt in einer schematischen Querschnittsdarstellung eine weitere Ausführungsform eines Bauteils 1 mit einem Halbleiterchip 3, der gemäß den 2 bis 4 ausgebildet ist. Der Halbleiterchip 3 ist mit einer Umhüllung 19 versehen, die auch Konversionsmaterial aufweisen kann. Die Umhüllung 19 bedeckt die gesamte Oberseite 5 des Substrates 2. Bei dieser Ausführungsform weist das Substrat 2 zwei Leiterrahmenabschnitte 22, 23 auf, die in ein Trägermaterial 24 eingebettet sind. Das Trägermaterial 24 kann beispielsweise ein Moldmaterial wie zum Beispiel Epoxid oder Silikon aufweisen oder darstellen. Insbesondere kann das Trägermaterial 24 eine weiße Farbe aufweisen und hochreflektierend ausgebildet sein. Dazu können in das Moldmaterial Streupartikel z.B. aus Titanoxid eingebettet sein. Der Halbleiterchip 3 ist mit der Stirnseite 4 zwischen den Leiterrahmenabschnitten 22, 23 auf der Oberseite 5 des Substrates 2 im Bereich des Trägermaterials 24 angeordnet. Zwischen dem ersten Kontakt 15 des Halbleiterchips 3 und dem weiteren ersten Kontakt 6 des Substrates 2 ist ein erstes Kontaktelement 25 angeordnet. Das erste Kontaktelement 25 besteht aus einem elektrisch leitenden Material wie zum Beispiel einem Metall oder einer Metalllegierung. Zudem weist das erste Kontaktelement 25 in der gewählten Ausführungsform eine Kugelform beziehungsweise eine Teilkugelform auf. Das erste Kontaktelement 25 stellt eine elektrisch leitende Verbindung zwischen dem ersten Kontakt 15 und dem weiteren ersten Kontakt 6 her, wobei der weitere erste Kontakt 6 durch den ersten Leiterrahmenabschnitt 22 dargestellt ist.
Weiterhin ist der zweite Kontakt 16 des Halbleiterchips 3 über ein zweites Kontaktelement 26 mit dem zweiten Leiterrahmenabschnitt 23 elektrisch und mechanisch verbunden. Das zweite Kontaktelement 26 kann ebenfalls aus einem elektrisch leitenden Material gebildet sein und beispielsweise die Form einer Kugel beziehungsweise Teilkugel aufweisen. Das zweite Kontaktelement 26 stellt eine elektrisch leitende Verbindung zwischen dem zweiten Kontakt 16 und dem weiteren zweiten Kontakt 7 her, wobei der weitere zweite Kontakt 7 durch den zweiten Leiterrahmenabschnitt 23 dargestellt ist.
Der erste und der zweite Leiterrahmenabschnitt 22, 23 ragen von der Oberseite 5 des Substrates 2 bis zu einer Unterseite 27 des Substrates 2. Somit stellen der erste und der zweite Leiterrahmenabschnitt 22, 23 eine elektrische Durchkontaktierung durch das Substrat 2 dar. Der erste und der zweite Leiterrahmenabschnitt 22, 23 sind aus einem elektrisch leitenden Material wie beispielsweise Kupfer gebildet. Die Leiterrahmenabschnitte können jedoch auch aus anderen insbesondere elektrisch leitenden Materialien hergestellt sein.
Das Substrat 2 der 5 stellt z.B. ein QFN-Substrat dar, das Leiterrahmenabschnitte aus Kupfer aufweist, die elektrochemisch mit Nickel und Silber beschichtet sind. Somit sind die Oberflächen der Leiterrahmenabschnitte 22, 23 spekular reflektierend. Weiterhin sind die Leadframes mit einer weißen, hochreflektierenden Pressmasse umspritzt. Weiterhin kann das Substrat mit Trägerarmen der Leiterrahmenabschnitte seitlich mit weiteren Bauteilen verbunden sein.
Die Kontaktelemente 25, 26 können beispielsweise aus einer Zinn-Silber-Kupfer-Legierung bestehen und mithilfe eines SB²-Laserjetverfahrens aufgebracht werden. Zum elektrischen Verbinden der Kontaktelemente muss das Material des Kontaktelementes aufgeschmolzen werden. Somit können auch hochschmelzende Metalle wie Gold, Zinn oder Silber für die Ausbildung der Kontaktelemente verwendet werden.
6 zeigt einen schematischen Querschnitt durch das Bauteil 1 der 5 mit einem Blick auf die Oberseite 13 des Halbleiterchips 3. Der Schnitt ist dabei durch den ersten Leiterrahmenabschnitt 22 geführt.
7 zeigt einen schematischen Querschnitt durch das Bauteil 1 der 5 auf der Höhe der Kontaktelemente 25, 26 und parallel zu der Oberseite 5 des Substrates 2.
8 zeigt in einem schematischen Querschnitt eine weitere Ausführungsform eines Bauteils 1, das einen Halbleiterchip 3 und eine Umhüllung 19 gemäß der Ausführung der 2 bis 4 aufweist. Der Halbleiterchip 3 ist mit der Stirnseite 4 auf einem Substrat 2 befestigt. Das Substrat 2 ist in dieser Ausführungsform als mehrschichtiger Träger 28 ausgebildet. Der mehrschichtige Träger 28 weist eine obere Schicht 29, eine mittlere Schicht 30 und eine untere Kontaktschicht 31 auf. Die obere Schicht 29 kann in Form einer Vorderseitenmetallisierung ausgebildet sein. Die untere Kontaktschicht 31 ist als Rückseitenmetallisierung ausgebildet. Die mittlere Schicht 30 des mehrschichtigen Trägers 28 ist elektrisch isolierend ausgebildet. Die Stirnseite 4 des Halbleiterchips 3 ist auf der oberen Schicht 29 mithilfe eines elektrisch isolierenden Verbindungsmaterials 32 befestigt. Somit ist die Stirnseite 4 des Halbleiterchips 3 elektrisch isoliert gegenüber der elektrisch leitenden oberen Schicht 29. Bei einer Ausführung kann die Stirnseite auch eine Isolationsschicht aufweisen.
Zudem sind auf der oberen Schicht 29 ein erster und ein zweiter elektrisch leitender Stift 33, 34 ausgebildet. Der erste Stift 33 ist seitlich beabstandet vor dem ersten Kontakt 15 des Halbleiterchips 3 angeordnet. Zudem ist ein erstes Kontaktelement 25 zwischen dem ersten Kontakt 15 und dem ersten Stift 33 vorgesehen. Somit ist der erste Kontakt 15 elektrisch leitend mit dem ersten Stift 33 verbunden. Der zweite Stift 34 ist seitlich beabstandet vor dem zweiten Kontakt 16 des Halbleiterchips 3 angeordnet. Zwischen dem zweiten Stift 34 und dem zweiten Kontakt 16 ist ein zweites Kontaktelement 26 vorgesehen. Das zweite Kontaktelement 26 stellt eine elektrisch leitende Verbindung zwischen dem zweiten Kontakt 16 und dem zweiten Stift 34 her. Das erste und das zweite Kontaktelement 25,26 können aus einem elektrisch leitenden Material, insbesondere in Kugelform ausgebildet sein. In einer weiteren Ausführung können das erste und das zweite Kontaktelement 25,26 auch aus einem Lotmaterial gebildet sein.
Der zweite Stift 34 ist elektrisch isoliert gegenüber der oberen Schicht 29 ausgebildet und über eine zweite elektrische Durchkontaktierung 35 mit einem zweiten Abschnitt 38 der Kontaktschicht 31 verbunden. Der erste Stift 33 ist in dem dargestellten Ausführungsbeispiel direkt mit der oberen Schicht 29 verbunden und zudem über eine erste Durchkontaktierung 36 mit einem ersten Abschnitt 37 der Kontaktschicht 31 verbunden. Weiterhin können thermische Durchkontaktierungen 39 vorgesehen sein, die die obere Schicht 29 mit der unteren Kontaktschicht 31 elektrisch leitend verbinden.
Die Stifte 33, 34 können beispielsweise mithilfe eines galvanischen Abscheideverfahrens auf die obere Schicht 29 aufgebracht werden. Abhängig von der gewählten Ausführungsform können die elektrisch leitenden Stiftelemente 33, 34 auch mithilfe eines Prägeverfahrens hergestellt werden. Mithilfe der Durchkontaktierungen 35, 36 werden die elektrischen Kontakte 15, 16 des Halbleiterchips 3 elektrisch leitend mit dem ersten beziehungsweise dem zweiten Abschnitt 37, 38 der Kontaktschicht 31 verbunden, die auf der Unterseite des mehrschichtigen Trägers 28 ausgebildet sind. Die untere Schicht 30 kann beispielsweise aus PI- oder FR4-Leiterplattenmaterial bestehen. Zudem kann der mehrschichtige Träger 28 als flexible Leiterplatte ausgebildet sein.
9 zeigt einen schematischen Querschnitt durch das Bauteil der 8 mit Blick auf die Oberseite 13 des Halbleiterchips 3.
10 zeigt einen Blick von oben auf das Bauteil 1 der 8, wobei die obere Schicht 29 eine Spiegelschicht aufweisen kann. Beispielsweise ist die obere Schicht 29 aus Metall gebildet und poliert. Insbesondere kann die obere Schicht 29 als Spiegelschicht eine Schicht aus poliertem Silber aufweisen. Zudem sind in 10 mit gestrichelten Linien mehrere thermische Durchkontaktierungen 39 dargestellt. Die thermischen Durchkontaktierungen 39 dienen einer verbesserten Wärmeabfuhr von der oberen Schicht 29 des mehrschichtigen Trägers 28 zur unteren Kontaktschicht 31.
11 zeigt einen schematischen Querschnitt durch eine weitere Ausführungsform eines Bauteils 1 mit einem Halbleiterchip 3 und einer Umhüllung 19 gemäß den 1 bis 4, wobei bei dieser Ausführungsform das Substrat 2 Leiterrahmenabschnitte 22, 23 und ein Trägermaterial 24 gemäß 5 aufweist. Der Halbleiterchip 3 ist bei dieser Ausführungsform mit der Stirnseite 4 auf dem zweiten Leiterrahmenabschnitt 23 angeordnet. Weiterhin ist angrenzend an die Stirnseite 4 zwischen dem Substrat 2 und dem Halbleiterchip 3 ein Verbindungsmaterial 32 angeordnet. Das Verbindungsmaterial 32 ist beispielsweise aus einem elektrisch isolierenden Klebematerial gebildet. Das Verbindungsmaterial 32 umgibt die Stirnseite 4 des Halbleiterchips 3 und grenzt an den Seitenflächen und der Oberseite 13 und der Unterseite 14 an. Das Verbindungsmaterial 32 befestigt den Halbleiterchip 3 an der Oberseite 5 des Substrates 2. Angrenzend an die Oberseite 13 und angrenzend an die Unterseite 14 sind Materialhügel 58, 59 aus dem Verbindungsmaterial 32 angeordnet. In dieser Ausführungsform sind der erste und der zweite Kontakt 15, 16 des Halbleiterchips 3 oberhalb des Verbindungsmaterials 32 angeordnet. Zudem ist eine erste Leiterbahn 40 aus einem elektrisch leitenden Material vorgesehen, das von dem ersten Kontakt 15 zu dem ersten Leiterrahmenabschnitt 22 geführt ist. Dabei ist die erste Leiterbahn 40 auf dem ersten Materialhügel 58 aus Verbindungsmaterial 32 angeordnet. Die erste Leiterbahn 40 ist als länglicher Streifen ausgebildet. Zudem ist eine zweite Leiterbahn 41 vorgesehen, die vom zweiten Kontakt 16 zum zweiten Leiterrahmenabschnitt 23 geführt ist. Die zweite Leiterbahn 41 ist auf dem zweiten Materialhügel 59 aus dem Verbindungsmaterial 32 angeordnet. Durch die Materialhügel 58, 59 des Verbindungsmaterials 32 im Bereich zwischen der Oberseite 13 des Halbleiterchips 3 und der Oberseite 5 des Substrates 2 und zwischen der Unterseite 14 des Halbleiterchips 3 und der Oberseite 5 des Substrates 2 werden Eckbereiche zwischen dem Halbleiterchip 3 und dem Substrat 2 ausgefüllt. Somit ist die Aufbringung der Leiterbahnen 40, 41 auf die Materialhügel 58, 59 des Verbindungsmaterials 32 einfacher und zuverlässiger möglich ist. Zudem ist die Langzeitstabilität der Leiterbahnen 40, 41 verbessert.
12 zeigt einen Querschnitt durch die Anordnung der 11 mit Blick auf die Oberseite 13 des Halbleiterchips 3 und mit Blick auf die erste Leiterbahn 40. Der Querschnitt geht durch den ersten Leiterrahmenabschnitt 22.
13 zeigt eine Draufsicht auf die Anordnung der 11. In der dargestellten Ausführungsform umgibt das Verbindungsmaterial 32 die Stirnseite 4 auf allen vier Seitenflächen des Halbleiterchips 3 in Form eines zusammenhängenden Materialhügels. Die Leiterbahnen 40, 41 können beispielsweise mithilfe eines 3D-Aerosol-Jet-Verfahrens abgeschieden werden. Mithilfe dieses Druckverfahrens kann eine sichere und zuverlässige Aufbringung der Leiterbahnen 40, 41 auf die Kontakte 15, 16, das Verbindungsmaterial 32 und die Leiterrahmenabschnitte 22, 23 beziehungsweise das Trägermaterial 24 erreicht werden.
Beispielsweise sind die Leiterbahnen 40, 41 aus elektrischem Material, insbesondere aus Silber gebildet
14 zeigt in einem schematischen Teilquerschnitt ein Bauteil 1 mit einem Halbleiterchip 3, der angrenzend an die Stirnseite 4 und angrenzend an die Schichtanordnung 11 eine Isolationsschicht 42 aufweist, die die Schichtanordnung 11 auf der Stirnseite 4 und in einem unteren Bereich der Oberseite 13 abdeckt. Zudem ist eine erste Kontaktfläche 43 vorgesehen, die sich ausgehend von der Oberseite 13 vom ersten Kontakt 15 seitlich über den Eckbereich bis auf die Stirnseite 4 der Isolationsschicht 42 erstreckt. Zudem ist eine zweite Kontaktfläche 44 vorgesehen, die sich ausgehend von dem zweiten Kontakt 16 auf der Unterseite 14 des Trägersubstrates 12 über den Eckbereich bis auf die Stirnseite 4 erstreckt.
Die erste und die zweite Kontaktfläche 43, 44 sind im Bereich der Stirnseite 4 auf weiteren ersten und zweiten Kontakten 6, 7 des Substrates 2 angeordnet und verbunden. Dazu kann ein elektrisch leitendes Verbindungsmaterial wie zum Beispiel Lot 45, 46 vorgesehen sein. Somit kann mit einer Lotmontage und mit einer Chipkantenmetallisierung eine schnelle und sichere Montage des Halbleiterchips 3 auf dem Substrat 2 erreicht werden.
15 zeigt eine weitere Ausführungsform eines Bauteils 1, bei dem der Halbleiterchip 3 gemäß den 2 bis 4 ausgebildet ist. Das Substrat 2 weist auf der Oberseite 5 einen ersten und zweiten weiteren Kontakt 6, 7 auf. Weiterhin weist der Halbleiterchip 3 auf der Oberseite 13 den ersten Kontakt 15 und auf der Unterseite 14 den zweiten Kontakt 16 auf. Der Halbleiterchip 3 ist mit der Stirnseite 4 auf dem Substrat 2 befestigt, wobei zur Befestigung eine elektrisch leitende Klebeschicht 47 vorgesehen ist. Die elektrisch leitende Klebeschicht 47 ist in dem dargestellten Ausführungsbeispiel aus einem anisotrop leitenden Kleber hergestellt. Somit kann eine einteilige Klebeschicht 47 zur elektrisch leitenden Verbindung zwischen dem ersten Kontakt 15 und dem ersten weiteren Kontakt 6 und zusätzlich zwischen dem zweiten Kontakt 16 und dem zweiten weiteren Kontakt 7 vorgesehen sein. Bei der Verwendung eines isotrop leitenden Klebers sind zwei getrennte Klebeschichten zur Befestigung und elektrisch leitenden Verbindung der Kontakte 15, 16 mit dem jeweils weiteren Kontakt 6, 7 erforderlich, um einen elektrisch leitenden Kurzschluss zwischen dem erstem und dem zweiten Kontakt 15, 16 zu vermeiden.
16 zeigt eine schematische Darstellung einer Vorrichtung zum Abschälen von Halbleiterchips 3 von einer Folie 48. Der Halbleiterchip 3 ist beispielsweise gemäß den 2 bis 4 ausgebildet und mit der Unterseite 14 auf einer Oberseite der Folie 48 angeordnet. Die Folie 48 wird auf einer Bahn in Richtung einer Rolle 49 von der Rolle bewegt. Die Bahn geht in einem Kontaktbereich mit der Rolle 49 von einem ebenen Abschnitt 50 in einen gekrümmten Abschnitt 51 über. Im gekrümmten Abschnitt 51 der Bahn löst sich an einer Stirnseite 4 des Halbleiterchips die Unterseite 14 des Halbleiterchips 3 von der Folie 48. Dadurch wird ein Lösebereich 53 zwischen der Unterseite 14 des Halbleiterchips 3 und der Oberseite der Folie 48 ausgebildet.
Im Bereich der Rolle 49 ist angrenzend an den gekrümmten Abschnitt 51 ein Abscherelement 54 vorgesehen. Das Abscherelement 54 weist eine Abscherkante 55 auf, wobei die Abscherkante 55 in der Weise ausgerichtet ist, dass die Abscherkante 55 in den Lösebereich 53 zwischen den Halbleiterchip 3 und die Folie 48 eingreift. Das Abscherelement 54 weist eine Oberseite 56 auf, auf der der abgescherte Halbleiterchip 3 entlanggleitet und auf einer Oberseite eines weiteren Trägers 57 mit der Stirnseite 4 anliegt. Der weitere Träger 57 weist beispielsweise eine haftende Oberseite auf oder es wird zusätzlich ein Verbindungsmaterial aufgebracht, um die Stirnseite 4 des Halbleiterchips 3 auf dem weiteren Träger 57 zu befestigen. Der weitere Träger 57 kann ebenfalls in Form einer Folie ausgebildet sein, die von der Rolle 49 nach oben weg weiterbewegt wird. Auf diese Weise können die Halbleiterchips 3 von der Folie 48 mit einfachen Mitteln stirnseitig auf dem weiteren Träger 57 befestigt werden.
Abhängig von der gewählten Ausführungsform kann der weitere Träger 57 als Substrat ausgebildet sein oder auf dem weiteren Träger 57 Substrate angeordnet sein. Bei dieser Ausführung werden die Halbleiterchips 3 mit der Stirnseite 4 dann direkt auf den Träger 2 aufgebracht.
Zudem kann abhängig von der gewählten Ausführungsform der weitere Träger 57 einen Zwischenträger darstellen, von dem ausgehend der Halbleiterchip 3 stirnseitig auf dem Substrat 2 befestigt wird.
Die vorgeschlagene vertikale Chipmontage weist den Vorteil auf, dass eine höhere Effizienz für die Lichtabstrahlung erreicht wird, da weniger Verlustflächen in der Nähe der Emissionsfläche des Halbleiterchips angeordnet sind. Auch das Substrat 2 weist bei einer verspiegelten Oberfläche eine endliche Reflektivität und damit eine Verlustfläche auf.
Durch die vertikale Chipmontage wird das Kurzschlussrisiko reduziert, da die Kontakte 15,16 des Halbleiterchips 3 auf zwei verschiedenen Chipseiten angeordnet sind. Zudem wird durch die symmetrische Befestigung auf zwei gegenüberliegenden Chipseiten eine stabilere Montage erreicht. Weiterhin sind keine aufwändigen Chipkantenmetallisierungen erforderlich. Die Schichtanordnung 11 ist beispielsweise als Epitaxieschicht ausgebildet und mit einer umlaufenden Abkantung, d.h. durch eine Mesa strukturiert. Zudem sind sowohl der erste und der zweite elektrische Kontakt 15, 16 möglichst klein ausgebildet, um Absorptionsverluste so gering wie möglich zu halten.
In der Regel werden die Halbleiterchips typischerweise als Scheibe auf einem Wafer prozessiert und vor dem Vereinzeln auf die Folie laminiert und getrennt. Um Standard-Die-Bonding-Anlagen verwenden zu können, ist es vorteilhaft, die Chips um 90° aufzustellen. In der Vorrichtung werden die Halbleiterchips durch einen Keil von der Folie abgeschält und unter 90° auf die weitere Folie laminiert.
Ein Montageablauf kann wie folgt aussehen: Der Halbleiterchip 3 wird von einer Folie ausgestochen. Dann wird der Halbleiterchip 3 um 90° gedreht und an einen Bondkopf einer Bondvorrichtung übergeben. Der Halbleiterchip 3 wird anschließend auf dem Substrat platziert und gehalten. Die Kontaktelemente 25, 26 werden beidseitig gleichzeitig angeschossen.
Abhängig von der gewählten Ausführungsform kann das Substrat aus einer Leiterplatte gebildet sein. Die Leiterplatte kann thermische und elektrische Durchkontakte aufweisen. Die Leiterplatte kann beispielsweise sehr dünn ausgebildet sein und einen Durchmesser von nur 20 µm aufweisen. Zudem kann die Leiterplatte auch dicker ausgebildet und einen Durchmesser von 200 µm aufweisen. Die thermischen Durchkontaktierungen befinden sich in diesem Fall auf nur einer Bauteilsubstrathälfte, weil ansonsten Kurzschlüsse entstehen würden. Eine Vorderseitenmetallisierung ist großflächig ausgeführt, um einen möglichst guten Spiegel zu bilden. Dies ist ein Vorteil gegenüber dem QFN-Substrat, bei dem der Halbleiterchip über der Pressmasse sitzt, die in der Regel schlechtere Reflexionseigenschaften als Silberflächen aufweist. Als weitere Ausführungsform kann die Leiterplatte Stifte aufweisen, die eine Verwendung eines elektrisch isolierenden Verbindungsmaterials ermöglichen. Dadurch kann der Montageprozess besser gegliedert werden und es können Standardmaschinen für die Chipmontage und die elektrische Verbindung verwendet werden.
Der Montageprozess kann auch wie folgt aussehen: Bereitstellung der Halbleiterchips, Chipmontage durch Pick-and-Place auf dem Substrat mit Isolierkleber. Aufjetten der Kontaktelemente in einer anderen Anlage. Durch die Verwendung des elektrisch isolierenden Verbindungsmaterials kann die Stirnseite des Halbleiterchips auf einer hochreflektierenden Metallschicht beispielsweise aus Silber montiert werden.
Bei der Verwendung von Lot als Verbindungsmaterial kann das Lot sich bereits auf dem Substrat befinden. Der Halbleiterchip wird zum Beispiel mit einem Flussmittel befestigt und einem Reflow-Prozess montiert. Auch kann der Halbleiterchip das Lotmaterial selbst mitbringen und beispielsweise mit einem Heated-Bond-Head-Prozess montiert werden. Um Kurzschlüsse zu vermeiden, ist eine elektrische Passivierung der Halbleiterkante notwendig. Die Anforderung an das Lot und die Anlagen ist relativ hoch, um Kurzschlüsse zu vermeiden. Ist das Lot auf der Chipkante aufgebracht, muss diese so strukturiert sein, dass es zu keinen Kurzschlüssen kommt. Der Halbleiterchip kann vorher durch einen UV-härtenden Klebertropfen auf dem Substrat fixiert werden. Ein Grooving kann durch Sandstrahlen, Plasma- oder RIE-Ätzen erfolgen. Eventuell kann man auch auf das Grooving verzichten, wenn man die Epi-Schicht ein wenig zurückzieht und nach dem Vereinzeln etwas expandiert.
Bezugszeichenliste

1: Bauteil
2: Substrat
3: Halbleiterchip
4: Stirnseite
5: Oberseite Substrat
6: erster weiterer Kontakt
7: zweiter weiterer Kontakt
8: p-leitende Schicht
9: n-leitende Schicht
10: aktive Zone
11: Schichtanordnung
12: Trägersubstrat
13: Oberseite
14: Unterseite
15: erster Kontakt
16: zweiter Kontakt
17: erste Leitung
18: zweite Leitung
19: Umhüllung
20: erste Kontaktbahn
21: zweite Kontaktbahn
22: erster Leiterrahmenabschnitt
23: zweiter Leiterrahmenabschnitt
24: Trägermaterial
25: erstes Kontaktelement
26: zweites Kontaktelement
27: Unterseite Substrat
28: Mehrschichtenträger
29: obere Schicht
30: untere Schicht
31: Kontaktschicht
32: Verbindungsmaterial
33: erster Stift
34: zweiter Stift
35: zweite Durchkontaktierung
36: erste Durchkontaktierung
37: erster Abschnitt
38: zweiter Abschnitt
39: thermische Durchkontaktierung
40: erste Leiterbahn
41: zweite Leiterbahn
42: Isolationsschicht
43: erste Kontaktfläche
44: zweite Kontaktfläche
45: Lotmaterial
46: zweites Lotmaterial
47: Klebeschicht
48: Folie
49: Rolle
50: ebener Abschnitt
51: gekrümmter Abschnitt
53: Lösebereich
54: Abscherelement
55: Abscherkante
56: Oberseite Abscherelement
57: weiterer Träger
58: erster Hügel
59: zweiter Hügel

Claims

Bauteil (1) mit einem lichtemittierenden Halbleiterchip (3), wobei der Halbleiterchip (3) eine Schichtanordnung (11) mit mehreren Schichten mit wenigstens einer p-leitenden Schicht (8) und einer n-leitenden Schicht (9) aufweist, wobei die p-leitende Schicht (8) und die n-leitende Schicht (9) in einer aktiven Zone (10) aneinander angrenzen, wobei auf der p-leitenden Seite der Schichtanordnung (11) an einer ersten Seite (13) des Halbleiterchips (3) ein erster elektrischer Kontakt (15) ausgebildet ist, wobei auf der n-leitenden Seite der Schichtanordnung (11) an einer der ersten Seite (13) des Halbleiterchips (3) gegenüberliegenden zweiten Seiten (14) des Halbleiterchips (3) ein zweiter elektrischer Kontakt (16) ausgebildet ist, wobei die erste Seite (13) des Halbleiterchips (3) über eine Stirnseite (4) in die zweite Seite (14) übergeht, wobei der Halbleiterchip (3) mit der Stirnseite (4) auf einem Substrat (2) befestigt ist, wobei das Substrat (2) einen ersten und zweiten weiteren elektrischen Kontakt (6, 7) aufweist, wobei die weiteren elektrischen Kontakte (6, 7) mit den elektrischen Kontakten (15, 16) des Halbleiterchips (3) elektrisch leitend verbunden sind.
Bauteil (1) nach Anspruch 1, wobei die elektrischen Kontakte (15, 16) des Halbleiterchips (3) über elektrisch leitende Kontaktelemente (25, 26) mit den weiteren elektrischen Kontakten (6, 7) des Substrates (2) elektrisch leitend verbunden sind.
Bauteil (1) nach einem der vorhergehenden Ansprüche, wobei die weiteren Kontakte (6, 7) des Substrates (2) Stifte (33, 34) aufweisen, wobei die Stifte (33, 34) in einem vorgegebenen Abstand auf einer Oberseite (5) des Substrates (2) angeordnet sind, wobei der Halbleiterchip (3) mit der Stirnseite (4) zwischen den Stiften (33, 34) angeordnet ist.
Bauteil (1) nach einem der vorhergehenden Ansprüche, wobei die weiteren Kontakte (6, 7) Leiterbahnen (40, 41) aufweisen, wobei die Leiterbahnen (40, 41) insbesondere als gedruckte Leiterbahnen ausgebildet sind.
Bauteil (1) nach Anspruch 4, wobei der Halbleiterchip (3) über ein Verbindungsmaterial (32) mit einer Oberfläche des Substrates (2) verbunden ist, und wobei die Leiterbahnen (40, 41) wenigstens teilweise auf dem Verbindungsmaterial (32) angeordnet sind.
Bauteil (1) nach Anspruch 1, wobei der Halbleiterchip (3) auf der Stirnseite (4) eine Isolationsschicht (42) wenigstens im Bereich der Schichtanordnung (11) aufweist, wobei der erste Kontakt (15) mit einer ersten Kontaktfläche (43) verbunden ist, wobei die erste Kontaktfläche (43) auf die Isolationsschicht (42) geführt ist, wobei die erste Kontaktfläche (43) mit einem weiteren ersten Kontakt (6) des Substrates (2) elektrisch leitend verbunden ist, und wobei der zweite Kontakt (16) mit einer zweiten Kontaktfläche (44) verbunden ist, wobei die zweite Kontaktfläche (44) zu der Stirnseite (4) geführt ist, und wobei die zweite Kontaktfläche (44) an der Stirnseite (4) mit einem weiteren zweiten elektrischen Kontakt (7) des Substrates (2) verbunden ist.
Bauteil (1) nach Anspruch 6, wobei zwischen den Kontaktflächen (43, 44) des Halbleiterchips (3) und den weiteren Kontakten (6, 7) des Substrates (2) Lotmaterial (45, 46) angeordnet ist, wobei das Lotmaterial (45, 46) die elektrische Verbindung zwischen den Kontaktflächen (43, 44) und den weiteren Kontakten (6, 7) herstellt, und wobei das Lotmaterial (45, 46) den Halbleiterchip (3) am Substrat (2) befestigt.
Bauteil (1) nach einem der vorhergehenden Ansprüche, wobei die weiteren elektrischen Kontakte (6, 7) des Substrates (2) elektrisch leitende Durchkontaktierungen (22, 23) aufweisen, wobei die Durchkontaktierungen (22, 23) von einer Oberseite (5) des Substrates zu einer Unterseite (27) des Substrates (2) geführt sind.
Bauteil (1) nach Anspruch 8, wobei das Substrat (2) als Träger mit zwei Leiterrahmenabschnitten (22, 23) ausgebildet ist, wobei die Leiterrahmenabschnitte (22, 23) in ein Trägermaterial (24) eingebettet sind, und wobei die Leiterrahmenabschnitte (22, 23) elektrisch leitende Durchkontaktierungen darstellen.
Bauteil (1) nach einem der vorhergehenden Ansprüche, wobei die Kontakte (15, 16) des Halbleiterchips (3) und die weiteren Kontakte (6, 7) des Substrates (2) über einen elektrisch leitenden Kleber (47) miteinander verbunden sind.
Bauteil (1) nach Anspruch 10, wobei der elektrisch leitende Kleber (47) als anisotrop leitender Kleber ausgebildet ist, und wobei der Kleber (47) mit den Kontakten (15, 16) des Halbleiterchips (3) und den weiteren Kontakten (6, 7) des Substrates (2) in Verbindung steht.
Bauteil (1) nach einem der vorhergehenden Ansprüche, wobei der Halbleiterchip (3) ein Trägersubstrat (12) aufweist, wobei auf dem Trägersubstrates (12) die Schichtanordnung (11) angeordnet ist, wobei eine Oberseite der Schichtanordnung (11) die erste Seite (13) des Halbleiterchips (3) bildet, wobei eine Unterseite des Trägersubstrates (12) die zweite Seite (14) des Halbleiterchips (3) bildet, wobei auf der Oberseite der Schichtanordnung (11) und auf der Unterseite des Trägersubstrates (12) der erste bzw. der zweite elektrische Kontakt (15, 16) des Halbleiterchips (3) ausgebildet sind.
Verfahren zum Herstellen eines Bauteils (1) gemäß einem der vorhergehenden Ansprüche, wobei ein lichtemittierender Halbleiterchip (3) bereitgestellt wird, wobei der Halbleiterchip (3) eine Schichtanordnung (11) mit mehreren Schichten mit wenigstens einer p-leitenden Schicht (8) und einer n-leitenden Schicht (9) aufweist, wobei die p-leitende Schicht (8) und die n-leitende Schicht (9) in einer aktiven Zone (10) aneinander angrenzen, wobei auf der p-leitenden Seite der Schichtanordnung (11) an einer ersten Seite (13) des Halbleiterchips (3) ein erster elektrischer Kontakt (15) angeordnet ist, wobei auf der n-leitenden Seite der Schichtanordnung (11) an einer der ersten Seite des Halbleiterchips (3) gegenüberliegenden zweiten Seite (14) des Halbleiterchips (3) ein zweiter elektrischer Kontakt (16) angeordnet ist, wobei die erste Seite (13) über eine Stirnseite (4) in die zweite Seite (14) übergeht, wobei der Halbleiterchip (3) mit der Stirnseite (4) auf einem Substrat (2) befestigt wird, wobei das Substrat (2) weitere elektrische Kontakte (6, 7) aufweist, wobei die weiteren elektrischen Kontakte (6, 7) mit den elektrischen Kontakten (15, 16) des Halbleiterchips (3) elektrisch leitend verbunden werden.
Verfahren nach Anspruch 13, wobei die Halbleiterchips (3) auf einer Folie (48) bereitgestellt werden, wobei ein Halbleiterchip (3) von der Folie (48) aufgenommen wird, wobei der Halbleiterchip (3) gedreht wird, wobei der Halbleiterchip (3) mit der Stirnseite (4) auf eine Oberseite (5) des Substrates (2) aufgelegt wird, wobei anschließend ein elektrisch leitendes Material auf das Substrat (2) angrenzend an die elektrischen Kontakte (15, 16) des Halbleiterchips (3) aufgebracht wird und eine elektrisch leitende Verbindung mit den weiteren Kontakten (6, 7) des Substrates (2) ausgebildet wird.
Verfahren nach Anspruch 13, wobei die Halbleiterchips (3) mit einer Unterseite (14) auf einer Oberseite einer Folie (48) aufliegen, wobei die Folie (48) auf einer Bahn bewegt wird, wobei die Bahn von einem ebenen Abschnitt (50) in einen gekrümmten Abschnitt (51) übergeht, wobei im gekrümmten Abschnitt (51) ein Abscherelement (54) vorgesehen ist, wobei im gekrümmten Abschnitt (51) der Bahn die Folie (48) an einer in Bewegungsrichtung der Bahn stirnseitigen Seite (4) des Halbleiterchips (3) von der Unterseite (14) des Halbeiterchips (3) gelöst wird und ein Lösebereich (53) entsteht, wobei das Abscherelement (54) eine Abscherkante (55) aufweist, wobei die Abscherkante (55) in den Lösebereich (53) zwischen dem Halbleiterchip (3) und der Folie (48) eingreift, wobei der Halbleiterchip (3) bei einer Weiterbewegung der Folie (48) mit der Unterseite (14) auf einer Oberseite (56) des Abscherelementes (54) entlang gleitet und mit der Stirnseite (4) auf eine Oberseite eines weiteren Trägers (57) bewegt wird, wobei die Stirnseite (4) an der Oberseite des weiteren Trägers (57) befestigt wird.
Verfahren nach Anspruch 15, wobei der weitere Träger (57) an der Bahn vorbeibewegt wird und ein Halbleiterchip (3) nach dem anderen in Abständen auf dem weiteren Träger (57) mit der Stirnseite (4) befestigt wird.
Verfahren nach Anspruch 16, wobei der weitere Träger (57) als Zwischenträger vor der Montage des Halbleiterchips (3) auf dem Substrat (2) ausgebildet ist, und wobei der Halbleiterchip (3) bei einem weiteren Schritt auf dem Substrat (2) befestigt wird.
Verfahren nach Anspruch 16, wobei der weitere Träger (57) ein Substrat (2) aufweist oder als Substrat (2) ausgebildet ist.
Vorrichtung zum Herstellen eines Bauteils (1) gemäß einem der Ansprüche 1 bis 12, wobei eine Folie (48) vorgesehen ist, um die Halbleiterchips (3) mit einer Unterseite (14) auf einer Oberseite einer Folie (48) aufzunehmen, wobei eine Bahn für die Folie (48) vorgesehen ist, um die Folie (48) auf der Bahn zu bewegen, wobei die Bahn in Bewegungsrichtung der Folie von einem ebenen Abschnitt (50) in einen gekrümmten Abschnitt (51) übergeht, wobei im gekrümmten Abschnitt (51) ein Abscherelement (54) vorgesehen ist, wobei der gekrümmte Abschnitt (51) der Bahn in der Weise ausgebildet ist, dass die Folie (48) an einer in Bewegungsrichtung der Bahn stirnseitigen Seite (4) des Halbleiterchips (3) von der Unterseite (14) des Halbeiterchips (3) gelöst wird und ein Lösebereich (53) entsteht, wobei das Abscherelement (54) eine Abscherkante (55) aufweist, wobei die Abscherkante (55) in den Lösebereich (53) zwischen dem Halbleiterchip (3) und der Folie (48) eingreift, wobei das Abscherelement (54) in der Weise ausgebildet ist, dass der Halbleiterchip (3) bei einer Weiterbewegung der Folie (48) mit der Unterseite (14) auf einer Oberseite (56) des Abscherelementes (54) entlang gleitet und mit der Stirnseite (4) auf eine Oberseite eines weiteren Trägers (57) bewegt wird, wobei die Stirnseite (4) an der Oberseite des weiteren Trägers (57) befestigt wird.