KR102575338B1 - 광전자 부품 및 광전자 부품을 제조하는 방법 - Google Patents

광전자 부품 및 광전자 부품을 제조하는 방법 Download PDF

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Abstract

광전자 부품(100)은 측면 방향으로 서로 옆에 배치되고 개별적으로 그리고 독립적으로 활성화될 수 있는 복수의 픽셀(10)로 세분되는 반도체 칩(1)을 포함한다. 또한 상기 부품(100)은 상부면(20) 및 하부면(21)을 갖는 금속 연결 요소(2)를 포함하고, 상기 반도체 칩(1)은 지지 영역에서 상기 연결 요소(2)의 상기 상부면(20)에 직접 접촉하고, 이와 기계적으로 안정되게 연결된다. 상기 연결 요소(2)는 연속되는 금속 연결 층(22)을 포함하고, 상기 금속 연결 층은, 측면 방향으로 서로 옆에 배치되는 복수의 금속 제1 비아(23)에 의해 완전히 관통된다. 여기서 상기 연결 층(22)은 상기 측면 방향에 수직인 방향으로 상기 상부면(20) 및 상기 하부면(21)과 동일 평면에서 끝난다. 상기 제1 비아(23)는 절연 영역(24)에 의해 상기 연결 층(22)으로부터 전기적으로 절연되어 이격된다. 또한 각각의 제1 비아(23)는 픽셀(10)에 고유하게 할당되고, 상기 픽셀(10)에 전기적 전도성으로 연결되며, 상기 픽셀(10)에 대한 제1 전기적 접촉부를 형성한다. 또한 상기 반도체 칩(1)은 상기 연결 요소(2)의 상기 하부면(21) 상에 직접 위치한 캐리어(3)에 상기 연결 요소(2)를 통해 기계적으로 안정되고 전기적 전도성으로 연결된다.

Description

광전자 부품 및 광전자 부품을 제조하는 방법
광전자 부품이 개시된다. 또한, 광전자 부품을 제조하는 방법이 개시된다.
본 특허 출원은 그 공개 내용이 여기에 참조로 포함된 독일 특허 출원 제10 2015 108 545.3호의 우선권을 청구한다.
달성해야 할 과제는, 전기적 연결부의 특히 간단한 기하학적 형상을 갖는 광전자 부품을 제공하는 것이다. 달성해야 할 또 다른 과제는, 이러한 부품을 제조하는 방법을 제공하는 것이다.
상기 과제는 독립 청구항의 주제 및 방법에 의해 달성된다. 유리한 구성예 및 개선예가 종속항의 주제이다.
적어도 하나의 실시예에 따르면, 광전자 부품은 측면 방향으로 서로 옆에 배치되고 개별적으로 그리고 독립적으로 활성화될 수 있는 복수의 픽셀(pixel)로 세분되는 반도체 칩을 포함한다. 따라서 반도체 칩은 특히 픽셀화된 그리고/또는 세그먼트화된 반도체 칩일 수 있다. 예를 들어 측면 방향으로 평행하게 연장되는 반도체 칩의 메인 측면을 형성하는 반도체 칩의 복사선 방출면을 통해, 작동 시 반도체 칩으로부터 복사선이 방사될 수 있고, 각 픽셀은 복사선 방출면의 일부를 나타낸다. 복사선 방출면은 예를 들어 디스플레이를 형성한다. 반도체 칩은 예를 들어, 적어도 50 또는 100 또는 200 또는 1000개의 이러한 픽셀을 포함할 수 있다. 여기서 복사선 방출면에 평행한 픽셀의 측면 치수는, 예를 들어 30 ㎛ 이상 300 ㎛ 이하이다. 반도체 칩의 복사선 방출면은 예를 들어 1 mm2 이상 50 mm2 이하의 면적을 갖는다. 그러나 반도체 칩이 예를 들어 풀(Full)HD 애플리케이션에 대한 고해상도 디스플레이를 형성하는 것도 가능하다. 이러한 경우 픽셀은 2 ㎛ 이상 5 ㎛ 이하의 측면 치수를 포함할 수도 있다.
반도체 칩은 특히 집적된 전자 접촉부 및/또는 회로를 갖는 기능성 반도체 판으로 이해된다. 바람직하게는, 반도체 칩은 캐리어 상에 플러깅되거나 또는 남땝되거나 또는 접착될 수 있고, 이러한 방식으로 전기적으로 접촉될 수 있는 고유하고 개별적으로 관리 가능한 모듈이다.
적어도 하나의 실시예에 따르면, 광전자 부품은 상부면 및 하부면을 갖는 금속 연결 요소를 포함한다. 상부면 및 하부면은 예를 들어 연결 요소의 대향하는, 실질적으로 평행하게 서로 연장되는 메인 측면을 형성한다.
적어도 하나의 실시예에 따르면, 반도체 칩은 지지 영역에서 연결 요소의 상부면에 직접 접촉하고, 이러한 지지 영역을 통해 기계적으로 안정되게 연결 요소와 연결된다. 여기서 바람직하게는 복사선 방출면에 대향하는 반도체 칩의 장착면이 연결 요소의 상부면과 직접 접촉한다.
여기서 지지 영역은 반도체 칩의 고체 재료가 연결 요소의 고체 재료와 직접 접촉하는 영역, 특히 오직 그 영역이다. "고체 재료"는 바람직하게는 비-가스 재료다. 반도체 칩은 지지 요소에 배치됨으로써 연결 요소에 의해 기계적으로 지지될 수 있다. 여기서 연결 요소는 자체-지지될 수 있거나 또는 기계적 안정성을 위해 반도체 칩 또는 다른 캐리어를 필요로 할 수 있다.
적어도 하나의 실시예에 따르면, 연결 요소는 연속되는 금속 연결 층을 포함하고, 상기 금속 연결 층은 측면 방향으로 서로 옆에 배치되는 복수의 금속 제1 비아에 의해 완전히 관통된다. 따라서 제1 비아는 적어도 하부면에서 상부면까지 도달한다. 제1 비아는 연결 층을 통해 삽입되는 금속 및 전기 전도성 핀일 수 있다.
여기서 그리고 이하에서 "금속"은 해당 금속 원소가 적어도 90 질량% 또는 99 질량%의 금속으로 구성된다는 것을 의미할 수 있다.
연결 층은 연속하여 하지만 단순 연결되어 형성되지 않고, 이에 따라 구멍과 같은 개구를 포함한다. 상부면의 평면도에서 제1 비아는 연결 층에 의해 측면으로 완전히 둘러싸인다. 예를 들어, 오직 하나의 제1 비아가 각 개구에 배치된다. 적어도 하나의 실시예에 따르면, 연결 층은 측면 방향에 수직인 방향으로 상부면 및 하부면과 동일 평면에서 끝난다. 즉, 특히 연결 층이 상부면 및 하부면의 일부를 형성한다. 또한, 연결 층 및 제1 비아는 상부면 및/또는 하부면 상에 서로 동일 평면에서 끝날 수도 있다.
적어도 하나의 실시예에 따르면, 제1 비아는 절연 영역에 의해 연결 층으로부터 전기적으로 절연되어 이격된다. 여기서 절연 영역은 제1 비아 및 연결 층 사이의 직접적인 기계적 및 전기적 접촉을 방지한다.
적어도 하나의 실시예에 따르면, 각각의 제1 비아는 반도체 칩의 픽셀에 고유하게 또는 일대일로 할당되고, 이러한 픽셀에 전기적 전도성으로 연결된다. 특히 각각의 제1 비아는 할당된 픽셀과의 제1 전기 접촉부를 형성한다. 따라서 할당된 제1 비아에 의해, 대응하는 픽셀이 전기적으로 접촉될 수 있다.
적어도 하나의 실시예에 따르면, 반도체 칩은 연결 요소의 하부면에 직접 위치한 캐리어에 연결 요소를 통해 기계적으로 안정되고 전기적 전도성으로 연결된다. 연결 요소 또는 연결 층 및 캐리어는 하부면에 기계적으로 그리고 경우에 따라서는 전기적으로 직접 접촉한다. 따라서 연결 요소 또는 연결 층과 캐리어 사이에는 추가의 금속 또는 절연 층이 배치되지 않는다.
적어도 하나의 실시예에서, 광전자 부품은 측면 방향으로 서로 옆에 배치되고, 개별적으로 그리고 독립적으로 활성화될 수 있는 복수의 픽셀로 세분되는 반도체 칩을 포함한다. 또한, 광전자 부품은 상부면 및 하부면을 갖는 금속 연결 요소를 포함하고, 반도체 칩은 지지 영역에서 연결 요소의 상부면에 직접 접촉하고, 이와 기계적으로 안정되게 연결된다. 연결 요소는 연속되는 금속 연결 층을 포함하고, 상기 금속 연결 층은 측면 방향으로 서로 옆에 배치되는 복수의 금속 제1 비아에 의해 완전히 관통된다. 여기서 연결 층은 측면 방향에 수직인 방향으로 상부면 및 하부면과 동일 평면에서 끝난다. 제1 비아는 절연 영역에 의해 연결 층으로부터 전기적으로 절연되어 이격된다. 각각의 제1 비아는 또한, 픽셀에 고유하게 할당되고, 상기 픽셀에 전기적 전도성으로 연결되며, 이러한 픽셀과 제1 전기적 접촉부를 형성한다. 또한 반도체 칩은 연결 요소의 하부면에 직접 위치한 캐리어에 연결 요소를 통해 기계적으로 안정되고 전기적 전도성으로 연결된다.
여기에 기술된 본 발명은 특히, 많은 픽셀을 갖는 광전자 부품에서 반도체 칩 및 반도체 칩에 접촉하는 캐리어 사이에 다수의 전기적 접속이 생성되어야 한다는 지식에 기초한다. 여기에 기술된 본 발명에서는, 캐리어와 반도체 칩 사이의 전기적 접촉을 위한 연결 요소가 개시되어 있고, 상기 연결 요소는 전기적 접촉을 함께 생성하고 동시에 전기적 접촉을 밀봉한다. 금속 연결 층은 내부 비아에 대한 전기 차폐로서의 역할을 할 수 있다.
유리하게는, 연결 요소는 금속으로 형성되고, 반도체 칩 상에 넓은 영역에 걸쳐 위치한다. 이러한 방식으로, 연결 요소는 작동 시 반도체 칩에 의해 발생한 열을 예를 들어 캐리어를 통해 효율적으로 배출시키기 위해, 냉각 요소로서도 동시에 작용할 수 있다. 또한 연결 요소는 반도체 칩 상에 지지 및 안정시키는 효과를 가질 수 있고, 이는 반도체 칩 내에서 성장 기판의 분리를 가능하게 한다. 성장 기판이 없이, 이웃하는 픽셀들 사이의 매우 양호한 명암 콘트라스트가 실현될 수 있다.
적어도 하나의 실시예에 따르면, 캐리어는 액티브 매트릭스 요소이다. 액티브 매트릭스 요소는 예를 들어 Si 또는 Ge 또는 GaN 또는 GaAs에 기초할 수 있다. 여기서 바람직하게는 캐리어는 자체-지지되고, 예를 들어 광전자 부품에 대해 안정시키는 컴포넌트를 형성한다.
또한, 액티브 매트릭스 요소는 복수의 스위치를 포함한다. 여기서 각각의 스위치는 예를 들어 박막 트랜지스터와 같은 트랜지스터, 특히 전계 효과 트랜지스터일 수 있다. 예를 들어 액티브 매트릭스 요소는 CMOS 부품으로 알려진 금속 산화물 반도체 부품이다.
각각의 스위치는 제1 비아를 통해 픽셀에 고유하게 또는 일대일로 할당되고, 픽셀에 전기적 전도성으로 연결될 수 있다. 작동 시 스위치를 통해 픽셀은 개별적으로 그리고 독립적으로 전기적으로 활성화, 즉 접촉될 수 있거나 또는 전류가 공급될 수 있다.
적어도 하나의 실시예에 따르면, 지지 영역의 면적은 반도체 칩에서의 상부면에 대면하는 장착면의 면적의 적어도 7/12 또는 3/4 또는 5/6이다. 장착면은 예를 들어 반도체 칩의 전체 측면 범위에 걸쳐 연장된다. 이러한 면적 비율을 통해서, 반도체 칩은 연결 요소에 의해 기계적으로 보유되거나 또는 지지된다. 반도체 칩의 고체 재료가 연결 요소의 고체 재료와 직접 접촉하는 이러한 넓은 영역의 지지 영역은 특히 반도체 칩에서 발생한 열의 효율적인 배출을 제공한다.
적어도 하나의 실시예에 따르면, 제1 비아는 반도체 칩의 제1 접촉 요소 및/또는 액티브 매트릭스 요소의 제1 접촉 요소와 직접 전기적으로 그리고 기계적으로 접촉한다. 특히 반도체 칩의 제1 접촉 요소 및 액티브 매트릭스 요소의 제1 접촉 요소는 연결 요소의 제1 비아와 상이하고 독립적으로 또는 개별적으로 제작된 요소이다. 즉, 반도체 칩 및/또는 액티브 매트릭스 요소의 제1 비아 및 제1 접촉 요소는 상이한 재료로 이루어질 수 있다. 이는 예를 들어 완성된 부품에서, 제1 비아가 측면 방향에 수직인 방향으로 반도체 칩 및/또는 액티브 매트릭스 요소의 제1 접촉 요소와 일체로 형성되지 않는 것을 통해 증명될 수 있다.
적어도 하나의 실시예에 따르면, 제1 비아 및/또는 연결 층은 측면 방향에 수직인 방향으로 일체로 형성되지 않는다. 특히 연결 층 및/또는 제1 비아는 측면 방향에 수직인 방향으로 각각 복수의 겹쳐진 상이한 금속 개별 층의 다층 구조를 포함하거나 또는 이로 이루어진다. 여기서 인접하는 개별 층에서, 인접하는 2개의 개별 층으로부터의 재료의 혼합이 적어도 이들의 가장자리 영역에서 발생하는 것이 가능하다. 따라서, 예를 들어, Sn은 인접한 단일 층으로부터의 Au, Ni, Pt, In 또는 Ti를 포함하는 단일 층으로부터 혼합될 수 있다. 이러한 경우, 혼합 후에 예를 들어 Sn 및 In은 적어도 가장자리 영역에서는 더 이상 순수 원소로서 존재하지 않고, 금속간 화합물에서 다른 원소와 결합된다.
적어도 하나의 실시예에 따르면, 제1 비아 및/또는 연결 층은 다음 합금 중 하나 이상 및/또는 다음 층 구조 중 하나 이상을 포함하거나 또는 이들로 이루어진다: AuxSny, Cr/NixSnyTizAuw, Ti/PtySnzInx, Ti/PtxSnyTizAuw. 문자 x, y, w 및 z는 합금 내의 혼합 비율에 대한 매개 변수를 나타낸다. "/"에 의해 분리된 개별 층은 바람직하게는 나열된 순서로 서로 적층되고, 서로 직접 접촉한다. 특히 바람직하게는 연결 층 및/또는 제1 비아는, 땜납 공정으로 인해 용융되고 이어서 경화되는 영역을 포함하는 땜납 요소이다. 예를 들어, 연결 층 및/또는 제1 비아의 융점은 적어도 450℃이다.
적어도 하나의 실시예에 따르면, 제1 비아 및/또는 연결 층은, 수직 방향으로 적층된 적어도 2개의 개별 층을 포함하고, 적어도 2개의 개별 층 사이에 계면이 형성된다. 적어도 2개의 개별 층은 예를 들어 웨이퍼 본딩 방법을 통해 계면에서 서로 연결된다. 따라서 예를 들어, 계면 상에서 제1 비아 또는 연결 층의 다른 영역과 비교하여 증가된 결함 밀도가 발견될 수 있다. 예를 들어, 계면 상에서 개별 층은 공유 결합 및/또는 금속 결합을 통해 서로 연결된다. 여기서 바람직하게는, 계면은 연결 요소의 상부면 또는 하부면에 실질적으로 평행하게 연장된다.
개별 층은 예를 들어 금 또는 구리 또는 은 또는 니켈 또는 주석 또는 인듐 또는 비스무트와 같은 재료를 포함하거나 또는 이들로 이루어질 수 있다. 웨이퍼 본딩 후에, 계면은 파형 모양의 요철을 포함할 수 있다. 특히 웨이퍼 본딩 이후에, 개별 층 중 하나의 부분 영역은 개별 입자로서 웨이퍼 본딩 이전의 계면의 프로파일을 통해 연장될 수 있고, 인접한 단일 층의 영역으로 연장될 수 있다.
적어도 하나의 실시예에 따르면, 제1 비아 및/또는 연결 층은 적어도 10 부피% 또는 20 부피% 또는 30 부피%의 공극 비율로 다공성이다. 여기서 공극은 특히 제1 비아 및/또는 연결 층의 금속 재료 내의 공기 또는 가스로 충전된 기포 또는 인클루전(inclusion)으로 이해된다. 이러한 다공성 연결 층 또는 이러한 다공성 제1 비아는 반도체 칩 및 캐리어의 제조 방법 또는 연결 기술을 나타낼 수 있다. 예를 들어, 연결 층 및/또는 제1 비아의 초기 재료로서, 금속 스펀지가 사용될 수 있다. 금속 스펀지의 압축, 예를 들어 열 압착 중에 이러한 스펀지는 붕괴되어 캐리어 및/또는 반도체 칩에 견고한 연결을 형성한다. 스폰지의 붕괴 후, 붕괴된 금속 재료는 여전히 공극의 증가된 백분율을 포함한다.
적어도 하나의 실시예에 따르면, 절연 영역은 가스로 충전된 공동이다. 따라서 각각의 비아는 예를 들어 공기와 같은 가스에 의해 측면 방향으로 완전히 둘러싸인다. 이어서 가스는 연결 층과 제1 비아 사이를 절연시킨다. 이러한 경우에 고체 또는 액체의 절연 재료가 제1 비아와 연결 층 사이에 배치되지 않는다.
그러나 상기 실시예에 대한 대안적으로, 절연 영역은 제1 비아 및 연결 층과 직접 기계적으로 접촉하는 절연성 고체 또는 액체 재료에 의해 형성될 수도 있다. 이러한 절연 재료는 예를 들어, 파릴렌 또는 오모서, 벤조시클로부텐, 약어로 BCB와 같은 유기 폴리머 또는 플라스틱 또는 무기 졸-겔 재료 또는 SiO2와 같은 산화 규소 또는 SiN과 같은 질화 규소일 수 있다.
적어도 하나의 실시예에 따르면, 연결 요소는 적어도 60 부피% 또는 75 부피% 또는 85 부피% 금속으로 이루어진다. 연결 요소의 나머지 부분은 예를 들어 절연 영역에 의해 형성될 수 있다. 연결 요소는 바람직하게는 금속 및 예를 들어 가스로 채워진 절연 영역으로 이루어진다.
적어도 하나의 실시예에 따르면, 연결 층은 반도체 칩 또는 각 픽셀에 전기적 전도성으로 연결된다. 연결 층은 예를 들어 모든 픽셀에 대해 제1 접촉부에 대한 공통 정합 접촉부를 형성할 수 있다. 작동 시 제1 접촉부를 통해 그리고 정합 접촉부를 통해 전자 및 정공이 반도체 칩으로 주입될 수 있다. 제1 접촉부가 개별적으로 그리고 서로 독립적으로 활성화될 수 있기 때문에, 모든 픽셀에 대해 공통 정합 접촉부로 충분하며, 그럼에도 불구하고 모든 픽셀을 개별적으로 제어하는 것이 가능하다.
예를 들어 연결 층은 반도체 칩의 하나 이상의 제2 접촉 요소에 전기적 전도성으로 연결된다.
적어도 하나의 실시예에 따르면, 연결 층은 반도체 칩으로부터 전기적으로 절연되고, 반도체 칩과 전기적 접촉이 형성되지 않는다. 연결 층 영역의 장착면 상에서, 반도체 칩은 예를 들어 반도체 칩으로부터 연결 층을 전기적으로 절연시키는 절연 층을 포함할 수 있다. 절연 층은 평면도에서 연결 층을 커버하고, 제1 비아의 영역에서 반도체 칩은 절연 층을 갖지 않는다.
적어도 하나의 실시예에 따르면, 연결 요소는, 연결 층을 통해 안내되고 제1 접촉부와 정합 접촉부를 형성하는 제2 금속 비아를 포함한다. 제1 비아와 관련하여 지금까지 언급되었거나 또는 이하에서 언급되는 모든 특징은, 제2 비아에 대해서도 실현될 수 있고, 그 반대도 마찬가지이다. 예를 들어, 제2 비아는 마찬가지로 연결 층을 통해 안내되는 금속 핀일 수도 있고, 평면도에서 연결 층에 의해 측면 방향으로 완전히 둘러싸여 있고, 절연 영역에 의해 연결 층으로부터 전기적으로 절연될 수도 있다. 그러나 제2 비아는 또한 부품의 가장자리 상에 배치될 수도 있고, 측면 방향으로 연결 층에 의해 완전히 둘러싸이지 않을 수 있다. 제2 비아는 바람직하게는 제1 비아로부터 전기적으로 절연된다.
특히, 제2 비아는 서로 전기적으로 연결될 수 있거나 또는 서로 전기적으로 절연될 수 있다. 제1 경우에, 제2 비아는 제1 접촉부와 공통의 정합 접촉부를 형성하는 것이 가능하다.
적어도 하나의 실시예에 따르면, 각각의 픽셀에는 제2 비아가 고유하게 또는 일대일로 할당되어, 픽셀과 전기적 전도성으로 연결되고, 각각 픽셀의 제1 접촉부에 대한 자체의 정합 접촉부를 형성한다. 각각의 정합 접촉부는 예를 들어 개별적으로 그리고 독립적으로 활성화될 수 있고, 나머지 정합 접촉부 또는 나머지 제2 비아로부터 전기적으로 절연된다. 이러한 경우, 픽셀은 제1 비아뿐만 아니라 제2 비아를 통해서도 개별적으로 그리고 서로 독립적으로 활성화될 수 있다.
적어도 하나의 실시예에 따르면, 픽셀에 속하는 제1 및 제2 비아는 각각 공통 구멍에 연결 층을 통해 배치된다. 특히 연결 층은 복수의 구멍을 포함하며, 각각의 구멍을 통해 적어도 하나의 제1 또는 정확하게 하나의 제1 비아 및 적어도 하나의 제2 또는 정확하게 하나의 제2 비아가 안내된다. 구멍에 배치된 제1 및 제2 비아는 여기서 바람직하게는 서로 절연되지만, 연결 층을 통해 서로 분리되지는 않는다.
적어도 하나의 실시예에 따르면, 연결 요소는 적어도 0.5 ㎛ 또는 5 ㎛ 또는 10 ㎛의 두께를 포함한다. 대안적으로 또는 추가적으로, 연결 요소의 두께는 최대 50 ㎛ 또는 40 ㎛ 또는 30 ㎛이다. 여기서 두께는 상부면과 하부면의 사이에서 측정된다.
적어도 하나의 실시예에 따르면, 제1 비아는 각각 적어도 1 ㎛ 또는 5 ㎛ 또는 10 ㎛ 또는 20 ㎛의 측면 범위를 포함한다. 대안적으로 또는 추가적으로, 제1 비아의 측면 범위는 각각 최대 80 ㎛ 또는 70 ㎛ 또는 60 ㎛이다.
적어도 하나의 실시예에 따르면, 연결 층과 제1 비아 사이의 거리는 적어도 0.5 ㎛ 또는 2 ㎛ 또는 5 ㎛ 또는 10 ㎛이다. 대안적으로 또는 추가적으로, 거리는 최대 50 ㎛ 또는 40 ㎛ 또는 30 ㎛이다. 이러한 거리는 절연 영역의 두께에 해당한다.
적어도 하나의 실시예에 따르면, 평면도에서 제1 비아는 타원형 또는 원형 또는 삼각형 또는 정사각형 또는 V-자형 또는 직사각형 단면의 상부면을 포함한다. 일반적으로, 규칙적인 또는 불규칙적인 다각형 형태의 단면이 고려될 수 있다. 다각형의 모서리는 바람직하게는 적어도 1 ㎛ 또는 3 ㎛ 또는 10 ㎛ 또는 20 ㎛의 곡률 반경으로 둥글게 된다. 대안적으로 또는 추가적으로 곡률 반경은 최대 100 ㎛ 또는 50 ㎛ 또는 10 ㎛이다. 절연 영역의 곡률 반경에도 또한 동일하게 적용할 수 있다. 특히 바람직하게는, 단면 영역은 원형 또는 타원형으로 형성되므로, 응력 최대치가 구축될 수 있는 모서리 또는 에지가 존재하지 않는다.
적어도 하나의 실시예에 따르면, 반도체 칩은 작동 시 복사선을 생성하거나 또는 복사선을 흡수하도록 제공되는 활성 층을 갖는 반도체 층 시퀀스를 포함한다. 반도체 층 시퀀스는 예를 들어 III-V-화합물 반도체 재료에 기초한다. 반도체 재료는 예를 들어, AlnIn1 -n- mGamN와 같은 질화물 화합물 반도체 재료, 또는 AlnIn1 -n-mGamP와 같은 인화물 화합물 반도체 재료, 또는 AlnIn1 -n- mGamAs와 같은 비소 화합물 반도체 재료이고, 여기서 각각 0 ≤ n ≤ 1, 0 ≤ m ≤ 1 그리고 m + n ≤ 1이다. 여기서 반도체 층 시퀀스는 도펀트 및 추가 성분을 포함할 수 있다. 그러나, 부분적으로 소량의 다른 물질에 의해 대체되고 그리고/또는 보충될 수 있다고 하더라도, 간략화를 위해 반도체 층 시퀀스의 결정 격자의 필수 성분, 즉, Al, As, Ga, In, N 또는 P만이 명시된다. 바람직하게는 반도체 층 시퀀스는 AlInGaN을 기초로 한다.
활성 층은 예를 들어 단일 양자 웰(약어로 SQW)의 형태로, 또는 다중 양자 웰(약어로 MQW)의 형태로, 적어도 하나의 pn 접합 및/또는 양자 웰 구조를 포함한다.
활성 층은 예를 들어 정상 동작 동안 UV 범위 및/또는 블루 스펙트럼 범위 및/또는 가시 스펙트럼 범위 및/또는 적외선 범위의 복사선을 생성하도록 설정된다.
적어도 하나의 실시예에 따르면, 반도체 칩은 반도체 층 시퀀스를 위한 성장 기판이 없다. 여기에서 성장 기판이 없다는 것은 특히, 성장 기판의 잔류물이 반도체 층 시퀀스 상에 배치될 수 있지만, 반도체 층 시퀀스가 단독으로 반도체 칩을 안정화시키기에 충분하지는 않다는 것을 의미한다. 특히, 성장 기판의 잔류물은 여전히 반도체 칩의 복사선 방출면 상에 커플링 아웃 구조를 형성할 수 있다.
적어도 하나의 실시예에 따르면, 반도체 칩은 기계적으로 자체-지지되지 않는다. 즉, 추가적인 캐리어가 없다면 반도체 칩은 파괴되거나 또는 쓸모없게 변형될 수 있다. 이러한 경우, 반도체 칩은 예를 들어 액티브 매트릭스 요소 및/또는 연결 요소에 의해 안정되고 기계적으로 지지된다. 이에 따라 추가적인 안정화 구성 요소가 부품에 존재하지 않는다. 특히, 반도체 칩 자체에는 안정화 기판이 없다.
적어도 하나의 실시예에 따르면, 반도체 칩의 장착면 상에 반도체 칩을 전기적으로 접촉시키기 위한 접촉 요소, 특히 제1 및 제2 접촉 요소가 배치된다.
적어도 하나의 실시예에 따르면, 반도체 칩의 활성 층은 반도체 칩의 전체 측면 범위를 따라 관통되고 연속적으로 연장된다. 그러나 바람직하게는, 활성 층은 전기적으로 접촉시키기 위한 접촉 요소에 의해 차단되므로, 활성 층은 연속적으로 연장되지만, 단순하게 연속적으로 연장되는 것은 아니다.
적어도 하나의 실시예에 따르면, 반도체 층 시퀀스는 반도체 칩의 전체 측면 범위를 따라 연속적으로 연장되는 적어도 n-전도성 또는 p-전도성 반도체 층을 포함한다. 즉, 반도체 층 시퀀스는 n-전도성 및 p-전도성 반도체 층을 포함할 수 있으며, 여기서 예를 들어 n-전도성 반도체 층은 연속적이고, p-전도성 반도체 층은 차단될 수도 있다.
광전자 부품은 예를 들어 차량에서, 예를 들어 헤드 라이트 장치 또는 실내 조명에 사용될 수 있다. 도로의 조명 또는 비추기 위한 부품의 사용이 또한 고려될 수도 있다.
또한, 광전자 부품을 제조하는 방법이 개시된다. 이러한 방법은 전술한 바와 같은 광전자 부품을 제조하는데 특히 적합하다. 즉, 광전자 부품과 관련하여 개시된 모든 특징이 또한 상기 방법에 대해서도 개시되고, 그 반대도 마찬가지이다.
적어도 하나의 실시예에 따르면, 상기 방법은 측면 방향으로 서로 옆에 배치되고, 개별적으로 그리고 독립적으로 활성화될 수 있는 복수의 픽셀로 세분되는 반도체 칩을 제공하는 단계 A)를 포함한다. 또한, 단계 B)에서 캐리어가 제공된다.
또 다른 방법 단계 C)에서, 패터닝된 금속층이 반도체 칩에 직접 또는 캐리어에 직접 도포된다. 대안적으로 또한 각각의 패터닝된 금속층이 반도체 칩에 직접 또는 캐리어에 직접 도포될 수 있다. 패터닝된 금속층은 금속 연결 층을 포함하고, 상기 금속 연결 층은 측면 방향으로 서로 옆에 배치되는 복수의 금속의 제1 비아에 의해 완전히 관통된다. 제1 비아는 절연 영역에 의해 연결 층으로부터 전기적으로 절연되어 이격된다.
패터닝된 금속층을 반도체 칩 및/또는 캐리어에 도포하는 것은, 예를 들어 패터닝된 마스크 및/또는 아연 도금 공정에 의해 수행될 수 있다.
또한, 상기 방법은 하나 또는 2개의 패터닝된 금속층을 통해 반도체 칩과 캐리어를 기계적으로 그리고 전기적으로 연결하여, 캐리어와 반도체 칩 사이에 금속 연결 요소를 형성하는 단계 D)를 포함한다. 연결 요소는 하나 또는 2개의 금속층으로 형성된다.
단계 D) 이후에, 각각의 제1 비아는 픽셀에 고유하게 또는 일대일로 할당되고, 픽셀에 전기적 전도성으로 연결되며, 해당 픽셀에 대한 제1 전기적 접촉부를 형성한다.
적어도 하나의 실시예에 따르면, 단계 A) 내지 D)는 개별의 단계로서, 개별적으로 그리고 서로 독립적으로 수행되며, 바람직하게는 명시된 순서로 수행된다.
적어도 하나의 실시예에 따르면, 단계 C)에서 패터닝된 금속층은 캐리어가 반도체 칩 상에 땜납되게 하는 땜납 재료의 형태로 제공된다. 땜납 재료는 측면 방향에 수직인 방향으로 복수의 겹쳐진 상이한 금속 개별 층의 다층 구조를 포함하거나 또는 이로 이루어진다. 예를 들어 단계 D) 이전의 다층 구조는 다음 층 구조 중 하나 이상을 포함한다: Au/AuSn, Cr/Ni/Sn/Ti/Au, Ti/Pt/Sn/In, Ti/Pt/Sn/Ti/Au.
적어도 하나의 실시예에 따르면, 단계 D)는 예를 들어 명시된 순서로 서로 개별적으로 그리고 독립적으로 수행되는 2개의 개별 단계 D1) 및 D2)를 포함한다.
바람직하게는, 반도체 칩은 먼저 단계 D1)에서 캐리어에 일시적으로 고정된다. 일시적 고정은 예를 들어 마찰 용접 방법 또는 열 압축 방법을 통해 이루어질 수 있다.
단계 D2)에서 반도체 칩은 땜납 공정을 통해 캐리어 상에 영구적으로 고정된다. 땜납 공정에서 패터닝된 금속층 내의 금속층 중 적어도 하나는 용융되어, 캐리어 및/또는 반도체 칩에 대한 영구적인 연결이 형성된다.
적어도 하나의 실시예에 따르면, 단계 D1)은 땜납 재료의 용융 온도 또는 고상선 온도보다 낮은 온도에서 수행된다. 이러한 방식으로, 단계 D2)의 실제 땜납 이전에 이미 반도체 칩과 캐리어 사이에 영구적인 연결이 형성되는 것이 방지된다.
땜납 재료가 용융되는 동안, 서로 도포된 부품의 자동적인 자체-센터링 및 미세 조정이 이루어진다. 이는 액체가 최소한의 표면을 차지하고자 하는 자연적인 경향으로 인한 것이다. 이러한 방식으로 비교적 신속한 칩셋 공정을 통해 궁극적으로 매우 높은 조정 정확도를 달성할 수 있다.
적어도 하나의 실시예에 따르면, 단계 C)에서, 각각의 금속층이 캐리어뿐만 아니라 반도체 칩 상에도 도포된다.
적어도 하나의 실시예에 따르면, 금속층은 단계 D) 전에 화학 기계적으로 평탄화되므로, 평탄화된 표면의 거칠기는 예를 들어 최대 100 nm 또는 50 nm 또는 20 nm이다.
적어도 하나의 실시예에 따르면, 단계 D)에서, 패터닝된 금속층의 평탄화된 표면은 직접 연속적으로 배치되어 웨이퍼 본딩 방법을 통해 서로 연결된다. 웨이퍼 본딩은 일반적으로 링잉(wringing)이라는 개념으로도 알려져 있다. 이어서, 약 300 K 이상 500 K 이하의 온화한 온도에서의 에이징이 수행될 수 있으며, 이는 2개의 패터닝된 금속층 사이의 금속 연결의 형성 및 연결 요소의 형성을 발생시킬 수 있다.
적어도 하나의 실시예에 따르면, 상기 방법은 반도체 칩의 성장 기판이 제거되는 단계를 포함한다. 상기 제거는 단계 D) 이전에 또는 이후에 수행될 수 있다. 전자의 경우, 예를 들어 패터닝된 금속층은 자체-지지되어 형성되고, 성장 기판이 제거된 반도체 칩을 운반할 수 있고, 기계적으로 안정화시킬 수 있다.
이하에서는, 여기에 기술된 광전자 부품 및 여기에 기술된 광전자 부품을 제조하는 방법이 예시적인 실시예에 기초하여 도면을 참조하여 더 상세히 설명된다. 동일한 참조 부호는 여기서 개별적인 도면에서 동일한 요소를 나타낸다. 그러나 축척 관계는 표현되지 않고, 개별적인 요소는 이해를 돕기 위해 확대되어 표현될 수 있다.
도 1a 내지 도 3b는 광전자 부품의 다른 예시적인 실시예를 측방향 단면도 및 평면도로 도시한다.
도 4a 내지 도 5b는 광전자 부품의 실시예의 제조 방법에서의 상이한 위치를 도시한다.
도 1a는 광전자 부품(100)의 예시적인 실시예를 측방향 단면도로 도시한다. 부품(100)은 금속 연결 요소(2)를 통해 캐리어(3) 상에 장착된 반도체 칩(1)을 포함한다. 여기서 연결 요소(2)는 반도체 칩(1) 및 캐리어(3)와 직접 접촉한다.
반도체 칩(1)은 장착면(18)과, 대향하는 복사선 방출면(14) 사이에 반도체 층 시퀀스(11)를 포함한다. 본 경우에서, 반도체 층 시퀀스(11)는 제1 층(16) 및 제2 층(17)을 포함한다. 제1 층(16)은 예를 들어 p-전도성 층이고, 제2 층(17)은 예를 들어 n-전도성 층이다. 하지만 그 반대의 도핑도 또한 가능하다. 제1 층(16)과 제2 층(17) 사이에는 활성 층(12)이 예를 들어 pn-접합 형태로 배치된다. 이러한 경우에, 반도체 층 시퀀스(11)는 예를 들어 AlInGaN에 기초한다. 활성 층(12)은 정상 동작 동안 UV 범위 또는 블루 스펙트럼 범위의 전자기 복사선을 방출할 수 있다.
또한, 도 1a에서 연결 요소(2)의 반대쪽의 반도체 칩(1)의 복사선 방출면(14) 상에 성장 기판(140)의 잔여물이 존재하고, 이는 복사선 방출면(14) 상에 구조화를 형성하는 것을 알 수 있다. 이러한 구조화는 효율을 증가시키기 위한 광학 커플링 아웃 구조로서의 역할을 할 수 있다. 대안적으로 성장 기판(140)은 또한 완전히 제거될 수도 있고, 제2 층(17)은 에칭 공정에 의해 패터닝될 수 있다. 또한 성장 기판(140)은 반도체 층 시퀀스(11)의 성장 이전에 이미 패터닝될 수 있으므로, 이러한 구조화는 성장 공정 중에 반도체 층 시퀀스(11) 또는 제2 층(17) 상으로 전사되고, 성장 기판(140)의 분리 후에도 반도체 층 시퀀스(11) 또는 제2 층(17) 내에 유지된다.
반도체 칩(1)은 측면 방향으로 이웃하는 복수의 픽셀(10)로 세분된다. 각각의 픽셀(10)은 여기서 개별적으로 그리고 서로 독립적으로 활성화될 수 있으므로, 반도체 칩(1)의 복사선 방출면(14)은 예를 들어 픽셀화된 디스플레이를 형성한다. 각각의 픽셀(10)은 여기서 디스플레이의 픽셀에 해당한다.
또한, 도 1a에서 반도체 칩(1)이 접촉 요소(13, 15) 형태의 배선 구조를 포함한다는 것을 알 수 있다. 제1 접촉 요소(13)는 제1 층(16)과 접촉하고, 제2 접촉 요소(15)는 제2 층(17)과 접촉하도록 작용한다. 제2 접촉 요소(15)는 여기서 제1 층(16) 및 활성 층(12)을 통해 안내되고, 제 2층(17)으로 유입된다. 2개의 접촉 요소(13, 15)는 장착면(18)으로부터 반도체 칩(1)의 장착되지 않은 상태로 외부에서 전기적으로 접촉될 수 있다.
제1 접촉 요소(13)는 절연 층에 의해 제2 접촉 요소(15)와 전기적으로 절연된다. 또한 제1 접촉 요소(13)의 측면 범위는 픽셀(10)의 측면 범위를 결정한다.
본 경우에, 반도체 칩(1)의 장착면(18)은 고체 반도체 재료 또는 절연 재료 또는 금속으로 전체 측면 범위를 따라 형성된다.
반도체 칩(1)의 장착면(18) 상에는, 금속 연결 요소(2)가 직접 제공된다. 여기서 연결 요소(2)는 금속의 제1 비아(23)에 의해 관통되는 금속 연결 층(22)을 포함한다. 연결 요소(2)의 상부면(20)은 반도체 칩(1)과 직접 접촉하고, 상부면(20)에 대향하는 연결 요소(2)의 하부면(21)은 캐리어(3)와 직접 접촉한다. 상부면(20) 및 하부면(21)은 여기서 적어도 부분적으로 연결 층(22)을 통해 형성된다.
제1 비아(23)는 반도체 칩(1)의 제1 접촉 요소(13)와 겹쳐지도록, 그리고 제1 접촉 요소(13)와 직접 전기적으로 그리고 기계적으로 접촉하도록 측면 방향으로 배치된다. 여기서 제1 비아(23)는 각각의 제1 접촉 요소(13)에 고유하게 할당된다. 또한, 제1 접촉 요소(13) 및 제1 비아(23)는 일체로 형성되어 있지 않고, 오히려 제1 접촉 요소(13)와 제1 비아(23) 사이에 계면이 형성된다. 특히, 제1 접촉 요소(13)와 제1 비아(23)는 측면 방향에 수직인 방향으로 일체로 형성되지 않는다.
제1 비아(23)는 또한 절연 영역(24)에 의해 연결 층(22)으로부터 전기적으로 절연되고 이격된다. 절연 영역(24)은 예를 들어 가스로 충전된 공동일 수 있다.
또한, 도 1a에서 연결 층(22)은 반도체 칩(1)과 직접 전기적으로 접촉하지 않는다는 것을 알 수 있다. 오히려 반도체 칩(1) 및 연결 층(22)은 반도체 칩(1)의 장착면(18) 상에 위치한 절연 층(19)에 의해 전기적으로 서로 절연된다. 이러한 경우, 금속 연결 층(22)은 반도체 칩(1)에 대해 어떠한 접촉도 형성하지 않고, 예를 들어 오직 냉각 요소 및 기계적 지지 요소로서만 작용한다.
부품(100)의 가장자리에서, 또한 절연 영역(24)에 의해 연결 층(22)으로부터 분리된 제2 금속 비아(25)가 연결 층(22) 내로 도포된다. 제1 비아(23)와 달리, 제2 비아(25)는 연결 층(22)에 의해 측면으로 완전히 둘러싸이지는 않는다. 제2 비아(25)는 반도체 칩(1)의 제2 접촉 요소(15)와 직접 기계적으로 그리고 전기적으로 접촉하므로, 제2 비아(25)를 통해 제2 접촉 요소(15) 또는 반도체 층 시퀀스(11)의 제1 층(16)과 전기적으로 접촉될 수 있다. 제1 비아(23)는 각각 픽셀(10)과 제1 접촉부를 형성하고, 제2 비아(25)는 모든 픽셀(10)에 대한 대응하는 공통 정합 접촉부를 형성한다.
연결 요소(2)의 하부면(21)에는 본 경우에 액티브 매트릭스 요소로서 복수의 스위치(30)로 형성된 캐리어(3)가 배치된다. 각각의 스위치(30)는 액티브 매트릭스 요소의 제1 접촉 요소(33)를 통해 제1 비아(23)와 고유하게 연결되고, 따라서 픽셀(10)에 할당된다. 제2 비아(25)는 액티브 매트릭스 요소(3)의 제2 접촉 요소(35)와 전기적 전도성으로 연결된다. 스위치(30)는 예를 들어 전계 효과 트랜지스터이다. 스위치(30)를 통해 각각의 픽셀(10)은 개별적으로 그리고 서로 독립적으로 활성화될 수 있다.
도 1b는 도 1a의 평면(AA')을 따른 단면에 대한 연결 요소(2)의 평면도를 도시한다. 여기서 점선 직사각형으로 표시된 각각의 픽셀(10)에 제1 비아(23)가 할당되고, 이는 환형으로 절연 영역(24) 및 연결 층(22)에 의해 완전히 둘러싸여 있음을 알 수 있다. 부품(100)의 가장자리에는 마찬가지로 절연 영역(24)에 의해 측면으로 둘러싸인 제2 비아(25)가 배치된다. 본 경우에, 제1 비아(23)는 서로 전기적으로 절연되고, 반대로 제2 비아(25)는 적어도 제2 접촉 요소(15)를 통해 전기적으로 서로 연결된다.
도 1b에서 제1 비아(23)는 원형 또는 타원형 횡단면을 포함한다. 제2 비아(25)의 횡단면은 반원형 및 직사각형으로 구성된다. 이전에 논의된 도 1a는 도 1b의 점선 평면(BB')을 따른 부품(100)의 단면도를 도시한다.
도 1c의 예시적인 실시예에서는, 도 1b와 유사한 평면도가 도시된다. 그러나, 제2 비아(25)는 삼각형의 횡단면을 갖는 것으로 평면도에서 형성된다.
도 1d의 예시적인 실시예에서, 부품(100)은 부품(100)의 측면을 따라 연장되는 단 하나의 제2 비아(25)만을 포함한다. 평면도에서, 제2 비아(25)는 톱니 형상의 리세스를 갖는다.
도 1e의 예시적인 실시예에서, 도 1d의 예시적인 실시예와 달리, 제2 비아(25)는 웨이브 형상의 리세스를 갖는다.
도 2a의 예시적인 실시예에서, 도 1a와는 달리, 제2 비아(25)만이 도시되는 것이 아니라, 각각의 제1 비아(23)에 대해 그 옆에 배치된 제2 비아(25)가 도시된다. 제1 비아(23) 및 제2 비아(25)는 공통 구멍에 연결 층(22)을 통해 배치된다. 그러나 제1 비아(23) 및 제2 비아(25)는 연결 층(22)을 통해 분리되는 것이 아니라, 절연 영역(24)을 통해서만 서로 분리된다. 캐리어(3) 상에서 각각의 제1 비아(23) 및 각각의 제2 비아(25)에는 개별 스위치(30)가 할당되므로, 제1 비아(23)뿐만 아니라 제2 비아(25)를 통해서도 픽셀(10)에는 개별적으로 그리고 서로 독립적으로 전원이 공급될 수 있다.
도 2b의 평면도에서, 연결 층(22) 내의 각각의 구멍은 절연 영역(24)에 의해 서로 분리된 제1 비아(23) 및 제2 비아(25)를 포함한다는 것을 알 수 있다. 연결 층(22) 내의 구멍은 본 경우에 원형으로 형성되고, 제1 비아(23) 및 제2 비아(25)는 각각 타원형으로 형성된다.
도 3의 예시적인 실시예에서, 광전자 부품(100)이 도시되는데, 상기 예시적인 실시예와는 달리, 연결 층(22)은 반도체 칩(1)으로부터 전기적으로 절연되지 않고, 이에 전기적 전도성으로 연결된다. 연결 층(22)은 여기서 모든 픽셀(10)에 대해, 제1 비아(23)에 의해 형성된 제1 접촉부에 대한 공통 정합 접촉부를 형성한다. 연결 층(22)은 제2 접촉 요소(35)를 통해 캐리어(3)와 전기적으로 접촉한다. 따라서, 본 경우에 반도체 층 시퀀스(1)의 제2 층(17)의 접촉은 연결 층(22)을 통해 이루어진다.
도 3b에서는 다시 단면(AA')을 따른 연결 요소(2)의 평면도를 도시한다.
도 4a는 광전자 부품(100)의 예시적인 실시예의 제조 방법에서의 제1 위치를 도시한다. 여기서 반도체 칩(1)뿐만 아니라 전술한 바와 같은 캐리어(3)가 제공된다. 반도체 칩(1)은, 반도체 칩 시퀀스(11)가 성장하고 반도체 칩(1)을 안정화시키는 성장 기판(140)이 반도체 칩(1) 내에 존재한다는 점에서 위에서 설명된 반도체 칩(1)과 상이하다. 또한 도 4a에서는 패터닝된 금속층이 반도체 칩(1)의 장착면(18) 상에 어떻게 도포되는지를 도시한다. 패터닝된 금속층은 연결 층(22), 제1 비아(23) 및 절연 영역(24)으로 형성된다.
연결 층(22) 및 제1 비아(23)는 땜납 재료로 형성되고, 절연 영역(24)은 유리 또는 플라스틱 또는 포토 레지스트와 같은 고체로 형성되므로, 도 4a에 도시된 패터닝된 금속층이 자체-지지된다. 패터닝된 금속층은 따라서 반도체 칩(1) 상에 땜납 또는 접착될 수 있다. 그러나 패터닝된 금속층의 도포는 예를 들어 갈바닉적으로도 이루어질 수 있다. 이러한 경우 절연 영역(24)은 가스로 충전된 공동일 수 있다.
도 4b에서 그 위에 패터닝된 금속층이 도포된 반도체 칩(1)이 그리핑 공구(4)의 도움으로 캐리어(3) 상에 도포되어, 캐리어(3)와 패터닝된 금속층이 직접 접촉하게 되는 추가의 방법 단계가 도시된다.
캐리어(3) 상에 반도체 칩(1)을 도포한 후, 도 4c에 도시된 바와 같이, 패터닝된 금속층이 캐리어(3)에 일시적으로 연결되는 마찰 용접 방법이 사용될 수 있다.
도 4d에 도시된 바와 같이, 마찰 용접 방법에 의한 일시적 연결 후에, 땜납 방법에 의해, 패터닝된 금속층은 적어도 부분적으로 용융되고, 이를 통해 반도체 칩(1)과 캐리어(3) 사이에 연결 요소(2) 형태의 영구적인 기계적 연결이 생성된다.
또한 도 4e에서, 캐리어(3)와 반도체 칩(1)의 영구적인 연결 후에, 예를 들어 레이저 리프트 오프 공정을 통해 성장 기판(140)이 반도체 칩(1)으로부터 적어도 부분적으로 분리되어, 패터닝된 복사선 방출면(14)이 생성되는 추가의 방법 단계가 도시된다.
이하에서, 제조 방법에 대한, 특히 도 4와 관련하여 나타낸 방법에 대한 몇몇 구체적인 예시적인 실시예가 명시된다. 이러한 문맥에서 명시된 수치 및/또는 매개 변수는 방법을 수행하기 위해 정확히 준수될 필요는 없다. 오히려 상기 방법은 예를 들어 편차가 +/- 20%와 같이 선택될 수도 있다. 방법 단계 A) 내지 C)는 예를 들어 웨이퍼 복합체에서 행해진다. 즉, 반도체 칩(1) 및/또는 캐리어(3)는 먼저 각각 복수의 반도체 칩(1) 및/또는 캐리어(3)를 갖는 웨이퍼의 일부분일 수 있다. 패터닝된 금속층의 도포 후에, 웨이퍼는 개별적인 반도체 칩(1) 및/또는 캐리어(3)로 개별화될 수 있다. 단계 D)에서 반도체 칩(1)과 해당 캐리어(3)의 연결은 소위 칩-대-웨이퍼 공정 또는 웨이퍼-대-웨이퍼 공정으로서 수행될 수 있다.
제1 실시예에서, 반도체 칩(1)은 AlGaInN 기반의 픽셀화된 칩이고, 성장 기판(140)은 사파이어에 기초한다. 반도체 칩(1)의 측면 치수는 1.6 mm x 1.7 mm이고, 픽셀의 수는 256개이다. 연결 층(22)뿐만 아니라 제1 비아(23)도 모두 금 소켓 그리고 적어도 50 at-%의 Sn을 갖는 AuSn 땜납 층을 포함한다. 캐리어(3)는 Au 층의 두께가 약 20 nm인 Ni/Pd/Au 표면을 포함한다.
패터닝된 금속층이 그 위에 배치된 반도체 칩(1)을 캐리어(3) 상에 도포하는 경우, 0.4 W의 초음파 동력에 의한 초음파 마찰 용접을 접촉 압력 1.2 N으로 하여 사용하고, 이를 통해 반도체 칩(1)이 캐리어(3)에 일시적으로 고정된다. 이러한 예시에서, 복수의 후속 캐리어(3)를 포함하는 300 mm 직경의 Si 디스크가 사용된다. 이러한 Si 디스크에 약 20,000개의 특정 반도체 칩(1)이 장착된다.
마찰 용접 후, 280℃에서 공융 반응으로 Au 소켓을 갖는 AuSn 층이 액체화됨으로써, 진공 땜납로 내에서 305℃에서 AuSn 층을 용융시킨다. 액체 땜납 재료의 표면 최소화를 통해 캐리어(3) 상의 반도체 칩(1)의 미세 조정이 이루어진다. 액체 땜납이 Ni/Pd/Au 층을 습윤시킴으로써, 금이 용액 속으로 들어가고 땜납 재료로부터의 주석이 팔라듐 층과 금속간 화합물을 형성한다. 액체 금속의 표면적을 최소화함으로써, 자체-센터링 또는 자체-조정이 개선된다. 280℃ 이하로 냉각하면 반도체 칩(1)이 Si 디스크에 고정된다.
그 다음, 반도체 칩(1)은 지지 영역에서 연결 요소(2)의 상부면(20) 상에 직접 접촉하고, 지지 영역에서 반도체 칩(1)의 고체 물질과, 생성된 연결 요소(2)의 고체 물질 사이의 직접 접촉이 존재한다. 이러한 경우 절연 영역(24)만이 지지 영역의 일부를 형성하지 않는다.
연결 요소(2), 특히 연결 층(22)은 여기서 반도체 칩(1)을 위한 냉각 플레이트로서의 역할을 한다. 후속하는 레이저 리프트 단계는 성장 기판(140)을 제거한다. 배광판으로서 작용할 수도 있는 성장 기판(140)이 없다면, 픽셀화된 반도체 칩(1)은 이웃하는 픽셀(10)들 사이의 콘트라스트를 달성하여 실제 응용에 유용하다.
제2 예시적인 실시예에서, 약 2 mm x 2.2 mm 표면의 픽셀화된 반도체 칩(1) 및 512개의 개별적으로 활성화될 수 있는 픽셀(10)이 제공된다. 제1 비아(23) 및 제2 비아(25)는 적어도 50 at-%의 Sn 함량을 갖는 AuSn 땜납 층을 갖는 Au 소켓을 포함한다. 또한 연결 층(22)도 이러한 다층 구조로 형성된다. 제1 비아(23)를 통해 개별적인 픽셀(10)이 서로 독립적으로 활성화될 수 있다. 제2 비아(25)는 제1 비아(23)에 대한 공통 정합 접촉부를 형성한다.
캐리어(3)는 약 20 nm의 Au를 갖는 Ni/Pd/Au 표면을 포함한다. 4.7 W 및 접촉 압력 3.9 N의 초음파 마찰 용접에 의해, 반도체 칩(1)은 캐리어(3) 상에 일시적으로 고정된다. 이러한 예에서, 복수의 후속 캐리어(3)를 포함하는 300 mm 직경의 Si 디스크에 약 15,000개의 반도체 칩(1)이 장착된다. 마찰 용접 후, AuSn 층은 진공 땜납로에서 305℃로 용융된다. 액체 땜납이 Ni/Pd/Au 층을 습윤시킴으로써, Au가 용액으로 들어가고 땜납으로부터의 Sn이 팔라듐 층과 금속간 화합물을 형성한다. 동시에, 용융물은 Au 소켓과 반응하여, 의도된 구성의 냉각을 유도한다. 따라서 화합물은 냉각 단계 이전에 이미 응고된다.
제3 예시적인 실시예에서, 제1 비아(23) 및/또는 제2 비아(25) 및/또는 연결 층(22)에 대해 Au/AuSn 층 시퀀스 대신에 Cr/Ni/Sn/Ti/Au 층 시퀀스가 사용된다. Ti 층은 여기에서 일시적인 장벽으로 작용한다. 구성 성분의 비대칭 분포가 사용된다. 캐리어(3)는 Ni/Au 층으로 코팅되고, Au 층은 약 200 nm 두께이다. 1.7 W의 초음파 동력과 8.5 N의 접촉 압력을 갖는 초음파 마찰 용접에 의해, 반도체 칩(1)은 캐리어(3) 상에 일시적으로 고정된다. 여기서, 약 200 nm 직경의 Si 디스크가 사용되고, 이는 복수의 후속 캐리어(3)를 포함한다. Si 디스크에는 약 9,000개의 반도체 칩(1)이 장착된다. 진공 땜납로에서, Sn 층은 260℃에서 용융된다. 액체 땜납이 Au 층을 습윤시킴으로써, Au가 용액으로 들어가고, 땜납으로부터의 주석이 2개의 Ni 층과 금속간 화합물을 형성하여, 의도된 구성의 과냉을 유도한다.
제4 예시적인 실시예에서, 땜납 재료는 Ti/Pt/Sn/In 층 시스템에 의해 형성된다. 여기서 또한 구성 성분의 비대칭 분포가 사용된다. 캐리어(3)는 Ti/Pt/Au 층으로 코팅되고, Au 층은 약 3 ㎛의 두께를 갖는다. 12 W의 초음파 동력과 4.2 N의 접촉 압력을 갖는 초음파 용접에서, 반도체 칩(1)은 캐리어(3) 상에 장착된다. 본 경우에, 직경이 200 mm인 Si 디스크가 사용되며, 이는 복수의 후속 캐리어(3)를 포함한다. 이러한 Si 디스크에 약 9,000개의 반도체 칩(1)이 장착된다. 진공 땜납로에서 초음파 용접 후, In/Sn 층은 120℃에서 용융된다. 액체 땜납이 Au 층을 습윤시킴으로써, 액체 금속의 표면 최소화는 캐리어(3) 상의 반도체 칩(1)의 미세한 센터링을 유도한다. 금속간 화합물 형성은 등온 응고로서 캐리어(3) 상의 반도체 칩(1)의 영구 고정을 발생시킨다.
제5 예시적인 실시예에서, Ti/Pt/Sn/Ti/Au 층 시퀀스가 땜납 재료로서 사용된다. Ti 층은 여기에서 일시적인 장벽으로 작용한다. 여기서 또한, 구성 성분의 비대칭 분포가 사용된다. 캐리어(3)는 Ni/Au 층으로 코팅되고, Au 층은 적어도 3 ㎛의 두께이다. 200℃ 및 27 N의 접촉 압력의 열 압착에 의해, 반도체 칩(1)은 캐리어(3) 상에 일시적으로 고정된다. 이러한 예에서, 200 mm 직경의 Si 디스크가 사용되고, 이는 복수의 후속 캐리어(3)를 포함한다. Si 디스크 상에 9,000개 이상의 반도체 칩(1)이 한 번에 적용된다. 이어서, 진공 땜납로에서 Sn 층이 260℃에서 용융된다. 액체 땜납은 Au 층을 습윤시킨다. 금속간 화합물 형성은 등온 응고로서 캐리어(3) 상의 반도체 칩(1)의 영구적인 고정을 발생시킨다. 이러한 경우, 제1 비아(23)와 연결 층(22) 사이의 절연 영역(24)은 예를 들면 6 ㎛의 폭이다.
제6 예시적인 실시예에서, 약 1024개의 픽셀(10)을 갖는 대략 4 mm x 4.2 mm 면적의 픽셀화된 반도체 칩(1)이 제공된다. 반도체 칩(1)은 각 픽셀(10)에 공통의 캐소드{제2 비아(25)}와 개별적인 애노드{제1 비아(23)}를 포함한다. 기계적 및 열적 결합은 연결 층(22)을 통해 이루어지며, 상기 연결 층은 여기서 이전의 예시적인 실시예와 달리, 캐리어(3)에 우선 도포된다. 공통 캐소드뿐만 아니라 개별 어드레싱 가능한 애노드도 연결 층(22)에 제2 비아(25) 또는 제1 비아(23)로서 도입된다. 이러한 경우 연결 층(22)은 액티브 매트릭스 요소로서 형성된 캐리어(3)에 대해 콜렉터 포텐셜을 제공한다.
여기서 연결 층(22) 및/또는 제1 비아(23) 및/또는 제2 비아(25)는 Ti/Ni/Sn/Ti/Au 층 시퀀스를 포함한다. 제2 Ti 층은 일시적인 장벽으로서 작용한다. 또한 여기서 구성 성분의 비대칭 분포가 사용된다. 반도체 칩(1)은 Ni/Au 층으로 코팅되고, Au 층은 약 0.1 ㎛의 두께를 갖는다. 180℃ 및 32 N의 접촉 압력의 열 압착에 의해, 반도체 칩(1)은 캐리어(3) 상에 일시적으로 고정된다. 이러한 예에서, 반도체 칩(1)은 개별적인 캐리어(3) 상에 설치된다. 이어서, 진공 땜납로에서 Sn 층이 590 K에서 용융된다. 액체 Sn은 Au 층을 습윤시키고, 반도체 칩(1)을 액티브 매트릭스 요소(3) 상에 센터링하고, Ni와 반응하여 조성이 Ni3Sn4인 금속간 화합물을 형성한다. 이러한 금속간 화합물 형성은 등온 응고로서 접합 매개 변수의 영구 고정을 발생시킨다. 절연 영역은 이러한 경우에 예를 들어 7 ㎛의 폭 또는 두께를 가질 수 있다.
도 5a 및 도 5b에는 도 4를 대체할 수 있는 제조 방법이 도시되어 있다. 도 5a는 전술한 바와 같은 패터닝된 금속층을 갖는 반도체 칩(1)이 제공되는 제조 방법의 위치를 도시한다. 또한, 캐리어(3) 상에는 패터닝된 금속층이 도포된다. 반도체 칩(1) 또는 캐리어(3)로부터 반대쪽의 패터닝된 금속층의 측면은 화학 기계적 공정에 의해 평탄화된다. 이어서, 패터닝된 금속층을 갖는 반도체 칩(1)이 캐리어(3)의 패터닝된 금속층에 도포되고, 웨이퍼 본딩 또는 링잉(wringing)이 발생한다. 이를 통해, 연결 요소(2)가 형성되고, 이로써 반도체 칩(1)과 캐리어(3)가 영구적으로 서로 연결된다. 2개의 패터닝된 금속층이 연속적으로 배치되는 영역에서, 연결 요소(2)는 예를 들어 증가된 결함 밀도를 갖는 계면을 포함한다.
제조 방법, 특히 도 5의 방법은 3개의 구체적인 예시적인 실시예를 참조하여 이하에 보다 상세히 설명된다. 다시, 이하에 명시되는 수치 및/또는 매개 변수는 방법의 실행을 위해 여기서 정확하게 준수되어야 할 필요는 없고, 예를 들어 +/- 20%의 편차로 선택될 수 있다.
제1 예시적인 실시예에서, 캐리어(3) 및 반도체 칩(1) 상에 도포되는 패터닝된 금속층은 Cu로 형성되고, 화학 기계적으로 평탄화된 표면을 포함한다. 반도체 칩(1) 및 캐리어(3)는 디스크 어셈블리에서 서로 조정된다. 평탄화된 표면은 접촉하는 동안 링잉된다. 예를 들어, 500 K의 온화한 온도에서 90분 동안의 후속 에이징 과정에서, 패터닝된 금속층 사이에 금속 결합이 형성된다. 2개의 패터닝된 금속층 상에 가능하게 형성된 표면 산화물이 분포되어, 2개의 패터닝된 금속층 사이의 계면에 전류 또는 열 전달에 방해되는 산화물 층이 남지 않는다.
제2 예시적인 실시예에서, 화학 기계적으로 평탄화된 표면을 갖는 패터닝된 금속층이 각각 캐리어(3) 및 반도체 칩(1) 상에 다시 도포된다. 반도체 칩(1)과 캐리어(3)는 디스크 어셈블리에서 서로 조정된다. 평탄화된 표면은 접촉하는 동안 링잉되고, 금속 결합이 독립적으로 형성된다. 여기서 개개의 반도체 칩(1)은 약 2.1 mm x 6 mm의 크기를 가지며, 약 3064 픽셀을 포함한다.
연결 층(22)은 도 5에 도시된 것과는 달리, 반도체 칩(1)으로부터 전기적으로 절연된다. 반도체 칩(1)의 공통 캐소드로서, n-접촉부로서 작용하는 제2 비아(25)가 사용된다. 이들은 연결 층(22)의 가장자리에 배치되고, 연결 층(22)에 의해 완전히 둘러싸이지는 않는다. 본 경우에 제1 비아(23)인 p-접촉부는 약 25 ㎛의 직경을 가지며, 제1 비아(23)를 둘러싼 절연 영역(24)은 약 30 ㎛ 폭이다. 전체적으로, 각각의 제1 비아(23)에 대한 연결 층(22) 내의 리세스는 약 80 ㎛ 폭이다.
제2 비아(25)는 연결 요소(2)의 가장자리에서 18 ㎛의 반원 직경을 갖는 반원형 및 변의 길이가 18 ㎛인 직사각형의 조합으로서 수용된다. 외부에서, 제2 비아(25)는 약 15 ㎛ 폭의 절연 영역(24)에 의해 완전히 둘러싸인다.
제3 예시적인 실시예에서, 사파이어 성장 기판(140)을 포함하는 AlGaInN 기반의 픽셀화된 반도체 칩(1)이 제공된다. 반도체 칩(1)과 캐리어(3) 상에 각각 금의 패터닝된 금속층이 도포된다. 화학 기계적 평탄화 및 모든 표면 흡착제의 제거 후에 반도체 칩(1)과 캐리어(3)는 각각 디스크 어셈블리에서 서로 조정된다. 평탄화된 표면은 접촉을 통해 링잉되고, 금속 결합이 독립적으로 형성된다. 여기서 개개의 반도체 칩(1)은 대략 2 mm x 6 mm의 크기를 갖는다.
연결 층(22)은 도 5에 도시된 것과는 달리, 반도체 칩(1)으로부터 전기적으로 절연된다. 반도체 칩(1)의 3064개의 픽셀(10)의 각각은 p-접촉부{제1 비아(23)} 및 n-접촉부{제2 비아(25)}와 개별적으로 연결된다. 이를 위해, 각각의 픽셀(10)에는, 연결 층(22) 내에서 80 ㎛의 직경을 갖는 원형 구멍이 할당된다. 각각의 구멍에는, 제1 비아(23) 및 제2 비아(25)가 배치된다. 제1 비아(23) 및 제2 비아(25)는 각각 12.5 ㎛ 및 25 ㎛ 길이의 절반 축을 갖는 타원형 단면 형상을 갖는다.
본 발명은 예시적인 실시예에 기초한 상기 설명에 의해 제한되지 않는다. 오히려, 본 발명은 임의의 새로운 특징 및 특징들의 임의의 조합을 포함하고, 상기 임의의 새로운 특징 및 특징들의 임의의 조합은 이러한 특징 또는 이러한 조합 자체가 청구범위 또는 예시적인 실시예에서 명시적으로 언급되지 않더라도, 특히 청구범위의 특징들의 임의의 조합을 포함한다.
1 반도체 칩
2 금속 연결 요소
3 캐리어/액티브 매트릭스 요소
4 그리핑 공구
10 화소/픽셀
11 반도체 층 시퀀스
12 활성 층
13 반도체 칩(1)의 제1 접촉 요소
14 복사선 방출면
15 반도체 칩(1)의 제2 접촉 요소
16 반도체 층 시퀀스(11)의 제1 층
17 반도체 층 시퀀스(11)의 제2 층
18 반도체 칩(1)의 장착면
19 절연층
20 연결 요소(2)의 상부면
21 연결 요소(2)의 하부면
22 금속 연결 층
23 제1 비아
24 절연 영역
25 제2 비아
30 스위치
33 캐리어(3)의 제1 접촉 요소
35 캐리어(3)의 제2 접촉 요소
100 광전자 부품
140 성장 기판

Claims (20)

  1. 광전자 부품(100)에 있어서,
    - 측면 방향으로 서로 옆에 배치되고 개별적으로 그리고 독립적으로 활성화될 수 있는 복수의 픽셀(10)로 세분되는 반도체 칩(1)과,
    - 상부면(20) 및 하부면(21)을 갖는 금속 연결 요소(2)를 포함하고,
    - 상기 반도체 칩(1)은 지지 영역에서 상기 연결 요소(2)의 상기 상부면(20)에 직접 접촉하고, 이와 기계적으로 안정되게 연결되며,
    - 상기 지지 영역의 면적은 상기 반도체 칩(1)에서의 상기 상부면(20)에 대면하는 장착면(18)의 면적의 적어도 7/12이고,
    - 상기 연결 요소(2)는 0.5 ㎛ 이상 50 ㎛ 이하의 두께를 갖고,
    - 상기 연결 요소(2)는 연속되는(contiguous) 금속 연결 층(22)을 포함하고, 상기 금속 연결 층은, 측면 방향으로 서로 옆에 배치되는 복수의 금속 제1 비아(23)에 의해 완전히 관통되며,
    - 상기 연결 층(22)은 상기 측면 방향에 수직인 방향으로 상기 상부면(20) 및 상기 하부면(21)과 동일 평면에서 끝나고,
    - 상기 제1 비아(23)는 절연 영역(24)에 의해 상기 연결 층(22)으로부터 전기적으로 절연되어 이격되고,
    - 각각의 제1 비아(23)는 픽셀(10)에 고유하게 할당되고, 상기 픽셀(10)에 전기적 전도성으로 연결되며, 상기 픽셀(10)과의 제1 전기적 접촉을 형성하고,
    - 상기 반도체 칩(1)은 상기 연결 요소(2)의 상기 하부면(21) 상에 직접 위치한 캐리어(3)에 상기 연결 요소(2)를 통해 기계적으로 안정되고 전기적 전도성으로 연결되고,
    - 상기 절연 영역(24)은 가스로 충전된 공동인, 광전자 부품.
  2. 제1항에 있어서,
    - 상기 캐리어(3)는 액티브 매트릭스 요소(3)이고,
    - 상기 액티브 매트릭스 요소(3)는 복수의 스위치(30)를 포함하고,
    - 각각의 스위치(30)는 제1 비아(23)를 통해 픽셀(10)에 고유하게 할당되며, 상기 픽셀(10)에 전기적 전도성으로 연결되고,
    - 작동 시 상기 스위치(30)를 통해 상기 픽셀(10)은 개별적으로 그리고 독립적으로 활성화될 수 있는 것인, 광전자 부품.
  3. 제2항에 있어서,
    - 상기 제1 비아(23)는, 상기 반도체 칩(1)의 제1 접촉 요소(13) 및 상기 액티브 매트릭스 요소(3)의 제1 접촉 요소(33) 중 적어도 하나와 직접 전기적으로 그리고 기계적으로 접촉하고,
    - 상기 제1 비아(23)는 상기 측면 방향에 수직인 방향으로 상기 제1 접촉 요소(13, 33)와 일체로 형성되지 않는 것인, 광전자 부품.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체 칩(1)은 픽셀화된, 세그먼트화된, 또는 픽셀화되고 세그먼트화된 반도체 칩인 것인, 광전자 부품.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    - 상기 제1 비아(23) 및 상기 연결 층(22) 중 적어도 하나는 상기 측면 방향에 수직인 방향으로 일체로 형성되지 않고,
    - 상기 연결 층(22) 및 상기 제1 비아(23) 중 적어도 하나는 상기 측면 방향에 수직인 방향으로 각각 복수의 겹쳐진 상이한 금속 개별 층의 다층 구조를 포함하거나 또는 이로 이루어지는 것인, 광전자 부품.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 비아(23) 및 상기 연결 층(22) 중 적어도 하나는
    다음 합금 중 하나 이상, 및
    다음 층 구조 중 하나 이상
    중 적어도 하나를 포함하거나 또는 이들로 이루어지는 것인, 광전자 부품.
    AuxSny, Cr/NixSnyTizAuw, Ti/PtySnzInx, Ti/PtxSnyTizAuw.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    - 상기 제1 비아(23) 및 상기 연결 층(22) 중 적어도 하나는, 수직 방향으로 적층된 적어도 2개의 개별 층을 포함하고, 상기 적어도 2개의 개별 층 사이에 계면이 형성되며,
    - 상기 적어도 2개의 개별 층은 웨이퍼 본딩을 통해 상기 계면에서 서로 연결되고,
    - 상기 개별 층은 Cu, Au, Ni, Ag 중 적어도 하나를 포함하거나 또는 이들로 이루어지는 것인, 광전자 부품.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    - 상기 제1 비아(23) 및 상기 연결 층(22) 중 적어도 하나는 적어도 10 부피%의 공극 비율로 다공성인 것인, 광전자 부품.
  9. 제1항 내지 제3항 중 어느 한 항에 있어서,
    - 상기 연결 요소(2)는 적어도 60 부피% 금속으로 이루어지는 것인, 광전자 부품.
  10. 제1항 내지 제3항 중 어느 한 항에 있어서,
    - 상기 연결 층(22)은 상기 반도체 칩(1)에 전기적 전도성으로 연결되며, 모든 픽셀(10)에 대해 상기 제1 전기적 접촉에 대한 공통 정합 접촉을 형성하고,
    - 작동 시 상기 제1 전기적 접촉을 통해 그리고 상기 정합 접촉을 통해 전자 및 정공이 상기 반도체 칩(1)으로 주입되는 것인, 광전자 부품.
  11. 제1항 내지 제3항 중 어느 한 항에 있어서,
    - 상기 연결 층(22)은 상기 반도체 칩(1)으로부터 전기적으로 절연되며, 상기 반도체 칩(1)에 대한 전기적 접촉을 형성하지 않고,
    - 제2 금속 비아(25)가 상기 연결 층(22)을 통해 안내되어 상기 제1 전기적 접촉에 대한 정합 접촉을 형성하는 것인, 광전자 부품.
  12. 제11항에 있어서,
    - 각각의 픽셀(10)에는 제2 비아(25)가 고유하게 할당되어, 상기 픽셀(10)과 전기적 전도성으로 연결되며, 각각 상기 픽셀(10)의 상기 제1 전기적 접촉에 대한 정합 접촉을 형성하고,
    - 픽셀(10)에 속하는 상기 제1 비아(23) 및 상기 제2 비아(25)는 상기 연결 층(22)을 통한 공통 구멍에 배치되고, 상기 연결 층(22)에 의해 서로 분리되지 않는 것인, 광전자 부품.
  13. 제1항 내지 제3항 중 어느 한 항에 있어서,
    - 상기 제1 비아(23)는 2 ㎛ 이상 80 ㎛ 이하의 측면 범위를 가지며,
    - 상기 연결 층(22)과 상기 제1 비아(23) 사이의 거리는 0.5 ㎛ 이상 50 ㎛ 이하이고,
    - 상기 제1 비아(23)는 상기 상부면(20) 상의 평면도에서 타원형 또는 원형의 단면 영역을 갖는 것인, 광전자 부품.
  14. 제1항 내지 제3항 중 어느 한 항에 있어서,
    - 상기 반도체 칩(1)은 작동 시 복사선을 생성하거나 또는 복사선을 흡수하도록 제공되는 활성 층(12)을 갖는 반도체 층 시퀀스(11)를 포함하고,
    - 상기 반도체 칩(1)은 상기 반도체 층 시퀀스(11)를 위한 성장 기판(140)이 없고,
    - 상기 반도체 칩(1)은 기계적으로 자체-지지되지 않고,
    - 상기 반도체 칩(1)에서의 상기 상부면(20)에 대면하는 장착면(18) 상에 상기 반도체 칩(1)을 전기적으로 접촉시키기 위한 접촉 요소(13, 15)가 배치되는 것인, 광전자 부품.
  15. 제14항에 있어서,
    상기 활성 층(12)은 상기 반도체 칩(1)의 전체 측면 범위를 따라 연속적으로 연장되는 것인, 광전자 부품.
  16. 제14항에 있어서,
    상기 반도체 층 시퀀스(11)는 상기 반도체 칩(1)의 전체 측면 범위를 따라 연속적으로 연장되는 적어도 n-전도성 또는 p-전도성 반도체 층을 포함하는 것인, 광전자 부품.
  17. 광전자 부품(100)을 제조하는 방법에 있어서,
    A) 측면 방향으로 서로 옆에 배치되고 개별적으로 그리고 독립적으로 활성화될 수 있는 복수의 픽셀(10)로 세분되는 반도체 칩(1)을 제공하는 단계와,
    B) 캐리어(3)를 제공하는 단계와,
    C) 패터닝된 금속층을 상기 반도체 칩(1)에 직접, 상기 캐리어(3)에 직접, 또는 상기 반도체 칩(1)에 직접 그리고 상기 캐리어(3)에 직접 도포하는 단계 -
    상기 패터닝된 금속층은 연결 층(22)을 포함하고, 상기 연결 층은, 측면 방향으로 서로 옆에 배치되는 복수의 금속의 제1 비아(23)에 의해 완전히 관통되며,
    상기 제1 비아(23)는 절연 영역(24)에 의해 상기 연결 층(22)으로부터 전기적으로 절연되어 이격됨 - 와,
    D) 하나 또는 2개의 상기 패터닝된 금속층을 통해 상기 반도체 칩(1)과 상기 캐리어(3)를 기계적으로 그리고 전기적으로 연결하여, 상기 캐리어(3)와 상기 반도체 칩(1) 사이에, 상부면(20)을 갖는 금속 연결 요소(2)를 형성하는 단계를 포함하고,
    상기 단계 D) 이후에,
    - 각각의 제1 비아(21)는 픽셀(10)에 고유하게 할당되고, 상기 픽셀(10)에 전기적 전도성으로 연결되며, 상기 픽셀(10)에 대한 제1 전기적 접촉을 형성하고,
    - 상기 반도체 칩(1)은 지지 영역에서 상기 연결 요소(2)의 상기 상부면(20)에 직접 접촉하고, 이와 기계적으로 안정되게 연결되며,
    - 상기 지지 영역의 면적은 상기 반도체 칩(1)에서의 상기 상부면(20)에 대면하는 장착면(18)의 면적의 적어도 7/12이고,
    - 상기 연결 요소(2)는 0.5 ㎛ 이상 50 ㎛ 이하의 두께를 갖고,
    - 상기 절연 영역(24)은 가스로 충전된 공동인, 광전자 부품 제조 방법.
  18. 제17항에 있어서,
    - 상기 단계 C)에서 상기 패터닝된 금속층은 상기 캐리어(3)가 상기 반도체 칩(1) 상에 땜납되게 하는 땜납 재료의 형태로 제공되고,
    - 상기 땜납 재료는 상기 측면 방향에 수직인 방향으로 복수의 겹쳐진 상이한 금속 개별 층의 다층 구조를 포함하거나 또는 이로 이루어지고,
    - 상기 다층 구조는 상기 단계 D) 이전에 다음 층 구조 중 하나 이상을 포함하고:
    Au/AuSn, Cr/Ni/Sn/Ti/Au, Ti/Pt/Sn/In, Ti/Pt/Sn/Ti/Au,
    - 상기 단계 D)는 2개의 개별 단계 D1) 및 D2)를 포함하고, 상기 2개의 개별 단계 D1) 및 D2)는 명시된 순서로 연속적으로 수행되며,
    - 상기 단계 D1)에서 상기 반도체 칩(1)은 마찰 용접 방법 또는 열 압축 방법을 통해 상기 캐리어(3) 상에 일시적으로 고정되고,
    - 상기 단계 D2)에서 상기 반도체 칩(1)은 땜납 공정을 통해 상기 캐리어(3) 상에 영구적으로 고정되는 것인, 광전자 부품 제조 방법.
  19. 제18항에 있어서,
    상기 단계 D1)은 상기 땜납 재료의 용융 온도 또는 고상선 온도보다 낮은 온도에서 수행되는 것인, 광전자 부품 제조 방법.
  20. 제17항에 있어서,
    - 상기 단계 C)에서 각각 패터닝된 금속층이 상기 캐리어(3)뿐만 아니라 상기 반도체 칩(1) 상에도 도포되고,
    - 상기 패터닝된 금속층은 상기 단계 D) 이전에 화학 기계적으로 평탄화되며,
    - 상기 단계 D)에서, 상기 패터닝된 금속층의 평탄화된 표면은 직접 연속적으로 배치되어 웨이퍼 본딩을 통해 서로 연결되는 것인, 광전자 부품 제조 방법.
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